JP3407370B2 - 表示装置及び駆動回路 - Google Patents
表示装置及び駆動回路Info
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- JP3407370B2 JP3407370B2 JP31696793A JP31696793A JP3407370B2 JP 3407370 B2 JP3407370 B2 JP 3407370B2 JP 31696793 A JP31696793 A JP 31696793A JP 31696793 A JP31696793 A JP 31696793A JP 3407370 B2 JP3407370 B2 JP 3407370B2
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Description
【０００１】
【産業上の利用分野】本発明はスィッチング素子に薄膜
トランジスタ等を用いたアクティブマトリクス型の液晶
表示装置に関する。
トランジスタ等を用いたアクティブマトリクス型の液晶
表示装置に関する。
【０００２】
【従来の技術】従来、液晶の電気光学特性を利用して視
覚情報を表示する液晶表示装置は、コンピュータ画像の
出力装置や、携帯型テレビ、ビデオプロジェクタ、ビデ
オカメラのビューファインダなど多岐に渡って使用され
ている。
覚情報を表示する液晶表示装置は、コンピュータ画像の
出力装置や、携帯型テレビ、ビデオプロジェクタ、ビデ
オカメラのビューファインダなど多岐に渡って使用され
ている。
【０００３】これら液晶表示装置のうち、薄膜トランジ
スタをアクティブ素子として用いたアクティブマトリク
ス方式の液晶表示装置の回路構成は、図１にブロック図
で示すように、ソース線駆動回路２０１およびゲート線
駆動回路２０２と、少なくとも画素マトリクス２０３と
が同一の透明絶縁基板２０４の上に形成されてなる。そ
のうち、画素マトリクス２０３は、ソース線駆動回路２
０１に接続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・
と、ゲート線駆動回路２０２に接続された複数のゲート
線Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲート線およびソ
ース線の各交点に形成された複数の画素Ｐ11，Ｐ12・・
・とを有し、各画素Ｐ11，Ｐ12・・・には薄膜トランジ
スタ２０５および液晶セル２０６を有する。
スタをアクティブ素子として用いたアクティブマトリク
ス方式の液晶表示装置の回路構成は、図１にブロック図
で示すように、ソース線駆動回路２０１およびゲート線
駆動回路２０２と、少なくとも画素マトリクス２０３と
が同一の透明絶縁基板２０４の上に形成されてなる。そ
のうち、画素マトリクス２０３は、ソース線駆動回路２
０１に接続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・
と、ゲート線駆動回路２０２に接続された複数のゲート
線Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲート線およびソ
ース線の各交点に形成された複数の画素Ｐ11，Ｐ12・・
・とを有し、各画素Ｐ11，Ｐ12・・・には薄膜トランジ
スタ２０５および液晶セル２０６を有する。
【０００４】以上の構成を有する液晶表示装置の等価回
路構成について、図２を用いて説明する。図２はアクテ
ィブマトリクス型の液晶表示装置の等価回路構成を説明
する図である。等価回路は大きく分けて、ソース線駆動
回路３０１およびゲート線駆動回路３０２と、画素マト
リクス３０３とからなる。前記ソース線駆動回路３０１
は、ラッチ信号を時系列的に送出するためのＸ側シフト
レジスタ３０４と、その前記ラッチ信号を増幅、整波す
るためのバッファ３０５と、ビデオ信号線３０６に印加
されたビデオ信号を、前記バッファ３０５から送出され
るラッチ信号に応じてソース線３０８，３０８’にサン
プル、ホールドするためのアナログスイッチ３０７，３
０７’と、から構成される。ここで、前記Ｘ側シフトレ
ジスタ３０４は、クロックＣＬＸで規定されるクロック
ドインバータ３３１と、クロックＣＬＸ＊で規定される
クロックドインバータ３３２と、インバータ３３３とか
らなる基本セル３３４を単位に構成される。
路構成について、図２を用いて説明する。図２はアクテ
ィブマトリクス型の液晶表示装置の等価回路構成を説明
する図である。等価回路は大きく分けて、ソース線駆動
回路３０１およびゲート線駆動回路３０２と、画素マト
リクス３０３とからなる。前記ソース線駆動回路３０１
は、ラッチ信号を時系列的に送出するためのＸ側シフト
レジスタ３０４と、その前記ラッチ信号を増幅、整波す
るためのバッファ３０５と、ビデオ信号線３０６に印加
されたビデオ信号を、前記バッファ３０５から送出され
るラッチ信号に応じてソース線３０８，３０８’にサン
プル、ホールドするためのアナログスイッチ３０７，３
０７’と、から構成される。ここで、前記Ｘ側シフトレ
ジスタ３０４は、クロックＣＬＸで規定されるクロック
ドインバータ３３１と、クロックＣＬＸ＊で規定される
クロックドインバータ３３２と、インバータ３３３とか
らなる基本セル３３４を単位に構成される。
【０００５】一方、前記ゲート線駆動回路３０２は、ラ
ッチ信号を時系列的に送出するためのＹ側シフトレジス
タ３０９と、その前記ラッチ信号を増幅、整波し、ゲー
ト線３１１，３１１’に送出するためのバッファ３１０
と、から構成される。ここで、前記Ｙ側シフトレジスタ
３０９は、クロックＣＬＹで規定されるクロックドイン
バータ３３５と、クロックＣＬＹ＊で規定されるクロッ
クドインバータ３３６と、インバータ３３７と、ＮＯＲ
ゲート３３８からなる基本セル３３９を単位に構成され
る。
ッチ信号を時系列的に送出するためのＹ側シフトレジス
タ３０９と、その前記ラッチ信号を増幅、整波し、ゲー
ト線３１１，３１１’に送出するためのバッファ３１０
と、から構成される。ここで、前記Ｙ側シフトレジスタ
３０９は、クロックＣＬＹで規定されるクロックドイン
バータ３３５と、クロックＣＬＹ＊で規定されるクロッ
クドインバータ３３６と、インバータ３３７と、ＮＯＲ
ゲート３３８からなる基本セル３３９を単位に構成され
る。
【０００６】また、前記画素マトリクス３０３は、前記
ソース線３０８，３０８’・・・およびゲート線３１
１，３１１’・・・に接続された薄膜トランジスタ３１
２，３１２’・・・と液晶セル３１３，３１３’・・・
とから構成される。
ソース線３０８，３０８’・・・およびゲート線３１
１，３１１’・・・に接続された薄膜トランジスタ３１
２，３１２’・・・と液晶セル３１３，３１３’・・・
とから構成される。
【０００７】次に、図２に等価回路図で示した液晶表示
装置の駆動方法の一例について、図２と図３を用いて説
明する。図３に、図２の点Ｐ1，Ｐ2，Ｑ1，Ｑ2，Ｒ1，
Ｒ2，Ｖ1での電圧を時系列で示す。ＣＬＸはＸ側シフト
レジスタのクロックを表しており、ＣＬＸ＊とは逆位相
の関係になっている。同様に、ＣＬＹはＹ側シフトレジ
スタのクロックを表しており、ＣＬＹ＊とは逆位相の関
係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊につい
ては図示しない。
装置の駆動方法の一例について、図２と図３を用いて説
明する。図３に、図２の点Ｐ1，Ｐ2，Ｑ1，Ｑ2，Ｒ1，
Ｒ2，Ｖ1での電圧を時系列で示す。ＣＬＸはＸ側シフト
レジスタのクロックを表しており、ＣＬＸ＊とは逆位相
の関係になっている。同様に、ＣＬＹはＹ側シフトレジ
スタのクロックを表しており、ＣＬＹ＊とは逆位相の関
係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊につい
ては図示しない。
【０００８】駆動方法を順に説明すると、まず、前記Ｙ
側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ
＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ
＊の周期の１／２の幅のパルスを前記バッファ３１０に
出力する。そのパルスを前記バッファ３１０が増幅、整
波して、前記ゲート線３１１（Ｐ1）にゲート選択パル
ス４０１を出力する。この前記ゲート選択パルス４０１
が選択レベルである間、ゲート線３１１に接続した複数
の前記薄膜トランジスタ３１２，３１２’は導通状態に
なり、このゲート線３１１に接続した複数の薄膜トラン
ジスタ３１２，３１２’に接続したソース線３０３，３
０３’と、液晶セル３１３，３１３’とが電気的に接続
する。このとき、前記Ｘ側シフトレジスタ３０４が前記
クロックＣＬＸ，ＣＬＸ＊のタイミングに応じて、前記
クロックの周期と同じ幅のパルスを前記バッファ３０５
に出力する。そのパルスを増幅、整波してアナログスイ
ッチ３０７（Ｑ1）にサンプル・ホールド信号４０３を
出力し、前記アナログスイッチ３０７はそのパルスに応
じて前記ビデオ信号線３０６（Ｖ1）のビデオ信号４０
５を前記ソース線３０８（Ｒ1）にサンプル・ホールド
する。このとき、先に述べたように前記ゲート線３１１
に接続した複数の前記薄膜トランジスタ３１２は導通状
態にあるため、前記ソース線３０８にホールドした信号
は前記液晶セル３１３に書き込まれる。同様に、アナロ
グスイッチ３０７’はソース線３０８’に前記ビデオ信
号４０５をサンプル・ホールドする。これによって、前
記液晶セル３１３’には前記ソース線３０８’にサンプ
ル・ホールドした信号が書き込まれる。これを前記ソー
ス線駆動回路３０１の側で繰り返すことにより、前記ゲ
ート線３１１に接続した複数の画素の液晶セルへ、前記
ビデオ信号４０５を書き込むことができる。
側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ
＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ
＊の周期の１／２の幅のパルスを前記バッファ３１０に
出力する。そのパルスを前記バッファ３１０が増幅、整
波して、前記ゲート線３１１（Ｐ1）にゲート選択パル
ス４０１を出力する。この前記ゲート選択パルス４０１
が選択レベルである間、ゲート線３１１に接続した複数
の前記薄膜トランジスタ３１２，３１２’は導通状態に
なり、このゲート線３１１に接続した複数の薄膜トラン
ジスタ３１２，３１２’に接続したソース線３０３，３
０３’と、液晶セル３１３，３１３’とが電気的に接続
する。このとき、前記Ｘ側シフトレジスタ３０４が前記
クロックＣＬＸ，ＣＬＸ＊のタイミングに応じて、前記
クロックの周期と同じ幅のパルスを前記バッファ３０５
に出力する。そのパルスを増幅、整波してアナログスイ
ッチ３０７（Ｑ1）にサンプル・ホールド信号４０３を
出力し、前記アナログスイッチ３０７はそのパルスに応
じて前記ビデオ信号線３０６（Ｖ1）のビデオ信号４０
５を前記ソース線３０８（Ｒ1）にサンプル・ホールド
する。このとき、先に述べたように前記ゲート線３１１
に接続した複数の前記薄膜トランジスタ３１２は導通状
態にあるため、前記ソース線３０８にホールドした信号
は前記液晶セル３１３に書き込まれる。同様に、アナロ
グスイッチ３０７’はソース線３０８’に前記ビデオ信
号４０５をサンプル・ホールドする。これによって、前
記液晶セル３１３’には前記ソース線３０８’にサンプ
ル・ホールドした信号が書き込まれる。これを前記ソー
ス線駆動回路３０１の側で繰り返すことにより、前記ゲ
ート線３１１に接続した複数の画素の液晶セルへ、前記
ビデオ信号４０５を書き込むことができる。
【０００９】次に、前記ゲート選択パルス４０１が非選
択レベルになった後、前記ゲート線駆動回路３０２から
ゲート選択パルス４０２が出力される。この前記ゲート
選択パルス４０２が選択レベルである間に、前述したの
と同様に前記ソース線駆動回路３０１を駆動すると、前
記ゲート線３１１’に接続した複数の画素の液晶セルに
前記ビデオ信号４０５を書き込むことができる。
択レベルになった後、前記ゲート線駆動回路３０２から
ゲート選択パルス４０２が出力される。この前記ゲート
選択パルス４０２が選択レベルである間に、前述したの
と同様に前記ソース線駆動回路３０１を駆動すると、前
記ゲート線３１１’に接続した複数の画素の液晶セルに
前記ビデオ信号４０５を書き込むことができる。
【００１０】以上の操作を繰り返すことによって、各画
素の液晶セル単位でビデオ信号を書き込むことが可能に
なり、液晶セルに書き込まれた信号に応じて各々の液晶
セルの偏光状態を変えることで、画像を得ることができ
る。
素の液晶セル単位でビデオ信号を書き込むことが可能に
なり、液晶セルに書き込まれた信号に応じて各々の液晶
セルの偏光状態を変えることで、画像を得ることができ
る。
【００１１】
【発明が解決しようとする課題】上記のアクティブマト
リクス方式の液晶表示装置において、前記クロックＣＬ
Ｘ，ＣＬＸ＊、或いは前記クロックＣＬＹ，ＣＬＹ＊の
タイミングがずれ、位相差が生じるとシフトレジスタが
誤動作することが知られている。図４は、シフトレジス
タの駆動周波数とクロックの位相差の許容範囲（クロッ
クマージン）の相関を示したグラフである。この様にシ
フトレジスタの駆動周波数が高くなると、それに伴って
クロックマージンが小さくなり、駆動周波数が１７〜１
８ＭＨｚを越えるとクロックマージンは２０ｎｓ未満と
なる。これはトランジスタの性能が向上し回路の高速化
がなされる程、誤動作を起こし易くなる事を意味する。
リクス方式の液晶表示装置において、前記クロックＣＬ
Ｘ，ＣＬＸ＊、或いは前記クロックＣＬＹ，ＣＬＹ＊の
タイミングがずれ、位相差が生じるとシフトレジスタが
誤動作することが知られている。図４は、シフトレジス
タの駆動周波数とクロックの位相差の許容範囲（クロッ
クマージン）の相関を示したグラフである。この様にシ
フトレジスタの駆動周波数が高くなると、それに伴って
クロックマージンが小さくなり、駆動周波数が１７〜１
８ＭＨｚを越えるとクロックマージンは２０ｎｓ未満と
なる。これはトランジスタの性能が向上し回路の高速化
がなされる程、誤動作を起こし易くなる事を意味する。
【００１２】そこで本発明では上記の課題を回路設計に
より解決し、誤動作を起こし難く且つ高速動作可能な液
晶表示装置を提供する事を目的にしている。
より解決し、誤動作を起こし難く且つ高速動作可能な液
晶表示装置を提供する事を目的にしている。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明の第１の表示装置は、クロック信号と前記クロ
ック信号と逆位相のクロック信号との位相差を補正する
パルス補正回路と、前記パルス補正回路により位相差が
補正された前記クロック信号及び前記逆位相のクロック
信号が入力される駆動回路と、前記駆動回路から出力さ
れた信号が供給される画素マトリクスと、を備え、前記
駆動回路に対して複数の前記パルス補正回路が設けら
れ、当該複数のパルス補正回路から前記駆動回路の異な
る部分に前記クロック信号及び前記逆位相のクロック信
号が入力されること、を特徴としている。本発明の第２
の表示装置は、クロック信号が入力されることにより前
記クロック信号と逆位相のクロック信号を発生する複数
のクロック信号発生回路と、前記クロック信号及び前記
逆位相のクロック信号が入力される駆動回路と、前記駆
動回路から出力された信号が供給される画素マトリクス
と、を備え、前記駆動回路に対して複数の前記クロック
信号発生回路が設けられ、前記クロック信号及び前記逆
位相のクロック信号が前記駆動回路の異なる部分に入力
されること、を特徴としている。本発明の第３の表示装
置は、クロック信号が入力されることにより前記クロッ
ク信号と逆位相のクロック信号を発生するクロック信号
発生回路と、前記クロック信号と前記逆位相のクロック
信号の位相差を補正するパルス補正回路と、前記パルス
補正回路により位相差が補正された前記クロック信号及
び前記逆位相のクロック信号が入力される駆動回路と、
前記駆動回路から出力された信号が供給される画素マト
リクスと、を備え、前記駆動回路に対して複数のパルス
補正回路及び複数のクロック信号発生回路が設けられ、
当該複数のパルス補正回路から前記駆動回路の異なる部
分に前記クロック信号及び逆位相のクロック信号が入力
されること、を特徴としている。
に本発明の第１の表示装置は、クロック信号と前記クロ
ック信号と逆位相のクロック信号との位相差を補正する
パルス補正回路と、前記パルス補正回路により位相差が
補正された前記クロック信号及び前記逆位相のクロック
信号が入力される駆動回路と、前記駆動回路から出力さ
れた信号が供給される画素マトリクスと、を備え、前記
駆動回路に対して複数の前記パルス補正回路が設けら
れ、当該複数のパルス補正回路から前記駆動回路の異な
る部分に前記クロック信号及び前記逆位相のクロック信
号が入力されること、を特徴としている。本発明の第２
の表示装置は、クロック信号が入力されることにより前
記クロック信号と逆位相のクロック信号を発生する複数
のクロック信号発生回路と、前記クロック信号及び前記
逆位相のクロック信号が入力される駆動回路と、前記駆
動回路から出力された信号が供給される画素マトリクス
と、を備え、前記駆動回路に対して複数の前記クロック
信号発生回路が設けられ、前記クロック信号及び前記逆
位相のクロック信号が前記駆動回路の異なる部分に入力
されること、を特徴としている。本発明の第３の表示装
置は、クロック信号が入力されることにより前記クロッ
ク信号と逆位相のクロック信号を発生するクロック信号
発生回路と、前記クロック信号と前記逆位相のクロック
信号の位相差を補正するパルス補正回路と、前記パルス
補正回路により位相差が補正された前記クロック信号及
び前記逆位相のクロック信号が入力される駆動回路と、
前記駆動回路から出力された信号が供給される画素マト
リクスと、を備え、前記駆動回路に対して複数のパルス
補正回路及び複数のクロック信号発生回路が設けられ、
当該複数のパルス補正回路から前記駆動回路の異なる部
分に前記クロック信号及び逆位相のクロック信号が入力
されること、を特徴としている。
【００１４】本発明の第１の駆動回路は、クロック信号
及び前記クロック信号と逆位相のクロック信号が入力さ
れ、出力信号を画素マトリクスに供給する駆動回路であ
って、前記クロック信号と前記逆位相のクロック信号と
の位相差を補正するパルス補正回路が当該駆動回路に対
して複数設けられ、当該複数のパルス補正回路から前記
駆動回路の異なる部分に前記クロック信号及び前記逆位
相のクロック信号が入力されてなることを特徴とする。
本発明の第２の駆動回路は、クロック信号及び前記クロ
ック信号と逆位相のクロック信号が入力され、出力信号
を画素マトリクスに供給する駆動回路であって、クロッ
ク信号が複数のクロック信号発生回路の各々に入力され
ることにより発生した当該クロック信号の逆位相のクロ
ック信号と、前記クロック信号とが、当該クロック信号
発生回路に対応する、前記駆動回路の異なる部分に入力
されてなることを特徴としている。本発明の第３の駆動
回路は、クロック信号及び当該クロック信号と逆位相の
クロック信号が入力され、出力信号を画素マトリクスに
供給する駆動回路であって、クロック信号がクロック信
号発生回路に入力されることにより発生した当該クロッ
ク信号の逆位相のクロック信号と、前記クロック信号と
の位相差を補正するパルス補正回路が当該駆動回路に対
して複数設けられ、当該複数のパルス補正回路から前記
駆動回路の異なる部分に前記クロック信号及び前記逆位
相のクロック信号が入力されてなることを特徴してい
る。本発明の第４の表示装置は、上記の駆動回路と、当
該駆動回路からの出力信号が供給される画素マトリクス
と、を備えていることを特徴としている。
及び前記クロック信号と逆位相のクロック信号が入力さ
れ、出力信号を画素マトリクスに供給する駆動回路であ
って、前記クロック信号と前記逆位相のクロック信号と
の位相差を補正するパルス補正回路が当該駆動回路に対
して複数設けられ、当該複数のパルス補正回路から前記
駆動回路の異なる部分に前記クロック信号及び前記逆位
相のクロック信号が入力されてなることを特徴とする。
本発明の第２の駆動回路は、クロック信号及び前記クロ
ック信号と逆位相のクロック信号が入力され、出力信号
を画素マトリクスに供給する駆動回路であって、クロッ
ク信号が複数のクロック信号発生回路の各々に入力され
ることにより発生した当該クロック信号の逆位相のクロ
ック信号と、前記クロック信号とが、当該クロック信号
発生回路に対応する、前記駆動回路の異なる部分に入力
されてなることを特徴としている。本発明の第３の駆動
回路は、クロック信号及び当該クロック信号と逆位相の
クロック信号が入力され、出力信号を画素マトリクスに
供給する駆動回路であって、クロック信号がクロック信
号発生回路に入力されることにより発生した当該クロッ
ク信号の逆位相のクロック信号と、前記クロック信号と
の位相差を補正するパルス補正回路が当該駆動回路に対
して複数設けられ、当該複数のパルス補正回路から前記
駆動回路の異なる部分に前記クロック信号及び前記逆位
相のクロック信号が入力されてなることを特徴してい
る。本発明の第４の表示装置は、上記の駆動回路と、当
該駆動回路からの出力信号が供給される画素マトリクス
と、を備えていることを特徴としている。
【００１５】第二は、逆位相クロック信号発生回路を同
一基板上に内蔵する方法である。クロック信号と逆位相
クロック信号の位相差が生じる原因の一つは、クロック
信号線と逆位相クロック信号線の寄生容量や寄生抵抗が
異なる為である。従って、クロック信号と逆位相クロッ
ク信号の発生部とシフトレジスタ間の距離が大きい程、
位相差が生じ易くなる。逆位相クロック信号発生回路を
同一基板上に内蔵する事により、この距離が短くなりク
ロックの位相差を少なくできる。ところでこれら２つの
回路は、シフトレジスタの直前に設けるのが効果的であ
る。従ってこれらの回路を各ビット毎に設ける事が最も
理想的な方法と言える。また、パルス補正回路と逆位相
クロック信号発生回路を組み合わせると更に効果的であ
る。
一基板上に内蔵する方法である。クロック信号と逆位相
クロック信号の位相差が生じる原因の一つは、クロック
信号線と逆位相クロック信号線の寄生容量や寄生抵抗が
異なる為である。従って、クロック信号と逆位相クロッ
ク信号の発生部とシフトレジスタ間の距離が大きい程、
位相差が生じ易くなる。逆位相クロック信号発生回路を
同一基板上に内蔵する事により、この距離が短くなりク
ロックの位相差を少なくできる。ところでこれら２つの
回路は、シフトレジスタの直前に設けるのが効果的であ
る。従ってこれらの回路を各ビット毎に設ける事が最も
理想的な方法と言える。また、パルス補正回路と逆位相
クロック信号発生回路を組み合わせると更に効果的であ
る。
【００１６】
【作用】上記手段を講じたアクティブマトリクス方式の
液晶表示装置においては、クロックの位相差が少なくな
る。これにより誤動作を起こし難く且つ高速動作する回
路が実現可能となり、高信頼性、高精細液晶表示装置を
提供できる。
液晶表示装置においては、クロックの位相差が少なくな
る。これにより誤動作を起こし難く且つ高速動作する回
路が実現可能となり、高信頼性、高精細液晶表示装置を
提供できる。
【００１７】
（実施例１）本発明を実施したアクティブマトリクス方
式の液晶表示装置を図５、図６、図７および図８を用い
て説明する。
式の液晶表示装置を図５、図６、図７および図８を用い
て説明する。
【００１８】図５はその回路構成を説明する図である。
本発明のアクティブマトリクス方式の液晶表示装置は、
ソース線駆動回路５０１とソース線駆動回路５０１用ク
ロックのパルス補正回路５０２、ゲート線駆動回路５０
３と、ゲート線駆動回路５０３用クロックのパルス補正
回路５０４、少なくとも画素マトリクス５０５が同一の
透明絶縁基板５０６の上に形成されてなる。そのうち、
画素マトリクス５０５は、ソース線駆動回路５０１に接
続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲー
ト線駆動回路５０３に接続された複数のゲート線Ｙ1，
Ｙ2，Ｙ3・・・と、これらのゲート線およびソース線の
各交点に形成された複数の画素Ｐ11，Ｐ12・・・とを有
し、各画素Ｐ11，Ｐ12・・・には薄膜トランジスタ５０
７および液晶セル５０８を有する。ソース線駆動回路５
０１用クロック（ＣＬＸ、ＣＬＸ＊）は、パルス補正回
路５０２により位相差が補正され、ソース線駆動回路５
０１に入力される。同様にゲート線駆動回路５０３用ク
ロック（ＣＬＹ、ＣＬＹ＊）は、パルス補正回路５０４
により位相差が補正され、ゲート線駆動回路５０３に入
力される。
本発明のアクティブマトリクス方式の液晶表示装置は、
ソース線駆動回路５０１とソース線駆動回路５０１用ク
ロックのパルス補正回路５０２、ゲート線駆動回路５０
３と、ゲート線駆動回路５０３用クロックのパルス補正
回路５０４、少なくとも画素マトリクス５０５が同一の
透明絶縁基板５０６の上に形成されてなる。そのうち、
画素マトリクス５０５は、ソース線駆動回路５０１に接
続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲー
ト線駆動回路５０３に接続された複数のゲート線Ｙ1，
Ｙ2，Ｙ3・・・と、これらのゲート線およびソース線の
各交点に形成された複数の画素Ｐ11，Ｐ12・・・とを有
し、各画素Ｐ11，Ｐ12・・・には薄膜トランジスタ５０
７および液晶セル５０８を有する。ソース線駆動回路５
０１用クロック（ＣＬＸ、ＣＬＸ＊）は、パルス補正回
路５０２により位相差が補正され、ソース線駆動回路５
０１に入力される。同様にゲート線駆動回路５０３用ク
ロック（ＣＬＹ、ＣＬＹ＊）は、パルス補正回路５０４
により位相差が補正され、ゲート線駆動回路５０３に入
力される。
【００１９】以上の回路構成を有する液晶表示装置にお
いて、パルス補正回路５０２、５０４の一例を図６の等
価回路を用いて説明する。この回路では、クロック信号
線と逆位相クロック信号線間に帰還がかかっており、常
に逆位相となる様に設定されている。従って、仮にクロ
ック信号と逆位相クロック信号が同時に”Ｈ”、或いは
同時に”Ｌ”となった場合はそれを補正する事が可能で
ある。
いて、パルス補正回路５０２、５０４の一例を図６の等
価回路を用いて説明する。この回路では、クロック信号
線と逆位相クロック信号線間に帰還がかかっており、常
に逆位相となる様に設定されている。従って、仮にクロ
ック信号と逆位相クロック信号が同時に”Ｈ”、或いは
同時に”Ｌ”となった場合はそれを補正する事が可能で
ある。
【００２０】図７は、位相差の生じたクロック信号及び
逆位相クロック信号の波形と、それをパルス補正回路に
通した後の信号波形を比較したものである。パルス補正
回路により位相差が低減されている。
逆位相クロック信号の波形と、それをパルス補正回路に
通した後の信号波形を比較したものである。パルス補正
回路により位相差が低減されている。
【００２１】パルス補正回路としては、この他に例えば
図８に示す様なフリップフロップ回路等を用いても良
い。
図８に示す様なフリップフロップ回路等を用いても良
い。
【００２２】（実施例２）本発明の他の実施例を図９及
び図１０を用いて説明する。
び図１０を用いて説明する。
【００２３】図９はその回路構成を説明する図である。
本発明のアクティブマトリクス方式の液晶表示装置は、
ソース線駆動回路９０１とソース線駆動回路９０１用ク
ロックのパルス補正回路９０２、ゲート線駆動回路９０
３と、ゲート線駆動回路９０３用クロックのパルス補正
回路９０４、少なくとも画素マトリクス９０５が同一の
透明絶縁基板９０６の上に形成されてなる。そのうち、
画素マトリクス９０５は、ソース線駆動回路９０１に接
続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲー
ト線駆動回路９０３に接続された複数のゲート線Ｙ1，
Ｙ2，Ｙ3・・・と、これらのゲート線およびソース線の
各交点に形成された複数の画素Ｐ11，Ｐ12・・・とを有
し、各画素Ｐ11，Ｐ12・・・には薄膜トランジスタ９０
７および液晶セル９０８を有する。ソース線駆動回路９
０１用クロック（ＣＬＸ、ＣＬＸ＊）は、パルス補正回
路９０２により位相差が各ビット毎に補正され、ソース
線駆動回路９０１に入力される。同様にゲート線駆動回
路９０３用クロック（ＣＬＸ、ＣＬＸ＊）は、パルス補
正回路９０４により位相差が各ビット毎に補正され、ゲ
ート線駆動回路９０３に入力される。
本発明のアクティブマトリクス方式の液晶表示装置は、
ソース線駆動回路９０１とソース線駆動回路９０１用ク
ロックのパルス補正回路９０２、ゲート線駆動回路９０
３と、ゲート線駆動回路９０３用クロックのパルス補正
回路９０４、少なくとも画素マトリクス９０５が同一の
透明絶縁基板９０６の上に形成されてなる。そのうち、
画素マトリクス９０５は、ソース線駆動回路９０１に接
続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲー
ト線駆動回路９０３に接続された複数のゲート線Ｙ1，
Ｙ2，Ｙ3・・・と、これらのゲート線およびソース線の
各交点に形成された複数の画素Ｐ11，Ｐ12・・・とを有
し、各画素Ｐ11，Ｐ12・・・には薄膜トランジスタ９０
７および液晶セル９０８を有する。ソース線駆動回路９
０１用クロック（ＣＬＸ、ＣＬＸ＊）は、パルス補正回
路９０２により位相差が各ビット毎に補正され、ソース
線駆動回路９０１に入力される。同様にゲート線駆動回
路９０３用クロック（ＣＬＸ、ＣＬＸ＊）は、パルス補
正回路９０４により位相差が各ビット毎に補正され、ゲ
ート線駆動回路９０３に入力される。
【００２４】以上の回路構成を有する液晶表示装置にお
いて、ソース線駆動回路とソース線駆動回路用クロック
のパルス補正回路の一例を図１０の等価回路を用いて説
明する。ソース線駆動回路１００１は、ラッチ信号を時
系列的に送出するためのＸ側シフトレジスタ１００２
と、そのラッチ信号を増幅、整波するためのバッファ１
００３と、ビデオ信号線１００４のビデオ信号をバッフ
ァ１００３から送出されるラッチ信号に応じてソース線
１００５，１００５’にサンプル、ホールドするアナロ
グスイッチ１００６，１００６’とで構成される。ここ
で、Ｘ側シフトレジスタ１００２は、クロックＣＬＸで
規定されるクロックドインバータ１００７と、クロック
ＣＬＸ＊で規定されるクロックドインバータ１００８
と、インバータ１００９とからなる基本セル１０１０を
単位に構成される。ＣＬＸはＸ側シフトレジスタのクロ
ックを表しており、ＣＬＸ＊とは逆位相の関係になって
いる。このＣＬＸとＣＬＸ＊は、各ビット単位毎に接続
された２つのインバータ１０１１、１０１２からなるパ
ルス補正回路により、位相差が補正され、クロックＣＬ
Ｘで規定されるクロックドインバータ１００７と、クロ
ックＣＬＸ＊で規定されるクロックドインバータ１００
８に入力される。一方、前記ゲート線駆動回路１０１３
は、ラッチ信号を時系列的に送出するためのＹ側シフト
レジスタ１０１４と、そのラッチ信号を増幅、整波し、
ゲート線１０１５，１０１５’に送出するためのバッフ
ァ１０１６とから構成される。ここで、前記Ｙ側シフト
レジスタ１０１４は、クロックＣＬＹで規定されるクロ
ックドインバータ１０１７と、クロックＣＬＹ＊で規定
されるクロックドインバータ１０１８と、インバータ１
０１９と、ＮＯＲゲート１０２０からなる基本セル１０
２１を単位に構成される。ＣＬＹはＹ側シフトレジスタ
のクロックを表しており、ＣＬＹ＊とは逆位相の関係に
なっている。このＣＬＹとＣＬＹ＊は、各ビット単位毎
に接続された２つのインバータ１０２２、１０２３から
なるパルス補正回路により、位相差が補正され、クロッ
クＣＬＹで規定されるクロックドインバータ１０１７
と、クロックＣＬＹ＊で規定されるクロックドインバー
タ１０１８に入力される。また、画素マトリクス１０２
４は、前記ソース線１００５，１００５’およびゲート
線１０１５，１０１５’に接続された薄膜トランジスタ
１０２５，１０２５’と液晶セル１０２６，１０２６’
とから構成される。
いて、ソース線駆動回路とソース線駆動回路用クロック
のパルス補正回路の一例を図１０の等価回路を用いて説
明する。ソース線駆動回路１００１は、ラッチ信号を時
系列的に送出するためのＸ側シフトレジスタ１００２
と、そのラッチ信号を増幅、整波するためのバッファ１
００３と、ビデオ信号線１００４のビデオ信号をバッフ
ァ１００３から送出されるラッチ信号に応じてソース線
１００５，１００５’にサンプル、ホールドするアナロ
グスイッチ１００６，１００６’とで構成される。ここ
で、Ｘ側シフトレジスタ１００２は、クロックＣＬＸで
規定されるクロックドインバータ１００７と、クロック
ＣＬＸ＊で規定されるクロックドインバータ１００８
と、インバータ１００９とからなる基本セル１０１０を
単位に構成される。ＣＬＸはＸ側シフトレジスタのクロ
ックを表しており、ＣＬＸ＊とは逆位相の関係になって
いる。このＣＬＸとＣＬＸ＊は、各ビット単位毎に接続
された２つのインバータ１０１１、１０１２からなるパ
ルス補正回路により、位相差が補正され、クロックＣＬ
Ｘで規定されるクロックドインバータ１００７と、クロ
ックＣＬＸ＊で規定されるクロックドインバータ１００
８に入力される。一方、前記ゲート線駆動回路１０１３
は、ラッチ信号を時系列的に送出するためのＹ側シフト
レジスタ１０１４と、そのラッチ信号を増幅、整波し、
ゲート線１０１５，１０１５’に送出するためのバッフ
ァ１０１６とから構成される。ここで、前記Ｙ側シフト
レジスタ１０１４は、クロックＣＬＹで規定されるクロ
ックドインバータ１０１７と、クロックＣＬＹ＊で規定
されるクロックドインバータ１０１８と、インバータ１
０１９と、ＮＯＲゲート１０２０からなる基本セル１０
２１を単位に構成される。ＣＬＹはＹ側シフトレジスタ
のクロックを表しており、ＣＬＹ＊とは逆位相の関係に
なっている。このＣＬＹとＣＬＹ＊は、各ビット単位毎
に接続された２つのインバータ１０２２、１０２３から
なるパルス補正回路により、位相差が補正され、クロッ
クＣＬＹで規定されるクロックドインバータ１０１７
と、クロックＣＬＹ＊で規定されるクロックドインバー
タ１０１８に入力される。また、画素マトリクス１０２
４は、前記ソース線１００５，１００５’およびゲート
線１０１５，１０１５’に接続された薄膜トランジスタ
１０２５，１０２５’と液晶セル１０２６，１０２６’
とから構成される。
【００２５】（実施例３）本発明の他の実施例を図１
１、図１２を用いて説明する。
１、図１２を用いて説明する。
【００２６】図１１はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１１０１とソース線駆動回路１１
０１用逆位相クロック発生回路１１０２、ゲート線駆動
回路１１０３と、ゲート線駆動回路１１０３用クロック
の逆位相クロック発生回路１１０４、少なくとも画素マ
トリクス１１０５が同一の透明絶縁基板１１０６の上に
形成されてなる。そのうち、画素マトリクス１１０５
は、ソース線駆動回路１１０１に接続された複数のソー
ス線Ｘ1，Ｘ2，Ｘ3・・・と、ゲート線駆動回路１１０
３に接続された複数のゲート線Ｙ1，Ｙ2，Ｙ3・・・
と、これらのゲート線およびソース線の各交点に形成さ
れた複数の画素Ｐ11，Ｐ12・・・とを有し、各画素
Ｐ11，Ｐ12・・・には薄膜トランジスタ１１０７および
液晶セル１１０８を有する。ソース線駆動回路１１０１
用の逆位相クロック（ＣＬＸ＊）は、ソース線駆動回路
１１０１用クロック（ＣＬＸ）を、ソース線駆動回路１
１０１用逆位相クロック発生回路１１０２に入力する事
で形成できる。更に、これらのクロック（ＣＬＸ，ＣＬ
Ｘ＊）をソース線駆動回路１１０１に入力する事で、回
路が動作する。同様にゲート線駆動回路１１０３用の逆
位相クロック（ＣＬＹ＊）は、ゲート線駆動回路１１０
３用クロック（ＣＬＹ）を、ゲート線駆動回路１１０３
用逆位相クロック発生回路１１０４に入力する事で形成
できる。更に、これらのクロック（ＣＬＹ，ＣＬＹ＊）
をゲート線駆動回路１１０３に入力する事で、回路が動
作する。
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１１０１とソース線駆動回路１１
０１用逆位相クロック発生回路１１０２、ゲート線駆動
回路１１０３と、ゲート線駆動回路１１０３用クロック
の逆位相クロック発生回路１１０４、少なくとも画素マ
トリクス１１０５が同一の透明絶縁基板１１０６の上に
形成されてなる。そのうち、画素マトリクス１１０５
は、ソース線駆動回路１１０１に接続された複数のソー
ス線Ｘ1，Ｘ2，Ｘ3・・・と、ゲート線駆動回路１１０
３に接続された複数のゲート線Ｙ1，Ｙ2，Ｙ3・・・
と、これらのゲート線およびソース線の各交点に形成さ
れた複数の画素Ｐ11，Ｐ12・・・とを有し、各画素
Ｐ11，Ｐ12・・・には薄膜トランジスタ１１０７および
液晶セル１１０８を有する。ソース線駆動回路１１０１
用の逆位相クロック（ＣＬＸ＊）は、ソース線駆動回路
１１０１用クロック（ＣＬＸ）を、ソース線駆動回路１
１０１用逆位相クロック発生回路１１０２に入力する事
で形成できる。更に、これらのクロック（ＣＬＸ，ＣＬ
Ｘ＊）をソース線駆動回路１１０１に入力する事で、回
路が動作する。同様にゲート線駆動回路１１０３用の逆
位相クロック（ＣＬＹ＊）は、ゲート線駆動回路１１０
３用クロック（ＣＬＹ）を、ゲート線駆動回路１１０３
用逆位相クロック発生回路１１０４に入力する事で形成
できる。更に、これらのクロック（ＣＬＹ，ＣＬＹ＊）
をゲート線駆動回路１１０３に入力する事で、回路が動
作する。
【００２７】最も簡単な逆位相クロック発生回路は、図
１２に示す様なインバータである。この場合、クロック
と逆位相クロック位相差はインバータの遅延により決定
される。従って、インバータを構成する薄膜トランジス
タの特性やデバイスパラメータによりその値が異なる。
しかし一般には数ｎｓ程度であり、クロックと逆位相ク
ロックを外部から入力した時の位相差と比較すると遥か
に小さいものである。
１２に示す様なインバータである。この場合、クロック
と逆位相クロック位相差はインバータの遅延により決定
される。従って、インバータを構成する薄膜トランジス
タの特性やデバイスパラメータによりその値が異なる。
しかし一般には数ｎｓ程度であり、クロックと逆位相ク
ロックを外部から入力した時の位相差と比較すると遥か
に小さいものである。
【００２８】（実施例４）本発明の他の実施例を図１３
及び図１４を用いて説明する。
及び図１４を用いて説明する。
【００２９】図１３はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１３０１とソース線駆動回路１３
０１用逆位相クロック発生回路１３０２、ゲート線駆動
回路１３０３とゲート線駆動回路１３０３用逆位相クロ
ック発生回路１３０４、少なくとも画素マトリクス１３
０５が同一の透明絶縁基板１３０６の上に形成されてな
る。そのうち、画素マトリクス１３０５は、ソース線駆
動回路１３０１に接続された複数のソース線Ｘ1，Ｘ2，
Ｘ3・・・と、ゲート線駆動回路１３０３に接続された
複数のゲート線Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲー
ト線およびソース線の各交点に形成された複数の画素Ｐ
11，Ｐ12・・・とを有し、各画素Ｐ11，Ｐ12・・・には
薄膜トランジスタ１３０７および液晶セル１３０８を有
する。ソース線駆動回路１３０１用クロック（ＣＬＸ）
とソース線駆動回路１３０１用逆位相クロック発生回路
１３０２により形成した逆位相クロック（ＣＬＸ＊）
は、各ビット毎にソース線駆動回路１３０１に入力され
る。同様にゲート線駆動回路１３０３用クロック（ＣＬ
Ｙ）とゲート線駆動回路１３０３用逆位相クロック発生
回路１３０４により形成した逆位相クロック（ＣＬＹ
＊）は、各ビット毎にゲート線駆動回路１３０３に入力
される。
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１３０１とソース線駆動回路１３
０１用逆位相クロック発生回路１３０２、ゲート線駆動
回路１３０３とゲート線駆動回路１３０３用逆位相クロ
ック発生回路１３０４、少なくとも画素マトリクス１３
０５が同一の透明絶縁基板１３０６の上に形成されてな
る。そのうち、画素マトリクス１３０５は、ソース線駆
動回路１３０１に接続された複数のソース線Ｘ1，Ｘ2，
Ｘ3・・・と、ゲート線駆動回路１３０３に接続された
複数のゲート線Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲー
ト線およびソース線の各交点に形成された複数の画素Ｐ
11，Ｐ12・・・とを有し、各画素Ｐ11，Ｐ12・・・には
薄膜トランジスタ１３０７および液晶セル１３０８を有
する。ソース線駆動回路１３０１用クロック（ＣＬＸ）
とソース線駆動回路１３０１用逆位相クロック発生回路
１３０２により形成した逆位相クロック（ＣＬＸ＊）
は、各ビット毎にソース線駆動回路１３０１に入力され
る。同様にゲート線駆動回路１３０３用クロック（ＣＬ
Ｙ）とゲート線駆動回路１３０３用逆位相クロック発生
回路１３０４により形成した逆位相クロック（ＣＬＹ
＊）は、各ビット毎にゲート線駆動回路１３０３に入力
される。
【００３０】以上の回路構成を有する液晶表示装置にお
いて、ソース線駆動回路とソース線駆動回路用逆位相ク
ロック発生回路の一例を図１４の等価回路を用いて説明
する。ソース線駆動回路１４０１は、ラッチ信号を時系
列的に送出するためのＸ側シフトレジスタ１４０２と、
そのラッチ信号を増幅、整波するためのバッファ１４０
３と、ビデオ信号線１４０４のビデオ信号をバッファ１
４０３から送出されるラッチ信号に応じてソース線１４
０５，１４０５’にサンプル、ホールドするアナログス
イッチ１４０６，１４０６’とで構成される。ここで、
Ｘ側シフトレジスタ１４０２は、クロックＣＬＸで規定
されるクロックドインバータ１４０７と、クロックＣＬ
Ｘ＊で規定されるクロックドインバータ１４０８と、イ
ンバータ１４０９とからなる基本セル１４１０を単位に
構成される。ＣＬＸはＸ側シフトレジスタのクロックを
表しており、ＣＬＸ＊とは逆位相の関係になっている。
このＣＬＸは、クロックＣＬＸで規定されるクロックド
インバータ１４０７に入力される。またＣＬＸ＊は、各
ビット単位毎に接続されたインバータ１４１１からなる
逆位相クロック発生回路により形成され、クロックＣＬ
Ｘ＊で規定されるクロックドインバータ１４０８に入力
される。一方、前記ゲート線駆動回路１４１２は、ラッ
チ信号を時系列的に送出するためのＹ側シフトレジスタ
１４１３と、そのラッチ信号を増幅、整波し、ゲート線
１４１４，１４１４’に送出するためのバッファ１４１
５とから構成される。ここで、前記Ｙ側シフトレジスタ
１４１３は、クロックＣＬＹで規定されるクロックドイ
ンバータ１４１６と、クロックＣＬＹ＊で規定されるク
ロックドインバータ１４１７と、インバータ１４１８
と、ＮＯＲゲート１４１９からなる基本セル１４２０を
単位に構成される。ＣＬＹはＹ側シフトレジスタのクロ
ックを表しており、ＣＬＹ＊とは逆位相の関係になって
いる。このＣＬＹは、クロックＣＬＹで規定されるクロ
ックドインバータ１４１６に入力される。またＣＬＹ＊
は、各ビット単位毎に接続されたインバータ１４２１か
らなる逆位相クロック発生回路により形成され、クロッ
クＣＬＸ＊で規定されるクロックドインバータ１４１７
に入力される。また、画素マトリクス１４２２は、前記
ソース線１４０５，１４０５’およびゲート線１４１
４，１４１４’に接続された薄膜トランジスタ１４２
３，１４２３’と液晶セル１４２４，１４２４’とから
構成される。
いて、ソース線駆動回路とソース線駆動回路用逆位相ク
ロック発生回路の一例を図１４の等価回路を用いて説明
する。ソース線駆動回路１４０１は、ラッチ信号を時系
列的に送出するためのＸ側シフトレジスタ１４０２と、
そのラッチ信号を増幅、整波するためのバッファ１４０
３と、ビデオ信号線１４０４のビデオ信号をバッファ１
４０３から送出されるラッチ信号に応じてソース線１４
０５，１４０５’にサンプル、ホールドするアナログス
イッチ１４０６，１４０６’とで構成される。ここで、
Ｘ側シフトレジスタ１４０２は、クロックＣＬＸで規定
されるクロックドインバータ１４０７と、クロックＣＬ
Ｘ＊で規定されるクロックドインバータ１４０８と、イ
ンバータ１４０９とからなる基本セル１４１０を単位に
構成される。ＣＬＸはＸ側シフトレジスタのクロックを
表しており、ＣＬＸ＊とは逆位相の関係になっている。
このＣＬＸは、クロックＣＬＸで規定されるクロックド
インバータ１４０７に入力される。またＣＬＸ＊は、各
ビット単位毎に接続されたインバータ１４１１からなる
逆位相クロック発生回路により形成され、クロックＣＬ
Ｘ＊で規定されるクロックドインバータ１４０８に入力
される。一方、前記ゲート線駆動回路１４１２は、ラッ
チ信号を時系列的に送出するためのＹ側シフトレジスタ
１４１３と、そのラッチ信号を増幅、整波し、ゲート線
１４１４，１４１４’に送出するためのバッファ１４１
５とから構成される。ここで、前記Ｙ側シフトレジスタ
１４１３は、クロックＣＬＹで規定されるクロックドイ
ンバータ１４１６と、クロックＣＬＹ＊で規定されるク
ロックドインバータ１４１７と、インバータ１４１８
と、ＮＯＲゲート１４１９からなる基本セル１４２０を
単位に構成される。ＣＬＹはＹ側シフトレジスタのクロ
ックを表しており、ＣＬＹ＊とは逆位相の関係になって
いる。このＣＬＹは、クロックＣＬＹで規定されるクロ
ックドインバータ１４１６に入力される。またＣＬＹ＊
は、各ビット単位毎に接続されたインバータ１４２１か
らなる逆位相クロック発生回路により形成され、クロッ
クＣＬＸ＊で規定されるクロックドインバータ１４１７
に入力される。また、画素マトリクス１４２２は、前記
ソース線１４０５，１４０５’およびゲート線１４１
４，１４１４’に接続された薄膜トランジスタ１４２
３，１４２３’と液晶セル１４２４，１４２４’とから
構成される。
【００３１】（実施例５）本発明の他の実施例を図１
５、図１６、図１７を用いて説明する。
５、図１６、図１７を用いて説明する。
【００３２】図１５はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１５０１とソース線駆動回路１５
０１用逆位相クロック発生回路１５０２とソース線駆動
回路１５０１用クロックのパルス補正回路１５０３、ゲ
ート線駆動回路１５０４とゲート線駆動回路１５０４用
クロックの逆位相クロック発生回路１５０５とゲート線
駆動回路１５０４用クロックのパルス補正回路１５０
６、少なくとも画素マトリクス１５０７が同一の透明絶
縁基板１５０８の上に形成されてなる。そのうち、画素
マトリクス１５０７は、ソース線駆動回路１５０１に接
続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲー
ト線駆動回路１５０４に接続された複数のゲート線
Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲート線およびソー
ス線の各交点に形成された複数の画素Ｐ11，Ｐ12・・・
とを有し、各画素Ｐ11，Ｐ12・・・には薄膜トランジス
タ１５０９および液晶セル１５１０を有する。ソース線
駆動回路１５０１用の逆位相クロック（ＣＬＸ＊）は、
ソース線駆動回路１５０１用クロック（ＣＬＸ）を、ソ
ース線駆動回路１５０１用逆位相クロック発生回路１５
０２に入力する事で形成できる。更に、これらのクロッ
ク（ＣＬＸ，ＣＬＸ＊）をソース線駆動回路１５０１用
クロックのパルス補正回路１５０３により位相差を補正
した後ソース線駆動回路１５０１に入力する。同様にゲ
ート線駆動回路１５０４用の逆位相クロック（ＣＬＹ
＊）は、ゲート線駆動回路１５０４用クロック（ＣＬ
Ｙ）を、ゲート線駆動回路１５０４用逆位相クロック発
生回路１５０５に入力する事で形成できる。更に、これ
らのクロック（ＣＬＹ，ＣＬＹ＊）をゲート線駆動回路
１５０４用クロックのパルス補正回路１５０６により位
相差を補正した後ゲート線駆動回路１５０４に入力す
る。
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１５０１とソース線駆動回路１５
０１用逆位相クロック発生回路１５０２とソース線駆動
回路１５０１用クロックのパルス補正回路１５０３、ゲ
ート線駆動回路１５０４とゲート線駆動回路１５０４用
クロックの逆位相クロック発生回路１５０５とゲート線
駆動回路１５０４用クロックのパルス補正回路１５０
６、少なくとも画素マトリクス１５０７が同一の透明絶
縁基板１５０８の上に形成されてなる。そのうち、画素
マトリクス１５０７は、ソース線駆動回路１５０１に接
続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲー
ト線駆動回路１５０４に接続された複数のゲート線
Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲート線およびソー
ス線の各交点に形成された複数の画素Ｐ11，Ｐ12・・・
とを有し、各画素Ｐ11，Ｐ12・・・には薄膜トランジス
タ１５０９および液晶セル１５１０を有する。ソース線
駆動回路１５０１用の逆位相クロック（ＣＬＸ＊）は、
ソース線駆動回路１５０１用クロック（ＣＬＸ）を、ソ
ース線駆動回路１５０１用逆位相クロック発生回路１５
０２に入力する事で形成できる。更に、これらのクロッ
ク（ＣＬＸ，ＣＬＸ＊）をソース線駆動回路１５０１用
クロックのパルス補正回路１５０３により位相差を補正
した後ソース線駆動回路１５０１に入力する。同様にゲ
ート線駆動回路１５０４用の逆位相クロック（ＣＬＹ
＊）は、ゲート線駆動回路１５０４用クロック（ＣＬ
Ｙ）を、ゲート線駆動回路１５０４用逆位相クロック発
生回路１５０５に入力する事で形成できる。更に、これ
らのクロック（ＣＬＹ，ＣＬＹ＊）をゲート線駆動回路
１５０４用クロックのパルス補正回路１５０６により位
相差を補正した後ゲート線駆動回路１５０４に入力す
る。
【００３３】以上の回路構成を有する液晶表示装置にお
いて、逆位相クロック発生回路とパルス補正回路を組み
合わせた回路の一例を図１６の等価回路を用いて説明す
る。この回路では、クロック信号をインバータにより反
転し逆位相クロック信号を形成する。この時、インバー
タの遅延により生じたクロックと逆位相クロック間の位
相差は、パルス補正回路により常に逆位相となる様に補
正される。
いて、逆位相クロック発生回路とパルス補正回路を組み
合わせた回路の一例を図１６の等価回路を用いて説明す
る。この回路では、クロック信号をインバータにより反
転し逆位相クロック信号を形成する。この時、インバー
タの遅延により生じたクロックと逆位相クロック間の位
相差は、パルス補正回路により常に逆位相となる様に補
正される。
【００３４】逆位相クロック発生回路とパルス補正回路
を組み合わせた回路としては、この他に例えば図１７に
示す様な回路等でも良い。
を組み合わせた回路としては、この他に例えば図１７に
示す様な回路等でも良い。
【００３５】（実施例６）本発明の他の実施例を図１８
及び図１９を用いて説明する。
及び図１９を用いて説明する。
【００３６】図１８はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１８０１とソース線駆動回路１８
０１用逆位相クロック発生回路１８０２とソース線駆動
回路１８０１用クロックのパルス補正回路１８０３、ゲ
ート線駆動回路１８０４とゲート線駆動回路１８０４用
逆位相クロック発生回路１８０５とゲート線駆動回路１
８０４用クロックのパルス補正回路１８０６、少なくと
も画素マトリクス１８０７が同一の透明絶縁基板１８０
８の上に形成されてなる。そのうち、画素マトリクス１
８０７は、ソース線駆動回路１８０１に接続された複数
のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲート線駆動回路
１８０４に接続された複数のゲート線Ｙ1，Ｙ2，Ｙ3・
・・と、これらのゲート線およびソース線の各交点に形
成された複数の画素Ｐ11，Ｐ12・・・とを有し、各画素
Ｐ11，Ｐ12・・・には薄膜トランジスタ１８０９および
液晶セル１８１０を有する。ここで、ソース線駆動回路
１８０１用クロック（ＣＬＸ）とソース線駆動回路１８
０１用逆位相クロック発生回路１８０２により各ビット
毎に逆位相クロック（ＣＬＸ＊）を形成する。更にこれ
らのクロック（ＣＬＸ，ＣＬＸ＊）をソース線駆動回路
１８０１用クロックのパルス補正回路１８０３により位
相差を補正してソース線駆動回路１８０１に入力する。
同様にゲート線駆動回路１８０４用クロック（ＣＬＹ）
とゲート線駆動回路１８０４用逆位相クロック発生回路
１８０５により各ビット毎に逆位相クロック（ＣＬＹ
＊）を形成する。更にこれらのクロック（ＣＬＹ，ＣＬ
Ｙ＊）をゲート線駆動回路１８０４用クロックのパルス
補正回路１８０６により位相差を補正してソース線駆動
回路１８０４に入力する。
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１８０１とソース線駆動回路１８
０１用逆位相クロック発生回路１８０２とソース線駆動
回路１８０１用クロックのパルス補正回路１８０３、ゲ
ート線駆動回路１８０４とゲート線駆動回路１８０４用
逆位相クロック発生回路１８０５とゲート線駆動回路１
８０４用クロックのパルス補正回路１８０６、少なくと
も画素マトリクス１８０７が同一の透明絶縁基板１８０
８の上に形成されてなる。そのうち、画素マトリクス１
８０７は、ソース線駆動回路１８０１に接続された複数
のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲート線駆動回路
１８０４に接続された複数のゲート線Ｙ1，Ｙ2，Ｙ3・
・・と、これらのゲート線およびソース線の各交点に形
成された複数の画素Ｐ11，Ｐ12・・・とを有し、各画素
Ｐ11，Ｐ12・・・には薄膜トランジスタ１８０９および
液晶セル１８１０を有する。ここで、ソース線駆動回路
１８０１用クロック（ＣＬＸ）とソース線駆動回路１８
０１用逆位相クロック発生回路１８０２により各ビット
毎に逆位相クロック（ＣＬＸ＊）を形成する。更にこれ
らのクロック（ＣＬＸ，ＣＬＸ＊）をソース線駆動回路
１８０１用クロックのパルス補正回路１８０３により位
相差を補正してソース線駆動回路１８０１に入力する。
同様にゲート線駆動回路１８０４用クロック（ＣＬＹ）
とゲート線駆動回路１８０４用逆位相クロック発生回路
１８０５により各ビット毎に逆位相クロック（ＣＬＹ
＊）を形成する。更にこれらのクロック（ＣＬＹ，ＣＬ
Ｙ＊）をゲート線駆動回路１８０４用クロックのパルス
補正回路１８０６により位相差を補正してソース線駆動
回路１８０４に入力する。
【００３７】以上の回路構成を有する液晶表示装置にお
いて、ソース線駆動回路とソース線駆動回路用逆位相ク
ロック発生回路、及びソース線駆動回路用パルス補正回
路の一例を図１９の等価回路を用いて説明する。ソース
線駆動回路１９０１は、ラッチ信号を時系列的に送出す
るためのＸ側シフトレジスタ１９０２と、そのラッチ信
号を増幅、整波するためのバッファ１９０３と、ビデオ
信号線１９０４のビデオ信号をバッファ１９０３から送
出されるラッチ信号に応じてソース線１９０５，１９０
５’にサンプル、ホールドするアナログスイッチ１９０
６，１９０６’とで構成される。ここで、Ｘ側シフトレ
ジスタ１９０２は、クロックＣＬＸで規定されるクロッ
クドインバータ１９０７と、クロックＣＬＸ＊で規定さ
れるクロックドインバータ１９０８と、インバータ１９
０９とからなる基本セル１９１０を単位に構成される。
ＣＬＸはＸ側シフトレジスタのクロックを表しており、
ＣＬＸ＊とは逆位相の関係になっている。このＣＬＸ
は、クロックＣＬＸで規定されるクロックドインバータ
１９０７に入力される。またＣＬＸ＊は、各ビット単位
毎に接続されたインバータ１９１１からなる逆位相クロ
ック発生回路により形成され、インバータ１９１２、１
９１３からなるパルス補正回路１９１４によりクロック
ＣＬＸとの位相差を補正した後、クロックＣＬＸ＊で規
定されるクロックドインバータ１９０８に入力される。
一方、前記ゲート線駆動回路１９１５は、ラッチ信号を
時系列的に送出するためのＹ側シフトレジスタ１９１６
と、そのラッチ信号を増幅、整波し、ゲート線１９１
７，１９１７’に送出するためのバッファ１９１８とか
ら構成される。ここで、前記Ｙ側シフトレジスタ１９１
６は、クロックＣＬＹで規定されるクロックドインバー
タ１９１９と、クロックＣＬＹ＊で規定されるクロック
ドインバータ１９２０と、インバータ１９２１と、ＮＯ
Ｒゲート１９２２からなる基本セル１９２３を単位に構
成される。ＣＬＹはＹ側シフトレジスタのクロックを表
しており、ＣＬＹ＊とは逆位相の関係になっている。こ
のＣＬＹは、クロックＣＬＹで規定されるクロックドイ
ンバータ１９１９に入力される。またＣＬＹ＊は、各ビ
ット単位毎に接続されたインバータ１９２４からなる逆
位相クロック発生回路により形成され、インバータ１９
２５、１９２６からなるパルス補正回路１９２７により
クロックＣＬＹとの位相差を補正した後、クロックＣＬ
Ｙ＊で規定されるクロックドインバータ１９２０に入力
される。また、画素マトリクス１９２８は、前記ソース
線１９０５，１９０５’およびゲート線１９１７，１９
１７’に接続された薄膜トランジスタ１９２９，１９２
９’と液晶セル１９３０，１９３０’とから構成され
る。
いて、ソース線駆動回路とソース線駆動回路用逆位相ク
ロック発生回路、及びソース線駆動回路用パルス補正回
路の一例を図１９の等価回路を用いて説明する。ソース
線駆動回路１９０１は、ラッチ信号を時系列的に送出す
るためのＸ側シフトレジスタ１９０２と、そのラッチ信
号を増幅、整波するためのバッファ１９０３と、ビデオ
信号線１９０４のビデオ信号をバッファ１９０３から送
出されるラッチ信号に応じてソース線１９０５，１９０
５’にサンプル、ホールドするアナログスイッチ１９０
６，１９０６’とで構成される。ここで、Ｘ側シフトレ
ジスタ１９０２は、クロックＣＬＸで規定されるクロッ
クドインバータ１９０７と、クロックＣＬＸ＊で規定さ
れるクロックドインバータ１９０８と、インバータ１９
０９とからなる基本セル１９１０を単位に構成される。
ＣＬＸはＸ側シフトレジスタのクロックを表しており、
ＣＬＸ＊とは逆位相の関係になっている。このＣＬＸ
は、クロックＣＬＸで規定されるクロックドインバータ
１９０７に入力される。またＣＬＸ＊は、各ビット単位
毎に接続されたインバータ１９１１からなる逆位相クロ
ック発生回路により形成され、インバータ１９１２、１
９１３からなるパルス補正回路１９１４によりクロック
ＣＬＸとの位相差を補正した後、クロックＣＬＸ＊で規
定されるクロックドインバータ１９０８に入力される。
一方、前記ゲート線駆動回路１９１５は、ラッチ信号を
時系列的に送出するためのＹ側シフトレジスタ１９１６
と、そのラッチ信号を増幅、整波し、ゲート線１９１
７，１９１７’に送出するためのバッファ１９１８とか
ら構成される。ここで、前記Ｙ側シフトレジスタ１９１
６は、クロックＣＬＹで規定されるクロックドインバー
タ１９１９と、クロックＣＬＹ＊で規定されるクロック
ドインバータ１９２０と、インバータ１９２１と、ＮＯ
Ｒゲート１９２２からなる基本セル１９２３を単位に構
成される。ＣＬＹはＹ側シフトレジスタのクロックを表
しており、ＣＬＹ＊とは逆位相の関係になっている。こ
のＣＬＹは、クロックＣＬＹで規定されるクロックドイ
ンバータ１９１９に入力される。またＣＬＹ＊は、各ビ
ット単位毎に接続されたインバータ１９２４からなる逆
位相クロック発生回路により形成され、インバータ１９
２５、１９２６からなるパルス補正回路１９２７により
クロックＣＬＹとの位相差を補正した後、クロックＣＬ
Ｙ＊で規定されるクロックドインバータ１９２０に入力
される。また、画素マトリクス１９２８は、前記ソース
線１９０５，１９０５’およびゲート線１９１７，１９
１７’に接続された薄膜トランジスタ１９２９，１９２
９’と液晶セル１９３０，１９３０’とから構成され
る。
【００３８】
【発明の効果】上記手段を講じたアクティブマトリクス
方式の液晶表示装置においては、クロックの位相差が少
なくなり、これにより誤動作を起こし難く、且つ高速動
作が可能になる。結果として信頼性の高い、高精細液晶
表示装置を提供することができる。更に逆位相クロック
信号発生回路を内蔵した場合は、外部から入力するクロ
ックの数が半分になる為外部回路の負担を大幅に低減で
きると共に、回路の小型化も実現可能となる。
方式の液晶表示装置においては、クロックの位相差が少
なくなり、これにより誤動作を起こし難く、且つ高速動
作が可能になる。結果として信頼性の高い、高精細液晶
表示装置を提供することができる。更に逆位相クロック
信号発生回路を内蔵した場合は、外部から入力するクロ
ックの数が半分になる為外部回路の負担を大幅に低減で
きると共に、回路の小型化も実現可能となる。
【図１】 従来の液晶表示装置の構成を説明する図であ
る。
る。
【図２】 従来の液晶表示装置を説明する等価回路図で
ある。
ある。
【図３】 従来の液晶表示装置の駆動方法の一例を説明
する図。
する図。
【図４】 シフトレジスタの駆動周波数とクロックと逆
位相クロックの位相差の許容範囲（クロックマージン）
の相関を示すグラフである。
位相クロックの位相差の許容範囲（クロックマージン）
の相関を示すグラフである。
【図５】 本発明の実施例１の回路構成の一例を説明す
る図である。
る図である。
【図６】 本発明の実施例１をより単純化した等価回路
にして説明する図である。
にして説明する図である。
【図７】 位相差の生じたクロック信号及び逆位相クロ
ック信号の波形と、それをパルス補正回路に通した後の
信号波形を比較した図である。
ック信号の波形と、それをパルス補正回路に通した後の
信号波形を比較した図である。
【図８】 パルス補正回路の他の一例を等価回路で説明
した図である。
した図である。
【図９】 本発明の実施例２の回路構成の一例を説明す
る図である。
る図である。
【図１０】 本発明の実施例２をより単純化した等価回
路にして説明する図である。
路にして説明する図である。
【図１１】 本発明の実施例３の回路構成の一例を説明
する図である。
する図である。
【図１２】 逆位相クロック発生回路の一例を等価回路
で説明した図である。
で説明した図である。
【図１３】 本発明の実施例４の回路構成の一例を説明
する図である。
する図である。
【図１４】 本発明の実施例４をより単純化した等価回
路にして説明する図である。
路にして説明する図である。
【図１５】 本発明の実施例５の回路構成の一例を説明
する図である。
する図である。
【図１６】 本発明の実施例５をより単純化した等価回
路にして説明する図である。
路にして説明する図である。
【図１７】 逆位相クロック発生回路とパルス補正回路
を組み合わせた回路の他の一例を等価回路で説明した図
である。
を組み合わせた回路の他の一例を等価回路で説明した図
である。
【図１８】 本発明の実施例６の回路構成の一例を説明
する図である。
する図である。
【図１９】 本発明の実施例６をより単純化した等価回
路にして説明する図である。
路にして説明する図である。
２０１ ・・・ ソース線駆動回路
２０２ ・・・ ゲート線駆動回路
２０３ ・・・ 画素マトリクス
２０４ ・・・ 透明な絶縁基板
２０５ ・・・ 薄膜トランジスタ
２０６ ・・・ 液晶セル
Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線
Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線
３０１ ・・・ ソース線駆動回路
３０２ ・・・ ゲート線駆動回路
３０３ ・・・ 画素マトリクス
３０４ ・・・ Ｘ側シフトレジスタ
３０５ ・・・ Ｘ側バッファ
３０６ ・・・ ビデオ信号線
３０７，３０７’ ・・・ アナログスイッチ
３０８，３０８’ ・・・ ソース線
３０９ ・・・ Ｙ側シフトレジスタ
３１０ ・・・ Ｙ側バッファ
３１１，３１１’ ・・・ ゲート線
３１２，３１２’ ・・・ 薄膜トランジスタ
３１３，３１３’ ・・・ 液晶セル
３３１ ・・・ クロックＣＬＸで規定されるクロック
ドインバータ ３３２ ・・・ クロックＣＬＸ＊で規定されるクロッ
クドインバータ ３３３ ・・・ インバータ ３３４ ・・・ Ｘ側シフトレジスタの基本セル ３３５ ・・・ クロックＣＬＹで規定されるクロック
ドインバータ ３３６ ・・・ クロックＣＬＹ＊で規定されるクロッ
クドインバータ ３３７ ・・・ インバータ ３３８ ・・・ ＮＯＲ論理ゲート ３３９ ・・・ Ｙ側シフトレジスタの基本セル ３４１ ・・・ Ｘ側シフトレジスタのスタートパルス
入力端子 ３４２ ・・・ Ｙ側シフトレジスタのスタートパルス
入力端子 ３４４ ・・・ ビデオ信号入力端子 ＣＬＸ，ＣＬＸ＊ ・・・ クロックＣＬＸおよびクロ
ックＣＬＸ＊ ＣＬＹ，ＣＬＹ＊ ・・・ クロックＣＬＹおよびクロ
ックＣＬＹ＊ Ｐ1，Ｐ2 ・・・ 図２の等価回路の点Ｐ1および点Ｐ2 Ｑ1，Ｑ2 ・・・ 図２の等価回路の点Ｑ1および点Ｑ2 Ｒ1，Ｒ2 ・・・ 図２の等価回路の点Ｒ1および点Ｒ2 Ｖ1 ・・・ 図２の等価回路の点Ｖ1 ４０１ ・・・ 図２の点Ｐ１での電圧波形 ４０２ ・・・ 図２の点Ｐ２での電圧波形 ４０３ ・・・ 図２の点Ｑ１での電圧波形 ４０４ ・・・ 図２の点Ｑ２での電圧波形 ４０５ ・・・ 図２の点Ｖ１での電圧波形 ４０６ ・・・ 図２の点Ｒ１での電圧波形 ４０７ ・・・ 図２の点Ｒ２での電圧波形 ４０８ ・・・ ビデオ中心 ４１１ ・・・ 図２のクロックＣＬＹの電圧波形 ４１２ ・・・ 図２のクロックＣＬＸの電圧波形 ５０１ ・・・ ソース線駆動回路 ５０２ ・・・ ソース線駆動回路用クロックのパルス
補正回路 ５０３ ・・・ ゲート線駆動回路 ５０４ ・・・ ゲート線駆動回路用クロックのパルス
補正回路 ５０５ ・・・ 画素マトリクス ５０６ ・・・ 透明な絶縁基板 ５０７ ・・・ 薄膜トランジスタ ５０８ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 ９０１ ・・・ ソース線駆動回路 ９０２ ・・・ ソース線駆動回路用クロックのパルス
補正回路 ９０３ ・・・ ゲート線駆動回路 ９０４ ・・・ ゲート線駆動回路用クロックのパルス
補正回路 ９０５ ・・・ 画素マトリクス ９０６ ・・・ 透明な絶縁基板 ９０７ ・・・ 薄膜トランジスタ ９０８ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １００１ ・・・ ソース線駆動回路 １００２ ・・・ Ｘ側シフトレジスタ １００３ ・・・ Ｘ側バッファ １００４ ・・・ ビデオ信号線 １００５，１００５’ ・・・ ソース線 １００６，１００６’ ・・・ アナログスイッチ １００７ ・・・ クロックＣＬＸで規定されるクロッ
クドインバータ １００８ ・・・ クロックＣＬＸ＊で規定されるクロ
ックドインバータ １００９ ・・・ インバータ １０１０ ・・・ Ｘ側シフトレジスタの基本セル １０１１ ・・・ ソース線駆動回路用クロックのパル
ス補正回路を構成するインバータ（１） １０１２ ・・・ ソース線駆動回路用クロックのパル
ス補正回路を構成するインバータ（２） １０１３ ・・・ ゲート線駆動回路 １０１４ ・・・ Ｙ側シフトレジスタ １０１５，１０１５’ ・・・ ゲート線 １０１６ ・・・ Ｙ側バッファ １０１７ ・・・ クロックＣＬＹで規定されるクロッ
クドインバータ １０１８ ・・・ クロックＣＬＹ＊で規定されるクロ
ックドインバータ １０１９ ・・・ インバータ １０２０ ・・・ ＮＯＲ論理ゲート １０２１ ・・・ Ｙ側シフトレジスタの基本セル １０２２ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路を構成するインバータ（１） １０２３ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路を構成するインバータ（２） １０２４ ・・・ 画素マトリクス １０２５，１０２５’ ・・・ 薄膜トランジスタ １０２６，１０２６’ ・・・ 液晶セル １１０１ ・・・ ソース線駆動回路 １１０２ ・・・ ソース線駆動回路用逆位相クロック
発生回路 １１０３ ・・・ ゲート線駆動回路 １１０４ ・・・ ゲート線駆動回路用逆位相クロック
発生回路 １１０５ ・・・ 画素マトリクス １１０６ ・・・ 透明な絶縁基板 １１０７ ・・・ 薄膜トランジスタ １１０８ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １３０１ ・・・ ソース線駆動回路 １３０２ ・・・ ソース線駆動回路用逆位相クロック
発生回路 １３０３ ・・・ ゲート線駆動回路 １３０４ ・・・ ゲート線駆動回路用逆位相クロック
発生回路 １３０５ ・・・ 画素マトリクス １３０６ ・・・ 透明な絶縁基板 １３０７ ・・・ 薄膜トランジスタ １３０８ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １４０１ ・・・ ソース線駆動回路 １４０２ ・・・ Ｘ側シフトレジスタ １４０３ ・・・ Ｘ側バッファ １４０４ ・・・ ビデオ信号線 １４０５，１４０５’ ・・・ ソース線 １４０６，１４０６’ ・・・ アナログスイッチ １４０７ ・・・ クロックＣＬＸで規定されるクロッ
クドインバータ １４０８ ・・・ クロックＣＬＸ＊で規定されるクロ
ックドインバータ １４０９ ・・・ インバータ １４１０ ・・・ Ｘ側シフトレジスタの基本セル １４１１ ・・・ ソース線駆動回路用逆位相クロック
発生回路を構成するインバータ １４１２ ・・・ ゲート線駆動回路 １４１３ ・・・ Ｙ側シフトレジスタ １４１４，１４１４’ ・・・ ゲート線 １４１５ ・・・ Ｙ側バッファ １４１６ ・・・ クロックＣＬＹで規定されるクロッ
クドインバータ １４１７ ・・・ クロックＣＬＹ＊で規定されるクロ
ックドインバータ １４１８ ・・・ インバータ １４１９ ・・・ ＮＯＲ論理ゲート １４２０ ・・・ Ｙ側シフトレジスタの基本セル １４２１ ・・・ ゲート線駆動回路用逆位相クロック
発生回路を構成するインバータ １４２２ ・・・ 画素マトリクス １４２３，１４２３’ ・・・ 薄膜トランジスタ １４２４，１４２４’ ・・・ 液晶セル １５０１ ・・・ ソース線駆動回路 １５０２ ・・・ ソース線駆動回路用逆位相クロック
発生回路 １５０３ ・・・ ソース線駆動回路用クロックのパル
ス補正回路 １５０４ ・・・ ゲート線駆動回路 １５０５ ・・・ ゲート線駆動回路用逆位相クロック
発生回路 １５０６ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路 １５０７ ・・・ 画素マトリクス １５０８ ・・・ 透明な絶縁基板 １５０９ ・・・ 薄膜トランジスタ １５１０ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １８０１ ・・・ ソース線駆動回路 １８０２ ・・・ ソース線駆動回路用逆位相クロック
発生回路 １８０３ ・・・ ソース線駆動回路用クロックのパル
ス補正回路 １８０４ ・・・ ゲート線駆動回路 １８０５ ・・・ ゲート線駆動回路用逆位相クロック
発生回路 １８０６ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路 １８０７ ・・・ 画素マトリクス １８０８ ・・・ 透明な絶縁基板 １８０９ ・・・ 薄膜トランジスタ １８１０ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １９０１ ・・・ ソース線駆動回路 １９０２ ・・・ Ｘ側シフトレジスタ １９０３ ・・・ Ｘ側バッファ １９０４ ・・・ ビデオ信号線 １９０５，１９０５’ ・・・ ソース線 １９０６，１９０６’ ・・・ アナログスイッチ １９０７ ・・・ クロックＣＬＸで規定されるクロッ
クドインバータ １９０８ ・・・ クロックＣＬＸ＊で規定されるクロ
ックドインバータ １９０９ ・・・ インバータ １９１０ ・・・ Ｘ側シフトレジスタの基本セル １９１１ ・・・ ソース線駆動回路用逆位相クロック
発生回路を構成するインバータ １９１２ ・・・ ソース線駆動回路用クロックのパル
ス補正回路を構成するインバータ（１） １９１３ ・・・ ソース線駆動回路用クロックのパル
ス補正回路を構成するインバータ（２） １９１４ ・・・ ソース線駆動回路用クロックのパル
ス補正回路 １９１５ ・・・ ゲート線駆動回路 １９１６ ・・・ Ｙ側シフトレジスタ １９１７，１９１７’ ・・・ ゲート線 １９１８ ・・・ Ｙ側バッファ １９１９ ・・・ クロックＣＬＹで規定されるクロッ
クドインバータ １９２０ ・・・ クロックＣＬＹ＊で規定されるクロ
ックドインバータ １９２１ ・・・ インバータ １９２２ ・・・ ＮＯＲ論理ゲート １９２３ ・・・ Ｙ側シフトレジスタの基本セル １９２４ ・・・ ゲート線駆動回路用逆位相クロック
発生回路を構成するインバータ １９２５ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路を構成するインバータ（１） １９２６ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路を構成するインバータ（２） １９２７ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路 １９２８ ・・・ 画素マトリクス １９２９，１９２９’ ・・・ 薄膜トランジスタ １９３０，１９３０’ ・・・ 液晶セル
ドインバータ ３３２ ・・・ クロックＣＬＸ＊で規定されるクロッ
クドインバータ ３３３ ・・・ インバータ ３３４ ・・・ Ｘ側シフトレジスタの基本セル ３３５ ・・・ クロックＣＬＹで規定されるクロック
ドインバータ ３３６ ・・・ クロックＣＬＹ＊で規定されるクロッ
クドインバータ ３３７ ・・・ インバータ ３３８ ・・・ ＮＯＲ論理ゲート ３３９ ・・・ Ｙ側シフトレジスタの基本セル ３４１ ・・・ Ｘ側シフトレジスタのスタートパルス
入力端子 ３４２ ・・・ Ｙ側シフトレジスタのスタートパルス
入力端子 ３４４ ・・・ ビデオ信号入力端子 ＣＬＸ，ＣＬＸ＊ ・・・ クロックＣＬＸおよびクロ
ックＣＬＸ＊ ＣＬＹ，ＣＬＹ＊ ・・・ クロックＣＬＹおよびクロ
ックＣＬＹ＊ Ｐ1，Ｐ2 ・・・ 図２の等価回路の点Ｐ1および点Ｐ2 Ｑ1，Ｑ2 ・・・ 図２の等価回路の点Ｑ1および点Ｑ2 Ｒ1，Ｒ2 ・・・ 図２の等価回路の点Ｒ1および点Ｒ2 Ｖ1 ・・・ 図２の等価回路の点Ｖ1 ４０１ ・・・ 図２の点Ｐ１での電圧波形 ４０２ ・・・ 図２の点Ｐ２での電圧波形 ４０３ ・・・ 図２の点Ｑ１での電圧波形 ４０４ ・・・ 図２の点Ｑ２での電圧波形 ４０５ ・・・ 図２の点Ｖ１での電圧波形 ４０６ ・・・ 図２の点Ｒ１での電圧波形 ４０７ ・・・ 図２の点Ｒ２での電圧波形 ４０８ ・・・ ビデオ中心 ４１１ ・・・ 図２のクロックＣＬＹの電圧波形 ４１２ ・・・ 図２のクロックＣＬＸの電圧波形 ５０１ ・・・ ソース線駆動回路 ５０２ ・・・ ソース線駆動回路用クロックのパルス
補正回路 ５０３ ・・・ ゲート線駆動回路 ５０４ ・・・ ゲート線駆動回路用クロックのパルス
補正回路 ５０５ ・・・ 画素マトリクス ５０６ ・・・ 透明な絶縁基板 ５０７ ・・・ 薄膜トランジスタ ５０８ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 ９０１ ・・・ ソース線駆動回路 ９０２ ・・・ ソース線駆動回路用クロックのパルス
補正回路 ９０３ ・・・ ゲート線駆動回路 ９０４ ・・・ ゲート線駆動回路用クロックのパルス
補正回路 ９０５ ・・・ 画素マトリクス ９０６ ・・・ 透明な絶縁基板 ９０７ ・・・ 薄膜トランジスタ ９０８ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １００１ ・・・ ソース線駆動回路 １００２ ・・・ Ｘ側シフトレジスタ １００３ ・・・ Ｘ側バッファ １００４ ・・・ ビデオ信号線 １００５，１００５’ ・・・ ソース線 １００６，１００６’ ・・・ アナログスイッチ １００７ ・・・ クロックＣＬＸで規定されるクロッ
クドインバータ １００８ ・・・ クロックＣＬＸ＊で規定されるクロ
ックドインバータ １００９ ・・・ インバータ １０１０ ・・・ Ｘ側シフトレジスタの基本セル １０１１ ・・・ ソース線駆動回路用クロックのパル
ス補正回路を構成するインバータ（１） １０１２ ・・・ ソース線駆動回路用クロックのパル
ス補正回路を構成するインバータ（２） １０１３ ・・・ ゲート線駆動回路 １０１４ ・・・ Ｙ側シフトレジスタ １０１５，１０１５’ ・・・ ゲート線 １０１６ ・・・ Ｙ側バッファ １０１７ ・・・ クロックＣＬＹで規定されるクロッ
クドインバータ １０１８ ・・・ クロックＣＬＹ＊で規定されるクロ
ックドインバータ １０１９ ・・・ インバータ １０２０ ・・・ ＮＯＲ論理ゲート １０２１ ・・・ Ｙ側シフトレジスタの基本セル １０２２ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路を構成するインバータ（１） １０２３ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路を構成するインバータ（２） １０２４ ・・・ 画素マトリクス １０２５，１０２５’ ・・・ 薄膜トランジスタ １０２６，１０２６’ ・・・ 液晶セル １１０１ ・・・ ソース線駆動回路 １１０２ ・・・ ソース線駆動回路用逆位相クロック
発生回路 １１０３ ・・・ ゲート線駆動回路 １１０４ ・・・ ゲート線駆動回路用逆位相クロック
発生回路 １１０５ ・・・ 画素マトリクス １１０６ ・・・ 透明な絶縁基板 １１０７ ・・・ 薄膜トランジスタ １１０８ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １３０１ ・・・ ソース線駆動回路 １３０２ ・・・ ソース線駆動回路用逆位相クロック
発生回路 １３０３ ・・・ ゲート線駆動回路 １３０４ ・・・ ゲート線駆動回路用逆位相クロック
発生回路 １３０５ ・・・ 画素マトリクス １３０６ ・・・ 透明な絶縁基板 １３０７ ・・・ 薄膜トランジスタ １３０８ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １４０１ ・・・ ソース線駆動回路 １４０２ ・・・ Ｘ側シフトレジスタ １４０３ ・・・ Ｘ側バッファ １４０４ ・・・ ビデオ信号線 １４０５，１４０５’ ・・・ ソース線 １４０６，１４０６’ ・・・ アナログスイッチ １４０７ ・・・ クロックＣＬＸで規定されるクロッ
クドインバータ １４０８ ・・・ クロックＣＬＸ＊で規定されるクロ
ックドインバータ １４０９ ・・・ インバータ １４１０ ・・・ Ｘ側シフトレジスタの基本セル １４１１ ・・・ ソース線駆動回路用逆位相クロック
発生回路を構成するインバータ １４１２ ・・・ ゲート線駆動回路 １４１３ ・・・ Ｙ側シフトレジスタ １４１４，１４１４’ ・・・ ゲート線 １４１５ ・・・ Ｙ側バッファ １４１６ ・・・ クロックＣＬＹで規定されるクロッ
クドインバータ １４１７ ・・・ クロックＣＬＹ＊で規定されるクロ
ックドインバータ １４１８ ・・・ インバータ １４１９ ・・・ ＮＯＲ論理ゲート １４２０ ・・・ Ｙ側シフトレジスタの基本セル １４２１ ・・・ ゲート線駆動回路用逆位相クロック
発生回路を構成するインバータ １４２２ ・・・ 画素マトリクス １４２３，１４２３’ ・・・ 薄膜トランジスタ １４２４，１４２４’ ・・・ 液晶セル １５０１ ・・・ ソース線駆動回路 １５０２ ・・・ ソース線駆動回路用逆位相クロック
発生回路 １５０３ ・・・ ソース線駆動回路用クロックのパル
ス補正回路 １５０４ ・・・ ゲート線駆動回路 １５０５ ・・・ ゲート線駆動回路用逆位相クロック
発生回路 １５０６ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路 １５０７ ・・・ 画素マトリクス １５０８ ・・・ 透明な絶縁基板 １５０９ ・・・ 薄膜トランジスタ １５１０ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １８０１ ・・・ ソース線駆動回路 １８０２ ・・・ ソース線駆動回路用逆位相クロック
発生回路 １８０３ ・・・ ソース線駆動回路用クロックのパル
ス補正回路 １８０４ ・・・ ゲート線駆動回路 １８０５ ・・・ ゲート線駆動回路用逆位相クロック
発生回路 １８０６ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路 １８０７ ・・・ 画素マトリクス １８０８ ・・・ 透明な絶縁基板 １８０９ ・・・ 薄膜トランジスタ １８１０ ・・・ 液晶セル Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線 Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線 １９０１ ・・・ ソース線駆動回路 １９０２ ・・・ Ｘ側シフトレジスタ １９０３ ・・・ Ｘ側バッファ １９０４ ・・・ ビデオ信号線 １９０５，１９０５’ ・・・ ソース線 １９０６，１９０６’ ・・・ アナログスイッチ １９０７ ・・・ クロックＣＬＸで規定されるクロッ
クドインバータ １９０８ ・・・ クロックＣＬＸ＊で規定されるクロ
ックドインバータ １９０９ ・・・ インバータ １９１０ ・・・ Ｘ側シフトレジスタの基本セル １９１１ ・・・ ソース線駆動回路用逆位相クロック
発生回路を構成するインバータ １９１２ ・・・ ソース線駆動回路用クロックのパル
ス補正回路を構成するインバータ（１） １９１３ ・・・ ソース線駆動回路用クロックのパル
ス補正回路を構成するインバータ（２） １９１４ ・・・ ソース線駆動回路用クロックのパル
ス補正回路 １９１５ ・・・ ゲート線駆動回路 １９１６ ・・・ Ｙ側シフトレジスタ １９１７，１９１７’ ・・・ ゲート線 １９１８ ・・・ Ｙ側バッファ １９１９ ・・・ クロックＣＬＹで規定されるクロッ
クドインバータ １９２０ ・・・ クロックＣＬＹ＊で規定されるクロ
ックドインバータ １９２１ ・・・ インバータ １９２２ ・・・ ＮＯＲ論理ゲート １９２３ ・・・ Ｙ側シフトレジスタの基本セル １９２４ ・・・ ゲート線駆動回路用逆位相クロック
発生回路を構成するインバータ １９２５ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路を構成するインバータ（１） １９２６ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路を構成するインバータ（２） １９２７ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路 １９２８ ・・・ 画素マトリクス １９２９，１９２９’ ・・・ 薄膜トランジスタ １９３０，１９３０’ ・・・ 液晶セル
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(56)参考文献 特開 平５−173167（ＪＰ，Ａ)
特開 平２−170714（ＪＰ，Ａ)
特開 昭59−58479（ＪＰ，Ａ)
特開 昭62−40816（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/133 550
G09G 3/36
Claims (7)
- 【請求項１】クロック信号と前記クロック信号と逆位相
のクロック信号との位相差を補正するパルス補正回路
と、 前記パルス補正回路により位相差が補正された前記クロ
ック信号及び前記逆位相のクロック信号が入力される駆
動回路と、 前記駆動回路から出力された信号が供給される画素マト
リクスと、を備え、 前記駆動回路に対して複数の前記パルス補正回路が設け
られ、当該複数のパルス補正回路から前記駆動回路の異
なる部分に前記クロック信号及び前記逆位相のクロック
信号が入力されること、 を特徴とする表示装置。 - 【請求項２】クロック信号が入力されることにより前記
クロック信号と逆位相のクロック信号を発生する複数の
クロック信号発生回路と、 前記クロック信号及び前記逆位相のクロック信号が入力
される駆動回路と、 前記駆動回路から出力された信号が供給される画素マト
リクスと、を備え、 前記駆動回路に対して複数の前記クロック信号発生回路
が設けられ、前記クロック信号及び前記逆位相のクロッ
ク信号が前記駆動回路の異なる部分に入力されること、 を特徴とする表示装置。 - 【請求項３】クロック信号が入力されることにより前記
クロック信号と逆位相のクロック信号を発生するクロッ
ク信号発生回路と、 前記クロック信号と前記逆位相のクロック信号の位相差
を補正するパルス補正回路と、 前記パルス補正回路により位相差が補正された前記クロ
ック信号及び前記逆位相のクロック信号が入力される駆
動回路と、 前記駆動回路から出力された信号が供給される画素マト
リクスと、を備え、 前記駆動回路に対して複数のパルス補正回路及び複数の
クロック信号発生回路が設けられ、当該複数のパルス補
正回路から前記駆動回路の異なる部分に前記クロック信
号及び逆位相のクロック信号が入力されること、 を特徴とする表示装置。 - 【請求項４】クロック信号及び前記クロック信号と逆位
相のクロック信号が入力され、出力信号を画素マトリク
スに供給する駆動回路であって、 前記クロック信号と前記逆位相のクロック信号との位相
差を補正するパルス補正回路が当該駆動回路に対して複
数設けられ、当該複数のパルス補正回路から前記駆動回
路の異なる部分に前記クロック信号及び前記逆位相のク
ロック信号が入力されてなることを特徴とする駆動回
路。 - 【請求項５】クロック信号及び前記クロック信号と逆位
相のクロック信号が入力され、出力信号を画素マトリク
スに供給する駆動回路であって、 クロック信号が複数のクロック信号発生回路の各々に入
力されることにより発生した当該クロック信号の逆位相
のクロック信号と、前記クロック信号とが、当該クロッ
ク信号発生回路に対応する、前記駆動回路の異なる部分
に入力されてなることを特徴とする駆動回路。 - 【請求項６】クロック信号及び当該クロック信号と逆位
相のクロック信号が入力され、出力信号を画素マトリク
スに供給する駆動回路であって、 クロック信号がクロック信号発生回路に入力されること
により発生した当該クロック信号の逆位相のクロック信
号と、前記クロック信号との位相差を補正するパルス補
正回路が当該駆動回路に対して複数設けられ、当該複数
のパルス補正回路から前記駆動回路の異なる部分に前記
クロック信号及び前記逆位相のクロック信号が入力され
てなることを特徴とする駆動回路。 - 【請求項７】請求項４乃至６のいずれかに記載の駆動回
路と、 前記駆動回路からの出力信号が供給される画素マトリク
スと、を備えた表示装置。
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|---|---|---|---|
| JP31696793A JP3407370B2 (ja) | 1993-12-16 | 1993-12-16 | 表示装置及び駆動回路 |
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Family
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-
1993
- 1993-12-16 JP JP31696793A patent/JP3407370B2/ja not_active Expired - Lifetime
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