JP2021028679A - 発光表示装置および発光表示装置の画素回路チップ - Google Patents

Abstract

【課題】高精細化および高解像度化を可能にして高画質な発光表示装置を提供すること。【解決手段】表面に複数の画素領域がマトリクス状に配置される回路基板と、前記画素領域のそれぞれに配置される少なくとも１つ以上の発光素子を備える発光部と、前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップと、を備えた発光表示装置であって、前記画素回路チップは、前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、前記論理回路は、出力を、互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させる。【選択図】図１

Description

本発明は、マイクロＬＥＤ（Light Emitting Diode）ディスプレイや有機ＥＬディスプレイ（以下、ＯＬＥＤディスプレイという）などの発光表示装置および発光表示装置の画素回路チップに関する。

マイクロＬＥＤディスプレイやＯＬＥＤ（Organic Light Emitting Diode）ディスプレイなどの発光表示装置は、液晶表示装置に比べて、高輝度、高コントラスト、高信頼性などのデバイス特性で優位性がある。特に、マイクロＬＥＤディスプレイは、次世代のディスプレイへの適用が期待されている。

マイクロＬＥＤを駆動するためのバックプレーン（回路基板）としては、液晶表示装置やＯＬＥＤディスプレイに使用されている回路基板を用いることが考えられる。具体的には、ＬＴＰＳ−ＴＦＴ(Low Temperature Polycrystalline Silicon Thin Film Transistor）を備える回路基板や、酸化物ＴＦＴを備える回路基板を挙げることができる。このようなバックプレーンの製作には、大規模な製造設備やコストが必要となり、少量多品種のディスプレイの生産には不向きであるという問題がある。

ディスプレイの高精細化に伴い、バックプレーンにおいては、配線やＴＦＴに起因する画素内や画素間に発生する寄生インピーダンスなどの影響により、信号ノイズが発生し易い。このような信号ノイズは、発光表示装置の画質を低下させるという問題がある。

上記問題を解決する方法として、特許文献１に開示されるように、フレキシブル基板をバックプレーンに適用し、その表面に画素回路を内蔵したシリコンチップ（以下、画素回路チップという）を実装して、ＬＥＤを駆動する方法が知られている。

特許第６２８３４１２号公報

しかしながら、上記画素回路チップを適用した場合、バックプレーン上に、画素回路チップ毎に必要な信号線、コントロール線、電源線などを配置する必要があり、バックプレーンにおける端子数の増加、チップ面積の増加が懸念される。

本発明は上記の課題に鑑みてなされたものであって、回路基板における端子数の増加やチップ面積の増加を防止して、高精細化および高解像度化を可能にして高画質な発光表示装置および、高画質な発光表示装置を実現する画素回路チップを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明の態様は、表面に複数の画素領域がマトリクス状に配置される回路基板と、前記画素領域のそれぞれに配置される少なくとも１つ以上の発光素子を備える発光部と、前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップと、を備えた発光表示装置であって、前記画素回路チップは、前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、前記論理回路は、出力を、互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させることを特徴とする。

上記態様としては、前記画素回路チップは、互いに隣接する複数の前記画素領域でなる組ごとに１つずつ実装され、前記画素駆動回路は、前記組に属する複数の前記画素領域に配置された前記発光素子に接続され、前記論理回路は、出力を、前記組において、前記発光素子を順次駆動させるように、前記画素駆動回路を順次切り換えることが好ましい。

上記態様としては、前記論理回路は、スキャン回路であることが好ましい。

上記態様としては、前記画素領域は、複数の前記発光素子を備え、前記画素回路チップは、前記複数の前記発光素子を制御することが好ましい。

上記態様としては、前記論理回路は、セレクタ回路であることが好ましい。

上記態様としては、前記論理回路は、シリアル／パラレル変換回路であることが好ましい。

本発明の他の態様は、表面に複数の画素領域がマトリクス状に配置される回路基板と、前記画素領域のそれぞれに配置される少なくとも１つ以上の発光素子を備える発光部と、を備えた発光表示装置に、前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップであって、前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、前記論理回路は、出力を、互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させることを特徴とする。

上記態様としては、互いに隣接する複数の前記画素領域でなる組ごとに１つずつ実装され、前記画素駆動回路は、前記組に属する複数の前記画素領域に配置された前記発光素子に接続され、前記論理回路は、出力を、前記組において、前記発光素子を順次駆動させるように、前記画素駆動回路を順次切り換えることが好ましい。

上記態様としては、前記論理回路は、前記画素領域の組における全部の前記発光素子を順次選択するスキャン回路であることが好ましい。

上記態様としては、前記画素領域内の複数の前記発光素子を制御することが好ましい。

上記態様としては、前記論理回路は、前記セレクタ回路であることが好ましい。

上記態様としては、前記論理回路は、シリアル／パラレル変換回路であることが好ましい。

本発明によれば、高精細化および高解像度化を達成した高画質な発光表示装置および発光表示装置の画素回路チップを実現できる。

図１は、本発明の第１の実施の形態に係るマイクロＬＥＤディスプレイ（発光表示装置）の概略構成を示す要部構成図である。 図２は、本発明の第１の実施の形態に係るマイクロＬＥＤディスプレイにおけるＦＰＣバックプレーンに、画素回路チップとマイクロＬＥＤチップを実装する工程を示す断面工程図である。 図３は、本発明の第１の実施の形態に係る画素回路チップの概略構成を示すブロック図である。 図４は、本発明の第１の実施の形態に係る画素回路チップに内蔵された画素駆動回路の構成説明図である。 図５は、本発明の第１の実施の形態に係る画素回路チップに内蔵された画素駆動回路の回路図である。 図６は、本発明の第１の実施の形態に係る画素回路チップに内蔵されたスキャン回路の回路図である。 図７は、本発明の第１の実施の形態に係るマイクロＬＥＤディスプレイを示し、画素回路チップの構成と表示面とを模式的に示す平面説明図である。 図８は、マイクロＬＥＤディスプレイの比較例を示す説明図である。 図９は、本発明の第１の実施の形態に係る画素回路チップを用いたマイクロＬＥＤディスプレイの駆動タイミング例を示すタイミングチャートである。 図１０は、本発明の第１の実施の形態に係るマイクロＬＥＤディスプレイにおける互いに隣接する４つの画素領域に形成した配線パターンを示す平面図である。 図１１は、マイクロＬＥＤディスプレイの比較例を示し、互いに隣接する４つの画素領域のそれぞれに画素駆動回路のみを備える画素回路チップを実装する場合の配線パターンを示す平面図である。 図１２は、本発明の第２の実施の形態に係るマイクロＬＥＤディスプレイ（発光表示装置）の概略構成を示す要部説明図である。 図１３は、本発明の第２の実施の形態に係るマイクロＬＥＤディスプレイにおける互いに隣接する４つの画素領域における配線パターンを示す平面図である。 図１４は、本発明の第２の実施の形態に係る画素回路チップに内蔵されるセレクタ回路を示す回路図である。 図１５は、本発明の第２の実施の形態に係るマイクロＬＥＤディスプレイの駆動タイミングを示すタイミングチャートである。 図１６は、比較例のマイクロＬＥＤディスプレイにおける互いに隣接する４つの画素領域における配線パターンを示す平面図である。 図１７は、本発明の第３の実施の形態に係るマイクロＬＥＤディスプレイにおけるＦＰＣバックプレーンの要部を示す平面図である。 図１８は、本発明の第３の実施の形態に係るマイクロＬＥＤディスプレイに実装される画素回路チップを示す構成図である。 図１９は、本発明の第３の実施の形態に係るマイクロＬＥＤディスプレイの駆動タイミングを示すタイミングチャートである。 図２０は、本発明の第４の実施の形態に係るマイクロＬＥＤディスプレイの平面図である。 図２１は、本発明の第５の実施の形態に係るマイクロＬＥＤディスプレイの平面図である。 図２２は、本発明の第６の実施の形態に係るマイクロＬＥＤディスプレイの平面図である。 図２３は、本発明の第７の実施の形態に係るマイクロＬＥＤディスプレイを示す平面図である。

以下に、本発明の実施の形態に係る発光表示装置および発光表示装置の画素回路チップの詳細を図面に基づいて説明する。但し、図面は模式的なものである。また、図面相互間においても互いの寸法の関係や比率や形状が異なる部分が含まれている。

［第１の実施の形態］
（発光表示装置の概略構成）
図１は、第１の実施の形態に係る発光表示装置としてのマイクロＬＥＤディスプレイ１の概略構成を示している。マイクロＬＥＤディスプレイ１は、回路基板としてのＦＰＣバックプレーン２と、発光部３と、画素回路チップ４と、を備えている。本実施の形態においては、画素回路チップ４は、画素駆動回路５および論理回路としてのスキャン回路６を内蔵している。

ＦＰＣバックプレーン２は、可撓性を有するＦＰＣ（Flexible Printed Circuits）で構成されている。図１に示すように、ＦＰＣバックプレーン２は、表面にマトリクス状に区画されて配置された複数の画素領域２Ａを有する。それぞれの画素領域２Ａ内には、発光部３が実装されている。

図１に示すように、互いに隣接する４つの画素領域２Ａ（ＰＩＸ１,ＰＩＸ２,ＰＩＸ３，ＰＩＸ４）には、これら４つの画素領域２Ａの中央部に、これら４つの画素領域２Ａで共用される画素回路チップ４が実装されている。すなわち、画素回路チップ４は、ＦＰＣバックプレーン２に区画された互いに隣接する４つの画素領域２Ａの組に対して１つずつ実装されている。また、全ての画素領域２Ａは、当該画素領域２Ａが属する組で共用される画素回路チップ４に接続されている。

図２に示すように、本実施の形態におけるＦＰＣバックプレーン２は、内側に３層の絶縁層２１，２２，２３を有する４層の配線層を備える多層構造である。ＦＰＣバックプレーン２の表裏面には、配線層２４ｎ，２５ｎなどが形成されている。絶縁層２１と絶縁層２２との間、および絶縁層２２と絶縁層２３との間には、配線層２６ｎ，２７ｎが形成されている。また、ＦＰＣバックプレーン２には、３層の絶縁層２１，２２，２３を貫通するスルーホールビア２８ｎや、３層の絶縁層２１，２２，２３のうちの接合する２層を貫通するビア２９ｎが形成されている。

図１に示すように、発光部３は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる発光を行う発光素子としてのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの３つのチップで構成されている。

図２に示すように、それぞれのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの下面には、電極３１，３２が設けられている。これら電極３１，３２は、ＦＰＣバックプレーン２の表面に形成された配線層２４ｎのパッド部に接続されている。画素回路チップ４の下面には、複数の電極４１ｎが設けられている。これら電極４１ｎは、ＦＰＣバックプレーン２の所定の配線層２４ｎのパッド部に接続されている。

（画素回路チップの構成）
ここで、ＦＰＣバックプレーン２に形成した配線パターンの説明に先駆けて、図３から図７を用いて、本実施の形態に係る画素回路チップ４の構成について説明する。

図３に示すように、画素回路チップ４は、画素駆動回路５および論理回路としてのスキャン回路６を内蔵している。

画素駆動回路５は、画像信号の各ＲＧＢデータ電圧を、マイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂを駆動するための電流に変換するための回路である。図４に示すように、画素駆動回路５は、３つの画素駆動回路５Ｒ，５Ｇ，５Ｂで構成されている。これら画素駆動回路５Ｒ，５Ｇ，５Ｂは、赤、緑、青のそれぞれのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂを駆動するための駆動電流出力Ｒｏｕｔ，Ｇｏｕｔ，Ｂｏｕｔを出力する。

図５に示すように、画素駆動回路５Ｒ，５Ｇ，５Ｂは、例えば、駆動用トランジスタとしての第１トランジスタＭ１と、第１トランジスタＭ１のゲートに適宜のアナログ電圧駆動を行う第２トランジスタＭ２と、マイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの点灯（発光）のオンオフ駆動を行う第３トランジスタＭ３と、その他、第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、および容量Ｃｓと、を備えて構成されている。画素駆動回路５Ｒ，５Ｇ，５Ｂは、マイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの電流駆動を行うための駆動トランジスタとしての第１トランジスタＭ１のしきい値特性を補償する機能を備える。

スキャン回路６は、画素駆動回路５（５Ｒ，５Ｇ，５Ｂ）を駆動するための制御信号を出力する回路であり、シフトレジスタなどから構成されている。図６に示すように、スキャン回路６は、例えば、５つのインバータＩｎｖ１〜Ｉｎｖ５と、４つのトランスファーゲートＴｒｎ１〜Ｔｒｎ４と、でシフトレジスタとして機能する。

本実施の形態では、画素駆動回路５を構成する画素駆動回路５Ｒ，５Ｇ，５Ｂおよびスキャン回路６は、シリコン回路の設計ルールに基づいて微小なシリコンチップ内に作り込まれている。このため、本実施の形態では、画素領域２Ａの大きさに比べて微細な画素回路チップ４に多くの素子を組み込むことが可能である。

（発光表示装置の表示面）
図７に模式的に示すように、画素回路チップ４にスキャン回路６を内蔵したことにより、ＦＰＣバックプレーン２の表示面の両側の額縁部２ｓ１，２ｓ２にスキャンドライバなどを作製する必要がなくなる。そのため、表示面を最大限にアクティブ領域として有効活用することが可能となる。なお、図７に示すように、本実施の形態では、ＦＰＣバックプレーン２には、データドライバ７のみを接続する構成でよい。

図８は、図７に示した本実施の形態に係るマイクロＬＥＤディスプレイ１に対する比較例を示す。図８に示すマイクロＬＥＤディスプレイ１００は、ＦＰＣバックプレーン２に区画された複数の画素領域２Ａのそれぞれの領域内に、画素駆動回路１０１を形成している。

画素駆動回路１０１は、ＬＴＰＳ−ＴＦＴを作製するプロセスを用いて作製した回路である。この比較例では、回路の集積度が高い場合、画素領域２Ａに画素駆動回路以外の回路を作り込むことが困難であり、配線やＬＴＰＳ−ＴＦＴに起因する画素領域２Ａ内や画素領域２Ａ同士の間に発生する寄生インピーダンスなどの影響が問題となる。

図８に示すように、ＬＴＰＳ−ＴＦＴを用いるスキャン回路（スキャンドライバ）６Ａでは、パネル内の１ライン分の負荷を駆動しなければならず、そのため出力バッファサイズを大きくしなければならない。したがって、ＬＴＰＳ−ＴＦＴを作り込んだＦＰＣバックプレーン２においては、額縁部２ｓ１のサイズへの影響が大きい。

これに対して、本実施の形態に係る画素回路チップ４を備えるマイクロＬＥＤディスプレイ１では、出力は当段の画素領域２Ａへの出力の負荷だけしかかからない。さらに、シリコンチップに内蔵されたシリコントランジスタは、結晶シリコンから造られているため、多結晶シリコンから造られているＬＴＰＳ−ＴＦＴの１０倍以上の駆動能力を持っているため、より小さいサイズのトランジスタを配置することで対応が可能である。

また、図８に示した比較例では、表示面の額縁部２ｓ１，２ｓ２に、ＬＴＰＳ−ＴＦＴを含むスキャン回路６Ａ，エミッションドライバ６Ｂなどを作製する必要があるため、表示面のアクティブ領域を干渉するという問題があった。特に、モバイル対応のディスプレイでは、額縁部の面積を極力削減して、表示面のアクティブ領域の面積を確保することが重要である。

図３に示すように、本実施の形態に係る画素回路チップ４においては、前段に配置された画素回路チップ４のスキャン回路６から入力された信号は、当段のスキャン回路６に入力され、その出力が当段の画素回路チップ４内の画素駆動回路５へ出力されるとともに、後段の画素回路チップ４のスキャン回路６へ出力される。当段の画素回路チップ４を共有する４つの画素領域２Ａ（ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４）では、それぞれに実装された発光部３が、画素駆動回路５からのＬＥＤ駆動用出力によって、順次駆動される。

図９は、本実施の形態に係る画素回路チップ４を用いたマイクロＬＥＤディスプレイ１の動作タイミングを示す。図７に示すように、本実施の形態では、クロックで生成された切り替え信号ＳＥＬの所定のタイミングに合わせて、４つの画素領域２Ａ（ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４）で発光させるデータ信号ｄａｔａが送られるようになっている。

スキャン信号Ｏ１，Ｏ２，Ｏ３，Ｏ４は、切り替え信号ＳＥＬに基づいてスキャン回路６で作成される信号であって、１つずつ画素駆動データを転送するようになっている。スキャン回路６は、前段のスキャン回路６からの入力を受けることにより、データ信号ｄａｔａに基づいて、画素駆動回路５から画素領域２Ａ（ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４）の発光部３へ順次駆動出力を出力するように、制御信号を出力する。

（ＦＰＣバックプレーンの配線パターン）
次に、図１０を用いて、画素回路チップ４を共有する４つの画素領域２Ａ（ＰＩＸ１,ＰＩＸ２,ＰＩＸ３，ＰＩＸ４）内に形成した配線について説明する。

図１０に示すＦＰＣバックプレーン２においては、組をなす４つの画素領域２Ａ（ＰＩＸ１,ＰＩＸ２,ＰＩＸ３，ＰＩＸ４）に対して１つの画素回路チップ４を実装する場合の配線パターンの一例を示す。画素回路チップ４は、４つの画素領域２Ａの中央の実装領域Ａに実装されるようになっている。なお、このＦＰＣバックプレーン２に実装される画素回路チップ４は、スキャン回路６を２つ備えるものを用いる。

図１０に示すように、組を構成する４つの画素領域２Ａには、配線２４ｎ１，２４ｎ６が入力側２端子であり、配線２４ｎ７，２４ｎ１２が出力側２端子となる。入力側の配線２４ｎ１と配線２４ｎ６との間には、４本の配線２４ｎ２，２４ｎ３，２４ｎ４，２４ｎ５が形成されている。これら配線２４ｎ２，２４ｎ３，２４ｎ４，２４ｎ５は、それぞれＲデータ，Ｇデータ，Ｂデータと切り替え信号ＳＥＬの配線である。

出力側２端子となる配線２４ｎ７と配線２４ｎ１２との間の４本の配線２４ｎ８，２４ｎ９，２４ｎ１０，２４ｎ１１は、Ｒデータ，Ｇデータ，Ｂデータと切り替え信号ＳＥＬの４本である。

例えば、画素領域２Ａ（ＰＩＸ２）においては、発光部３の３つのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの一方の電極３１に接続される３つの配線２４ｎ１６，２４ｎ１７，２４ｎ１８が形成されている。その他の画素領域２Ａ（ＰＩＸ１，ＰＩＸ３，ＰＩＸ４）のそれぞれにおいても、３つのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂに接続される３つの配線を備えている。

各画素領域２Ａ（例えば、ＰＩＸ２）には、３つのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの他方の電極３２に接続される１本の配線２４ｎ２７が形成されている。

図１０においては、４つの画素領域２Ａ（ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４）において、ＦＰＣバックプレーン２の裏面側の配線と接続するためのスルーホールビアとしては、２本のスルーホールビア２８ｎ１，２８ｎ２が設けられている。なお、これらスルーホールビア２８ｎ１，２８ｎ２は、それぞれ隣接する４つの画素領域２Ａと兼用されるため、４つの画素領域２Ａにおいて平均１つのスルーホールビア２８ｎが設けられたことになる。その他の配線としては、配線２４ｎ２９，２４ｎ３０の２本の配線がそれぞれスルーホールビア２８ｎ１，２８ｎ２に接続するように形成されている。

以上、本実施の形態に係るマイクロＬＥＤディスプレイ１におけるＦＰＣバックプレーン２に形成した配線パターンについて説明したが、図１０に示したように、１つの画素領域２Ａ内において、従来を示す比較例（図１１）より、配線が占める面積の割合が小さいことが判る。このため、従来の画素領域内にＬＴＰＳ−ＴＦＴを備える画素駆動回路を作製した場合に比べて、発光部３の配置スペースを稼ぐことが可能となる。また、本実施の形態では、１つの画素領域２Ａ内において、配線が占める面積の割合が小さいため、画素領域２Ａを縮小化することが可能となり、ディスプレイの高精細化および高画質化を達成できる。

本実施の形態に係るマイクロＬＥＤディスプレイ１におけるＦＰＣバックプレーン２では、配線数が少なく、ＬＴＰＳ−ＴＦＴを用いないため、画素領域２Ａ内や画素領域２Ａ間の寄生インピーダンスなどの影響を抑制できる。したがって、本実施の形態に係るＦＰＣバックプレーン２を備えたマイクロＬＥＤディスプレイ１では、信号ノイズが発生を抑制でき、マイクロＬＥＤディスプレイ１の画質を向上させることができる。

本実施の形態に係るマイクロＬＥＤディスプレイ１では、上述のように配線数を少なくすることができるため、ＦＰＣバックプレーン２を構成する配線層の数を少なくすることが可能となる。例えば、図２に示すように、絶縁層２１，２２，２３を有する４層の配線構造としたが、配線構造の層数を減らすことも可能となる。

図１１は、本実施の形態に係るマイクロＬＥＤディスプレイ１に対する比較例を示す。この比較例は、それぞれの画素領域に、画素回路チップを１つずつ実装した場合を示す。この比較例で用いる画素回路チップは、画素駆動回路のみを備える。

以下、図１１を用いて、比較例における１つの画素領域２Ａ（図１１中左上）に着目して配線パターンについて説明する。画素領域ＰＩＸ１においては、表面側に、入力側の３つの配線２４ｎ１〜２４ｎ３と、出力側の３つの配線２４ｎ１０〜２４ｎ１２と、発光部３の３つのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの電極側に接続する３つの配線２４ｎ６〜２４ｎ８と、配線２４ｎ５と、が形成されている。

さらに、画素領域ＰＩＸ１においては、３つのスルーホールビア２８ｎ１，２８ｎ３，２８ｎ４と、３つのビア２９ｎ１，２９ｎ２，２９ｎ３と、ＦＰＣバックプレーン２の裏面側の３つの配線２５ｎ１，２５ｎ２，２５ｎ３と、を備える。

図１１から判るように、それぞれの画素領域２Ａの実装領域Ａに、画素回路チップを実装しようとする場合、画素回路チップの占有面積が画素領域２Ａ内の面積に対して大きな割合となる。このため、発光部３の占有領域を画素回路チップが干渉するという問題がある。

また、１つの画素領域２Ａ内において、信号線、コントロール線、電源線などを配置する必要があるため、ＦＰＣバックプレーン２における端子数が増加するという問題がある。このように、比較例では、画素回路チップに接続する配線が密集するため、ＦＰＣバックプレーン２の製造工程が増加するという問題がある。

［第２の実施の形態］
（発光表示装置の概略構成）
次に、図１２から図１６を用いて、本発明の第２の実施の形態に係る発光表示装置としてのマイクロＬＥＤディスプレイ１Ａについて説明する。なお、本実施の形態において、上記第１の実施の形態に係るマイクロＬＥＤディスプレイ１と同一部材または類似の部材には、同一または類似の符号を付して説明を省略する。

マイクロＬＥＤディスプレイ１Ａは、回路基板としてのＦＰＣバックプレーン２と、発光部３（図１３参照）と、画素回路チップ４Ａと、を備えている。図１２に示すように、本実施の形態においては、画素回路チップ４Ａは、画素駆動回路５および論理回路としてのセレクタ回路８を内蔵している。

本実施の形態においても、互いに隣接する４つの画素領域２Ａ（ＰＩＸ１,ＰＩＸ２,ＰＩＸ３，ＰＩＸ４）には、これら４つの画素領域２Ａの中央部に、これら４つの画素領域２Ａで共用される画素回路チップ４Ａが実装されている。すなわち、画素回路チップ４Ａは、ＦＰＣバックプレーン２に区画された互いに隣接する４つの画素領域２Ａの組に対して１つずつ実装されている。また、全ての画素領域２Ａは、画素領域２Ａが属する組で共用される画素回路チップ４Ａに接続されている。

図１３に示すように、発光部３は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる発光を行う発光素子としてのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの３つのチップで構成されている。

（画素回路チップの構成）
上述のように、画素回路チップ４Ａは、画素駆動回路５および論理回路としてのセレクタ回路８を内蔵している。画素駆動回路５は、画像信号の各ＲＧＢデータ電圧を、マイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂを駆動するための電流に変換するための回路である。これら画素駆動回路５は、赤、緑、青のそれぞれのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂを駆動するための駆動電流出力Ｒｏｕｔ，Ｇｏｕｔ，Ｂｏｕｔを出力する。

セレクタ回路８は、画素駆動回路５（５Ｒ，５Ｇ，５Ｂ）を駆動するための制御信号を出力する回路である。図１４に示すように、セレクタ回路８は、例えば、３つのインバータＩｎｖ１〜Ｉｎｖ３と、２つのＮＯＲゲートＮｏｒ１，Ｎｏｒ２と、で構成される論理回路である。

本実施の形態においても、画素駆動回路５を構成する画素駆動回路５Ｒ，５Ｇ，５Ｂおよびセレクタ回路８は、シリコン回路の設計ルールに基づいて微小なシリコンチップ内に作り込まれている。このため、本実施の形態では、画素領域２Ａの大きさに比べて微細な画素回路チップ４Ａに多くの素子を組み込むことが可能である。

図１２に示すように、本実施の形態に係る画素回路チップ４Ａにおいては、左右に隣接して配置された画素領域２Ａに、３本のＲＧＢ信号と、１本のＳＥＬの合計４本の信号が入力される。

図１５は、この画素回路チップ４Ａを用いたマイクロＬＥＤディスプレイ１Ａの駆動タイミングを示すタイミングチャートである。図１５に示すように、ＳＥＬは、１／２ＨＳ周期毎に反転する信号が入力され、左右に隣接する画素領域２Ａに相当するスキャン信号（ＳｃａｎＲ，ＳｃａｎＬ）を生成する。生成された各スキャン信号により、入力されたＲＧＢデータが各画素領域２Ａ（ＰＩＸ３とＰＩＸ４、もしくはＰＩＸ１とＰＩＸ２）へ書き込まれる。図１４に示すように、スキャン信号Ｓｃａｎと切り替え信号ＳＥＬから、上記ＳｃａｎＲ信号とＳｃａｎＬ信号が生成される。

このようなセレクタ回路８の出力は、画素回路チップ４Ａ内の画素駆動回路５へ出力される。この画素回路チップ４Ａを共有する４つの画素領域２Ａ（ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４）では、それぞれに実装された発光部３が、画素駆動回路５からのＬＥＤ駆動用出力によって、順次駆動される。

（ＦＰＣバックプレーンの配線パターン）
次に、図１３を用いて、画素回路チップ４Ａを共有する４つの画素領域２Ａ（ＰＩＸ１,ＰＩＸ２,ＰＩＸ３，ＰＩＸ４）内に形成した配線パターンについて説明する。これら４つの画素領域２Ａの中央には、画素回路チップ４Ａが実装される実装領域Ａが配置される。

図１３に示すように、左右に隣接するように配置された画素領域２Ａ同士は、３本のＲＧＢ配線２４ｎＲ，２４ｎＧ，２４ｎＢと、１本のＳＥＬ配線２４ｎＳＥＬとの４本を共用している。

１つの画素領域２Ａ（例えば、ＰＩＸ３）では、発光部３の３つのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの一方の電極に接続される３の配線２４ｎ１，２４ｎ２，２４ｎ３と、画素回路チップ４Ａを制御するための制御信号を伝搬させる制御線としての配線２４ｎ４，２５ｎ１（画素領域ＰＩＸ３の裏面側）と、電源側のビア２９ｎ１を備えている。なお、上記の制御信号は、例えば６０Ｈｚ（１７．６７ｍｓ）のフレームタイミングに基づいて外部で作成され、ディスプレイの各水平方向のラインごとに、スキャン信号として画素回路チップ４Ａに入力される。そして、制御信号が入力されるタイミングに基づいて、各画素回路チップ４Ａ内の回路は、順次コントロールされる。

なお、制御線としての配線２４ｎ４は、隣接する画素領域２Ａ（ＰＩＸ４）の配線２５ｎ２（画素領域ＰＩＸ３の裏面側）と接続されている。また、画素領域２Ａ（ＰＩＸ３）には、発光部３の３つのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの他方の電極に接続される配線２４ｎ５が形成されている。

以上、本実施の形態に係るマイクロＬＥＤディスプレイ１ＡにおけるＦＰＣバックプレーン２に形成した配線パターンについて説明したが、図１３に示したように、１つの画素領域２Ａ内において、配線が占める面積の割合が小さいことが判る。このため、画素領域内にＬＴＰＳ−ＴＦＴを備える画素駆動回路を作製した場合に比べて、発光部３の配置スペースを稼ぐことが可能となる。

本実施の形態に係るマイクロＬＥＤディスプレイ１ＡにおけるＦＰＣバックプレーン２では、セレクタ回路８を用いたことにより、隣接する画素領域２Ａ同士で配線を兼用することができるため、総配線数を少なくできる。このため、画素回路チップ４Ａの電極数を減らすことができ、チップサイズを縮小することができる。

本実施の形態によれば、配線数などを少なくすることによって、寄生インピーダンスなどの影響を抑制できる。したがって、本実施の形態に係る画素回路チップ４Ａを備えたマイクロＬＥＤディスプレイ１Ａでは、信号ノイズの発生を抑制でき、マイクロＬＥＤディスプレイ１Ａの画質を向上させることができる。

図１６は、本実施の形態に係るマイクロＬＥＤディスプレイ１Ａに対する比較例を示す。この比較例は、画素回路チップがセレクタ回路を内蔵していない例である。この比較例においても、４つの画素領域２Ａの中央に、画素回路チップ４Ａが配置されている。この比較例は、各画素領域２Ａのそれぞれが、ＲＧＢに対応する配線２４Ｒ，２４Ｇ，２４Ｂを備えている。このように、互いに隣接する画素領域２Ａ同士は、ＲＧＢの配線の組を兼用しないため、図示しない画素回路チップの電極数は多くなる。すなわち、互いに隣接する画素領域２Ａ同士では６本のＲＧＢの配線が必要となり、これに接続される画素回路チップの電極数も多くなる。

したがって、本実施の形態に係るマイクロＬＥＤディスプレイ１Ａにおいては、セレクタ回路８を備えることにより、画素回路チップ４Ａに接続する配線数を少なくできるため、画素回路チップ４Ａを小さくすることが可能となる。したがって、本実施の形態では、画素領域２Ａの面積を小さくすることが可能となり、ディスプレイの高精細化および高画質化を達成できる。

［第３の実施の形態］
（発光表示装置の構成）
次に、図１７から図１９を用いて、本発明の第３の実施の形態に係る発光表示装置としてのマイクロＬＥＤディスプレイ１Ｂについて説明する。なお、本実施の形態において、上記第１の実施の形態に係るマイクロＬＥＤディスプレイ１と同一部材または類似の部材には、同一または類似の符号を付して説明を省略する。

図１７は、ＦＰＣバックプレーン２における互いに隣接する４つの画素領域２Ａを示す平面図であり、上記第１の実施の形態で用いた３つのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂでなる発光部３と同様の発光部が実装される。また、４つの画素領域２Ａの中央部には、図１８に示すような画素回路チップ４Ｂが実装される実装領域Ａが配置されている。

本実施の形態においても、互いに隣接する４つの画素領域２Ａ（ＰＩＸ１,ＰＩＸ２,ＰＩＸ３，ＰＩＸ４）には、これら４つの画素領域２Ａの中央部に、これら４つの画素領域２Ａで共用される画素回路チップ４Ｂが実装される。すなわち、画素回路チップ４Ｂは、ＦＰＣバックプレーン２に区画された互いに隣接する４つの画素領域２Ａの組に対して１つずつ実装されている。また、全ての画素領域２Ａは、画素領域２Ａが属する組で共用される画素回路チップ４Ｂに接続されている。

（画素回路チップの構成）
図１８に示すように、本実施の形態においては、画素回路チップ４Ｂは、画素駆動回路５と、論理回路としてのスキャン回路６およびシリアル／パラレル変換回路９と、を内蔵している。

画素駆動回路５は、画像信号の各ＲＧＢデータ電圧を、マイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂを駆動するための電流に変換するための回路である。これら画素駆動回路５は、赤、緑、青のそれぞれのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂを駆動するための駆動電流出力を出力する。

スキャン回路６は、画素駆動回路５（５Ｒ，５Ｇ，５Ｂ）を駆動するための制御信号を出力する回路であり、シフトレジスタなどから構成されている。本実施の形態においても、上記第１の実施の形態と同様に、図６に示すスキャン回路６を用いる。

本実施の形態に係る画素回路チップ４Ｂにおいては、図１９のタイミングチャートで示すように、ＲＧＢデータをシリアルデータＳｄａｔａとして入力させ、シリアル／パラレル変換回路９内でそれぞれのＲｅｄデータ、Ｇｒｅｅｎデータ、Ｂｌｕｅデータに変換する。シリアル／パラレル変換回路９は、シフトレジスタ回路を用いることで、少ない回数で簡単に構成できる。イネーブルデータＥｎａｂｌｅとしては、スキャン回路６からのスキャン信号を用いることができる。

このようなシリアル／パラレル変換回路９のＲｅｄデータ、Ｇｒｅｅｎデータ、Ｂｌｕｅデータの出力は、画素駆動回路５へ出力される。この画素回路チップ４Ｂを共有する４つの画素領域２Ａ（ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４）では、それぞれに実装された発光部３が、画素駆動回路５からのＬＥＤ駆動用出力によって、順次駆動される。

本実施の形態においても、画素駆動回路５を構成する画素駆動回路５Ｒ，５Ｇ，５Ｂと、スキャン回路６と、シリアル／パラレル変換回路９と、は、シリコン回路の設計ルールに基づいて微小なシリコンチップ内に作り込まれている。このため、本実施の形態では、画素領域２Ａの大きさに比べて微細な画素回路チップ４Ｂに多くの素子を組み込むことが可能である。

（ＦＰＣバックプレーンの配線パターン）
次に、図１７を用いて、画素回路チップ４Ｂを共有する４つの画素領域２Ａ（ＰＩＸ１,ＰＩＸ２,ＰＩＸ３，ＰＩＸ４）内に形成した配線パターンについて説明する。

図１７に示すＦＰＣバックプレーン２においては、画素回路チップ内にシリアル／パラレル変換回路を内蔵すると、左右に隣接するように配置された画素領域２Ａ同士で、入力側および出力側において、ＲＧＢデータ配線を１本の配線２４ｎＲＧＢにすることができる。このため、互いに横方向に隣接する一対の画素領域２Ａにおいては、配線数を２本減らすことができる。したがって、画素領域２Ａの面積を縮小することが可能となり、マイクロＬＥＤディスプレイ１Ｂの高精細化および高解像度化に寄与することができる。

さらに、本実施の形態では、画素回路チップ４Ｂの電極数を減らすことができるため、チップサイズを縮小することができる。また、本実施の形態によれば、寄生インピーダンスなどの影響を抑制できる。したがって、本実施の形態に係る画素回路チップ４Ｂを備えたマイクロＬＥＤディスプレイ１Ｂでは、信号ノイズが発生を抑制でき、マイクロＬＥＤディスプレイ１Ｂの画質を向上させることができる。

［第４の実施の形態］
図２０は、本発明の第４の実施の形態に係る発光表示装置としてのマイクロＬＥＤディスプレイ１Ｃを示す。本実施の形態に係るマイクロＬＥＤディスプレイ１Ｃは、ＦＰＣバックプレーン１０のＹ方向に沿って延びるように配線１１，１２が形成されている。そして、これら配線１１，１２に沿って等間隔に複数の画素領域１０Ａが設定されている。なお、画素領域１０Ａには、発光部３や画素回路チップ４Ｃが実装されている。

本実施の形態では、互いに隣接する画素領域２Ａの列同士の間の領域に、Ｙ方向に沿って延びるスリット５０を形成している。本実施の形態では、画素回路チップ４Ｃに論理回路が内蔵され、例えば上記第１の実施の形態のように、スキャン回路６によりＹ方向のみに配線を形成できる場合に、長いスリット５０をＦＰＣバックプレーン１０へ形成できる。

本実施の形態に係るマイクロＬＥＤディスプレイ１Ｃでは、Ｙ方向に延びるスリット５０を形成したことにより、Ｘ方向、Ｙ方向への曲げ、延伸力に対する耐性をより向上できる。したがって、本実施の形態では、配線が破損することや、画素回路チップ４Ｃの接続の破損などの発生を抑制できる。

［第５の実施の形態］
図２１は、本発明の第５の実施の形態に係る発光表示装置としてのマイクロＬＥＤディスプレイ１Ｄを示す。本実施の形態に係るマイクロＬＥＤディスプレイ１Ｄは、上記第４の実施の形態に係るマイクロＬＥＤディスプレイ１Ｃに対して、スリット５１の長さが異なり、複数のスリット５１がＹ方向に沿って間欠的に形成されている。

本実施の形態に係るマイクロＬＥＤディスプレイ１Ｄでは、Ｙ方向に延びるスリット５１を間欠的に形成したことにより、Ｙ方向への耐性をより向上できる。

［第６の実施の形態］
図２２は、本発明の第６の実施の形態に係る発光表示装置としてのマイクロＬＥＤディスプレイ１Ｅを示す。本実施の形態に係るマイクロＬＥＤディスプレイ１Ｅでは、Ｆ複数の配線１３が互いに平行をなして、ＦＰＣバックプレーン１０のＸ方向に沿って延びるように形成されている。

そして、これら配線１３に沿って等間隔に複数の画素領域１０Ａが設定されている。配線１３に接続された画素領域１０Ａは、Ｙ方向に隣接する画素領域１０Ａと配線１４で接続されている。

Ｙ方向に沿って配置された画素領域１０Ａの列同士の間および側方には、配線１３同士の間に、Ｙ方向に延びるスリット５２が形成されている。また、Ｙ方向に並ぶ画素領域１０Ａの列において、配線１４で接続されていない画素領域１０Ａ同士の間には、矩形状の開口部５３が形成されている。

本実施の形態に係るマイクロＬＥＤディスプレイ１Ｅでは、全体としてＦＰＣバックプレーン１０に形成したスリット５２および開口部５３の面積が大きい割合で占めるため、例えば、透明ディスプレイを構成する際の光透過面積を拡大することができる。

［第７の実施の形態］
図２３は、本発明の第７の実施の形態に係るマイクロＬＥＤディスプレイ１Ｆを示す。このマイクロＬＥＤディスプレイ１Ｆでは、配線１３に沿って配置される画素回路チップ４Ｄが形成されている。配線１３に沿って配置された画素回路チップ４Ｄは、Ｙ方向に接続されない画素回路チップ４Ｄと、Ｙ方向の両側に１つずつ他の画素回路チップ４Ｄが配線１４で接続された画素回路チップ４Ｄと、が交互に配置されている。本実施の形態におけるスリット５２および開口部５３の配置は、上記第６の実施の形態に係るマイクロＬＥＤディスプレイ１Ｅと同様である。

［その他の実施の形態］
以上、本発明の実施の形態について説明したが、この実施の形態の開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

例えば、上記の実施の形態では、スキャン回路６およびセレクタ回路８の回路図を示したが、これらは一例であり、スキャン回路６やセレクタ回路８と同等の機能を有する他の回路を適用することも可能である。

例えば、上記の各実施の形態では、発光部３を３つのマイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂの組で構成したが、本発明は、白色光を発光させる１つのマイクロＬＥＤチップのみであっても適用可能である。また、蛍光体と紫外線発光ＬＥＤを組み合わせたディスプレイに対しても、適用可能である。

上記の各実施の形態では、４つの画素領域２Ａの組に対して１つの画素回路チップ４を実装したが、４つの画素領域２Ａの組以外に、互いに隣接する複数の画素領域２Ａの組に適用することも可能である。

また、上記の各実施の形態では、回路基板としての可撓性を有するＦＰＣバックプレーン２を用いているが、可撓性を有しない回路基板であっても勿論よい。

上記の各実施の形態では、発光素子としては、マイクロＬＥＤチップ３Ｒ，３Ｇ，３Ｂを適用したマイクロＬＥＤディスプレイ１の構成を適用したが、発光素子としてＯＬＥＤを適用することも本発明の適用範囲である。なお、ＯＬＥＤとしては、従来のように、蒸着法を用いて作製してもよいし、各画素領域２Ａ内にチップ実装してもよいし、ＦＰＣバックプレーン２の上に印刷法によって作製してもよい。

Ａ 実装領域
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ マイクロＬＥＤディスプレイ（発光表示装置）
２ ＦＰＣバックプレーン（回路基板）
２Ａ 画素領域
２ｓ１，２ｓ２ 額縁部
３ 発光部
３Ｒ，３Ｇ，３Ｂ マイクロＬＥＤチップ（発光素子）
４，４Ａ，４Ｂ，４Ｃ，４Ｄ 画素回路チップ
５ 画素駆動回路
６ スキャン回路（論理回路）
７ データドライバ
８ セレクタ回路（論理回路）
９ シリアル／パラレル変換回路（論理回路）
１０ ＦＰＣバックプレーン（回路基板）
１０Ａ 画素領域
１１、１２、１３，１４ 配線
２１，２２，２３ 絶縁層
２４ｎ，２５ｎ，２６ｎ，２７ｎ 配線層
２８ スルーホールビア
２９ ビア
３１，３２ 電極
４１ｎ 電極
５０，５１，５２， スリット
５３ 開口部

Claims (12)

1. 表面に複数の画素領域がマトリクス状に配置される回路基板と、
   前記画素領域のそれぞれに配置される少なくとも１つ以上の発光素子を備える発光部と、
   前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップと、
   を備えた発光表示装置であって、
   前記画素回路チップは、
   前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、
   前記論理回路は、
   出力を、
   互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させる、
   発光表示装置。
2. 前記画素回路チップは、
   互いに隣接する複数の前記画素領域でなる組ごとに１つずつ実装され、
   前記画素駆動回路は、前記組に属する複数の前記画素領域に配置された前記発光素子に接続され、
   前記論理回路は、
   出力を、
   前記組において、前記発光素子を順次駆動させるように、前記画素駆動回路を順次切り換える、
   請求項１に記載の発光表示装置。
3. 前記論理回路は、スキャン回路である、
   請求項１または請求項２に記載の発光表示装置。
4. 前記画素領域は、複数の前記発光素子を備え、
   前記画素回路チップは、前記複数の前記発光素子を制御する、
   請求項１から請求項３のいずれか一項に記載の発光表示装置。
5. 前記論理回路は、セレクタ回路である、
   請求項４に記載の発光表示装置。
6. 前記論理回路は、シリアル／パラレル変換回路である、
   請求項１から請求項３のいずれか一項に記載の発光表示装置。
7. 表面に複数の画素領域がマトリクス状に配置される回路基板と、前記画素領域のそれぞれに配置される少なくとも１つ以上の発光素子を備える発光部と、を備えた発光表示装置に、前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップであって、
   前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、
   前記論理回路は、
   出力を、
   互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させる、
   画素回路チップ。
8. 互いに隣接する複数の前記画素領域でなる組ごとに１つずつ実装され、
   前記画素駆動回路は、前記組に属する複数の前記画素領域に配置された前記発光素子に接続され、
   前記論理回路は、
   出力を、
   前記組において、前記発光素子を順次駆動させるように、前記画素駆動回路を順次切り換える、
   請求項７に記載の画素回路チップ。
9. 前記論理回路は、前記画素領域の前記組における全部の前記発光素子を順次選択するスキャン回路である、
   請求項７または請求項８に記載の画素回路チップ。
10. 前記画素領域内の複数の前記発光素子を制御する、
    請求項７から請求項９のいずれか一項に記載の画素回路チップ。
11. 前記論理回路は、セレクタ回路である、
    請求項１０に記載の画素回路チップ。
12. 前記論理回路は、シリアル／パラレル変換回路である、
    請求項７から請求項９のいずれか一項に記載の画素回路チップ。

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