JP2005208506A - 表示コントローラ、表示システム及び表示制御方法 - Google Patents

Abstract

【課題】 表示品質が劣化しないように複数のドライバを制御する表示コントローラ、表示システム及び表示制御方法を提供する。
【解決手段】 表示コントローラ５４０は、第１及び第２の水平ブランキング期間を設定するための第１及び第２の水平側ブランキング調整信号を生成するブランキング調整信号生成部１１０と、第１及び第２の水平側ブランキング調整信号が変化するまでの期間が設定される第１及び第２の水平ブランキング期間設定レジスタ１５２、１５４と、第１及び第２の水平側ブランキング調整信号により定められる所定期間内にそれぞれ第１〜第Ｎの階調パルスを有する第１及び第２の階調クロックを生成する階調クロック生成部１２０とを含む。第１の水平側ブランキング調整信号及び第１の階調クロックを第１のデータドライバに対して出力し、第２の水平側ブランキング調整信号及び第２の階調クロックを第２のデータドライバに対して出力する。
【選択図】 図８

Description

本発明は、表示コントローラ、表示システム及び表示制御方法に関する。

近年、ＥＬ（electroluminescence）素子を用いた表示デバイスが注目されている。特
に有機材料の薄膜により形成されたＥＬ素子を有する有機ＥＬパネルは、自発光型であるためバックライトが不要となり広視野角を実現する。また、液晶パネルと比較すると高速応答であるため、簡素な構成でカラー動画表示を容易に実現できるようになる。

このような有機ＥＬパネルは、液晶パネルと同様に単純マトリクス型とアクティブマトリクス型とがある。単純マトリクス型の有機ＥＬパネルを駆動する場合、パルス幅変調（Pulse Width Modulation：以下ＰＷＭと略す）により階調制御を行うことができる。表示コントローラは、有機ＥＬパネルを駆動するドライバ（データドライバ、走査ドライバ）に対して制御信号を出力して階調制御を行う。
特開平１１−７３１５９号公報

ところで有機ＥＬパネルのデータ線を、複数のデータドライバを用いて駆動する場合がある。これらのデータドライバは、いわゆるカスケード接続される。カスケード接続された複数のデータドライバには、表示コントローラから表示データ及び各種同期信号が供給される。

ここで各データドライバが、例えば１水平走査期間内の所定期間内のパルス幅に応じて階調制御を行うＰＷＭ駆動をする場合を考える。各データドライバが駆動する有機ＥＬパネルのデータ線の本数が同じ場合（例えば９６×３）、ＰＷＭによる階調制御が可能な水平表示期間はほぼ同じである。ところが、液晶パネルと異なり有機ＥＬパネルの製造技術は成熟しておらず、製品ばらつきにより、表現される色調が微妙に異なることもある。この場合、データドライバごとに水平表示期間が異なることとなり、階調制御されて表現される色合いがデータドライバによって駆動される表示領域ごとに異なってしまう。

また各データドライバが駆動するデータ線の本数が異なる場合（例えば９６×３と４８×３）、水平表示期間が異なる。従って、データドライバごとに水平表示期間を変更できなければ、データドライバが駆動する表示領域ごとに、階調制御により表現される色合いが異なることになる。

このようなデータドライバを制御する表示コントローラは、データドライバごとに水平表示期間を変更できることが望ましい。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、表示品質が劣化しないように複数のドライバを制御する表示コントローラ、表示システム及び表示制御方法を提供することにある。

上記課題を解決するために本発明は、複数の走査線及び複数のデータ線を含む表示パネルの前記データ線を駆動する第１及び第２のデータドライバを制御するための表示コントローラであって、各水平ブランキング期間内に１水平走査期間を特定する第１及び第２のラッチパルスのパルスが出力される第１及び第２の水平ブランキング期間を設定するための第１及び第２の水平側ブランキング調整信号を生成するブランキング調整信号生成部と、１水平走査期間の開始タイミングを基準に第１及び第２の水平側ブランキング調整信号が変化するまでの期間が設定される第１及び第２の水平ブランキング期間設定レジスタと、前記第１の水平側ブランキング調整信号により定められる所定期間内に第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する第１の階調クロックと、前記第２の水平側ブランキング調整信号により定められる所定期間内に第１〜第Ｎの階調パルスを有する第２の階調クロックとを生成する階調クロック生成部とを含み、前記ブランキング調整信号生成部が、前記開始タイミングを基準に前記第１の水平ブランキング期間設定レジスタの設定値に対応した期間が経過したとき、前記第１の水平側ブランキング調整信号を変化させると共に、前記開始タイミングを基準に前記第２の水平ブランキング期間設定レジスタの設定値に対応した期間が経過したとき、前記第２の水平側ブランキング調整信号を変化させ、前記第１の水平側ブランキング調整信号及び前記第１の階調クロックを、該第１の水平側ブランキング調整信号及び第１の階調クロックに基づいてパルス幅変調された信号を用いて前記データ線を駆動する前記第１のデータドライバに対して出力し、前記第２の水平側ブランキング調整信号及び前記第２の階調クロックを、該第２の水平側ブランキング調整信号及び第２の階調クロックに基づいてパルス幅変調された信号を用いて前記データ線を駆動する前記第２のデータドライバに対して出力する表示コントローラに関係する。

本発明においては、表示コントローラが、それぞれ別個に変化タイミングが制御される第１及び第２の水平側ブランキング調整信号を出力する。そして、第１及び第２のデータドライバは、表示コントローラからの水平側ブランキング調整信号により特定される水平表示期間内に、表示コントローラからの階調クロックを用いて階調データに対応したパルス幅を有する信号をデータ線に供給する。従って、各データドライバごとに、ＰＷＭによる階調制御を行うための水平表示期間（第１又は第２の水平側ブランキング調整信号により定められる所定期間）を調整できるため、１つの表示パネルのデータ線を複数のデータドライバを用いて駆動しても色合いの違い等に起因した画質の劣化を回避できる。

また本発明に係る表示コントローラでは、前記第１の階調クロックが有する各階調パルスのエッジを設定するための階調パルス設定レジスタを含み、前記階調クロック生成部が、前記第１の水平側ブランキング調整信号の変化タイミングを起点とし次の第１の水平側ブランキング調整信号の変化タイミングで終了する所定期間内に、前記第１の水平側ブランキング調整信号の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔が前記階調パルス設定レジスタの設定値に基づいて設定された第１〜第Ｎの階調パルスを有する第１の階調クロックを生成すると共に、前記第２の水平側ブランキング調整信号の変化タイミングを起点とし次の第２の水平側ブランキング調整信号の変化タイミングで終了する所定期間内に、前記第２の水平側ブランキング調整信号の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔が前記階調パルス設定レジスタの設定値に基づいて設定された第１〜第Ｎの階調パルスを有する第２の階調クロックを生成することができる。

本発明によれば、各階調パルスの間隔を設定できる階調クロックを生成するようにしたので、階調データの値が同じであってもＰＷＭによるパルス幅を異ならせることができる。こうすることで、表示パネルに対してきめ細かいガンマ補正を行って所望の階調表現を実現できるようになる。特に液晶パネルと異なり有機ＥＬパネルの製造技術は成熟しておらず、そのばらつきが大きいため、きめ細かいガンマ補正を実現できることは特に有効である。

また本発明に係る表示コントローラでは、前記第１及び第２の水平側ブランキング調整信号の位相差が設定されるオフセット期間設定レジスタを含み、前記ブランキング調整信号生成部が、前記第１の水平側ブランキング調整信号を基準に前記オフセット期間設定レジスタの設定値に対応した位相差の期間だけ先行して変化する第２の水平側ブランキング調整信号を生成することができる。

本発明においては、各水平側ブランキング調整信号の変化タイミングに位相差を設けたので、水平側ブランキング調整信号が同時に変化することにより発生するピーク電流に起因する複数のデータドライバの電源電圧の降下を回避して、画質劣化を防止できる。有機ＥＬパネルのように応答速度が速い表示パネルでは、電源電圧の微妙なゆらぎが、画質に影響を及ぼしてしまうため、電源電圧の降下を回避することは有効である。

また本発明に係る表示コントローラでは、１水平走査期間の開始タイミングを基準に各垂直ブランキング期間内に各ラッチパルスのパルスが出力される第１及び第２の垂直ブランキング期間を設定するための第１及び第２の垂直側ブランキング調整信号が変化するまでの期間が設定される第１及び第２の垂直ブランキング期間設定レジスタを含み、前記ブランキング調整信号生成部が、前記開始タイミングを基準に第１の垂直ブランキング期間設定レジスタの設定値に対応した期間が経過したときに前記第１の垂直側ブランキング調整信号を変化させると共に、前記開始タイミングを基準に第２の垂直ブランキング期間設定レジスタの設定値に対応した期間が経過したときに前記第２の垂直側ブランキング調整信号を変化させ、前記第１及び第２の水平側ブランキング調整信号及び前記第１及び第２の垂直側ブランキング調整信号に基づいてディスチャージされる表示素子を有する前記表示パネルの走査線を駆動する第１及び第２の走査ドライバに対して、前記第１及び第２の垂直側ブランキング調整信号をそれぞれ出力することができる。

本発明によれば、第１及び第２の垂直側ブランキング調整信号の各変化タイミングを別個に制御できるようにしたので、第１及び第２の走査ドライバによって駆動される表示パネルの種類や製造ばらつきに依存するちらつきを防止したり、輝度の調整が可能となる。

また本発明は、複数の走査線と、複数のデータ線と、各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１とによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、前記複数の走査線を走査する走査ドライバと、前記複数のデータ線を駆動する第１及び第２のデータドライバと、上記のいずれか記載の表示コントローラとを含み、前記表示コントローラが、前記第１の水平側ブランキング調整信号及び前記第１の階調クロックを、前記第１のデータドライバに対して出力すると共に、前記第２の水平側ブランキング調整信号及び前記第２の階調クロックを、前記第２のデータドライバに対して出力する表示システムに関係する。

本発明によれば、水平表示期間が異なる場合であっても、第１のデータドライバによってデータ線が駆動される表示パネルの表示領域と、第２のデータドライバによってデータ線が駆動される表示パネルの表示領域との画質を合わせることができる表示システムを提供できる。

また本発明は、複数の走査線と、複数のデータ線と、各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１とによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、前記複数の走査線を走査する第１及び第２の走査ドライバと、前記複数のデータ線を駆動する第１及び第２のデータドライバと、上記記載の表示コントローラとを含み、前記表示コントローラが、前記第１及び第２の水平側ブランキング調整信号それぞれを、前記第１及び第２のデータドライバに対して出力すると共に、前記第１及び第２の垂直側ブランキング調整信号それぞれを、前記第１及び第２の走査ドライバに対して出力し、前記複数のエレクトロルミネセンス素子が、前記第１及び第２の水平側ブランキング調整信号と前記第１及び第２の垂直側ブランキング調整信号とに基づいてディスチャージされる表示システムに関係する。

本発明によれば、第１及び第２のデータドライバ、第１及び第２の走査ドライバによって駆動される表示パネルの各表示領域の画質を合わせることができる表示システムを提供できる。

また本発明は、複数の走査線及び複数のデータ線を含む表示パネルの前記データ線を駆動する第１及び第２のデータドライバを制御するための表示制御方法であって、第１の水平ブランキング期間を設定するための第１の水平側ブランキング調整信号を、該第１の水平側ブランキング調整信号が変化するまでの期間が設定される第１の水平ブランキング期間設定レジスタの設定値に基づいて生成すると共に、第２の水平ブランキング期間を設定するための前記第２の水平側ブランキング調整信号を、該第２の水平側ブランキング調整信号が変化するまでの期間が設定される第２の水平ブランキング期間設定レジスタの設定値に基づいて生成し、前記第１の水平側ブランキング調整信号及び該第１の水平側ブランキング調整信号により定められる所定期間内に第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する第１の階調クロックを、該第１の水平側ブランキング調整信号及び第１の階調クロックに基づいてパルス幅変調された信号を用いて前記データ線を駆動する前記第１のデータドライバに対して出力すると共に、前記第２の水平側ブランキング調整信号及び該第２の水平側ブランキング調整信号により定められる所定期間内に第１〜第Ｎの階調パルスを有する第２の階調クロックを、該第２の水平側ブランキング調整信号及び第２の階調クロックに基づいてパルス幅変調された信号を用いて前記データ線を駆動する前記第２のデータドライバに対して出力し、前記第１の水平ブランキング期間が、１水平走査期間の開始タイミングを基準に１水平走査期間を特定する第１のラッチパルスのパルスが出力される期間であり、前記第２の水平ブランキング期間が、前記開始タイミングを基準に１水平走査期間を特定する第２のラッチパルスのパルスが出力される期間である表示制御方法に関係する。

また本発明に係る表示制御方法では、前記第１及び第２の水平側ブランキング調整信号の位相差が設定されるオフセット期間設定レジスタの設定値に基づいて、前記第１の水平側ブランキング調整信号を基準に前記オフセット期間設定レジスタの設定値に対応した位相差の期間だけ先行して変化する第２の水平側ブランキング調整信号を生成することができる。

また本発明に係る表示制御方法では、前記第１の水平側ブランキング調整信号の変化タイミングを起点とし次の第１の水平側ブランキング調整信号の変化タイミングで終了する所定期間内に、前記第１の水平側ブランキング調整信号の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数、Ｎは２以上の整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔が前記階調パルス設定レジスタの設定値に基づいて設定された第１〜第Ｎの階調パルスを有する第１の階調クロックを生成すると共に、前記第２の水平側ブランキング調整信号の変化タイミングを起点とし次の第２の水平側ブランキング調整信号の変化タイミングで終了する所定期間内に、前記第２の水平側ブランキング調整信号の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔が前記階調パルス設定レジスタの設定値に基づいて設定された第１〜第Ｎの階調パルスを有する第２の階調クロックを生成することができる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 表示システム
図１に表示システムの構成例のブロック図を示す。

表示システム５００は、有機ＥＬパネル（広義には表示パネル）５１０、データドライバ５２０、走査ドライバ５３０、表示コントローラ５４０を含む。なお表示システム５００にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。また表示システム５００は、ホスト５５０を含むように構成してもよい。

有機ＥＬパネル５１０は単純マトリクス型である。図１では有機ＥＬパネル５１０の電気的な構成を示している。即ち、有機ＥＬパネル５１０は、複数の走査線（狭義には陰極）と、複数のデータ線（狭義には陽極）と、各有機ＥＬ素子（広義には表示素子）が各走査線及び各データ線に接続される複数の有機ＥＬ素子とを含む。

より具体的には、有機ＥＬパネルは、ガラス基板に形成される。このガラス基板には、図１のＸ方向に複数配列されそれぞれＹ方向に伸びるデータ線ＤＬ１〜ＤＬｘ（ｘは２以上の整数）が形成される。また、このガラス基板の上には、データ線と交差するように、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線ＧＬ１〜ＧＬｙ（ｙは２以上の整数）が形成される。１画素がＲ成分、Ｇ成分、Ｂ成分の３つの色成分により構成される場合、Ｒ成分用のデータ線、Ｇ成分用のデータ線、及びＢ成分用のデータ線を１組として、有機ＥＬパネル５１０には、複数組のデータ線が配列される。

そしてデータ線ＤＬｊ（１≦ｊ≦ｘ、ｊは整数）と走査線ＧＬｋ（１≦ｋ≦ｙ、ｋは整数）との交差点に対応する位置に、有機ＥＬ素子が形成される。

図２に、有機ＥＬ素子の構造の説明図を示す。

有機ＥＬ素子は、ガラス基板６００に、データ線として設けられる陽極６０２となる透明電極（例えばＩＴＯ（Indium Thin Oxide））が形成される。陽極６０２の上方には、走査線として設けられる陰極６０４が形成される。そして、陽極６０２と陰極６０４との間に、発光層等を含む有機層が形成される。

有機層は、陽極６０２の上面に形成された正孔輸送層６０６と、正孔輸送層６０６の上面に形成された発光層６０８と、発光層６０８と陰極６０４との間に形成された電子輸送層６１０とを有する。

データ線と走査線との間の電位差を与えると、即ち陽極６０２と陰極６０４との間に電位差を与えると、陽極６０２からの正孔と陰極６０４からの電子とが発光層６０８内で再結合する。このとき発生したエネルギーにより発光層６０８の分子が励起状態となり、基底状態に戻るときに放出されるエネルギーが光となる。この光は、透明電極で形成された陽極６０２とガラス基板６００とを通る。

図１において、データドライバ５２０は、階調データ（広義には表示データ）に基づいてデータ線を駆動する。このときデータドライバ５２０は、階調データに対応したパルス幅を有するＰＷＭ信号を生成し、該ＰＷＭ信号に基づいて各データ線を駆動する。

走査ドライバ５３０は、複数の走査線を順次選択する。この結果、選択された走査線と交差するデータ線に接続される有機ＥＬ素子に電流が流れて発光する。

表示コントローラ５４０は、中央処理装置（Central Processing Unit：ＣＰＵ）等のホスト５５０により設定された内容に従って、データドライバ５２０及び走査ドライバ５３０を制御する。より具体的には、表示コントローラ５４０は、データドライバ５２０に対して、例えば動作モードの設定を行うと共に、内部で生成したラッチパルス（水平同期信号）ＬＰ、ＰＷＭ信号を生成するための階調クロックＧＣＬＫ（Ｒ成分用の階調クロックＧＣＬＫＲ、Ｇ成分用の階調クロックＧＣＬＫＧ、Ｂ成分用の階調クロックＧＣＬＫＢ）、ドットクロックＤＣＬＫ、ディスチャージ信号ＤＩＳ１（広義には水平側ブランキング調整信号）、及び階調データＤの供給を行う。ラッチパルスＬＰにより、水平走査期間が規定される。また表示コントローラ５４０は、走査ドライバ５３０に対して、例えば動作モードの設定を行うと共に、内部で生成した垂直同期信号ＹＤ、ラッチパルスＬＰ、ディスチャージ信号ＤＩＳ２（広義には垂直側ブランキング調整信号）の供給を行う。垂直同期信号ＹＤにより、垂直走査期間が規定される。

なお図１では、有機ＥＬパネル５１０を、１つのデータドライバ５２０及び１つの走査ドライバ５３０を用いて駆動する場合を示しているが、有機ＥＬパネル５２０を、複数のデータドライバ５２０及び複数の走査ドライバ５３０を用いて駆動する場合も同様である。この場合、各データドライバはカスケード接続され、各走査ドライバはカスケード接続される。本実施形態における表示コントローラ５４０は、各データドライバ、各走査ドライバに対して同期信号を別個に供給することができるようになっている。より具体的には、表示コントローラ５４０は、各データドライバに対して、少なくともラッチパルスＬＰ、階調クロックＧＣＬＫ、及びディスチャージ信号ＤＩＳ１を供給する。そして表示コントローラ５４０は、各走査ドライバに対して、少なくともディスチャージ信号ＤＩＳ２を供給する。

なお、データドライバ５２０、走査ドライバ５３０及び表示コントローラ５４０の一部又は全部を有機ＥＬパネル５１０上に形成してもよい。

１．１ データドライバ
図３に、図１のデータドライバ５２０の構成例を示す。

データドライバ５２０は、シフトレジスタ５２２、ラインラッチ５２４、ＰＷＭ信号生成回路５２６、駆動回路５２８を含む。このデータドライバ５２０は、シフトレジスタ５２２を他のデータドライバのシフトレジスタと直列に接続することで、カスケード接続できる構成を有している。

シフトレジスタ５２２は、各フリップフロップが各データ線に対応して設けられ、該各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からのドットクロックＤＣＬＫＩが共通に入力される。シフトレジスタ５２２の初段のフリップフロップには、表示コントローラ５４０から例えば４ビット単位で、Ｒ成分の階調データ、Ｇ成分の階調データ、Ｂ成分の階調データ、Ｒ成分の階調データ、・・・の順で、ドットクロックＤＣＬＫＩに同期して入力される。Ｒ成分の階調データは、Ｒ成分用のデータ線を駆動するためのデータである。Ｇ成分の階調データは、Ｇ成分用のデータ線を駆動するためのデータである。Ｂ成分の階調データは、Ｂ成分用のデータ線を駆動するためのデータである。そして、シフトレジスタ５２２は、ドットクロックＤＣＬＫＩに同期して、各階調データをシフトしながら取り込む。

シフトレジスタ５２２は、表示コントローラ５４０からのドットクロックＤＣＬＫＩを、ドットクロックＤＣＬＫＯとして出力する。またシフトレジスタ５２２は、複数のフリップフロップのうち最終段のフリップフロップから出力された階調データを、階調データＤＯとして出力する。ドットクロックＤＣＬＫＯ、階調データＤＯは、カスケード接続される次段のデータドライバのシフトレジスタに入力されることになる。この次段のデータドライバのシフトレジスタでは、シフトレジスタ５２２と同様にして階調データが取り込まれる。

ラインラッチ５２４は、シフトレジスタ５２２に取り込まれた一水平走査単位の階調データを、表示コントローラ５４０から供給されるラッチパルスＬＰに同期してラッチする。

ＰＷＭ信号生成回路５２６は、各データ線を駆動するためのＰＷＭ信号を生成する。より具体的には、ＰＷＭ信号生成回路５２６は、当該データ線に対応した階調データに基づいて、その変化点が階調クロック（より具体的には該階調クロックの階調パルス）により特定されるＰＷＭ信号を生成する。このＰＷＭ信号は、該階調データに対応した階調クロックＧＣＬＫのクロック数分のパルス幅を有する。Ｒ成分用のデータ線に対しては、Ｒ成分用の階調クロックＧＣＬＫＲと該データ線に対応して取り込まれたＲ成分用の階調データとを用いてＰＷＭ信号ＰＷＭＲを生成する。Ｇ成分用のデータ線に対しては、Ｇ成分用の階調クロックＧＣＬＫＧと該データ線に対応して取り込まれたＧ成分用の階調データとを用いてＰＷＭ信号ＰＷＭＧを生成する。Ｂ成分用のデータ線に対しては、Ｂ成分用の階調クロックＧＣＬＫＢと該データ線に対応して取り込まれたＢ成分用の階調データとを用いてＰＷＭ信号ＰＷＭＢを生成する。

駆動回路５２８は、ＰＷＭ信号生成回路５２６によって生成された各ＰＷＭ信号に基づいて各データ線を駆動する。駆動回路５２８には、表示コントローラ５４０からのディスチャージ信号ＤＩＳ１が入力される。このディスチャージ信号ＤＩＳ１により、ラッチパルスＬＰにより規定される水平走査期間内の水平表示期間が特定される。水平表示期間は、ディスチャージ信号ＤＩＳ１の立ち下がりエッジを起点とし、次のディスチャージ信号ＤＩＳ１の立ち上がりエッジを終点とする期間である。ディスチャージ信号ＤＩＳ１がＨレベルの期間内に、ラッチパルスＬＰのパルスが出力される。

駆動回路５２８は、ディスチャージ信号ＤＩＳ１がＨレベルのときデータ線を接地電位に接続し、ディスチャージ信号ＤＩＳ１がＬレベルのとき各ＰＷＭ信号のパルス幅に対応した期間だけ各データ線に所定の電流を供給する。

データドライバ５２０では、ディスチャージ信号ＤＩＳ１がＨレベルのとき、ラインラッチ５２４に次の水平走査期間の階調データをラッチすることで、書き換え途中の階調データによりデータ線を駆動してしまうことを回避できる。

１．２ 走査ドライバ
図４に、図１の走査ドライバ５３０の構成例を示す。

走査ドライバ５３０は、シフトレジスタ５３２、駆動回路５３４を含む。この走査ドライバ５３０は、シフトレジスタ５３２を他の走査ドライバのシフトレジスタと直列に接続することで、カスケード接続できる構成を有している。

シフトレジスタ５３２は、各フリップフロップが各走査線に対応して設けられ、各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からのラッチパルスＬＰＩが共通に入力される。そしてシフトレジスタ５３２の初段のフリップフロップには、表示コントローラ５４０からの垂直同期信号ＹＤＩが入力される。そしてシフトレジスタ５３２は、ラッチパルスＬＰＩに同期して、垂直同期信号ＹＤＩのパルスをシフトする。

シフトレジスタ５３２は、表示コントローラ５４０からのラッチパルスＬＰＩを、ラッチパルスＬＰＯとして出力する。またシフトレジスタ５３２は、複数のフリップフロップのうち最終段のフリップフロップから出力された垂直同期信号を、垂直同期信号ＹＤＯとして出力する。ラッチパルスＬＰＯ、垂直同期信号ＹＤＯは、カスケード接続される次段の走査ドライバのシフトレジスタに入力されることになる。この次段の走査ドライバのシフトレジスタでは、シフトレジスタ５３２と同様にして垂直同期信号ＹＤＯのパルスをシフトしていく。

駆動回路５３４は、シフトレジスタ５３２の各フリップフロップの出力に基づいて各走査線に順次選択パルスを出力していく。駆動回路５３４には、表示コントローラ５４０からのディスチャージ信号ＤＩＳ２が入力される。駆動回路５３４は、ディスチャージ信号ＤＩＳ２がＨレベルのときすべての走査線を接地電位に接続し、ディスチャージ信号ＤＩＳ２がＬレベルのとき選択された走査線のみを接地電位に接続し、他の走査線を所定の電位に接続する。

１．３ ディスチャージ動作
図５に、有機ＥＬ素子の電気的な等価回路図の一例を示す。

有機ＥＬ素子は、抵抗成分Ｒ１とダイオードＤ１とが直列接続され、ダイオードＤ１と並列に接続される寄生容量Ｃ１を含む構成と等価的に考えることができる。寄生容量Ｃ１は、陽極６０２と陰極６０４との間に電位差が与えられたときに接合面で形成された空乏層に相当する容量成分と考えることができる。このように、有機ＥＬ素子は、容量性の負荷と考えることができる。

そのため表示システム５００では、ディスチャージ信号ＤＩＳ１、ＤＩＳ２を用いて有機ＥＬパネル５１０の有機ＥＬ素子のディスチャージ動作を行い、前の水平走査期間の影響を無くすことができる。

図６に、ディスチャージ動作を説明するための説明図を示す。但し、図１に示す表示システムと同一部分には同一符号を付す。

ディスチャージ信号ＤＩＳ１がＬレベルのとき、データドライバ５２０は、各ＰＷＭ信号に対応したパルス幅の期間だけ所定の電流をデータ線に供給する。またディスチャージ信号ＤＩＳ１がＨレベルのとき、データドライバ５２０は、すべてのデータ線を接地電位に接続する。

ディスチャージ信号ＤＩＳ２がＬレベルのとき、走査ドライバ５３０は、選択された走査線のみを接地電位にし、他の走査線を電位Ｖ−ＧＬに接続する。またディスチャージ信号ＤＩＳ２がＨレベルのとき、走査ドライバ５３０は、すべての走査線を接地電位に接続する。

従って、ディスチャージ信号ＤＩＳ１、ＤＩＳ２がＬレベルの場合、選択された走査線に接続された有機ＥＬ素子に電流が流れる。またディスチャージ信号ＤＩＳ１、ＤＩＳ２がＨレベルの場合、各有機ＥＬ素子の両端の電位が等しくなり、有機ＥＬ素子のディスチャージが可能となる。

そして水平走査期間内の水平表示期間の長さを調整することで、有機ＥＬパネルの種類や製造ばらつきに依存するちらつきを防止したり、輝度の調整が可能となる。このようにディスチャージ信号ＤＩＳ１、ＤＩＳ２を用いてブランキング期間を調整することができ、ディスチャージ信号ＤＩＳ１を水平側ブランキング調整信号、ディスチャージ信号ＤＩＳ２を垂直側ブランキング調整信号ということができる。

２． 表示コントローラ
２．１． カスケード接続
本実施形態における表示コントローラ５４０は、複数の水平側ブランキング調整信号を出力できる。各水平側ブランキング調整信号により、ＰＷＭによる階調制御が行われる水平表示期間が規定される。そして、各水平側ブランキング調整信号の変化タイミングを別個に設定できるようになっている。更に各水平側ブランキング調整信号の変化タイミングに位相差を設けることができると共に、該位相差を調整できるようになっている。更に表示コントローラ５４０は、複数の階調クロックを出力できる。各階調クロックは、各水平側ブランキング調整信号により特定される所定期間（水平表示期間）内に、複数の階調パルスを有する。

このような各水平側ブランキング調整信号及び各階調クロックは、カスケード接続された複数のデータドライバの各データドライバに対して供給される。各データドライバは、表示コントローラ５４０からの水平側ブランキング調整信号により特定される水平表示期間内に、表示コントローラ５４０からの階調クロックを用いて階調データに対応したパルス幅を有するＰＷＭ信号をデータ線に供給する。従って、各データドライバごとに、ＰＷＭによる階調制御を行うための水平表示期間を調整できるため、１つの有機ＥＬパネルのデータ線を複数のデータドライバを用いて駆動しても色合いの違い等に起因した画質の劣化を回避できる。しかも各水平側ブランキング調整信号の変化タイミングに位相差を設けたので、水平側ブランキング調整信号が同時に変化することにより発生するピーク電流に起因する複数のデータドライバの電源電圧の降下を回避して、画質劣化を防止できる。有機ＥＬパネルは応答速度が速いため、電源電圧の微妙なゆらぎが、画質に影響を及ぼしてしまうため、電源電圧の降下を回避することは有効である。

以下では、カスケード接続されたドライバが２段に接続された場合について説明するが、３段以上であっても同様で本発明が段数に限定されるものではない。

図７に、表示コントローラとカスケード接続された２つのドライバとの接続関係の一例を示す。但し、図１と同一部分には同一符号を付し、適宜説明を省略する。なお図７では、表示コントローラ５４０が、カスケード接続された２つのデータドライバと、カスケード接続された２つの走査ドライバとに接続される場合を示している。

図７における第１及び第２のデータドライバ５２０Ａ、５２０Ｂは、それぞれ図３に示すデータドライバ５２０と同様の構成を有しているが、第１のデータドライバ５２０Ａが駆動できるデータ線数がｘであるのに対して、第２のデータドライバ５２０Ｂが駆動できるデータ線数がｘ１（例えばｘ１＜ｘ、ｘ１は自然数）である。図７における第１及び第２の走査ドライバ５３０Ａ、５３０Ｂは、それぞれ図４に示す走査ドライバ５３０と同様の構成を有している。図７では、第１の走査ドライバ５３０Ａが走査する走査線数がｙ、第２の走査ドライバ５３０Ｂが走査する走査線数がｙ１（ｙ１は自然数。ｙ１＝ｙでもよい。）となっている。

表示コントローラ５４０は、第１のデータドライバ５２０Ａのシフトレジスタ（図示せず）に対して階調データＤ、ドットクロックＤＣＬＫを供給する。第１のデータドライバ５２０Ａでは、階調データＤをドットクロックＤＣＬＫに同期してシフトする。そして第１のデータドライバ５２０Ａからシフト出力された階調データＤＯを、第２のデータドライバ５２０Ｂのシフトレジスタ（図示せず）に供給する。また第１のデータドライバ５２０Ａから出力されたドットクロックＤＣＬＫＯを、第２のデータドライバ５２０Ｂのシフトレジスタ（図示せず）に供給する。

また表示コントローラ５４０は、第１のデータドライバ５２０Ａに対して第１の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ａ）及び第１の階調クロックＧＣＬＫＲＡ〜ＧＣＬＫＢＡを出力する。そして表示コントローラ５４０は、第２のデータドライバ５２０Ｂに対して第２の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ｂ）及び第２の階調クロックＧＣＬＫＲＢ〜ＧＣＬＫＢＢを出力する。更に表示ドライバ５４０は、第１及び第２の水平ブランキング期間設定レジスタ（図７では図示せず）を有し、各水平ブランキング期間設定レジスタの設定値に対応した期間が経過した後に変化する第１及び第２の水平側ブランキング調整信号を生成できる。これにより、第１及び第２の水平側ブランキング調整信号が供給される第１及び第２のデータドライバ５２０Ａ、５２０Ｂの水平表示期間を調整できるようになる。

また、表示ドライバ５４０は、第１及び第２の水平側ブランキング調整信号の位相差が設定されるオフセット期間設定レジスタ（図７では図示せず）を有し、該オフセット期間設定レジスタの設定値に対応した位相差だけ第１及び第２の水平側ブランキング調整信号の変化タイミングをずらすことができる。これにより、第１及び第２の水平側ブランキング調整信号が同時に変化することがなくなり、ピーク電流の発生タイミングをずらすことができるようになる。

また表示コントローラ５４０は、第１のデータドライバ５２０Ａに対して第１のラッチパルスＬＰＡを出力し、第２のデータドライバ５２０Ｂに対して第２のラッチパルスＬＰＢを出力する。表示コントローラ５４０は、第１及び第２のラッチパルスＬＰＡ、ＬＰＢの位相差が設定されるオフセット期間設定レジスタ（図７では図示せず）を有し、該オフセット期間設定レジスタの設定値に対応した位相差だけ第１及び第２のラッチパルスＬＰＡ、ＬＰＢの変化タイミングをずらすことができる。この結果、ラッチタイミングが同時であることに起因するピーク電流の発生タイミングをずらすことができるので、データ線ＤＬ１〜ＤＬｘにより駆動される表示領域と、データ線ＤＬ（ｘ＋１）〜ＤＬ（２ｘ）により駆動される表示領域との画質を変化させることなく、各データドライバの電源電圧の降下を抑えて微妙なタイミング調整を実現できるようになる。

また表示コントローラ５４０は、各（水平側の）ディスチャージ信号ＤＩＳ１同士の変化タイミングがずれた複数のディスチャージ信号を出力できる。図７では、表示コントローラ５４０は、第１のデータドライバ５２０Ａに対してディスチャージ信号ＤＩＳ１Ａ（第１の水平側ブランキング調整信号）を出力し、第２のデータドライバ５２０Ｂに対してディスチャージ信号ＤＩＳ１Ｂ（第２の水平側ブランキング調整信号）を出力する。表示コントローラ５４０は、上記のオフセット期間設定レジスタの設定値に対応した位相差だけディスチャージ信号ＤＩＳ１Ａ、ＤＩＳ１Ｂの変化タイミングをずらすことができる。この結果、ディスチャージ信号ＤＩＳ１Ａ、ＤＩＳ１Ｂの変化タイミングが同時であることに起因するピーク電流の発生タイミングを容易にずらすことができる。しかも、データ線ＤＬ１〜ＤＬｘにより駆動される表示領域と、データ線ＤＬ（ｘ＋１）〜ＤＬ（２ｘ）により駆動される表示領域との画質を変化させることなく、微妙なタイミング調整を実現できるようになる。

更に表示コントローラ５４０は、ＲＧＢの各色成分を有する各階調クロック同士の変化タイミングがずれた複数の階調クロックを出力できる。図７では、表示コントローラ５４０は、第１のデータドライバ５２０Ａに対して第１の階調クロックＧＣＬＫＲＡ〜ＧＣＬＫＢＡを出力し、第２のデータドライバ５２０Ｂに対して第２の階調クロックＧＣＬＫＲＢ〜ＧＣＬＫＢＢを出力する。表示コントローラ５４０は、上記のオフセット設定レジスタの設定値に対応した位相差だけ第１及び第２の階調クロックの各色成分のクロック（例えばＧＣＬＫＲＡとＧＣＬＫＲＢ、ＧＣＬＫＧＡとＧＣＬＫＧＢ、ＧＣＬＫＢＡとＧＣＬＫＢＢ）の変化タイミングをずらすことができる。この結果、階調クロックの変化タイミングが同時であることに起因するピーク電流の発生タイミングを容易にずらすことができる。しかも、データ線ＤＬ１〜ＤＬｘにより駆動される表示領域と、データ線ＤＬ（ｘ＋１）〜ＤＬ（ｘ＋ｘ１）により駆動される表示領域との画質を変化させることなく、微妙なタイミング調整を実現できるようになる。

更にまた表示コントローラ５４０は、第１の走査ドライバ５３０Ａのシフトレジスタ（図示せず）に対して垂直同期信号ＹＤ、第１のラッチパルスＬＰＡを供給する。第１の走査ドライバ５３０Ａでは、垂直同期信号ＹＤのパルスを第１のラッチパルスＬＰＡに同期してシフトする。そして第１の走査ドライバ５３０Ａからシフト出力された垂直同期信号ＹＤのパルスＹＤＯを、第２の走査ドライバ５３０Ｂのシフトレジスタ（図示せず）に供給する。また第１の走査ドライバ５３０Ａから出力されたラッチパルス（第１のラッチパルスＬＰＡ）ＬＰＯを、第２の走査ドライバ５３０Ｂのシフトレジスタ（図示せず）に供給する。

表示コントローラ５４０は、各（垂直側の）ディスチャージ信号ＤＩＳ２同士の変化タイミングがずれた複数のディスチャージ信号を出力できる。図７では、表示コントローラ５４０は、第１の走査ドライバ５３０Ａに対してディスチャージ信号ＤＩＳ２Ａ（第１の垂直側ブランキング調整信号）を出力し、第２の走査ドライバ５３０Ｂに対してディスチャージ信号ＤＩＳ２Ｂ（第２の垂直側ブランキング調整信号）を出力する。表示コントローラ５４０は、上記のオフセット期間設定レジスタの設定値に対応した位相差だけディスチャージ信号ＤＩＳ２Ａ、ＤＩＳ２Ｂの変化タイミングをずらすことができる。この結果、ディスチャージ信号ＤＩＳ２Ａ、ＤＩＳ２Ｂの変化タイミングが同時であることに起因するピーク電流の発生タイミングを容易にずらすことができる。しかも、走査線ＧＬ１〜ＧＬｙにより走査される表示領域と、走査線ＧＬ（ｙ＋１）〜ＧＬ（ｙ＋ｙ１）により走査される表示領域との画質を変化させることなく、微妙なタイミング調整を実現できるようになる。

なお有機ＥＬパネル５１０の複数のエレクトロルミネセンス素子は、第１及び第２の水平側ブランキング調整信号と第１及び第２の垂直側ブランキング調整信号とに基づいてディスチャージされる。

図７では、走査ドライバがカスケード接続されているが、１つの走査ドライバで走査線を走査するようにしてもよい。

２．２ 構成の概要
図８に、本実施形態における表示コントローラ５４０の構成の概要を示す。なお図８に示す構成の一部を省略しても良い。

表示コントローラ５４０は、ブランキング調整信号生成部１１０と、第１及び第２の水平ブランキング期間設定レジスタ１５２、１５４と、階調クロック生成部１２０とを含む。

ブランキング調整信号生成部１１０は、各期間内に、１水平走査期間を特定する第１及び第２のラッチパルスのパルスが出力される第１及び第２の水平ブランキング期間を設定するための第１及び第２の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ａ、ＤＩＳ１Ｂ）を生成する。第１の水平ブランキング期間設定レジスタ１５２には、１水平走査期間の開始タイミングを基準に第１の水平側ブランキング調整信号が変化するまでの期間（該期間に対応したデータ）が設定される。ここで、１水平走査期間の開始タイミングとして、第１のラッチパルスＬＰＡの変化タイミング（より具体的には立ち下がりエッジ）とすることができる。第２の水平ブランキング期間設定レジスタ１５４には、１水平走査期間の開始タイミングを基準に第２の水平側ブランキング調整信号が変化するまでの期間（該期間に対応したデータ）が設定される。ここで、１水平走査期間の開始タイミングとして、第２のラッチパルスＬＰＢの変化タイミング（より具体的には立ち下がりエッジ）とすることができる。第１及び第２のラッチパルスＬＰＡ、ＬＰＢの立ち下がりエッジを同一タイミングにすることができ、この場合第１及び第２のデータドライバ５２０Ａ、５２０Ｂは、第１及び第２のラッチパルスＬＰＡ、ＬＰＢの立ち上がりエッジで階調データを取り込むようにすればよい。

階調クロック生成部１２０は、所定期間内に、各階調クロックが第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する第１及び第２の階調クロックＧＣＬＫＡ、ＧＣＬＫＢを生成する。なお各階調クロックが、ＲＧＢの各色成分ごとに階調クロックを有する場合には、階調クロック生成部１２０は、所定期間内に、各階調クロックが第１〜第Ｎの階調パルスを有する第１及び第２の階調クロックＧＣＬＫＲＡ〜ＧＣＬＫＢＡ、ＧＣＬＫＲＢ〜ＧＣＬＫＢＢを生成することができる。

そしてブランキング信号生成部１１０は、１水平走査期間の開始タイミング（第１のラッチパルスＬＰＡの立ち下がりエッジ）を基準に、第１の水平ブランキング期間設定レジスタ１５２の設定値に対応した期間が経過したときに変化する第１の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ａ）を生成する。またブランキング信号生成部１１０は、１水平走査期間の開始タイミング（第２のラッチパルスＬＰＢの立ち下がりエッジ）を基準に、第２の水平ブランキング期間設定レジスタ１５４の設定値に対応した期間が経過したときに変化する第２の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ｂ）を生成する。

そして表示コントローラ５４０は、第１の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ａ）及び第１の階調クロックＧＣＬＫＡ（ＧＣＬＫＲＡ〜ＧＣＬＫＢＡ）を、第１のデータドライバ５２０Ａに対して出力する。第１のデータドライバ５２０Ａは、該第１の水平側ブランキング調整信号及び第１の階調クロックに基づいてパルス幅変調された信号を用いてデータ線ＤＬ１〜ＤＬｘを駆動する。また表示コントローラ５４０は、第２の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ｂ）及び第２の階調クロックＧＣＬＫＢ（ＧＣＬＫＲＢ〜ＧＣＬＫＢＢ）を、第２のデータドライバ５２０Ｂに対して出力する。第２のデータドライバ５２０Ｂは、第２の水平側ブランキング調整信号及び第２の階調クロックに基づいてパルス幅変調された信号を用いてデータ線ＤＬ（ｘ＋１）〜ＤＬ（ｘ＋ｘ１）を駆動する。

表示コントローラ５４０は、更にオフセット期間設定レジスタ１５０を含むことができる。この場合、ブランキング調整信号生成部１１０は、第１の水平側ブランキング調整信号を基準に、オフセット期間設定レジスタ１５０の設定値に対応した位相差の期間だけ先行して変化する第２の水平側ブランキング調整信号を生成する。

また表示コントローラ５４０は、第１及び第２の垂直ブランキング期間設定レジスタ１５６、１５８を含むことができる。第１の垂直ブランキング期間設定レジスタ１５６には、１水平走査期間の開始タイミングを基準に、第１のラッチパルスＬＰＡのパルスが出力される第１の垂直ブランキング期間を設定するための第１の垂直側ブランキング調整信号（ディスチャージ信号ＤＩＳ２Ａ）が変化するまでの期間が設定される。第２の垂直ブランキング期間設定レジスタ１５８には、１水平走査期間の開始タイミングを基準に、第２のラッチパルスＬＰＢのパルスが出力される第２の垂直ブランキング期間を設定するための第２の垂直側ブランキング調整信号（ディスチャージ信号ＤＩＳ２Ｂ）が変化するまでの期間が設定される。

そしてブランキング調整信号生成部１１０は、１水平走査期間の開始タイミングを基準に第１の垂直ブランキング期間設定レジスタ１５６の設定値に対応した期間が経過したときに変化する第１の垂直側ブランキング調整信号を生成する。またブランキング調整信号生成部１１０は、１水平走査期間の開始タイミングを基準に第２の垂直ブランキング期間設定レジスタ１５８の設定値に対応した期間が経過したときに変化する第２の垂直側ブランキング調整信号を生成する。

表示コントローラ５４０は、第１及び第２の走査ドライバ５３０Ａ、５３０Ｂに対して、第１及び第２の垂直側ブランキング調整信号をそれぞれ出力する。第１の走査ドライバ５３０Ａは、第１及び第２の水平側ブランキング調整信号及び第１及び第２の垂直側ブランキング調整信号に基づいてディスチャージされる表示素子を有する有機ＥＬパネルの走査線ＧＬ１〜ＧＬｙを走査する。第２の走査ドライバ５３０Ｂは、第１及び第２の水平側ブランキング調整信号及び第１及び第２の垂直側ブランキング調整信号に基づいてディスチャージされる表示素子を有する有機ＥＬパネルの走査線ＧＬ（ｙ＋１）〜（ｙ＋ｙ１）を走査する。

なおブランキング調整信号生成部１１０は、第１の垂直側ブランキング調整信号（ディスチャージ信号ＤＩＳ２Ａ）を基準に、オフセット期間設定レジスタ１５０の設定値に対応した位相差の期間だけ先行して変化する第２の垂直側ブランキング調整信号（ディスチャージ信号ＤＩＳ２Ｂ）を生成することができる。

更に表示コントローラ５４０は、ラッチパルス生成部１００と、オフセット期間設定レジスタ１５０とを含むことができる。ラッチパルス生成部１００は、１水平走査期間を特定するパルスを有する第１及び第２のラッチパルスＬＰＡ、ＬＰＢを生成する。そしてラッチパルス生成部１００が、第１のラッチパルスＬＰＡを基準に、オフセット期間設定レジスタ１５０の設定値に対応した位相差の期間だけ先行して変化する第２のラッチパルスＬＰＢを生成することができる。表示コントローラ５４０は、第１及び第２のラッチパルスＬＰＡ、ＬＰＢのそれぞれを、該第１及び第２のラッチパルスＬＰＡ、ＬＰＢに基づいて１水平走査期間分の階調データ（広義には表示データ）を取り込む第１及び第２のデータドライバ５２０Ａ、５２０Ｂに対して出力する。

図９に、第１及び第２の水平ブランキング期間設定レジスタ、第１及び第２の垂直ブランキング期間設定レジスタの説明図を示す。なお図９では、第１及び第２のラッチパルスＬＰＡ、ＬＰＢの立ち下がりエッジが共通なラッチパルスＬＰを示している。

本実施形態では、ドットクロックＤＣＬＫの１サイクルを単位として、第１及び第２の水平ブランキング期間設定レジスタ１５２、１５４、第１及び第２の垂直ブランキング期間設定レジスタ１５６、１５８の設定値に対応したサイクル数の期間だけＨレベルに設定される。図９では、第１の水平ブランキング期間設定レジスタ１５２には、期間Ｔｄ１Ａに対応したサイクル数の値が設定される。同様に第２の水平ブランキング期間設定レジスタ１５４には、期間Ｔｄ１Ｂに対応したサイクル数の値が設定される。同様に、第１の垂直ブランキング期間設定レジスタ１５６には、期間Ｔｄ２Ａに対応したサイクル数の値が設定される。同様に第２の垂直ブランキング期間設定レジスタ１５８には、期間Ｔｄ２Ｂに対応したサイクル数の値が設定される。

このように各水平ブランキング期間、各垂直ブランキング期間を設定できるようにすることで、有機ＥＬパネルの種類や製造ばらつきに依存するちらつきを防止したり、輝度の調整が可能となる。特に第１及び第２のデータドライバ５２０Ａ、５２０Ｂの水平表示期間を別個に設定できる。

図１０に、オフセット期間設定レジスタ１５０によって設定される位相差（オフセット期間）の説明図を示す。

本実施形態では、ドットクロックＤＣＬＫの１サイクルを単位として、オフセット期間設定レジスタ１５０の設定値に対応したサイクル数のオフセット期間が設定される。ラッチパルス生成部１００は、第１のラッチパルスＬＰＡを基準に、オフセット期間だけ先行して変化する第２のラッチパルスＬＰＢを生成する。これにより、１水平走査期間の終点付近を用いるため、例えばＰＷＭ制御が行われる表示への影響を無くした上で位相差を持たせることができる。

同様にブランキング調整信号生成部１１０は、第１の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ａ）を基準に、オフセット期間だけ先行して変化する第２の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ｂ）を生成する。同様にまたブランキング調整信号生成部１１０は、第１の垂直側ブランキング調整信号（ディスチャージ信号ＤＩＳ２Ａ）を基準に、オフセット期間だけ先行して変化する第２の垂直側ブランキング調整信号（ディスチャージ信号ＤＩＳ２Ｂ）を生成する。

このように、第１及び第２のラッチパルス、第１及び第２の水平側ブランキング調整信号、及び、第１及び第２の垂直側ブランキング調整信号の出力の際に、オフセット期間設定レジスタ１５０の設定値を共有することで、ラッチパルスとディスチャージ信号とのタイミング関係を崩すことなく、微妙なタイミング調整を容易に実現できるようになる。

また図８に示すように、表示コントローラ５４０は、垂直同期信号生成部１３０を含むことができる。垂直同期信号生成部１３０は、水平表示ドット数と走査ライン数とに基づいて、１垂直走査期間を特定するパルスを有する垂直同期信号ＹＤを生成する。そして表示コントローラ５４０は、この垂直同期信号ＹＤを、第１又は第２の走査ドライバ５３０Ａ、５３０Ｂに対して出力する。図７では、垂直同期信号ＹＤが、第１の走査ドライバ５３０Ａに対して出力されている。

図１１に、水平表示ドット数の説明図を示す。

１ライン時間である１水平走査期間は、ラッチパルスの立ち下がりエッジから、次のラッチパルスの立ち下がりエッジまでの期間として定めることができる。表示コントローラ５４０は、水平走査期間ごとに、水平表示ドット数に対応した階調データＤをデータドライバに対して出力する。１ライン時間は、水平ドット表示期間と空走期間との和として定義できる。例えば、ドットクロックＤＣＬＫの周波数を定めると共に、空走期間と水平表示ドット数とを設定することで、１ライン時間が一意に定まる。

垂直走査期間は、このような１ライン時間を、走査ライン数分だけ有する。従って、１垂直走査期間を特定するパルスを有する垂直同期信号ＹＤは、水平表示ドット数、走査ライン数、及び１水平走査期間内に設定される空走期間に基づいて生成できる。

更にまた表示コントローラ５４０は、図８に示すように、第１の階調クロックＧＣＬＫＡ（ＧＣＬＫＲＡ〜ＧＣＬＫＢＡ）が有する各階調パルスのエッジを設定するための階調パルス設定レジスタ１６０を含むことができる。そして階調クロック生成部１２０が、所定期間（水平表示期間）内に、第１の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ａ）の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、階調パルス設定レジスタ１６０の設定値に基づいて設定した第１〜第Ｎの階調パルスを有する第１の階調クロックＧＣＬＫＡ（ＧＣＬＫＲＡ〜ＧＣＬＫＢＡ）を生成する。ここで所定期間は、第１の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ａ）の変化タイミングを起点とし、次の第１の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ａ）の変化タイミングで終了する期間である。

また階調クロック生成部１２０が、所定期間（水平表示期間）内に、第２の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ｂ）の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、階調パルス設定レジスタ１６０の設定値に基づいて設定した第１〜第Ｎの階調パルスを有する第２の階調クロックＧＣＬＫＢ（ＧＣＬＫＲＢ〜ＧＣＬＫＢＢ）を生成する。ここで所定期間は、第２の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ｂ）の変化タイミングを起点とし、次の第２の水平側ブランキング調整信号（ディスチャージ信号ＤＩＳ１Ｂ）の変化タイミングで終了する期間である。

こうすることで、ＰＷＭ信号の変化点を特定するための階調クロックの各階調パルスのエッジのタイミングを個別に設定できるようになる。そのため、ディスチャージ信号の変化タイミングによって定義される水平表示期間内に行われるＰＷＭ制御をきめ細かく行うことができるようになる。

２．３ 動作原理
図１２に、本実施形態における表示コントローラ５４０の動作原理の説明図を示す。表示コントローラ５４０では、２つのカウント値ＶＣＮＴ、ＨＣＮＴを基準に、各種同期信号を生成する。カウント値ＶＣＮＴは、１垂直走査期間ごとに例えば６３から０までデクリメントされる。カウント値ＨＣＮＴは、１水平走査期間ごとに例えば２５５から０までデクリメントされる。そしてカウント値ＶＣＮＴ、ＨＣＮＴの値を参照して、第１及び第２のラッチパルスＬＰＡ、ＬＰＢ、ディスチャージ信号ＤＩＳ１Ａ、ＤＩＳ１Ｂ、ＤＩＳ２Ａ、ＤＩＳ２Ｂの変化タイミングが特定される。

例えばカウント値ＨＣＮＴが２５５からデクリメントされて第１の水平ブランキング期間設定レジスタ１５２の設定値に対応した期間が経過したときに、ディスチャージ信号ＤＩＳ１ＡをＬレベルに設定する。ディスチャージ信号ＤＩＳ１Ｂ、ＤＩＳ２Ａ、ＤＩＳ２Ｂのそれぞれも、同様である。

また例えばカウント値ＶＣＮＴが０、かつカウント値ＨＣＮＴが０のときに、第１のラッチパルスＬＰＡをＨレベルとする。このときオフセット期間設定レジスタ１５０の設定値を１とすると、カウント値ＨＣＮＴが１のときに第２のラッチパルスＬＰＢがＨレベルに変化するようにする。こうすることで、第２のラッチパルスＬＰＢの立ち上がりエッジを、第１のラッチパルスＬＰＡの立ち上がりエッジを基準に、オフセット期間設定レジスタ１５０の設定値に対応した期間だけ先行させることができる。

２．４ 詳細な構成例
以下では、上述した表示コントローラ５４０の詳細な構成例について説明する。

図１３に、本実施形態における表示コントローラ５４０の構成の概要のブロック図を示す。

表示コントローラ５４０は、ホストインタフェース（InterFace：以下Ｉ／Ｆと略す）２１０、ドライバＩ／Ｆ２２０、フレームメモリ２３０、制御部２４０、設定レジスタ部２５０を含む。

ホストＩ／Ｆ２１０は、ホスト５５０とのインタフェース処理を行う。より具体的には、ホストＩ／Ｆ２１０は、表示コントローラ５４０とホスト５５０との間のデータや各種制御信号の送受信の制御を行う。

ドライバＩ／Ｆ２２０は、第１及び第２のデータドライバ５２０Ａ、５２０Ｂ及び第１及び第２の走査ドライバ５３０Ａ、５３０Ｂとのインタフェース処理を行う。より具体的には、ドライバＩ／Ｆ２２０は、表示コントローラ５４０と第１及び第２のデータドライバ５２０Ａ、５２０Ｂ及び第１及び第２の走査ドライバ５３０Ａ、５３０Ｂとの間のデータや各種制御信号の送受信の制御を行う。ドライバＩ／Ｆ２２０は、第１及び第２のデータドライバ５２０Ａ、５２０Ｂ及び第１及び第２の走査ドライバ５３０Ａ、５３０Ｂに対する各種表示制御信号を生成するドライバ信号生成部２２２を含む。ドライバ信号生成部２２２は、設定レジスタ部２５０の設定値に基づいて各種表示制御信号を生成する。

フレームメモリ２３０は、ホストＩ／Ｆ２１０を介してホスト５５０から供給される例えば１フレーム分の（１垂直走査分の）階調データを記憶する。設定レジスタ部２５０の設定値は、ホストＩ／Ｆ２１０を介してホスト５５０によって設定される。

制御部２４０は、ホストＩ／Ｆ２１０、ドライバＩ／Ｆ２２０、フレームメモリ２３０及び設定レジスタ部２５０の制御を司る。

このような表示コントローラ５４０では、フレームメモリ２３０から一定の読み出し周期で（例えば１／１６０秒ごとに）階調データが読み出され、該階調データがドライバＩ／Ｆ２２０を介してデータドライバ５２０に対して出力される。そのため、フレームメモリ２３０に対するホスト５５０からの階調データの書き込みタイミングと、該フレームメモリ２３０からデータドライバ５２０への階調データの読み出しタイミングとは非同期である。このようなフレームメモリ２３０に対するアクセス制御は、制御部２４０のメモリコントローラ２４２によって行われる。

図１４に、設定レジスタ部２５０の構成例のブロック図を示す。

水平表示ドット数設定レジスタ２６０−１には、水平表示ドット数が設定される。より具体的には、水平表示ドット数設定レジスタ２６０−１には、８ドット刻みで設定値が１つインクリメントされるような設定値が設定される。従って、設定値を、（水平表示ドット数／８）−１とすることができる。こうすることで、水平表示ドット数設定レジスタ２６０−１のビット数を少なくできる。

表示ライン数設定レジスタ２６０−２には、走査ライン数が設定される。空走期間設定レジスタ２６０−３には、空走期間に対応したドットクロックＤＣＬＫのサイクル数が設定される。水平表示ドット数設定レジスタ２６０−１、表示ライン数設定レジスタ２６０−２、空走期間設定レジスタ２６０−３の設定値に基づいて、１垂直走査期間を求めることができる。

ＤＩＳ１Ａ期間設定レジスタ２６０−４には、第１のラッチパルスＬＰＡの立ち下がりエッジを基準としてディスチャージ信号ＤＩＳ１Ａの立ち下がりエッジまでの期間Ｔｄ１Ａに対応したドットクロックＤＣＬＫのサイクル数が設定される。ＤＩＳ１Ａ期間設定レジスタ２６０−４は、図８の第１の水平ブランキング期間設定レジスタ１５２に相当する。

ＤＩＳ１Ｂ期間設定レジスタ２６０−５には、第２のラッチパルスＬＰＢの立ち下がりエッジを基準としてディスチャージ信号ＤＩＳ１Ｂの立ち下がりエッジまでの期間Ｔｄ１Ｂに対応したドットクロックＤＣＬＫのサイクル数が設定される。ＤＩＳ１Ｂ期間設定レジスタ２６０−５は、図８の第２の水平ブランキング期間設定レジスタ１５４に相当する。

ＤＩＳ２Ａ期間設定レジスタ２６０−６には、第１のラッチパルスＬＰＡの立ち下がりエッジを基準としてディスチャージ信号ＤＩＳ２Ａの立ち下がりエッジまでの期間Ｔｄ２Ａに対応したドットクロックＤＣＬＫのサイクル数が設定される。ＤＩＳ２Ａ期間設定レジスタ２６０−６は、図８の第１の垂直ブランキング期間設定レジスタ１５６に相当する。

ＤＩＳ２Ｂ期間設定レジスタ２６０−７には、第２のラッチパルスＬＰＢの立ち下がりエッジを基準としてディスチャージ信号ＤＩＳ２Ｂの立ち下がりエッジまでの期間Ｔｄ２Ｂに対応したドットクロックＤＣＬＫのサイクル数が設定される。ＤＩＳ２Ｂ期間設定レジスタ２６０−６は、図８の第２の垂直ブランキング期間設定レジスタ１５８に相当する。

オフセット期間設定レジスタ２６０−８には、オフセット期間に対応したドットクロックＤＣＬＫのサイクル数が設定される。オフセット期間設定レジスタ２６０−８は、図８のオフセット期間設定レジスタ１５０に相当する。階調パルス設定レジスタ２６２は、図８の階調パルス設定レジスタ１６０に相当する。

階調パルス設定レジスタ２６２は、Ｒ成分用階調パルス設定レジスタ２６２−Ｒ、Ｇ成分用階調パルス設定レジスタ２６２−Ｇ、Ｂ成分用階調パルス設定レジスタ２６２−Ｂを含む。各色成分用の階調パルス設定レジスタは、Ｒ成分用の階調クロックのＮ個の階調パルスのエッジを設定するためのレジスタである。そのためＲ成分用階調パルス設定レジスタ２６２−Ｒは、第１〜第Ｎの階調パルス設定レジスタ２６２−Ｒ−１〜２６２−Ｒ−Ｎを含む。同様にＧ成分用階調パルス設定レジスタ２６２−Ｇは、第１〜第Ｎの階調パルス設定レジスタ２６２−Ｇ−１〜２６２−Ｇ−Ｎを含む。Ｂ成分用階調パルス設定レジスタ２６２−Ｂは、第１〜第Ｎの階調パルス設定レジスタ２６２−Ｂ−１〜２６２−Ｂ−Ｎを含む。

図１５に、ドライバ信号生成部２２２の構成例のブロック図を示す。

ドライバ信号生成部２２２は、フレームカウンタ３００、ディスチャージ信号生成部３１０、階調クロック生成部３２０を含む。フレームカウンタ３００は、上述のカウント値ＶＣＮＴ、ＨＣＮＴを求めるためのカウント動作を行う。ディスチャージ信号生成部３１０は、フレームカウンタ３００のカウント動作に基づいて、垂直同期信号ＹＤ、第１及び第２のラッチパルスＬＰＡ、ＬＰＢ、ディスチャージ信号ＤＩＳ１Ａ、ＤＩＳ１Ｂ、ＤＩＳ２Ａ、ＤＩＳ２Ｂを生成する。階調クロック生成部３２０は、ディスチャージ信号ＤＩＳ１Ａ、ＤＩＳ１Ｂにより特定される水平表示期間内に、第１及び第２の階調クロックＧＣＬＫＲＡ〜ＧＣＬＫＢＡ、ＧＣＬＫＲＢ〜ＧＣＬＫＢＢを生成する。

図１６に、階調クロック生成部３２０によって生成される階調クロックの説明図を示す。図１６では、Ｎが１５の場合のＲ成分用階調クロックＧＣＬＫＲＡを示すが、Ｎが他の値、或いは他の色成分についても同様である。

図１４の第１の階調パルス設定レジスタ２６２−Ｒ−１は、水平表示期間の起点となる基準タイミングと、第１の階調パルスのエッジ（立ち上がりエッジ又は立ち下がりエッジ）との間隔ｔｗ１を設定するためのレジスタである。第２の階調パルス設定レジスタ２６２−Ｒ−２は、第１の階調パルスのエッジと、第２の階調パルスのエッジとの間隔ｔｗ２を設定するためのレジスタである。即ち、第ｉ（２≦ｉ≦Ｎ、ｉは整数）の階調パルス設定レジスタは、第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔ｔｗｉを設定するためのレジスタである。

このように階調クロック生成部３２０は、ＰＷＭ信号の変化点を特定するための階調クロックＧＣＬＫの各階調パルスのエッジのタイミングを個別に設定できるため、図１７に示すような有機ＥＬパネル５１０の特性曲線３３０を補正するガンマ補正を実現し、例えばガンマ補正曲線３３２のような特性を得るように、きめ細かく制御できるようになる。図１７に示す特性図によれば、離散的な階調データにより特定される輝度（階調）を得るために、輝度が大きくなるほど階調パルスの間隔（階調クロックの刻み幅）を大きくする必要がある。

このように色成分ごとに、階調パルスの間隔を設定できる階調クロックＧＣＬＫＲＡ〜ＧＣＬＫＢＡを生成できるため、階調データの値が同じであってもＰＷＭ信号のパルス幅を異ならせることができる。こうすることで、有機ＥＬパネル５１０の色成分の輝度に極端な差がある場合であっても、色成分ごとにきめ細かいガンマ補正を行って所望の階調表現を実現できるようになる。液晶パネルと異なり有機ＥＬパネルの製造技術は成熟しておらず、色成分ごとにばらつきが大きいため、色成分ごとにきめ細かいガンマ補正を実現できることは特に有効である。

図１８に、図１６に示す階調クロックＧＣＬＫＲＡ〜ＧＣＬＫＢＡを用いてＰＷＭ信号を生成する動作例のタイミング図を示す。

表示コントローラ５４０から垂直同期信号ＹＤのパルスが入力されると、一垂直走査期間が開始される。そして垂直同期信号ＹＤがＨレベルの期間に表示コントローラ５４０から水平同期信号ＬＰＡのパルスが入力されると、一水平走査期間が開始される。また表示コントローラ５４０からのディスチャージ信号ＤＩＳ１ＡがＨレベルからＬレベルに変化するタイミングを基準タイミングとして、水平表示期間が開始される。水平表示期間は、次のディスチャージ信号ＤＩＳ１ＡがＨレベルに変化するタイミングで終了する。

水平表示期間では、表示コントローラ５４０が、ドットクロックＤＣＬＫを出力すると共に、該ドットクロックＤＣＬＫに同期して色成分の階調データを順次出力する。また、階調クロック生成部３２０は、Ｒ成分用階調パルス設定レジスタ２６２−Ｒ、Ｇ成分用階調パルス設定レジスタ２６２−Ｇ、Ｂ成分用階調パルス設定レジスタ２６２−Ｂに基づいて、階調クロックＧＣＬＫＲＡ、ＧＣＬＫＧＡ、ＧＣＬＫＢＡを水平表示期間内に出力する。

表示コントローラ５４０からの階調データをシフトレジスタに取り込んだ第１のデータドライバ５２０Ａは、ディスチャージ信号ＤＩＳ１ＡがＨレベルの期間内に、水平同期信号ＬＰＡにより一水平走査単位の階調データをラインラッチにラッチする。従って、第１のデータドライバ５２０Ａは、表示コントローラ５４０からの階調データが供給された水平走査期間の次の水平走査期間で、該階調データに対応したＰＷＭ信号ＰＷＭＲＡ、ＰＷＭＧＡ、ＰＷＭＢＡを生成する。図１８では、Ｒ成分の階調データが「２」であるため、ＰＷＭ信号ＰＷＭＲＡのパルス幅は、ディスチャージ信号ＤＩＳ１Ａの立ち下がりエッジから第２の階調パルスのエッジまでの期間となる。同様に、Ｇ成分の階調データが「２」であるため、ＰＷＭ信号ＰＷＭＧＡのパルス幅は、ディスチャージ信号ＤＩＳ１Ａの立ち下がりエッジから第２の階調パルスのエッジまでの期間となる。Ｂ成分の階調データが「４」であるため、ＰＷＭ信号ＰＷＭＢＡのパルス幅は、ディスチャージ信号ＤＩＳ１Ａの立ち下がりエッジから第４の階調パルスのエッジまでの期間となる。このように、色成分ごとに階調クロックの階調パルスの間隔を異ならせることができるため、階調データの値が同じ色成分に対して異なるパルス幅を有するＰＷＭ信号を生成することができる。

またディスチャージ信号ＤＩＳ１Ａにより水平ブランキング期間が調整され水平表示期間を可変とし、該水平表示期間内で階調パルスの間隔を異ならせることができる。これにより、有機ＥＬパネル５１０のサイズや有機ＥＬ素子の種類に応じて、ＰＷＭ信号のパルス幅を絶対値として設定できるため、所望の階調表現が容易となる。

図１８では、各階調パルスの立ち上がりエッジで、基準タイミングと階調パルスとの間隔、又は各階調パルスの間隔が設定されるものとして説明したが、各階調パルスの立ち下がりで設定されるようにしてもよい。

図１６〜図１８では、第１のデータドライバ５２０Ａに供給される第１の階調クロックＧＣＬＫＲＡ〜ＧＣＬＫＢＡについて説明したが、第２のデータドライバ５２０Ｂに供給される第２の階調クロックＧＣＬＫＲＢ〜ＧＣＬＫＢＢも同様である。なお図１４では、図１４の階調パルス設定レジスタ２６２を共用して、第１及び第２の階調クロックＧＣＬＫＲＡ〜ＧＣＬＫＢＡ、ＧＣＬＫＲＢ〜ＧＣＬＫＢＢの各階調パルスのエッジが設定されるが、それぞれ別個に階調パルスのエッジが設定されてもよい。

２．４．１ フレームカウンタ
図１９に、フレームカウンタ３００の回路構成例のブロック図を示す。各ブロックには、システムクロックＣＬＫが共通に供給されているものとする。ドットクロックＤＣＬＫは、システムクロックＣＬＫを分周したものとすることができる。

フレームカウンタ３００には、空走期間設定レジスタ２６０−３の設定値ＩＤＬＴＩＭ＜１０：０＞と、水平表示ドット数設定レジスタ２６０−１の設定値ＳＩＺＸ＜７：０＞と、表示ライン数設定レジスタ２６０−３の設定値ＳＩＺＹ＜８：０＞が入力される。水平表示ドット数設定レジスタ２６０−１の設定値ＳＩＺＸ＜７：０＞は、８ドット単位で指定されるため、ＳＩＺＸ＜７：０＞を８倍して７を加算する。そしてこの加算結果と、空走期間設定レジスタ２６０−３の設定値ＩＤＬＴＩＭ＜１０：０＞に１を加えた値との加算値が、１ライン時間を示すカウント値ＨＴ＜１１：０＞となる。ＤＣＬＫ＿ＥＢは、ドットクロックＤＣＬＫのエッジ信号である。またＩＦイネーブル信号ＰＩＮＦＥＮＢは、ドライバＩ／Ｆ２２０のイネーブル信号である。

図２０（Ａ）は、ＨＣＮＴカウンタの動作を説明するための真理値表の一例である。図２０（Ｂ）は、ＶＣＮＴカウンタの動作を説明するための真理値表の一例である。図２０（Ｃ）は、デコーダＤＥＣ１の動作を説明するための真理値表の一例である。

図２０（Ａ）では、ＨＣＮＴカウンタが図示しないＸＲＳＴ端子がＬレベル（０）のときリセットされ、ＣＬＫ端子に入力されるシステムクロックＣＬＫに同期して動作することを示す。またＸＲＳＴ端子がＨレベル（１）で、ＸＣＬＲ端子に入力される信号がＬレベルのとき、システムクロックＣＬＫの立ち上がりに同期して初期値がロードされることを示している。更にＬＤ端子に入力されるロード信号がＨレベル（１）のとき、システムクロックＣＬＫの立ち上がりに同期してＨＴ＜１１：０＞がロードされることを示している。またロード信号がＬレベル（０）で、Ｅ端子に入力されるイネーブル信号がＨレベルのとき、カウント値ＨＣＮＴをシステムクロックＣＬＫの立ち上がりに同期してデクリメントすることを示している。

図２０（Ｂ）も、真理値表の表わし方が同様であるため詳細な説明は省略する。図２０（Ｃ）では、条件の項目が真のとき、信号名の項目に示す各信号がＨレベルになる。

図２１に、図１９に示すフレームカウンタ３００の動作例のタイミング図を示す。ここでは、ＩＤＬＴＩＭが１（空走期間が２）の場合を示している。

このように、ドットクロックＤＣＬＫごとに出力されるＨＣＮＴ＿Ｅに同期してカウント値ＨＣＮＴがデクリメントされる。またＶＣＮＴＬＤに同期してカウント値ＶＣＮＴがデクリメントされる。なお図２１では、ｎは、（ＳＩＺＸ＋ＩＤＬＴＩＭ＋１）とすることができる。

２．４．２ ディスチャージ信号生成部
図２２に、ディスチャージ信号生成部３１０の回路構成例のブロック図を示す。各ブロックには、システムクロックＣＬＫが共通に供給される。

ディスチャージ信号生成部３１０には、空走期間設定レジスタ２６０−３の設定値ＩＤＬＴＩＭ＜１０：０＞と、表示ライン数設定レジスタ２６０−２の設定値ＳＩＺＹ＜８：０＞と、オフセット期間設定レジスタ２６０−８の設定値ＯＦＦＳＥＴ＜７：０＞とが入力される。またディスチャージ信号生成部３１０には、ＤＩＳ１Ａ期間設定レジスタ２６０−４の設定値ＤＩＳ１Ａ＜９：０＞、ＤＩＳ１Ｂ期間設定レジスタ２６０−５の設定値ＤＩＳ１Ｂ＜９：０＞、ＤＩＳ２Ａ期間設定レジスタ２６０−６の設定値ＤＩＳ２Ａ＜９：０＞、ＤＩＳ２Ｂ期間設定レジスタ２６０−７の設定値ＤＩＳ２Ｂ＜９：０＞が入力される。更にディスチャージ信号生成部３１０には、カウント値ＨＣＮＴ＜１１：０＞、ＶＣＮＴ＜８：０＞、１ライン時間のカウント値ＨＴ＜１１：０＞が入力される。

このようなディスチャージ信号生成部３１０は、ＬＰ生成部３４０、ＤＩＳ生成部３４２を含む。ＬＰ生成部３４０は、第１及び第２のラッチパルスＬＰＡ、ＬＰＢ、垂直同期信号ＹＤを生成する。ＤＩＳ生成部３４２は、ディスチャージ信号ＤＩＳ１Ａ、ＤＩＳ１Ｂ、ＤＩＳ２Ａ、ＤＩＳ２Ｂを生成する。

図２３に、ＬＰ生成部３４０の回路構成例のブロック図を示す。各ブロックには、システムクロックＣＬＫが共通に供給されているものとする。

ＬＰ生成部３４０では、ＤＣＬＫマスク生成回路ＤＭＡＳＫで生成されたＤＭが、ＬＰマスク生成回路ＬＰＭＡＳＫに供給される。ＬＰマスク生成回路ＬＰＭＡＳＫによって生成されたＬＰＭが、デコーダＤＥＣ２に入力される。デコーダＤＥＣ２の出力が、ＬＰ生成回路ＬＰＧでリタイミングされる。

図２４（Ａ）は、ＤＣＬＫマスク生成回路ＤＭＡＳＫの動作を説明するための真理値表の一例である。図２４（Ｂ）は、ＬＰマスク生成回路ＬＰＭＡＳＫの動作を説明するための真理値表の一例である。図２４（Ｃ）は、デコーダＤＥＣ２の動作を説明するための真理値表の一例である。

図２４（Ａ）、図２４（Ｂ）において、ＤＣＬＫマスク生成回路ＤＭＡＳＫ、ＬＰマスク生成回路ＬＰＭＡＳＫでは、図示しないＸＲＥＳＥＴ端子への入力信号がＬレベルのときリセットされ、システムクロックＣＬＫの立ち上がりに同期して動作する。ＤＣＬＫマスク生成回路ＤＭＡＳＫは、カウント値ＨＣＮＴが１、ＤＣＬＫ＿ＥＢがＨレベルのとき、ＤＭを１とする。ＬＰマスク生成回路ＬＰＭＡＳＫは、ＤＭが１、ＤＣＬＫ＿ＥＢがＨレベルのとき、ＬＰＭを１とする。

デコーダＤＥＣ２は、カウント値ＨＣＮＴが０で、ＬＰＭが０のとき、ｄｅｃ＿ｌｐａをＨレベルとする。またデコーダＤＥＣ２は、カウント値ＨＣＮＴがＯＦＦＳＥＴ以下で、かつＬＰＭが０のとき、ｄｅｃ＿ｌｐｂをＨレベルとする。従って、ＯＦＦＳＥＴの値だけ立ち上がりタイミングが異なり、立ち下がりタイミングが同じｄｅｃ＿ｌｐａ、ｄｅｃ＿ｌｐｂを生成することができる。なおデコーダＤＥＣ２は、カウント値ＨＣＮＴがＩＤＬＴＩＭ以下で、ＶＣＮＴがＳＩＺＹのとき、ｄｅｃ＿ｙｄをＨレベルにする。

またフリップフロップＹＤＦは、ＰＩＮＦＥＮＢがＬレベルのとき、クリアされる。フリップフロップＹＤＦの出力とｄｅｃ＿ｙｄとの論理和により、ＤＣＬＫ＿ＥＢの１サイクル分Ｈレベルの期間を長くしている。

ＬＰ生成回路ＬＰＧは、ＰＩＮＦＥＮＢがＬレベルのとき、クリアされる。そして、ＤＣＬＫ＿ＥＢに同期して、ｄｅｃ＿ｌｐａ、ｄｅｃ＿ｌｐｂ、上記の論理和結果をリタイミングしている。

図２５に、図２３に示すＬＰ生成部３４０の動作例のタイミング図を示す。ここでは、ＩＤＬＴＩＭが４（空走期間が５）、ＯＦＦＳＥＴが１の場合を示している。なお、図２５では、ＬＰ生成回路ＬＰＧが、ｄｅｃ＿ｌｐｂのＨレベルがそのまま出力されるように第２のラッチパルスＬＰＢをリタイミングしている。

図２６に、ＤＩＳ生成部３４２の回路構成例のブロック図を示す。各ブロックには、システムクロックＣＬＫが共通に供給されているものとする。

ＤＩＳ生成部３４２は、トリガ生成回路ＴＲＧと、ＤＩＳリタイミング回路ＤＩＳＲとを含む。トリガ生成回路ＴＲＧは、カウント値ＨＴ＜１１：０＞、ＨＣＮＴ＜１１：０＞、第１のラッチパルスＬＰＡ、各ディスチャージ期間設定レジスタの設定値ＤＩＳ１Ａ＜９：０＞、ＤＩＳ１Ｂ＜９：０＞、ＤＩＳ２Ａ＜９：０＞、ＤＩＳ２Ｂ＜９：０＞に基づいて、ディスチャージ信号ＤＩＳ１Ａ、ＤＩＳ１Ｂ、ＤＩＳ２Ａ、ＤＩＳ２ＢをＨレベルにセットするためのトリガ、Ｌレベルにリセットするためのトリガを生成する。

図２７に、トリガ生成回路ＴＲＧの動作を説明するための真理値表の一例を示す。図２７では、条件の項目が真のとき、信号名の項目に示す各信号がＨレベルになる。例えば、１ライン時間のカウント値ＨＴとＤＩＳ１Ａ期間設定レジスタ２６０−４の設定値ＤＩＳ１Ａとの差が、カウント値ＨＣＮＴと一致したとき、ＤＩＳ１Ａ＿ＬＴＲＧがＨレベルになることを示している。ＤＩＳ１Ａ＿ＬＴＲＧは、ディスチャージ信号ＤＩＳ１ＡをＬレベルにリセットするためのトリガである。他のＤＩＳ１Ｂ＿ＬＴＲＧ、ＤＩＳ２Ａ＿ＬＴＲＧ、ＤＩＳ２Ｂ＿ＬＴＲＧも同様に出力される。また各ディスチャージ信号をＨレベルにセットするためのトリガであるＤＩＳ１Ａ＿ＨＴＲＧ、ＤＩＳ１Ｂ＿ＨＴＲＧ、ＤＩＳ２Ａ＿ＨＴＲＧ、ＤＩＳ２Ｂ＿ＨＴＲＧも同様に出力される。

ＤＩＳリタイミング回路ＤＩＳＲは、ＤＣＬＫ＿ＥＢに同期して、ＤＩＳ１Ａ＿ＨＴＲＧによりセットされ、ＤＩＳ１Ａ＿ＬＴＲＧによりリセットされるディスチャージ信号ＤＩＳ１Ａを出力する。ＤＩＳリタイミング回路ＤＩＳＲは、ＤＣＬＫ＿ＥＢに同期して、ＤＩＳ１Ｂ＿ＨＴＲＧによりセットされ、ＤＩＳ１Ｂ＿ＬＴＲＧによりリセットされるディスチャージ信号ＤＩＳ１Ｂを出力する。ＤＩＳリタイミング回路ＤＩＳＲは、ＤＣＬＫ＿ＥＢに同期して、ＤＩＳ２Ａ＿ＨＴＲＧによりセットされ、ＤＩＳ２Ａ＿ＬＴＲＧによりリセットされるディスチャージ信号ＤＩＳ２Ａを出力する。ＤＩＳリタイミング回路ＤＩＳＲは、ＤＣＬＫ＿ＥＢに同期して、ＤＩＳ２Ｂ＿ＨＴＲＧによりセットされ、ＤＩＳ２Ｂ＿ＬＴＲＧによりリセットされるディスチャージ信号ＤＩＳ２Ｂを出力する。

図２８に、オフセット期間が０の場合のＤＩＳ生成部３４２の動作例のタイミング図を示す。ここでは空走期間が５、オフセット期間が０、ＤＩＳ１Ａ期間設定レジスタ２６０−４の設定値ＤＩＳ１Ａ＜９：０＞が４、ＤＩＳ１Ｂ期間設定レジスタ２６０−５の設定値ＤＩＳ１Ｂ＜９：０＞が４、ＤＩＳ２Ａ期間設定レジスタ２６０−６の設定値ＤＩＳ２Ａ＜９：０＞が３、ＤＩＳ２Ｂ期間設定レジスタ２６０−７の設定値ＤＩＳ２Ｂ＜９：０＞が３であるものとする。

図２９に、オフセット期間が２の場合のＤＩＳ生成部３４２の動作例のタイミング図を示す。

図２８及び図２９に示すように、ディスチャージ信号ＤＩＳ１Ｂ、ＤＩＳ２ＢをＨレベルにセットするトリガの発生タイミングは、オフセット期間設定レジスタの設定値に応じて定まる。一方、ディスチャージ信号ＤＩＳ１Ｂ、ＤＩＳ２ＢをＬレベルにリセットするトリガの発生タイミングは、ＤＩＳ１Ｂ、ＤＩＳ２Ｂ期間設定レジスタの設定値に応じて定まる。そして、ディスチャージ信号ＤＩＳ１Ｂ、ＤＩＳ２ＢをＨレベルにセットするトリガのタイミングを変更することで、ディスチャージ信号ＤＩＳ１Ｂ、ＤＩＳ２Ｂを、それぞれディスチャージ信号ＤＩＳ１Ａ、ＤＩＳ２Ａに先行して変化させることができる。

２．４．３ 階調クロック生成部
図３０に、階調クロック生成部３２０の回路構成例のブロック図を示す。なお階調クロック生成部３２０の各部は、共通にシステムクロックＣＬＫ（図示せず）が入力され、各部は該システムクロックＣＬＫに同期して動作する。

階調クロック生成部３２０は、第１のＧＣＬＫ生成部４００、第２のＧＣＬＫ生成部４１０を含む。第１のＧＣＬＫ生成部４００は、Ｒ成分用階調クロック生成部として機能するＧＣＬＫカウンタ４００−Ｒ、Ｇ成分用階調クロック生成部として機能するＧＣＬＫカウンタ４００−Ｇ、Ｂ成分用階調クロック生成部として機能するＧＣＬＫカウンタ４００−Ｂを含む。ＧＣＬＫカウンタ４００−Ｒ〜４００−Ｂは、それぞれ同様の構成である。

第２のＧＣＬＫ生成部４１０は、第１のＧＣＬＫ生成部４００と同様の構成である。即ち第２のＧＣＬＫ生成部４１０は、Ｒ成分用階調クロック生成部として機能するＧＣＬＫカウンタ４１０−Ｒ（図示せず）、Ｇ成分用階調クロック生成部として機能するＧＣＬＫカウンタ４１０−Ｇ（図示せず）、Ｂ成分用階調クロック生成部として機能するＧＣＬＫカウンタ４１０−Ｂ（図示せず）を含む。

ＧＣＬＫカウンタ４００−Ｒには、Ｒ成分用階調パルス設定レジスタ２６２−Ｒの第１〜第１５の階調パルス設定レジスタ２６２−Ｒ−１〜２６２−Ｒ−１５のいずれかの設定データＧＲＡ＜７：０＞が入力される。またＧＣＬＫカウンタ４００−Ｒには、ディスチャージ信号ＤＩＳ１Ａの立ち下がりエッジを示すディスチャージエンド信号ＤＩＳ１ＡＥＮＤ、ドライバＩ／Ｆ２２０のイネーブル信号であるＩＦイネーブル信号ＰＩＮＦＥＮＢ、ドットクロックＤＣＬＫの立ち下がりエッジを示すＤＣＬＫエッジ信号ＤＣＬＫ＿ＥＢが入力される。更にＧＣＬＫカウンタ４００−Ｒは、Ｒ成分用の階調クロックＧＣＬＫＲＡと、次の階調パルス設定レジスタを選択するためのＳＥＬＧＲＡ＜３：０＞とを出力する。

ＧＣＬＫカウンタ４００−Ｇ、４００−ＢもＧＣＬＫカウンタ４００−Ｒと同様であり、Ｒ成分用の信号に代えてＧ成分用又はＢ成分用の信号が入力又は出力されるため、説明を省略する。

また第２のＧＣＬＫ生成部４１０のＧＣＬＫカウンタ４１０−Ｒ、ＧＣＬＫカウンタ４１０−Ｇ、４１０−ＢもＧＣＬＫカウンタ４００−Ｒと同様であるため、説明を省略する。但し、第２のＧＣＬＫ生成部４１０には、ディスチャージエンド信号ＤＩＳ１ＡＥＮＤに代えて、ディスチャージ信号ＤＩＳ１Ｂの立ち下がりエッジを示すディスチャージエンド信号ＤＩＳ１ＢＥＮＤが入力される。

ディスチャージエンド信号ＤＩＳ１ＡＥＮＤ、ＤＩＳ１ＢＥＮＤは、図２６に示すＤＩＳ生成部３４２によって生成される。

図３１に、ＧＣＬＫカウンタの回路構成例のブロック図を示す。

図３１に示すＧＣＬＫカウンタは、図３０に示すＧＣＬＫカウンタ４００−Ｒ、４００−Ｇ、４００−Ｂ、４１０−Ｒ、４１０−Ｇ、４１０−Ｂと同じ構成である。図３１に示す各回路部には、システムクロックＣＬＫが入力され、クリア信号ＸＣＬＲにより内部状態が初期化されるものとする。

ＧＣＬＫカウンタは、パルス幅カウンタＣＮＴ１、階調カウンタＣＮＴ２を含む。パルス幅カウンタＣＮＴ１は、設定データＧ＜７：０＞をデクリメントすることで、次の階調パルスのエッジまでの間隔をカウントする。即ちパルス幅カウンタＣＮＴ１は、階調パルス設定レジスタの設定データＧ＜７：０＞をデクリメントして０となったときが次の階調パルスのエッジとなるように階調パルスを出力する。

図３２（Ａ）に、パルス幅カウンタＣＮＴ１の動作の真理値表を示す。

図３２（Ａ）では、ＣＬＫ端子に入力される図示しないシステムクロックＣＬＫに同期して動作することを示す。例えばＬＤ端子に入力されるロード信号がＨレベル（１）のとき、システムクロックＣＬＫの立ち上がりに同期して設定データＧ＜７：０＞がロードされることを示している。また例えばロード信号がＬレベル（０）で、Ｅ端子に入力されるイネーブル信号がＨレベルのとき、カウント値ＧＣＮＴ１＜７：０＞をシステムクロックＣＬＫの立ち上がりに同期してデクリメントすることを示している。

図３１において、階調カウンタＣＮＴ２は、現在の階調パルスを特定するためのカウンタである。即ち階調カウンタＣＮＴ２は、現在の階調パルスを特定するためのパルス番号であるカウント値ＧＣＮＴ２＜３：０＞をカウントアップし、カウント値ＧＣＮＴ２＜３：０＞が１５になったときに階調パルスの出力を停止する。カウント値ＧＣＮＴ２＜３：０＞により、パルス幅カウンタＣＮＴ１によりデクリメントされるパルス番号の設定データが特定される。

図３２（Ｂ）に、階調カウンタＣＮＴ２の動作の真理値表を示す。図３２（Ｂ）では、ＣＬＫ端子に入力される図示しないシステムクロックＣＬＫに同期して動作することを示す。例えばＬＤ端子に入力されるロード信号がＨレベル（１）のとき、システムクロックＣＬＫの立ち上がりに同期してロード値ＬＤＶＡＬＵＥ＜３：０＞がロードされることを示している。また例えばロード信号がＬレベルで、Ｅ端子に入力されるイネーブル信号がＨレベルのとき、カウント値ＧＣＮＴ２＜３：０＞をシステムクロックＣＬＫの立ち上がりに同期してインクリメントすることを示している。

このようなパルス幅カウンタＣＮＴ１及び階調カウンタＣＮＴ２は、デコーダＤＥＣ３によりイネーブル制御及びロード制御が行われる。

デコーダＤＥＣ３には、パルス幅カウンタＣＮＴ１からのカウント値ＧＣＮＴ１＜７：０＞、階調カウンタＣＮＴ２からのカウント値ＧＣＮＴ２＜３：０＞、イネーブル信号ＥＮＢ、カウント開始信号ＣＮＴＳＴＡＲＴ等が入力される。そして、デコーダＤＥＣ３は、パルス幅カウンタロード信号ＧＣＮＴ１ＬＤ、パルス幅カウンタイネーブル信号ＧＣＮＴ１＿Ｅ、階調カウンタロード信号ＧＣＮＴ２ＬＤ、プレ階調クロックＰＲＥＧＣＬＫを出力する。パルス幅カウンタロード信号ＧＣＮＴ１ＬＤは、パルス幅カウンタＣＮＴ１のＬＤ端子と、階調カウンタＣＮＴ２のＥ端子とに供給される。パルス幅カウンタイネーブル信号ＧＣＮＴ１＿Ｅは、パルス幅カウンタＣＮＴ１のＥ端子に供給される。階調カウンタロード信号ＧＣＮＴ２ＬＤは、階調カウンタＣＮＴ２のＬＤ端子に供給される。

図３２（Ｃ）に、デコーダＤＥＣ３の動作の真理値表を示す。図３２（Ｃ）では、条件の項目が真のとき、信号名の項目に示す各信号がＨレベルになる。

カウント開始信号ＣＮＴＳＴＡＲＴがＨレベル、或いはカウント値ＧＣＮＴ２が１５ではなく、かつカウント値ＧＣＮＴ１が０で、イネーブル信号ＥＮＢがＨレベルのとき、パルス幅カウンタロード信号ＧＣＮＴ１ＬＤがＨレベルになることを示す。このとき、パルス幅カウンタＣＮＴ１がＧ＜７：０＞をロードし、階調カウンタＣＮＴ２がカウント値ＧＣＮＴ２＜３：０＞をカウントアップする。

同様に、カウント値ＧＣＮＴ２が１５ではなく、かつイネーブル信号ＥＮＢがＨレベルのとき、パルス幅カウンタイネーブル信号ＧＣＮＴ１＿ＥがＨレベルになることを示す。このとき、パルス幅カウンタＣＮＴ１が、カウント値ＧＣＮＴ１＜３：０＞をデクリメントする。

またカウント開始信号ＣＮＴＳＴＡＲＴがＨレベル、或いはカウント値ＧＣＮＴ１が０で、かつＧ＜７：０＞が０で、イネーブル信号ＥＮＢがＨレベルのとき、階調カウンタロード信号ＧＣＮＴ２ＬＤがＨレベルになることを示す。このとき、階調カウンタＣＮＴ２がロード値ＬＤＶＡＬＵＥ＜３：０＞をロードする。

更にカウント値ＧＣＮＴ１＜７：０＞が１のとき、プレ階調クロックＰＲＥＧＣＬＫがＨレベルとなる。

このようにデコーダＤＥＣ３は、イネーブル信号ＥＮＢがＨレベルのときに、パルス幅カウンタロード信号ＧＣＮＴ１ＬＤ、パルス幅カウンタイネーブル信号ＧＣＮＴ１＿Ｅ、階調カウンタロード信号ＧＣＮＴ２ＬＤを更新する。デコーダＤＥＣ３のイネーブル信号ＥＮＢがＤＣＬＫエッジ信号ＤＣＬＫ＿ＥＢであるため、パルス幅カウンタＣＮＴ１はドットクロックＤＣＬＫ単位でデクリメントされることを意味する。即ち図３１に示すＧＣＬＫカウンタは、ドットクロックＤＣＬＫ単位でそのエッジの位置を調整できる階調クロックＧＣＬＫを出力できる。

図３３に、図３０、図３１、図３２（Ａ）〜図３２（Ｃ）に示す構成の階調クロック生成部３２０の動作例のタイミング図を示す。なお図３３では、各階調パルスの立ち下がりエッジで、基準タイミングと階調パルスとの間隔、又は各階調パルスの間隔が設定されるものとする。

各ＧＣＬＫカウンタでは、ディスチャージ信号の立ち下がりエッジを基準にディスチャージエンド信号ＤＩＳＥＮＤがＨレベルとなることで、カウント開始信号ＣＮＴＳＴＡＲＴがＨレベルとなる。そして、パルス幅カウンタＣＮＴ１には、第１のパルス幅設定レジスタの設定データＧ＜７：０＞がロードされる。パルス幅カウンタＣＮＴ１は、ＤＣＬＫエッジ信号ＤＣＬＫ＿ＥＢ（イネーブル信号ＥＮＢ）がＨレベルのときカウント値ＧＣＮＴ１＜７：０＞をデクリメントする。カウント値ＧＣＮＴ１＜７：０＞が１のとき、デコーダＤＥＣ３は、プレ階調クロックＰＲＥＧＣＬＫをＨレベルとする。

そしてカウント値ＧＣＮＴ１＜７：０＞が０となったことを条件として、次の第２の階調パルス設定レジスタの設定値がパルス幅カウンタＣＮＴ１にロードされ、同時に階調カウンタＣＮＴ２はカウント値ＧＣＮＴ２＜３：０＞をインクリメントする。

プレ階調クロックＰＲＥＧＣＬＫは、リタイミング回路によりリタイミングされて、階調クロックＧＣＬＫとして出力される。

なおカウント値ＧＣＮＴ２＜３：０＞はインクリメンタＩＮＣでインクリメントされ、ＳＥＬＧ＜３：０＞として設定レジスタ部２５０に供給される。図３０において設定レジスタ部２５０は、例えばＧＣＬＫカウンタ４００−ＲからのＳＥＬＧＲＡ＜３：０＞、又はＧＣＬＫカウンタ４１０−ＲからのＳＥＬＧＲＢ＜３：０＞を受け付けると、該ＳＥＬＧＲＡ＜３：０＞又はＳＥＬＧＲＢ＜３：０＞により特定される階調パルス設定レジスタをデコーダ４５０−Ｒにより解析し、該当する階調パルス設定レジスタの設定データをＧＲ＜７：０＞、又はＧＲＢ＜７：０＞としてＧＣＬＫカウンタ４００−Ｒ又はＧＣＬＫカウンタ４１０−Ｒに戻す。

ＧＣＬＫカウンタは、以上のような動作を一水平走査期間ごとに行う。

なおＧＣＬＫカウンタでは、設定データＧ＜７：０＞が０のとき、コンパレータＣＭＰの出力がＨレベルとなる。コンパレータＣＭＰの出力がＨレベルのとき、ロード値ＬＤＶＡＬＵＥ＜３：０＞が１５となる。従って階調カウンタＣＮＴ２は、それ以降の階調パルスの出力を停止する。即ち、第ｐ（１≦ｐ≦Ｎ−１、ｐは整数）の階調パルス設定レジスタの設定値が所定の値（例えば０）のとき、第（ｐ＋１）〜第Ｎの階調パルスの生成を省略するということができる。

なお図３０では、Ｒ成分用階調パルス設定レジスタ２６２−Ｒが、第１及び第２のＧＣＬＫ生成部４００、４１０において共用されるため、ＧＲＡ＜７：０＞の値とＧＲＢ＜７：０＞の値とは同じである。同様に、Ｇ成分用階調パルス設定レジスタ２６２−Ｇが、第１及び第２のＧＣＬＫ生成部４００、４１０において共用されるため、ＧＧＡ＜７：０＞の値とＧＧＢ＜７：０＞の値とは同じである。Ｂ成分用階調パルス設定レジスタ２６２−Ｂが、第１及び第２のＧＣＬＫ生成部４００、４１０において共用されるため、ＧＢＡ＜７：０＞の値とＧＢＢ＜７：０＞の値とは同じである。

図３４に、階調パルスの出力が省略される場合の動作例のタイミング図を示す。

図３４では、第５の階調パルス設定レジスタの設定値が０に設定される場合の動作例を示している。即ち、カウント値ＧＣＮＴ２＜３：０＞が４のとき第５の階調パルス設定レジスタの設定値が０であるため、第６〜第１５の階調パルスの出力が省略されている。こうすることで、階調レベルが少なくて済む場合にも容易に適用できる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の有機ＥＬパネルの駆動に適用されるものに限らず、他のエレクトロクミネッセンス、液晶表示パネル、プラズマディスプレイ装置の駆動に適用可能である。

また上述した実施の形態では、表示コントローラが２つの水平側ブランキング調整信号、２つの階調クロックを出力するものとして説明したが、これに限定されるものではない。例えば表示コントローラが、３以上の上記信号又はクロックを出力する場合も同様に実現できる。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態の表示システムの構成例のブロック図。 有機ＥＬ素子の構造の説明図。 図１のデータドライバの構成例のブロック図。 図１の走査ドライバの構成例のブロック図。 有機ＥＬ素子の電気的な等価回路図の一例を示す図。 ディスチャージ動作を説明するための説明図。 表示コントローラとカスケード接続された２つのドライバとの接続関係の一例を示す図。 本実施形態における表示コントローラの構成の概要を示すブロック図。 第１及び第２の水平ブランキング期間設定レジスタ、第１及び第２の垂直ブランキング期間設定レジスタの説明図。 オフセット期間設定レジスタによって設定される位相差の説明図。 水平表示ドット数の説明図。 本実施形態における表示コントローラの動作原理の説明図。 本実施形態における表示コントローラの構成の概要のブロック図。 設定レジスタ部の構成例のブロック図。 ドライバ信号生成部の構成例のブロック図。 階調クロック生成部によって生成される階調クロックの説明図。 有機ＥＬの階調特性の一例を示す図。 図１６に示す階調クロックを用いてＰＷＭ信号を生成する動作例のタイミング図。 フレームカウンタの回路構成例のブロック図。 図２０（Ａ）はＨＣＮＴカウンタの動作を説明するための真理値表の一例を示す図。図２０（Ｂ）はＶＣＮＴカウンタの動作を説明するための真理値表の一例を示す図。図２０（Ｃ）は図１９のデコーダの動作を説明するための真理値表の一例を示す図。 図１９に示すフレームカウンタの動作例のタイミング図。 ディスチャージ信号生成部の回路構成例のブロック図。 ＬＰ生成部の回路構成例のブロック図。 図２４（Ａ）は図２３のＤＣＬＫマスク生成回路の動作を説明するための真理値表の一例を示す図。図２４（Ｂ）は図２３のＬＰマスク生成回路の動作を説明するための真理値表の一例を示す図。図２４（Ｃ）は図２３のデコーダの動作を説明するための真理値表の一例を示す図。 図２３に示すＬＰ生成部の動作例のタイミング図。 ＤＩＳ生成部の回路構成例のブロック図。 図２６のトリガ生成回路の動作を説明するための真理値表の一例を示す図。 オフセット期間が０の場合のＤＩＳ生成部の動作例のタイミング図。 オフセット期間が２の場合のＤＩＳ生成部の動作例のタイミング図。 階調クロック生成部の回路構成例のブロック図。 図３０のＧＣＬＫカウンタの回路構成例のブロック図。 図３２（Ａ）は図３１のパルス幅カウンタの動作の真理値表を示す図。図３２（Ｂ）は図３１の階調カウンタの動作の真理値表を示す図。図３２（Ｃ）は図３１のデコーダの動作の真理値表を示す図。 階調クロック生成部の動作例のタイミング図。 階調パルスの出力が省略される場合の動作例のタイミング図。

符号の説明

１００ ラッチパルス生成部、１１０ ブランキング調整信号生成部、
１２０ 階調クロック生成部、１３０ 垂直同期信号生成部、
１５０ オフセット期間設定レジスタ、
１５２ 第１の水平ブランキング期間設定レジスタ、
１５４ 第２の水平ブランキング期間設定レジスタ、
１５６ 第１の垂直ブランキング期間設定レジスタ、
１５８ 第２の垂直ブランキング期間設定レジスタ、
１６０ 階調パルス設定レジスタ、ＤＣＬＫ ドットクロック、
ＤＩＳ１Ａ ディスチャージ信号（第１の水平側ブランキング調整信号）、
ＤＩＳ１Ｂ ディスチャージ信号（第２の水平側ブランキング調整信号）、
ＤＩＳ２Ａ ディスチャージ信号（第１の垂直側ブランキング調整信号）、
ＤＩＳ２Ｂ ディスチャージ信号（第２の垂直側ブランキング調整信号）、
ＧＣＬＫＡ 第１の階調クロック、ＧＣＬＫＢ 第２の階調クロック、
ＬＰＡ 第１のラッチパルス、ＬＰＢ 第２のラッチパルス、ＹＤ 垂直同期信号

Claims (9)

1. 複数の走査線及び複数のデータ線を含む表示パネルの前記データ線を駆動する第１及び第２のデータドライバを制御するための表示コントローラであって、
   各水平ブランキング期間内に１水平走査期間を特定する第１及び第２のラッチパルスのパルスが出力される第１及び第２の水平ブランキング期間を設定するための第１及び第２の水平側ブランキング調整信号を生成するブランキング調整信号生成部と、
   １水平走査期間の開始タイミングを基準に第１及び第２の水平側ブランキング調整信号が変化するまでの期間が設定される第１及び第２の水平ブランキング期間設定レジスタと、
   前記第１の水平側ブランキング調整信号により定められる所定期間内に第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する第１の階調クロックと、前記第２の水平側ブランキング調整信号により定められる所定期間内に第１〜第Ｎの階調パルスを有する第２の階調クロックとを生成する階調クロック生成部とを含み、
   前記ブランキング調整信号生成部が、
   前記開始タイミングを基準に前記第１の水平ブランキング期間設定レジスタの設定値に対応した期間が経過したとき、前記第１の水平側ブランキング調整信号を変化させると共に、
   前記開始タイミングを基準に前記第２の水平ブランキング期間設定レジスタの設定値に対応した期間が経過したとき、前記第２の水平側ブランキング調整信号を変化させ、
   前記第１の水平側ブランキング調整信号及び前記第１の階調クロックを、該第１の水平側ブランキング調整信号及び第１の階調クロックに基づいてパルス幅変調された信号を用いて前記データ線を駆動する前記第１のデータドライバに対して出力し、
   前記第２の水平側ブランキング調整信号及び前記第２の階調クロックを、該第２の水平側ブランキング調整信号及び第２の階調クロックに基づいてパルス幅変調された信号を用いて前記データ線を駆動する前記第２のデータドライバに対して出力することを特徴とする表示コントローラ。
2. 請求項１において、
   前記第１の階調クロックが有する各階調パルスのエッジを設定するための階調パルス設定レジスタを含み、
   前記階調クロック生成部が、
   前記第１の水平側ブランキング調整信号の変化タイミングを起点とし次の第１の水平側ブランキング調整信号の変化タイミングで終了する所定期間内に、前記第１の水平側ブランキング調整信号の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔が前記階調パルス設定レジスタの設定値に基づいて設定された第１〜第Ｎの階調パルスを有する第１の階調クロックを生成すると共に、
   前記第２の水平側ブランキング調整信号の変化タイミングを起点とし次の第２の水平側ブランキング調整信号の変化タイミングで終了する所定期間内に、前記第２の水平側ブランキング調整信号の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔が前記階調パルス設定レジスタの設定値に基づいて設定された第１〜第Ｎの階調パルスを有する第２の階調クロックを生成することを特徴とする表示コントローラ。
3. 請求項１又は２において、
   前記第１及び第２の水平側ブランキング調整信号の位相差が設定されるオフセット期間設定レジスタを含み、
   前記ブランキング調整信号生成部が、
   前記第１の水平側ブランキング調整信号を基準に前記オフセット期間設定レジスタの設定値に対応した位相差の期間だけ先行して変化する第２の水平側ブランキング調整信号を生成することを特徴とする表示コントローラ。
4. 請求項１乃至３のいずれかにおいて、
   １水平走査期間の開始タイミングを基準に各垂直ブランキング期間内に各ラッチパルスのパルスが出力される第１及び第２の垂直ブランキング期間を設定するための第１及び第２の垂直側ブランキング調整信号が変化するまでの期間が設定される第１及び第２の垂直ブランキング期間設定レジスタを含み、
   前記ブランキング調整信号生成部が、
   前記開始タイミングを基準に第１の垂直ブランキング期間設定レジスタの設定値に対応した期間が経過したときに前記第１の垂直側ブランキング調整信号を変化させると共に、
   前記開始タイミングを基準に第２の垂直ブランキング期間設定レジスタの設定値に対応した期間が経過したときに前記第２の垂直側ブランキング調整信号を変化させ、
   前記第１及び第２の水平側ブランキング調整信号及び前記第１及び第２の垂直側ブランキング調整信号に基づいてディスチャージされる表示素子を有する前記表示パネルの走査線を駆動する第１及び第２の走査ドライバに対して、前記第１及び第２の垂直側ブランキング調整信号をそれぞれ出力することを特徴とする表示コントローラ。
5. 複数の走査線と、
   複数のデータ線と、
   各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１とによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、
   前記複数の走査線を走査する走査ドライバと、
   前記複数のデータ線を駆動する第１及び第２のデータドライバと、
   請求項１乃至３のいずれか記載の表示コントローラとを含み、
   前記表示コントローラが、
   前記第１の水平側ブランキング調整信号及び前記第１の階調クロックを、前記第１のデータドライバに対して出力すると共に、
   前記第２の水平側ブランキング調整信号及び前記第２の階調クロックを、前記第２のデータドライバに対して出力することを特徴とする表示システム。
6. 複数の走査線と、
   複数のデータ線と、
   各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１とによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、
   前記複数の走査線を走査する第１及び第２の走査ドライバと、
   前記複数のデータ線を駆動する第１及び第２のデータドライバと、
   請求項４記載の表示コントローラとを含み、
   前記表示コントローラが、
   前記第１及び第２の水平側ブランキング調整信号それぞれを、前記第１及び第２のデータドライバに対して出力すると共に、
   前記第１及び第２の垂直側ブランキング調整信号それぞれを、前記第１及び第２の走査ドライバに対して出力し、
   前記複数のエレクトロルミネセンス素子が、
   前記第１及び第２の水平側ブランキング調整信号と前記第１及び第２の垂直側ブランキング調整信号とに基づいてディスチャージされることを特徴とする表示システム。
7. 複数の走査線及び複数のデータ線を含む表示パネルの前記データ線を駆動する第１及び第２のデータドライバを制御するための表示制御方法であって、
   第１の水平ブランキング期間を設定するための第１の水平側ブランキング調整信号を、該第１の水平側ブランキング調整信号が変化するまでの期間が設定される第１の水平ブランキング期間設定レジスタの設定値に基づいて生成すると共に、
   第２の水平ブランキング期間を設定するための前記第２の水平側ブランキング調整信号を、該第２の水平側ブランキング調整信号が変化するまでの期間が設定される第２の水平ブランキング期間設定レジスタの設定値に基づいて生成し、
   前記第１の水平側ブランキング調整信号及び該第１の水平側ブランキング調整信号により定められる所定期間内に第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する第１の階調クロックを、該第１の水平側ブランキング調整信号及び第１の階調クロックに基づいてパルス幅変調された信号を用いて前記データ線を駆動する前記第１のデータドライバに対して出力すると共に、
   前記第２の水平側ブランキング調整信号及び該第２の水平側ブランキング調整信号により定められる所定期間内に第１〜第Ｎの階調パルスを有する第２の階調クロックを、該第２の水平側ブランキング調整信号及び第２の階調クロックに基づいてパルス幅変調された信号を用いて前記データ線を駆動する前記第２のデータドライバに対して出力し、
   前記第１の水平ブランキング期間が、
   １水平走査期間の開始タイミングを基準に１水平走査期間を特定する第１のラッチパルスのパルスが出力される期間であり、
   前記第２の水平ブランキング期間が、
   前記開始タイミングを基準に１水平走査期間を特定する第２のラッチパルスのパルスが出力される期間であることを特徴とする表示制御方法。
8. 請求項７において、
   前記第１及び第２の水平側ブランキング調整信号の位相差が設定されるオフセット期間設定レジスタの設定値に基づいて、前記第１の水平側ブランキング調整信号を基準に前記オフセット期間設定レジスタの設定値に対応した位相差の期間だけ先行して変化する第２の水平側ブランキング調整信号を生成することを特徴とする表示制御方法。
9. 請求項７又は８において、
   前記第１の水平側ブランキング調整信号の変化タイミングを起点とし次の第１の水平側ブランキング調整信号の変化タイミングで終了する所定期間内に、前記第１の水平側ブランキング調整信号の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数、Ｎは２以上の整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔が前記階調パルス設定レジスタの設定値に基づいて設定された第１〜第Ｎの階調パルスを有する第１の階調クロックを生成すると共に、
   前記第２の水平側ブランキング調整信号の変化タイミングを起点とし次の第２の水平側ブランキング調整信号の変化タイミングで終了する所定期間内に、前記第２の水平側ブランキング調整信号の変化タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔が前記階調パルス設定レジスタの設定値に基づいて設定された第１〜第Ｎの階調パルスを有する第２の階調クロックを生成することを特徴とする表示制御方法。

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