JP2002223564A - 電圧変換回路及びこれを備えた半導体集積回路装置 - Google Patents
電圧変換回路及びこれを備えた半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】パルス幅可変方式を採用した従来の電圧変換回
路は、制御回路として高速なカウンタ回路等を必要とす
るので自身の消費電力が大きく、低電圧駆動が可能な集
積回路に対して電源電圧を供給する電圧変換回路として
不適当である。 【解決手段】本発明に係る電圧変換回路は、パルス幅一
定の基準パルス信号を生成する基準パルス信号生成回路
２０１と、前記基準パルス信号を所定時間だけ遅らせる
第１遅延回路２０２と、第１遅延回路２０２の出力信号
を任意時間だけ遅らせる第２遅延回路２１０とから成る
出力パルス信号生成回路２００を有しており、この出力
パルス信号生成回路２００で生成されるパルス周期可変
の出力パルス信号Ｄoutのパルス周期に応じて、その出
力電圧を変化させる構成である。
路は、制御回路として高速なカウンタ回路等を必要とす
るので自身の消費電力が大きく、低電圧駆動が可能な集
積回路に対して電源電圧を供給する電圧変換回路として
不適当である。 【解決手段】本発明に係る電圧変換回路は、パルス幅一
定の基準パルス信号を生成する基準パルス信号生成回路
２０１と、前記基準パルス信号を所定時間だけ遅らせる
第１遅延回路２０２と、第１遅延回路２０２の出力信号
を任意時間だけ遅らせる第２遅延回路２１０とから成る
出力パルス信号生成回路２００を有しており、この出力
パルス信号生成回路２００で生成されるパルス周期可変
の出力パルス信号Ｄoutのパルス周期に応じて、その出
力電圧を変化させる構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に駆動電
圧を供給する電圧変換回路、及びこれを備えた半導体集
積回路装置に関する。
圧を供給する電圧変換回路、及びこれを備えた半導体集
積回路装置に関する。
【０００２】
【従来の技術】一般に、動作クロックに従って演算処理
等を実行する集積回路には、製造プロセスのばらつきや
電源変動、或いは温度変化等が生じても常に正常な動作
を行えるように、大きな設計マージンが設けられてい
る。つまり、上記した各種変動等によって回路の遅延時
間が増大した場合であっても、前記集積回路全体の動作
が前記動作クロックの１クロック内に収まるように設計
されている。また、上記した全ての条件が最悪の状態と
なっても正常な動作を行えるように、前記集積回路には
十分高い電源電圧が印加されている。
等を実行する集積回路には、製造プロセスのばらつきや
電源変動、或いは温度変化等が生じても常に正常な動作
を行えるように、大きな設計マージンが設けられてい
る。つまり、上記した各種変動等によって回路の遅延時
間が増大した場合であっても、前記集積回路全体の動作
が前記動作クロックの１クロック内に収まるように設計
されている。また、上記した全ての条件が最悪の状態と
なっても正常な動作を行えるように、前記集積回路には
十分高い電源電圧が印加されている。
【０００３】これらの大きな設計マージンや高い電源電
圧の印加は、集積回路の高速化や低消費電力化の妨げと
なる。そこで、集積回路の動作状況を検知して集積回路
の動作に必要最低限の駆動電圧を与えられるように電源
電圧の制御を行う電圧変換回路の開発が進められてい
る。
圧の印加は、集積回路の高速化や低消費電力化の妨げと
なる。そこで、集積回路の動作状況を検知して集積回路
の動作に必要最低限の駆動電圧を与えられるように電源
電圧の制御を行う電圧変換回路の開発が進められてい
る。
【０００４】図２４は従来の電圧変換回路の一例を示す
概略構成図である。なお、本図に示す電圧変換回路は特
開平１０−２４２８３１号公報に開示されている従来技
術である。本図に示すように、この電圧変換回路はデュ
ーティ比制御回路９０１、バッファ回路９０２、フィル
タ回路９０３、クリティカルパス回路９０４、遅延回路
９０５、正否判定回路９０６、及び加算器９０７を有し
ている。
概略構成図である。なお、本図に示す電圧変換回路は特
開平１０−２４２８３１号公報に開示されている従来技
術である。本図に示すように、この電圧変換回路はデュ
ーティ比制御回路９０１、バッファ回路９０２、フィル
タ回路９０３、クリティカルパス回路９０４、遅延回路
９０５、正否判定回路９０６、及び加算器９０７を有し
ている。
【０００５】デューティ比制御回路９０１はバッファ回
路９０２における出力電圧の可変動作を制御する回路で
あり、カウンタ９０１ａと比較回路９０１ｂとを有して
いる。カウンタ９０１ａは０〜２n−１（例えば、ｎ＝
６の場合は０〜６３）までの数を、供給されたクロック
信号（図示せず）の周期毎に１ずつカウントアップし、
そのカウント数をｎビットの信号ＮＡとして比較回路９
０１ｂに送出する。なお、カウント数２n−１の次は０
となる。また、比較回路９０１ｂには信号ＮＡの他に、
加算器９０７からｎビットの信号ＮＢが入力されてい
る。
路９０２における出力電圧の可変動作を制御する回路で
あり、カウンタ９０１ａと比較回路９０１ｂとを有して
いる。カウンタ９０１ａは０〜２n−１（例えば、ｎ＝
６の場合は０〜６３）までの数を、供給されたクロック
信号（図示せず）の周期毎に１ずつカウントアップし、
そのカウント数をｎビットの信号ＮＡとして比較回路９
０１ｂに送出する。なお、カウント数２n−１の次は０
となる。また、比較回路９０１ｂには信号ＮＡの他に、
加算器９０７からｎビットの信号ＮＢが入力されてい
る。
【０００６】比較回路９０１ｂはバッファ回路９０２を
構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトラン
ジスタＭ２のオン／オフ制御を行う回路であり、各トラ
ンジスタＭ１、Ｍ２のゲートには比較回路９０１ｂから
制御信号Ｘ１、Ｘ２がそれぞれ供給されている。なお、
比較回路９０１ｂは信号ＮＡが０となったときに制御信
号Ｘ１、Ｘ２の電圧レベルをＬレベルとし、信号ＮＡが
信号ＮＢと一致したときに制御信号Ｘ１、Ｘ２の電圧レ
ベルをＨレベルとする。
構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトラン
ジスタＭ２のオン／オフ制御を行う回路であり、各トラ
ンジスタＭ１、Ｍ２のゲートには比較回路９０１ｂから
制御信号Ｘ１、Ｘ２がそれぞれ供給されている。なお、
比較回路９０１ｂは信号ＮＡが０となったときに制御信
号Ｘ１、Ｘ２の電圧レベルをＬレベルとし、信号ＮＡが
信号ＮＢと一致したときに制御信号Ｘ１、Ｘ２の電圧レ
ベルをＨレベルとする。
【０００７】バッファ回路９０２を構成するＰＭＯＳト
ランジスタＭ１のソースには第１電源電圧が印加されて
おり、ＮＭＯＳトランジスタＭ２のソースには第２電源
電圧（ここでは接地電圧）が印加されている。また、両
トランジスタのドレインは互いに接続されており、その
接続ノードはバッファ回路９０２の出力端とされてい
る。
ランジスタＭ１のソースには第１電源電圧が印加されて
おり、ＮＭＯＳトランジスタＭ２のソースには第２電源
電圧（ここでは接地電圧）が印加されている。また、両
トランジスタのドレインは互いに接続されており、その
接続ノードはバッファ回路９０２の出力端とされてい
る。
【０００８】従って、制御信号Ｘ１、Ｘ２がＬレベルで
ある場合、ＰＭＯＳトランジスタＭ１はオンとなり、Ｎ
ＭＯＳトランジスタＭ２はオフとなるので、バッファ回
路９０２の出力電圧は第１電源電圧に等しくなる。一
方、制御信号Ｘ１、Ｘ２がＨレベルである場合、ＰＭＯ
ＳトランジスタＭ１はオフとなり、ＮＭＯＳトランジス
タＭ２はオンとなるので、バッファ回路９０２の出力電
圧は第２電源電圧（接地電圧）に等しくなる。すなわ
ち、バッファ回路９０２の出力電圧は信号ＮＡが０のと
きに立ち上がり、信号ＮＡが信号ＮＢに等しくなったと
きに立ち下がるパルス状の電圧信号Ｙとなる。
ある場合、ＰＭＯＳトランジスタＭ１はオンとなり、Ｎ
ＭＯＳトランジスタＭ２はオフとなるので、バッファ回
路９０２の出力電圧は第１電源電圧に等しくなる。一
方、制御信号Ｘ１、Ｘ２がＨレベルである場合、ＰＭＯ
ＳトランジスタＭ１はオフとなり、ＮＭＯＳトランジス
タＭ２はオンとなるので、バッファ回路９０２の出力電
圧は第２電源電圧（接地電圧）に等しくなる。すなわ
ち、バッファ回路９０２の出力電圧は信号ＮＡが０のと
きに立ち上がり、信号ＮＡが信号ＮＢに等しくなったと
きに立ち下がるパルス状の電圧信号Ｙとなる。
【０００９】この電圧信号Ｙは、インダクタンスＬ１及
びキャパシタＣ１から成るフィルタ回路９０３によって
平滑化されて出力電圧Ｚとなる。この出力電圧Ｚは同一
基板上に形成された内部回路（図示せず）に対して供給
され、前記内部回路の駆動電圧として利用される。ま
た、出力電圧Ｚはクリティカルパス回路９０４の電源電
圧としても利用される。
びキャパシタＣ１から成るフィルタ回路９０３によって
平滑化されて出力電圧Ｚとなる。この出力電圧Ｚは同一
基板上に形成された内部回路（図示せず）に対して供給
され、前記内部回路の駆動電圧として利用される。ま
た、出力電圧Ｚはクリティカルパス回路９０４の電源電
圧としても利用される。
【００１０】上記したバッファ回路９０２を構成するＰ
ＭＯＳトランジスタＭ１がオンとなり、ＮＭＯＳトラン
ジスタＭ２がオフとなる時間（すなわち、制御信号Ｘ
１、Ｘ２がＬレベルである時間）をオン時間Ｔ１とし、
ＰＭＯＳトランジスタＭ１がオフとなり、ＮＭＯＳトラ
ンジスタＭ２がオンとなる時間（すなわち、制御信号Ｘ
１、Ｘ２がＨレベルである時間）をオフ時間Ｔ２とする
と、フィルタ回路９０３の出力電圧Ｚは一般に、次の
（１）式によって求めることができる。
ＭＯＳトランジスタＭ１がオンとなり、ＮＭＯＳトラン
ジスタＭ２がオフとなる時間（すなわち、制御信号Ｘ
１、Ｘ２がＬレベルである時間）をオン時間Ｔ１とし、
ＰＭＯＳトランジスタＭ１がオフとなり、ＮＭＯＳトラ
ンジスタＭ２がオンとなる時間（すなわち、制御信号Ｘ
１、Ｘ２がＨレベルである時間）をオフ時間Ｔ２とする
と、フィルタ回路９０３の出力電圧Ｚは一般に、次の
（１）式によって求めることができる。
【数１】
【００１１】ここで、上式中のオン時間Ｔ１（右辺分
子）は電圧信号Ｙのパルス幅を表しており、オン時間Ｔ
１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）は電圧
信号Ｙのパルス周期を表している。すなわち、出力電圧
Ｚを制御するためには、電圧信号Ｙにおけるパルス幅と
パルス周期との比（以下、デューティ比と呼ぶ）を制御
すればよいことが分かる。
子）は電圧信号Ｙのパルス幅を表しており、オン時間Ｔ
１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）は電圧
信号Ｙのパルス周期を表している。すなわち、出力電圧
Ｚを制御するためには、電圧信号Ｙにおけるパルス幅と
パルス周期との比（以下、デューティ比と呼ぶ）を制御
すればよいことが分かる。
【００１２】上記構成から成る電圧変換回路では、加算
回路９０７から比較回路９０１ｂに入力される信号ＮＢ
の値を変えることによってオン時間Ｔ１（パルス幅）を
変化させ、バッファ回路９０２から出力される電圧信号
Ｙのデューティ比を制御している。これにより、前記内
部回路に供給する駆動電圧（出力電圧Ｚ）を制御するこ
とができる。（以下では、このようなデューティ比制御
方式をパルス幅可変方式と呼ぶ。）また、信号ＮＢを最
適値に設定する手段としては、クリティカルパス回路９
０４の動作速度を検出する方法が採用されている。
回路９０７から比較回路９０１ｂに入力される信号ＮＢ
の値を変えることによってオン時間Ｔ１（パルス幅）を
変化させ、バッファ回路９０２から出力される電圧信号
Ｙのデューティ比を制御している。これにより、前記内
部回路に供給する駆動電圧（出力電圧Ｚ）を制御するこ
とができる。（以下では、このようなデューティ比制御
方式をパルス幅可変方式と呼ぶ。）また、信号ＮＢを最
適値に設定する手段としては、クリティカルパス回路９
０４の動作速度を検出する方法が採用されている。
【００１３】クリティカルパス回路９０４は、出力電圧
Ｚが供給される内部回路の中でも信号の遅延が最も大き
いと考えられるパス回路を複製した回路である。前述し
た通り、このクリティカルパス回路９０４の電源電圧と
してはフィルタ回路９０３の出力電圧Ｚが印加されてい
る。すなわち、電源供給の対象となる内部回路の駆動電
圧がクリティカルパス回路９０４によってモニタされる
ことになる。なお、ここでは、クリティカルパス回路９
０４の動作可能電圧が前記内部回路の動作可能電圧であ
ると仮定している。
Ｚが供給される内部回路の中でも信号の遅延が最も大き
いと考えられるパス回路を複製した回路である。前述し
た通り、このクリティカルパス回路９０４の電源電圧と
してはフィルタ回路９０３の出力電圧Ｚが印加されてい
る。すなわち、電源供給の対象となる内部回路の駆動電
圧がクリティカルパス回路９０４によってモニタされる
ことになる。なお、ここでは、クリティカルパス回路９
０４の動作可能電圧が前記内部回路の動作可能電圧であ
ると仮定している。
【００１４】フィルタ回路９０３の出力電圧Ｚによって
クリティカルパス回路９０４が動作可能である場合、ク
リティカルパス回路９０４は正否判定回路９０６に対し
て所定のデータを送出する。このとき、正否判定回路９
０６にはクリティカルパス回路９０４から送出された前
記データが直接入力されるだけでなく、遅延回路９０５
によって前記データを所定時間だけ遅延させた遅延デー
タも入力される。
クリティカルパス回路９０４が動作可能である場合、ク
リティカルパス回路９０４は正否判定回路９０６に対し
て所定のデータを送出する。このとき、正否判定回路９
０６にはクリティカルパス回路９０４から送出された前
記データが直接入力されるだけでなく、遅延回路９０５
によって前記データを所定時間だけ遅延させた遅延デー
タも入力される。
【００１５】正否判定回路９０６に対してクリティカル
パス回路９０４から直接データが入力されない場合、正
否判定回路９０６は対象としている内部回路が正常に動
作していない、すなわち前記内部回路の駆動電圧（フィ
ルタ回路９０３の出力電圧Ｚ）が低過ぎると判断し、駆
動電圧を上げるために信号ＮＢの値を１だけ増加する信
号Ｓ１を加算器９０７に送出する。
パス回路９０４から直接データが入力されない場合、正
否判定回路９０６は対象としている内部回路が正常に動
作していない、すなわち前記内部回路の駆動電圧（フィ
ルタ回路９０３の出力電圧Ｚ）が低過ぎると判断し、駆
動電圧を上げるために信号ＮＢの値を１だけ増加する信
号Ｓ１を加算器９０７に送出する。
【００１６】また、正否判定回路９０６に対して遅延回
路９０５を介した遅延データが入力された場合、正否判
定回路９０６は対象としている内部回路に遅延を与えて
も正常に動作している、すなわち前記内部回路の駆動電
圧は高過ぎると判断し、駆動電圧を下げるために信号Ｎ
Ｂの値を１だけ減少させる信号Ｓ２を加算器９０７に送
出する。
路９０５を介した遅延データが入力された場合、正否判
定回路９０６は対象としている内部回路に遅延を与えて
も正常に動作している、すなわち前記内部回路の駆動電
圧は高過ぎると判断し、駆動電圧を下げるために信号Ｎ
Ｂの値を１だけ減少させる信号Ｓ２を加算器９０７に送
出する。
【００１７】また、正否判定回路９０６に対してクリテ
ィカルパス回路９０４から直接データは入力されるが、
遅延回路９０５を介した遅延データは入力されない場
合、正否判定回路９０６は対象としている内部回路には
最適な駆動電圧が供給されていると判断して、加算器９
０７には信号Ｓ１、Ｓ２を送出しない。
ィカルパス回路９０４から直接データは入力されるが、
遅延回路９０５を介した遅延データは入力されない場
合、正否判定回路９０６は対象としている内部回路には
最適な駆動電圧が供給されていると判断して、加算器９
０７には信号Ｓ１、Ｓ２を送出しない。
【００１８】正否判定回路９０６から信号Ｓ１が送出さ
れた場合、加算器９０７は信号ＮＢの現在値に１を加え
た値をデューティ比制御回路９０１に供給する。一方、
正否判定回路９０６から信号Ｓ２が送出された場合、加
算器９０７は信号ＮＢの現在値に−１を加えた値をデュ
ーティ比制御回路９０１に供給する。
れた場合、加算器９０７は信号ＮＢの現在値に１を加え
た値をデューティ比制御回路９０１に供給する。一方、
正否判定回路９０６から信号Ｓ２が送出された場合、加
算器９０７は信号ＮＢの現在値に−１を加えた値をデュ
ーティ比制御回路９０１に供給する。
【００１９】このように、上記構成から成る電圧変換回
路においては、クリティカルパス回路９０４、遅延回路
９０５、及び正否判定回路９０６によって電源供給の対
象としている内部回路の動作速度を検出し、検出した動
作速度が速過ぎる場合には前記内部回路の駆動電圧（出
力電圧Ｚ）を下げるように、逆に検出した動作速度が遅
過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）
を上げるように、電圧信号Ｙのデューティ比を制御して
いる。
路においては、クリティカルパス回路９０４、遅延回路
９０５、及び正否判定回路９０６によって電源供給の対
象としている内部回路の動作速度を検出し、検出した動
作速度が速過ぎる場合には前記内部回路の駆動電圧（出
力電圧Ｚ）を下げるように、逆に検出した動作速度が遅
過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）
を上げるように、電圧信号Ｙのデューティ比を制御して
いる。
【００２０】
【発明が解決しようとする課題】たしかに、上記構成か
ら成る電圧変換回路であれば、集積回路を構成する内部
回路の動作状況を検知して該内部回路の動作に必要最低
限の駆動電圧を供給できるので、前記集積回路の低消費
電力化に貢献することができる。また、出力電圧Ｚの可
変範囲も広いため、一般的な集積回路の降圧回路として
有益であることが分かる。
ら成る電圧変換回路であれば、集積回路を構成する内部
回路の動作状況を検知して該内部回路の動作に必要最低
限の駆動電圧を供給できるので、前記集積回路の低消費
電力化に貢献することができる。また、出力電圧Ｚの可
変範囲も広いため、一般的な集積回路の降圧回路として
有益であることが分かる。
【００２１】ところで、前記内部回路のさらなる低消費
電力化を図るためには、前記内部回路を構成するデバイ
ス自体の電源電圧を低減することが極めて有効である。
例えば、電源電圧０．５Ｖで駆動するデバイスを用いた
内部回路の消費電力は、電源電圧３Ｖで駆動するデバイ
スを用いた内部回路の消費電力に比べて１／３６とな
る。このように、前記内部回路の電源電圧や負荷電流を
低減することによって、さらなる低消費電力化を実現す
ることができる。
電力化を図るためには、前記内部回路を構成するデバイ
ス自体の電源電圧を低減することが極めて有効である。
例えば、電源電圧０．５Ｖで駆動するデバイスを用いた
内部回路の消費電力は、電源電圧３Ｖで駆動するデバイ
スを用いた内部回路の消費電力に比べて１／３６とな
る。このように、前記内部回路の電源電圧や負荷電流を
低減することによって、さらなる低消費電力化を実現す
ることができる。
【００２２】一方、前記内部回路の消費電力低減に伴っ
て、集積回路全体の消費電力に占める前記電圧変換回路
の消費電力比率は相対的に増大する。そのため、集積回
路全体のさらなる低消費電力化を実現するためには、前
記電圧変換回路自体の消費電力も低減する必要がある。
て、集積回路全体の消費電力に占める前記電圧変換回路
の消費電力比率は相対的に増大する。そのため、集積回
路全体のさらなる低消費電力化を実現するためには、前
記電圧変換回路自体の消費電力も低減する必要がある。
【００２３】ここで、上記構成から成る電圧変換回路自
体の消費電力を低減する手段としては、出力電圧Ｚの可
変範囲を制限することで制御の簡略化を図り、デューテ
ィ比制御回路９０１や加算器９０７等の規模を縮小する
ことが考えられる。
体の消費電力を低減する手段としては、出力電圧Ｚの可
変範囲を制限することで制御の簡略化を図り、デューテ
ィ比制御回路９０１や加算器９０７等の規模を縮小する
ことが考えられる。
【００２４】例えば、３Ｖ程度の外部電源電圧が供給さ
れる電圧変換回路から０．５Ｖ駆動の内部回路に対して
電源供給を行う場合、前記入力電圧に近い高電圧を前記
内部回路に対して出力する必要はない。また、前記内部
回路を構成するデバイスには最適な動作電圧が存在し、
プロセスばらつきや動作環境の変化に対応するとして
も、前記出力電圧の可変範囲は前記動作電圧の近傍に制
限することができる。このように、出力電圧Ｚの可変範
囲を制限すれば電圧変換回路の回路規模を縮小して消費
電力の低減を図ることができる。
れる電圧変換回路から０．５Ｖ駆動の内部回路に対して
電源供給を行う場合、前記入力電圧に近い高電圧を前記
内部回路に対して出力する必要はない。また、前記内部
回路を構成するデバイスには最適な動作電圧が存在し、
プロセスばらつきや動作環境の変化に対応するとして
も、前記出力電圧の可変範囲は前記動作電圧の近傍に制
限することができる。このように、出力電圧Ｚの可変範
囲を制限すれば電圧変換回路の回路規模を縮小して消費
電力の低減を図ることができる。
【００２５】しかしながら、加算回路９０７から比較回
路９０１ｂに入力される信号ＮＢの値を変えることによ
ってオン時間Ｔ１（パルス幅）を変化させ、バッファ回
路９０２から出力される電圧信号Ｙのデューティ比を制
御するパルス幅可変方式の電圧変換回路では、たとえ出
力電圧Ｚの可変範囲を制限したとしても、高速で動作す
るカウンタ回路９０１ａを設ける必要がある。
路９０１ｂに入力される信号ＮＢの値を変えることによ
ってオン時間Ｔ１（パルス幅）を変化させ、バッファ回
路９０２から出力される電圧信号Ｙのデューティ比を制
御するパルス幅可変方式の電圧変換回路では、たとえ出
力電圧Ｚの可変範囲を制限したとしても、高速で動作す
るカウンタ回路９０１ａを設ける必要がある。
【００２６】例えば、上記した従来構成の電圧変換回路
において、カウンタ回路９０１ａは電圧信号Ｙの２n倍
（ｎ＝６の場合は６４倍）の周波数で動作する。このよ
うに高速で動作するカウンタ回路９０１ａは電圧変換回
路自体の消費電力増加を招いてしまうが、出力電圧Ｚを
高精度に変化させるためにはカウンタ回路９０１ａの動
作速度を高速に維持せざるを得ない。
において、カウンタ回路９０１ａは電圧信号Ｙの２n倍
（ｎ＝６の場合は６４倍）の周波数で動作する。このよ
うに高速で動作するカウンタ回路９０１ａは電圧変換回
路自体の消費電力増加を招いてしまうが、出力電圧Ｚを
高精度に変化させるためにはカウンタ回路９０１ａの動
作速度を高速に維持せざるを得ない。
【００２７】従って、従来構成から成るパルス幅可変方
式の電圧変換回路では、低電圧駆動が可能な内部回路に
対する出力電圧Ｚの可変範囲を制限したとしても、カウ
ンタ回路９０１ａの動作速度は高速に維持する必要があ
るため、電圧変換回路自体の消費電力を十分に低減する
ことができない。
式の電圧変換回路では、低電圧駆動が可能な内部回路に
対する出力電圧Ｚの可変範囲を制限したとしても、カウ
ンタ回路９０１ａの動作速度は高速に維持する必要があ
るため、電圧変換回路自体の消費電力を十分に低減する
ことができない。
【００２８】本発明は上記の問題点に鑑み、出力電圧の
低電圧化に適した電圧変換回路、及びこれを備えた半導
体集積回路装置を提供することを目的とする。
低電圧化に適した電圧変換回路、及びこれを備えた半導
体集積回路装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る電圧変換回路においては、パルス幅が
一定で、パルス周期が可変である出力パルス信号を生成
する出力パルス信号生成回路と、前記出力パルス信号か
ら第１制御信号及び第２制御信号を生成するスイッチタ
イミング回路と、ソースに第１電源電圧が印加され、ゲ
ートに第１制御信号が印加されるＰＭＯＳトランジスタ
と、ソースに第２電源電圧が印加され、ゲートに第２制
御信号が印加されるＮＭＯＳトランジスタとを有し、両
トランジスタの各ドレインを共通接続した接続ノードか
ら電圧を出力するスイッチ回路と、前記スイッチ回路か
ら入力される電圧を平滑化して出力電圧を得るフィルタ
回路と、を具備し、前記ＰＭＯＳトランジスタ及び前記
ＮＭＯＳトランジスタのオン／オフ制御を行うことによ
って、前記出力電圧の大きさを変化させる電圧変換回路
において、前記出力パルス信号生成回路は、パルス幅一
定の基準パルス信号を生成する基準パルス信号生成回路
と、入力されるパルス信号を所定の単位時間だけ遅らせ
る遅延素子を複数個直列接続して成る遅延回路部と、該
遅延回路部を構成する各遅延素子からそれぞれ送出され
る出力信号のいずれか一つを選択出力する選択回路部と
から成り、その入力端が前記基準パルス信号生成回路の
出力端に接続された第１遅延回路と、入力されるパルス
信号と、該パルス信号を所定時間だけ遅らせた遅延パル
ス信号のいずれか一方を選択出力する任意遅延回路部を
複数段直列接続して成り、その入力端が第１遅延回路の
出力端に接続された第２遅延回路と、第１、第２遅延回
路における出力選択動作を制御する遅延時間制御回路
と、を有し、第２遅延回路の出力信号を前記出力パルス
信号として前記スイッチタイミング制御回路に送出する
構成としている。
に、本発明に係る電圧変換回路においては、パルス幅が
一定で、パルス周期が可変である出力パルス信号を生成
する出力パルス信号生成回路と、前記出力パルス信号か
ら第１制御信号及び第２制御信号を生成するスイッチタ
イミング回路と、ソースに第１電源電圧が印加され、ゲ
ートに第１制御信号が印加されるＰＭＯＳトランジスタ
と、ソースに第２電源電圧が印加され、ゲートに第２制
御信号が印加されるＮＭＯＳトランジスタとを有し、両
トランジスタの各ドレインを共通接続した接続ノードか
ら電圧を出力するスイッチ回路と、前記スイッチ回路か
ら入力される電圧を平滑化して出力電圧を得るフィルタ
回路と、を具備し、前記ＰＭＯＳトランジスタ及び前記
ＮＭＯＳトランジスタのオン／オフ制御を行うことによ
って、前記出力電圧の大きさを変化させる電圧変換回路
において、前記出力パルス信号生成回路は、パルス幅一
定の基準パルス信号を生成する基準パルス信号生成回路
と、入力されるパルス信号を所定の単位時間だけ遅らせ
る遅延素子を複数個直列接続して成る遅延回路部と、該
遅延回路部を構成する各遅延素子からそれぞれ送出され
る出力信号のいずれか一つを選択出力する選択回路部と
から成り、その入力端が前記基準パルス信号生成回路の
出力端に接続された第１遅延回路と、入力されるパルス
信号と、該パルス信号を所定時間だけ遅らせた遅延パル
ス信号のいずれか一方を選択出力する任意遅延回路部を
複数段直列接続して成り、その入力端が第１遅延回路の
出力端に接続された第２遅延回路と、第１、第２遅延回
路における出力選択動作を制御する遅延時間制御回路
と、を有し、第２遅延回路の出力信号を前記出力パルス
信号として前記スイッチタイミング制御回路に送出する
構成としている。
【００３０】また、上記構成から成る電圧変換回路にお
いて、第１遅延回路の遅延回路部を構成する各遅延素
子、及び第２遅延回路の任意遅延回路部を構成する各遅
延素子はいずれもフリップフロップ回路であり、第２遅
延回路の各遅延素子を駆動するクロック周波数或いは位
相は、第１遅延回路の各遅延素子を駆動するクロック周
波数或いは位相と異なる構成にするとよい。
いて、第１遅延回路の遅延回路部を構成する各遅延素
子、及び第２遅延回路の任意遅延回路部を構成する各遅
延素子はいずれもフリップフロップ回路であり、第２遅
延回路の各遅延素子を駆動するクロック周波数或いは位
相は、第１遅延回路の各遅延素子を駆動するクロック周
波数或いは位相と異なる構成にするとよい。
【００３１】また、上記構成から成る電圧変換回路にお
いて、前記スイッチタイミング制御回路は、前記スイッ
チ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのオン／オフ制御に際して、一方のＭＯＳト
ランジスタをオフさせてから所定時間経過後に他方のＭ
ＯＳトランジスタをオンさせるように、第１制御信号及
び第２制御信号の電圧レベルを制御する構成にするとよ
い。
いて、前記スイッチタイミング制御回路は、前記スイッ
チ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのオン／オフ制御に際して、一方のＭＯＳト
ランジスタをオフさせてから所定時間経過後に他方のＭ
ＯＳトランジスタをオンさせるように、第１制御信号及
び第２制御信号の電圧レベルを制御する構成にするとよ
い。
【００３２】また、上記構成から成る電圧変換回路にお
いて、前記遅延時間制御回路は、前記電圧変換回路の出
力電圧によって駆動される内部回路の動作状態を、該内
部回路を駆動するクロック信号に同期して検出するレプ
リカ回路と、前記レプリカ回路によって検出された前記
内部回路の動作状態に応じて、第１、第２遅延回路にお
ける出力選択動作を制御するための選択信号を生成する
選択信号生成回路と、を有する構成にするとよい。
いて、前記遅延時間制御回路は、前記電圧変換回路の出
力電圧によって駆動される内部回路の動作状態を、該内
部回路を駆動するクロック信号に同期して検出するレプ
リカ回路と、前記レプリカ回路によって検出された前記
内部回路の動作状態に応じて、第１、第２遅延回路にお
ける出力選択動作を制御するための選択信号を生成する
選択信号生成回路と、を有する構成にするとよい。
【００３３】なお、上記構成から成る電圧変換回路にお
いて、前記レプリカ回路には、前半遅延段と後半遅延段
とを直列接続することで構成され、入力信号に対して前
記内部回路の最大遅延パスと同等の遅延を行うクリティ
カルパス回路を設け、前記前半遅延段における遅延時間
を第１動作時間、前記クリティカルパス回路全体におけ
る遅延時間を第２動作時間とし、前記第１動作時間及び
第２動作時間と、第１所定動作時間及び第１所定動作時
間より長い第２所定動作時間とをそれぞれ比較して、第
２動作時間が第１所定動作時間より短い場合は前記内部
回路の動作速度が速過ぎると判断し、前記選択信号生成
回路に対して第１、第２遅延回路における遅延時間を長
くする要求を行い、第１動作時間が第１所定動作時間よ
り短く、第２動作時間が第１所定動作時間よりも長いが
第２所定動作時間よりも短い場合は前記内部回路の動作
速度が適切であると判断し、前記選択信号生成回路に対
して第１、第２遅延回路における遅延時間を維持する要
求を行い、第１動作時間が第１所定動作時間よりも長い
が、第２動作時間が第２所定動作時間よりも短い場合、
或いは第２動作時間が第２所定動作時間よりも長い場合
は前記内部回路の動作速度に余裕がない、或いは該動作
速度が遅過ぎると判断し、前記選択信号生成回路に対し
て第１、第２遅延回路における遅延時間を短くする要求
を行う構成にするとよい。
いて、前記レプリカ回路には、前半遅延段と後半遅延段
とを直列接続することで構成され、入力信号に対して前
記内部回路の最大遅延パスと同等の遅延を行うクリティ
カルパス回路を設け、前記前半遅延段における遅延時間
を第１動作時間、前記クリティカルパス回路全体におけ
る遅延時間を第２動作時間とし、前記第１動作時間及び
第２動作時間と、第１所定動作時間及び第１所定動作時
間より長い第２所定動作時間とをそれぞれ比較して、第
２動作時間が第１所定動作時間より短い場合は前記内部
回路の動作速度が速過ぎると判断し、前記選択信号生成
回路に対して第１、第２遅延回路における遅延時間を長
くする要求を行い、第１動作時間が第１所定動作時間よ
り短く、第２動作時間が第１所定動作時間よりも長いが
第２所定動作時間よりも短い場合は前記内部回路の動作
速度が適切であると判断し、前記選択信号生成回路に対
して第１、第２遅延回路における遅延時間を維持する要
求を行い、第１動作時間が第１所定動作時間よりも長い
が、第２動作時間が第２所定動作時間よりも短い場合、
或いは第２動作時間が第２所定動作時間よりも長い場合
は前記内部回路の動作速度に余裕がない、或いは該動作
速度が遅過ぎると判断し、前記選択信号生成回路に対し
て第１、第２遅延回路における遅延時間を短くする要求
を行う構成にするとよい。
【００３４】また、上記構成から成る電圧変換回路にお
いて、前記レプリカ回路は、前記クリティカルパス回路
を構成する前半遅延段の出力信号を第１所定動作時間で
ラッチする第１ラッチ回路と、前記クリティカルパス回
路を構成する後半遅延段の出力信号を第１所定動作時間
でラッチする第２ラッチ回路と、前記クリティカルパス
回路を構成する後半遅延段の出力信号を第２所定動作時
間でラッチする第３ラッチ回路とを有し、各ラッチ回路
の出力信号に基づいて前記内部回路の動作状態を検出す
る構成にするとよい。
いて、前記レプリカ回路は、前記クリティカルパス回路
を構成する前半遅延段の出力信号を第１所定動作時間で
ラッチする第１ラッチ回路と、前記クリティカルパス回
路を構成する後半遅延段の出力信号を第１所定動作時間
でラッチする第２ラッチ回路と、前記クリティカルパス
回路を構成する後半遅延段の出力信号を第２所定動作時
間でラッチする第３ラッチ回路とを有し、各ラッチ回路
の出力信号に基づいて前記内部回路の動作状態を検出す
る構成にするとよい。
【００３５】また、上記構成から成る電圧変換回路にお
いて、前記選択信号生成回路は、前記レプリカ回路によ
って前記内部回路の動作速度が適切であると判断された
場合であっても、第１、第２遅延回路の遅延時間をさら
に長くすることができるか否かを判断する手段を有する
構成にするとよい。
いて、前記選択信号生成回路は、前記レプリカ回路によ
って前記内部回路の動作速度が適切であると判断された
場合であっても、第１、第２遅延回路の遅延時間をさら
に長くすることができるか否かを判断する手段を有する
構成にするとよい。
【００３６】また、上記構成から成る電圧変換回路にお
いて、前記出力パルス信号生成回路及び前記スイッチタ
イミング制御回路の電源電圧として前記フィルタ回路の
出力電圧を供給するとともに、前記スイッチタイミング
制御回路から送出される第１、第２制御信号をそれぞれ
昇圧して前記スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタの各ゲートに送出する昇
圧レベルシフタを設けた構成とするとよい。
いて、前記出力パルス信号生成回路及び前記スイッチタ
イミング制御回路の電源電圧として前記フィルタ回路の
出力電圧を供給するとともに、前記スイッチタイミング
制御回路から送出される第１、第２制御信号をそれぞれ
昇圧して前記スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタの各ゲートに送出する昇
圧レベルシフタを設けた構成とするとよい。
【００３７】また、上記構成から成る電圧変換回路は、
半導体集積回路装置の駆動電圧を生成する降圧回路とし
て用いるとよい。
半導体集積回路装置の駆動電圧を生成する降圧回路とし
て用いるとよい。
【００３８】
【発明の実施の形態】本発明に係る電圧変換回路とし
て、ここでは半導体集積回路装置を構成する内部回路に
対して駆動電圧を供給する電圧変換回路（降圧回路）を
例に挙げて説明を行う。図１は本発明に係る電圧変換回
路の第１実施形態を示す概略構成図である。本図に示す
ように、この電圧変換回路は出力パルス信号生成回路１
００、スイッチタイミング制御回路１０４、スイッチ回
路１０５、及びフィルタ回路１０６を有している。
て、ここでは半導体集積回路装置を構成する内部回路に
対して駆動電圧を供給する電圧変換回路（降圧回路）を
例に挙げて説明を行う。図１は本発明に係る電圧変換回
路の第１実施形態を示す概略構成図である。本図に示す
ように、この電圧変換回路は出力パルス信号生成回路１
００、スイッチタイミング制御回路１０４、スイッチ回
路１０５、及びフィルタ回路１０６を有している。
【００３９】出力パルス信号生成回路１００はパルス幅
が一定で、パルス周期が可変である出力パルス信号Ｄ
outを生成し、その出力パルス信号Ｄoutをスイッチタイ
ミング制御回路１０４に送出する回路である。なお、出
力パルス信号生成回路１００の内部構成及び動作につい
ては、後ほど詳細な説明を行う。
が一定で、パルス周期が可変である出力パルス信号Ｄ
outを生成し、その出力パルス信号Ｄoutをスイッチタイ
ミング制御回路１０４に送出する回路である。なお、出
力パルス信号生成回路１００の内部構成及び動作につい
ては、後ほど詳細な説明を行う。
【００４０】スイッチタイミング制御回路１０４は、入
力された出力パルス信号Ｄoutから第１、第２制御信号
φ１、φ２を生成し、その第１、第２制御信号φ１、φ
２をスイッチ回路１０５を構成するＰＭＯＳトランジス
タＭ１及びＮＭＯＳトランジスタＭ２の各ゲートに送出
する回路である。これにより、ＰＭＯＳトランジスタＭ
１及びＮＭＯＳトランジスタＭ２のオン／オフ制御が行
われる。なお、スイッチタイミング制御回路１０４の内
部構成及び動作についても、後ほど詳細な説明を行う。
力された出力パルス信号Ｄoutから第１、第２制御信号
φ１、φ２を生成し、その第１、第２制御信号φ１、φ
２をスイッチ回路１０５を構成するＰＭＯＳトランジス
タＭ１及びＮＭＯＳトランジスタＭ２の各ゲートに送出
する回路である。これにより、ＰＭＯＳトランジスタＭ
１及びＮＭＯＳトランジスタＭ２のオン／オフ制御が行
われる。なお、スイッチタイミング制御回路１０４の内
部構成及び動作についても、後ほど詳細な説明を行う。
【００４１】スイッチ回路１０５を構成するＰＭＯＳト
ランジスタＭ１のソースには第１電源電圧（外部電源電
圧ＶDD）が印加されており、ＮＭＯＳトランジスタＭ２
のソースには第２電源電圧（接地電圧ＧＮＤ）が印加さ
れている。また、両トランジスタのドレインは互いに接
続されており、その接続ノードはスイッチ回路１０５の
出力端とされている。従って、ＰＭＯＳトランジスタＭ
１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行
うことにより、スイッチ回路１０５の出力端からはパル
ス状の電圧信号が送出される。
ランジスタＭ１のソースには第１電源電圧（外部電源電
圧ＶDD）が印加されており、ＮＭＯＳトランジスタＭ２
のソースには第２電源電圧（接地電圧ＧＮＤ）が印加さ
れている。また、両トランジスタのドレインは互いに接
続されており、その接続ノードはスイッチ回路１０５の
出力端とされている。従って、ＰＭＯＳトランジスタＭ
１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行
うことにより、スイッチ回路１０５の出力端からはパル
ス状の電圧信号が送出される。
【００４２】フィルタ回路１０６はインダクタンスＬ１
とキャパシタＣ１から成る低域通過フィルタである。イ
ンダクタンスＬ１の一端はスイッチ回路１０５の出力端
に接続されており、他端はキャパシタＣ１を介してグラ
ンドに接続されている。また、インダクタンスＬ１とキ
ャパシタＣ１との接続ノードはフィルタ回路１０６の出
力端として、同一基板上に形成された内部回路（図示せ
ず）などに接続されている。
とキャパシタＣ１から成る低域通過フィルタである。イ
ンダクタンスＬ１の一端はスイッチ回路１０５の出力端
に接続されており、他端はキャパシタＣ１を介してグラ
ンドに接続されている。また、インダクタンスＬ１とキ
ャパシタＣ１との接続ノードはフィルタ回路１０６の出
力端として、同一基板上に形成された内部回路（図示せ
ず）などに接続されている。
【００４３】スイッチ回路１０５から送出されるパルス
状の電圧信号はフィルタ回路１０６で平滑化されて出力
電圧Ｖintとなる。この出力電圧Ｖintは前記内部回路
（図示せず）に対して供給され、前記内部回路の駆動電
圧として利用される。なお、本図ではフィルタ回路１０
６としてＬＣ回路を用いた例を挙げたが、ＲＣ回路等ど
のような構成としてもよい。
状の電圧信号はフィルタ回路１０６で平滑化されて出力
電圧Ｖintとなる。この出力電圧Ｖintは前記内部回路
（図示せず）に対して供給され、前記内部回路の駆動電
圧として利用される。なお、本図ではフィルタ回路１０
６としてＬＣ回路を用いた例を挙げたが、ＲＣ回路等ど
のような構成としてもよい。
【００４４】ここで、出力電圧Ｖintの大きさはスイッ
チ回路１０５から送出されるパルス状電圧信号のデュー
ティ比（パルス幅／パルス周期）、すなわち第１、第２
制御信号φ１、φ２のデューティ比を変化させることに
より制御することができる。
チ回路１０５から送出されるパルス状電圧信号のデュー
ティ比（パルス幅／パルス周期）、すなわち第１、第２
制御信号φ１、φ２のデューティ比を変化させることに
より制御することができる。
【００４５】本実施形態の電圧変換回路では、出力パル
ス信号生成回路１００によってパルス幅が一定で、パル
ス周期が可変である出力パルス信号Ｄoutを生成し、そ
の出力パルス信号Ｄoutのパルス周期を適宜変化させる
ことで、第１、第２制御信号φ１、φ２のデューティ比
を制御している。これにより、前記内部回路に供給する
駆動電圧（出力電圧Ｖint）を制御することができる。
（以下では、このようなデューティ比制御方式をパルス
周期可変方式と呼ぶ。）
ス信号生成回路１００によってパルス幅が一定で、パル
ス周期が可変である出力パルス信号Ｄoutを生成し、そ
の出力パルス信号Ｄoutのパルス周期を適宜変化させる
ことで、第１、第２制御信号φ１、φ２のデューティ比
を制御している。これにより、前記内部回路に供給する
駆動電圧（出力電圧Ｖint）を制御することができる。
（以下では、このようなデューティ比制御方式をパルス
周期可変方式と呼ぶ。）
【００４６】続いて、上記した出力パルス信号生成回路
１００の内部構成及び動作について詳細に説明する。本
図に示すように、出力パルス信号生成回路１００は基準
パルス信号生成回路１０１、第１遅延回路１０２、及び
遅延時間制御回路１０３から構成されている。
１００の内部構成及び動作について詳細に説明する。本
図に示すように、出力パルス信号生成回路１００は基準
パルス信号生成回路１０１、第１遅延回路１０２、及び
遅延時間制御回路１０３から構成されている。
【００４７】基準パルス信号生成回路１０１はパルス幅
一定の基準パルス信号を生成して第１遅延回路１０２に
送出する回路である。第１遅延回路１０２は前記基準パ
ルス信号を所定時間だけ遅らせた遅延パルス信号を生成
する回路であり、基本遅延回路部１０７、追加遅延回路
部１０８、及び選択回路部１０９から成る。遅延時間制
御回路１０３は選択回路部１０９に対して選択信号を送
出し、所望の出力電圧Ｖintが得られるように第１遅延
回路１０２における遅延時間を設定する回路である。な
お、遅延時間制御回路１０３の内部構成及び動作につい
ては、後ほど詳細な説明を行う。
一定の基準パルス信号を生成して第１遅延回路１０２に
送出する回路である。第１遅延回路１０２は前記基準パ
ルス信号を所定時間だけ遅らせた遅延パルス信号を生成
する回路であり、基本遅延回路部１０７、追加遅延回路
部１０８、及び選択回路部１０９から成る。遅延時間制
御回路１０３は選択回路部１０９に対して選択信号を送
出し、所望の出力電圧Ｖintが得られるように第１遅延
回路１０２における遅延時間を設定する回路である。な
お、遅延時間制御回路１０３の内部構成及び動作につい
ては、後ほど詳細な説明を行う。
【００４８】図２は基準パルス信号生成回路１０１及び
第１遅延回路１０２の一構成例を示す概略構成図であ
る。まず、第１遅延回路１０２の内部構成について説明
する。第１遅延回路１０２を構成する基本遅延回路部１
０７は、基準パルス信号生成回路１０１から入力される
前記基準パルス信号に対して所定単位時間のＮ倍の遅延
を与える回路である。また、追加遅延回路部１０８は基
本遅延回路部１０７の最終出力信号Ｄ０に対して所定単
位時間のＭ倍の遅延を与える回路である。
第１遅延回路１０２の一構成例を示す概略構成図であ
る。まず、第１遅延回路１０２の内部構成について説明
する。第１遅延回路１０２を構成する基本遅延回路部１
０７は、基準パルス信号生成回路１０１から入力される
前記基準パルス信号に対して所定単位時間のＮ倍の遅延
を与える回路である。また、追加遅延回路部１０８は基
本遅延回路部１０７の最終出力信号Ｄ０に対して所定単
位時間のＭ倍の遅延を与える回路である。
【００４９】なお、本実施形態では基本遅延回路部１０
７及び追加遅延回路部１０８を構成する単位時間遅延素
子として、内部クロック信号ＩＣＬＫのポジティブエッ
ジをトリガとするＤフリップフロップ回路を用いてい
る。このように、基本遅延回路部１０７及び追加遅延回
路部１０８をフリップフロップ回路によって構成するこ
とにより、第１遅延回路１０２を容易に構成することが
できる。もちろん、前記単位時間遅延素子はＤフリップ
フロップ回路に限らず、どのようなフリップフロップ回
路或いは遅延素子を用いても構わない。
７及び追加遅延回路部１０８を構成する単位時間遅延素
子として、内部クロック信号ＩＣＬＫのポジティブエッ
ジをトリガとするＤフリップフロップ回路を用いてい
る。このように、基本遅延回路部１０７及び追加遅延回
路部１０８をフリップフロップ回路によって構成するこ
とにより、第１遅延回路１０２を容易に構成することが
できる。もちろん、前記単位時間遅延素子はＤフリップ
フロップ回路に限らず、どのようなフリップフロップ回
路或いは遅延素子を用いても構わない。
【００５０】基本遅延回路部１０７は５つのＤフリップ
フロップ回路１０７ａ〜１０７ｅ（以下、ＦＦ１０７ａ
〜１０７ｅと呼ぶ）が直列接続されたシフトレジスタ構
造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ１
０７ａ〜１０７ｅの各出力端子からは、前記基準パルス
信号に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出さ
れる。なお、遅延段数Ｎは１以上であればよい。
フロップ回路１０７ａ〜１０７ｅ（以下、ＦＦ１０７ａ
〜１０７ｅと呼ぶ）が直列接続されたシフトレジスタ構
造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ１
０７ａ〜１０７ｅの各出力端子からは、前記基準パルス
信号に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出さ
れる。なお、遅延段数Ｎは１以上であればよい。
【００５１】また、追加遅延回路部１０８も５つのＤフ
リップフロップ回路１０８ａ〜１０８ｅ（以下、ＦＦ１
０８ａ〜１０８ｅと呼ぶ）が直列接続されたシフトレジ
スタ構造（遅延段数Ｍ＝５）から成っている。従って、
ＦＦ１０８ａ〜１０８ｅの各出力端子からは、出力信号
Ｄ０に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号Ｄ１〜Ｄ５がそれぞれ送出される。なお、
遅延段数Ｍは１以上であればよい。
リップフロップ回路１０８ａ〜１０８ｅ（以下、ＦＦ１
０８ａ〜１０８ｅと呼ぶ）が直列接続されたシフトレジ
スタ構造（遅延段数Ｍ＝５）から成っている。従って、
ＦＦ１０８ａ〜１０８ｅの各出力端子からは、出力信号
Ｄ０に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号Ｄ１〜Ｄ５がそれぞれ送出される。なお、
遅延段数Ｍは１以上であればよい。
【００５２】ＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ
〜１０８ｅの各クロック端子には、いずれも同一の内部
クロック信号ＩＣＬＫが入力されているが、この内部ク
ロック信号ＩＣＬＫとしては、集積回路の外部から供給
された外部クロック信号や、前記外部クロック信号を分
周することによって生成したクロック信号、或いは集積
回路の内部に発振回路を設けることで生成したクロック
信号など、どのような手段で生成されたクロック信号を
用いても構わない。
〜１０８ｅの各クロック端子には、いずれも同一の内部
クロック信号ＩＣＬＫが入力されているが、この内部ク
ロック信号ＩＣＬＫとしては、集積回路の外部から供給
された外部クロック信号や、前記外部クロック信号を分
周することによって生成したクロック信号、或いは集積
回路の内部に発振回路を設けることで生成したクロック
信号など、どのような手段で生成されたクロック信号を
用いても構わない。
【００５３】選択回路部１０９は遅延時間制御回路１０
３から与えられる選択信号に基づいて、基本遅延回路部
１０７の最終出力信号Ｄ０と追加遅延回路部１０８の各
出力信号Ｄ１〜Ｄ５のうち、いずれか１つの出力信号を
遅延パルス信号として選択出力する回路である。
３から与えられる選択信号に基づいて、基本遅延回路部
１０７の最終出力信号Ｄ０と追加遅延回路部１０８の各
出力信号Ｄ１〜Ｄ５のうち、いずれか１つの出力信号を
遅延パルス信号として選択出力する回路である。
【００５４】図３は選択回路部１０９の一構成例を示す
概略構成図である。本図に示すように、選択回路部１０
９は二入力端子を有するＡＮＤ回路１０９ａ〜１０９ｆ
と、多入力端子を有するＯＲ回路１０９ｇから構成され
ている。
概略構成図である。本図に示すように、選択回路部１０
９は二入力端子を有するＡＮＤ回路１０９ａ〜１０９ｆ
と、多入力端子を有するＯＲ回路１０９ｇから構成され
ている。
【００５５】ＡＮＤ回路１０９ａ〜１０９ｆの一入力端
子には、基本遅延回路部１０７の最終出力信号Ｄ０と追
加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５がそれぞれ
入力されている。また、ＡＮＤ回路１０９ａ〜１０９ｆ
の他入力端子には、遅延時間制御回路１０３から与えら
れる選択信号Ｓ０〜Ｓ５がそれぞれ入力されている。
子には、基本遅延回路部１０７の最終出力信号Ｄ０と追
加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５がそれぞれ
入力されている。また、ＡＮＤ回路１０９ａ〜１０９ｆ
の他入力端子には、遅延時間制御回路１０３から与えら
れる選択信号Ｓ０〜Ｓ５がそれぞれ入力されている。
【００５６】例えば、出力信号Ｄ０を遅延パルス信号と
して選択する場合には、選択信号Ｓ０をＨレベルとし、
その他の選択信号Ｓ１〜Ｓ５を全てＬレベルとすればよ
い。なお、追加遅延回路部１０８にパルス信号が流れて
いる時間帯には、選択信号Ｓ０〜Ｓ５が変化しないよう
に制御されている。
して選択する場合には、選択信号Ｓ０をＨレベルとし、
その他の選択信号Ｓ１〜Ｓ５を全てＬレベルとすればよ
い。なお、追加遅延回路部１０８にパルス信号が流れて
いる時間帯には、選択信号Ｓ０〜Ｓ５が変化しないよう
に制御されている。
【００５７】一方、ＯＲ回路１０９ｇの入力端子にはＡ
ＮＤ回路１０９ａ〜１０９ｆの各出力信号がそれぞれ入
力されており、それらの論理和が選択回路部１０９によ
って選択された前記遅延パルス信号となる。なお、前記
遅延パルス信号は出力パルス信号Ｄoutとしてスイッチ
タイミング制御回路１０４に送出される一方で、基準パ
ルス信号生成回路１０１にも送出されている。
ＮＤ回路１０９ａ〜１０９ｆの各出力信号がそれぞれ入
力されており、それらの論理和が選択回路部１０９によ
って選択された前記遅延パルス信号となる。なお、前記
遅延パルス信号は出力パルス信号Ｄoutとしてスイッチ
タイミング制御回路１０４に送出される一方で、基準パ
ルス信号生成回路１０１にも送出されている。
【００５８】続いて、図２に戻って基準パルス信号生成
回路１０１の内部構成についての説明を行う。基準パル
ス信号生成回路１０１は多入力端子を有するＮＯＲ回路
１０１ａと、二入力端子を有するＯＲ回路１０１ｂから
構成されている。ＮＯＲ回路１０１ａの各入力端子には
遅延回路１０２の各出力信号ＤＭ４〜ＤＭ１及びＤ０〜
Ｄ５がそれぞれ入力されており、電圧変換回路の起動時
に前記基準パルス信号の初期パルスを立ち上げる機能を
有している。
回路１０１の内部構成についての説明を行う。基準パル
ス信号生成回路１０１は多入力端子を有するＮＯＲ回路
１０１ａと、二入力端子を有するＯＲ回路１０１ｂから
構成されている。ＮＯＲ回路１０１ａの各入力端子には
遅延回路１０２の各出力信号ＤＭ４〜ＤＭ１及びＤ０〜
Ｄ５がそれぞれ入力されており、電圧変換回路の起動時
に前記基準パルス信号の初期パルスを立ち上げる機能を
有している。
【００５９】また、ＯＲ回路１０１ｂの一入力端子には
ＮＯＲ回路１０１ａの出力信号が入力されており、他入
力端子には選択回路部１０９によって選択された前記遅
延パルス信号が入力されている。なお、ＯＲ回路１０１
ｂの出力信号は前記基準パルス信号として第１遅延回路
１０２に送出される。
ＮＯＲ回路１０１ａの出力信号が入力されており、他入
力端子には選択回路部１０９によって選択された前記遅
延パルス信号が入力されている。なお、ＯＲ回路１０１
ｂの出力信号は前記基準パルス信号として第１遅延回路
１０２に送出される。
【００６０】続いて、上記構成から成る出力パルス生成
回路１００の動作について説明する。電圧変換回路の起
動時、第１遅延回路１０２を構成するＦＦ１０７ａ〜１
０７ｅ及びＦＦ１０８ａ〜１０８ｅはリセット信号（図
示せず）によって一旦リセットされるので、それらの出
力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５は全てＬレベルと
なり、出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５の論理和
否定であるＮＯＲ回路１０１ａの出力信号はＨレベルと
なる。
回路１００の動作について説明する。電圧変換回路の起
動時、第１遅延回路１０２を構成するＦＦ１０７ａ〜１
０７ｅ及びＦＦ１０８ａ〜１０８ｅはリセット信号（図
示せず）によって一旦リセットされるので、それらの出
力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５は全てＬレベルと
なり、出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５の論理和
否定であるＮＯＲ回路１０１ａの出力信号はＨレベルと
なる。
【００６１】これにより、ＮＯＲ回路１０１ａの出力信
号と、選択回路部１０９から送出される前記遅延パルス
信号の論理和であるＯＲ回路１０１ｂの出力信号もＨレ
ベルとなるため、第１遅延回路１０２に入力される前記
基準パルス信号の初期パルスが立ち上がる。
号と、選択回路部１０９から送出される前記遅延パルス
信号の論理和であるＯＲ回路１０１ｂの出力信号もＨレ
ベルとなるため、第１遅延回路１０２に入力される前記
基準パルス信号の初期パルスが立ち上がる。
【００６２】一方、電圧変換回路の動作時には、ＮＯＲ
回路１０１ａの多入力端子に入力される出力信号ＤＭ４
〜ＤＭ１及びＤ０〜Ｄ５のいずれかがＨレベルとなるた
め、ＮＯＲ回路１０１ａの出力信号は常にＬレベルとな
る。従って、ＯＲ回路１０１ｂは選択回路部１０９から
戻ってくる前記遅延パルス信号をそのまま前記基準パル
ス信号として第１遅延回路１０２に送出することにな
る。
回路１０１ａの多入力端子に入力される出力信号ＤＭ４
〜ＤＭ１及びＤ０〜Ｄ５のいずれかがＨレベルとなるた
め、ＮＯＲ回路１０１ａの出力信号は常にＬレベルとな
る。従って、ＯＲ回路１０１ｂは選択回路部１０９から
戻ってくる前記遅延パルス信号をそのまま前記基準パル
ス信号として第１遅延回路１０２に送出することにな
る。
【００６３】上記動作により、基準パルス信号生成回路
１０１では、第１遅延回路１０２に供給すべきパルス幅
一定の基準パルス信号が生成される。なお、前記基準パ
ルス信号と同等のパルス信号が生成可能であれば、基準
パルス信号生成回路１０１をどのような回路構成として
も構わない。
１０１では、第１遅延回路１０２に供給すべきパルス幅
一定の基準パルス信号が生成される。なお、前記基準パ
ルス信号と同等のパルス信号が生成可能であれば、基準
パルス信号生成回路１０１をどのような回路構成として
も構わない。
【００６４】次に、第１遅延回路１０２における遅延動
作について説明する。図４は第１遅延回路１０２におけ
る遅延動作例を示す信号波形図である。図中の（ａ）〜
（ｄ）には第１遅延回路１０２から送出される出力パル
ス信号Ｄoutの一例を示している。なお、ここでは出力
パルス信号Ｄoutのパルス幅を１単位時間とし、ＦＦ１
０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅにおける
単位遅延時間も前記パルス幅に合わせて１単位時間とし
ている。
作について説明する。図４は第１遅延回路１０２におけ
る遅延動作例を示す信号波形図である。図中の（ａ）〜
（ｄ）には第１遅延回路１０２から送出される出力パル
ス信号Ｄoutの一例を示している。なお、ここでは出力
パルス信号Ｄoutのパルス幅を１単位時間とし、ＦＦ１
０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅにおける
単位遅延時間も前記パルス幅に合わせて１単位時間とし
ている。
【００６５】まず、図中（ａ）には、基本遅延回路部１
０７の出力信号Ｄ０を遅延パルス信号、すなわち出力パ
ルス信号Ｄoutとして選択した場合の信号波形図が示さ
れている。この場合、第１遅延回路１０２に入力される
前記基準パルス信号の初期パルスＰ０には、基本遅延回
路部１０７を構成する５つのＦＦ１０７ａ〜１０７ｅに
よって５単位時間の遅延が与えられる。従って、出力パ
ルス信号Ｄoutのパルスとしては、初期パルスＰ０に対
して５単位時間の遅延が与えられたパルスＰ１が現れ
る。
０７の出力信号Ｄ０を遅延パルス信号、すなわち出力パ
ルス信号Ｄoutとして選択した場合の信号波形図が示さ
れている。この場合、第１遅延回路１０２に入力される
前記基準パルス信号の初期パルスＰ０には、基本遅延回
路部１０７を構成する５つのＦＦ１０７ａ〜１０７ｅに
よって５単位時間の遅延が与えられる。従って、出力パ
ルス信号Ｄoutのパルスとしては、初期パルスＰ０に対
して５単位時間の遅延が与えられたパルスＰ１が現れ
る。
【００６６】このパルスＰ１は再び基準パルス信号生成
回路１０１に送出され、前記基準パルス信号として第１
遅延回路１０２に再入力される。以後同様に、第１遅延
回路１０２に入力されるパルスには５単位時間の遅延が
与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従っ
て、出力パルス信号Ｄoutのパルス周期は５単位時間と
なる。ここで、出力パルス信号Ｄoutの各パルス幅は１
単位時間であるので、出力パルス信号Ｄoutのデューテ
ィ比は１／５となる。
回路１０１に送出され、前記基準パルス信号として第１
遅延回路１０２に再入力される。以後同様に、第１遅延
回路１０２に入力されるパルスには５単位時間の遅延が
与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従っ
て、出力パルス信号Ｄoutのパルス周期は５単位時間と
なる。ここで、出力パルス信号Ｄoutの各パルス幅は１
単位時間であるので、出力パルス信号Ｄoutのデューテ
ィ比は１／５となる。
【００６７】また、図中（ｂ）には、追加遅延回路部１
０８の出力信号Ｄ１を出力パルス信号Ｄoutとして選択
した場合の信号波形図が示されている。この場合、第１
遅延回路１０２に入力される前記基準パルス信号の初期
パルスＰ０には、基本遅延回路部１０７を構成する５つ
のＦＦ１０７ａ〜１０７ｅによって５単位時間の遅延が
与えられた後に、追加遅延回路部１０８を構成する初段
のＦＦ１０８ａによって１単位時間の遅延が与えられ
る。従って、出力パルス信号Ｄoutのパルスとしては、
初期パルスＰ０に対して（５＋１）単位時間の遅延が与
えられたパルスＰ１が現れる。
０８の出力信号Ｄ１を出力パルス信号Ｄoutとして選択
した場合の信号波形図が示されている。この場合、第１
遅延回路１０２に入力される前記基準パルス信号の初期
パルスＰ０には、基本遅延回路部１０７を構成する５つ
のＦＦ１０７ａ〜１０７ｅによって５単位時間の遅延が
与えられた後に、追加遅延回路部１０８を構成する初段
のＦＦ１０８ａによって１単位時間の遅延が与えられ
る。従って、出力パルス信号Ｄoutのパルスとしては、
初期パルスＰ０に対して（５＋１）単位時間の遅延が与
えられたパルスＰ１が現れる。
【００６８】このパルスＰ１は再び基準パルス信号生成
回路１０１に送出され、前記基準パルス信号として第１
遅延回路１０２に再入力される。以後同様に、第１遅延
回路１０２に入力されるパルスには（５＋１）単位時間
の遅延が与えられ、パルスＰ２、Ｐ３が順々に立ち上が
る。従って、出力パルス信号Ｄoutのパルス周期は６単
位時間となる。ここで、出力パルス信号Ｄoutの各パル
ス幅は１単位時間であるので、出力パルス信号Ｄoutの
デューティ比は１／６となる。
回路１０１に送出され、前記基準パルス信号として第１
遅延回路１０２に再入力される。以後同様に、第１遅延
回路１０２に入力されるパルスには（５＋１）単位時間
の遅延が与えられ、パルスＰ２、Ｐ３が順々に立ち上が
る。従って、出力パルス信号Ｄoutのパルス周期は６単
位時間となる。ここで、出力パルス信号Ｄoutの各パル
ス幅は１単位時間であるので、出力パルス信号Ｄoutの
デューティ比は１／６となる。
【００６９】また、図中（ｃ）には、追加遅延回路部１
０８の出力信号Ｄ２を出力パルス信号Ｄoutとして選択
した場合の信号波形図が示されている。この場合、出力
パルス信号Ｄoutのパルス周期は７となるので、出力パ
ルス信号Ｄoutのデューティ比は１／７となる。同様
に、出力パルス信号Ｄoutとして追加遅延回路部１０８
の出力信号Ｄ３、Ｄ４、Ｄ５をそれぞれ選択した場合、
各出力パルス信号Ｄoutのデューティ比はそれぞれ１／
８、１／９、１／１０となる。
０８の出力信号Ｄ２を出力パルス信号Ｄoutとして選択
した場合の信号波形図が示されている。この場合、出力
パルス信号Ｄoutのパルス周期は７となるので、出力パ
ルス信号Ｄoutのデューティ比は１／７となる。同様
に、出力パルス信号Ｄoutとして追加遅延回路部１０８
の出力信号Ｄ３、Ｄ４、Ｄ５をそれぞれ選択した場合、
各出力パルス信号Ｄoutのデューティ比はそれぞれ１／
８、１／９、１／１０となる。
【００７０】より一般的な例として、図中（ｄ）には、
基本遅延回路部１０７の遅延段数をＮ段とし、追加遅延
回路部１０８におけるＭ段目の出力信号を出力パルス信
号Ｄ outとして選択した場合の信号波形図が示されてい
る。この場合、出力パルス信号Ｄoutのパルス周期は
（Ｎ＋Ｍ）単位時間となるので、出力パルス信号Ｄout
のデューティ比は１／（Ｎ＋Ｍ）となる。
基本遅延回路部１０７の遅延段数をＮ段とし、追加遅延
回路部１０８におけるＭ段目の出力信号を出力パルス信
号Ｄ outとして選択した場合の信号波形図が示されてい
る。この場合、出力パルス信号Ｄoutのパルス周期は
（Ｎ＋Ｍ）単位時間となるので、出力パルス信号Ｄout
のデューティ比は１／（Ｎ＋Ｍ）となる。
【００７１】このとき、スイッチタイミング制御回路１
０４において生成される第１、第２制御信号φ１、φ２
が、基本的に出力パルス信号Ｄoutを論理否定したパル
ス信号である場合、電圧変換回路から送出される出力電
圧Ｖintの大きさは、次の（２）式によって求めること
ができる。
０４において生成される第１、第２制御信号φ１、φ２
が、基本的に出力パルス信号Ｄoutを論理否定したパル
ス信号である場合、電圧変換回路から送出される出力電
圧Ｖintの大きさは、次の（２）式によって求めること
ができる。
【数２】
【００７２】上記した（２）式より、本実施形態の電圧
変換回路に供給される外部電源電圧ＶDDを３Ｖとする
と、出力パルス信号Ｄoutとして基本遅延回路部１０７
の出力信号Ｄ０が選択された場合の出力電圧Ｖintは
０．６Ｖと算出することができる。同様に、出力パルス
信号Ｄoutとして追加遅延回路部１０８の各出力信号Ｄ
１〜Ｄ５が選択された場合の出力電圧Ｖintは、順に
０．５Ｖ、０．４３Ｖ、０．３８Ｖ、０．３３Ｖ、０．
３Ｖと算出することができる。従って、本実施形態の電
圧変換回路における出力電圧Ｖintの可変範囲は０．３
Ｖ〜０．６Ｖであり、その単位可変幅は平均６０ｍＶで
あることが分かる。
変換回路に供給される外部電源電圧ＶDDを３Ｖとする
と、出力パルス信号Ｄoutとして基本遅延回路部１０７
の出力信号Ｄ０が選択された場合の出力電圧Ｖintは
０．６Ｖと算出することができる。同様に、出力パルス
信号Ｄoutとして追加遅延回路部１０８の各出力信号Ｄ
１〜Ｄ５が選択された場合の出力電圧Ｖintは、順に
０．５Ｖ、０．４３Ｖ、０．３８Ｖ、０．３３Ｖ、０．
３Ｖと算出することができる。従って、本実施形態の電
圧変換回路における出力電圧Ｖintの可変範囲は０．３
Ｖ〜０．６Ｖであり、その単位可変幅は平均６０ｍＶで
あることが分かる。
【００７３】なお、出力電圧Ｖintの可変上限値は基本
遅延回路部１０７の遅延時間（第１遅延回路１０２の最
短遅延時間）によって設定することができる。また、出
力電圧Ｖintの可変下限値は追加遅延回路部１０８の最
終段遅延時間（第１遅延回路１０２の最長遅延時間）に
よって設定することができる。一方、出力電圧Ｖintの
単位可変幅は追加遅延回路部１０８を構成するＦＦ１０
８ａ〜１０８ｅの各単位遅延時間によって設定すること
ができる。
遅延回路部１０７の遅延時間（第１遅延回路１０２の最
短遅延時間）によって設定することができる。また、出
力電圧Ｖintの可変下限値は追加遅延回路部１０８の最
終段遅延時間（第１遅延回路１０２の最長遅延時間）に
よって設定することができる。一方、出力電圧Ｖintの
単位可変幅は追加遅延回路部１０８を構成するＦＦ１０
８ａ〜１０８ｅの各単位遅延時間によって設定すること
ができる。
【００７４】このように、パルス周期可変方式を採用し
た本実施形態の電圧変換回路であれば、従来のパルス幅
可変方式を採用した電圧変換回路のように高速で動作す
るカウンタ回路等の制御回路を用いることなく、出力電
圧Ｖintの制御を行うことが可能である。よって、従来
に比べて電圧変換回路の回路規模縮小や動作周波数低減
を図ることができるので、電圧変換回路自体の消費電力
を大幅に低減することが可能となり、集積回路全体の低
消費電力化に貢献することができる。
た本実施形態の電圧変換回路であれば、従来のパルス幅
可変方式を採用した電圧変換回路のように高速で動作す
るカウンタ回路等の制御回路を用いることなく、出力電
圧Ｖintの制御を行うことが可能である。よって、従来
に比べて電圧変換回路の回路規模縮小や動作周波数低減
を図ることができるので、電圧変換回路自体の消費電力
を大幅に低減することが可能となり、集積回路全体の低
消費電力化に貢献することができる。
【００７５】また、本実施形態の電圧変換回路は、自身
の出力電圧Ｖintをその可変範囲内において離散的に制
御する構成である。このような構成とすることにより、
電圧変換回路の制御回路（本実施形態の場合、遅延時間
制御回路１０３や選択回路部１０９等）における制御状
態数（すなわち、選択可能な出力電圧値）が削減される
ため、制御回路の回路規模を縮小して消費電力の低減を
図ることができる。
の出力電圧Ｖintをその可変範囲内において離散的に制
御する構成である。このような構成とすることにより、
電圧変換回路の制御回路（本実施形態の場合、遅延時間
制御回路１０３や選択回路部１０９等）における制御状
態数（すなわち、選択可能な出力電圧値）が削減される
ため、制御回路の回路規模を縮小して消費電力の低減を
図ることができる。
【００７６】なお、上記に説明した本実施形態の電圧変
換回路においては、３Ｖの外部電源電圧ＶDDから０．５
Ｖ駆動の内部回路に対する出力電圧Ｖintを生成するこ
とを想定した構成例が示されている。
換回路においては、３Ｖの外部電源電圧ＶDDから０．５
Ｖ駆動の内部回路に対する出力電圧Ｖintを生成するこ
とを想定した構成例が示されている。
【００７７】前述した通り、前記内部回路を構成するデ
バイスには最適な動作電圧（この場合は０．５Ｖ）が存
在し、プロセスばらつきや動作環境の変化に対応すると
しても、０．５Ｖ駆動の内部回路に対して外部電源電圧
ＶDDに近い高電圧（３Ｖ付近）を出力する必要が生じる
ことはない。従って、電圧変換を構成する制御回路の回
路規模縮小の観点から、出力電圧Ｖintの可変上限値は
できるだけ低く抑えるように構成することが望ましい。
バイスには最適な動作電圧（この場合は０．５Ｖ）が存
在し、プロセスばらつきや動作環境の変化に対応すると
しても、０．５Ｖ駆動の内部回路に対して外部電源電圧
ＶDDに近い高電圧（３Ｖ付近）を出力する必要が生じる
ことはない。従って、電圧変換を構成する制御回路の回
路規模縮小の観点から、出力電圧Ｖintの可変上限値は
できるだけ低く抑えるように構成することが望ましい。
【００７８】例えば、出力電圧Ｖintの可変上限値を外
部電源電圧ＶDDの１／２以下に設定すれば、電圧変換回
路の制御回路（本実施形態の場合、遅延時間制御回路１
０３や選択回路部１０９等）における制御状態数を従来
の半分以下に削減することが可能である。このように、
出力電圧Ｖintの可変上限値を低く抑えることにより、
制御回路の回路規模を縮小して消費電力の低減を図るこ
とができる。
部電源電圧ＶDDの１／２以下に設定すれば、電圧変換回
路の制御回路（本実施形態の場合、遅延時間制御回路１
０３や選択回路部１０９等）における制御状態数を従来
の半分以下に削減することが可能である。このように、
出力電圧Ｖintの可変上限値を低く抑えることにより、
制御回路の回路規模を縮小して消費電力の低減を図るこ
とができる。
【００７９】また、０．５Ｖ駆動の内部回路において
は、入力される電源電圧が０．４Ｖ以下になると動作速
度の劣化が大きくなる一方で、該電源電圧が０．６Ｖ以
上になると動作速度の飽和が生じる。このことから、前
記内部回路に対して供給される出力電圧Ｖintの可変範
囲は、プロセスばらつきや動作環境の変化に対応すると
しても、最適動作電圧（出力電圧Ｖintの可変中心値）
の±２０％程度に制限すればよいことが分かる。
は、入力される電源電圧が０．４Ｖ以下になると動作速
度の劣化が大きくなる一方で、該電源電圧が０．６Ｖ以
上になると動作速度の飽和が生じる。このことから、前
記内部回路に対して供給される出力電圧Ｖintの可変範
囲は、プロセスばらつきや動作環境の変化に対応すると
しても、最適動作電圧（出力電圧Ｖintの可変中心値）
の±２０％程度に制限すればよいことが分かる。
【００８０】上記の例では出力電圧Ｖintの可変範囲が
０．２Ｖとなり、外部電源電圧ＶDDの７％弱となる。こ
のように、出力電圧Ｖintの可変幅を狭く制限すること
により、制御回路の回路規模を縮小して消費電力の低減
を図ることができる。
０．２Ｖとなり、外部電源電圧ＶDDの７％弱となる。こ
のように、出力電圧Ｖintの可変幅を狭く制限すること
により、制御回路の回路規模を縮小して消費電力の低減
を図ることができる。
【００８１】また、出力電圧Ｖintの可変上限値を低く
抑えること、或いは可変幅を狭く制限することは、電圧
変換回路自体の消費電力低減に貢献するだけでなく、パ
ルス周期可変方式のデメリットである出力電圧Ｖintの
変動（リップル）を低減する効果も有している。
抑えること、或いは可変幅を狭く制限することは、電圧
変換回路自体の消費電力低減に貢献するだけでなく、パ
ルス周期可変方式のデメリットである出力電圧Ｖintの
変動（リップル）を低減する効果も有している。
【００８２】一般に、出力電圧Ｖintに生じる電圧変動
をリップルと呼ぶが、ここでは便宜的に出力電圧Ｖint
に生じる電圧変動のピーク・トゥ・ピーク値をリップル
電圧ΔＶと呼ぶことにする。平滑化手段としてＬＣフィ
ルタ回路を用いた場合のリップル電圧ΔＶは、次の
（３）式によって求めることができる。
をリップルと呼ぶが、ここでは便宜的に出力電圧Ｖint
に生じる電圧変動のピーク・トゥ・ピーク値をリップル
電圧ΔＶと呼ぶことにする。平滑化手段としてＬＣフィ
ルタ回路を用いた場合のリップル電圧ΔＶは、次の
（３）式によって求めることができる。
【数３】
【００８３】なお、上記した（３）式中では、前記ＬＣ
フィルタ回路に入力されるパルス状電圧信号のデューテ
ィ比をＤ、パルス周期をＴとしている。また、前記ＬＣ
フィルタ回路のインダクタンスをＬ、キャパシタをＣと
している。
フィルタ回路に入力されるパルス状電圧信号のデューテ
ィ比をＤ、パルス周期をＴとしている。また、前記ＬＣ
フィルタ回路のインダクタンスをＬ、キャパシタをＣと
している。
【００８４】上式より、リップル電圧ΔＶの大きさは、
前記ＬＣフィルタ回路に入力されるパルス状電圧信号の
パルス周期Ｔの２乗に比例することが分かる。ここで、
パルス幅可変方式を採用した電圧変換回路ではパルス周
期Ｔが一定であるため、出力電圧Ｖintに生じるリップ
ル電圧ΔＶはデューティ比Ｄのみに依存する。一方、パ
ルス周期可変方式を採用した電圧変換回路ではパルス周
期Ｔが可変であるため、出力電圧Ｖintに生じるリップ
ル電圧ΔＶはデューティ比Ｄ及びパルス周期Ｔに依存す
る。
前記ＬＣフィルタ回路に入力されるパルス状電圧信号の
パルス周期Ｔの２乗に比例することが分かる。ここで、
パルス幅可変方式を採用した電圧変換回路ではパルス周
期Ｔが一定であるため、出力電圧Ｖintに生じるリップ
ル電圧ΔＶはデューティ比Ｄのみに依存する。一方、パ
ルス周期可変方式を採用した電圧変換回路ではパルス周
期Ｔが可変であるため、出力電圧Ｖintに生じるリップ
ル電圧ΔＶはデューティ比Ｄ及びパルス周期Ｔに依存す
る。
【００８５】上記したように、リップル電圧ΔＶはパル
ス周期Ｔの２乗に比例するため、パルス周期Ｔが長くな
るとリップル電圧ΔＶは急激に大きくなる傾向を示す。
しかし、パルス周期可変方式では出力電圧Ｖintを下げ
るためにパルス周期Ｔを長くする必要があるため、低い
出力電圧Ｖintを得ようとした場合にリップル電圧ΔＶ
が大きくなってしまう。
ス周期Ｔの２乗に比例するため、パルス周期Ｔが長くな
るとリップル電圧ΔＶは急激に大きくなる傾向を示す。
しかし、パルス周期可変方式では出力電圧Ｖintを下げ
るためにパルス周期Ｔを長くする必要があるため、低い
出力電圧Ｖintを得ようとした場合にリップル電圧ΔＶ
が大きくなってしまう。
【００８６】また、パルス周期可変方式を採用した電圧
変換回路において、出力電圧Ｖintの可変範囲を不必要
に広く設定すると、出力電圧Ｖintを可変上限値とした
時のパルス周期と、可変下限値とした時のパルス周期と
の間に大きな差が生じてしまう。そのため、出力電圧Ｖ
intを変化させる際に生じるリップル電圧ΔＶの変動が
大きくなり、出力電圧Ｖintを精度良く制御することが
できなくなる。
変換回路において、出力電圧Ｖintの可変範囲を不必要
に広く設定すると、出力電圧Ｖintを可変上限値とした
時のパルス周期と、可変下限値とした時のパルス周期と
の間に大きな差が生じてしまう。そのため、出力電圧Ｖ
intを変化させる際に生じるリップル電圧ΔＶの変動が
大きくなり、出力電圧Ｖintを精度良く制御することが
できなくなる。
【００８７】それに対して、本実施形態の電圧変換回路
は、出力電圧Ｖintの可変上限値を低く抑えて可変幅を
狭く制限した上で、パルス周期可変方式を用いる構成で
ある。このような構成とすることにより、出力電圧Ｖ
intを可変上限値とした時のパルス周期と、可変下限値
とした時のパルス周期との差を小さく抑えることができ
るので、リップル電圧ΔＶの変動を実用上問題のないレ
ベルに抑えることが可能となる。また、このような構成
とすることにより、パルス周期Ｔの可変範囲全体をより
周期が短くなる方向にシフトできるので、低い出力電圧
Ｖintを得ようとした場合のリップル電圧ΔＶを小さく
抑えることが可能となる。
は、出力電圧Ｖintの可変上限値を低く抑えて可変幅を
狭く制限した上で、パルス周期可変方式を用いる構成で
ある。このような構成とすることにより、出力電圧Ｖ
intを可変上限値とした時のパルス周期と、可変下限値
とした時のパルス周期との差を小さく抑えることができ
るので、リップル電圧ΔＶの変動を実用上問題のないレ
ベルに抑えることが可能となる。また、このような構成
とすることにより、パルス周期Ｔの可変範囲全体をより
周期が短くなる方向にシフトできるので、低い出力電圧
Ｖintを得ようとした場合のリップル電圧ΔＶを小さく
抑えることが可能となる。
【００８８】次に、本発明に係る電圧変換回路の第２実
施形態について説明する。図５は本発明に係る電圧変換
回路の第２実施形態を示す概略構成図である。本図に示
すように、本実施形態の電圧変換回路は、基本的に第１
実施形態の電圧変換回路と同様の構成（図１参照）から
成る。そこで、第１実施形態と同様の構成及び動作を有
する部分については図１と同一の符号を付すことで説明
を省略し、以下では本実施形態の特徴部分である出力パ
ルス信号生成回路２００について重点を置いた説明を行
うことにする。
施形態について説明する。図５は本発明に係る電圧変換
回路の第２実施形態を示す概略構成図である。本図に示
すように、本実施形態の電圧変換回路は、基本的に第１
実施形態の電圧変換回路と同様の構成（図１参照）から
成る。そこで、第１実施形態と同様の構成及び動作を有
する部分については図１と同一の符号を付すことで説明
を省略し、以下では本実施形態の特徴部分である出力パ
ルス信号生成回路２００について重点を置いた説明を行
うことにする。
【００８９】出力パルス信号生成回路２００はパルス幅
が一定で、パルス周期が可変である出力パルス信号Ｄ
outを生成し、その出力パルス信号Ｄoutをスイッチタイ
ミング制御回路１０４に送出する回路である。本実施形
態における出力パルス信号生成回路２００は、基準パル
ス信号生成回路２０１、第１遅延回路２０２、遅延時間
制御回路２０３に加えて、第２遅延回路２１０を有して
いる。
が一定で、パルス周期が可変である出力パルス信号Ｄ
outを生成し、その出力パルス信号Ｄoutをスイッチタイ
ミング制御回路１０４に送出する回路である。本実施形
態における出力パルス信号生成回路２００は、基準パル
ス信号生成回路２０１、第１遅延回路２０２、遅延時間
制御回路２０３に加えて、第２遅延回路２１０を有して
いる。
【００９０】基準パルス信号生成回路２０１は、パルス
幅一定の基準パルス信号を生成して第１遅延回路２０２
に送出する回路である。第１遅延回路２０２は、前記基
準パルス信号を所定時間だけ遅らせた遅延パルス信号を
生成する回路であり、基本遅延回路部２０７、追加遅延
回路部２０８、及び選択回路部２０９から成る。
幅一定の基準パルス信号を生成して第１遅延回路２０２
に送出する回路である。第１遅延回路２０２は、前記基
準パルス信号を所定時間だけ遅らせた遅延パルス信号を
生成する回路であり、基本遅延回路部２０７、追加遅延
回路部２０８、及び選択回路部２０９から成る。
【００９１】第２遅延回路２１０は、入力されるパルス
信号と、該パルス信号を所定時間だけ遅らせた遅延パル
ス信号のいずれか一方を選択出力する任意遅延回路部を
複数段直列接続して成り、第１遅延回路２０２の出力信
号をさらに所定時間だけ遅らせた遅延パルス信号を生成
する回路である。なお、本図では複数段設けられた前記
任意遅延回路部のうち、初段（１段目）の任意遅延回路
部２１１と最終段（ｎ段目）の任意遅延回路部２１２の
みを示している。初段の任意遅延回路部２１１は第１遅
延素子２１３と第１選択部２１４から成り、最終段の任
意遅延回路部２１２は第ｎ遅延素子２１５と第ｎ選択部
２１６から成る。
信号と、該パルス信号を所定時間だけ遅らせた遅延パル
ス信号のいずれか一方を選択出力する任意遅延回路部を
複数段直列接続して成り、第１遅延回路２０２の出力信
号をさらに所定時間だけ遅らせた遅延パルス信号を生成
する回路である。なお、本図では複数段設けられた前記
任意遅延回路部のうち、初段（１段目）の任意遅延回路
部２１１と最終段（ｎ段目）の任意遅延回路部２１２の
みを示している。初段の任意遅延回路部２１１は第１遅
延素子２１３と第１選択部２１４から成り、最終段の任
意遅延回路部２１２は第ｎ遅延素子２１５と第ｎ選択部
２１６から成る。
【００９２】遅延時間制御回路２０３は、第１遅延回路
２０２の選択回路部２０９、及び第２遅延回路２１０の
第１〜第ｎ選択部２１４、・・・、２１６に対してそれ
ぞれ選択信号を送出し、所望の出力電圧Ｖintが得られ
るように第１、第２遅延回路２０２、２１０における遅
延時間の設定を行う回路である。なお、遅延時間制御回
路２０３の内部構成及び動作については、後ほど詳細な
説明を行う。
２０２の選択回路部２０９、及び第２遅延回路２１０の
第１〜第ｎ選択部２１４、・・・、２１６に対してそれ
ぞれ選択信号を送出し、所望の出力電圧Ｖintが得られ
るように第１、第２遅延回路２０２、２１０における遅
延時間の設定を行う回路である。なお、遅延時間制御回
路２０３の内部構成及び動作については、後ほど詳細な
説明を行う。
【００９３】図６は基準パルス信号生成回路２０１、第
１遅延回路２０２、及び第２遅延回路２１０の一構成例
を示す概略構成図である。本図に示すように、基準パル
ス信号生成回路２０１は多入力端子を有するＮＯＲ回路
２０１ａと、二入力端子を有するＯＲ回路２０１ｂから
構成されており、その構成及び動作は前述の第１実施形
態（図２参照）と同様である。そこで、以下では基準パ
ルス信号生成回路２０１についての説明を省略し、第１
遅延回路２０２及び第２遅延回路２１０について重点を
置いた説明を行う。
１遅延回路２０２、及び第２遅延回路２１０の一構成例
を示す概略構成図である。本図に示すように、基準パル
ス信号生成回路２０１は多入力端子を有するＮＯＲ回路
２０１ａと、二入力端子を有するＯＲ回路２０１ｂから
構成されており、その構成及び動作は前述の第１実施形
態（図２参照）と同様である。そこで、以下では基準パ
ルス信号生成回路２０１についての説明を省略し、第１
遅延回路２０２及び第２遅延回路２１０について重点を
置いた説明を行う。
【００９４】まず、第１遅延回路２０２について説明す
る。第１遅延回路２０２を構成する基本遅延回路部２０
７は、基準パルス信号生成回路２０１から入力される前
記基準パルス信号に対して所定単位時間のＮ倍の遅延を
与える回路である。また、追加遅延回路部２０８は基本
遅延回路部２０７の最終出力信号Ｄ０に対して所定単位
時間のＭ倍の遅延を与える回路である。
る。第１遅延回路２０２を構成する基本遅延回路部２０
７は、基準パルス信号生成回路２０１から入力される前
記基準パルス信号に対して所定単位時間のＮ倍の遅延を
与える回路である。また、追加遅延回路部２０８は基本
遅延回路部２０７の最終出力信号Ｄ０に対して所定単位
時間のＭ倍の遅延を与える回路である。
【００９５】なお、本実施形態では基本遅延回路部２０
７及び追加遅延回路部２０８を構成する単位時間遅延素
子として、内部クロック信号ＩＣＬＫのポジティブエッ
ジをトリガとするＤフリップフロップ回路を用いてい
る。このように、基本遅延回路部２０７及び追加遅延回
路部２０８をフリップフロップ回路によって構成するこ
とにより、第１遅延回路２０２を容易に構成することが
できる。もちろん、前記単位時間遅延素子はＤフリップ
フロップ回路に限らず、どのようなフリップフロップ回
路或いは遅延素子を用いても構わない。
７及び追加遅延回路部２０８を構成する単位時間遅延素
子として、内部クロック信号ＩＣＬＫのポジティブエッ
ジをトリガとするＤフリップフロップ回路を用いてい
る。このように、基本遅延回路部２０７及び追加遅延回
路部２０８をフリップフロップ回路によって構成するこ
とにより、第１遅延回路２０２を容易に構成することが
できる。もちろん、前記単位時間遅延素子はＤフリップ
フロップ回路に限らず、どのようなフリップフロップ回
路或いは遅延素子を用いても構わない。
【００９６】基本遅延回路部２０７は５つのＤフリップ
フロップ回路２０７ａ〜２０７ｅ（以下、ＦＦ２０７ａ
〜２０７ｅと呼ぶ）が直列接続されたシフトレジスタ構
造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ２
０７ａ〜２０７ｅの各出力端子からは、前記基準パルス
信号に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出さ
れる。なお、遅延段数Ｎは１以上であればよい。
フロップ回路２０７ａ〜２０７ｅ（以下、ＦＦ２０７ａ
〜２０７ｅと呼ぶ）が直列接続されたシフトレジスタ構
造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ２
０７ａ〜２０７ｅの各出力端子からは、前記基準パルス
信号に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出さ
れる。なお、遅延段数Ｎは１以上であればよい。
【００９７】また、追加遅延回路部２０８は２つのＤフ
リップフロップ回路２０８ａ、２０８ｂ（以下、ＦＦ２
０８ａ、２０８ｂと呼ぶ）が直列接続されたシフトレジ
スタ構造（遅延段数Ｍ＝２）から成っている。従って、
ＦＦ２０８ａ、２０８ｂの各出力端子からは、出力信号
Ｄ０に対して所定単位時間の１倍或いは２倍の遅延が与
えられた出力信号Ｄ１、Ｄ２がそれぞれ送出される。な
お、遅延段数Ｍは１以上であればよい。
リップフロップ回路２０８ａ、２０８ｂ（以下、ＦＦ２
０８ａ、２０８ｂと呼ぶ）が直列接続されたシフトレジ
スタ構造（遅延段数Ｍ＝２）から成っている。従って、
ＦＦ２０８ａ、２０８ｂの各出力端子からは、出力信号
Ｄ０に対して所定単位時間の１倍或いは２倍の遅延が与
えられた出力信号Ｄ１、Ｄ２がそれぞれ送出される。な
お、遅延段数Ｍは１以上であればよい。
【００９８】選択回路部２０９は、遅延時間制御回路２
０３から与えられる第１選択信号Ｓ０、Ｓ１、Ｓ２に基
づいて、基本遅延回路部２０７の最終出力信号Ｄ０と追
加遅延回路部２０８の各出力信号Ｄ１、Ｄ２のうち、い
ずれか１つの出力信号を遅延パルス信号として選択出力
する回路である。なお、選択回路部２０９によって選択
された前記遅延パルス信号は、第２遅延回路２１０と基
準パルス信号生成回路２０１にそれぞれ送出される。
０３から与えられる第１選択信号Ｓ０、Ｓ１、Ｓ２に基
づいて、基本遅延回路部２０７の最終出力信号Ｄ０と追
加遅延回路部２０８の各出力信号Ｄ１、Ｄ２のうち、い
ずれか１つの出力信号を遅延パルス信号として選択出力
する回路である。なお、選択回路部２０９によって選択
された前記遅延パルス信号は、第２遅延回路２１０と基
準パルス信号生成回路２０１にそれぞれ送出される。
【００９９】次に、第２遅延回路２１０について説明す
る。前述した通り、第２遅延回路２１０は、ｎ段（本図
ではｎ＝２）の任意遅延回路部２１１、２１２が直列接
続されて成り、その入力端は第１遅延回路２０２の出力
端（すなわち、選択回路部２０９の出力端）に接続され
ている。また、初段（１段目）の任意遅延回路部２１１
は第１遅延素子２１３と第１選択部２１４から成り、最
終段（２段目）の任意遅延回路部２１２は第２遅延素子
２１５と第２選択部２１６から成る。
る。前述した通り、第２遅延回路２１０は、ｎ段（本図
ではｎ＝２）の任意遅延回路部２１１、２１２が直列接
続されて成り、その入力端は第１遅延回路２０２の出力
端（すなわち、選択回路部２０９の出力端）に接続され
ている。また、初段（１段目）の任意遅延回路部２１１
は第１遅延素子２１３と第１選択部２１４から成り、最
終段（２段目）の任意遅延回路部２１２は第２遅延素子
２１５と第２選択部２１６から成る。
【０１００】初段の任意遅延回路部２１１を構成する第
１遅延素子２１３は、第１遅延回路２０２から出力され
る遅延パルス信号に対して、さらに所定時間の遅延を与
える回路である。なお、第１遅延素子２１３の遅延時間
は、外部からの制御信号によって設定してもよいし、内
部で予め設定しておいてもよい。
１遅延素子２１３は、第１遅延回路２０２から出力され
る遅延パルス信号に対して、さらに所定時間の遅延を与
える回路である。なお、第１遅延素子２１３の遅延時間
は、外部からの制御信号によって設定してもよいし、内
部で予め設定しておいてもよい。
【０１０１】本実施形態の電圧変換回路では、第１遅延
素子２１３として内部クロック信号ＩＣＬＫのネガティ
ブエッジをトリガとするＤＮフリップフロップ回路を用
いている。従って、第１遅延素子２１３からは、選択回
路部２０９によって選択された出力信号Ｄ０、Ｄ１、Ｄ
２のいずれかに対して、内部クロック信号ＩＣＬＫの半
周期分（所定単位時間の０．５倍）の遅延が与えられた
出力信号Ｄ０1/2、Ｄ１1/2、Ｄ２1/2のいずれかが第１
選択部２１４に送出される。
素子２１３として内部クロック信号ＩＣＬＫのネガティ
ブエッジをトリガとするＤＮフリップフロップ回路を用
いている。従って、第１遅延素子２１３からは、選択回
路部２０９によって選択された出力信号Ｄ０、Ｄ１、Ｄ
２のいずれかに対して、内部クロック信号ＩＣＬＫの半
周期分（所定単位時間の０．５倍）の遅延が与えられた
出力信号Ｄ０1/2、Ｄ１1/2、Ｄ２1/2のいずれかが第１
選択部２１４に送出される。
【０１０２】初段の任意遅延回路部２１１を構成する第
１選択部２１４は、遅延時間制御回路２０３から与えら
れる第２選択信号ＳＨに基づいて、選択回路部２０９の
出力信号と第１遅延素子２１３の出力信号のうち、いず
れか一方を選択出力する回路である。従って、第１選択
部２１４からは、出力信号Ｄ０、Ｄ０1/2、Ｄ１、Ｄ１
1/2、Ｄ２、Ｄ２1/2のいずれかが次段の任意遅延回路部
２１２に送出される。
１選択部２１４は、遅延時間制御回路２０３から与えら
れる第２選択信号ＳＨに基づいて、選択回路部２０９の
出力信号と第１遅延素子２１３の出力信号のうち、いず
れか一方を選択出力する回路である。従って、第１選択
部２１４からは、出力信号Ｄ０、Ｄ０1/2、Ｄ１、Ｄ１
1/2、Ｄ２、Ｄ２1/2のいずれかが次段の任意遅延回路部
２１２に送出される。
【０１０３】なお、ＦＦ２０７ａ〜２０７ｅ、ＦＦ２０
８ａ〜２０８ｂ、及び第１遅延素子２１３の各クロック
端子には、いずれも同一の内部クロック信号ＩＣＬＫが
入力されているが、この内部クロック信号ＩＣＬＫとし
ては、集積回路の外部から供給された外部クロック信号
や、前記外部クロック信号を分周することによって生成
したクロック信号、或いは集積回路の内部に発振回路を
設けることで生成したクロック信号など、どのような手
段で生成されたクロック信号を用いても構わない。ま
た、第１遅延素子２１３はＤＮフリップフロップ回路に
限らず、どのようなフリップフロップ回路或いは遅延素
子を用いても構わない。
８ａ〜２０８ｂ、及び第１遅延素子２１３の各クロック
端子には、いずれも同一の内部クロック信号ＩＣＬＫが
入力されているが、この内部クロック信号ＩＣＬＫとし
ては、集積回路の外部から供給された外部クロック信号
や、前記外部クロック信号を分周することによって生成
したクロック信号、或いは集積回路の内部に発振回路を
設けることで生成したクロック信号など、どのような手
段で生成されたクロック信号を用いても構わない。ま
た、第１遅延素子２１３はＤＮフリップフロップ回路に
限らず、どのようなフリップフロップ回路或いは遅延素
子を用いても構わない。
【０１０４】一方、２段目の任意遅延回路部２１２を構
成する第２遅延素子２１５は、初段の任意遅延回路部２
１１から出力される遅延パルス信号に対して、さらに所
定時間の遅延を与える回路である。なお、第２遅延素子
２１５の遅延時間は、外部からの制御信号によって設定
してもよいし、内部で予め設定しておいてもよい。
成する第２遅延素子２１５は、初段の任意遅延回路部２
１１から出力される遅延パルス信号に対して、さらに所
定時間の遅延を与える回路である。なお、第２遅延素子
２１５の遅延時間は、外部からの制御信号によって設定
してもよいし、内部で予め設定しておいてもよい。
【０１０５】本実施形態の電圧変換回路では、第２遅延
素子２１５として内部クロック信号ＩＣＬＫ２のポジテ
ィブエッジをトリガとするＤフリップフロップ回路を用
いている。なお、内部クロック信号ＩＣＬＫ２は、前述
した内部クロック信号ＩＣＬＫの倍速クロック信号であ
り、その周波数は内部クロック信号ＩＣＬＫの２倍であ
る。従って、第２遅延素子２１５からは、第１選択部２
１４によって選択された出力信号Ｄ０、Ｄ０1/2、Ｄ
１、Ｄ１1/2、Ｄ２、Ｄ２1/2のいずれかに対し、内部ク
ロック信号ＩＣＬＫの１／４周期分（所定単位時間の
０．２５倍）の遅延が与えられた出力信号Ｄ０1/4、Ｄ
０3/4、Ｄ１1/4、Ｄ１3/4、Ｄ２1/4、Ｄ２3/4のいずれ
かが第２選択部２１６に送出される。
素子２１５として内部クロック信号ＩＣＬＫ２のポジテ
ィブエッジをトリガとするＤフリップフロップ回路を用
いている。なお、内部クロック信号ＩＣＬＫ２は、前述
した内部クロック信号ＩＣＬＫの倍速クロック信号であ
り、その周波数は内部クロック信号ＩＣＬＫの２倍であ
る。従って、第２遅延素子２１５からは、第１選択部２
１４によって選択された出力信号Ｄ０、Ｄ０1/2、Ｄ
１、Ｄ１1/2、Ｄ２、Ｄ２1/2のいずれかに対し、内部ク
ロック信号ＩＣＬＫの１／４周期分（所定単位時間の
０．２５倍）の遅延が与えられた出力信号Ｄ０1/4、Ｄ
０3/4、Ｄ１1/4、Ｄ１3/4、Ｄ２1/4、Ｄ２3/4のいずれ
かが第２選択部２１６に送出される。
【０１０６】２段目の任意遅延回路部２１２を構成する
第２選択部２１６は、遅延時間制御回路２０３から与え
られる第２選択信号ＳＱに基づいて、第１選択部２１４
の出力信号と第２遅延素子２１５の出力信号のうち、い
ずれか一方を選択出力する回路である。従って、第２選
択部２１３からは、出力信号Ｄ０、Ｄ０1/4、Ｄ０1/2、
Ｄ０3/4、Ｄ１、Ｄ１1/4、Ｄ１1/2、Ｄ１3/4、Ｄ２、Ｄ
２1/4、Ｄ２1/2、Ｄ２ 3/4のいずれかが、出力パルス信
号Ｄoutとして次段のスイッチタイミング制御回路１０
４に送出される。
第２選択部２１６は、遅延時間制御回路２０３から与え
られる第２選択信号ＳＱに基づいて、第１選択部２１４
の出力信号と第２遅延素子２１５の出力信号のうち、い
ずれか一方を選択出力する回路である。従って、第２選
択部２１３からは、出力信号Ｄ０、Ｄ０1/4、Ｄ０1/2、
Ｄ０3/4、Ｄ１、Ｄ１1/4、Ｄ１1/2、Ｄ１3/4、Ｄ２、Ｄ
２1/4、Ｄ２1/2、Ｄ２ 3/4のいずれかが、出力パルス信
号Ｄoutとして次段のスイッチタイミング制御回路１０
４に送出される。
【０１０７】図７は選択回路部２０９、第１選択部２１
４、及び第２選択部２１６の一構成例を示す概略構成図
である。本図に示すように、選択回路部２０９は二入力
端子を有するＡＮＤ回路２０９ａ〜２０９ｃと、多入力
端子を有するＯＲ回路２０９ｄから構成されている。一
方、第１選択部２１４は二入力端子を有するＡＮＤ回路
２１４ａ、２１４ｂと、二入力端子を有するＯＲ回路２
１４ｃから構成されている。同様に、第２選択部２１６
は二入力端子を有するＡＮＤ回路２１６ａ、２１６ｂ
と、二入力端子を有するＯＲ回路２１６ｃから構成され
ている。
４、及び第２選択部２１６の一構成例を示す概略構成図
である。本図に示すように、選択回路部２０９は二入力
端子を有するＡＮＤ回路２０９ａ〜２０９ｃと、多入力
端子を有するＯＲ回路２０９ｄから構成されている。一
方、第１選択部２１４は二入力端子を有するＡＮＤ回路
２１４ａ、２１４ｂと、二入力端子を有するＯＲ回路２
１４ｃから構成されている。同様に、第２選択部２１６
は二入力端子を有するＡＮＤ回路２１６ａ、２１６ｂ
と、二入力端子を有するＯＲ回路２１６ｃから構成され
ている。
【０１０８】まず、選択回路部２０９の構成について説
明する。ＡＮＤ回路２０９ａ〜２０９ｃの一入力端子に
は、基本遅延回路部２０７の最終出力信号Ｄ０と追加遅
延回路部２０８の各出力信号Ｄ１、Ｄ２がそれぞれ入力
されている。また、ＡＮＤ回路２０９ａ〜２０９ｃの他
入力端子には、遅延時間制御回路２０３から与えられる
第１選択信号Ｓ０、Ｓ１、Ｓ２がそれぞれ入力されてい
る。なお、追加遅延回路部２０８にパルス信号が流れて
いる時間帯には、第１選択信号Ｓ０、Ｓ１、Ｓ２が変化
しないように制御されている。一方、ＯＲ回路２０９ｄ
の入力端子にはＡＮＤ回路２０９ａ〜２０９ｃの各出力
信号がそれぞれ入力されており、それらの論理和が選択
選択部２０９で選択された遅延パルス信号となる。
明する。ＡＮＤ回路２０９ａ〜２０９ｃの一入力端子に
は、基本遅延回路部２０７の最終出力信号Ｄ０と追加遅
延回路部２０８の各出力信号Ｄ１、Ｄ２がそれぞれ入力
されている。また、ＡＮＤ回路２０９ａ〜２０９ｃの他
入力端子には、遅延時間制御回路２０３から与えられる
第１選択信号Ｓ０、Ｓ１、Ｓ２がそれぞれ入力されてい
る。なお、追加遅延回路部２０８にパルス信号が流れて
いる時間帯には、第１選択信号Ｓ０、Ｓ１、Ｓ２が変化
しないように制御されている。一方、ＯＲ回路２０９ｄ
の入力端子にはＡＮＤ回路２０９ａ〜２０９ｃの各出力
信号がそれぞれ入力されており、それらの論理和が選択
選択部２０９で選択された遅延パルス信号となる。
【０１０９】次に、第１選択部２１４の構成について説
明する。ＡＮＤ回路２１４ａ、２１４ｂの一入力端子に
は、それぞれ選択回路部２０９の出力信号と第１遅延素
子２１３の出力信号が入力されている。また、ＡＮＤ回
路２１４ａ、２１４ｂの他入力端子には、遅延時間制御
回路２０３から与えられる第２選択信号ＳＨがそれぞれ
入力されている。ただし、ＡＮＤ回路２１４ａには第２
選択信号ＳＨが反転入力されている。また、追加遅延回
路部２０８にパルス信号が流れている時間帯には、第２
選択信号ＳＨが変化しないように制御されている。一
方、ＯＲ回路２１４ｃの入力端子にはＡＮＤ回路２１４
ａ、２１４ｂの各出力信号がそれぞれ入力されており、
それらの論理和が第１選択部２１４で選択された遅延パ
ルス信号となる。
明する。ＡＮＤ回路２１４ａ、２１４ｂの一入力端子に
は、それぞれ選択回路部２０９の出力信号と第１遅延素
子２１３の出力信号が入力されている。また、ＡＮＤ回
路２１４ａ、２１４ｂの他入力端子には、遅延時間制御
回路２０３から与えられる第２選択信号ＳＨがそれぞれ
入力されている。ただし、ＡＮＤ回路２１４ａには第２
選択信号ＳＨが反転入力されている。また、追加遅延回
路部２０８にパルス信号が流れている時間帯には、第２
選択信号ＳＨが変化しないように制御されている。一
方、ＯＲ回路２１４ｃの入力端子にはＡＮＤ回路２１４
ａ、２１４ｂの各出力信号がそれぞれ入力されており、
それらの論理和が第１選択部２１４で選択された遅延パ
ルス信号となる。
【０１１０】続いて、第２選択部２１６の構成について
説明する。ＡＮＤ回路２１６ａ、２１６ｂの一入力端子
には、それぞれ第１選択部２１４の出力信号と第２遅延
素子２１５の出力信号が入力されている。また、ＡＮＤ
回路２１６ａ、２１６ｂの他入力端子には、遅延時間制
御回路２０３から与えられる第２選択信号ＳＱがそれぞ
れ入力されている。ただし、ＡＮＤ回路２１６ａには第
２選択信号ＳＱが反転入力されている。また、追加遅延
回路部２０８にパルス信号が流れている時間帯には、第
２選択信号ＳＱが変化しないように制御されている。一
方、ＯＲ回路２１６ｃの入力端子にはＡＮＤ回路２１６
ａ、２１６ｂの各出力信号がそれぞれ入力されており、
それらの論理和が第２選択部２１６で選択された出力パ
ルス信号Ｄoutとなる。
説明する。ＡＮＤ回路２１６ａ、２１６ｂの一入力端子
には、それぞれ第１選択部２１４の出力信号と第２遅延
素子２１５の出力信号が入力されている。また、ＡＮＤ
回路２１６ａ、２１６ｂの他入力端子には、遅延時間制
御回路２０３から与えられる第２選択信号ＳＱがそれぞ
れ入力されている。ただし、ＡＮＤ回路２１６ａには第
２選択信号ＳＱが反転入力されている。また、追加遅延
回路部２０８にパルス信号が流れている時間帯には、第
２選択信号ＳＱが変化しないように制御されている。一
方、ＯＲ回路２１６ｃの入力端子にはＡＮＤ回路２１６
ａ、２１６ｂの各出力信号がそれぞれ入力されており、
それらの論理和が第２選択部２１６で選択された出力パ
ルス信号Ｄoutとなる。
【０１１１】例えば、出力信号Ｄ０を出力パルス信号Ｄ
outとして選択する場合には、選択回路部２０９で出力
信号Ｄ０を選択するとともに、第１、第２選択部２１
４、２１６で選択回路部２０９から直接入力される遅延
パルス信号を選択すればよい。そのためには、第１選択
信号Ｓ０をＨレベル、その他の第１選択信号Ｓ１、Ｓ２
をＬレベルとし、第２選択信号ＳＨ、ＳＱをともにＬレ
ベルとすればよい。
outとして選択する場合には、選択回路部２０９で出力
信号Ｄ０を選択するとともに、第１、第２選択部２１
４、２１６で選択回路部２０９から直接入力される遅延
パルス信号を選択すればよい。そのためには、第１選択
信号Ｓ０をＨレベル、その他の第１選択信号Ｓ１、Ｓ２
をＬレベルとし、第２選択信号ＳＨ、ＳＱをともにＬレ
ベルとすればよい。
【０１１２】出力信号Ｄ０から内部クロック信号ＩＣＬ
Ｋの１／４周期分（所定単位時間の０．２５倍）だけ遅
れた出力信号Ｄ０1/4を出力パルス信号Ｄoutとして選択
する場合には、選択回路部２０９で出力信号Ｄ０を選択
するとともに、第１選択部２１４で選択回路部２０９か
ら直接入力される出力信号を選択し、第２選択部２１６
で第２遅延素子２１５から入力される出力信号を選択す
ればよい。そのためには、第１選択信号Ｓ０をＨレベ
ル、その他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、
第２選択信号ＳＨ、ＳＱをそれぞれＬレベル、Ｈレベル
とすればよい。
Ｋの１／４周期分（所定単位時間の０．２５倍）だけ遅
れた出力信号Ｄ０1/4を出力パルス信号Ｄoutとして選択
する場合には、選択回路部２０９で出力信号Ｄ０を選択
するとともに、第１選択部２１４で選択回路部２０９か
ら直接入力される出力信号を選択し、第２選択部２１６
で第２遅延素子２１５から入力される出力信号を選択す
ればよい。そのためには、第１選択信号Ｓ０をＨレベ
ル、その他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、
第２選択信号ＳＨ、ＳＱをそれぞれＬレベル、Ｈレベル
とすればよい。
【０１１３】出力信号Ｄ０から内部クロック信号ＩＣＬ
Ｋの半周期分（所定単位時間の０．５倍）だけ遅れた出
力信号Ｄ０1/2を出力パルス信号Ｄoutとして選択する場
合には、選択回路部２０９で出力信号Ｄ０を選択すると
ともに、第１選択部２１４で第１遅延素子２１３から入
力される出力信号を選択し、第２選択部２１６で第１選
択部２１４から直接入力される出力信号を選択すればよ
い。そのためには、第１選択信号Ｓ０をＨレベル、その
他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、第２選択
信号ＳＨ、ＳＱをそれぞれＨレベル、Ｌレベルとすれば
よい。
Ｋの半周期分（所定単位時間の０．５倍）だけ遅れた出
力信号Ｄ０1/2を出力パルス信号Ｄoutとして選択する場
合には、選択回路部２０９で出力信号Ｄ０を選択すると
ともに、第１選択部２１４で第１遅延素子２１３から入
力される出力信号を選択し、第２選択部２１６で第１選
択部２１４から直接入力される出力信号を選択すればよ
い。そのためには、第１選択信号Ｓ０をＨレベル、その
他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、第２選択
信号ＳＨ、ＳＱをそれぞれＨレベル、Ｌレベルとすれば
よい。
【０１１４】出力信号Ｄ０から内部クロック信号ＩＣＬ
Ｋの３／４周期分（所定単位時間の０．７５倍）だけ遅
れた出力信号Ｄ０3/4を出力パルス信号Ｄoutとして選択
する場合には、選択回路部２０９で出力信号Ｄ０を選択
するとともに、第１選択部２１４で第１遅延素子２１３
から入力される出力信号を選択し、第２選択部２１６で
第２遅延素子２１５から入力される出力信号を選択すれ
ばよい。そのためには、第１選択信号Ｓ０をＨレベル、
その他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、第２
選択信号ＳＨ、ＳＱをともにＨレベルとすればよい。
Ｋの３／４周期分（所定単位時間の０．７５倍）だけ遅
れた出力信号Ｄ０3/4を出力パルス信号Ｄoutとして選択
する場合には、選択回路部２０９で出力信号Ｄ０を選択
するとともに、第１選択部２１４で第１遅延素子２１３
から入力される出力信号を選択し、第２選択部２１６で
第２遅延素子２１５から入力される出力信号を選択すれ
ばよい。そのためには、第１選択信号Ｓ０をＨレベル、
その他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、第２
選択信号ＳＨ、ＳＱをともにＨレベルとすればよい。
【０１１５】上記と同様に、第１選択信号Ｓ０、Ｓ１、
Ｓ２、及び第２選択信号ＳＨ、ＳＱを制御することによ
って、本実施形態の電圧変換回路では出力パルス信号Ｄ
outとして１２通りの出力信号Ｄ０、Ｄ０1/4、Ｄ
０1/2、Ｄ０3/4、Ｄ１、Ｄ１1/4、Ｄ１1/2、Ｄ１3/4、
Ｄ２、Ｄ２1/4、Ｄ２1/2、Ｄ２3/4を選択出力すること
ができる。すなわち、出力パルス信号Ｄoutのデューテ
ィ比を１／５〜１／７．７５の間で任意に変化させるこ
とが可能である。
Ｓ２、及び第２選択信号ＳＨ、ＳＱを制御することによ
って、本実施形態の電圧変換回路では出力パルス信号Ｄ
outとして１２通りの出力信号Ｄ０、Ｄ０1/4、Ｄ
０1/2、Ｄ０3/4、Ｄ１、Ｄ１1/4、Ｄ１1/2、Ｄ１3/4、
Ｄ２、Ｄ２1/4、Ｄ２1/2、Ｄ２3/4を選択出力すること
ができる。すなわち、出力パルス信号Ｄoutのデューテ
ィ比を１／５〜１／７．７５の間で任意に変化させるこ
とが可能である。
【０１１６】本実施形態の電圧変換回路に供給される外
部電源電圧ＶDDを３Ｖとすると、前出の（２）式より、
出力パルス信号Ｄoutとして基本遅延回路部２０７の出
力信号Ｄ０が選択された場合の出力電圧Ｖintは０．６
Ｖと算出することができる。同様に、出力パルス信号Ｄ
outとして各出力信号Ｄ０1/4〜Ｄ２3/4が選択された場
合の出力電圧Ｖintは０．５５Ｖ〜０．３９Ｖと算出す
ることができる。従って、本実施形態の電圧変換回路に
おける出力電圧Ｖintの可変範囲は０．３９Ｖ〜０．６
Ｖであり、その単位可変幅は平均１９ｍＶであることが
分かる。
部電源電圧ＶDDを３Ｖとすると、前出の（２）式より、
出力パルス信号Ｄoutとして基本遅延回路部２０７の出
力信号Ｄ０が選択された場合の出力電圧Ｖintは０．６
Ｖと算出することができる。同様に、出力パルス信号Ｄ
outとして各出力信号Ｄ０1/4〜Ｄ２3/4が選択された場
合の出力電圧Ｖintは０．５５Ｖ〜０．３９Ｖと算出す
ることができる。従って、本実施形態の電圧変換回路に
おける出力電圧Ｖintの可変範囲は０．３９Ｖ〜０．６
Ｖであり、その単位可変幅は平均１９ｍＶであることが
分かる。
【０１１７】以上に説明した通り、本実施形態の電圧変
換回路では、第２遅延回路２１０の付加という僅かな回
路変更により、追加遅延回路部２０８を構成する遅延素
子の個数増大を招くことなく、出力パルス信号Ｄoutの
選択候補数を増大させ、出力電圧Ｖintの単位可変幅を
小さくすることができる。これにより、出力電圧Ｖint
の可変精度を大幅に向上することが可能となる。また、
追加遅延回路部２０８を構成する遅延素子の個数を削減
したことにより、基準パルス信号生成回路２０１を構成
するＮＯＲ回路２０１ａの入力端子数も削減されるの
で、ここでも回路規模の縮小を図ることができる。
換回路では、第２遅延回路２１０の付加という僅かな回
路変更により、追加遅延回路部２０８を構成する遅延素
子の個数増大を招くことなく、出力パルス信号Ｄoutの
選択候補数を増大させ、出力電圧Ｖintの単位可変幅を
小さくすることができる。これにより、出力電圧Ｖint
の可変精度を大幅に向上することが可能となる。また、
追加遅延回路部２０８を構成する遅延素子の個数を削減
したことにより、基準パルス信号生成回路２０１を構成
するＮＯＲ回路２０１ａの入力端子数も削減されるの
で、ここでも回路規模の縮小を図ることができる。
【０１１８】なお、本実施形態の電圧変換回路を採用す
ることにより、従来に比べて回路規模の縮小や消費電力
の低減を実現できることは言うまでもなく、また第１実
施形態の電圧変換回路に比べてこれらの利点が損なわれ
ることもない。
ることにより、従来に比べて回路規模の縮小や消費電力
の低減を実現できることは言うまでもなく、また第１実
施形態の電圧変換回路に比べてこれらの利点が損なわれ
ることもない。
【０１１９】続いて、上記した各実施形態の電圧変換回
路に設けられるスイッチタイミング制御回路１０４の内
部構成及び動作について説明を行う。図８はスイッチタ
イミング制御回路１０４の一構成例を示す概略構成図で
ある。本図に示すように、スイッチタイミング制御回路
１０４は、遅延回路１０４ａ、１０４ｂと、インバータ
回路１０４ｃと、二入力端子を有するＮＯＲ回路１０４
ｄとを有している。なお、遅延回路１０４ａ、１０４ｂ
における各遅延時間ＤＴは同一とされている。
路に設けられるスイッチタイミング制御回路１０４の内
部構成及び動作について説明を行う。図８はスイッチタ
イミング制御回路１０４の一構成例を示す概略構成図で
ある。本図に示すように、スイッチタイミング制御回路
１０４は、遅延回路１０４ａ、１０４ｂと、インバータ
回路１０４ｃと、二入力端子を有するＮＯＲ回路１０４
ｄとを有している。なお、遅延回路１０４ａ、１０４ｂ
における各遅延時間ＤＴは同一とされている。
【０１２０】出力パルス信号生成回路１００（もしくは
２００）の出力端は、遅延回路１０４ａの入力端とＮＯ
Ｒ回路１０４ｄの一入力端子にそれぞれ接続されてい
る。遅延回路１０４ａの出力端は、遅延回路１０４ｂの
入力端とインバータ回路１０４ｃの入力端子にそれぞれ
接続されている。遅延回路１０４ｂの出力端はＮＯＲ回
路１０４ｄの他入力端子に接続されている。インバータ
回路１０４ｃの出力端子はスイッチ回路１０５を構成す
るＰＭＯＳトランジスタＭ１のゲートに接続されてお
り、ＮＯＲ回路１０４ｄの出力端子はスイッチ回路１０
５を構成するＮＭＯＳトランジスタＭ２のゲートに接続
されている。
２００）の出力端は、遅延回路１０４ａの入力端とＮＯ
Ｒ回路１０４ｄの一入力端子にそれぞれ接続されてい
る。遅延回路１０４ａの出力端は、遅延回路１０４ｂの
入力端とインバータ回路１０４ｃの入力端子にそれぞれ
接続されている。遅延回路１０４ｂの出力端はＮＯＲ回
路１０４ｄの他入力端子に接続されている。インバータ
回路１０４ｃの出力端子はスイッチ回路１０５を構成す
るＰＭＯＳトランジスタＭ１のゲートに接続されてお
り、ＮＯＲ回路１０４ｄの出力端子はスイッチ回路１０
５を構成するＮＭＯＳトランジスタＭ２のゲートに接続
されている。
【０１２１】上記構成から成るスイッチタイミング制御
回路１０４では、出力パルス信号Ｄ outを遅延回路１０
４ａで所定時間ＤＴだけ遅らせた出力信号Ｄａをインバ
ータ回路１０４ｃで論理否定することにより、第１制御
信号φ１が生成されている。また、遅延回路１０４ａの
出力信号Ｄａをさらに遅延回路１０４ｂで所定時間ＤＴ
だけ遅らせた出力信号Ｄｂと、出力パルス信号生成回路
１００（もしくは２００）から直接入力される出力パル
ス信号ＤoutとをＮＯＲ回路１０４ｄで論理和否定する
ことにより、第２制御信号φ２が生成されている。
回路１０４では、出力パルス信号Ｄ outを遅延回路１０
４ａで所定時間ＤＴだけ遅らせた出力信号Ｄａをインバ
ータ回路１０４ｃで論理否定することにより、第１制御
信号φ１が生成されている。また、遅延回路１０４ａの
出力信号Ｄａをさらに遅延回路１０４ｂで所定時間ＤＴ
だけ遅らせた出力信号Ｄｂと、出力パルス信号生成回路
１００（もしくは２００）から直接入力される出力パル
ス信号ＤoutとをＮＯＲ回路１０４ｄで論理和否定する
ことにより、第２制御信号φ２が生成されている。
【０１２２】図９はスイッチタイミング制御回路１０４
における各信号波形を示すタイミングチャートである。
本図からも分かるように、上記構成から成るスイッチタ
イミング制御回路１０４では、第１制御信号φ１をＬレ
ベルに立ち下げるタイミング（ＰＭＯＳトランジスタＭ
１をオンさせるタイミング）が、第２制御信号φ２をＬ
レベルに立ち下げるタイミング（ＮＭＯＳトランジスタ
Ｍ２をオフさせるタイミング）よりも意図的に遅らされ
ている。また、第２制御信号φ２をＨレベルに立ち上げ
るタイミング（ＮＭＯＳトランジスタＭ２をオンさせる
タイミング）が、第１制御信号φ１をＨレベルに立ち上
げるタイミング（ＰＭＯＳトランジスタＭ１をオフさせ
るタイミング）よりも意図的に遅らされている。
における各信号波形を示すタイミングチャートである。
本図からも分かるように、上記構成から成るスイッチタ
イミング制御回路１０４では、第１制御信号φ１をＬレ
ベルに立ち下げるタイミング（ＰＭＯＳトランジスタＭ
１をオンさせるタイミング）が、第２制御信号φ２をＬ
レベルに立ち下げるタイミング（ＮＭＯＳトランジスタ
Ｍ２をオフさせるタイミング）よりも意図的に遅らされ
ている。また、第２制御信号φ２をＨレベルに立ち上げ
るタイミング（ＮＭＯＳトランジスタＭ２をオンさせる
タイミング）が、第１制御信号φ１をＨレベルに立ち上
げるタイミング（ＰＭＯＳトランジスタＭ１をオフさせ
るタイミング）よりも意図的に遅らされている。
【０１２３】より具体的に言うと、ＰＭＯＳトランジス
タＭ１がオンとなるのは期間Ｓ２のみであり、その他の
期間はオフとなる。一方、ＮＭＯＳトランジスタＭ２が
オンとなるのは期間Ｓ０、Ｓ０’のみであり、その他の
期間はオフとなる。すなわち、期間Ｓ１、Ｓ１’におい
てはＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタ
Ｍ２がいずれもオフとなっており、ＰＭＯＳトランジス
タＭ１とＮＭＯＳトランジスタＭ２が同時にオンする期
間は存在しない。
タＭ１がオンとなるのは期間Ｓ２のみであり、その他の
期間はオフとなる。一方、ＮＭＯＳトランジスタＭ２が
オンとなるのは期間Ｓ０、Ｓ０’のみであり、その他の
期間はオフとなる。すなわち、期間Ｓ１、Ｓ１’におい
てはＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタ
Ｍ２がいずれもオフとなっており、ＰＭＯＳトランジス
タＭ１とＮＭＯＳトランジスタＭ２が同時にオンする期
間は存在しない。
【０１２４】このように、ＰＭＯＳトランジスタＭ１と
ＮＭＯＳトランジスタＭ２のオン／オフ制御に際して、
一方のＭＯＳトランジスタがオフしてから所定時間経過
後に他方のＭＯＳトランジスタをオンさせる構成とする
ことにより、第１、第２制御信号φ１、φ２を生成する
過程でいずれかの制御信号に意図しない遅延が少々生じ
たとしても、ＰＭＯＳトランジスタＭ１とＮＭＯＳトラ
ンジスタＭ２が同時にオンすることはない。従って、ス
イッチ回路１０５に貫通電流が流れることを防止するこ
とができるので、余分な電力消費を抑えることが可能と
なる。
ＮＭＯＳトランジスタＭ２のオン／オフ制御に際して、
一方のＭＯＳトランジスタがオフしてから所定時間経過
後に他方のＭＯＳトランジスタをオンさせる構成とする
ことにより、第１、第２制御信号φ１、φ２を生成する
過程でいずれかの制御信号に意図しない遅延が少々生じ
たとしても、ＰＭＯＳトランジスタＭ１とＮＭＯＳトラ
ンジスタＭ２が同時にオンすることはない。従って、ス
イッチ回路１０５に貫通電流が流れることを防止するこ
とができるので、余分な電力消費を抑えることが可能と
なる。
【０１２５】次に、上記したスイッチタイミング制御回
路１０４の遅延回路１０４ａ、１０４ｂをＤフリップフ
ロップ回路で構成した場合について説明する。図１０は
スイッチタイミング制御回路１０４の別構成例を示す概
略構成図である。本図に示すスイッチタイミング制御回
路１０４では、遅延回路１０４ａ、１０４ｂとしてＤフ
リップフロップ回路１０４ａ、１０４ｂ（以下、ＦＦ１
０４ａ、ＦＦ１０４ｂと呼ぶ）が採用されている。
路１０４の遅延回路１０４ａ、１０４ｂをＤフリップフ
ロップ回路で構成した場合について説明する。図１０は
スイッチタイミング制御回路１０４の別構成例を示す概
略構成図である。本図に示すスイッチタイミング制御回
路１０４では、遅延回路１０４ａ、１０４ｂとしてＤフ
リップフロップ回路１０４ａ、１０４ｂ（以下、ＦＦ１
０４ａ、ＦＦ１０４ｂと呼ぶ）が採用されている。
【０１２６】ＦＦ１０４ａ、１０４ｂの各クロック端子
には、それぞれ内部クロック信号ＩＣＬＫ２が入力され
ている。内部クロック信号ＩＣＬＫ２は、出力パルス信
号生成回路１００（もしくは２００）を駆動する内部ク
ロック信号ＩＣＬＫの倍速クロック信号であり、その周
波数は内部クロック信号ＩＣＬＫの２倍である。
には、それぞれ内部クロック信号ＩＣＬＫ２が入力され
ている。内部クロック信号ＩＣＬＫ２は、出力パルス信
号生成回路１００（もしくは２００）を駆動する内部ク
ロック信号ＩＣＬＫの倍速クロック信号であり、その周
波数は内部クロック信号ＩＣＬＫの２倍である。
【０１２７】上記構成から成るスイッチタイミング制御
回路１０４では、内部クロック信号ＩＣＬＫに同期した
出力パルス信号ＤoutをＦＦ１０４ａで内部クロック信
号ＩＣＬＫ２の１周期分だけ遅延させ、その出力信号を
インバータ回路１０４ｃで論理否定することにより、第
１制御信号φ１が生成されている。また、ＦＦ１０４ａ
の出力信号をさらにＦＦ１０４ｂで内部クロック信号Ｉ
ＣＬＫ２の１周期分だけ遅延させた出力信号と、出力パ
ルス信号生成回路１００（もしくは２００）から直接入
力される出力パルス信号ＤoutとをＮＯＲ回路１０４ｄ
で論理和否定することにより、第２制御信号φ２が生成
されている。
回路１０４では、内部クロック信号ＩＣＬＫに同期した
出力パルス信号ＤoutをＦＦ１０４ａで内部クロック信
号ＩＣＬＫ２の１周期分だけ遅延させ、その出力信号を
インバータ回路１０４ｃで論理否定することにより、第
１制御信号φ１が生成されている。また、ＦＦ１０４ａ
の出力信号をさらにＦＦ１０４ｂで内部クロック信号Ｉ
ＣＬＫ２の１周期分だけ遅延させた出力信号と、出力パ
ルス信号生成回路１００（もしくは２００）から直接入
力される出力パルス信号ＤoutとをＮＯＲ回路１０４ｄ
で論理和否定することにより、第２制御信号φ２が生成
されている。
【０１２８】図１１はスイッチタイミング制御回路１０
４における各信号波形を示すタイミングチャートであ
る。なお、図中（ａ）は出力パルス信号Ｄoutが内部ク
ロック信号ＩＣＬＫのポジティブエッジに同期している
場合を示している。また、図中（ｂ）は出力パルス信号
Ｄoutが内部クロック信号ＩＣＬＫのネガティブエッジ
に同期している場合を示している。
４における各信号波形を示すタイミングチャートであ
る。なお、図中（ａ）は出力パルス信号Ｄoutが内部ク
ロック信号ＩＣＬＫのポジティブエッジに同期している
場合を示している。また、図中（ｂ）は出力パルス信号
Ｄoutが内部クロック信号ＩＣＬＫのネガティブエッジ
に同期している場合を示している。
【０１２９】本図からも分かるように、上記構成から成
るスイッチタイミング制御回路１０４では、先程と同
様、第１制御信号φ１をＬレベルに立ち下げるタイミン
グが、第２制御信号φ２をＬレベルに立ち下げるタイミ
ングよりも意図的に遅らされている。また、第２制御信
号φ２をＨレベルに立ち上げるタイミングが、第１制御
信号φ１をＨレベルに立ち上げるタイミングよりも意図
的に遅らされている。従って、ＰＭＯＳトランジスタＭ
１とＮＭＯＳトランジスタＭ２が同時にオンすることは
なく、スイッチ回路１０５の余分な電力消費を抑えるこ
とが可能となる。
るスイッチタイミング制御回路１０４では、先程と同
様、第１制御信号φ１をＬレベルに立ち下げるタイミン
グが、第２制御信号φ２をＬレベルに立ち下げるタイミ
ングよりも意図的に遅らされている。また、第２制御信
号φ２をＨレベルに立ち上げるタイミングが、第１制御
信号φ１をＨレベルに立ち上げるタイミングよりも意図
的に遅らされている。従って、ＰＭＯＳトランジスタＭ
１とＮＭＯＳトランジスタＭ２が同時にオンすることは
なく、スイッチ回路１０５の余分な電力消費を抑えるこ
とが可能となる。
【０１３０】また、ＦＦ１０４ａ、１０４ｂを、内部ク
ロック信号ＩＣＬＫの倍速クロック信号である内部クロ
ック信号ＩＣＬＫ２によって駆動することにより、出力
パルス信号Ｄoutが内部クロック信号ＩＣＬＫのポジテ
ィブエッジ或いはネガティブエッジのいずれに同期して
いる場合であっても、ＦＦ１０４ａ、１０４ｂにおける
遅延時間を内部クロック信号ＩＣＬＫの半周期分、すな
わち内部クロック信号ＩＣＬＫ２の１周期分とすること
ができる。
ロック信号ＩＣＬＫの倍速クロック信号である内部クロ
ック信号ＩＣＬＫ２によって駆動することにより、出力
パルス信号Ｄoutが内部クロック信号ＩＣＬＫのポジテ
ィブエッジ或いはネガティブエッジのいずれに同期して
いる場合であっても、ＦＦ１０４ａ、１０４ｂにおける
遅延時間を内部クロック信号ＩＣＬＫの半周期分、すな
わち内部クロック信号ＩＣＬＫ２の１周期分とすること
ができる。
【０１３１】なお、上記の実施形態では出力パルス信号
Ｄoutに遅延を与える遅延回路１０４ａ、１０４ｂとし
てＤフリップフロップ回路を用いた例を挙げて説明を行
ったが、遅延回路１０４ａ、１０４ｂとしてはＤフリッ
プフロップ回路に限らず、どのようなフリップフロップ
回路或いは遅延素子を用いてもよい。
Ｄoutに遅延を与える遅延回路１０４ａ、１０４ｂとし
てＤフリップフロップ回路を用いた例を挙げて説明を行
ったが、遅延回路１０４ａ、１０４ｂとしてはＤフリッ
プフロップ回路に限らず、どのようなフリップフロップ
回路或いは遅延素子を用いてもよい。
【０１３２】続いて、上記した各実施形態の電圧変換回
路に設けられる遅延時間制御回路１０３、２０３の内部
構成及び動作について説明を行う。なお、遅延時間制御
回路１０３、２０３の基本構成は全く同一であるため、
ここでは第２実施形態の遅延時間制御回路２０３を例に
挙げて説明を行うことにする。図１２は遅延時間制御回
路２０３の一構成例を示す概略構成図である。
路に設けられる遅延時間制御回路１０３、２０３の内部
構成及び動作について説明を行う。なお、遅延時間制御
回路１０３、２０３の基本構成は全く同一であるため、
ここでは第２実施形態の遅延時間制御回路２０３を例に
挙げて説明を行うことにする。図１２は遅延時間制御回
路２０３の一構成例を示す概略構成図である。
【０１３３】前述した通り、遅延時間制御回路２０３
は、出力パルス信号生成回路２００を構成する第１遅延
回路２０２の選択回路部２０９、及び第２遅延回路２１
０の第１〜第ｎ選択部２１４、・・・、２１６に対して
それぞれ選択信号を送出し、所望の出力電圧Ｖintが得
られるように第１、第２遅延回路２０２、２１０におけ
る遅延時間の設定を行う回路である。本図に示すよう
に、遅延時間制御回路２０３はレプリカ回路５０１と選
択信号生成回路５０２とを有している。
は、出力パルス信号生成回路２００を構成する第１遅延
回路２０２の選択回路部２０９、及び第２遅延回路２１
０の第１〜第ｎ選択部２１４、・・・、２１６に対して
それぞれ選択信号を送出し、所望の出力電圧Ｖintが得
られるように第１、第２遅延回路２０２、２１０におけ
る遅延時間の設定を行う回路である。本図に示すよう
に、遅延時間制御回路２０３はレプリカ回路５０１と選
択信号生成回路５０２とを有している。
【０１３４】まず、レプリカ回路５０１について説明す
る。レプリカ回路５０１は出力電圧Ｖintによって動作
する内部回路の動作状態を示す動作状態信号を生成する
回路であり、動作状態検出パルス生成回路５１１、クリ
ティカルパス回路５１２、及びラッチ回路５１３から構
成されている。
る。レプリカ回路５０１は出力電圧Ｖintによって動作
する内部回路の動作状態を示す動作状態信号を生成する
回路であり、動作状態検出パルス生成回路５１１、クリ
ティカルパス回路５１２、及びラッチ回路５１３から構
成されている。
【０１３５】動作状態検出パルス生成回路５１１は、出
力電圧Ｖintによって動作する内部回路の動作クロック
信号ＥＣＬＫに同期した動作状態検出パルス信号ＲＰＬ
を生成する回路であり、その動作状態検出パルス信号Ｒ
ＰＬは次段のクリティカルパス回路５１２に送出され
る。
力電圧Ｖintによって動作する内部回路の動作クロック
信号ＥＣＬＫに同期した動作状態検出パルス信号ＲＰＬ
を生成する回路であり、その動作状態検出パルス信号Ｒ
ＰＬは次段のクリティカルパス回路５１２に送出され
る。
【０１３６】クリティカルパス回路５１２は、前記内部
回路のクリティカルパス、すなわち信号の遅延が最も大
きいと考えられるパス回路と同等の遅延を行う回路であ
り、プロセスばらつきや動作環境変化に対応するため
に、前記内部回路と同一のプロセス技術を用いて作成さ
れる。また、クリティカルパス回路５１２には電源電圧
としてフィルタ回路１０６の出力電圧Ｖintが印加され
ている。すなわち、電源供給の対象となる内部回路の駆
動電圧がクリティカルパス回路５１２によってモニタさ
れることになる。
回路のクリティカルパス、すなわち信号の遅延が最も大
きいと考えられるパス回路と同等の遅延を行う回路であ
り、プロセスばらつきや動作環境変化に対応するため
に、前記内部回路と同一のプロセス技術を用いて作成さ
れる。また、クリティカルパス回路５１２には電源電圧
としてフィルタ回路１０６の出力電圧Ｖintが印加され
ている。すなわち、電源供給の対象となる内部回路の駆
動電圧がクリティカルパス回路５１２によってモニタさ
れることになる。
【０１３７】ラッチ回路５１３は、クリティカルパス回
路５１２から出力されたパルス信号を一旦保持する回路
であり、その出力信号はレプリカ回路５０１の動作状態
信号として次段の選択信号生成回路５０２に送出され
る。
路５１２から出力されたパルス信号を一旦保持する回路
であり、その出力信号はレプリカ回路５０１の動作状態
信号として次段の選択信号生成回路５０２に送出され
る。
【０１３８】続いて、レプリカ回路５０１の具体的構成
及びその動作について説明する。図１３はレプリカ回路
５０１の一構成例を示す概略構成図である。まず、動作
状態検出パルス生成回路５１１の内部構成及び動作につ
いて説明を行う。本図に示すように、動作状態検出パル
ス生成回路５１１は、フリップフロップ回路５１１ａ、
５１１ｂ、５１１ｃ（以下、ＦＦ５１１ａ、ＦＦ５１１
ｂ、５１１ｃと呼ぶ）と、二入力端子を有するＡＮＤ回
路５１１ｄ、５１１ｅから構成されている。
及びその動作について説明する。図１３はレプリカ回路
５０１の一構成例を示す概略構成図である。まず、動作
状態検出パルス生成回路５１１の内部構成及び動作につ
いて説明を行う。本図に示すように、動作状態検出パル
ス生成回路５１１は、フリップフロップ回路５１１ａ、
５１１ｂ、５１１ｃ（以下、ＦＦ５１１ａ、ＦＦ５１１
ｂ、５１１ｃと呼ぶ）と、二入力端子を有するＡＮＤ回
路５１１ｄ、５１１ｅから構成されている。
【０１３９】なお、出力電圧Ｖintが供給される前記内
部回路の動作状態は、出力パルス信号生成回路２００を
構成する第１、第２遅延回路２０２、２１０における出
力選択動作の直前に検出すればよい。そこで、本実施形
態における動作状態検出パルス生成回路５１１は、レプ
リカ回路５０１の外部から与えられるイネーブル信号Ｅ
ｎａｂｌｅがオン（Ｈレベル）のときに動作するように
構成されている。すなわち、上記したＦＦ５１１ａ、Ｆ
Ｆ５１１ｂ、５１１ｃはいずれもイネーブル信号Ｅｎａ
ｂｌｅがオン（Ｈレベル）のときに動作する。
部回路の動作状態は、出力パルス信号生成回路２００を
構成する第１、第２遅延回路２０２、２１０における出
力選択動作の直前に検出すればよい。そこで、本実施形
態における動作状態検出パルス生成回路５１１は、レプ
リカ回路５０１の外部から与えられるイネーブル信号Ｅ
ｎａｂｌｅがオン（Ｈレベル）のときに動作するように
構成されている。すなわち、上記したＦＦ５１１ａ、Ｆ
Ｆ５１１ｂ、５１１ｃはいずれもイネーブル信号Ｅｎａ
ｂｌｅがオン（Ｈレベル）のときに動作する。
【０１４０】ＦＦ５１１ａは動作クロック信号ＥＣＬＫ
のポジティブエッジをトリガとして動作するＤフリップ
フロップ回路であり、そのデータ入力端子には信号ＲＥ
が入力されている。従って、ＦＦ５１１ａから出力され
る動作状態検出パルス信号ＲＰＬは、信号ＲＥを動作ク
ロック信号ＥＣＬＫの１周期分だけ遅延した信号とな
る。これにより、動作状態検出パルス信号ＲＰＬは動作
クロック信号ＥＣＬＫに同期するため、前記内部回路の
動作状態検出動作を高精度に行うことができる。なお、
ＦＦ５１１ａに入力される信号ＲＥは、イネーブル信号
Ｅｎａｂｌｅがオン（Ｈレベル）のときに所定期間だけ
オン（Ｈレベル）となる信号である。この信号ＲＥにつ
いては後ほど詳細に説明する。
のポジティブエッジをトリガとして動作するＤフリップ
フロップ回路であり、そのデータ入力端子には信号ＲＥ
が入力されている。従って、ＦＦ５１１ａから出力され
る動作状態検出パルス信号ＲＰＬは、信号ＲＥを動作ク
ロック信号ＥＣＬＫの１周期分だけ遅延した信号とな
る。これにより、動作状態検出パルス信号ＲＰＬは動作
クロック信号ＥＣＬＫに同期するため、前記内部回路の
動作状態検出動作を高精度に行うことができる。なお、
ＦＦ５１１ａに入力される信号ＲＥは、イネーブル信号
Ｅｎａｂｌｅがオン（Ｈレベル）のときに所定期間だけ
オン（Ｈレベル）となる信号である。この信号ＲＥにつ
いては後ほど詳細に説明する。
【０１４１】ＦＦ５１１ａの出力端子はクリティカルパ
ス回路５１２の入力端、ＦＦ５１１ｂ、５１１ｃの各デ
ータ入力端子、及びＡＮＤ回路５１１ｄ、５１１ｅの各
一入力端子にそれぞれ接続されている。
ス回路５１２の入力端、ＦＦ５１１ｂ、５１１ｃの各デ
ータ入力端子、及びＡＮＤ回路５１１ｄ、５１１ｅの各
一入力端子にそれぞれ接続されている。
【０１４２】ＦＦ５１１ｂは動作クロック信号ＥＣＬＫ
のネガティブエッジをトリガとして動作するＤＮフリッ
プフロップ回路であり、その出力信号Ｎ１はＦＦ５１１
ａの出力信号ＲＰＬを動作クロック信号ＥＣＬＫの半周
期分だけ遅延して反転した信号となる。なお、ＦＦ５１
１ｂの出力信号Ｎ１はＡＮＤ回路５１１ｄの他入力端子
に対して送出される。
のネガティブエッジをトリガとして動作するＤＮフリッ
プフロップ回路であり、その出力信号Ｎ１はＦＦ５１１
ａの出力信号ＲＰＬを動作クロック信号ＥＣＬＫの半周
期分だけ遅延して反転した信号となる。なお、ＦＦ５１
１ｂの出力信号Ｎ１はＡＮＤ回路５１１ｄの他入力端子
に対して送出される。
【０１４３】ＦＦ５１１ｃは動作クロック信号ＥＣＬＫ
のポジティブエッジをトリガとして動作するＤフリップ
フロップ回路であり、その出力信号Ｎ２はＦＦ５１１ａ
の出力信号ＲＰＬを動作クロック信号ＥＣＬＫの１周期
分だけ遅延して反転した信号となる。なお、ＦＦ５１１
ｃの出力信号Ｎ２はＡＮＤ回路５１１ｅの他入力端子に
対して送出される。
のポジティブエッジをトリガとして動作するＤフリップ
フロップ回路であり、その出力信号Ｎ２はＦＦ５１１ａ
の出力信号ＲＰＬを動作クロック信号ＥＣＬＫの１周期
分だけ遅延して反転した信号となる。なお、ＦＦ５１１
ｃの出力信号Ｎ２はＡＮＤ回路５１１ｅの他入力端子に
対して送出される。
【０１４４】ＡＮＤ回路５１１ｄは、出力信号Ｎ１と動
作状態検出パルス信号ＲＰＬとの論理積演算を行うこと
で評価パルス信号ＥＶ１を生成する回路である。また、
ＡＮＤ回路５１１ｅは、出力信号Ｎ２と動作状態検出パ
ルス信号ＲＰＬとの論理積演算を行うことで評価パルス
信号ＥＶ２を生成する回路である。これらの評価パルス
信号ＥＶ１、ＥＶ２はそれぞれ後段のラッチ回路５１３
の動作を制御するトリガ信号として用いられる。
作状態検出パルス信号ＲＰＬとの論理積演算を行うこと
で評価パルス信号ＥＶ１を生成する回路である。また、
ＡＮＤ回路５１１ｅは、出力信号Ｎ２と動作状態検出パ
ルス信号ＲＰＬとの論理積演算を行うことで評価パルス
信号ＥＶ２を生成する回路である。これらの評価パルス
信号ＥＶ１、ＥＶ２はそれぞれ後段のラッチ回路５１３
の動作を制御するトリガ信号として用いられる。
【０１４５】次に、上記構成から成る動作状態検出パル
ス生成回路５１１の動作について説明する。図１４は動
作状態検出パルス生成回路５１１における各信号波形を
示すタイミングチャートである。ここでは、イネーブル
信号Ｅｎａｂｌｅが前記内部回路の動作クロック信号Ｅ
ＣＬＫの１６周期分だけオン（Ｈレベル）となる例を挙
げて説明を行う。
ス生成回路５１１の動作について説明する。図１４は動
作状態検出パルス生成回路５１１における各信号波形を
示すタイミングチャートである。ここでは、イネーブル
信号Ｅｎａｂｌｅが前記内部回路の動作クロック信号Ｅ
ＣＬＫの１６周期分だけオン（Ｈレベル）となる例を挙
げて説明を行う。
【０１４６】本図に示すように、本実施形態の信号ＲＥ
はイネーブル信号Ｅｎａｂｌｅの１／８分周信号に相当
するパルス信号であり、ＦＦ５１１ａから出力される動
作状態検出パルス信号ＲＰＬは、該信号ＲＥをイネーブ
ル信号Ｅｎａｂｌｅの１周期分だけ遅らせたパルス信号
である。このような動作状態検出パルス信号ＲＰＬから
評価パルス信号ＥＶ１、ＥＶ２を生成することにより、
イネーブル信号Ｅｎａｂｌｅがオンしている期間に生成
される評価パルス信号ＥＶ１、ＥＶ２をそれぞれ１つに
限定でき、レプリカ回路５０１の不要な動作を抑えるこ
とができる。
はイネーブル信号Ｅｎａｂｌｅの１／８分周信号に相当
するパルス信号であり、ＦＦ５１１ａから出力される動
作状態検出パルス信号ＲＰＬは、該信号ＲＥをイネーブ
ル信号Ｅｎａｂｌｅの１周期分だけ遅らせたパルス信号
である。このような動作状態検出パルス信号ＲＰＬから
評価パルス信号ＥＶ１、ＥＶ２を生成することにより、
イネーブル信号Ｅｎａｂｌｅがオンしている期間に生成
される評価パルス信号ＥＶ１、ＥＶ２をそれぞれ１つに
限定でき、レプリカ回路５０１の不要な動作を抑えるこ
とができる。
【０１４７】また、前述した通り、ＦＦ５１１ｂの出力
信号Ｎ１は動作状態検出パルス信号ＲＰＬを動作クロッ
ク信号ＥＣＬＫの半周期分だけ遅延して反転したパルス
信号であり、ＦＦ５１１ｃの出力信号Ｎ２は動作状態検
出パルス信号ＲＰＬを動作クロック信号ＥＣＬＫの１周
期分だけ遅延して反転したパルス信号である。従って、
ＡＮＤ回路５１１ｄによって生成される評価パルス信号
ＥＶ１のパルス幅は動作クロック信号ＥＣＬＫの半周期
分に相当し、ＡＮＤ回路５１１ｅによって生成される評
価パルス信号ＥＶ２のパルス幅は動作クロック信号ＥＣ
ＬＫの１周期分に相当する。
信号Ｎ１は動作状態検出パルス信号ＲＰＬを動作クロッ
ク信号ＥＣＬＫの半周期分だけ遅延して反転したパルス
信号であり、ＦＦ５１１ｃの出力信号Ｎ２は動作状態検
出パルス信号ＲＰＬを動作クロック信号ＥＣＬＫの１周
期分だけ遅延して反転したパルス信号である。従って、
ＡＮＤ回路５１１ｄによって生成される評価パルス信号
ＥＶ１のパルス幅は動作クロック信号ＥＣＬＫの半周期
分に相当し、ＡＮＤ回路５１１ｅによって生成される評
価パルス信号ＥＶ２のパルス幅は動作クロック信号ＥＣ
ＬＫの１周期分に相当する。
【０１４８】続いて、図１３に戻ってクリティカルパス
回路５１２の内部構成及び動作について説明を行う。前
述した通り、クリティカルパス回路５１２はフィルタ回
路１０６から送出される出力電圧Ｖintによって駆動さ
れる回路であり、その内部信号のＨレベルは出力電圧Ｖ
intとなる。そこで、電源電圧ＶDDによって駆動される
動作状態検出パルス生成回路５１１やラッチ回路５１３
との間で入出力信号の電圧レベルを一致させるために、
クリティカルパス回路５１２の入力段には降圧レベルシ
フタ５１４が設けられており、出力段には昇圧レベルシ
フタ５１５ａ、５１５ｂが設けられている。
回路５１２の内部構成及び動作について説明を行う。前
述した通り、クリティカルパス回路５１２はフィルタ回
路１０６から送出される出力電圧Ｖintによって駆動さ
れる回路であり、その内部信号のＨレベルは出力電圧Ｖ
intとなる。そこで、電源電圧ＶDDによって駆動される
動作状態検出パルス生成回路５１１やラッチ回路５１３
との間で入出力信号の電圧レベルを一致させるために、
クリティカルパス回路５１２の入力段には降圧レベルシ
フタ５１４が設けられており、出力段には昇圧レベルシ
フタ５１５ａ、５１５ｂが設けられている。
【０１４９】ここで、本図に示すレプリカ回路５０１
は、自身を構成するクリティカルパス回路５１２が所定
時間内（前記内部回路を駆動させる動作クロック信号Ｅ
ＣＬＫの１周期分以内）にパルス信号を出力できるか否
かをモニタし、そのモニタ結果に応じて前記内部回路の
動作状態が「速度超過状態（以下、動作状態Ｆａｓｔと
呼ぶ）」、「動作可能状態（以下、動作状態ＯＫと呼
ぶ）」、「危険状態（以下、動作状態Ｗａｒｎと呼
ぶ）」、「動作不可状態（以下、動作状態ＮＧと呼
ぶ）」のいずれであるかを判断する回路である。
は、自身を構成するクリティカルパス回路５１２が所定
時間内（前記内部回路を駆動させる動作クロック信号Ｅ
ＣＬＫの１周期分以内）にパルス信号を出力できるか否
かをモニタし、そのモニタ結果に応じて前記内部回路の
動作状態が「速度超過状態（以下、動作状態Ｆａｓｔと
呼ぶ）」、「動作可能状態（以下、動作状態ＯＫと呼
ぶ）」、「危険状態（以下、動作状態Ｗａｒｎと呼
ぶ）」、「動作不可状態（以下、動作状態ＮＧと呼
ぶ）」のいずれであるかを判断する回路である。
【０１５０】上記した４つの動作状態を検出するため
に、クリティカルパス回路５１２は前半クリティカルパ
ス回路５１６と後半クリティカルパス回路５１７の２つ
に分割されている。ここで、前半クリティカルパス回路
５１６と後半クリティカルパス回路５１７の各遅延時間
は、クリティカルパス回路５１２全体の遅延時間を１と
して、それぞれ０．５＋α、０．５−αとされている。
つまり、前半クリティカルパス回路５１６の遅延時間が
後半クリティカルパス回路５１７の遅延時間よりも若干
長くなるように分割されている。
に、クリティカルパス回路５１２は前半クリティカルパ
ス回路５１６と後半クリティカルパス回路５１７の２つ
に分割されている。ここで、前半クリティカルパス回路
５１６と後半クリティカルパス回路５１７の各遅延時間
は、クリティカルパス回路５１２全体の遅延時間を１と
して、それぞれ０．５＋α、０．５−αとされている。
つまり、前半クリティカルパス回路５１６の遅延時間が
後半クリティカルパス回路５１７の遅延時間よりも若干
長くなるように分割されている。
【０１５１】なお、クリティカルパス回路５１２を構成
する回路としては、複数個のインバータ回路が直列接続
されたインバータチェーンが好適であるが、インバータ
回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いてもよ
い。
する回路としては、複数個のインバータ回路が直列接続
されたインバータチェーンが好適であるが、インバータ
回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いてもよ
い。
【０１５２】動作状態検出パルス生成回路５１１から送
出される動作状態検出パルス信号ＲＰＬは、降圧レベル
シフタ５１４を介して前半クリティカルパス回路５１６
に入力される。前半クリティカルパス回路５１６の出力
信号は後半クリティカルパス回路５１７に送出される一
方で、昇圧レベルシフタ５１５ａを介して出力信号ＲＡ
とされ、ラッチ回路５１３に送出される。また、後半ク
リティカルパス回路５１７の出力信号は昇圧レベルシフ
タ５１５ｂを介して出力信号ＲＢとされ、ラッチ回路５
１３に送出される。
出される動作状態検出パルス信号ＲＰＬは、降圧レベル
シフタ５１４を介して前半クリティカルパス回路５１６
に入力される。前半クリティカルパス回路５１６の出力
信号は後半クリティカルパス回路５１７に送出される一
方で、昇圧レベルシフタ５１５ａを介して出力信号ＲＡ
とされ、ラッチ回路５１３に送出される。また、後半ク
リティカルパス回路５１７の出力信号は昇圧レベルシフ
タ５１５ｂを介して出力信号ＲＢとされ、ラッチ回路５
１３に送出される。
【０１５３】続いて、ラッチ回路５１３の内部構成及び
動作について説明を行う。ラッチ回路５１３は、動作状
態検出パルス生成回路５１１から送出される評価パルス
信号ＥＶ１のネガティブエッジをトリガとするＤＮフリ
ップフロップ回路５１３ａ、５１３ｂ（以下、ＦＦ５１
３ａ、ＦＦ５１３ｂと呼ぶ）と、評価パルス信号ＥＶ２
のネガティブエッジをトリガとするＤＮフリップフロッ
プ回路５１３ｃ（以下、ＦＦ５１３ｃと呼ぶ）とを有し
ている。なお、ＦＦ５１３ａのデータ入力端子には昇圧
レベルシフタ５１５ａからの出力信号ＲＡが入力されて
おり、ＦＦ５１３ｂ、ＦＦ５１３ｃの各データ入力端子
には昇圧レベルシフタ５１５ｂからの出力信号ＲＢが入
力されている。
動作について説明を行う。ラッチ回路５１３は、動作状
態検出パルス生成回路５１１から送出される評価パルス
信号ＥＶ１のネガティブエッジをトリガとするＤＮフリ
ップフロップ回路５１３ａ、５１３ｂ（以下、ＦＦ５１
３ａ、ＦＦ５１３ｂと呼ぶ）と、評価パルス信号ＥＶ２
のネガティブエッジをトリガとするＤＮフリップフロッ
プ回路５１３ｃ（以下、ＦＦ５１３ｃと呼ぶ）とを有し
ている。なお、ＦＦ５１３ａのデータ入力端子には昇圧
レベルシフタ５１５ａからの出力信号ＲＡが入力されて
おり、ＦＦ５１３ｂ、ＦＦ５１３ｃの各データ入力端子
には昇圧レベルシフタ５１５ｂからの出力信号ＲＢが入
力されている。
【０１５４】従って、ラッチ回路５１３ａによって出力
信号ＲＡを評価パルス信号ＥＶ１のネガティブエッジで
ラッチした信号ＬＡ、ラッチ回路５１３ｂによって出力
信号ＲＢを評価パルス信号ＥＶ１のネガティブエッジで
ラッチした信号ＬＢ、及びラッチ回路５１３ｃによって
信号ＲＢをパルス信号ＥＶ２のネガティブエッジでラッ
チした信号ＬＣが、最終的にレプリカ回路５０１から次
段の選択信号生成回路５０２に送出される動作状態信号
ＬＡ、ＬＢ、ＬＣとなる。
信号ＲＡを評価パルス信号ＥＶ１のネガティブエッジで
ラッチした信号ＬＡ、ラッチ回路５１３ｂによって出力
信号ＲＢを評価パルス信号ＥＶ１のネガティブエッジで
ラッチした信号ＬＢ、及びラッチ回路５１３ｃによって
信号ＲＢをパルス信号ＥＶ２のネガティブエッジでラッ
チした信号ＬＣが、最終的にレプリカ回路５０１から次
段の選択信号生成回路５０２に送出される動作状態信号
ＬＡ、ＬＢ、ＬＣとなる。
【０１５５】なお、出力電圧Ｖintが供給される前記内
部回路の動作状態は、出力パルス信号生成回路２００を
構成する第１、第２遅延回路２０２、２１０における出
力選択動作の直前に検出すればよい。そこで、本実施形
態におけるラッチ回路５１３は、レプリカ回路５０１の
外部から与えられるイネーブル信号Ｅｎａｂｌｅがオン
（Ｈレベル）のときに動作するように構成されている。
すなわち、上記したＦＦ５１３ａ、ＦＦ５１３ｂ、５１
３ｃはいずれもイネーブル信号Ｅｎａｂｌｅがオン（Ｈ
レベル）のときに動作する。
部回路の動作状態は、出力パルス信号生成回路２００を
構成する第１、第２遅延回路２０２、２１０における出
力選択動作の直前に検出すればよい。そこで、本実施形
態におけるラッチ回路５１３は、レプリカ回路５０１の
外部から与えられるイネーブル信号Ｅｎａｂｌｅがオン
（Ｈレベル）のときに動作するように構成されている。
すなわち、上記したＦＦ５１３ａ、ＦＦ５１３ｂ、５１
３ｃはいずれもイネーブル信号Ｅｎａｂｌｅがオン（Ｈ
レベル）のときに動作する。
【０１５６】上記構成から成るレプリカ回路５０１の動
作について説明する。図１５はレプリカ回路５０１にお
ける各信号波形を示すタイミングチャートである。な
お、以下では評価パルス信号ＥＶ１のパルス幅（動作ク
ロック信号ＥＣＬＫの半周期分）を第１所定動作時間ｔ
1、パルス信号ＥＶ２のパルス幅（動作クロック信号Ｅ
ＣＬＫの１周期分）を第２所定動作時間ｔ2とし、また
前半クリティカルパス回路５１６の遅延時間を第１動作
時間ｄ1、クリティカルパス回路５１２全体の遅延時間
を第２動作時間ｄ2として説明を行うことにする。
作について説明する。図１５はレプリカ回路５０１にお
ける各信号波形を示すタイミングチャートである。な
お、以下では評価パルス信号ＥＶ１のパルス幅（動作ク
ロック信号ＥＣＬＫの半周期分）を第１所定動作時間ｔ
1、パルス信号ＥＶ２のパルス幅（動作クロック信号Ｅ
ＣＬＫの１周期分）を第２所定動作時間ｔ2とし、また
前半クリティカルパス回路５１６の遅延時間を第１動作
時間ｄ1、クリティカルパス回路５１２全体の遅延時間
を第２動作時間ｄ2として説明を行うことにする。
【０１５７】図中のパターンＡは、出力信号ＲＡがラッ
チ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂ、５１３ｃでそれぞれＨレベルに
ラッチされた場合を示している。すなわち、第２動作時
間ｄ2が第１所定動作時間ｔ1よりも短い場合を示してい
る。この場合、クリティカルパス回路５１２全体は動作
クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作
しており、出力電圧Ｖ intによって駆動する内部回路は
充分過ぎるほど高速に動作している状態であると考えら
れる。従って、レプリカ回路５０１の動作状態信号Ｌ
Ａ、ＬＢ、ＬＣが全てＨレベルとなる場合を動作状態Ｆ
ａｓｔと判断する。
チ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂ、５１３ｃでそれぞれＨレベルに
ラッチされた場合を示している。すなわち、第２動作時
間ｄ2が第１所定動作時間ｔ1よりも短い場合を示してい
る。この場合、クリティカルパス回路５１２全体は動作
クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作
しており、出力電圧Ｖ intによって駆動する内部回路は
充分過ぎるほど高速に動作している状態であると考えら
れる。従って、レプリカ回路５０１の動作状態信号Ｌ
Ａ、ＬＢ、ＬＣが全てＨレベルとなる場合を動作状態Ｆ
ａｓｔと判断する。
【０１５８】図中のパターンＢは、出力信号ＲＡがラッ
チ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂ、５１３ｃでそれぞれＬレベル、
Ｈレベルにラッチされた場合を示している。すなわち、
第１動作時間ｄ1は第１所定動作時間ｔ1よりも短く、第
２動作時間ｄ2は第１所定動作時間ｔ1よりも長いが第２
所定動作時間ｔ2よりも短い場合を示している。この場
合、前半クリティカルパス回路５１６は動作クロック信
号ＥＣＬＫの半周期分以内の遅延時間で動作しており、
クリティカルパス回路５１２全体は動作クロック信号Ｅ
ＣＬＫの半周期分より長いが１周期分より短い遅延時間
で動作している。この状態は出力電圧Ｖintによって駆
動する内部回路が適正速度で動作している状態であると
考えられる。従って、レプリカ回路５０１の動作状態信
号ＬＡ、ＬＢ、ＬＣがそれぞれＨレベル、Ｌレベル、Ｈ
レベルとなる場合を動作状態ＯＫと判断する。
チ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂ、５１３ｃでそれぞれＬレベル、
Ｈレベルにラッチされた場合を示している。すなわち、
第１動作時間ｄ1は第１所定動作時間ｔ1よりも短く、第
２動作時間ｄ2は第１所定動作時間ｔ1よりも長いが第２
所定動作時間ｔ2よりも短い場合を示している。この場
合、前半クリティカルパス回路５１６は動作クロック信
号ＥＣＬＫの半周期分以内の遅延時間で動作しており、
クリティカルパス回路５１２全体は動作クロック信号Ｅ
ＣＬＫの半周期分より長いが１周期分より短い遅延時間
で動作している。この状態は出力電圧Ｖintによって駆
動する内部回路が適正速度で動作している状態であると
考えられる。従って、レプリカ回路５０１の動作状態信
号ＬＡ、ＬＢ、ＬＣがそれぞれＨレベル、Ｌレベル、Ｈ
レベルとなる場合を動作状態ＯＫと判断する。
【０１５９】図中のパターンＣは、出力信号ＲＡがラッ
チ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂ、５１３ｃでそれぞれＬレベル、
Ｈレベルにラッチされた場合を示している。すなわち、
第１動作時間ｄ1は第１所定動作時間ｔ1よりも長いが、
第２動作時間ｄ2は第２所定動作時間ｔ2よりも短い場合
を示している。この場合、前半クリティカルパス回路５
１６の遅延時間は動作クロック信号ＥＣＬＫの半周期分
以内に収まらないが、クリティカルパス回路５１２全体
としては動作クロック信号ＥＣＬＫの１周期分より短い
遅延時間で動作している。この状態は出力電圧Ｖintに
よって駆動する内部回路の動作速度に余裕がない状態で
あり、わずかな環境変化等により動作しなくなる可能性
が高い状態であると考えられる。従って、レプリカ回路
５０１の動作状態信号ＬＡ、ＬＢ、ＬＣがそれぞれＬレ
ベル、Ｌレベル、Ｈレベルとなる場合を動作状態Ｗａｒ
ｎと判断する。
チ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂ、５１３ｃでそれぞれＬレベル、
Ｈレベルにラッチされた場合を示している。すなわち、
第１動作時間ｄ1は第１所定動作時間ｔ1よりも長いが、
第２動作時間ｄ2は第２所定動作時間ｔ2よりも短い場合
を示している。この場合、前半クリティカルパス回路５
１６の遅延時間は動作クロック信号ＥＣＬＫの半周期分
以内に収まらないが、クリティカルパス回路５１２全体
としては動作クロック信号ＥＣＬＫの１周期分より短い
遅延時間で動作している。この状態は出力電圧Ｖintに
よって駆動する内部回路の動作速度に余裕がない状態で
あり、わずかな環境変化等により動作しなくなる可能性
が高い状態であると考えられる。従って、レプリカ回路
５０１の動作状態信号ＬＡ、ＬＢ、ＬＣがそれぞれＬレ
ベル、Ｌレベル、Ｈレベルとなる場合を動作状態Ｗａｒ
ｎと判断する。
【０１６０】図中のパターンＤは、出力信号ＲＡがラッ
チ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂ、５１３ｃでそれぞれＬレベルに
ラッチされた場合を示している。すなわち、第２動作時
間ｄ2が第２所定動作時間ｔ2よりも長い場合を示してい
る。この場合、クリティカルパス回路５１２全体の遅延
時間が動作クロック信号ＥＣＬＫの１周期分を越えるの
で、出力電圧Ｖintによって駆動する内部回路は動作し
ない可能性が極めて高い状態であると考えられる。従っ
て、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢ、Ｌ
Ｃが全てＬレベルとなる場合を動作状態ＮＧと判断す
る。
チ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂ、５１３ｃでそれぞれＬレベルに
ラッチされた場合を示している。すなわち、第２動作時
間ｄ2が第２所定動作時間ｔ2よりも長い場合を示してい
る。この場合、クリティカルパス回路５１２全体の遅延
時間が動作クロック信号ＥＣＬＫの１周期分を越えるの
で、出力電圧Ｖintによって駆動する内部回路は動作し
ない可能性が極めて高い状態であると考えられる。従っ
て、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢ、Ｌ
Ｃが全てＬレベルとなる場合を動作状態ＮＧと判断す
る。
【０１６１】以上のように、レプリカ回路５０１の動作
状態信号ＬＡ、ＬＢ、ＬＣの組み合わせにより４つの動
作状態を表すことができる。図１６はレプリカ回路５０
１における動作状態信号ＬＡ、ＬＢ、ＬＣと内部回路の
動作状態との関係を示す表である。このように、クリテ
ィカルパス回路５１２の動作状態を４つ（Ｆａｓｔ、Ｏ
Ｋ、Ｗａｒｎ、ＮＧ）に分類することによって、出力電
圧Ｖintによって駆動する内部回路の動作状態をきめ細
かく検知することが可能となる。従って、いかなるプロ
セスばらつきや環境変化にも適切に対応でき、最適な出
力電圧Ｖintの供給を行うことで集積回路全体の低消費
電力化に貢献することができる。
状態信号ＬＡ、ＬＢ、ＬＣの組み合わせにより４つの動
作状態を表すことができる。図１６はレプリカ回路５０
１における動作状態信号ＬＡ、ＬＢ、ＬＣと内部回路の
動作状態との関係を示す表である。このように、クリテ
ィカルパス回路５１２の動作状態を４つ（Ｆａｓｔ、Ｏ
Ｋ、Ｗａｒｎ、ＮＧ）に分類することによって、出力電
圧Ｖintによって駆動する内部回路の動作状態をきめ細
かく検知することが可能となる。従って、いかなるプロ
セスばらつきや環境変化にも適切に対応でき、最適な出
力電圧Ｖintの供給を行うことで集積回路全体の低消費
電力化に貢献することができる。
【０１６２】なお、図１５で示されていない動作状態信
号ＬＡ、ＬＢ、ＬＣの組み合わせ（例えば、動作状態信
号ＬＡ、ＬＢ、ＬＣがそれぞれＬレベル、Ｈレベル、Ｌ
レベル）となる場合は、クリティカルパス回路５１２自
体が適切に動作していない可能性が極めて高い状態であ
ると考えられる。従って、動作状態信号ＬＡ、ＬＢ、Ｌ
Ｃの組み合わせが図１５で示されていない組み合わせと
なる場合を動作状態（ＮＧ）と判断する。このような動
作状態検出を行うことにより、前記内部回路をより安定
して動作させることが可能となる。また、レプリカ回路
５０１の故障等を早期に発見できるので、迅速な善後処
置を施すことが可能となる。
号ＬＡ、ＬＢ、ＬＣの組み合わせ（例えば、動作状態信
号ＬＡ、ＬＢ、ＬＣがそれぞれＬレベル、Ｈレベル、Ｌ
レベル）となる場合は、クリティカルパス回路５１２自
体が適切に動作していない可能性が極めて高い状態であ
ると考えられる。従って、動作状態信号ＬＡ、ＬＢ、Ｌ
Ｃの組み合わせが図１５で示されていない組み合わせと
なる場合を動作状態（ＮＧ）と判断する。このような動
作状態検出を行うことにより、前記内部回路をより安定
して動作させることが可能となる。また、レプリカ回路
５０１の故障等を早期に発見できるので、迅速な善後処
置を施すことが可能となる。
【０１６３】次に、選択信号生成回路５０２について説
明を行う。選択信号生成回路５０２は、レプリカ回路５
０１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣに基
づいて、出力パルス信号生成回路２００を構成する第１
遅延回路２０２の選択回路部２０９、及び第２遅延回路
２１０の第１〜第ｎ選択部２１４、・・・、２１６に対
する選択信号を生成する回路である。
明を行う。選択信号生成回路５０２は、レプリカ回路５
０１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣに基
づいて、出力パルス信号生成回路２００を構成する第１
遅延回路２０２の選択回路部２０９、及び第２遅延回路
２１０の第１〜第ｎ選択部２１４、・・・、２１６に対
する選択信号を生成する回路である。
【０１６４】例えば、動作状態信号ＬＡ、ＬＢ、ＬＣが
動作状態Ｆａｓｔを示す場合、選択信号生成回路５０２
は出力電圧Ｖintを現在値から１段階下げる、すなわち
第１、第２遅延回路２０２、２１０における遅延時間を
現在値から１段階長くするような選択信号を生成する。
また、動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態ＯＫを
示す場合、選択信号生成回路５０２は出力電圧Ｖintを
現在値に維持する、すなわち前記遅延時間を現在値に維
持するような選択信号を生成する。一方、動作状態信号
ＬＡ、ＬＢ、ＬＣが動作状態Ｗａｒｎもしくは動作状態
ＮＧを示す場合、選択信号生成回路５０２は出力電圧Ｖ
intを現在値から１段階上げる、すなわち前記遅延時間
を現在値から１段階短くするような選択信号を生成す
る。
動作状態Ｆａｓｔを示す場合、選択信号生成回路５０２
は出力電圧Ｖintを現在値から１段階下げる、すなわち
第１、第２遅延回路２０２、２１０における遅延時間を
現在値から１段階長くするような選択信号を生成する。
また、動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態ＯＫを
示す場合、選択信号生成回路５０２は出力電圧Ｖintを
現在値に維持する、すなわち前記遅延時間を現在値に維
持するような選択信号を生成する。一方、動作状態信号
ＬＡ、ＬＢ、ＬＣが動作状態Ｗａｒｎもしくは動作状態
ＮＧを示す場合、選択信号生成回路５０２は出力電圧Ｖ
intを現在値から１段階上げる、すなわち前記遅延時間
を現在値から１段階短くするような選択信号を生成す
る。
【０１６５】上記に説明した各実施形態の電圧変換回路
では、第１遅延回路２０２或いは第２遅延回路２１０に
おける遅延時間を増減することで出力電圧Ｖintを変化
させている。このとき、出力電圧Ｖintの可変幅（すな
わち、前記遅延時間の可変幅）が大きいと、前記遅延時
間を１段階上下しただけで動作状態ＯＫや動作状態Ｗａ
ｒｎの範囲を飛び越えてしまう可能性がある。そのた
め、出力電圧Ｖintの可変幅はできるだけ小さいことが
望ましい。
では、第１遅延回路２０２或いは第２遅延回路２１０に
おける遅延時間を増減することで出力電圧Ｖintを変化
させている。このとき、出力電圧Ｖintの可変幅（すな
わち、前記遅延時間の可変幅）が大きいと、前記遅延時
間を１段階上下しただけで動作状態ＯＫや動作状態Ｗａ
ｒｎの範囲を飛び越えてしまう可能性がある。そのた
め、出力電圧Ｖintの可変幅はできるだけ小さいことが
望ましい。
【０１６６】一方、出力電圧Ｖintの可変幅が十分小さ
い場合、動作状態ＯＫや動作状態Ｗａｒｎの範囲内には
選択可能な出力電圧Ｖintが複数存在する可能性があ
る。このような場合、出力電圧Ｖintによって駆動され
る内部回路を安定動作させつつその消費電力を最小とす
るためには、動作状態ＯＫとなる複数の出力電圧Ｖint
のうち、最も低い出力電圧Ｖintを選択すればよい。
い場合、動作状態ＯＫや動作状態Ｗａｒｎの範囲内には
選択可能な出力電圧Ｖintが複数存在する可能性があ
る。このような場合、出力電圧Ｖintによって駆動され
る内部回路を安定動作させつつその消費電力を最小とす
るためには、動作状態ＯＫとなる複数の出力電圧Ｖint
のうち、最も低い出力電圧Ｖintを選択すればよい。
【０１６７】そこで、本実施形態の選択信号生成回路５
０２は、レプリカ回路５０１から送出される動作状態信
号ＬＡ、ＬＢ、ＬＣが動作状態ＯＫを示す場合であって
も、さらに出力電圧Ｖintを下げ得るか否か、すなわち
前記遅延時間をさらに長くできるか否かの判定を行い、
動作状態ＯＫとなる最小の出力電圧Ｖintを求める構成
となっている。
０２は、レプリカ回路５０１から送出される動作状態信
号ＬＡ、ＬＢ、ＬＣが動作状態ＯＫを示す場合であって
も、さらに出力電圧Ｖintを下げ得るか否か、すなわち
前記遅延時間をさらに長くできるか否かの判定を行い、
動作状態ＯＫとなる最小の出力電圧Ｖintを求める構成
となっている。
【０１６８】以上の検討に基づいた選択信号生成回路５
０２の具体的な構成例を図１７に示す。図１７は選択信
号生成回路５０２の一構成例を示す概略構成図である。
本図に示すように、選択信号生成回路５０２は係数生成
回路６０１と、４ビット加算器６０２と、４ビットレジ
スタ６０３と、デコーダ回路６０４と、２ビットレジス
タ６０５と、カウンタ回路６０６とを備えている。
０２の具体的な構成例を図１７に示す。図１７は選択信
号生成回路５０２の一構成例を示す概略構成図である。
本図に示すように、選択信号生成回路５０２は係数生成
回路６０１と、４ビット加算器６０２と、４ビットレジ
スタ６０３と、デコーダ回路６０４と、２ビットレジス
タ６０５と、カウンタ回路６０６とを備えている。
【０１６９】係数生成回路６０１は、レプリカ回路５０
１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣと、第
２選択信号ＳＨ、ＳＱと、第２選択信号ＳＨ、ＳＱを所
定時間だけ遅らせた遅延信号ＳＨＤ、ＳＱＤに基づい
て、４ビット信号ＣＯＥＦを生成する回路である。ま
た、係数生成回路６０１には上記信号の他にも、出力パ
ルス信号生成回路２００から送出される信号ＲＥＰＥＮ
Ｂや、カウンタ回路６０６から送出される信号ＲＥがそ
れぞれ入力されている。
１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣと、第
２選択信号ＳＨ、ＳＱと、第２選択信号ＳＨ、ＳＱを所
定時間だけ遅らせた遅延信号ＳＨＤ、ＳＱＤに基づい
て、４ビット信号ＣＯＥＦを生成する回路である。ま
た、係数生成回路６０１には上記信号の他にも、出力パ
ルス信号生成回路２００から送出される信号ＲＥＰＥＮ
Ｂや、カウンタ回路６０６から送出される信号ＲＥがそ
れぞれ入力されている。
【０１７０】なお、上記した信号ＲＥＰＥＮＢは出力パ
ルス信号生成回路２００を構成する第１、第２遅延回路
２０２、２１０における出力選択動作の直前に立ち上が
る周期信号であり、例えば第１遅延回路２０２を構成す
る基本遅延回路部２０７の出力信号ＤＭ１（図６参照）
を用いればよい。また、信号ＲＥは信号ＲＥＰＥＮＢの
分周信号に相当する。
ルス信号生成回路２００を構成する第１、第２遅延回路
２０２、２１０における出力選択動作の直前に立ち上が
る周期信号であり、例えば第１遅延回路２０２を構成す
る基本遅延回路部２０７の出力信号ＤＭ１（図６参照）
を用いればよい。また、信号ＲＥは信号ＲＥＰＥＮＢの
分周信号に相当する。
【０１７１】４ビット加算器６０２は、係数生成回路６
０１で生成された４ビット信号ＣＯＥＦと、前回の選択
信号を示す数値を記憶した４ビットレジスタ６０３の出
力信号ＣＮＴとに基づいて、新しい選択信号を示す数値
を計算する回路である。
０１で生成された４ビット信号ＣＯＥＦと、前回の選択
信号を示す数値を記憶した４ビットレジスタ６０３の出
力信号ＣＮＴとに基づいて、新しい選択信号を示す数値
を計算する回路である。
【０１７２】４ビットレジスタ６０３は、４ビット加算
器６０２の出力信号を一旦保持する回路であり、信号Ｒ
ＥＰＥＮＢのネガティブエッジをトリガとして動作する
４個のＤＮフリップフロップ回路（図示せず）から構成
されている。
器６０２の出力信号を一旦保持する回路であり、信号Ｒ
ＥＰＥＮＢのネガティブエッジをトリガとして動作する
４個のＤＮフリップフロップ回路（図示せず）から構成
されている。
【０１７３】なお、本実施形態における電圧変換回路の
起動時、４ビットレジスタ６０３を構成するＤＮフリッ
プフロップ回路はいずれもリセット信号（図示せず）に
よって一旦Ｌレベルにリセットされる。このとき、デコ
ーダ回路６０４から送出される第１選択信号Ｓ０はＨレ
ベルとなり、それ以外の第１選択信号Ｓ１、Ｓ２はとも
にＬレベルとなる。また、第２選択信号ＳＨ、ＳＱもと
もにＬレベルとなる。
起動時、４ビットレジスタ６０３を構成するＤＮフリッ
プフロップ回路はいずれもリセット信号（図示せず）に
よって一旦Ｌレベルにリセットされる。このとき、デコ
ーダ回路６０４から送出される第１選択信号Ｓ０はＨレ
ベルとなり、それ以外の第１選択信号Ｓ１、Ｓ２はとも
にＬレベルとなる。また、第２選択信号ＳＨ、ＳＱもと
もにＬレベルとなる。
【０１７４】つまり、本実施形態における電圧変換回路
の起動時には、出力パルス信号生成回路２００の出力パ
ルス信号Ｄoutとして、第１、第２遅延回路２０２、２
１０における遅延時間を最短とする出力信号Ｄ０が選択
される。その結果、出力電圧Ｖintは可変上限値となる
ので、出力電圧Ｖintが供給される内部回路は前記電圧
変換回路の起動時にも確実に動作することができる。
の起動時には、出力パルス信号生成回路２００の出力パ
ルス信号Ｄoutとして、第１、第２遅延回路２０２、２
１０における遅延時間を最短とする出力信号Ｄ０が選択
される。その結果、出力電圧Ｖintは可変上限値となる
ので、出力電圧Ｖintが供給される内部回路は前記電圧
変換回路の起動時にも確実に動作することができる。
【０１７５】デコーダ回路６０４は、４ビットレジスタ
６０３の出力信号ＣＮＴの上位２ビット（ＣＮＴ［３：
２］）をデコードすることで第１選択信号Ｓ０、Ｓ１、
Ｓ２を生成し、出力パルス信号生成回路２００の選択回
路部２０９に対して送出する回路である。このとき、デ
コーダ回路６０４は４ビットレジスタ６０３が保持する
１０進表記で「０」〜「２」を示す２ビット信号（「０
０」〜「１０」）を、第１選択信号Ｓ０、Ｓ１、Ｓ２に
それぞれ対応する３ビット信号（「１００」〜「００
１」）に変換する。
６０３の出力信号ＣＮＴの上位２ビット（ＣＮＴ［３：
２］）をデコードすることで第１選択信号Ｓ０、Ｓ１、
Ｓ２を生成し、出力パルス信号生成回路２００の選択回
路部２０９に対して送出する回路である。このとき、デ
コーダ回路６０４は４ビットレジスタ６０３が保持する
１０進表記で「０」〜「２」を示す２ビット信号（「０
０」〜「１０」）を、第１選択信号Ｓ０、Ｓ１、Ｓ２に
それぞれ対応する３ビット信号（「１００」〜「００
１」）に変換する。
【０１７６】一方、第２選択信号ＳＨとしては４ビット
レジスタの出力信号ＣＮＴの下から２ビット目（ＣＮＴ
［１］）をそのまま用いることができ、第２選択信号Ｓ
Ｑとしては出力信号ＣＮＴの最下位ビット（ＣＮＴ
［０］）をそのまま用いることができる。これらの第２
選択信号ＳＨ、ＳＱは、出力パルス信号生成回路２００
の第２遅延回路２１０を構成する第１、第２選択部２１
４、２１６にそれぞれ送出される一方で、係数生成回路
６０１や２ビットレジスタ６０５にも送出される。
レジスタの出力信号ＣＮＴの下から２ビット目（ＣＮＴ
［１］）をそのまま用いることができ、第２選択信号Ｓ
Ｑとしては出力信号ＣＮＴの最下位ビット（ＣＮＴ
［０］）をそのまま用いることができる。これらの第２
選択信号ＳＨ、ＳＱは、出力パルス信号生成回路２００
の第２遅延回路２１０を構成する第１、第２選択部２１
４、２１６にそれぞれ送出される一方で、係数生成回路
６０１や２ビットレジスタ６０５にも送出される。
【０１７７】２ビットレジスタ６０５は、第２選択信号
ＳＨ、ＳＱを一旦保持する回路であり、信号ＲＥＰＥＮ
Ｂのネガティブエッジをトリガとして動作する２個のＤ
Ｎフリップフロップ回路６０５ａ、６０５ｂ（以下、Ｆ
Ｆ６０５ａ、ＦＦ６０５ｂと呼ぶ）から構成されてい
る。なお、ＦＦ６０５ａ、６０５ｂは第２選択信号Ｓ
Ｈ、ＳＱの遅延信号ＳＨＤ、ＳＱＤをそれぞれ係数生成
回路６０１に送出する。
ＳＨ、ＳＱを一旦保持する回路であり、信号ＲＥＰＥＮ
Ｂのネガティブエッジをトリガとして動作する２個のＤ
Ｎフリップフロップ回路６０５ａ、６０５ｂ（以下、Ｆ
Ｆ６０５ａ、ＦＦ６０５ｂと呼ぶ）から構成されてい
る。なお、ＦＦ６０５ａ、６０５ｂは第２選択信号Ｓ
Ｈ、ＳＱの遅延信号ＳＨＤ、ＳＱＤをそれぞれ係数生成
回路６０１に送出する。
【０１７８】カウンタ回路６０６は、信号ＲＥＰＥＮＢ
をカウントすることにより、信号ＲＥＰＥＮＢの分周信
号に相当する信号ＲＥを生成し、その信号ＲＥをレプリ
カ回路５０１及び係数生成回路６０１に対して送出す
る。
をカウントすることにより、信号ＲＥＰＥＮＢの分周信
号に相当する信号ＲＥを生成し、その信号ＲＥをレプリ
カ回路５０１及び係数生成回路６０１に対して送出す
る。
【０１７９】続いて、係数生成回路６０１の内部構成及
びその動作について説明する。図１８は係数生成回路６
０１の一構成例を示す概略構成図である。本図に示すよ
うに、係数生成回路６０１はフラグ信号生成回路６０７
と、係数選択信号生成回路６０８と、４ビット減算器６
０９と、インクリメンタ６１０と、デクリメンタ６１１
と、セレクタ６１２とを備えている。
びその動作について説明する。図１８は係数生成回路６
０１の一構成例を示す概略構成図である。本図に示すよ
うに、係数生成回路６０１はフラグ信号生成回路６０７
と、係数選択信号生成回路６０８と、４ビット減算器６
０９と、インクリメンタ６１０と、デクリメンタ６１１
と、セレクタ６１２とを備えている。
【０１８０】フラグ信号生成回路６０７は、レプリカ回
路５０１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣ
に基づいてフラグ信号ＷＦを生成する回路である。フラ
グ信号生成回路６０７は、動作状態信号ＬＡ、ＬＢ、Ｌ
Ｃが動作状態Ｗａｒｎを示す場合にフラグ信号ＷＦをＥ
ｎａｂｌｅ（Ｈレベル）とし、動作状態信号ＬＡ、Ｌ
Ｂ、ＬＣが動作状態Ｆａｓｔを示す場合にフラグ信号Ｗ
ＦをＤｉｓａｂｌｅ（Ｌレベル）とする。また、動作状
態信号ＬＡ、ＬＢ、ＬＣが動作状態Ｗａｒｎ及び動作状
態Ｆａｓｔ以外を示す場合にはフラグ信号ＷＦを現在値
に維持する。なお、フラグ信号ＷＦは出力パルス信号生
成回路２００から入力される信号ＲＥＰＥＮＢに同期し
て決定すればよい。
路５０１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣ
に基づいてフラグ信号ＷＦを生成する回路である。フラ
グ信号生成回路６０７は、動作状態信号ＬＡ、ＬＢ、Ｌ
Ｃが動作状態Ｗａｒｎを示す場合にフラグ信号ＷＦをＥ
ｎａｂｌｅ（Ｈレベル）とし、動作状態信号ＬＡ、Ｌ
Ｂ、ＬＣが動作状態Ｆａｓｔを示す場合にフラグ信号Ｗ
ＦをＤｉｓａｂｌｅ（Ｌレベル）とする。また、動作状
態信号ＬＡ、ＬＢ、ＬＣが動作状態Ｗａｒｎ及び動作状
態Ｆａｓｔ以外を示す場合にはフラグ信号ＷＦを現在値
に維持する。なお、フラグ信号ＷＦは出力パルス信号生
成回路２００から入力される信号ＲＥＰＥＮＢに同期し
て決定すればよい。
【０１８１】図１９はフラグ信号生成回路６０７に実装
される論理回路の真理値表である。本図に示す真理値表
を論理回路としてフラグ信号生成回路６０７に実装する
ことにより、上記したフラグ信号ＷＦの生成動作を実現
することができる。なお、図中のＷＦ0とは、１周期前
に決定されたフラグ信号ＷＦの値であり、フラグ信号Ｗ
Ｆを現在値に維持することを示している。
される論理回路の真理値表である。本図に示す真理値表
を論理回路としてフラグ信号生成回路６０７に実装する
ことにより、上記したフラグ信号ＷＦの生成動作を実現
することができる。なお、図中のＷＦ0とは、１周期前
に決定されたフラグ信号ＷＦの値であり、フラグ信号Ｗ
Ｆを現在値に維持することを示している。
【０１８２】係数選択信号生成回路６０８は、レプリカ
回路５０１から入力される動作状態信号ＬＡ、ＬＢ、Ｌ
Ｃと、フラグ信号生成回路６０７から入力されるフラグ
信号ＷＦに基づいて、セレクタ６１２における係数選択
動作を制御するための係数選択信号ＳＣを生成する回路
である。なお、係数選択信号ＳＣはカウンタ回路６０６
から入力される信号ＲＥに同期して決定すればよい。
回路５０１から入力される動作状態信号ＬＡ、ＬＢ、Ｌ
Ｃと、フラグ信号生成回路６０７から入力されるフラグ
信号ＷＦに基づいて、セレクタ６１２における係数選択
動作を制御するための係数選択信号ＳＣを生成する回路
である。なお、係数選択信号ＳＣはカウンタ回路６０６
から入力される信号ＲＥに同期して決定すればよい。
【０１８３】セレクタ６１２は上記した係数選択信号Ｓ
Ｃに基づいて、出力電圧Ｖintを現在値に維持するため
の係数ＣＯＭＰ、出力電圧Ｖintを現在値より１段下げ
るための係数ＣＯＭＰＤ、及び出力電圧Ｖintを現在値
より１段上げるための係数ＣＯＭＰＵのいずれか１つを
選択し、４ビット信号ＣＯＥＦとして４ビット加算器６
０２に送出する。
Ｃに基づいて、出力電圧Ｖintを現在値に維持するため
の係数ＣＯＭＰ、出力電圧Ｖintを現在値より１段下げ
るための係数ＣＯＭＰＤ、及び出力電圧Ｖintを現在値
より１段上げるための係数ＣＯＭＰＵのいずれか１つを
選択し、４ビット信号ＣＯＥＦとして４ビット加算器６
０２に送出する。
【０１８４】係数ＣＯＭＰが４ビット信号ＣＯＥＦとし
て選択された場合、出力パルス信号生成回路２００を構
成する第１、第２遅延回路２０２、２１０の遅延時間が
現在値に維持されるため、出力電圧Ｖintも現在値に維
持される。係数ＣＯＭＰＤが４ビット信号ＣＯＥＦとし
て選択された場合、前記遅延時間が現在値より１段長く
なるため、出力電圧Ｖintは現在値より１段下がる。係
数ＣＯＭＰＵが４ビット信号ＣＯＥＦとして選択された
場合、前記遅延時間が現在値より１段短くなるため、出
力電圧Ｖintは現在値より１段上がる。
て選択された場合、出力パルス信号生成回路２００を構
成する第１、第２遅延回路２０２、２１０の遅延時間が
現在値に維持されるため、出力電圧Ｖintも現在値に維
持される。係数ＣＯＭＰＤが４ビット信号ＣＯＥＦとし
て選択された場合、前記遅延時間が現在値より１段長く
なるため、出力電圧Ｖintは現在値より１段下がる。係
数ＣＯＭＰＵが４ビット信号ＣＯＥＦとして選択された
場合、前記遅延時間が現在値より１段短くなるため、出
力電圧Ｖintは現在値より１段上がる。
【０１８５】係数選択信号生成回路６０８及びセレクタ
６１２の動作について、さらに詳細に説明する。レプリ
カ回路５０１から入力される動作状態信号ＬＡ、ＬＢ、
ＬＣが動作状態Ｗａｒｎ、ＮＧ、（ＮＧ）のいずれかを
示す場合、係数選択信号生成回路６０８はフラグ信号Ｗ
Ｆの値に関わらず、出力電圧Ｖintを現在値より１段上
げるための係数選択信号ＳＣを生成する。セレクタ６１
２はこの係数選択信号ＳＣに基づいて係数ＣＯＭＰＵを
選択する。
６１２の動作について、さらに詳細に説明する。レプリ
カ回路５０１から入力される動作状態信号ＬＡ、ＬＢ、
ＬＣが動作状態Ｗａｒｎ、ＮＧ、（ＮＧ）のいずれかを
示す場合、係数選択信号生成回路６０８はフラグ信号Ｗ
Ｆの値に関わらず、出力電圧Ｖintを現在値より１段上
げるための係数選択信号ＳＣを生成する。セレクタ６１
２はこの係数選択信号ＳＣに基づいて係数ＣＯＭＰＵを
選択する。
【０１８６】動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態
ＯＫを示し、かつフラグ信号ＷＦがＤｉｓａｂｌｅ（Ｌ
レベル）である場合、係数選択信号生成回路６０８は出
力電圧Ｖintを現在値より１段下げるための係数選択信
号ＳＣを生成する。セレクタ６１２はこの係数選択信号
ＳＣに基づいて係数ＣＯＭＰＤを選択する。
ＯＫを示し、かつフラグ信号ＷＦがＤｉｓａｂｌｅ（Ｌ
レベル）である場合、係数選択信号生成回路６０８は出
力電圧Ｖintを現在値より１段下げるための係数選択信
号ＳＣを生成する。セレクタ６１２はこの係数選択信号
ＳＣに基づいて係数ＣＯＭＰＤを選択する。
【０１８７】動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態
ＯＫを示し、かつフラグ信号ＷＦがＥｎａｂｌｅ（Ｈレ
ベル）である場合、係数選択信号生成回路６０８は出力
電圧Ｖintを現在値に維持するための係数選択信号ＳＣ
を生成する。セレクタ６１２はこの係数選択信号ＳＣに
基づいて係数ＣＯＭＰを選択する。
ＯＫを示し、かつフラグ信号ＷＦがＥｎａｂｌｅ（Ｈレ
ベル）である場合、係数選択信号生成回路６０８は出力
電圧Ｖintを現在値に維持するための係数選択信号ＳＣ
を生成する。セレクタ６１２はこの係数選択信号ＳＣに
基づいて係数ＣＯＭＰを選択する。
【０１８８】動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態
Ｆａｓｔを示す場合、係数選択信号生成回路６０８はフ
ラグ信号ＷＦの値に関わらず、出力電圧Ｖintを現在値
より１段下げるための係数選択信号ＳＣを生成する。セ
レクタ６１２はこの係数選択信号ＳＣに基づいて係数Ｃ
ＯＭＰＤを選択する。
Ｆａｓｔを示す場合、係数選択信号生成回路６０８はフ
ラグ信号ＷＦの値に関わらず、出力電圧Ｖintを現在値
より１段下げるための係数選択信号ＳＣを生成する。セ
レクタ６１２はこの係数選択信号ＳＣに基づいて係数Ｃ
ＯＭＰＤを選択する。
【０１８９】図２０は係数選択信号生成回路６０８に実
装される論理回路の真理値表である。本図に示す真理値
表を論理回路として係数選択信号生成回路６０８に実装
することにより、上記した係数選択信号ＳＣの生成動作
を実現することができる。
装される論理回路の真理値表である。本図に示す真理値
表を論理回路として係数選択信号生成回路６０８に実装
することにより、上記した係数選択信号ＳＣの生成動作
を実現することができる。
【０１９０】続いて、フラグ信号生成回路６０７及び係
数選択信号生成回路６０８による出力電圧Ｖintの具体
的な制御動作について説明する。
数選択信号生成回路６０８による出力電圧Ｖintの具体
的な制御動作について説明する。
【０１９１】今、電源電圧回路の出力電圧Ｖintが低す
ぎることにより、レプリカ回路５０１が動作状態ＮＧを
示している場合を考える。この場合、係数選択信号生成
回路６０８はフラグ信号ＷＦの値に関わらず、出力電圧
Ｖintを現在値より１段上げるための係数選択信号ＳＣ
を生成する。これにより出力電圧Ｖintは徐々に上昇さ
れるため、レプリカ回路５０１が示す動作状態はＮＧか
らＷａｒｎを経てＯＫへと変遷する。ここで、動作状態
ＯＫとなった時点でのフラグ信号ＷＦは、動作状態Ｗａ
ｒｎを経ているためにＥｎａｂｌｅ（Ｈレベル）となっ
ている。従って、動作状態ＯＫとなった時点で係数選択
信号生成回路６０８は出力電圧Ｖintを現在値に維持す
るための係数選択信号ＳＣを生成するので、それ以上不
必要に出力電圧Ｖintが上げられることはない。
ぎることにより、レプリカ回路５０１が動作状態ＮＧを
示している場合を考える。この場合、係数選択信号生成
回路６０８はフラグ信号ＷＦの値に関わらず、出力電圧
Ｖintを現在値より１段上げるための係数選択信号ＳＣ
を生成する。これにより出力電圧Ｖintは徐々に上昇さ
れるため、レプリカ回路５０１が示す動作状態はＮＧか
らＷａｒｎを経てＯＫへと変遷する。ここで、動作状態
ＯＫとなった時点でのフラグ信号ＷＦは、動作状態Ｗａ
ｒｎを経ているためにＥｎａｂｌｅ（Ｈレベル）となっ
ている。従って、動作状態ＯＫとなった時点で係数選択
信号生成回路６０８は出力電圧Ｖintを現在値に維持す
るための係数選択信号ＳＣを生成するので、それ以上不
必要に出力電圧Ｖintが上げられることはない。
【０１９２】一方、電源電圧回路の出力電圧Ｖintが高
すぎることにより、レプリカ回路５０１が動作状態Ｆａ
ｓｔを示している場合を考える。このとき、フラグ信号
ＷＦはＤｉｓａｂｌｅ（Ｌレベル）となる。この場合、
係数選択信号生成回路６０８はフラグ信号ＷＦの値に関
わらず、出力電圧Ｖintを現在値より１段下げるための
係数選択信号ＳＣを生成する。これにより出力電圧Ｖ
intは徐々に下げられていくため、レプリカ回路５０１
が示す動作状態はＦａｓｔからＯＫへと変遷する。ここ
で、動作状態ＯＫとなった時点でのフラグ信号ＷＦは、
動作状態Ｗａｒｎを経ていないためにＤｉｓａｂｌｅ
（Ｌレベル）のままである。従って、出力電圧Ｖintは
さらに引き下げられ、動作状態はＯＫからＷａｒｎへと
変遷する。
すぎることにより、レプリカ回路５０１が動作状態Ｆａ
ｓｔを示している場合を考える。このとき、フラグ信号
ＷＦはＤｉｓａｂｌｅ（Ｌレベル）となる。この場合、
係数選択信号生成回路６０８はフラグ信号ＷＦの値に関
わらず、出力電圧Ｖintを現在値より１段下げるための
係数選択信号ＳＣを生成する。これにより出力電圧Ｖ
intは徐々に下げられていくため、レプリカ回路５０１
が示す動作状態はＦａｓｔからＯＫへと変遷する。ここ
で、動作状態ＯＫとなった時点でのフラグ信号ＷＦは、
動作状態Ｗａｒｎを経ていないためにＤｉｓａｂｌｅ
（Ｌレベル）のままである。従って、出力電圧Ｖintは
さらに引き下げられ、動作状態はＯＫからＷａｒｎへと
変遷する。
【０１９３】前述した通り、動作状態がＷａｒｎとなっ
た時点で、係数選択信号生成回路６０８は出力電圧Ｖ
intを現在値より１段上げるための係数選択信号ＳＣを
生成する。これによりレプリカ回路５０１が示す動作状
態は再びＯＫとなる。ここで、動作状態ＯＫとなった時
点でのフラグ信号ＷＦは、動作状態Ｗａｒｎを経ている
ためにＥｎａｂｌｅ（Ｈレベル）となっている。従っ
て、動作状態ＯＫとなった時点で係数選択信号生成回路
６０８は出力電圧Ｖintを現在値に維持するための係数
選択信号ＳＣを生成するので、それ以上不必要に出力電
圧Ｖintが上げられることはない。
た時点で、係数選択信号生成回路６０８は出力電圧Ｖ
intを現在値より１段上げるための係数選択信号ＳＣを
生成する。これによりレプリカ回路５０１が示す動作状
態は再びＯＫとなる。ここで、動作状態ＯＫとなった時
点でのフラグ信号ＷＦは、動作状態Ｗａｒｎを経ている
ためにＥｎａｂｌｅ（Ｈレベル）となっている。従っ
て、動作状態ＯＫとなった時点で係数選択信号生成回路
６０８は出力電圧Ｖintを現在値に維持するための係数
選択信号ＳＣを生成するので、それ以上不必要に出力電
圧Ｖintが上げられることはない。
【０１９４】このような出力電圧Ｖintの制御を行うこ
とにより、動作状態ＯＫとなる複数の出力電圧Ｖintの
うち、最も低い出力電圧Ｖintを選択することができる
ため、出力電圧Ｖintによって駆動される内部回路を安
定動作させつつ、その消費電力を最小とすることが可能
となる。
とにより、動作状態ＯＫとなる複数の出力電圧Ｖintの
うち、最も低い出力電圧Ｖintを選択することができる
ため、出力電圧Ｖintによって駆動される内部回路を安
定動作させつつ、その消費電力を最小とすることが可能
となる。
【０１９５】なお、上記したフラグ信号ＷＦによる判定
を行うことなく、動作状態ＯＫでは常に出力電圧Ｖint
を下げようとする構成とした場合には、レプリカ回路５
０１によって示される動作状態がＷａｒｎとＯＫとの間
で交互に繰り返されることになる。このような構成では
出力電圧Ｖintが上下してしまうため、内部回路の動作
が不安定となるおそれがある。
を行うことなく、動作状態ＯＫでは常に出力電圧Ｖint
を下げようとする構成とした場合には、レプリカ回路５
０１によって示される動作状態がＷａｒｎとＯＫとの間
で交互に繰り返されることになる。このような構成では
出力電圧Ｖintが上下してしまうため、内部回路の動作
が不安定となるおそれがある。
【０１９６】次に、４ビット減算器６０９、インクリメ
ンタ６１０、及びデクリメンタ６１１にて生成される係
数ＣＯＭＰ、ＣＯＭＰＤ、ＣＯＭＰＵについて説明す
る。前述した通り、これらの係数ＣＯＭＰ、ＣＯＭＰ
Ｄ、ＣＯＭＰＵは、出力パルス信号生成回路２００を構
成する第１、第２遅延回路２０２、２１０の遅延時間を
現在値に維持したり、現在値から１段階ずつ上下させた
りするために用いられる。
ンタ６１０、及びデクリメンタ６１１にて生成される係
数ＣＯＭＰ、ＣＯＭＰＤ、ＣＯＭＰＵについて説明す
る。前述した通り、これらの係数ＣＯＭＰ、ＣＯＭＰ
Ｄ、ＣＯＭＰＵは、出力パルス信号生成回路２００を構
成する第１、第２遅延回路２０２、２１０の遅延時間を
現在値に維持したり、現在値から１段階ずつ上下させた
りするために用いられる。
【０１９７】インクリメンタ６１０は４ビット減算器６
０９から送出される係数ＣＯＭＰの値に１を加えること
で係数ＣＯＭＰＤを生成し、デクリメンタ６１１は４ビ
ット減算器６０９から送出される係数ＣＯＭＰの値から
１を減じることで係数ＣＯＭＰＵを生成する。前述した
通り、出力電圧Ｖintを現在値より１段下げるためには
係数ＣＯＭＰＤが４ビット信号ＣＯＥＦとして選択さ
れ、出力電圧Ｖintを現在値より１段上げるためには係
数ＣＯＭＰＵが４ビット信号ＣＯＥＦとして選択され
る。
０９から送出される係数ＣＯＭＰの値に１を加えること
で係数ＣＯＭＰＤを生成し、デクリメンタ６１１は４ビ
ット減算器６０９から送出される係数ＣＯＭＰの値から
１を減じることで係数ＣＯＭＰＵを生成する。前述した
通り、出力電圧Ｖintを現在値より１段下げるためには
係数ＣＯＭＰＤが４ビット信号ＣＯＥＦとして選択さ
れ、出力電圧Ｖintを現在値より１段上げるためには係
数ＣＯＭＰＵが４ビット信号ＣＯＥＦとして選択され
る。
【０１９８】一方、出力パルス信号生成回路２００を構
成する第１、第２遅延回路２０２、２１０の遅延時間を
現在値に維持する場合には、４ビット減算器６０９から
送出される係数ＣＯＭＰがセレクタ６１２によって選択
される。ただし、出力パルス信号生成回路２００から送
出される出力パルス信号Ｄoutのパルス周期を一定に保
つためには、係数ＣＯＭＰに対して所定の補正を施す必
要がある。
成する第１、第２遅延回路２０２、２１０の遅延時間を
現在値に維持する場合には、４ビット減算器６０９から
送出される係数ＣＯＭＰがセレクタ６１２によって選択
される。ただし、出力パルス信号生成回路２００から送
出される出力パルス信号Ｄoutのパルス周期を一定に保
つためには、係数ＣＯＭＰに対して所定の補正を施す必
要がある。
【０１９９】図２１は係数ＣＯＭＰに対する補正動作の
一例を示す図である。図中（ａ）は内部クロック信号Ｉ
ＣＬＫ、ＩＣＬＫ２と、第１、第２遅延回路２０２、２
１０の各出力パルス信号を示したタイミングチャートで
ある。なお、本図では第２遅延回路２１０から出力され
る出力パルス信号Ｄoutのパルス周期を内部クロック信
号ＩＣＬＫの５．２５ｃｌｋ相当に維持する場合を例に
挙げて説明を行う。
一例を示す図である。図中（ａ）は内部クロック信号Ｉ
ＣＬＫ、ＩＣＬＫ２と、第１、第２遅延回路２０２、２
１０の各出力パルス信号を示したタイミングチャートで
ある。なお、本図では第２遅延回路２１０から出力され
る出力パルス信号Ｄoutのパルス周期を内部クロック信
号ＩＣＬＫの５．２５ｃｌｋ相当に維持する場合を例に
挙げて説明を行う。
【０２００】また、図中（ｂ）は４ビット信号ＣＯＥＦ
（すなわち係数ＣＯＭＰ）の算出動作を示しており、４
ビット信号ＣＯＥＦ、信号ＣＮＴ、及び信号ＣＮＴ0を
それぞれ２進数表現（例えば（００００）ｂ）で記述し
ている。なお、図中の信号ＣＮＴ0とは、１周期前に決
定された信号ＣＮＴの値である。
（すなわち係数ＣＯＭＰ）の算出動作を示しており、４
ビット信号ＣＯＥＦ、信号ＣＮＴ、及び信号ＣＮＴ0を
それぞれ２進数表現（例えば（００００）ｂ）で記述し
ている。なお、図中の信号ＣＮＴ0とは、１周期前に決
定された信号ＣＮＴの値である。
【０２０１】まず、図中の状態（１）について説明す
る。本図に示した状態（１）よりも１周期前の出力パル
ス信号Ｄoutとして、第１遅延回路２０２の出力信号Ｄ
０（図示せず）がそのまま選択されていたと仮定する
と、状態（１）における信号ＣＮＴ0は（００００）ｂ
である。このとき、１周期前の出力パルス信号Ｄ
out（Ｄ０）と、これから出力しようとする出力パルス
信号Ｄoutとの間に内部クロック信号ＩＣＬＫの５．２
５ｃｌｋに相当する遅延を挿入するには、第１遅延回路
２０２の出力信号Ｄ０を０．２５ｃｌｋだけ遅らせた遅
延パルス信号Ｄ０1/4を出力パルス信号Ｄoutとして選択
すればよい。つまり、４ビット信号ＣＯＥＦを（０００
１）ｂとすることで４ビット加算器６０２から送出され
る信号ＣＮＴを（０００１）ｂとすればよい。
る。本図に示した状態（１）よりも１周期前の出力パル
ス信号Ｄoutとして、第１遅延回路２０２の出力信号Ｄ
０（図示せず）がそのまま選択されていたと仮定する
と、状態（１）における信号ＣＮＴ0は（００００）ｂ
である。このとき、１周期前の出力パルス信号Ｄ
out（Ｄ０）と、これから出力しようとする出力パルス
信号Ｄoutとの間に内部クロック信号ＩＣＬＫの５．２
５ｃｌｋに相当する遅延を挿入するには、第１遅延回路
２０２の出力信号Ｄ０を０．２５ｃｌｋだけ遅らせた遅
延パルス信号Ｄ０1/4を出力パルス信号Ｄoutとして選択
すればよい。つまり、４ビット信号ＣＯＥＦを（０００
１）ｂとすることで４ビット加算器６０２から送出され
る信号ＣＮＴを（０００１）ｂとすればよい。
【０２０２】次に、図中の状態（２）について説明す
る。状態（１）では出力パルス信号Ｄ outとして遅延パ
ルス信号Ｄ０1/4が選択されていることから、状態
（２）における信号ＣＮＴ0は（０００１）ｂである。
このとき、１周期前の出力パルス信号Ｄout（Ｄ０1/4）
と、これから出力しようとする出力パルス信号Ｄoutと
の間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相
当する遅延を挿入するには、第１遅延回路２０２の出力
信号Ｄ０を０．５ｃｌｋだけ遅らせた遅延パルス信号Ｄ
０1/2を出力パルス信号Ｄoutとして選択すればよい。こ
の場合、信号ＣＮＴの期待値は（００１０）ｂであるた
め、４ビット信号ＣＯＥＦとして選択される係数ＣＯＭ
Ｐを（０００１）ｂ、つまり＋１にすればよい。
る。状態（１）では出力パルス信号Ｄ outとして遅延パ
ルス信号Ｄ０1/4が選択されていることから、状態
（２）における信号ＣＮＴ0は（０００１）ｂである。
このとき、１周期前の出力パルス信号Ｄout（Ｄ０1/4）
と、これから出力しようとする出力パルス信号Ｄoutと
の間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相
当する遅延を挿入するには、第１遅延回路２０２の出力
信号Ｄ０を０．５ｃｌｋだけ遅らせた遅延パルス信号Ｄ
０1/2を出力パルス信号Ｄoutとして選択すればよい。こ
の場合、信号ＣＮＴの期待値は（００１０）ｂであるた
め、４ビット信号ＣＯＥＦとして選択される係数ＣＯＭ
Ｐを（０００１）ｂ、つまり＋１にすればよい。
【０２０３】次に、図中の状態（３）について説明す
る。状態（２）では出力パルス信号Ｄ outとして遅延パ
ルス信号Ｄ０1/2が選択されていることから、状態
（３）における信号ＣＮＴ0は（００１０）ｂである。
このとき、１周期前の出力パルス信号Ｄout（Ｄ０1/2）
と、これから出力しようとする出力パルス信号Ｄoutと
の間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相
当する遅延を挿入するには、第１遅延回路２０２の出力
信号Ｄ０を０．７５ｃｌｋだけ遅らせた遅延パルス信号
Ｄ０3/4を出力パルス信号Ｄoutとして選択すればよい。
この場合、信号ＣＮＴの期待値は（００１１）ｂである
ため、４ビット信号ＣＯＥＦとして選択される係数ＣＯ
ＭＰを（０００１）ｂ、つまり＋１にすればよい。
る。状態（２）では出力パルス信号Ｄ outとして遅延パ
ルス信号Ｄ０1/2が選択されていることから、状態
（３）における信号ＣＮＴ0は（００１０）ｂである。
このとき、１周期前の出力パルス信号Ｄout（Ｄ０1/2）
と、これから出力しようとする出力パルス信号Ｄoutと
の間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相
当する遅延を挿入するには、第１遅延回路２０２の出力
信号Ｄ０を０．７５ｃｌｋだけ遅らせた遅延パルス信号
Ｄ０3/4を出力パルス信号Ｄoutとして選択すればよい。
この場合、信号ＣＮＴの期待値は（００１１）ｂである
ため、４ビット信号ＣＯＥＦとして選択される係数ＣＯ
ＭＰを（０００１）ｂ、つまり＋１にすればよい。
【０２０４】次に、図中の状態（４）について説明す
る。状態（３）では出力パルス信号Ｄ outとして遅延パ
ルス信号Ｄ０3/4が選択されていることから、状態
（４）における信号ＣＮＴ0は（００１１）ｂである。
このとき、１周期前の出力パルス信号Ｄout（Ｄ０3/4）
と、これから出力しようとする出力パルス信号Ｄoutと
の間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相
当する遅延を挿入するには、第１遅延回路２０２の出力
信号Ｄ０を１ｃｌｋだけ遅らせた遅延パルス信号Ｄ１を
出力パルス信号Ｄoutとして選択すればよい。この場
合、信号ＣＮＴの期待値は（０１００）ｂであるため、
４ビット信号ＣＯＥＦとして選択される係数ＣＯＭＰを
（０００１）ｂ、つまり＋１にすればよい。
る。状態（３）では出力パルス信号Ｄ outとして遅延パ
ルス信号Ｄ０3/4が選択されていることから、状態
（４）における信号ＣＮＴ0は（００１１）ｂである。
このとき、１周期前の出力パルス信号Ｄout（Ｄ０3/4）
と、これから出力しようとする出力パルス信号Ｄoutと
の間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相
当する遅延を挿入するには、第１遅延回路２０２の出力
信号Ｄ０を１ｃｌｋだけ遅らせた遅延パルス信号Ｄ１を
出力パルス信号Ｄoutとして選択すればよい。この場
合、信号ＣＮＴの期待値は（０１００）ｂであるため、
４ビット信号ＣＯＥＦとして選択される係数ＣＯＭＰを
（０００１）ｂ、つまり＋１にすればよい。
【０２０５】次に、図中の状態（５）について説明す
る。状態（４）では出力パルス信号Ｄ outとして遅延パ
ルス信号Ｄ１が選択されていることから、状態（５）に
おける信号ＣＮＴ0は（０１００）ｂである。このと
き、１周期前の出力パルス信号Ｄo ut（Ｄ１）と、これ
から出力しようとする出力パルス信号Ｄoutとの間に内
部クロック信号ＩＣＬＫの５．２５ｃｌｋに相当する遅
延を挿入するには、第１遅延回路２０２の出力信号Ｄ０
を０．２５ｃｌｋだけ遅らせた遅延パルス信号Ｄ０1/ 4
を出力パルス信号Ｄoutとして選択すればよい。この場
合、信号ＣＮＴの期待値は（０００１）ｂであるため、
４ビット信号ＣＯＥＦとして選択される係数ＣＯＭＰを
（１１０１）ｂ、つまり−３にすればよい。
る。状態（４）では出力パルス信号Ｄ outとして遅延パ
ルス信号Ｄ１が選択されていることから、状態（５）に
おける信号ＣＮＴ0は（０１００）ｂである。このと
き、１周期前の出力パルス信号Ｄo ut（Ｄ１）と、これ
から出力しようとする出力パルス信号Ｄoutとの間に内
部クロック信号ＩＣＬＫの５．２５ｃｌｋに相当する遅
延を挿入するには、第１遅延回路２０２の出力信号Ｄ０
を０．２５ｃｌｋだけ遅らせた遅延パルス信号Ｄ０1/ 4
を出力パルス信号Ｄoutとして選択すればよい。この場
合、信号ＣＮＴの期待値は（０００１）ｂであるため、
４ビット信号ＣＯＥＦとして選択される係数ＣＯＭＰを
（１１０１）ｂ、つまり−３にすればよい。
【０２０６】このように、４ビット信号ＣＯＥＦとして
選択される係数ＣＯＭＰを補正することにより、信号Ｃ
ＮＴの実際値を期待値と一致させることができ、出力パ
ルス信号生成回路２００から送出される出力パルス信号
Ｄoutのパルス周期を一定に保つことが可能となる。
選択される係数ＣＯＭＰを補正することにより、信号Ｃ
ＮＴの実際値を期待値と一致させることができ、出力パ
ルス信号生成回路２００から送出される出力パルス信号
Ｄoutのパルス周期を一定に保つことが可能となる。
【０２０７】続いて、上記動作における係数ＣＯＭＰの
生成について述べる。図中（ｂ）に示される通り、ある
状態における係数ＣＮＴ、ＣＮＴ0の下位２ビットを取
り出してそれぞれ４ビットに拡張し、その拡張された係
数ＣＮＴから係数ＣＮＴ0を減じることによって、次の
状態における４ビット信号ＣＯＥＦ（すなわち係数ＣＯ
ＭＰ）を算出することができる。
生成について述べる。図中（ｂ）に示される通り、ある
状態における係数ＣＮＴ、ＣＮＴ0の下位２ビットを取
り出してそれぞれ４ビットに拡張し、その拡張された係
数ＣＮＴから係数ＣＮＴ0を減じることによって、次の
状態における４ビット信号ＣＯＥＦ（すなわち係数ＣＯ
ＭＰ）を算出することができる。
【０２０８】ここで、上記した係数ＣＮＴの下位２ビッ
トとは、４ビットレジスタ６０３から送出される第２選
択信号ＳＨ、ＳＱに相当する。また、係数ＣＮＴ0の下
位２ビットとは、２ビットレジスタ６０５によって第２
選択信号ＳＨ、ＳＱを所定時間だけ遅らせた遅延信号Ｓ
ＨＤ、ＳＱＤに相当する。
トとは、４ビットレジスタ６０３から送出される第２選
択信号ＳＨ、ＳＱに相当する。また、係数ＣＮＴ0の下
位２ビットとは、２ビットレジスタ６０５によって第２
選択信号ＳＨ、ＳＱを所定時間だけ遅らせた遅延信号Ｓ
ＨＤ、ＳＱＤに相当する。
【０２０９】従って、係数生成回路６０１を構成する４
ビット減算器６０９は、上位２ビットに”００”を付加
することで４ビットに拡張された第２選択信号ＳＨ、Ｓ
Ｑから、同じく上位２ビットに”００”を付加すること
で４ビットに拡張された遅延信号ＳＨＤ、ＳＱＤを減ず
ることにより、次の状態における４ビット信号ＣＯＥＦ
（すなわち係数ＣＯＭＰ）を生成する。図２２は第２選
択信号ＳＨ、ＳＱと、遅延信号ＳＨＤ、ＳＱＤと、係数
ＣＯＭＰとの関係を示した表である。
ビット減算器６０９は、上位２ビットに”００”を付加
することで４ビットに拡張された第２選択信号ＳＨ、Ｓ
Ｑから、同じく上位２ビットに”００”を付加すること
で４ビットに拡張された遅延信号ＳＨＤ、ＳＱＤを減ず
ることにより、次の状態における４ビット信号ＣＯＥＦ
（すなわち係数ＣＯＭＰ）を生成する。図２２は第２選
択信号ＳＨ、ＳＱと、遅延信号ＳＨＤ、ＳＱＤと、係数
ＣＯＭＰとの関係を示した表である。
【０２１０】なお、上記では第２実施形態の電圧変換回
路に設けられる遅延時間制御回路２０３を例に挙げて説
明を行ったが、第１実施形態の電圧変換回路でも上記と
同様の構成から成る遅延時間制御回路１０３によって、
第１選択信号Ｓ０〜Ｓ５を生成することができる。
路に設けられる遅延時間制御回路２０３を例に挙げて説
明を行ったが、第１実施形態の電圧変換回路でも上記と
同様の構成から成る遅延時間制御回路１０３によって、
第１選択信号Ｓ０〜Ｓ５を生成することができる。
【０２１１】次に、本発明に係る電圧変換回路の第３実
施形態について説明する。図２３は本発明に係る電圧変
換回路の第３実施形態を示す概略構成図である。本図に
示すように、本実施形態の電圧変換回路は、基本的に前
述した第１、第２実施形態の電圧変換回路と同様の構成
（図１、図５参照）から成るが、出力パルス信号生成回
路及びスイッチタイミング制御回路の電源電圧として出
力電圧Ｖintを供給することを特徴としている。そこ
で、第１、第２実施形態と同様の構成及び動作を有する
部分については図１と同一の符号を付すことで説明を省
略する。
施形態について説明する。図２３は本発明に係る電圧変
換回路の第３実施形態を示す概略構成図である。本図に
示すように、本実施形態の電圧変換回路は、基本的に前
述した第１、第２実施形態の電圧変換回路と同様の構成
（図１、図５参照）から成るが、出力パルス信号生成回
路及びスイッチタイミング制御回路の電源電圧として出
力電圧Ｖintを供給することを特徴としている。そこ
で、第１、第２実施形態と同様の構成及び動作を有する
部分については図１と同一の符号を付すことで説明を省
略する。
【０２１２】本図に示すように、本実施形態の電圧変換
回路は出力パルス信号生成回路３００とスイッチタイミ
ング制御回路３０４とを有しており、出力パルス信号生
成回路３００は基準パルス信号生成回路３０１、第１、
第２遅延回路３０２、３１０、及び遅延時間制御回路３
０３から構成されている。
回路は出力パルス信号生成回路３００とスイッチタイミ
ング制御回路３０４とを有しており、出力パルス信号生
成回路３００は基準パルス信号生成回路３０１、第１、
第２遅延回路３０２、３１０、及び遅延時間制御回路３
０３から構成されている。
【０２１３】上記した基準パルス信号生成回路３０１、
第１、第２遅延回路３０２、３１０、及び遅延時間制御
回路３０３としては、前述した第１、第２実施形態の電
圧変換回路に設けられる基準パルス信号生成回路１０１
（２０１）、第１遅延回路１０２（２０２）、第２遅延
回路２１０、及び遅延時間制御回路１０３（２０３）の
いずれの構成を採用してもよい。また、スイッチタイミ
ング制御回路３０４は、前述した第１、第２実施形態の
電圧変換回路に設けられるスイッチタイミング制御回路
１０４と同様の構成から成る。
第１、第２遅延回路３０２、３１０、及び遅延時間制御
回路３０３としては、前述した第１、第２実施形態の電
圧変換回路に設けられる基準パルス信号生成回路１０１
（２０１）、第１遅延回路１０２（２０２）、第２遅延
回路２１０、及び遅延時間制御回路１０３（２０３）の
いずれの構成を採用してもよい。また、スイッチタイミ
ング制御回路３０４は、前述した第１、第２実施形態の
電圧変換回路に設けられるスイッチタイミング制御回路
１０４と同様の構成から成る。
【０２１４】ここで、本実施形態における基準パルス信
号生成回路３０１、第１、第２遅延回路３０２、３１
０、遅延時間制御回路３０３、及びスイッチタイミング
制御回路３０４には、外部電源電圧ＶDDではなく、フィ
ルタ回路１０６の出力電圧Ｖin tが電源電圧として供給
されている。
号生成回路３０１、第１、第２遅延回路３０２、３１
０、遅延時間制御回路３０３、及びスイッチタイミング
制御回路３０４には、外部電源電圧ＶDDではなく、フィ
ルタ回路１０６の出力電圧Ｖin tが電源電圧として供給
されている。
【０２１５】ただし、スイッチタイミング制御回路３０
４をフィルタ回路１０６から送出される出力電圧Ｖint
によって駆動すると、第１、第２制御信号φ１、φ２の
Ｈレベルが出力電圧Ｖintとなってしまい、スイッチ回
路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭ
ＯＳトランジスタＭ２のオン／オフ制御に不具合を生じ
る恐れがある。そこで、第１、第２制御信号φ１、φ２
の電圧レベルを必要レベルまで上げるために、スイッチ
タイミング制御回路３０４の出力段には昇圧レベルシフ
タ３２０ａ、３２０ｂが設けられている。
４をフィルタ回路１０６から送出される出力電圧Ｖint
によって駆動すると、第１、第２制御信号φ１、φ２の
Ｈレベルが出力電圧Ｖintとなってしまい、スイッチ回
路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭ
ＯＳトランジスタＭ２のオン／オフ制御に不具合を生じ
る恐れがある。そこで、第１、第２制御信号φ１、φ２
の電圧レベルを必要レベルまで上げるために、スイッチ
タイミング制御回路３０４の出力段には昇圧レベルシフ
タ３２０ａ、３２０ｂが設けられている。
【０２１６】このようにスイッチ回路１０５及びフィル
タ回路１０６を除く全ての回路部分を、外部電源電圧Ｖ
DDよりも小さい出力電圧Ｖintで駆動することにより、
電圧変換回路自体の消費電力を大幅に削減でき、集積回
路全体の低消費電力化に貢献することができる。
タ回路１０６を除く全ての回路部分を、外部電源電圧Ｖ
DDよりも小さい出力電圧Ｖintで駆動することにより、
電圧変換回路自体の消費電力を大幅に削減でき、集積回
路全体の低消費電力化に貢献することができる。
【０２１７】
【発明の効果】上記したように、本発明に係る電圧変換
回路では、パルス幅が一定で、パルス周期が可変である
出力パルス信号を生成する出力パルス信号生成回路と、
前記出力パルス信号から第１制御信号及び第２制御信号
を生成するスイッチタイミング回路と、ソースに第１電
源電圧が印加され、ゲートに第１制御信号が印加される
ＰＭＯＳトランジスタと、ソースに第２電源電圧が印加
され、ゲートに第２制御信号が印加されるＮＭＯＳトラ
ンジスタとを有し、両トランジスタの各ドレインを共通
接続した接続ノードから電圧を出力するスイッチ回路
と、前記スイッチ回路から入力される電圧を平滑化して
出力電圧を得るフィルタ回路と、を具備し、前記ＰＭＯ
Ｓトランジスタ及び前記ＮＭＯＳトランジスタのオン／
オフ制御を行うことによって、前記出力電圧の大きさを
変化させる電圧変換回路において、前記出力パルス信号
生成回路は、パルス幅一定の基準パルス信号を生成する
基準パルス信号生成回路と、入力されるパルス信号を所
定の単位時間だけ遅らせる遅延素子を複数個直列接続し
て成る遅延回路部と、該遅延回路部を構成する各遅延素
子からそれぞれ送出される出力信号のいずれか一つを選
択出力する選択回路部とから成り、その入力端が前記基
準パルス信号生成回路の出力端に接続された第１遅延回
路と、入力されるパルス信号と、該パルス信号を所定時
間だけ遅らせた遅延パルス信号のいずれか一方を選択出
力する任意遅延回路部を複数段直列接続して成り、その
入力端が第１遅延回路の出力端に接続された第２遅延回
路と、第１、第２遅延回路における出力選択動作を制御
する遅延時間制御回路と、を有し、第２遅延回路の出力
信号を前記出力パルス信号として出力する構成としてい
る。
回路では、パルス幅が一定で、パルス周期が可変である
出力パルス信号を生成する出力パルス信号生成回路と、
前記出力パルス信号から第１制御信号及び第２制御信号
を生成するスイッチタイミング回路と、ソースに第１電
源電圧が印加され、ゲートに第１制御信号が印加される
ＰＭＯＳトランジスタと、ソースに第２電源電圧が印加
され、ゲートに第２制御信号が印加されるＮＭＯＳトラ
ンジスタとを有し、両トランジスタの各ドレインを共通
接続した接続ノードから電圧を出力するスイッチ回路
と、前記スイッチ回路から入力される電圧を平滑化して
出力電圧を得るフィルタ回路と、を具備し、前記ＰＭＯ
Ｓトランジスタ及び前記ＮＭＯＳトランジスタのオン／
オフ制御を行うことによって、前記出力電圧の大きさを
変化させる電圧変換回路において、前記出力パルス信号
生成回路は、パルス幅一定の基準パルス信号を生成する
基準パルス信号生成回路と、入力されるパルス信号を所
定の単位時間だけ遅らせる遅延素子を複数個直列接続し
て成る遅延回路部と、該遅延回路部を構成する各遅延素
子からそれぞれ送出される出力信号のいずれか一つを選
択出力する選択回路部とから成り、その入力端が前記基
準パルス信号生成回路の出力端に接続された第１遅延回
路と、入力されるパルス信号と、該パルス信号を所定時
間だけ遅らせた遅延パルス信号のいずれか一方を選択出
力する任意遅延回路部を複数段直列接続して成り、その
入力端が第１遅延回路の出力端に接続された第２遅延回
路と、第１、第２遅延回路における出力選択動作を制御
する遅延時間制御回路と、を有し、第２遅延回路の出力
信号を前記出力パルス信号として出力する構成としてい
る。
【０２１８】このように、前記出力パルス信号のパルス
周期を適宜変化させることで、スイッチタイミング制御
回路から送出される第１、第２制御信号のデューティ比
（パルス幅／パルス周期）を制御し、そのデューティ比
に応じて前記出力電圧の大きさを制御する電圧変換回路
であれば、パルス幅可変方式を採用した従来の電圧変換
回路のように高速で動作するカウンタ回路等の制御回路
を用いることなく、前記出力電圧の制御を行うことが可
能である。よって、従来に比べて電圧変換回路の回路規
模縮小や動作周波数低減を図ることができるので、電圧
変換回路自体の消費電力を大幅に低減することが可能と
なり、集積回路全体の低消費電力化に貢献することがで
きる。
周期を適宜変化させることで、スイッチタイミング制御
回路から送出される第１、第２制御信号のデューティ比
（パルス幅／パルス周期）を制御し、そのデューティ比
に応じて前記出力電圧の大きさを制御する電圧変換回路
であれば、パルス幅可変方式を採用した従来の電圧変換
回路のように高速で動作するカウンタ回路等の制御回路
を用いることなく、前記出力電圧の制御を行うことが可
能である。よって、従来に比べて電圧変換回路の回路規
模縮小や動作周波数低減を図ることができるので、電圧
変換回路自体の消費電力を大幅に低減することが可能と
なり、集積回路全体の低消費電力化に貢献することがで
きる。
【０２１９】特に、前記出力パルス信号生成回路に上記
構成から成る第２遅延回路を付加したことにより、第１
遅延回路を構成する遅延素子の個数増大を招くことな
く、前記出力パルス信号の選択候補数を増大させること
ができる。
構成から成る第２遅延回路を付加したことにより、第１
遅延回路を構成する遅延素子の個数増大を招くことな
く、前記出力パルス信号の選択候補数を増大させること
ができる。
【０２２０】また、上記構成から成る電圧変換回路にお
いて、第１遅延回路の遅延回路部を構成する各遅延素
子、及び第２遅延回路の任意遅延回路部を構成する各遅
延素子はいずれもフリップフロップ回路であり、第２遅
延回路の各遅延素子を駆動するクロック周波数或いは位
相は、第１遅延回路の各遅延素子を駆動するクロック周
波数或いは位相と異なる構成にするとよい。このような
構成とすることにより、前記出力電圧の可変精度を大幅
に向上することが可能となる。
いて、第１遅延回路の遅延回路部を構成する各遅延素
子、及び第２遅延回路の任意遅延回路部を構成する各遅
延素子はいずれもフリップフロップ回路であり、第２遅
延回路の各遅延素子を駆動するクロック周波数或いは位
相は、第１遅延回路の各遅延素子を駆動するクロック周
波数或いは位相と異なる構成にするとよい。このような
構成とすることにより、前記出力電圧の可変精度を大幅
に向上することが可能となる。
【０２２１】また、上記構成から成る電圧変換回路にお
いて、前記スイッチタイミング制御回路は、前記スイッ
チ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのオン／オフ制御に際して、一方のＭＯＳト
ランジスタをオフさせてから所定時間経過後に他方のＭ
ＯＳトランジスタをオンさせるように、第１制御信号及
び第２制御信号の電圧レベルを制御する構成にするとよ
い。
いて、前記スイッチタイミング制御回路は、前記スイッ
チ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのオン／オフ制御に際して、一方のＭＯＳト
ランジスタをオフさせてから所定時間経過後に他方のＭ
ＯＳトランジスタをオンさせるように、第１制御信号及
び第２制御信号の電圧レベルを制御する構成にするとよ
い。
【０２２２】このような構成とすることにより、第１、
第２制御信号を生成する過程でいずれかの制御信号に意
図しない遅延が少々生じたとしても、前記ＰＭＯＳトラ
ンジスタと前記ＮＭＯＳトランジスタが同時にオンする
ことはない。従って、前記スイッチ回路に貫通電流が流
れることを防止することができるので、余分な電力消費
を抑えることが可能となる。
第２制御信号を生成する過程でいずれかの制御信号に意
図しない遅延が少々生じたとしても、前記ＰＭＯＳトラ
ンジスタと前記ＮＭＯＳトランジスタが同時にオンする
ことはない。従って、前記スイッチ回路に貫通電流が流
れることを防止することができるので、余分な電力消費
を抑えることが可能となる。
【０２２３】また、上記構成から成る電圧変換回路にお
いて、前記遅延時間制御回路は、前記電圧変換回路の出
力電圧によって駆動される内部回路の動作状態を、該内
部回路を駆動するクロック信号に同期して検出するレプ
リカ回路と、前記レプリカ回路によって検出された前記
内部回路の動作状態に応じて、第１、第２遅延回路にお
ける出力選択動作を制御するための選択信号を生成する
選択信号生成回路と、を有する構成にするとよい。
いて、前記遅延時間制御回路は、前記電圧変換回路の出
力電圧によって駆動される内部回路の動作状態を、該内
部回路を駆動するクロック信号に同期して検出するレプ
リカ回路と、前記レプリカ回路によって検出された前記
内部回路の動作状態に応じて、第１、第２遅延回路にお
ける出力選択動作を制御するための選択信号を生成する
選択信号生成回路と、を有する構成にするとよい。
【０２２４】このような構成とすることにより、集積回
路を構成する内部回路の動作状態を検知して該内部回路
の動作に必要最低限の駆動電圧を供給できるので、前記
集積回路の低消費電力化に貢献することができる。
路を構成する内部回路の動作状態を検知して該内部回路
の動作に必要最低限の駆動電圧を供給できるので、前記
集積回路の低消費電力化に貢献することができる。
【０２２５】また、上記構成から成る電圧変換回路にお
いて、前記レプリカ回路には、前半遅延段と後半遅延段
とを直列接続することで構成され、入力信号に対して前
記内部回路の最大遅延パスと同等の遅延を行うクリティ
カルパス回路を設け、前記前半遅延段における遅延時間
を第１動作時間、前記クリティカルパス回路全体におけ
る遅延時間を第２動作時間とし、前記第１動作時間及び
第２動作時間と、第１所定動作時間及び第１所定動作時
間より長い第２所定動作時間とをそれぞれ比較すること
で前記内部回路の動作状態を判断し、その判断に基づい
て前記選択信号生成回路を制御する構成にするとよい。
いて、前記レプリカ回路には、前半遅延段と後半遅延段
とを直列接続することで構成され、入力信号に対して前
記内部回路の最大遅延パスと同等の遅延を行うクリティ
カルパス回路を設け、前記前半遅延段における遅延時間
を第１動作時間、前記クリティカルパス回路全体におけ
る遅延時間を第２動作時間とし、前記第１動作時間及び
第２動作時間と、第１所定動作時間及び第１所定動作時
間より長い第２所定動作時間とをそれぞれ比較すること
で前記内部回路の動作状態を判断し、その判断に基づい
て前記選択信号生成回路を制御する構成にするとよい。
【０２２６】このような構成とすることにより、前記ク
リティカルパス回路の動作状態を４つに分類することが
できるので、前記内部回路の動作状態をきめ細かく検知
することが可能となる。従って、いかなるプロセスばら
つきや環境変化にも適切に対応でき、最適な出力電圧の
供給を行うことで集積回路全体の低消費電力化に貢献す
ることができる。
リティカルパス回路の動作状態を４つに分類することが
できるので、前記内部回路の動作状態をきめ細かく検知
することが可能となる。従って、いかなるプロセスばら
つきや環境変化にも適切に対応でき、最適な出力電圧の
供給を行うことで集積回路全体の低消費電力化に貢献す
ることができる。
【０２２７】また、上記構成から成る電圧変換回路にお
いて、前記レプリカ回路は、前記クリティカルパス回路
を構成する前半遅延段の出力信号を第１所定動作時間で
ラッチする第１ラッチ回路と、前記クリティカルパス回
路を構成する後半遅延段の出力信号を第１所定動作時間
でラッチする第２ラッチ回路と、前記クリティカルパス
回路を構成する後半遅延段の出力信号を第２所定動作時
間でラッチする第３ラッチ回路とを有し、各ラッチ回路
の出力信号に基づいて前記内部回路の動作状態を検出す
る構成にするとよい。
いて、前記レプリカ回路は、前記クリティカルパス回路
を構成する前半遅延段の出力信号を第１所定動作時間で
ラッチする第１ラッチ回路と、前記クリティカルパス回
路を構成する後半遅延段の出力信号を第１所定動作時間
でラッチする第２ラッチ回路と、前記クリティカルパス
回路を構成する後半遅延段の出力信号を第２所定動作時
間でラッチする第３ラッチ回路とを有し、各ラッチ回路
の出力信号に基づいて前記内部回路の動作状態を検出す
る構成にするとよい。
【０２２８】このような構成とすることにより、前記ク
リティカルパス回路自体が適切に動作していない状態も
検出することができるので、前記内部回路をより安定し
て動作させることが可能となる。また、前記レプリカ回
路の故障等を早期に発見できるので、迅速な善後処置を
施すことが可能となる。
リティカルパス回路自体が適切に動作していない状態も
検出することができるので、前記内部回路をより安定し
て動作させることが可能となる。また、前記レプリカ回
路の故障等を早期に発見できるので、迅速な善後処置を
施すことが可能となる。
【０２２９】また、上記構成から成る電圧変換回路にお
いて、前記選択信号生成回路は、前記レプリカ回路によ
って前記内部回路の動作速度が適切であると判断された
場合であっても、第１、第２遅延回路の遅延時間をさら
に長くすることができるか否かを判断する手段を有する
構成にするとよい。
いて、前記選択信号生成回路は、前記レプリカ回路によ
って前記内部回路の動作速度が適切であると判断された
場合であっても、第１、第２遅延回路の遅延時間をさら
に長くすることができるか否かを判断する手段を有する
構成にするとよい。
【０２３０】このような構成とすることにより、前記内
部回路の動作速度が適切であると判断される複数の出力
電圧のうち、最も低い出力電圧を選択することができる
ため、該出力電圧によって駆動される内部回路を安定動
作させつつ、その消費電力を最小とすることが可能とな
る。
部回路の動作速度が適切であると判断される複数の出力
電圧のうち、最も低い出力電圧を選択することができる
ため、該出力電圧によって駆動される内部回路を安定動
作させつつ、その消費電力を最小とすることが可能とな
る。
【０２３１】また、上記構成から成る電圧変換回路にお
いて、前記出力パルス信号生成回路及び前記スイッチタ
イミング制御回路の電源電圧として前記フィルタ回路の
出力電圧を供給するとともに、前記スイッチタイミング
制御回路から送出される第１、第２制御信号をそれぞれ
昇圧して前記スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタの各ゲートに送出する昇
圧レベルシフタを設けた構成としてもよい。
いて、前記出力パルス信号生成回路及び前記スイッチタ
イミング制御回路の電源電圧として前記フィルタ回路の
出力電圧を供給するとともに、前記スイッチタイミング
制御回路から送出される第１、第２制御信号をそれぞれ
昇圧して前記スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタの各ゲートに送出する昇
圧レベルシフタを設けた構成としてもよい。
【０２３２】このように前記スイッチ回路及び前記フィ
ルタ回路を除く全ての回路部分を、外部電源電圧よりも
小さい前記フィルタ回路の出力電圧で駆動することによ
り、電圧変換回路自体の消費電力を大幅に削減でき、集
積回路全体の低消費電力化に貢献することができる。
ルタ回路を除く全ての回路部分を、外部電源電圧よりも
小さい前記フィルタ回路の出力電圧で駆動することによ
り、電圧変換回路自体の消費電力を大幅に削減でき、集
積回路全体の低消費電力化に貢献することができる。
【０２３３】また、上記構成から成る電圧変換回路は、
外部電源電圧から半導体集積回路装置の駆動電圧を生成
する降圧回路として用いるとよい。近年、前記半導体集
積回路装置を構成する内部回路の消費電力低減に伴っ
て、集積回路全体の消費電力に占める前記降圧回路の消
費電力比率が相対的に増大している。そこで、本発明に
係る電圧変換回路を前記降圧回路として採用することに
より、前記降圧回路自体の消費電力を低減できるので、
前記内部回路の低消費電力性を損なうことがなく、前記
半導体集積回路装置全体の低消費電力化に貢献すること
ができる。
外部電源電圧から半導体集積回路装置の駆動電圧を生成
する降圧回路として用いるとよい。近年、前記半導体集
積回路装置を構成する内部回路の消費電力低減に伴っ
て、集積回路全体の消費電力に占める前記降圧回路の消
費電力比率が相対的に増大している。そこで、本発明に
係る電圧変換回路を前記降圧回路として採用することに
より、前記降圧回路自体の消費電力を低減できるので、
前記内部回路の低消費電力性を損なうことがなく、前記
半導体集積回路装置全体の低消費電力化に貢献すること
ができる。
【図１】本発明に係る電圧変換回路の第１実施形態を示
す概略構成図である。
す概略構成図である。
【図２】基準パルス信号生成回路１０１及び第１遅延回
路１０２の一構成例を示す概略構成図である。
路１０２の一構成例を示す概略構成図である。
【図３】選択回路部１０９の一構成例を示す概略構成図
である。
である。
【図４】第１遅延回路１０２における遅延動作例を示す
信号波形図である。
信号波形図である。
【図５】本発明に係る電圧変換回路の第２実施形態を示
す概略構成図である。
す概略構成図である。
【図６】基準パルス信号生成回路２０１、第１遅延回路
２０２、及び第２遅延回路２１０の一構成例を示す概略
構成図である。
２０２、及び第２遅延回路２１０の一構成例を示す概略
構成図である。
【図７】選択回路部２０９、第１選択部２１４、及び第
２選択部２１６の一構成例を示す概略構成図である。
２選択部２１６の一構成例を示す概略構成図である。
【図８】スイッチタイミング制御回路１０４の一構成例
を示す概略構成図である。
を示す概略構成図である。
【図９】スイッチタイミング制御回路１０４における各
信号波形を示すタイミングチャートである。
信号波形を示すタイミングチャートである。
【図１０】スイッチタイミング制御回路１０４の別構成
例を示す概略構成図である。
例を示す概略構成図である。
【図１１】スイッチタイミング制御回路１０４における
各信号波形を示すタイミングチャートである。
各信号波形を示すタイミングチャートである。
【図１２】遅延時間制御回路２０３の一構成例を示す概
略構成図である。
略構成図である。
【図１３】レプリカ回路５０１の一構成例を示す概略構
成図である。
成図である。
【図１４】動作状態検出パルス生成回路５１１における
各信号波形を示すタイミングチャートである。
各信号波形を示すタイミングチャートである。
【図１５】レプリカ回路５０１における各信号波形を示
すタイミングチャートである。
すタイミングチャートである。
【図１６】レプリカ回路５０１における動作状態信号Ｌ
Ａ、ＬＢ、ＬＣと内部回路の動作状態との関係を示す表
である。
Ａ、ＬＢ、ＬＣと内部回路の動作状態との関係を示す表
である。
【図１７】選択信号生成回路５０２の一構成例を示す概
略構成図である。
略構成図である。
【図１８】係数生成回路６０１の一構成例を示す概略構
成図である。
成図である。
【図１９】フラグ信号生成回路６０７に実装する論理回
路の真理値表である。
路の真理値表である。
【図２０】係数選択信号生成回路６０８に実装される論
理回路の真理値表である。
理回路の真理値表である。
【図２１】係数ＣＯＭＰに対する補正動作の一例を示す
図である。
図である。
【図２２】第２選択信号ＳＨ、ＳＱと、遅延信号ＳＨ
Ｄ、ＳＱＤと、係数ＣＯＭＰとの関係を示した表であ
る。
Ｄ、ＳＱＤと、係数ＣＯＭＰとの関係を示した表であ
る。
【図２３】本発明の電圧変換回路の第３実施形態を示す
概略構成図である。
概略構成図である。
【図２４】従来の電圧変換回路の一例を示す概略構成図
である。
である。
１００、２００、３００ 出力パルス信号生成回路 １０１、２０１、３０１ 基準パルス信号生成回路 １０２、２０２、３０２ 第１遅延回路 １０３、２０３、３０３ 遅延時間制御回路 １０４、３０４ スイッチタイミング制御回路 １０５ スイッチ回路 １０６ フィルタ回路 １０７、２０７ 基本遅延回路部 １０７ａ〜ｅ、２０７ａ〜ｅ フリップフロップ回路 １０８、２０８ 追加遅延回路部 １０８ａ〜ｅ、２０８ａ〜ｂ フリップフロップ回路 １０９、２０９ 選択回路部 ２１０、３１０ 第２遅延回路 ２１１、２１２ 任意遅延回路部 ２１３ 第１遅延素子 ２１４ 第１選択部 ２１５ 第ｎ遅延素子（第２遅延素子） ２１６ 第ｎ選択部（第２選択部） ３２０ａ、３２０ｂ 昇圧レベルシフタ ５０１ レプリカ回路 ５０２ 選択信号生成回路 ５１１ 動作状態検出パルス生成回路 ５１２ クリティカルパス回路 ５１３ ラッチ回路 ５１４ 降圧レベルシフタ ５１５ａ、５１５ｂ 昇圧レベルシフタ ５１６ 前半クリティカルパス回路 ５１７ 後半クリティカルパス回路 ６０１ 係数生成回路 ６０２ ４ビット加算器 ６０３ ４ビットレジスタ ６０４ デコーダ回路 ６０５ ２ビットレジスタ ６０６ カウンタ回路 ６０７ フラグ信号生成回路 ６０８ 係数選択信号生成回路 ６０９ ４ビット減算器 ６１０ インクリメンタ ６１１ デクリメンタ ６１２ セレクタ
Claims (9)
- 【請求項１】パルス幅が一定で、パルス周期が可変であ
る出力パルス信号を生成する出力パルス信号生成回路
と、 前記出力パルス信号から第１制御信号及び第２制御信号
を生成するスイッチタイミング回路と、 ソースに第１電源電圧が印加され、ゲートに第１制御信
号が印加されるＰＭＯＳトランジスタと、ソースに第２
電源電圧が印加され、ゲートに第２制御信号が印加され
るＮＭＯＳトランジスタとを有し、両トランジスタの各
ドレインを共通接続した接続ノードから電圧を出力する
スイッチ回路と、 前記スイッチ回路から入力される電圧を平滑化して出力
電圧を得るフィルタ回路と、 を具備し、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳ
トランジスタのオン／オフ制御を行うことによって、前
記出力電圧の大きさを変化させる電圧変換回路におい
て、 前記出力パルス信号生成回路は、 パルス幅一定の基準パルス信号を生成する基準パルス信
号生成回路と、 入力されるパルス信号を所定の単位時間だけ遅らせる遅
延素子を複数個直列接続して成る遅延回路部と、該遅延
回路部を構成する各遅延素子からそれぞれ送出される出
力信号のいずれか一つを選択出力する選択回路部とから
成り、その入力端が前記基準パルス信号生成回路の出力
端に接続された第１遅延回路と、 入力されるパルス信号と、該パルス信号を所定時間だけ
遅らせた遅延パルス信号のいずれか一方を選択出力する
任意遅延回路部を複数段直列接続して成り、その入力端
が第１遅延回路の出力端に接続された第２遅延回路と、 第１、第２遅延回路における出力選択動作を制御する遅
延時間制御回路と、 を有し、第２遅延回路の出力信号を前記出力パルス信号
として前記スイッチタイミング制御回路に送出すること
を特徴とする電圧変換回路。 - 【請求項２】第１遅延回路の遅延回路部を構成する各遅
延素子、及び第２遅延回路の任意遅延回路部を構成する
各遅延素子はいずれもフリップフロップ回路であり、第
２遅延回路の各遅延素子を駆動するクロック周波数或い
は位相は、第１遅延回路の各遅延素子を駆動するクロッ
ク周波数或いは位相と異なることを特徴とする請求項１
に記載の電圧変換回路。 - 【請求項３】前記スイッチタイミング制御回路は、前記
スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタのオン／オフ制御に際して、一方のＭ
ＯＳトランジスタをオフさせてから所定時間経過後に他
方のＭＯＳトランジスタをオンさせるように、第１制御
信号及び第２制御信号の電圧レベルを制御することを特
徴とする請求項１または請求項２に記載の電圧変換回
路。 - 【請求項４】前記遅延時間制御回路は、前記電圧変換回
路の出力電圧によって駆動される内部回路の動作状態
を、該内部回路を駆動するクロック信号に同期して検出
するレプリカ回路と、前記レプリカ回路によって検出さ
れた前記内部回路の動作状態に応じて、第１、第２遅延
回路における出力選択動作を制御するための選択信号を
生成する選択信号生成回路と、を有することを特徴とす
る請求項１〜請求項３のいずれかに記載の電圧変換回
路。 - 【請求項５】前記レプリカ回路には、前半遅延段と後半
遅延段とを直列接続することで構成され、入力信号に対
して前記内部回路の最大遅延パスと同等の遅延を行うク
リティカルパス回路が設けられており、 前記前半遅延段における遅延時間を第１動作時間、前記
クリティカルパス回路全体における遅延時間を第２動作
時間とし、 前記第１動作時間及び第２動作時間と、第１所定動作時
間及び第１所定動作時間より長い第２所定動作時間とを
それぞれ比較して、 第２動作時間が第１所定動作時間より短い場合は前記内
部回路の動作速度が速過ぎると判断し、前記選択信号生
成回路に対して第１、第２遅延回路における遅延時間を
長くする要求を行い、 第１動作時間が第１所定動作時間より短く、第２動作時
間が第１所定動作時間よりも長いが第２所定動作時間よ
りも短い場合は前記内部回路の動作速度が適切であると
判断し、前記選択信号生成回路に対して第１、第２遅延
回路における遅延時間を維持する要求を行い、 第１動作時間が第１所定動作時間よりも長いが、第２動
作時間が第２所定動作時間よりも短い場合、或いは第２
動作時間が第２所定動作時間よりも長い場合は前記内部
回路の動作速度に余裕がない、或いは該動作速度が遅過
ぎると判断し、前記選択信号生成回路に対して第１、第
２遅延回路における遅延時間を短くする要求を行うこと
を特徴とする請求項４に記載の電圧変換回路。 - 【請求項６】前記レプリカ回路は、 前記クリティカルパス回路を構成する前半遅延段の出力
信号を第１所定動作時間でラッチする第１ラッチ回路
と、 前記クリティカルパス回路を構成する後半遅延段の出力
信号を第１所定動作時間でラッチする第２ラッチ回路
と、 前記クリティカルパス回路を構成する後半遅延段の出力
信号を第２所定動作時間でラッチする第３ラッチ回路
と、 を有しており、各ラッチ回路の出力信号に基づいて前記
内部回路の動作状態を検出することを特徴とする請求項
５に記載の電圧変換回路。 - 【請求項７】前記選択信号生成回路は、前記レプリカ回
路によって前記内部回路の動作速度が適切であると判断
された場合であっても、第１、第２遅延回路の遅延時間
をさらに長くすることができるか否かを判断する手段を
有することを特徴とする請求項５または請求項６に記載
の電圧変換回路。 - 【請求項８】前記出力パルス信号生成回路及び前記スイ
ッチタイミング制御回路の電源電圧として前記フィルタ
回路の出力電圧を供給するとともに、前記スイッチタイ
ミング制御回路から送出される第１、第２制御信号をそ
れぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳト
ランジスタ及びＮＭＯＳトランジスタの各ゲートに送出
する昇圧レベルシフタを設けたことを特徴とする請求項
１〜請求項７のいずれかに記載の電圧変換回路。 - 【請求項９】請求項１〜請求項８のいずれかに記載の電
圧変換回路を備えた半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001016941A JP3574410B2 (ja) | 2001-01-25 | 2001-01-25 | 電圧変換回路及びこれを備えた半導体集積回路装置 |
| US10/470,125 US7057417B2 (en) | 2001-01-25 | 2002-01-21 | Voltage conversion circuit and semiconductor integrated circuit device provided with it |
| PCT/JP2002/000394 WO2002060042A1 (fr) | 2001-01-25 | 2002-01-21 | Circuit de conversion de tension et circuit integre a semi-conducteurs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001016941A JP3574410B2 (ja) | 2001-01-25 | 2001-01-25 | 電圧変換回路及びこれを備えた半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002223564A true JP2002223564A (ja) | 2002-08-09 |
| JP3574410B2 JP3574410B2 (ja) | 2004-10-06 |
Family
ID=18883228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001016941A Expired - Fee Related JP3574410B2 (ja) | 2001-01-25 | 2001-01-25 | 電圧変換回路及びこれを備えた半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7057417B2 (ja) |
| JP (1) | JP3574410B2 (ja) |
| WO (1) | WO2002060042A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010032380A1 (en) * | 2008-09-16 | 2010-03-25 | Ricoh Company, Ltd. | Oscillating circuit, dc-dc converter, and semiconductor device |
| JP2015119481A (ja) * | 2013-12-16 | 2015-06-25 | スンシル ユニバーシティー リサーチ コンソルティウム テクノーパークＳｏｏｎｇｓｉｌ Ｕｎｉｖｅｒｓｉｔｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｓｏｒｔｉｕｍ Ｔｅｃｈｎｏ−Ｐａｒｋ | 貫通電流制御のためのインバータチェーン回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228713A (ja) | 2003-01-20 | 2004-08-12 | Sharp Corp | 電圧変換回路ならびにそれを備える半導体集積回路装置および携帯端末 |
| KR100688513B1 (ko) * | 2005-01-05 | 2007-03-02 | 삼성전자주식회사 | 반도체 메모리 장치의 승압전압 발생 회로 및 방법 |
| US20080089126A1 (en) * | 2006-09-29 | 2008-04-17 | Texas Instruments Incorporated | Circuitry for reliability testing as a function of slew |
| KR102025093B1 (ko) * | 2013-05-28 | 2019-09-25 | 한국전자통신연구원 | 펄스 생성기 및 이를 포함하는 아날로그-디지털 변환기 |
| TWI752898B (zh) * | 2014-03-25 | 2022-01-21 | 日商新力股份有限公司 | 發訊裝置及通訊系統 |
| TWI652885B (zh) * | 2014-08-20 | 2019-03-01 | 力智電子股份有限公司 | 電源管理裝置、直流對直流控制電路及其晶片致能方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054516A (ja) | 1983-09-05 | 1985-03-29 | Nec Corp | パルス発生装置 |
| DE3633939A1 (de) * | 1986-10-04 | 1988-04-14 | Heraeus Gmbh W C | Uebertragung von signalen aus einer sensoreinheit |
| JPH07135643A (ja) | 1993-11-12 | 1995-05-23 | Matsushita Electric Ind Co Ltd | 時間軸変換回路 |
| JP3258923B2 (ja) * | 1997-02-26 | 2002-02-18 | 株式会社東芝 | 半導体集積回路装置 |
| JPH11233276A (ja) | 1998-02-13 | 1999-08-27 | Fms Audio Sdn Bhd | カーオーディオ機器の照明調整方法及び照明調整回路 |
-
2001
- 2001-01-25 JP JP2001016941A patent/JP3574410B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-21 WO PCT/JP2002/000394 patent/WO2002060042A1/ja active Application Filing
- 2002-01-21 US US10/470,125 patent/US7057417B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2010074247A (ja) * | 2008-09-16 | 2010-04-02 | Ricoh Co Ltd | 発振回路、ｄｃ−ｄｃコンバータ及び半導体装置 |
| KR101196609B1 (ko) | 2008-09-16 | 2012-11-02 | 가부시키가이샤 리코 | 발진 회로, ｄｃ－ｄｃ 컨버터 및 반도체 장치 |
| US8436685B2 (en) | 2008-09-16 | 2013-05-07 | Ricoh Company, Ltd. | Oscillating circuit, DC-DC converter, and semiconductor device |
| JP2015119481A (ja) * | 2013-12-16 | 2015-06-25 | スンシル ユニバーシティー リサーチ コンソルティウム テクノーパークＳｏｏｎｇｓｉｌ Ｕｎｉｖｅｒｓｉｔｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｓｏｒｔｉｕｍ Ｔｅｃｈｎｏ−Ｐａｒｋ | 貫通電流制御のためのインバータチェーン回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040070434A1 (en) | 2004-04-15 |
| JP3574410B2 (ja) | 2004-10-06 |
| US7057417B2 (en) | 2006-06-06 |
| WO2002060042A1 (fr) | 2002-08-01 |
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Legal Events
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| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
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