KR102025093B1 - 펄스 생성기 및 이를 포함하는 아날로그-디지털 변환기 - Google Patents

펄스 생성기 및 이를 포함하는 아날로그-디지털 변환기 Download PDF

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Abstract

본 발명에 따른 펄스 생성기는 아날로그 신호를 수신하고, 상기 수신된 아날로그 신호에 따라 제 1 노드에 인가된 전압 레벨 및 기준 전압의 비교 결과에 응답하여, 제 1 펄스 신호를 생성하는 펄스 발생부, 상기 제 1 펄스 신호에 응답하여, 제 2 노드에 인가된 전압 레벨 및 접지 전압의 비교 결과에 따라, 상기 제 1 펄스 신호보다 넓은 펄스 폭을 가지는 제 2 펄스 신호를 생성하는 펄스 증폭부, 상기 제 1 및 제 2 펄스 신호들을 논리 연산하여, 최종 펄스 신호를 디지털 변환용 신호로서 출력하는 게이트 로직을 포함하되, 상기 펄스 증폭부는 상기 제 1 펄스 신호의 레벨이 천이된 후, 상기 제 2 노드의 전압 레벨이 상기 접지 전압에 도달할 때까지, 소정의 시간 동안 상기 제 2 펄스 신호의 펄스 폭을 증폭시킨다.

Description

펄스 생성기 및 이를 포함하는 아날로그-디지털 변환기{PULSE GENERATOR AND ANALOG TO DIGITAL CONVERTER COMPRISING THE PULSE GENERATOR}
본 발명은 A/D 변환기에 관한 것으로, 더 상세하게는 아날로그 신호에 대한, 펄스 폭을 증폭시킬 수 있는 펄스 생성기 및 이를 포함하는 아날로그-디지털 변환기에 관한 것이다.
아날로그-디지털(A/D) 변환기란 아날로그 신호를 디지털 신호로 변환하는 장치 또는 회로이다. 최근 들어, A/D 변환기는 이동 전화기(Mobile), 디지털 카메라, 반도체 칩 등에 사용되고 있다.
기존의 A/D 변환기로는 연산 증폭기(OP-AMP)를 이용한 이중 적분형 A/D 변환기가 사용되어 왔다. 기존 A/D 변환기가 반도체 칩으로 구현되기 위해서는, 적분을 위해 사용되는 커패시터 소자의 용량이 크게 설정되어야 한다. 그러나, 커패시터 소자의 용량이 커지게 되면, 반도체 칩의 면적이 커지는 문제점이 발생한다. 따라서, 커패시터 소자의 용량이 적으면서도, 고-분해능이 가능한 펄스 생성기가 요구되고 있다.
따라서, 본 발명은 커패시터 소자의 용량을 줄이면서, 고-분해능이 가능한 펄스 생성기 및 이를 포함하는 아날로그 디지털 변환기를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 펄스 생성기는 아날로그 신호를 수신하고, 상기 수신된 아날로그 신호에 따라 제 1 노드에 인가된 전압 레벨 및 기준 전압의 비교 결과에 응답하여, 제 1 펄스 신호를 생성하는 펄스 발생부, 상기 제 1 펄스 신호에 응답하여, 제 2 노드에 인가된 전압 레벨 및 접지 전압의 비교 결과에 따라, 상기 제 1 펄스 신호보다 넓은 펄스 폭을 가지는 제 2 펄스 신호를 생성하는 펄스 증폭부, 상기 제 1 및 제 2 펄스 신호들을 논리 연산하여, 최종 펄스 신호를 디지털 변환용 신호로서 출력하는 게이트 로직을 포함하되, 상기 펄스 증폭부는 상기 제 1 펄스 신호의 레벨이 천이된 후, 상기 제 2 노드의 전압 레벨이 상기 접지 전압에 도달할 때까지, 소정의 시간 동안 상기 제 2 펄스 신호의 펄스 폭을 증폭시킨다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 펄스 생성기는 센서로부터 제공된 아날로그 신호에 응답하여, 펄스 신호를 생성하는 펄스 발생부, 상기 펄스 신호에 응답하여, 복수의 분주된 펄스 신호들을 출력하는 다중 펄스 생성기, 상기 복수의 분주된 펄스 신호들 중 어느 하나의 펄스 신호를 선택하고, 상기 선택된 펄스 신호에 대한 논리 연산을 기초로 생성되는 최종 펄스 신호를, 디지털 변환용 신호로서 출력하는 게이트 로직을 포함한다.
상기 목적을 달성하기 위한 본 발명의 아날로그-디지털 변환기는 센서, 상기 센서로부터 감지된 아날로그 신호에 응답하여, 제 1 펄스 신호를 생성하고, 상기 생성된 제 1 펄스 신호를 소정의 시간 동안 지연하여, 상기 제 1 펄스신호보다 넓은 펄스 폭을 갖는 제 2 펄스 신호를 출력하는 펄스 생성기, 클럭 신호에 응답하여, 상기 제 2 펄스 신호를 디지털 신호로서 출력하는 카운터를 포함한다.
본 발명의 실시 예에 따르면, 펄스 생성기는 펄스 증폭부 및 다중 펄스 생성기를 통해, 센서의 작은 물리적 변화량에도, 안정적으로 펄스 폭을 증가시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 아날로그-디지털 변환기를 보여주는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 펄스 생성기를 보여주는 블록도이다.
도 3은 도 2에 도시된 펄스 생성기를 보여주는 회로도이다.
도 4는 도 3에 도시된 펄스 생성기의 동작을 보여주는 타이밍도이다.
도 5는 본 발명의 제 2 실시 예에 따른 펄스 생성기를 보여주는 블록도이다.
도 6은 도 5에 도시된 펄스 생성기를 보여주는 회로도이다.
도 7은 도 6에 도시된 펄스 생성기의 동작을 보여주는 타이밍도이다.
도 8은 본 발명의 제 3 실시 예에 따른 펄스 생성기를 보여주는 블록도이다.
도 9는 도 8에 도시된 펄스 생성기를 보여주는 회로도이다.
도 10은 도 9에 도시된 펄스 생성기의 동작을 보여주는 타이밍도이다.
도 11은 본 발명의 제 4 실시 예에 따른 펄스 생성기를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 아날로그-디지털 변환기가 포함된 전자 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 아날로그-디저털 변환기와, 그것에 의해 수행되는 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명의 실시 예에 따른 아날로그-디지털 변환기를 보여주는 블록도이다. 도 1을 참조하면, 아날로그-디지털 변환기(1000)는 펄스 생성기(1100) 및 카운터부(1200)를 포함한다.
펄스 생성기(1100)는 센서의 물리적 변화를 감지하고, 감지된 물리적 변화를 전기적인 아날로그 신호로서 변환한다. 센서로는 온도센서, 습도센서, 가속도 센서, 및 압력 센서 등이 사용될 수 있다. 펄스 생성기(1100)는 변환된 아날로그 신호를, 시간 차에 따른 펄스 신호로서 전환한다. 펄스 생성기(1100)는 시간 차에 따른 최종 펄스 신호(Vout)를 카운터부(1200)로 전달한다.
기존의 펄스 생성기는 소자 또는 센서의 물리적 변화값이 적을 때, 펄스의 변화 폭을 크게 변화되지 못하는 문제점이 발생한다. 따라서, 기존의 펄스 생성기는 커패시터에 충전되는 전압 레벨을 조절함으로써, 펄스 폭을 변화할 수 있다. 커패시터의 전압 레벨을 조절하는 방식으로는 커패시터의 용량을 크게 제작하거나, 커패시터에 인가되는 전류를 적게하는 방식이 있다.
예를 들어, 기존의 펄스 생성기는 커패시터에 인가되는 전류를 적게함으로써, 펄스의 변화 폭을 증폭시킬 수 있다. 그러나, 커패시터에 인가되는 전류가 적을 경우, 노이즈가 생기는 문제점이 발생한다. 또한, 펄스 생성기가 칩으로 구현되기 위해서는, 커패시터의 용량이 작게 제작되야 한다. 그러나, 커패시터의 용량이 작게 제작될 경우, 펄스의 변환 폭이 작아 고-분해능 변환을 수행하지 못하는 문제점이 발생한다.
따라서, 본 발명에 따른 펄스 생성기(1100)는 커패시터의 용량 및 전압 레벨에 따라 펄스의 변화 폭을 설정하는 것이 아닌, 펄스 증폭부 및 다중 펄스 생성기를 이용함으로써, 펄스의 변화 폭을 증폭시킨다. 카운터부(1200)는 펄스 생성기(1100)로부터 출력된 최종 펄스 신호(Vout)를 수신한다. 카운터부(200)는 외부로부터 수신되는 클럭 신호(CLK)에 응답하여, 최종 펄스 신호(Vout)를 N bit의 디지털 신호로써 변환한다.
도 2는 본 발명의 일 실시 예에 따른 펄스 생성기를 보여주는 블록도이다. 도 2를 참조하면, 펄스 생성기(1100)는 펄스 발생부(110), 펄스 증폭부(120), 및 게이트 로직(130)을 포함한다.
펄스 발생부(110)는 외부의 환경에 따라 변화하는 센서의 물리적인 변화값을, 아날로그 신호로서 변환한다. 실시 예에 있어서, 센서는 커패시터 또는 저항의 형태로 구현되어, 펄스 발생부(110)에 포함될 수 있다. 펄스 발생부(110)는 변환된 아날로그 신호에 응답하여, 일정한 시간 차에 따라 제 1 펄스 신호(VP1)를 생성한다.
펄스 발생부(110)는 일정 시간 차에 따라 생성된 제 1 펄스 신호(VP1)를 펄스 증폭부(120) 및 게이트 로직(130)에 각각 전달한다. 또한, 펄스 발생부(110)는 게이트 로직(130)으로부터 리셋 신호(RST)를 수신함으로써, 리셋 동작을 수행할 수 있다.
펄스 증폭부(120)는 펄스 발생부(110)로부터 제 1 펄스 신호(VP1)를 수신한다. 펄스 증폭부(120)는 수신된 제 1 펄스 신호(VP1)에 응답하여, 제 2 펄스 신호(VP2)를 생성한다. 실시 예에 있어서, 제 2 펄스 신호(VP2)는 제 1 펄스 신호보다 넓은 펄스 폭을 가지는 신호로써, 제 1 펄스 신호를 소정의 시간 동안 연장한 신호일 수 있다.
펄스 증폭부(120)는 생성된 제 2 펄스 신호(VP2)를 일정한 시간 차에 따라, 게이트 로직(130)에 전달한다. 펄스 증폭부(120)는 게이트 로직(130)으로부터 리셋 신호(RST)를 수신함으로써, 리셋 동작을 수행할 수 있다.
게이트 로직(130)은 펄스 발생부 및 펄스 증폭부(110, 120)로부터 제 1 및 제 2 펄스 신호들(VP1, VP2)을 수신한다. 게이트 로직(130)은 수신된 제 1 및 제 2 펄스 신호들(VP1, VP2)에 대해, 논리 연산을 수행한다. 게이트 로직(130)은 논리 연산의 결과에 기초하여, 최종 펄스 신호(Vout)를 출력할 수 있다.
또한, 게이트 로직(130)은 외부로부터 스타트 펄스 신호(SP)를 수신한다. 게이트 로직(130)은 스타트 펄스 신호(SP)에 응답하여, 펄스 발생부 및 펄스 증폭부(110, 120)를 리셋하기 위한 리셋 신호(RST)를 생성한다. 펄스 발생부 및 펄스 증폭부(110, 120)는 게이트 로직(130)으로부터 리셋 신호(RST)가 수신되면, 리셋 동작을 수행한다.
도 3은 도 2에 도시된 펄스 생성기를 보여주는 회로도이다. 도 3을 참조하면, 펄스 발생부(110)는 제 1 전류원(111), 제 1 커패시터(C1), 제 1 스위치(S1), 및 제 1 비교기(112)를 포함한다.
자세하게, 제 1 전류원(111)은 제 1 기준 전류(I1)를 제 1 노드(VC1)에 인가한다. 제 1 커패시터(C1)는 제 1 노드(VC1)와 접지 단자 사이에 연결되며, 제 1 노드(VC1)에 인가된 전류에 따라 제 1 커패시터(C1)에 전압이 충전된다. 실시 예에 있어서, 제 1 커패시터(C1)의 충전량에 따라, 센서의 물리적 움직임이 판단될 수 있다. 예를 들어, 센서의 물리적 움직이 작을 경우, 제 1 커패시터(C1)는 적은 레벨의 전압을 충전한다.
제 1 비교기(112)는 제 1 노드(VC1) 및 기준 단자로부터 전압을 각각 수신한다. 제 1 비교기(112)는 제 1 커패시터(C1)의 전압 레벨과 기준 전압(VK)의 레벨을 비교한 후, 비교 결과에 따라, 제 1 펄스 신호(VP1)를 출력한다.
제 1 스위치(S1)는 제 1 노드(VC1) 및 접지 단자 사이에 연결되어, 게이트 로직(130)으로부터 수신되는 리셋 신호(RST)에 응답하여 턴-온(Turn-on)된다. 제 1 스위치(S1)가 턴-온됨에 따라, 제 1 커패시터(C1)에 충전된 전압이 방전될 수 있다.
펄스 증폭부(120)는 제 2 전류원(121), 제 3 전류원(122), 제 2 스위치(S2), 제 3 스위치(S3), 제 4 스위치(S4), 제 2 커패시터(C2), 및 제 2 비교기(123)를 포함한다.
제 2 전류원(121)은 제 3 스위치(S3)가 턴-온 됐을 때, 제 2 기준 전류(I2)를 제 2 노드(VC2)에 인가한다. 제 3 전류원(122)은 제 2 스위치(S2)가 턴-온 됐을 때, 제 3 기준 전류(I3)에 응답하여, 제 2 커패시터(C2)에 충전된 전압을 방전시킨다.
제 2 커패시터(C2)는 제 2 노드(VC2) 및 접지 단자 사이에 연결되어, 제 2 노드(VC2)에 인가된 전압 레벨을 가진다.
제 2 스위치(S2)는 제 2 노드(VC2) 및 제 3 전류원(122) 사이에 연결된다. 제 3 스위치(S3)는 제 2 전류원(121) 및 제 2 노드(VC2) 사이에 연결된다. 제 2 및 제 3 스위치들(S2, S3)은 제 1 비교기(112)로부터 출력된 제 1 펄스 신호(VP1)에 응답하여 동작될 수 있다. 자세하게, 제 3 스위치(S3)가 턴-온 됐을 경우에는, 제 2 노드(VC2)에 제 2 기준 전류(I2)가 인가된다. 이와 반대로, 제 2 스위치(S2)가 턴-온 됐을 경우에는, 제 3 기준 전류(I3)에 응답하여 제 2 커패시터(C2)에 충전된 전압이 방전된다.
실시 예에 있어서, 제 2 및 제 3 스위치들(S2, S3)은 서로 상보적으로 동작될 수 있다. 예를 들어, 제 2 스위치(S2)가 턴-온(Turn-on)되는 동안에, 제 3 스위치(S3)는 턴-오프(Turn-off)된다.
제 2 비교기(123)는 제 2 노드(VC2) 및 접지 단자로부터 전압을 각각 수신한다. 제 2 비교기(123)는 제 2 커패시터(C2)의 전압 레벨과 접지 전압의 레벨을 비교한 후, 비교 결과에 따라 제 2 펄스 신호(VP2)를 출력한다.
제 4 스위치(S4)는 제 2 노드(VC1) 및 접지 단자 사이에 연결되어, 게이트 로직(130)으로부터 수신되는 리셋 신호(RST)에 응답하여 턴-온(Turn-on)된다. 제 4 스위치(S4)가 턴-온됨에 따라, 제 1 커패시터(C1)에 충전된 전압이 방전된다.
실시 예에 있어서, 펄스 증폭부(120)는 제 3 전류원(122)로부터 방전되는 제 3 기준 전류에 응답하여, 제 2 노드(VC2)의 전압 레벨을 조절할 수 있다. 펄스 증폭부(120)는 제 2 노드(VC2)의 전압 레벨을 조절함으로써, 제 2 비교기(123)를 통해 출력되는 제 2 펄스 신호(VP2)의 폭을 증폭시킬 수 있다.
게이트 로직(130)은 제 1 인버터(131), 제 1 논리 연산부(132), 제 2 인버터(133), 및 제 2 논리 연산부(134)를 포함한다.
제 1 인버터(131)는 펄스 발생부(110)로부터 제 1 펄스 신호(VP1)를 수신하고, 수신된 제 1 펄스 신호(VP1)를 반전된 신호로써 출력한다.
제 1 논리 연산부(132)는 제 1 인버터(131)로부터 반전된 제 1 펄스 신호(VP1) 및 펄스 증폭부(120)로부터 제 2 펄스 신호(VP2)를 수신한다. 실시 예에 있어서, 제 1 논리 연산부(132)는 앤드 게이트(And gate)로서 동작할 수 있다. 제 1 논리 연산부(132)는 반전된 제 1 펄스 신호(VP1) 및 제 2 펄스 신호(VP2)의 논리 연산 결과에 따라, 최종 펄스 신호(Vout)를 출력한다.
최종 펄스 신호(Vout)는 제 2 인버터(133)는 제 1 논리 연산부(132)로부터 출력되는 최종 펄스 신호(Vout)를 수신하여, 반전된 신호로써 출력한다. 제 2 인버터(133)는 반전된 최종 펄스 신호(Vout)를 제 2 논리 연산부(134)로 전달한다.
제 2 논리 연산부(134)는 제 1 인버터(131)로부터 반전된 제 1 펄스 신호(VP1)를 수신하고, 제 2 인버터(133)로부터 반전된 최종 펄스 신호(Vout)를 수신한다. 또한, 제 2 논리 연산부(134)는 외부로부터 스타트 펄스 신호(SP)를 수신한다. 실시 예에 있어서, 제 2 논리 연산부(134)는 앤드 게이트(And gate)로서 동작할 수 있다. 제 1 논리 연산부(132)는 반전된 제 1 펄스 신호(VP1), 반전된 최종 펄스 신호(Vout), 및 스타트 펄스 신호(SP)에 대한 논리 연산을 기초로 생성된, 리셋 신호(RST)를 출력한다.
도 4는 도 3에 도시된 펄스 생성기의 동작을 보여주는 타이밍도이다. 도 3 및 도 4를 참조하면, 제 1 시간에서(t1), 제 1 전류원(111)으로부터 제 1 노드(VC1)에 제 1 기준 전류(I1)가 인가됨에 따라, 제 1 노드(VC1)의 전압 레벨이 상승하기 시작한다. 제 1 노드(VC1)의 전압 레벨에 응답하여, 제 1 커패시터(C1)에 전압이 충전된다. 제 1 비교기(112)는 제 1 노드(VC1)의 전압 레벨과 기준 전압(VK)의 레벨을 비교한다. 제 1 비교기(112)는 제 1 노드(VC1)의 전압 레벨이 기준 전압(VK)의 레벨에 도달할 때까지, 하이 레벨의 제 1 펄스 신호(VP1)를 출력한다.
또한, 제 1 비교기(112)가 하이 레벨의 제 1 펄스 신호(VP1)를 출력함에 따라, 제 3 스위치(S3)는 턴-온된다. 따라서, 제 2 전류원(121)으로부터 제 2 노드(VC2)에 기준 전류(I2)가 인가되어, 제 2 노드(VC2)의 전압 레벨이 상승하기 시작한다. 제 2 노드(VC2)의 전압 레벨에 응답하여, 제 2 커패시터(C2)에 전압이 충전될 수 있다.
제 2 비교기(123)는 제 2 노드(VC2)의 전압 레벨과 접지 전압의 레벨을 비교한다. 제 2 비교기(123)는 제 2 노드(VC2)의 전압 레벨이 접지 전압의 레벨에 도달할 때까지, 하이 레벨의 제 2 펄스 신호(VP2)를 출력한다.
제 2 시간에서(t2), 제 1 비교기(112)는 제 1 노드(VC1)의 전압 레벨이 기준 전압(VK)에 도달함에 따라, 로우 레벨의 제 1 펄스 신호(VP1)를 출력한다. 따라서, 제 3 스위치(S3)는 턴-오프되고, 제 2 스위치(S2)는 턴-온된다. 제 2 스위치(S2)가 턴-온됨에 따라, 제 2 노드(VC2)의 전압 레벨은 기준 전류(I3)에 응답하여 감소하기 시작한다.
제 2 비교기(123)는 제 2 노드(VC2)의 전압 레벨이 접지 전압에 도달할 때까지, 하이 레벨의 제 2 펄스 신호(VP2)를 계속하여 출력한다. 또한, 제 1 논리 연산부(132)는 반전된 제 1 펄스 신호(VP1) 및 제 2 펄스 신호(VP2)의 논리 연산을 기초로 생성된, 최종 펄스 신호(Vout)를 출력한다.
최종 펄스 신호(Vout)는 반전된 제 1 펄스 신호(VP1) 및 제 2 펄스 신호(VP2)의 공통된 펄스 시간일 수 있다. 자세하게, 제 1 펄스 신호(VP1)에 기반하여, 제 2 펄스 신호(VP2)가 생성된 것이기 때문에, 제 2 펄스 신호(VP2)에는 제 1 펄스 신호(VP1)이 포함된다. 따라서, 제 1 논리 연산부(132)를 통해, 제 2 펄스 신호(VP2)에 포함된 제 1 펄스 신호(VP1)의 시간이 제거될 수 있다.
제 3 시간에서(t3), 제 2 비교기(123)는 제 2 노드(VC2)의 전압 레벨이 접지 레벨에 도달함에 따라, 로우 레벨의 제 2 펄스 신호(VP2)를 출력한다. 로우 레벨의 제 2 펄스 신호(VP2)가 출력됨에 따라, 제 1 논리 연산부(132)는 로우 레벨의 최종 펄스 신호(Vout)를 출력한다.
또한, 제 2 논리 연산부(134)는 펄스 발생부 및 펄스 증폭부(110, 120)를 리셋하기 위한 리셋 신호(RST)를 출력한다. 자세하게, 제 2 논리 연산부(134)는 반전된 제 1 펄스 신호(VP1), 반전된 최종 펄스 신호(Vout), 및 스타트 펄스 신호(SP)를 수신한다. 제 2 논리 연산부(134)는 신호들의 논리 연산을 통해, 리셋 신호(RST)를 출력한다. 제 1 및 제 4 스위치들(S1, S4)은 리셋 신호(RST)에 응답하여 소정의 시간 턴-온된다. 따라서, 제 1 및 제 2 커패시터들(C1, C2)에 충전된 전압이 접지 단자로 방전될 수 있다.
제 4 시간(t4)부터는, 제 1 내지 제 3 시간들의 동작이 반복적으로 수행된다. 상술된 바와 같이, 펄스 생성기(100)는 펄스 증폭부(120)를 통해, 제 1 펄스 신호의 변화 폭을 증폭시 킬 수 있다.
도 5는 본 발명의 제 2 실시 예에 따른 펄스 생성기를 보여주는 블록도이다. 도 5를 참조하면, 펄스 생성기(200)는 제 1 펄스 발생기(210a), 제 2 펄스 발생기(210b), 제 1 게이트 로직(220), 펄스 증폭부(230), 및 제 2 게이트 로직(240)을 포함한다.
본 발명의 제 2 실시 예에 따른 펄스 생성기(200)는 제 1 실시 예에 따른 펄스 생성기(100, 도2 참조)와 비교하여, 출력 값의 정확도를 높일 수 있다.
자세하게, 펄스 생성기(200)는 제 1 센서 및 제 2 센서의 변화량을 서로 비교함으로써, 센서의 최종 변화량을 판단할 수 있다. 제 1 및 제 2 센서들 중 적어도 어느 하나는 기준 센서일 수 있다. 펄스 생성기(200)는 제 1 및 제 2 센서의 변화량을 서로 논리 연산함으로써, 센서 값에 대한 정확한 출력 값을 얻을 수 있다. 논리 연산 방식으로는 센서들로부터 출력된 각 변화량을, 서로 차동하는 방식일 수 있다.
예를 들어, 펄스 생성기는 습도 센서의 물리적 변화량에 따라, 최종 펄스 신호를 출력할 수 있다. 그러나, 최종 펄스 신호에는 습도 센서의 물리적 변화량만이 포함되는 것이 아닌, 온도 변화에 대한 노이즈가 포함될 수 있다. 따라서, 최종 펄스 신호의 정확도가 떨어질 수 있다. 펄스 생성기(200)는 기준 센서를 이용하여, 온도 변화에 대한 노이즈를 상쇄된 최종 펄스 신호를 출력할 수 있다.
제 1 펄스 발생부(210)는 제 1 펄스 발생기(210a) 및 제 2 펄스 발생기(210b)를 포함한다. 예시적으로, 제 1 및 제 2 펄스 발생기들(210a, 210b)은 습도의 물리적 움직임을 각각 판단한다. 실시 예에 있어서, 제 2 펄스 발생기(201b)는 제 1 펄스 발생기(210a)의 출력 값과 비교하기 위한 기준 센서일 수 있다. 제 1 및 제 2 펄스 발생기들(210a, 210b)은 습도의 물리적 변화량을 측정할 때, 온도 변화에 대한 동일한 노이즈 신호를 포함할 수 있다. 제 1 및 제 2 펄스 발생기들(210a, 210b)은 각 센서로부터의 물리적 움직임에 대한 펄스 신호를 제 1 게이트 로직(220)에 전달한다.
제 1 게이트 로직(220)은 제 1 및 제 2 펄스 발생기들(210a, 210b)로부터 수신된 각 펄스 신호의 출력을 논리 연산한다. 제 1 게이트 로직(220)은 제 1 및 제 2 펄스 발생기들(210a, 210b)의 출력 값을 비교 연산하는 비교 게이트 로직일 수 있다. 실시 예에 있어서, 제 1 게이트 로직(220)은 논리 연산 방식으로서, 각 펄스 신호의 출력 값을 차동하는 방식을 사용할 수 있다. 이 때, 제 1 게이트 로직(220)으로부터 수행되는 논리 연산에 따라, 제 1 및 제 2 펄스 발생기들(210a, 210b)의 출력 신호에 포함된 온도 변화에 대한 노이즈 신호는 서로 상쇄될 수 있다.
따라서, 습도 센서에 대한 정확한 펄스 신호가 얻어질 수 있다. 제 1 게이트 로직(220)은 논리 연산된 제 1 펄스 신호(VP1)를 펄스 증폭부(230) 및 제 2 게이트 로직(240)에 각각 전달한다.
펄스 증폭부(230)는 제 1 게이트 로직(220)으로부터 제 1 펄스 신호(VP1)를 수신한다. 펄스 증폭부(230)는 수신된 제 1 펄스 신호(VP1)에 응답하여, 제 2 펄스 신호(VP2)를 생성한다. 실시 예에 있어서, 제 2 펄스 신호(VP2)는 제 1 펄스 신호보다 넓은 펄스 폭을 가지는 신호로써, 제 1 펄스 신호를 소정의 시간 동안 연장한 신호일 수 있다. 펄스 증폭부(230)는 펄스 폭이 증폭된 제 2 펄스 신호(VP2)를 제 2 게이트 로직(240)에 전달한다.
제 2 게이트 로직(240)은 제 1 및 제 2 펄스 신호들(VP1, VP2)을 서로 논리 연산한다. 제 2 게이트 로직(240)는 논리 연산된 결과에 따라, 최종 펄스 신호(Vout)를 출력한다.
또한, 제 2 게이트 로직(240)은 외부로부터 스타트 펄스 신호(SP)를 수신한다. 제 2 게이트 로직(240)은 스타트 펄스 신호(SP)에 응답하여, 제 1 및 제 2 펄스 발생기들(210a, 210b)과 펄스 증폭부(230)를 리셋하기 위한 리셋 신호(RST)를 생성한다. 제 1 및 제 2 펄스 발생기들(210a, 210b)과 펄스 증폭부(230)는 제 2 게이트 로직(240)으로부터 리셋 신호(RST)가 수신되면, 리셋 동작을 수행한다.
도 6은 도 5에 도시된 펄스 생성기를 보여주는 회로도이다. 도 6을 참조하면, 제 1 펄스 발생기(210a)는 제 1 커패시터(Ca), 제 1 스위치(S1a), 제 1 비교기(211a), 및 제 1 전류원(212a)을 포함한다.
제 2 펄스 발생기(210b)는 제 2 커패시터(Cb), 제 2 스위치(S2a), 제 2 비교기(211b), 및 제 2 전류원(212b)을 포함한다. 제 1 및 제 2 펄스 발생기들(210a, 210b) 각각은 도 3에 도시된 제 1 펄스 발생부(110)와 동일한 구조 및 동작으로 구현될 수 있다.
또한, 실시 예에 있어서, 제 1 및 제 2 커패시터(Ca, Cb)를 통해, 센서의 물리적 변화량이 판단될 수 있다. 예를 들어, 제 1 커패시터(Ca)를 통해, 습도 센서의 물리적 변화량이 판단될 수 있다. 제 1 펄스 발생기(210a)는 습도 센서의 변화에 응답하여, 제 1 비교기(211a)를 통해 제 1 비교 펄스 신호(VP1a)를 출력한다.
제 2 커패시터(Cb)를 통해서는, 기준값에 따른 습도 센서의 물리적 변화량이 판단될 수 있다. 제 2 펄스 발생기(210b)는 기준값에 따른 습도 센서의 변화에 응답하여, 제 2 비교기(211b)를 통해 제 2 비교 펄스 신호(VP1b)를 출력한다.
또한, 실시 예에 있어서, 제 1 및 제 2 펄스 발생기들(210a, 210b)은 저항의 변화량에 기반하여, 제 1 및 제 2 비교 펄스 신호들을 출력할 수 있다. 자세하게, 제 1 및 제 2 커패시터들(Ca, Cb)은 동일하게 구현된다. 제 1 비교기(211a)에 인가되는 기준 전압은 제 1 저항(미도시)에 따라 조절될 수 있다. 제 2 비교기(211b)에 인가되는 기준 전압은 제 2 저항(미도시)에 따라 조절될 수 있다.
상술된 바와 같이, 제 1 및 제 2 펄스 발생기들(210a, 210b)은 저항의 변화량에 따라 변화되는 기준 전압에 응답하여, 제 1 및 제 2 비교 펄스 신호들(VP1a, VP1b)을 출력할 수 있다.
제 1 게이트 로직(220)은 제 1 및 제 2 펄스 발생기들(210a, 210b)로부터 제 1 및 제 2 비교 펄스 신호들(VP1a, VP1b)을 수신한다. 제 1 및 제 2 비교 펄스 신호들(VP1a, VP1b)에는 습도의 물리적 변화량에 대한 신호뿐만 아니라, 온도 특성에 대한 동일한 노이즈 신호가 각각 포함될 수 있다.
제 1 게이트 로직(220)은 제 1 및 제 2 비교 펄스 신호들(VP1a, VP1b)에 대한 논리 연산 결과에 기반하여, 제 1 펄스 신호(VP1)를 출력할 수 있다. 논리 연산에 따라, 제 1 펄스 신호(VP1)에는 온도 특성에 대한 노이즈 신호가 제거될 수 있다.
또한, 펄스 증폭부(230) 및 제 2 게이트 로직(240)은 도 3에 도시된 펄스 증폭부(120) 및 게이트 로직(130)과 동일한 동작 방식으로 구현될 수 있다.
펄스 증폭부(230)는 제 3 비교기(231), 제 3 전류원(232), 제 4 전류원(233), 제 3 스위치(S3a), 제 4 스위치(S4a), 제 5 스위치(S5a), 및 제 3 커패시터(Cd)를 포함한다. 펄스 증폭부(230)는 제 1 펄스 신호(VP1)에 응답하여, 제 2 펄스 신호(VP2)를 출력한다.
제 2 게이트 로직(240)은 제 1 논리 연산부(241), 제 1 인버터(242), 제 2 인버터(243), 제 2 논리 연산부(244), 및 제 3 논리 연산부(245)를 포함한다. 제 2 게이트 로직(240)은 반전된 제 1 펄스 신호(VP1) 및 제 2 펄스 신호(VP2)에 대한 논리 연산 결과에 기반하여, 최종 펄스 신호(Vout)를 출력한다.
도 7은 도 6에 도시된 펄스 생성기의 동작을 보여주는 타이밍도이다. 도 6 및 도 7을 참조하면, 제 1 시간에서(t1), 제 1 펄스 발생기(210a)는 제 1 노드(VC1a)에 인가된 전압 레벨에 응답하여, 하이 레벨의 제 1 비교 펄스 신호(VP1a)를 출력한다. 제 2 펄스 발생기(210b)는 제 2 노드(VC1b)에 인가된 전압 레벨에 응답하여, 하이 레벨의 제 2 비교 펄스 신호(VP1b)를 출력한다.
또한, 제 5 스위치(S5a)가 리셋 신호(RST)에 응답하여 턴-온(Turn-on)됨에 따라, 펄스 증폭부(230)는 로우 레벨의 제 2 펄스 신호(VP2)를 출력한다.
제 2 시간에서(t2), 제 1 게이트 로직(220)은 하이 레벨의 제 1 펄스 신호(VP1)를 출력한다. 제 1 게이트 로직(220)으로부터 하이 레벨의 제 1 펄스 신호(VP1)가 인가됨에 따라, 제 3 스위치(S3a)는 턴-온되고, 제 4 스위치(S4a)는 턴-오프된다. 따라서, 제 2 노드(VC2a)에 전압이 인가될 수 있다. 따라서, 제 3 비교기(231)는 하이 레벨의 제 2 펄스 신호(VP2)를 출력한다.
제 3 시간에서(t3), 제 1 게이트 로직(220)으로부터 로우 레벨의 제 1 펄스 신호(VP1)가 인가됨에 따라, 제 3 스위치(S3a)는 턴-오프되고, 제 4 스위치(S4a)는 턴-온된다. 또한, 제 2 게이트 로직(240)은 제 1 및 제 2 펄스 신호(VP1, VP2)에 대한 논리 연산 결과에 기반하여, 하이 레벨의 최종 펄스 신호(Vout)를 출력한다.
제 4 시간에서(t4), 펄스 증폭부(230)는 제 2 노드(VC2a)의 전압 레벨이 접지 레벨에 도달함에 따라, 로우 레벨의 제 2 펄스 신호(VP2)를 출력한다. 또한, 제 2 게이트 로직(240)은 제 1 및 제 2 펄스 발생기들(210a, 210b)과 펄스 증폭부(230)를 리셋하기 위한 하이 레벨의 리셋 신호(RST)를 출력한다. 리셋 신호(RST)에 응답하여, 제 1 및 제 2 및 제 5 스위치들(S1a, S2a, S5a)은 턴-온된다.
제 5 시간(t5)은, 제 1 내지 제 4 시간들이 다시 반복되어 동작되는 것으로 설명된다.
도 8은 본 발명의 제 3 실시 예에 따른 펄스 생성기를 보여주는 블록도이다. 도 8을 참조하면, 펄스 생성기(300)는 펄스 생성부(310), 다중 펄스 생성기(320), 및 게이트 로직(330)을 포함한다.
펄스 발생부(310)는 센서로부터 입력되는 아날로그 신호를 펄스 신호(VP)로서 변환하여, 다중 펄스 생성기(320)로 전달한다.
다중 펄스 생성기(320)는 펄스 발생부(310)로부터 펄스 신호(VP)를 수신하고, 수신된 펄스 신호(VP)를 복수의 형태로 분주한다. 예를 들어, 펄스 발생부(310)는 펄스 신호(VP)를 VP/2, VP/4, VP/8 등으로 분주할 수 있다. 다중 펄스 생성기(320)는 복수의 분주된 펄스 신호들 중 어느 하나를 선택하여 게이트 로직(330)에 전달한다.
게이트 로직(330)은 다중 펄스 생성기(320)로부터 분주된 어느 하나의 펄스 신호를 수신한다. 게이트 로직(330)은 클럭 신호(CLK)에 응답하여, 논리 연산 결과에 따라 최종 펄스 신호(Vout)를 출력한다. 또한, 게이트 로직(330)은 펄스 발생부(310)를 리셋하기 위한 리셋 신호(RST)를 생성한다.
또한, 실시 예에 있어서, 게이트 로직(330)은 복수의 분주된 펄스 신호들 중 선택된 펄스 신호에 응답하여, 클럭 신호를 조절할 수 있다.
도 9는 도 8에 도시된 펄스 생성기를 보여주는 회로도이다. 도 9를 참조하면, 펄스 발생부(310)는 커패시터(C), 비교기(311), 및 제 1 전류원(312)을 포함한다. 펄스 발생부(310)는 도 3에 도시된 펄스 발생부(110)와 동일한 구조로서 동작될 수 있다. 비교기(311)는 커패시터(C)에 충전된 전압 레벨에 따라, 펄스 신호(VP)를 출력할 수 있다.
다중 펄스 생성기(320)는 제 1 및 제 2 및 제 3 플립플롭들(321, 322, 323)을 포함하나, 플립플롭들의 수는 이에 국한되지 않는다. 또한, 실시 예에 있어서, 제 1 및 제 2 및 제 3 플립플롭들(321, 322, 323)은 D 플립플롭일 수 있다.
다중 펄스 생성기(320)는 스위치(S)가 일정 시간마다 턴-온되는 동작에 따라, 비교기(311)로부터 출력되는 제 1 펄스 신호(VP)를 다양한 형태로서 분주할 수 있다. 자세하게, 제 1 플립플롭(321)은 제 1 펄스 신호(VP)에 응답하여, 제 2 펄스 신호(VP/2)를 분주한다. 제 2 플립플롭(322)은 제 2 펄스 신호(VP/2)에 응답하여, 제 3 펄스 신호(VP/4)를 분주한다. 제 3 플립플롭(323)은 제 3 펄스 신호(VP/4)에 응답하여, 제 4 펄스 신호(VP/8)를 분주한다. 복수의 분주된 펄스 신호들 중 선택된 어느 하나의 펄스 신호가 제 1 카운터(334)로 전달될 수 있다.
상술된 바와 같이, 다중 펄스 생성기(320)는 제 1 펄스 신호(VP)를 수신하여, 복수의 분주된 형태로서 출력한다. 그러나, 다중 펄스 생성기(320)로부터 출력된 펄스 신호에는 스위치(S)가 일정 시간마다 턴-온된 시간이 포함된다. 따라서, 다중 펄스 생성기(320)는 제 1 펄스 신호(VP)에 대한 분주를 많이 할수록, 펄스 폭의 측정 시간이 오래 걸리는 문제점을 갖는다.
본 발명에 따른 펄스 폭 변환기(300)는 게이트 로직(330)에 따른 논리 연산에 따라, 스위치(S)의 턴-온 시간이 제거된 최종 펄스 신호(Vout)를 출력할 수 있다.
게이트 로직(330)은 제 4 플립플롭(331), 제 1 인버터(332a), 제 2 인버터(332b), 제 1 논리 연산부(333), 제 1 카운터(334), 제 2 논리 연산부(335), 제 2 카운터(336), 제 3 및 제 4 인버터들(336a, 336b), 제 3 논리 연산부(337), 제 4 논리 연산부(338), 및 제 5 플립플롭(339)을 포함한다.
제 4 플립플롭(331)은 비교기(311)로부터 펄스 신호(VP)를 수신한다. 제 4 플립플롭(331)은 외부로부터 수신되는 클럭 신호(CLK)에 응답하여, 제 1 논리 연산부(333)에 스위치 신호(Qb)를 보낸다. 스위치 신호(Qb)는 제 2 스위치 신호(S2)일 수 있다. 실시 예에 있어서, 제 4 플립플롭(331)은 펄스 발생부(310)를 리셋하기 위한 리셋 플립플롭일 수 있다.
제 1 논리 연산부(333)는 제 4 플립플롭(331)으로부터 스위치 신호(Qb)를 수신한다. 또한, 제 1 인버터(332)로부터 반전된 스타트 펄스 신호(SP)를 수신한다. 실시 예에 있어서, 제 1 논리 연산부(333)는 앤드 게이트(And gate)일 수 있다. 제 1 논리 연산부(333)는 수신된 신호들에 따라, 스위치(S)의 동작을 제어한다.
제 1 카운터(334)는 제 2 인버터(332b)로부터 반전된 스타트 펄스 신호(SP) 및 다중 펄스 생성기(320)로부터 복수의 분주된 펄스 신호들 중 선택된 어느 하나의 펄스 신호를 수신한다. 실시 예에 있어서, 제 1 카운터(334)는 2비트(2bit) 카운터일 수 있다. 제 1 카운터(334)는 선택된 어느 하나의 펄스 신호에 응답하여, 제 2 논리 연산부(335)로 2비트 신호를 전송한다.
제 2 논리 연산부(335)는 제 1 카운터(334)로부터 2비트 신호를 수신한다. 제 2 논리 연산부(335)는 수신된 2비트 신호의 값이 제 1 신호일 경우, 인에이블 신호(En)를 출력한다. 제 1 신호의 비트값으로는 "00" 이 될 수 있다.
제 2 카운터(336)는 외부로부터 클럭 신호(CLK) 및 제 2 논리 연산부(335)로부터 인에이블 신호(En)를 수신한다. 실시 예에 있어서, 제 2 카운터(336)는 3 비트(3bit) 카운터일 수 있다. 제 2 카운터(336)는 클럭 신호(CLK)에 응답하여, 3비트 신호를 출력할 수 있다.
또한, 실시 예에 있어서, 제 2 카운터(336)는 다중 펄스 생성기(320)로부터 출력되는 펄스 신호에 따라, 변화된 클럭 신호를 수신한다. 예를 들어, 제 2 카운터(336)는 제 2 펄스 신호(VP/2)에 대한 인에이블 신호(En)가 수신되면, 제 1 클럭 신호(CLK)에 응답하여 3비트 신호를 출력한다. 또 다른 예로서, 제 2 카운터(336)는 제 3 펄스 신호(VP/4)에 대한 인에이블 신호(En)가 수신되면, 제 2 클럭 신호(CLK/2)에 응답하여 3비트 신호를 출력한다. 상술된 바와 같이, 제 2 카운터(336)에 수신되는 펄스 신호에 따라, 클럭 신호가 조절될 수 있다.
제 5 플립플롭(339)은 제 3 및 제 4 논리 연산부들(337, 338)로부터 수신되는 제 1 및 제 2 출력 신호에 응답하여, 최종 펄스 신호(Vout)를 출력한다. 실시 예에 있어서, 제 5 플립플롭(339)은 SR 플립플롭으로 구현되는 출력 플립플롭일 수 있다.
자세하게, 제 2 카운터(336)로부터 수신되는 3비트 신호의 값이 제 1 신호일 경우, 제 3 논리 연산부(337)는 제 1 출력 신호를 제 5 플립플롭(339)의 S 단자에 인가한다. 제 1 신호의 비트값으로는 "100"이 될 수 있다.
이와 반대로, 제 2 카운터(336)로부터 수신되는 3비트 신호의 값이 제 2 신호일 경우, 제 4 논리 연산부(338)는 제 2 출력 신호를 제 5 플립플롭(339)의 R 단자에 인가한다. 제 2 신호의 비트값으로는 "000"이 될 수 있다.
또한, 실시 예에 있어서, 제 5 플립플롭(339)은 제 2 카운터(336)로부터 출력되는 3 비트 신호의 값이 제 1 및 제 2 신호들일 때 동작될 수 있다. 상술된 바와 같이, 제 5 플립플롭(339)은 제 2 카운터(336)로부터 출력되는 3 비트 신호에 응답하여, 스위치(S)의 턴-온 시간이 제외된 최종 펄스 신호(Vout)를 출력할 수 있다.
도 10은 도 9에 도시된 펄스 생성기의 동작을 보여주는 타이밍도이다. 도 9 및 도 10을 참조하면, 제 1 시간에서(t1), 펄스 발생부(310)는 하이 레벨의 제 1 펄스 신호(VP)를 발생한다.
제 2 시간에서(t2), 스위치(S)는 제 1 논리 연산부(333)로부터 출력되는 스위치 신호(SQ)에 응답하여, 턴-온된다. 스위치 신호(SQ)는 한 주기클 동안의 클럭 신호(CLK) 동안, 하이 레벨 상태를 유지한다.
제 3 내지 제 5 시간에서(t3, t4, t5), 다중 펄스 생성기(320)는 제 2 펄스 신호(VP/2), 제 3 펄스 신호(VP/4), 및 제 4 펄스 신호(VP/8)를 각각 발생한다. 도 10에 도시된 바와 같이, 다중 펄스 생성기(320)로부터 출력되는 각 분주된 펄스 신호에는 스위치(S)의 턴-온 시간이 포함된다.
예를 들어, 제 2 펄스 신호(VP/2)에는 스위치(S)가 한 번 턴-온된 시간이 포함된다(T1). 제 3 펄스 신호(VP/4)에는 스위치(S)가 두 번 턴-온된 시간이 포함된다(T2). 제 4 펄스 신호(VP/4)에는 스위치(S)가 네 번 턴-온된 시간이 포함된다(T3).
본 발명에 따른 펄스 폭 변환기(300)는 펄스 폭의 측정 시간을 줄이기 위해, 스위치(S)의 턴-온 시간이 포함되지 않는 최종 펄스 신호(Vout)를 출력한다. 예를 들어, 도 10에 도시된, 게이트 로직(330) 구성 요소들은, 제 1 카운터(334)가 제 2 펄스 신호(VP/2)를 수신하여 동작되는 것으로 설명된다. 실시 예에 있어서, 제 2 펄스 신호(VP/2)가 사용될 경우, 최종 펄스 신호(Vout)는 4 배 증폭된 신호로서 출력될 수 있다.
제 2 시간에서(t2), 제 2 카운터(336)로부터 제 1 신호의 3 비트값이 출력될 때, 제 5 플립플롭(399)은 하이 레벨의 최종 펄스 신호(Vout)를 출력한다. 제 1 신호의 3 비트값은 "100"일 수 있다.
또한, 제 5 시간에서(t5), 제 2 카운터(336)로부터 제 2 신호의 3 비트값이 출력됨에 따라, 제 2 카운터(336)로부터 제 1 신호의 3 비트값이 출력될 때, 제 5 플립플롭(399)은 로우 레벨의 최종 펄스 신호(Vout)를 출력한다. 제 2 신호의 3 비트값은 "000"일 수 있다.
상술된 바와 같이, 게이트 로직(330)은 제 5 플립플롭(339)이 제 1 및 제 2 신호에 따른 3 비트값으로 동작되도록 설정할 수 있다. 따라서, 펄스 생성기(300)는 스위치(S)의 턴-온된 시간이 포함되지 않은 최종 펄스 신호(Vout)를 출력할 수 있다.
도 11은 본 발명의 제 4 실시 예에 따른 펄스 생성기를 보여주는 블록도이다. 도 11을 참조하면, 펄스 생성기(400)는 제 1 및 제 2 펄스 발생기들(410, 420), 제 1 및 제 2 다중 펄스 생성기들(430, 440), 제 1 내지 제 4 게이트 로직들(450, 460, 470, 480)을 포함한다.
도 11에 도시된 펄스 생성기(400)는 도 8에 도시된 펄스 생성기(300)로부터 출력되는 최종 펄스 신호보다 더 정확한 최종 펄스 신호를 출력할 수 있다. 자세하게, 도 5에 도시된 펄스 생성기(200)를 참조하여, 펄스 생성기(400)는 제 1 펄스 발생기(410)에 포함된 제 1 센서 및 제 2 펄스 발생기(420)에 포함된 제 2 센서의 변화량을 서로 비교할 수 있다. 펄스 생성기(400)는 제 1 및 제 2 센서의 변화량을 서로 비교함으로서, 센서의 최종 변화량을 판단할 수 있다. 실시 예에 있어서, 제 1 및 제 2 센서들 중 적어도 어느 하나는 기준 센서일 수 있다.
제 1 게이트 로직(450)은 제 1 다중 펄스 생성기(430)로부터 분주된 제 1 다중 펄스 신호를 수신한다. 제 2 게이트 로직(460)은 제 2 다중 펄스 생성기(440)로부터 분주된 제 2 다중 펄스 신호를 수신한다. 또한, 제 3 게이트 로직(470)은 제 1 및 제 2 게이트 로직들(450, 460)로부터 출력되는 제 1 및 제 2 펄스 신호를 수신하여, 서로 논리 연산한다.
상술된 바에 따라, 펄스 생성기(400)는 원하는 센서 값에 대한 정확한 출력 값을 얻을 수 있다. 논리 연산 방식으로 센서들로부터 출력된 각 변화량을 서로 차동하는 방식이 설명되었으나, 이에 국한 되지는 않는다.
도 12는 발명의 실시 예에 따른 아날로그-디지털 변환기가 포함된 전자 시스템을 보여주는 블록도이다. 도 12를 참조하면, 전자 시스템(2000)은 센서(2100), 아날로그-디지털 변환기(2200), 입출력 장치(2300), 및 마이크로 컨트롤 유닛(2400)을 포함한다.
아날로그-디지털 변환기(2200)는 펄스 생성기(2210) 및 카운터(2220)를 포함한다. 아날로그-디지털 변환기(2200)는 센서(2100)로부터 감지된 아날로그 신호를 디지털화한다. 특히, 펄스 생성기(2210)는 센서(2100)로부터 감지된 아날로그 신호에 대한 펄스 폭을 소정 시간 지연시킬 수 있다. 또한, 펄스 생성기(2210)는 아날로그 신호에 대한 펄스 신호를 다중화하는 방식을 통해 증폭시킬 수 있다.
실시 예에 있어서, 펄스 생성기(2210)로부터 출력되는 펄스 신호가 마이크로 컨트롤 유닛(2400)에 직접 전달될 수 도 있다. 마이크로 컨트롤 유닛(2400)은 펄스 생성기(2210)로부터 직접 펄스 신호를 수신하여, 아날로그-디지털 변환을 수행할 수 있다.
입출력 장치(2300)는 아날로그-디지털 변환기(2200)로부터 수신된 디지털 신호를 마이크로 유닛(2400)에 전송한다. 마이크로 컨트롤 유닛(2400)은 전송된 디지털 신호에 따라, 시스템을 제어하기 위한 프로세서의 역할을 수행한다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000: 아날로그-디지털 변환기
1100: 펄스 생성기
1200: 카운터부
110: 펄스 발생부
120: 펄스 증폭부
130: 게이트 로직

Claims (15)

  1. 아날로그 신호를 수신하고, 상기 수신된 아날로그 신호에 따라 제 1 노드에 인가된 전압 레벨 및 기준 전압의 비교 결과에 응답하여, 제 1 펄스 신호를 생성하는 펄스 발생부;
    상기 제 1 펄스 신호에 응답하여, 제 2 노드에 인가된 전압 레벨 및 접지 전압의 비교 결과에 따라, 상기 제 1 펄스 신호보다 넓은 펄스 폭을 가지는 제 2 펄스 신호를 생성하는 펄스 증폭부; 및
    상기 제 1 및 제 2 펄스 신호들을 논리 연산하여, 최종 펄스 신호를 디지털 변환용 신호로서 출력하는 게이트 로직을 포함하되,
    상기 펄스 증폭부는 상기 제 1 펄스 신호의 레벨이 천이된 후, 상기 제 2 노드의 전압 레벨이 상기 접지 전압에 도달할 때까지, 소정의 시간 동안 상기 제 2 펄스 신호의 펄스 폭을 증폭시키는 펄스 생성기.
  2. 제 1 항에 있어서,
    상기 게이트 로직은 상기 펄스 발생부 및 상기 펄스 증폭부를 초기화하기 위한 리셋 신호를 생성하는 펄스 생성기.
  3. 제 2 항에 있어서,
    상기 펄스 발생부는,
    제 1 기준 전류를 발생하여, 상기 제 1 노드에 인가하는 제 1 전류원;
    상기 제 1 노드에 인가된 상기 제 1 기준 전류에 기반하여, 전압을 충전하는 제 1 커패시터;
    상기 제 1 노드의 전압 레벨 및 기준 전압의 레벨을 비교하여, 상기 제 1 펄스 신호를 출력하는 제 1 비교기; 및
    상기 제 1 노드의 전압 레벨을 리셋하는 제 1 스위치를 포함하는 펄스 생성기.
  4. 제 3 항에 있어서,
    상기 펄스 증폭부는,
    상기 제 1 펄스 신호에 응답하여, 상기 제 2 노드에 제 2 기준 전류를 인가하는 제 2 전류원;
    상기 제 2 노드에 인가된 상기 제 2 기준 전류에 기반하여, 전압을 충전하는 제 2 커패시터; 및
    상기 제 1 펄스 신호의 레벨이 천이됨에 따라, 제 3 기준 전류에 응답하여 상기 제 2 노드의 전압 레벨을 방전하는 제 3 전류원; 및
    상기 제 2 노드의 전압 레벨 및 접지 전압의 레벨을 비교하여, 상기 제 2 펄스 신호를 출력하는 제 2 비교기를 포함하는 펄스 생성기.
  5. 제 4 항에 있어서,
    상기 펄스 증폭부는, 제 2 및 3 스위치들을 포함하고,
    상기 제 2 스위치는 상기 제 1 펄스 신호에 응답하여 턴-온되고, 상기 제 3 스위치는 상기 제 1 펄스 신호의 레벨이 천이됨에 따라 턴-온되는 펄스 생성기.
  6. 제 5 항에 있어서,
    상기 펄스 증폭부는 상기 리셋 신호에 응답하여 상기 제 2 노드의 전압을 리셋하는 제 4 스위치를 더 포함하는 펄스 생성기.
  7. 제 2 항에 있어서,
    상기 게이트 로직은,
    반전된 제 1 펄스 신호 및 상기 제 2 펄스 신호의 논리 연산을 기초로 생성된, 상기 최종 펄스 신호를 출력하는 제 1 논리 연산부; 및
    상기 반전된 제 1 펄스 신호, 반전된 최종 펄스 신호 및 스타트 펄스 신호의 논리 연산을 기초로 생성된 상기 리셋 신호를 출력하는 제 2 논리 연산부를 포함하는 펄스 생성기.
  8. 제 2 항에 있어서,
    상기 펄스 발생부는, 제 1 및 제 2 센서들을 포함하고,
    제 1 센서로부터 제공된 아날로그 신호에 응답하여 제 1 비교 펄스 신호를 출력하는 제 1 펄스 발생기;
    제 2 센서로부터 제공된 아날로그 신호에 응답하여 제 2 비교 펄스 신호를 출력하는 제 2 펄스 발생기; 및
    상기 제 1 및 제 2 비교 펄스 신호들의 논리 연산을 기초로 상기 제 1 펄스 신호를 출력하는 비교 게이트 로직을 더 포함하되,
    상기 제 1 및 제 2 센서들 중 적어도 어느 하나는 기준 센서인 펄스 생성기.
  9. 제 8 항에 있어서,
    상기 비교 게이트 로직은 배타적 논리합 게이트인 펄스 생성기.
  10. 제 8 항에 있어서,
    상기 제 1 펄스 발생기는 제 1 스위치를 포함하고, 상기 제 2 펄스 발생기는 제 2 스위치를 포함하되,
    상기 제 1 및 제 2 스위치들은 상기 리셋 신호에 응답하여 턴-온되는 펄스 생성기.
  11. 센서로부터 제공된 아날로그 신호에 응답하여, 펄스 신호를 생성하는 펄스 발생부;
    상기 펄스 신호에 응답하여, 복수의 분주된 펄스 신호들을 출력하는 다중 펄스 생성기; 및
    상기 복수의 분주된 펄스 신호들 중 어느 하나의 펄스 신호를 선택하고, 상기 선택된 펄스 신호에 대한 논리 연산을 기초로 생성되는 최종 펄스 신호를, 디지털 변환용 신호로서 출력하는 게이트 로직을 포함하되,
    상기 다중 펄스 생성기는, 상기 펄스 신호에 응답하여 상기 복수의 분주된 펄스 신호들을 생성하는 복수의 플립플롭들을 포함하며,
    상기 게이트 로직은,
    상기 복수의 분주된 신호들 중 선택된 펄스 신호에 응답하여, 제 1 카운터 신호를 출력하는 제 1 카운터;
    상기 제 1 카운터 신호에 대한 논리 연산을 기초로 생성된, 인에이블 신호를 수신하고, 상기 수신된 인에이블 신호 및 클럭 신호에 응답하여 제 2 카운터 신호를 출력하는 제 2 카운터; 및
    상기 제 2 카운터 신호에 대한 논리 연산을 기초로 생성된, 제 1 및 제 2 출력 신호들에 응답하여 상기 최종 펄스 신호를 발생하는 출력 플립플롭을 포함하는 펄스 생성기.
  12. 삭제
  13. 삭제
  14. 제 11 항에 있어서,
    상기 게이트 로직은 상기 펄스 신호에 응답하여, 상기 펄스 발생부를 리셋하기 위한 리셋 플립플롭을 포함하는 펄스 생성기.
  15. 삭제
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