JP2010074247A - 発振回路、ｄｃ−ｄｃコンバータ及び半導体装置 - Google Patents

Abstract

【課題】ＣＰＵなどの特別な制御回路が不要で、しかも無線送受信回路で用いている周波数に関わりなく、スイッチングノイズの影響を無視できるレベルまで軽減することが可能な発振周波数制御回路を提供する。
【解決手段】周波数が下限周波数と上限周波数の間を連続的に変化しながら往復する発振回路において、アップダウン制御回路２０は、第１の検出回路３０がクロック信号のハイレベル又はローレベルの時間が第１の遅延時間以下になったことを検出した場合は、ダウン信号を可変周波数発振回路に出力し、第２の検出回路４０がクロック信号のハイレベル又はローレベルの時間が第２の遅延時間以上になったことを検出した場合は、アップ信号を可変周波数発振回路１０に出力する。
【選択図】図１

Description

本発明は、発振回路の周波数制御回路に関し、特に無線用送受信回路と同一半導体装置に搭載されるＤＣ−ＤＣコンバータにクロックを供給する発振回路の周波数制御回路に関する。

電子機器の省電力化を進めるため、電源回路には高効率化が図られるＤＣ−ＤＣコンバータが使用されるようになった。しかし、ＤＣ−ＤＣコンバータはスイッチング素子をオン／オフする際には大きなスイッチングノイズが発生する。このノイズは、スイッチング周波数はもちろん、その整数倍の周波数である高調波にも発生する。この影響でＤＣ−ＤＣコンバータと無線用送受信回路とを同一半導体装置に集積した場合は、ＤＣ−ＤＣコンバータのスイッチングノイズが無線用送受信回路で用いる周波数に対し悪影響を与えてしまうという問題が発生するようになった。

図８は従来技術に係る第１の従来例の発振回路の構成を示す回路図であり、図９は従来技術に係る第２の従来例の発振回路の構成を示す回路図であり、図１０は従来技術に係る第３の従来例の発振回路の構成を示す回路図である。図８乃至図１０は特許文献１及び特許文献２の図４、図８、図１０にそれぞれ開示されている回路から、ＤＣ−ＤＣコンバータのスイッチングトランジスタ駆動用クロック信号生成部分を抜き書きしたものである。

図８の第１の従来例について簡単に説明する。基準発振回路５５には発振子５６が接続されている。基準発振回路５５は発振子５６に基づき一定周波数の発振信号ＦＴを生成する。分周器５７は発振信号ＦＴを分周して信号ＣＣを生成し、位相比較器５８に出力する。位相比較器５８は信号ＣＣと、分周器６４から出力される分周信号ＣＤの位相を比較し、周波数誤差信号ＥＦＣを生成する。この周波数誤差信号ＥＦＣは低域フィルタ５９を介してＮＰＮ形トランジスタ６０のベースに供給されている。

発振器６１はＣＲ発振回路で構成され、発振信号Ｆｓを出力する。発振信号Ｆｓの周波数は抵抗器６２とコンデンサ６３によって設定される。抵抗器６２にはトランジスタ６０が並列接続されており、トランジスタ６０によって抵抗器６２の端子間の抵抗値を変化させ、発振信号Ｆｓの周波数を変化するようにしている。発振信号Ｆｓは分周器６４、及び図示しないＤＣ−ＤＣ制御回路に供給される。分周器６４は、発振信号Ｆｓを所定の分周比で分周する。所定の分周比は、図示しないラジオ放送を受信するチューナ部の選局用マイコンから出力される分周制御信号ＢＣによって設定される。

いま、分周器５７は発振信号ＦＴを分周して５ｋＨｚの信号ＣＣを生成しているとする。また、分周器６４は発振信号Ｆｓを１／２０に分周して分周信号ＣＤを出力しているとする。位相比較器５８は信号ＣＣと分周信号ＣＤを比較して、両信号が同じ周波数になるように周波数誤差信号ＥＦＣを生成してトランジスタ６０に供給するので、発振器６１で生成される発振信号Ｆｓの周波数は１００ｋＨｚとなる。ＤＣ−ＤＣ制御回路ではこの発振信号Ｆｓに基づきスイッチングトランジスタをスイッチングするので、１００ｋＨｚとその整数倍の高調波にノイズ成分が発生する。

ここで、図示しないチューナ部を動作させて、例えば９９９ｋＨｚの放送電波を受信するとする。このときは分周制御信号ＢＣによって、分周器６４の分周比を２１に設定する。すると発振信号Ｆｓは１／２１に分周されて分周信号ＣＤは約４．７６ｋＨｚとなる。位相比較器５８は分周信号ＣＤが５ｋＨｚになるように、発振信号Ｆｓの周波数を高くする周波数誤差信号ＥＦＣを出力する。すなわち、１／２１の分周で５ｋＨｚの分周信号ＣＤが得られるように発振信号Ｆｓの周波数は１０５ｋＨｚまで上昇する。スイッチングトランジスタは、１０５ｋＨｚの発振信号Ｆｓに基づいて駆動されるので、スイッチングノイズは受信する放送電波の受信帯域や中間周波数信号の周波数と異なり、受信障害を防止することができる。

図９の第２の従来例について簡単に説明する。位相比較器６５には、図示しないチューナ部で生成された所定の周波数の基準信号ＣＢと、分周器６４から出力される分周信号ＣＤが入力されている。位相比較器６５は、基準信号ＣＢと分周信号ＣＤを比較し、周波数誤差信号ＥＦＥを生成し、低域フィルタ５９を介してトランジスタ６０に供給している。

いま、分周器６４の分周比を１２に設定する。また、チューナ部で受信される放送電波の局間周波数を９ｋＨｚとすると、この９ｋＨｚを基準信号ＣＢの周波数として位相比較器６５に入力する。位相比較器６５は、基準信号ＣＢと分周信号ＣＤの周波数が一致するように周波数誤差信号ＥＦＥを生成するので、発振器６１で生成される発振信号Ｆｓの周波数は１０８ｋＨｚになる。このとき、１０８０ｋＨｚの放送電波を受信しようとすると、スイッチングノイズの高調波成分と受信する放送電波の周波数が等しくなりスイッチングノイズの影響を受けてしまう。そこで、分周制御信号ＢＣによって、分周器６４の分周比を１３に変更する。すると、発振信号Ｆｓの周波数は１１７ｋＨｚに変更されるので、スイッチングノイズの高調波成分は受信する放送電波の受信帯域から外れ、受信障害を防止することができる。

図１０の第３の従来例について簡単に説明する。発振回路６６には発振子６７が接続されている。発振回路６６はこの発振子６７に基づき一定の周波数の発振信号Ｆｕを生成する。この発振信号Ｆｕは分周器６８に入力されている。

分周器６８は発振信号Ｆｕを分周して発振信号Ｆｓを出力する。発振信号Ｆｓは図示しないＤＣ−ＤＣ制御回路に供給されスイッチングトランジスタを駆動する。また、分周器６８には分周制御部６９が接続されている。分周制御部６９は、分周器６８の分周比を所定時間間隔で連続して切り換えたり、非連続的に切り換えたりするための分周制御信号ＢＤを生成する。

分周器６８は分周制御信号ＢＤにより、分周比が所定時間間隔で連続、又は非連続的に切り換えられるので、発振信号Ｆｓの周波数も所定時間間隔で切り換えられることになる。このように、スイッチング信号である発振信号Ｆｓの周波数が連続的、あるいは非連続的に可変されるので、スイッチングよって生じるノイズの基本周波数成分、及び高調波周波数成分が分散される。このため、所定の周波数における単位時間当たりのノイズ量を軽減することができ、発生するノイズの影響を実用上問題ないレベルに軽減することができる。

特開平９−２６６４２５号公報。 特開平９−２６６４２６号公報。

しかしながら、図８及び図９の従来例では、分周器６４の分周比を設定するためにＣＰＵなどの特別な制御回路が必要であり、そのような制御回路を持たないシステムでは利用することができないという問題がある。

また、図１０の従来例の場合は、発振信号Ｆｕを、所定の時間ごとに分周比を変化させた分周器６８で分周した発振信号Ｆｓをスイッチング信号として使用しているので、発振信号Ｆｓの周波数は離散的な周波数となってしまう。また、発振信号Ｆｓの周波数は所定の時間同じ周波数を維持することになる。このため、チューナ部の周波数が発振信号Ｆｓの周波数の基本周波数もしく高調波周波数と一致した場合は、所定の時間ノイズの影響を受けることになる。

本発明の目的は上述した実情を考慮してなされたものであって、ＣＰＵなどの特別な制御回路が不要で、しかも無線送受信回路で用いている周波数に関わりなく、スイッチングノイズの影響を無視できるレベルまで軽減することが可能な発振周波数制御回路を提供することにある。

上記の課題を解決するために、第１の発明に係る発振回路によれば、周波数が下限周波数と上限周波数の間を連続的に変化しながら往復する発振回路において、アップ信号に応じて周波数が上昇し、ダウン信号に応じて周波数が低下する可変周波数発振回路と、前記可変周波数発振回路から出力されるクロック信号を第１の遅延時間だけ遅延させた第１のクロック信号を出力する第１の遅延回路と、前記クロック信号を前記第１の遅延時間より長い第２の遅延時間だけ遅延させた第２のクロック信号を出力する第２の遅延回路と、前記クロック信号と、前記第１のクロック信号とを比較し、前記クロック信号のハイレベル又はローレベルの時間が前記第１の遅延時間以下になったことを検出する第１の検出回路と、前記クロック信号と、前記第２のクロック信号とを比較し、前記クロック信号のハイレベル又はローレベルの時間が前記第２の遅延時間以上になったことを検出する第２の検出回路と、前記第１の検出回路と前記第２の検出回路の出力信号を入力し、前記アップ信号と前記ダウン信号を出力するアップダウン制御回路を備え、前記アップダウン制御回路は、前記第１の検出回路が前記クロック信号のハイレベル又はローレベルの時間が前記第１の遅延時間以下になったことを検出した場合は、前記ダウン信号を前記可変周波数発振回路に出力し、前記第２の検出回路が前記クロック信号のハイレベル又はローレベルの時間が前記第２の遅延時間以上になったことを検出した場合は、前記アップ信号を前記可変周波数発振回路に出力するように構成したことを特徴とする。

上記発振回路において、前記第１及び第２の遅延時間が、前記クロック信号のハイレベル又はローレベルのうちの短い方の時間の１／２より長い場合は、前記クロック信号のハイレベル又はローレベルの短い方の時間の１／２より短い遅延時間の遅延回路を複数直列接続して構成したので、コンデンサの充放電を用いた簡単な構成の遅延回路が使用可能となった。

また、上記発振回路において、前記遅延回路は、コンデンサの充放電時間を用いた遅延回路で構成したので回路構成が簡単になった。

さらに、上記発振回路において、前記第２の遅延回路の一部に前記第１の遅延回路の一部もしくは全部を用いたので、遅延回路の回路規模を小さくすることができる。

またさらに、上記発振回路において、前記第１の検出回路はＤタイプフリップフロップ回路で構成し、前記Ｄタイプフリップフロップ回路のデータ端子に前記第１のクロック信号を入力し、クロック端子に前記クロック信号を入力し、前記第１の検出回路の出力信号を前記Ｄタイプフリップフロップ回路の出力端子から出力するように構成したことを特徴とする。

また、上記発振回路において、前記第２の検出回路はＤタイプフリップフロップ回路で構成し、前記Ｄタイプフリップフロップ回路のデータ端子に前記第２のクロック信号を反転した信号を入力し、クロック端子に前記クロック信号を入力し、前記第２の検出回路の出力信号を前記Ｄタイプフリップフロップ回路の出力端子から出力するように構成したことを特徴とする。

さらに、上記発振回路において、前記クロック信号のデューティ比を５０％に設定したので、第１及び第２の遅延回路の遅延時間を最も短くでき、しかも第１及び第２の遅延回路を構成する遅延回路の遅延時間を最も長くすることができ、遅延回路の回路規模の縮小が可能となった。

またさらに、上記発振回路において、前記第１の遅延時間を前記上限周波数の周期の１／２に設定し、前記第２の遅延時間を前記下限周波数の周期の１／２に設定したことを特徴とする。

第２の発明に係るＤＣ−ＤＣコンバータによれば、本発明の発振回路から出力される前記クロック信号をスイッチングトランジスタのオンオフ信号に用いたことを特徴とする。

上記ＤＣ−ＤＣコンバータにおいて、前記ＤＣ−ＤＣコンバータは、無線用送信回路、又は無線用受信回路、又は無線用送受信回路の電源に用いるようにしたことを特徴とする。

第３の発明に係る半導体装置によれば、前記ＤＣ−ＤＣコンバータと、前記無線用送信回路、前記無線用受信回路又は前記無線用送受信回路を同一半導体装置に集積したことを特徴とする。

本発明によれば、ＤＣ−ＤＣコンバータのスイッチング周波数を、所定の下限周波数と所定の上限周波数の間で、連続してスイープするようにしたので、スイッチングノイズは所定の周波数範囲に連続的に分散されるようになった。このため、スイッチングノイズの周波数が無線送受信回路で使用される特定の周波数に影響を与える周波数になっている時間は瞬時となり、スイッチングノイズの影響は実用上問題の無いレベルまで大幅に軽減できるようになった。その結果、ＤＣ−ＤＣコンバータと無線用送受信回路を同一の半導体装置に搭載することが可能となった。

また、下限周波数と上限周波数の設定に所定の遅延時間を備えた２つの遅延回路を用いたため、基準クロック信号発生回路や、ＣＰＵのような制御回路が不要となり、回路の簡素化が可能となった。

さらに、遅延回路の構成をコンデンサの充放電時間を用いた簡単な回路構成で実現できるようにしたので、遅延回路の簡素化が可能となった。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の実施形態に係る発振回路の構成を示す回路図である。本実施形態に係る発振回路は、可変周波数発振回路１０と、アップダウン制御回路２０と、第１の検出回路３０と、第２の検出回路４０と、第１の遅延回路５０と、第２の遅延回路６０とを備えて構成される。

可変周波数発振回路１０は、ダウン入力端子ＤＯＷＮとアップ入力端子ＵＰ及びクロック出力端子ＣＫを備えている。ダウン入力端子ＤＯＷＮにはダウン信号ＤＯＷＮが入力され、アップ入力端子ＵＰにはアップ信号ＵＰが入力されている。可変周波数発振回路１０の動作は、ダウン信号ＤＯＷＮがハイレベルになるとクロック出力端子ＣＫから出力するクロック信号ＣＫの周波数を下げ、アップ信号ＵＰがハイレベルになると周波数を上げる。なお、クロック信号ＣＫは図示しないＤＣ−ＤＣコンバータ制御回路に出力され、スイッチングトランジスタのスイッチング信号として用いられている。

第１の遅延回路５０は、クロック信号ＣＫを第１の遅延時間だけ遅延した第１のクロック信号ＣＫ１を出力する。第２の遅延回路６０は、クロック信号ＣＫを第１の遅延時間より長い第２の遅延時間だけ遅延した第２のクロック信号ＣＫ２を出力する。第１の検出回路３０は、Ｄタイプフリップフロップ回路３０で構成されている。Ｄタイプフリップフロップ回路３０のデータ端子Ｄには第１のクロック信号ＣＫ１が入力されている。クロック端子Ｃにはクロック信号ＣＫが入力されている。出力端子Ｑから第１検出信号ＤＴ１が出力されている。第１の検出回路４０は、Ｄタイプフリップフロップ回路４１とインバータ回路４２で構成されている。Ｄタイプフリップフロップ回路４１のデータ端子Ｄには第２のクロック信号ＣＫ２をインバータ回路４２で反転した反転第２のクロック信号ＣＫ２Ｂが入力されている。クロック端子Ｃにはクロック信号ＣＫが入力されている。出力端子Ｑから第２検出信号ＤＴ２が出力されている。

アップダウン制御回路２０は、２つのＲＳラッチ回路２１と２２で構成されている。ＲＳラッチ回路２１のセット端子Ｓには第１検出信号ＤＴ１が入力されている。リセット端子Ｒには第２検出信号ＤＴ２が入力されている。出力端子Ｑからはダウン信号ＤＯＷＮが出力されている。ＲＳラッチ回路２２のセット端子Ｓには第２検出信号ＤＴ２が入力されている。リセット端子Ｒには第１検出信号ＤＴ１が入力されている。出力端子Ｑからはアップ信号ＵＰが出力されている。

図２及び図３は図１の発振回路の動作を説明するためのタイミングチャートである。図２及び図３を参照しながら回路の動作を説明する。

図２は、クロック信号ＣＫが上限周波数に到達して、周波数が低下を開始する際のタイミングチャートを示している。また、図３はクロック信号ＣＫが下限周波数に到達して、周波数が上昇を開始する際のタイミングチャートを示している。図２及び図３において、信号名において、ＣＫはクロック信号、ＣＫ１は第１のクロック信号、ＣＫ２Ｂは第２のクロック信号ＣＫ２をインバータ回路４２で反転した反転第２のクロック信号、ＤＴ１は第１の検出回路３０の出力信号、ＤＯＷＮはダウン信号、ＤＴ２は第２の検出回路４０の出力信号、ＵＰはアップ信号である。説明のため、クロック信号ＣＫの信号列にＰｎ（ｎは整数）、第１のクロック信号ＣＫ１の信号列にＰＤｎ（ｎは整数）、反転第２のクロック信号ＣＫ２Ｂの信号列にＰＵｎ（ｎは整数）と記号を付してある。なお、ｎの番号が同じ信号は、同じ番号のクロック信号Ｐｎを遅延した第１及び第２のクロック信号である。また、Ｔｄ１は第１の遅延時間、Ｔｄ２は第２の遅延時間、ＴＬｎ（ｎは整数）はクロック信号Ｐｎのローレベルの時間である。なお、図２、図３のタイミングチャートではクロック信号ＣＫのデューティ比が５０％の場合を示している。

図２の周波数アップ期間はクロック信号ＣＫの周波数は次第に高くなっているので、クロック信号Ｐ１からＰ３の周期は次第に短くなり、それに伴いクロック信号Ｐ１からＰ３のローレベルの時間ＴＬ１からＴＬ３も短くなっている。クロック信号Ｐ１とＰ２のローレベルの時間ＴＬ１とＴＬ２は第１の遅延時間Ｔｄ１より長いが、クロック信号Ｐ３のローレベルの時間ＴＬ３は第１の遅延時間Ｔｄ１より短くなっている。

クロック信号Ｐ１からＰ３の立ち上がり時点における第１のクロック信号ＰＤ１とＰＤ２の状態はいずれもローレベルとなっているので、第１の検出回路３０の出力ＤＴ１はローレベルである。しかし、ローレベルの時間ＴＬが第１の遅延時間Ｔｄ１より短くなったクロック信号Ｐ３の次のクロック信号Ｐ４の立ち上がりでは、第１のクロック信号ＰＤ３はまだハイレベルを保っているので、第１の検出回路３０の出力ＤＴ１はハイレベルに変化する。すると、アップダウン制御回路２０のＲＳラッチ回路２１がセットされるので、ダウン信号ＤＯＷＮがハイレベルになる。また、ＲＳラッチ回路２２はリセットされるので、アップ信号ＵＰはローレベルになる。この結果、可変周波数発振回路１０はクロック信号ＣＫの周波数を低下させるように動作する。すなわち、クロック信号Ｐ４の立ち上がり時点から周波数ダウン期間に切り換わる。

周波数ダウン期間になると、クロック信号Ｐ４以降の周期は長くなると共にローレベルの時間ＴＬも長くなる。実施形態では、クロック信号Ｐ５のローレベルの時間ＴＬ５が第１の遅延時間Ｔｄ１より長くなっている。すると、次のクロック信号Ｐ６の立ち上がり時点では第１のクロック信号ＰＤ５は既にローレベルに戻っているので、第１の検出回路３０は第１検出信号ＤＴ１をローレベルに戻す。しかし、アップダウン制御回路２０の出力は変化しないので、可変周波数発振回路１０は周波数ダウン動作を継続する。

以上説明したように、本実施形態によれば、クロック信号ＣＫのローレベルの時間ＴＬが第１の遅延時間Ｔｄ１より短くなると、ダウン信号ＤＯＷＮが出力され、可変周波数発振回路がダウン動作を開始する。これは、可変周波数発振回路１０の上限周波数の設定は第１の遅延時間Ｔｄ１で行なえることを示している。例えば、クロック信号ＣＫのデューティ比が５０％の場合に、上限周波数を２．５ＭＨｚに設定する場合は、第１の遅延時間Ｔｄ１を２００ｎＳに設定しておけばよい。２．５ＭＨｚの周期は４００ｎＳであるから、ハイレベルとローレベルの時間は共に２００ｎＳである。そこで、第１の遅延時間Ｔｄ１を２００ｎＳに設定しておけば、クロック信号ＣＫが２．５ＭＨｚを超えたとき、ローレベルの時間ＴＬが２００ｎＳ以下となり、アップ信号ＵＰがリセットされ、ダウン信号ＤＯＷＮがセットされるので、２．５ＭＨｚを上限として周波数を低下させることができる。

クロック信号ＣＫのデューティ比が５０％以外の場合は、第１の遅延時間Ｔｄ１を上限周波数におけるクロック信号ＣＫのローレベルの時間ＴＬに等しくすればよい。

図３はクロック信号ＣＫが下限周波数に到達して、周波数が上昇を開始する際のタイミングチャートである。図３において、周波数ダウン期間はクロック信号ＣＫの周波数は次第に低くなっているので、クロック信号Ｐ１１からＰ１３の周期は次第に長くなり、それに伴いクロック信号Ｐ１１からＰ１３のローレベルの時間ＴＬ１１からＴＬ１３も長くなっている。

クロック信号Ｐ１１とＰ１２のローレベルの時間ＴＬ１１とＴＬ１２は第２の遅延時間Ｔｄ２より短いが、クロック信号Ｐ１３のローレベルの時間ＴＬ１３は第２の遅延時間Ｔｄ２より長くなっている。クロック信号Ｐ１１からＰ１３の立ち上がり時点における反転第２のクロック信号ＰＵ１１とＰＵ１２の状態はいずれもローレベルとなっているので、第２の検出回路４０の出力ＤＴ２はローレベルである。しかし、ローレベルの時間ＴＬが第２の遅延時間Ｔｄ１より長くなったクロック信号Ｐ１３の次のクロック信号Ｐ１４の立ち上がりでは、反転第２のクロック信号ＰＵ１３は既にハイレベルに立ち上がっているので、第２の検出回路４０の出力ＤＴ２はハイレベルに変化する。すると、アップダウン制御回路２０のＲＳラッチ回路２２がセットされるので、アップ信号ＵＰがハイレベルになる。また、ＲＳラッチ回路２１はリセットされるので、ダウン信号ＤＯＷＮはローレベルになる。この結果、可変周波数発振回路１０はクロック信号ＣＫの周波数を上昇させるように動作する。すなわち、クロック信号Ｐ１４の立ち上がり時点から周波数アップ期間に切り換わる。

周波数アップ期間になると、クロック信号Ｐ１４以降の周期は短くなると共にローレベルの時間ＴＬも短くなる。実施形態では、クロック信号Ｐ１５のローレベルの時間ＴＬ１５が第２の遅延時間より短くなっている。すると、次のクロック信号Ｐ１６の立ち上がり時点では反転第２のクロック信号ＰＵ１５はまだローレベルを維持しているので、第２の検出回路４０は第２検出信号ＤＴ２をローレベルに戻す。しかし、アップダウン制御回路２０の出力は変化しないので、可変周波数発振回路１０は周波数アップ動作を継続する。

以上説明したように、本実施形態によれば、クロック信号ＣＫのローレベルの時間ＴＬが第２の遅延時間Ｔｄ２より長くなるとクロック信号ＣＫの周波数がアップを開始する。これは、可変周波数発振回路１０の下限周波数の設定は第２の遅延時間Ｔｄ２で行なえることを示している。例えば、クロック信号ＣＫのデューティ比が５０％の場合に、下限周波数を１．５ＭＨｚに設定する場合は、第２の遅延時間Ｔｄ２を３３３ｎＳに設定しておけばよい。１．５ＭＨｚの周期は約６６６ｎＳであるから、ハイレベルとローレベルの時間は共に３３３ｎＳである。そこで、第２の遅延時間Ｔｄ２を３３３ｎＳに設定しておけば、クロック信号ＣＫが１．５ＭＨｚを下回るとき、ローレベルの時間ＴＬが３３３ｎＳ以上となり、ダウン信号ＤＯＷＮがリセットされ、アップ信号ＵＰがセットされるので、１．５ＭＨｚを下限として周波数を上昇させることができる。

クロック信号ＣＫのデューティ比が５０％以外の場合は、第２の遅延時間Ｔｄ２を下限周波数におけるクロック信号ＣＫのローレベルの時間ＴＬに等しくすればよい。

なお、本実施形態では、第１の検出回路３０と第２の検出回路４０を構成しているＤタイプフリップフロップ回路３０と４０の動作は、クロック信号ＣＫの立ち上がりでデータ端子Ｄの状態を読み込むようにしているので、クロック信号ＣＫのローレベルの時間を第１及び第２の遅延時間Ｔｄ１、Ｔｄ２と比較したが、クロック信号ＣＫの立ち下がりでデータを読み込むようにした場合は、クロック信号ＣＫのハイレベルの時間を第１及び第２の遅延時間Ｔｄ１、Ｔｄ２と比較すればよい。

さらに、本実施形態では、可変周波数発振回路１０の制御信号として、ダウン信号ＤＯＷＮとアップ信号ＵＰの２つを入力しているが、この２つを１つにまとめてアップダウン信号としてもよい。その場合は、例えばアップダウン信号がハイレベルの場合はアップ動作を行ない、ローレベルの場合はダウン動作を行なうようにすればよい。

また、ダウン信号ＤＯＷＮとアップ信号ＵＰの２つを用いる場合は、ダウン信号ＤＯＷＮとアップ信号ＵＰが同じレベルになった場合は、アップ動作とダウン動作を停止し、現状の周波数を維持するようにしてもよい。

以上説明したように、本発明の実施形態に係る発振回路によれば、発振周波数は所定の下限周波数（例えば１．５ＭＨｚ）から所定の上限周波数（例えば２．５ＭＨｚ）の間を連続的に往復するようになる。その結果、本発振回路をＤＣ−ＤＣコンバータのスイッチングクロック信号に用いた場合は、スイッチング周波数によって生ずるノイズは広い周波数範囲に連続的に分散される。このため、このＤＣ−ＤＣコンバータを電源として用いる無線送受信回路で使用される特定の周波数に影響を与える周波数になっている時間は瞬時であり、スイッチングノイズは実用上問題の無いレベルまで大幅に軽減することができるようになる。

図４は図１の第１及び第２の遅延回路５０，６０の構成を示すブロック図である。第１の遅延回路５０を遅延回路５１と遅延回路５２の直列接続で構成している。また、第２の遅延回路６０は遅延回路６１から遅延回路６４の直列接続で構成している。遅延回路５１から６４の遅延時間Ｔｄは、何れもクロック信号ＣＫのハイレベル又はローレベルの時間のうち、最も短い時間の１／２以下の時間に設定している。この理由を次に説明する。

図５は図４の遅延回路５１，５２，６１〜６４（同一の構成を有する）の内部回路を示す回路図である。以下、代表して遅延回路５１の構成及び動作について説明する。

遅延回路５１は定電流インバータ回路５１１とインバータ回路５１２、及びコンデンサＣ５１で構成されている。定電流インバータ回路５１１の入力にはクロック信号ＣＫが入力され、出力と接地端子ＧＮＤ間にはコンデンサＣ５１が接続されている。また出力はインバータ回路５１２の入力に接続されている。インバータ回路５１２の出力からは遅延された遅延クロック信号ＣＫ５１が出力されている。定電流インバータ回路５１１は、出力にソース電流を供給する電流源ＩＨとシンク電流を供給する電流源ＩＬを備えており、コンデンサＣ５１を定電流で充放電を行なう。なお、電流源ＩＨと電流源ＩＬの電流値は等しくしてある。また、インバータ回路５１２の入力閾値電圧は電源電圧Ｖｄｄの１／２に設定してある。

図６は図５の遅延回路５１（又は５２，６１〜６４）の動作を説明するためのタイミングチャートである。

遅延回路５１に入力されるクロック信号ＣＫのハイ及びローレベルの時間が遅延時間Ｔｄより十分長いクロック信号Ｐ１の場合は、クロック信号Ｐ１がハイレベルになると定電流インバータ回路５１１の出力電圧ＶＣはハイレベルからローレベルに変化しようとする。しかし、コンデンサＣ５１が電源電圧Ｖｄｄまで充電されているので、出力電圧ＶＣは図６に示すように電流源ＩＬとコンデンサＣ５１の静電容量で決定される傾斜で直線的に低下する。

出力電圧ＶＣが電源電圧Ｖｄｄの１／２まで低下すると、インバータ回路５１２の出力である遅延クロック信号ＣＫ５１が反転してハイレベルとなる。クロック信号Ｐ１がハイレベルになってから遅延クロック信号ＣＫ５１がハイレベルになるまでの時間が遅延回路５１の遅延時間Ｔｄである。その後も、定電流インバータ回路５１１の出力電圧ＶＣはさらに低下して、接地電位ＧＮＤに達する。

クロック信号Ｐ１がローレベルに変化すると、今度は、電流源ＩＨによりコンデンサＣ５１の充電が行われる。すると、出力電圧ＶＣは電流源ＩＨとコンデンサＣ５１の静電容量で決定される傾斜で直線的に上昇する。出力電圧ＶＣが電源電圧Ｖｄｄの１／２まで上昇すると、インバータ回路５１２の出力が反転して遅延クロック信号ＣＫ５１をローレベルにする。電流源ＩＨと電流源ＩＬの電流値は等しいので、クロック信号Ｐ１がローレベルになってから、遅延クロック信号ＣＫ５１がローレベルになるまでの時間は遅延時間Ｔｄと等しい。その結果、遅延クロック信号ＣＫ５１のハイとローレベルの時間は一点差線で示すようにクロック信号ＣＫと同じ時間を維持している。

ハイ及びローレベルの時間が遅延時間Ｔｄの２倍のクロック信号Ｐ２の場合も、タイミングチャートで分かるように、クロック信号Ｐ２のハイレベル及びローレベルの期間に定電流インバータ回路５１１の出力電圧ＶＣがＧＮＤ及び電源電圧Ｖｄｄまで達しているので、遅延クロック信号ＣＫ５１のハイとローレベルの時間は変化しない。

しかし、ハイ及びローレベルの時間が遅延時間Ｔｄの２倍以下のクロック信号Ｐ３の場合は、定電流インバータ回路５１１の出力電圧ＶＣが接地電位ＧＮＤに到達する前に、ハイレベルの期間が終了し、ローレベルになってしまうので、遅延クロック信号ＣＫ５１ハイレベルの時間がクロック信号Ｐ３のハイレベルより短くなってしまう。さらに、ハイ及びローレベルの時間が短いクロック信号Ｐ４、Ｐ５の場合は、遅延回路を通した遅延クロック信号ＣＫ５１はハイレベルが極端に短くなったり、最悪ハイレベルが出力されなくなったりしてしまう。

そこで、本発明の実施形態では、第１及び第２の遅延回路３０、４０を構成する全ての遅延回路５１から６４の最大遅延時間を、ハイレベル又はローレベルの最も短い時間の１／２以下の時間に設定している。こうすることで、第１及び第２の遅延回路５０、６０の出力信号である、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２のハイレベルとローレベルの時間は元のクロック信号ＣＫのそれと同じに保つことができる。

図７（ａ）は本発明の第１の変形例に係る遅延回路の構成を示すブロック図であり、図７（ｂ）は本発明の第２の変形例に係る遅延回路の構成を示すブロック図である。これらの変形例では、第２の遅延回路６０の一部に第１の遅延回路５０の一部もしくは全てを用いている。

図７（ａ）は第２の遅延回路６０の一部に第１の遅延回路５０の一部を用いた例である。第１の遅延回路５０は破線で囲った遅延回路５１と５２で構成されている。第２の遅延回路６０は一点差線で囲った遅延回路５１と遅延回路６１から６２で構成されている。遅延回路５１が第１の遅延回路５０と第２の遅延回路６０の両方で使用されている。

図７（ｂ）は第２の遅延回路６０の一部に第１の遅延回路５０を全て用いた例である。第１の遅延回路５０は破線で囲った遅延回路５１と５２で構成されている。第２の遅延回路６０は一点差線で囲ったように、第１の遅延回路にさらに遅延回路６１と６２を直列に接続した構成にしている。このように、第２の遅延回路６０の一部に第１の遅延回路５０を用いることで、第２の遅延回路６０の回路規模を小さくすることができる。

以上詳述したように、本発明によれば、ＤＣ−ＤＣコンバータのスイッチング周波数を、所定の下限周波数と所定の上限周波数の間で、連続してスイープするようにしたので、スイッチングノイズは所定の周波数範囲に連続的に分散されるようになった。このため、スイッチングノイズの周波数が無線送受信回路で使用される特定の周波数に影響を与える周波数になっている時間は瞬時となり、スイッチングノイズの影響は実用上問題の無いレベルまで大幅に軽減できるようになった。その結果、ＤＣ−ＤＣコンバータと無線用送受信回路を同一の半導体装置に搭載することが可能となった。

また、下限周波数と上限周波数の設定に所定の遅延時間を備えた２つの遅延回路を用いたため、基準クロック信号発生回路や、ＣＰＵのような制御回路が不要となり、回路の簡素化が可能となった。さらに、遅延回路の構成をコンデンサの充放電時間を用いた簡単な回路構成で実現できるようにしたので、遅延回路の簡素化が可能となった。

本発明の実施形態に係る発振回路の構成を示す回路図である。 図１の発振回路の動作を説明するためのタイミングチャートである。 図１の発振回路の動作を説明するためのタイミングチャートである。 図１の第１及び第２の遅延回路５０，６０の構成を示すブロック図である。 図４の遅延回路５１，５２，６１〜６４の内部回路を示す回路図である。 図５の遅延回路５１，５２，６１〜６４の動作を説明するためのタイミングチャートである。 （ａ）は本発明の第１の変形例に係る遅延回路の構成を示すブロック図であり、（ｂ）は本発明の第２の変形例に係る遅延回路の構成を示すブロック図である。 従来技術に係る第１の従来例の発振回路の構成を示す回路図である。 従来技術に係る第２の従来例の発振回路の構成を示す回路図である。 従来技術に係る第３の従来例の発振回路の構成を示す回路図である。

符号の説明

１０…可変周波数発振回路、
２０…アップダウン制御回路、
３０…第１の検出回路、
４０…第２の検出回路、
５０…第１の遅延回路、
６０…第２の遅延回路、
５１〜６３…遅延回路、
５１１…定電流インバータ回路、
５１２…インバータ回路、
Ｃ５１…コンデンサ。

Claims (11)

1. 周波数が下限周波数と上限周波数の間を連続的に変化しながら往復する発振回路において、
   アップ信号に応じて周波数が上昇し、ダウン信号に応じて周波数が低下する可変周波数発振回路と、
   前記可変周波数発振回路から出力されるクロック信号を第１の遅延時間だけ遅延させた第１のクロック信号を出力する第１の遅延回路と、
   前記クロック信号を前記第１の遅延時間より長い第２の遅延時間だけ遅延させた第２のクロック信号を出力する第２の遅延回路と、
   前記クロック信号と、前記第１のクロック信号とを比較し、前記クロック信号のハイレベル又はローレベルの時間が前記第１の遅延時間以下になったことを検出する第１の検出回路と、
   前記クロック信号と、前記第２のクロック信号とを比較し、前記クロック信号のハイレベル又はローレベルの時間が前記第２の遅延時間以上になったことを検出する第２の検出回路と、
   前記第１の検出回路と前記第２の検出回路の出力信号を入力し、前記アップ信号と前記ダウン信号を出力するアップダウン制御回路を備え、
   前記アップダウン制御回路は、前記第１の検出回路が前記クロック信号のハイレベル又はローレベルの時間が前記第１の遅延時間以下になったことを検出した場合は、前記ダウン信号を前記可変周波数発振回路に出力し、
   前記第２の検出回路が前記クロック信号のハイレベル又はローレベルの時間が前記第２の遅延時間以上になったことを検出した場合は、前記アップ信号を前記可変周波数発振回路に出力するように構成したことを特徴とする発振回路。
2. 前記第１及び第２の遅延時間が、前記クロック信号のハイレベル又はローレベルのうちの短い方の時間の１／２より長い場合は、前記クロック信号のハイレベル又はローレベルのうちの短い方の時間の１／２より短い遅延時間の遅延回路を複数直列接続して構成したことを特徴とする請求項１記載の発振回路。
3. 前記遅延回路は、コンデンサの充放電時間を用いた遅延回路で構成したことを特徴とする請求項２記載の発振回路。
4. 前記第２の遅延回路の一部に前記第１の遅延回路の一部もしくは全部を用いたことを特徴とする請求項１乃至３のうちのいずれか１つに記載の発振回路。
5. 前記第１の検出回路はＤタイプフリップフロップ回路で構成し、前記Ｄタイプフリップフロップ回路のデータ端子に前記第１のクロック信号を入力し、クロック端子に前記クロック信号を入力し、前記第１の検出回路の出力信号を前記Ｄタイプフリップフロップ回路の出力端子から出力するように構成したことを特徴とする請求項１記載の発振回路。
6. 前記第２の検出回路はＤタイプフリップフロップ回路で構成し、前記Ｄタイプフリップフロップ回路のデータ端子に前記第２のクロック信号を反転した信号を入力し、クロック端子に前記クロック信号を入力し、前記第２の検出回路の出力信号を前記Ｄタイプフリップフロップ回路の出力端子から出力するように構成した請求項１記載の発振回路。
7. 前記クロック信号のデューティ比を５０％に設定したことを特徴とする請求項１乃至６のうちのいずれか１つに記載の発振回路。
8. 前記第１の遅延時間を前記上限周波数の周期の１／２に設定し、前記第２の遅延時間を前記下限周波数の周期の１／２に設定したことを特徴とする請求項７記載の発振回路。
9. 請求項１乃至８のうちのいずれか１つに記載の発振回路から出力される前記クロック信号をスイッチングトランジスタのオンオフ信号に用いてＤＣ−ＤＣコンバータを構成したことを特徴とするＤＣ−ＤＣコンバータ。
10. 無線用送信回路、無線用受信回路、又は無線用送受信回路の電源に用いるように構成したことを特徴とする請求項９記載のＤＣ−ＤＣコンバータ。
11. 請求項１０記載のＤＣ−ＤＣコンバータと、前記無線用送信回路、前記無線用受信回路又は前記無線用送受信回路とを同一半導体装置に集積するように構成したことを特徴とする半導体装置。

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