KR20110043771A

KR20110043771A - 발진 회로, ｄｃ－ｄｃ 컨버터 및 반도체 장치

Info

Publication number: KR20110043771A
Application number: KR1020117006119A
Authority: KR
Inventors: 다카시 미치요시
Original assignee: 가부시키가이샤 리코
Priority date: 2008-09-16
Filing date: 2009-08-24
Publication date: 2011-04-27
Also published as: EP2329597A4; KR101196609B1; EP2329597B1; WO2010032380A1; CN102160291A; US8436685B2; JP2010074247A; JP4879240B2; CN102160291B; US20110163816A1; EP2329597A1

Abstract

발진 회로(100)는, 주파수가 상한 주파수와 하한 주파수 사이를 연속적으로 변화하면서 왕복하며, 업 신호(UP)에 응답하여 주파수를 상승시키고 다운 신호(DOWN)에 응답하여 주파수를 저하시키는 클록 신호를 생성하는 가변 주파수 발진 회로(10)를 포함한다. 업/다운 제어 회로(20)는, 클록 신호의 하이 레벨 또는 로우 레벨의 지속 시간이 제1 지연 시간 아래로 떨어지는 경우, 다운 신호를 출력하고, 그 지속 시간이 제1 지연 시간 보다 더 긴 제2 지연 시간을 초과하는 경우, 업 신호를 출력한다.

Description

발진 회로, ＤＣ－ＤＣ 컨버터 및 반도체 장치{OSCILLATING CIRCUIT, DC-DC CONVERTER, AND SEMICONDUCTOR DEVICE}

본 발명은, 일반적으로 발진 회로의 주파수 제어 회로에 관한 것이다.

전자 기기의 전력 소비를 절약하기 위하여, 전원 회로에는 고효율적인 DC-DC 컨버터를 이용한다. 그러나, DC-DC 컨버터는 스위칭 소자를 온 또는 오프시킬 때에 큰 스위칭 노이즈를 발생시킨다. 이 노이즈는, 스위칭 주파수뿐만 아니라 그 고조파 즉, 스위칭 주파수의 정수배인 주파수에서도 발생한다. 그 결과, DC-DC 컨버터와 무선 송/수신 회로를 동일한 반도체 장치에 집적하는 경우, 예를 들어, DC-DC 컨버터의 스위칭 노이즈는 무선 송/수신 회로에 의해 사용되는 주파수에 악영향을 준다.

도 1은 일본 공개 특허 제9-266425호 공보(“특허 문헌 1”) 또는 제9-266426호 공보(“특허 문헌 2”)로부터 공지된 종래의 발진 회로를 나타낸다. 도 1에 도시된 바와 같이, 기준 발진 회로(55)에는 발진자(56)가 접속된다. 기준 발진 회로(55)는 발진자(56)에 의해 결정된 어떤 주파수를 가지는 발진 신호(FT)를 생성한다. 분주기(57)에 의해 발진 신호(FT)를 분주하여 신호(CC)를 생성하여, 위상 비교기(58)에 출력한다. 위상 비교기(58)는 신호(CC)의 위상과, 분주기(64)로부터 출력된 분주 신호(CD)의 위상을 비교하고, 주파수 오차 신호(EPC)를 생성하여, 이 주파수 오차 신호(EPC)를 저역 필터(59)를 통하여 NPN 트랜지스터(60)의 베이스에 공급한다.

발진기(61)는 CR 발진 회로를 포함하며, 주파수가 저항(62)과 커패시터(63)에 의해 설정되는 발진 신호(Fs)를 출력한다. 저항(62)에는 트랜지스터(60)가 병렬 접속되므로, 트랜지스터(60)에 의해 저항(62) 양단의 저항값을 변경하여, 발진 신호(Fs)의 주파수를 변경한다. 발진 신호(Fs)는 분주기(64) 및 DC-DC 제어 회로(미도시)에 공급된다. 분주기(64)는, 발진 신호(Fs)를 미리 정해진 분주비로 분주하며, 이 분주비는, 라디오 방송을 수신하는 튜너부(미도시)의 선국용 마이크로프로세서로부터 출력되는 분주 제어 신호(BC)에 의해 설정된다.

예를 들어, 분주기(57)가 발진 신호(FT)를 분주하여 5 kHz의 신호(CC)를 생성하는 반면에 분주기(64)는 발진 신호(Fs)를 1/20로 분주하여 분주 신호(CD)를 출력한다고 가정한다. 위상 비교기(58)는 신호(CC)와 분주 신호(CD)를 비교하여, 양신호가 동일한 주파수를 가지도록, 주파수 오차 신호(EPC)를 트랜지스터(60)에 공급한다. 따라서, 발진기(61)에 의해 생성되는 발진 신호(Fs)의 주파수는 100 kHz가 된다. DC-DC 제어 회로는 이 발진 신호(Fs)에 기초하여 스위칭 트랜지스터를 스위칭하기 때문에, 100 kHz와 그 정수배의 고조파에서 노이즈 성분을 발생한다.

튜너부(미도시)를 동작시켜, 예를 들어 999 kHz의 방송 전파를 수신하면, 분주 제어 신호(BC)에 의해 분주기(64)의 분주비를 1/21로 설정한다. 그 후, 발진 신호(Fs)가 1/21로 분주되어, 분주 신호(CD)의 주파수는 약 4.76 kHz가 된다. 위상 비교기(58)는, 분주 신호(CD)의 주파수가 5 kHz가 되도록, 발진 신호(Fs)의 주파수를 증가시키기 위하여 주파수 오차 신호(EPC)를 출력한다. 특히, 1/21의 분주비로 5 kHz의 분주 신호(CD)를 얻을 수 있도록, 발진 신호(Fs)의 주파수는 105 kHz까지 증가된다. 스위칭 트랜지스터는, 105 kHz의 발진 신호(Fs)에 기초하여 구동되기 때문에, 스위칭 노이즈는 방송 전파의 수신 대역에서의 주파수 또는 중간 주파수 신호의 주파수와 다른 주파수를 가지므로, 수신 장해를 방지할 수 있다.

도 2는 특허 문헌 1 및 2로부터 공지된 또 다른 종래의 발진 회로를 나타낸다. 도시된 바와 같이, 위상 비교기(65)에는, 튜너부(미도시)에 의해 생성된 미리 정해진 주파수의 기준 신호(CB)와, 분주기(64)로부터의 분주 신호(CD)가 공급된다. 위상 비교기(65)는, 기준 신호(CB)와 분주 신호(CD)를 비교하고, 주파수 오차 신호(EFE)를 생성하여, 이 주파수 오차 신호(EFE)를 저역 필터(59)를 통하여 트랜지스터(60)에 공급한다.

분주기(64)의 분주비를 1/12로 설정하고, 튜너부에 의해 수신되는 방송전파의 국간(inter-station) 주파수를 9 kHz라고 하면, 9 kHz의 기준 신호(CB)를 위상 비교기(65)에 입력한다. 위상 비교기(65)는, 기준 신호(CB)와 분주 신호(CD)가 동일한 주파수를 가질 수 있도록, 주파수 오차 신호(EFE)를 생성하기 때문에, 발진기(61)에 의해 생성되는 발진 신호(Fs)의 주파수는 108 kHz가 된다. 이 경우에, 1080 kHz의 방송전파를 수신하면, 수신된 방송전파의 주파수가 스위칭 노이즈의 고조파 성분과 동일하기 때문에, 이 방송전파는 스위칭 노이즈에 의해 영향받는다. 따라서, 분주 제어 신호(BC)에 의해서, 분주기(64)의 분주비를 1/13로 변경한다. 그 결과, 발진 신호(Fs)의 주파수가 117 kHz로 변경되어, 스위칭 노이즈의 고조파 성분이 수신된 방송전파의 수신 대역으로부터 멀어지게 되므로, 수신 장해를 방지할 수 있다.

도 3은 특허 문헌 1 또는 2로부터 공지된 또 다른 종래의 발진 회로를 나타낸다. 도 3에 도시된 바와 같이, 발진 회로(66)에는 발진자(67)가 접속되어 있다. 발진 회로(66)는 발진자(67)에 의해 결정된 어떤 주파수의 발진 신호(Fu)를 생성한다. 이 발진 신호(Fu)는 분주기(68)에 입력된다.

분주기(68)는 발진 신호(Fu)를 분주하여 발진 신호(Fs)를 출력하며, 이 발진 신호(Fs)를 DC-DC 제어 회로(미도시)에 공급하여 스위칭 트랜지스터를 구동한다. 분주기(68)에는, 분주 제어부(69)가 접속되어 있으며, 분주 제어부(69)는, 분주기(68)의 분주비를 어떤 시간 간격으로 연속적으로 또는 비연속적으로 변경하기 위한 분주 제어 신호(BD)를 생성한다.

분주기(68)의 분주비는 분주 제어 신호(BD)에 의해 어떤 시간 간격으로 연속적으로 또는 비연속적으로 변경되기 때문에, 발진 신호(Fs)의 주파수도 미리 정해진 간격으로 변경된다. 스위칭 신호로서의 발진 신호(Fs)의 주파수가 연속적으로 또는 비연속적으로 변경되기 때문에, 스위칭 노이즈의 기본 주파수 성분 및 고조파 주파수 성분이 분산된다. 이러한 방식으로, 어떤 주파수에서의 단위 시간당 노이즈의 양을 감소시킬 수 있어, 발생된 노이즈의 영향을 실질적으로 수용가능한 레벨까지 감소시킬 수 있다.

그러나, 도 1 및 도 2에 도시된 예에서는, 분주기(64)의 분주비를 설정하기 위하여, CPU와 같은 특별한 제어 회로가 요구된다. 도 3의 예에서는, 미리 정해진 시간 간격으로 분주비를 변경하는 분주기(68)로 발진 신호(Fu)를 분주함으로써 얻어진 발진 신호(Fs)에 의해 스위칭 신호를 제공한다. 그 결과, 발진 신호(Fs)는 이산적인 주파수를 가진다. 또한, 발진 신호(Fs)의 주파수는 미리 정해진 시간 동안 동일하게 유지된다. 따라서, 발진 주파수는, 튜너부의 주파수가 발진 신호(Fs)의 기본 주파수 또는 그 고조파 주파수와 일치하는 경우, 미리 정해진 시간 동안 노이즈에 의해 영향받는다.

본 발명의 일반적인 목적은 관련 기술의 하나 이상의 전술한 문제점을 제거하는 신규하고 유용한 발진 주파수 제어 회로를 제공하는 것이다.

본 발명의 더 구체적인 목적은, CPU와 같은 특별한 제어 회로가 불필요하고, 무선 송/수신 회로에서 이용되는 주파수에 관계없이, 스위칭 노이즈의 영향을 실질적으로 수용가능한 레벨까지 감소시킬 수 있는 발진 주파수 제어 회로를 제공하는 것이다.

본 발명의 일 실시형태에 따르면, 발진 회로는, 주파수가 하한 주파수와 상한 주파수 사이를 연속적으로 변화하면서 왕복하며, 업신호에 응답하여 주파수가 상승하고, 다운 신호에 응답하여 주파수가 저하하는 클록 신호를 생성하도록 구성되는 가변 주파수 발진 회로; 상기 가변 주파수 발진 회로로부터 출력되는 상기 클록 신호를 제1 지연 시간 만큼 지연시킴으로써 제1 지연 클록 신호를 출력하도록 구성되는 제1 지연 회로; 상기 클록 신호를 상기 제1 지연 시간 보다 더 긴 제2 지연 시간 만큼 지연시킴으로써 제2 지연 클록 신호를 출력하도록 구성되는 제2 지연 회로; 상기 클록 신호와 상기 제1 지연 클록 신호를 비교하여, 상기 클록 신호의 하이 레벨 또는 로우 레벨의 지속 시간이 상기 제1 지연 시간 이하인 것을 검출하도록 구성되는 제1 검출 회로; 상기 클록 신호와 상기 제2 지연 클록 신호를 비교하여, 상기 클록 신호의 하이 레벨 또는 로우 레벨의 지속 시간이 상기 제2 지연 시간 이상인 것을 검출하도록 구성되는 제2 검출 회로; 및 상기 제1 검출 회로로부터의 출력 신호 및 상기 제2 검출 회로로부터의 출력 신호에 기초하여, 상기 업신호와 상기 다운 신호를 출력하도록 구성되는 업/다운 제어 회로를 포함한다.

상기 업/다운 제어 회로는, 상기 제1 검출 회로가 상기 클록 신호의 하이 레벨 또는 로우 레벨의 지속 시간이 상기 제1 지연 시간 이하인 것을 검출한 경우, 상기 다운 신호를 상기 가변 주파수 발진 회로에 출력한다. 상기 업/다운 제어 회로는, 상기 제2 검출 회로가 상기 클록 신호의 하이 레벨 또는 로우 레벨의 지속 시간이 상기 제2 지연 시간 이상인 것을 검출한 경우, 상기 업신호를 상기 가변 주파수 발진 회로에 출력한다.

본 발명에 의하면, CPU와 같은 특별한 제어 회로가 불필요하고, 무선 송/수신 회로에서 이용되는 주파수에 관계없이, 스위칭 노이즈의 영향을 실질적으로 수용가능한 레벨까지 감소시킬 수 있는 발진 주파수 제어 회로를 제공할 수 있다.

도 1은 종래의 제1 발진 회로의 회로도이다.
도 2는 종래의 제2 발진 회로의 회로도이다.
도 3은 종래의 제3 발진 회로의 회로도이다.
도 4는 본 발명의 실시형태에 따른 발진 회로의 회로도이다.
도 5는 도 4의 발진 회로의 동작을 예시하는 타이밍 차트이다.
도 6은 도 4의 발진 회로의 동작을 예시하는 또 다른 타이밍 차트이다.
도 7은 도 4의 발진 회로의 제1 및 제2 지연 회로의 블록도이다.
도 8은 도 7의 제1 및 제2 지연 회로 중 하나의 지연 회로의 회로도이다.
도 9는 도 5의 지연 회로의 동작을 예시하는 타이밍 차트이다.
도 10a는 제1 변형예에 따른 지연 회로의 블록도이다.
도 10b는 제2 변형예에 따른 지연 회로의 블록도이다.

본 발명은, 첨부 도면을 참조하고, 이후의 상세한 설명과 함께 고려될 때, 완전하게 이해될 수 있다.

이하 도면을 참조하여, 본 발명의 실시형태들을 설명하며, 여기서 동일한 참조 부호는 일부 도면들에 걸쳐 동일한 또는 대응하는 부분들을 나타낸다.

도 4는 본 발명의 실시형태에 따른 발진 회로(100)의 회로도를 나타낸다. 발진 회로(100)는, 가변 주파수 발진 회로(10)와, 업/다운 제어 회로(20)와, 제1 검출 회로(30)와, 제2 검출 회로(40)와, 제1 지연 회로(50)와, 제2 지연 회로(60)를 포함한다.

가변 주파수 발진 회로(10)는, 다운 입력 단자(DOWN), 업 입력 단자(UP) 및 클록 출력 단자(CK)를 포함한다. 다운 입력 단자(DOWN)에는 다운 신호(DOWN)가 공급되고, 업 입력 단자(UP)에는 업 신호(UP)가 공급된다. 다운 신호(DOWN)가 하이 레벨이 되면, 클록 출력 단자(CK)로부터 출력되는 클록 신호(CK)의 주파수가 낮아진다. 업 신호(UP)가 하이 레벨이 되면, 클록 출력 단자(CK)로부터 출력되는 클록 신호(CK)의 주파수가 증가된다. 클록 신호(CK)는 DC-DC 컨버터 제어 회로(미도시)에 출력되며, 스위칭 트랜지스터의 스위칭 신호로서 사용된다.

제1 지연 회로(50)는, 클록 신호(CK)를 제1 지연 시간 만큼 지연시킨 제1 지연 클록 신호(CK1)를 출력한다. 제2 지연 회로(60)는, 클록 신호(CK)를 제1 지연 시간 보다 더 긴 제2 지연 시간 만큼 지연시킨 제2 지연 클록 신호(CK2)를 출력한다. 제1 검출 회로(30)는, 데이터 단자(D)에 제1 지연 클록 신호(CK1)가 공급되고 클록 단자(C)에 클록 신호(CK)가 공급되는 D형 플립플롭 회로(30)를 포함한다. 출력 단자(Q)에서 제1 검출 신호(DT1)를 획득한다. 제1 검출 회로(40)는, D형 플립플롭 회로(41)와 인버터 회로(42)를 포함한다. D형 플립플롭 회로(41)의 데이터 단자(D)에는, 제2 지연 클록 신호(CK2)를 인버터 회로(42)에서 반전시킴으로써 획득되는 반전된 제2 지연 클록 신호(CK2B)가 공급된다. D형 플립플롭 회로(41)의 클록 단자(C)에는 클록 신호(CK)가 공급된다. D형 플립플롭 회로(41)의 출력 단자(Q)로부터 제2 검출 신호(DT2)가 출력된다.

업/다운 제어 회로(20)는, 2개의 RS 래치 회로(21 및 22)를 포함한다. RS 래치 회로(21)의 세트 단자(S)에는 제1 검출 신호(DT1)가 공급되며, 리셋 단자(R)에는 제2 검출 신호(DT2)가 공급된다. RS 래치 회로의 출력 단자(Q)로부터 다운 신호(DOWN)가 출력된다. RS 래치 회로(22)의 세트 단자(S)에는 제2 검출 신호(DT2)가 공급되며, 리셋 단자(R)에는 제1 검출 신호(DT1)가 공급된다. RS 래치 회로(22)의 출력 단자(Q)로부터 업 신호(UP)가 출력된다.

도 5 및 도 6을 참조하여, 도 4의 발진 회로의 동작을 설명한다. 도 5는 클록 신호(CK)의 주파수가 상한 주파수에 도달한 이후에, 이 주파수가 저하되기 시작할 때의 타이밍 차트를 나타낸다. 도 6은 클록 신호(CK)의 주파수가 하한 주파수에 도달한 이후에, 이 주파수가 증가하기 시작할 때의 타이밍 차트를 나타낸다. 도 5 및 도 6에 있어서, Pn(n은 정수)은 클록 신호(CK)의 신호 시퀀스를 나타내고, PDn(n은 정수)은 제1 지연 클록 신호(CK1)의 신호 시퀀스를 나타내고, PUn(n은 정수)은 반전된 제2 지연 클록 신호(CK2B)의 신호 시퀀스를 나타내고, Td1은 제1 지연 시간을 나타내고, Td2는 제2 지연 시간을 나타내고, TLn(n은 정수)은 클록 신호(Pn)의 로우 레벨의 지속 시간을 나타낸다. 도 5 및 도 6의 타이밍 차트에서, 클록 신호(CK)의 듀티 사이클은 50%이다.

상기 발진 회로에서 클릭 신호의 듀티 비율을 50%로 설정함으로써, 제1 및 제 2 지연 회로의 지연 시간을 최소화할 수 있고, 상기 제1 및 제2 지연 회로의 각각이 구비되어 있는 지연 회로들의 지연 시간을 최대화함으로써, 회로의 크기를 감소시킬 수 있다.

도 5를 참조하면, 주파수 업 기간에서, 클록 신호(CK)의 주파수는 서서히 증가되므로, 클록 신호(P1 내지 P3)의 기간이 서서히 짧아지게 되어, 클록 신호(P1 내지 P3)의 로우 레벨 시간(TL1 내지 TL3)도 짧아지게 된다. 클록 신호(P1 및 P2)의 로우 레벨 시간(TL1 및 TL2)이 제1 지연 시간(Td1)보다 각각 더 길지만, 클록 신호(P3)의 로우 레벨 시간(TL3)은 제1 지연 시간(Td1)보다 더 짧다.

클록 신호(P1 내지 P3)의 각각의 상승 시점에서의 제1 지연 클록 신호(PD1 및 PD2)의 각각은 로우 레벨이 되므로, 제1 검출 회로(30)의 출력(DT1)은 로우 레벨이 된다. 그러나, 로우 레벨 시간(TL3)이 제1 지연 시간(Td1)보다 더 짧게 되는 클록 신호(P3)의 다음 클록 신호(P4)의 상승 시점에서, 제1 지연 클록 신호(PD3)는 여전히 하이 레벨을 유지하므로, 제1 검출 회로(30)의 출력(DT1)은 하이 레벨로 변화한다. 그 후, 업/다운 제어 회로(20)의 RS 래치 회로(21)가 세트(set)되므로, 다운 신호(DOWN)가 하이 레벨이 된다. 동시에, RS 래치 회로(22)는 리셋(rest)되므로, 업 신호(UP)는 로우 레벨이 된다. 이 결과, 가변 주파수 발진 회로(10)는 클록 신호 (CK)의 주파수를 저하시키도록 동작한다. 따라서, 주파수 업 기간은 클록 신호(P4)의 상승 시점에서부터 주파수 다운 기간으로 전환된다.

주파수 다운 기간에서, 클록 신호(P4) 이후의 주기는 더 길어지게 되고 로우 레벨 시간(TL)도 더 길어지게 된다. 본 실시형태에 따르면, 클록 신호(P5)의 로우 레벨 시간(TL5)이 제1 지연 시간(Td1)보다 더 길게 되어 있다. 다음 클록 신호(P6)의 상승 시점에서, 제1 지연 클록 신호(PD5)는 이미 로우 레벨로 되돌아가져 있기 때문에, 제1 검출 회로(30)는 제1 검출 신호(DT1)를 로우 레벨로 되돌린다. 그러나, 업/다운 제어 회로(20)의 출력은 변화하지 않기 때문에, 가변 주파수 발진 회로(10)는 주파수 다운 동작을 지속한다.

따라서, 본 실시형태에 따르면, 클록 신호(CK)의 로우 레벨 시간(TL)이 제1 지연 시간(Td1)보다 더 짧아지게 되면, 다운 신호(DOWN)가 출력됨으로써, 가변 주파수 발진 회로(10)가 다운 동작을 시작한다. 이는 가변 주파수 발진 회로(10)의 상한 주파수를 제1 지연 시간(Td1)에 의해 설정할 수 있는 것을 의미한다. 예를 들어, 클록 신호(CK)의 듀티 사이클이 50%인 경우, 상한 주파수를 2.5 MHz로 설정하기 위하여, 제1 지연 시간(Td1)을 200 ns로 설정한다. 2.5 MHz의 주기는 400 ns이므로, 하이 레벨 시간과 로우 레벨 시간 각각은 200 ns이다. 따라서, 제1 지연 시간(Td1)을 200 ns로 설정함으로써, 클록 신호(CK)가 2.5 MHz를 넘었을 때, 로우 레벨 시간(TL)이 200 ns 이하가 되어, 업 신호(UP)가 리셋되고, 다운 신호(DOWN)가 세트됨으로써, 2.5 MHz의 상한 주파수를 저하시킬 수 있다.

클록 신호(CK)의 듀티 사이클이 50% 이외의 경우에는, 제1 지연 시간(Td1)을 상한 주파수에 있어서의 클록 신호(CK)의 로우 레벨 시간(TL)과 동일하게 설정할 수 있다.

도 6은 클록 신호(CK)가 하한 주파수에 도달하여, 주파수가 증가하기 시작할 때의 타이밍 차트를 나타낸다. 도 6에 있어서, 주파수 다운 기간에서, 클록 신호(CK)의 주파수는 서서히 감소되므로, 클록 신호(P11 내지 P13)의 주기는 서서히 더 길어지게 된다. 그 결과, 클록 신호(P11 내지 P13)의 로우 레벨 시간(TL11 내지 TL13)도 더 길어지게 된다.

클록 신호(P11 및 P12)의 로우 레벨 시간(TL11 및 TL12)은 각각 제2 지연 시간(Td2)보다 더 짧은 반면에 클록 신호(P13)의 로우 레벨 시간(TL13)은 제2 지연 시간(Td2)보다 더 길어지게 된다. 클록 신호(PU11 내지 PU13)의 상승 시점에서 반전된 제2 지연 클록 신호(PU11 및 PU12)는 모두 로우 레벨에 있기 때문에, 제2 검출 회로(40)의 출력(DT2)은 로우 레벨에 있다. 그러나, 로우 레벨 시간(TL)이 제2 지연 시간(Td2)보다 더 길게 된 클록 신호(P13)의 다음 클록 신호(P14)의 상승 시점에서, 반전된 제2 클록 신호(PU13)는 이미 하이 레벨에 있으므로, 제2 검출 회로(40)의 출력(DT2)은 하이 레벨로 변경된다. 그 결과, 업/다운 제어 회로(20)의 RS 래치 회로(22)가 세트됨으로써, 업 신호(UP)가 하이 레벨이 된다. 동시에, RS 래치 회로(21)는 리셋되므로, 다운 신호(DOWN)는 로우 레벨이 된다. 그 결과, 가변 주파수 발진 회로(10)는 클록 신호(CK)의 주파수를 증가시키도록 동작한다. 즉, 클록 신호(P14)의 상승 시점으로부터 주파수 업 기간으로 전환된다.

주파수 업 기간에서, 클록 신호(P14) 이후의 주기는 더 짧아지게 되고, 또한 로우 레벨 시간(TL)도 더 짧아지게 된다. 본 실시형태에 따르면, 클록 신호(P15)의 로우 레벨 시간(TL15)이 제2 지연 시간(Td2) 보다 더 짧아지게 되므로, 다음 클록 신호(P16)의 상승 시점에서, 반전된 제2 클록 신호(PU15)는 여전히 로우 레벨을 유지한다. 따라서, 제2 검출 회로(40)는 제2 검출 신호(DT2)를 로우 레벨로 되돌린다. 그러나, 업/다운 제어 회로(20)의 출력은 변화하지 않으므로, 가변 주파수 발진 회로(10)는 주파수 업 동작을 지속한다.

따라서, 본 실시형태에 따르면, 클록 신호(CK)의 로우 레벨 시간(TL)이 제2 지연 시간(Td2) 보다 더 길어지게 되면, 클록 신호(CK)의 주파수가 증가하기 시작한다. 이는 가변 주파수 발진 회로(10)의 하한 주파수를 제2 지연 시간(Td2)에 의해 설정할 수 있다는 것을 의미한다. 예를 들어, 클록 신호(CK)의 듀티 사이클이 50%인 경우, 하한 주파수를 1.5 MHz로 설정하기 위하여, 제2 지연 시간(Td2)을 333 ns로 설정한다. 1.5 MHz의 주기는 약 666 ns이므로, 하이 레벨 시간과 로우 레벨 시간은 각각 333 nS이다. 따라서, 제2 지연 시간(Td2)을 333 ns로 설정함으로써, 클록 신호(CK)가 1.5 MHz 아래로 떨어질 때, 로우 레벨 시간(TL)이 333 ns 이상이 되어, 다운 신호(DOWN)이 리셋되고, 업 신호(UP)가 세트됨으로써, 1.5 MHz의 하한 주파수를 증가시킬 수 있다.

클록 신호(CK)의 듀티 사이클이 50% 이외의 경우에는, 제2 지연 시간(Td2)을 하한 주파수에 있어서의 클록 신호(CK)의 로우 레벨 시간(TL)과 동일하게 설정할 수 있다.

본 실시형태에 따르면, 제1 검출 회로(30)와 제2 검출 회로(40) 즉, D형 플립플롭 회로가, 클록 신호(CK)의 상승시에 데이터 단자(D)의 상태가 판독되도록, 동작하기 때문에, 클록 신호(CK)의 로우 레벨 시간을 제1 및 제2 지연 시간(Td1 및 Td2)과 비교한다. 클록 신호(CK)의 하강시에 데이터를 판독하는 경우에는, 클록 신호(CK)의 하이 레벨 시간을 제1 및 제2 지연 시간(Td1 및 Td2)과 비교할 수 있다.

또한, 본 실시형태에 따르면, 가변 주파수 발진 회로(10)의 제어 신호로서, 다운 신호(DOWN)와 업 신호(UP)를 입력하는 반면에, 이 2개의 신호를 하나의 UP/DOWM 신호로 결합할 수 있다. 이 경우에, UP/DOWN 신호가 하이 레벨인 경우에 업 동작을 수행할 수 있고, UP/DOWN 신호가 로우 레벨인 경우에 다운 동작을 수행할 수 있다.

다운 신호(DOWN) 및 업 신호(UP)인 2개의 신호를 이용하는 경우, 다운 신호(DOWN)와 업 신호(UP)가 동일한 레벨이 되는 경우에, 현재의 주파수를 유지하기 위하여 업 동작과 다운 동작을 정지시킬 수 있다.

따라서, 본 실시형태의 발진 회로에 있어서, 발진 주파수는 정해진 하한 주파수(예를 들어, 1.5 MHz)와 정해진 상한 주파수(예를 들어, 2.5 MHz) 사이를 연속적으로 왕복한다. 그 결과, 무선 송/수신 회로에서 발진 회로를 DC-DC 컨버터의 스위칭 클록 신호를 생성하는데 이용하는 경우, 예를 들어, 스위칭 주파수에 의해 생성되는 노이즈는 넓은 주파수 범위에 걸쳐서 연속적으로 분산된다. 따라서, 스위칭 주파수는 무선 송/수신 회로에 사용되는 특정 주파수에만 잠시 영향을 주므로, 스위칭 노이즈는 실질적으로 수용가능한 레벨들로 현저하게 감소될 수 있다.

도 7은 도 4의 제1 및 제2 지연 회로(50 및 60)의 블록도이다. 제1 지연 회로(50)는 지연 회로(51)와 지연 회로(52)의 직렬 접속을 포함한다. 제2 지연 회로(60)는 지연 회로(61) 내지 지연 회로(64)의 직렬 접속을 포함한다. 이러한 지연 회로들(51, 52, 및 61∼64) 각각의 지연 시간(Td)을, 후술되는 이유로 인해, 클록 신호(CK)의 하이 레벨 시간 또는 로우 레벨 시간 중 가장 짧은 시간의 1/2이하가 되도록 설정한다.

도 8는 도 7의 지연 회로(51, 52, 및 61∼64)(동일한 구성을 가짐) 각각의 회로도이다. 이하, 대표적인 예로서 지연 회로(51)의 구성 및 동작을 설명한다. 지연 회로(51)는 정전류 인버터 회로(511), 인버터 회로(512) 및 커패시터(C51)를 포함한다. 정전류 인버터 회로(511)의 입력에는 클록 신호(CK)가 공급된다. 정전류 인버터 회로(511)의 출력과 접지 단자(GND) 사이에는 커패시터(C51)가 접속된다. 또한 출력은 인버터 회로(512)의 입력에 접속되며, 이 인버터 회로(512)의 출력은 지연된 클록 신호(CK51)를 생성한다. 정전류 인버터 회로(511)는, 출력에 소스 전류를 공급하는 전류원(IH)과 싱크 전류를 공급하는 전류원(IL)을 포함하므로, 커패시터(C51)를 정전류에 의해 충방전시킬 수 있다. 전류원(IH)과 전류원(IL)은 동일한 전류값을 가진다. 인버터 회로(512)의 입력 임계 전압을 전원 전압(Vdd)의 1/2이 되도록 설정한다.

도 9는 지연 회로(51)에 입력되는 클록 신호(CK)에 관한 도 8의 지연 회로(51)의 동작의 타이밍 차트이다. 클록 신호(P1)의 하이 및 로우 레벨 시간이 지연 시간 (Td)보다 충분히 더 긴 경우에, 일단 클록 신호(P1)가 하이 레벨이 되면, 정전류 인버터 회로(511)의 출력 전압(VC)은 하이 레벨로부터 로우 레벨로 변화하기 쉽다. 그러나, 커패시터(C51)가 전원 전압(Vdd)까지 충전되어 있으므로, 출력 전압(VC)은 도 9에 도시된 바와 같이, 전류원(IL)과 커패시터(C51)의 정전용량(capacitance)에 의해 결정되는 경사로 직선적으로 감소한다.

출력 전압(VC)이 전원 전압(Vdd)의 1/2까지 저하되면, 인버터 회로(512)의 출력 즉, 지연 클록 신호(CK51)는 반전되어 하이 레벨이 된다. 클록 신호(P1)의 하이 레벨로의 상승과 지연 클록 신호(CK51)의 하이 레벨로의 상승 사이의 시간이 지연 회로(51)의 지연 시간(Td)이다. 그 후, 정전류 인버터 회로(511)의 출력 전압(VC)은 접지 전위(GND)에 도달할 때까지 더 저하된다.

클록 신호(P1)가 로우 레벨이 되면, 전류원(IH)에 의해 커패시터(C51)가 충전된다. 그 후, 출력 전압(VC)은 전류원(IH)과 커패시터(C51)의 정전용량에 의해 결정되는 경사로 직선적으로 상승한다. 출력 전압(VC)이 전원 전압(Vdd)의 1/2까지 도달할 때, 인버터 회로(512)의 출력이 반전되어, 지연 클록 신호(CK51)가 로우 레벨이 된다. 전류원(IH)과 전류원(IL)의 전류값은 동일한 전류값을 갖기 때문에, 클록 신호(P1)가 로우 레벨이 되는 것과 지연 클록 신호(CK51)가 로우 레벨이 되는 것 사이의 시간은 지연 시간(Td)과 동일하다. 따라서, 지연 클록 신호(CK51)의 하이 및 로우 레벨 시간 각각은, 일점쇄선에 의해 표시된 바와 같이, 클록 신호(CK)와 동일한 시간을 유지한다.

클록 신호(P2)의 하이 및 로우 레벨 시간이 각각 지연 시간(Td)의 2배인 경우에, 타이밍 차트로부터 알 수 있는 바와 같이, 클록 신호(P2)의 하이 레벨 및 로우 레벨의 기간 내에 정전류 인버터 회로(511)의 출력 전압(VC)이 GND 및 전원 전압(Vdd)에 도달하기 때문에, 지연 클록 신호(CK51)의 하이 및 로우 레벨 시간은 변화하지 않는다.

그러나, 클록 신호(P3)의 하이 및 로우 레벨 시간이 각각 지연 시간(Td)의 2배 이하가 되는 경우, 정전류 인버터 회로(511)의 출력 전압(VC)이 접지 전위(GND)에 도달하기 전에, 하이 레벨 기간이 종료하고, 로우 레벨 기간이 시작된다. 그 결과, 지연 클록 신호(CK51)의 하이 레벨 시간이 클록 신호(P3)의 하이 레벨 시간 보다 더 짧아지게 된다. 또한, 클록 신호(P4 및 P5)의 하이 및 로우 레벨 시간이 더 짧아지는 경우에도, 지연 회로를 통하여 획득된 지연 클록 신호(CK51)의 하이 레벨은 매우 짧아지게 되거나, 심지어 너무 짧아서 하이 레벨 신호가 출력되지 않는다.

따라서, 본 실시형태에 따르면, 모든 지연 회로(51 내지 64)의 최대 지연 시간을, 하이 레벨 또는 로우 레벨의 가장 짧은 시간의 1/2이 되도록 설정한다. 이러한 방식으로, 제1 및 제2 지연 회로(50 및 60)의 출력 신호 즉, 제1 지연 클록 신호(CK1) 및 제2 지연 클록 신호(CK2)는 원래의 클록 신호(CK)의 시간과 동일한 하이 레벨 시간 및 로우 레벨 시간을 유지할 수 있다.

도 10a는 제1 변형예에 따른 지연 회로의 블록도이며, 여기서 제2 지연 회로(60)의 일부에 제1 지연 회로(50)의 일부가 제공된다. 제1 지연 회로(50)는 파선으로 둘러싸인 지연 회로(51 및 52)를 포함한다. 제2 지연 회로(60)는 일점쇄선으로 둘러싸인 지연 회로(51, 61, 61, 및 63)를 포함한다. 따라서, 지연 회로(51)는 제1 지연 회로(50)와 제2 지연 회로(60)에 의해 공유된다.

도 10b는 제2 변형예의 블록도이며, 여기서 제2 지연 회로(60)의 일부를 제1 지연 회로(50) 전체에 제공한다. 제1 지연 회로(50)는 파선으로 둘러싸인 지연 회로(51 및 52)를 포함한다. 일점쇄선으로 둘러싸인 제2 지연 회로(60)는, 제1 지연 회로(50) 및 이 지연 회로(50)에 연결된 지연 회로(61 및 62)의 직렬 접속을 포함한다. 따라서, 제1 지연 회로(50)를 제2 지연 회로(60)의 일부로서 이용함으로써, 제2 지연 회로(60)의 사이즈를 감소시킬 수 있다.

전술한 바와 같이, 본 발명의 실시형태에 따르면, DC-DC 컨버터의 스위칭 주파수를, 미리 정해진 하한 주파수와 미리 정해진 상한 주파수 사이에서, 연속적으로 변경시키므로, 스위칭 노이즈를 미리 정해진 주파수 범위 내에 연속적으로 분산시킬 수 있다. 따라서, 스위칭 노이즈는 무선 송/수신 회로에서 사용되는 특정한 주파수에 영향을 주는 주파수를 예를 들어, 단지 잠시 가지므로, 스위칭 노이즈의 영향을 실질적으로 수용가능한 레벨까지 크게 감소시킬 수 있다. 그 결과, DC-DC 컨버터와 무선 송/수신 회로를 동일한 반도체 장치에 탑재할 수 있다.

또한, 하한 주파수와 상한 주파수를 설정하는데 미리 정해진 지연 시간을 각각 가지는 2개의 지연 회로를 이용했기 때문에, 기준 클록 신호 발생 회로 또는 CPU와 같은 특별한 제어 회로가 불필요하게 되어, 회로를 단순화시킬 수 있다. 지연 회로는 커패시터의 충방전 시간에 기초한 지연 회로의 간단한 구성에 의해 더 단순화된다.

본 발명의 예시적인 실시형태를 특수한 정도에 따라 설명하였지만, 본 발명은 첨부된 청구범위의 사상 및 범위 내에 포함되는 개시된 설계로부터의 모든 변경 및 변형을 포함하도록 의도된다.

본 출원은 2008년 9월 16일자로 출원된 일본 우선권 주장 출원 제2008-236402호에 기초하며, 이 전체 내용은 참고로 여기에 통합되어 있다.

Claims

발진 회로로서,
주파수가 하한 주파수와 상한 주파수 사이를 연속적으로 변화하면서 왕복하며, 업신호에 응답하여 주파수가 상승하고, 다운 신호에 응답하여 주파수가 저하하는 클록 신호를 생성하도록 구성되는 가변 주파수 발진 회로;
상기 가변 주파수 발진 회로로부터 출력되는 상기 클록 신호를 제1 지연 시간 만큼 지연시킴으로써 제1 지연 클록 신호를 출력하도록 구성되는 제1 지연 회로;
상기 클록 신호를 상기 제1 지연 시간 보다 더 긴 제2 지연 시간 만큼 지연시킴으로써 제2 지연 클록 신호를 출력하도록 구성되는 제2 지연 회로;
상기 클록 신호와 상기 제1 지연 클록 신호를 비교하여, 상기 클록 신호의 하이 레벨 또는 로우 레벨의 지속 시간이 상기 제1 지연 시간 이하인 것을 검출하도록 구성되는 제1 검출 회로;
상기 클록 신호와 상기 제2 지연 클록 신호를 비교하여, 상기 클록 신호의 하이 레벨 또는 로우 레벨의 지속 시간이 상기 제2 지연 시간 이상인 것을 검출하도록 구성되는 제2 검출 회로; 및
상기 제1 검출 회로로부터의 출력 신호 및 상기 제2 검출 회로로부터의 출력 신호에 기초하여, 상기 업신호와 상기 다운 신호를 출력하도록 구성되는 업/다운 제어 회로를 포함하며,
상기 업/다운 제어 회로는, 상기 제1 검출 회로가 상기 클록 신호의 하이 레벨 또는 로우 레벨의 지속 시간이 상기 제1 지연 시간 이하인 것을 검출한 경우, 상기 다운 신호를 상기 가변 주파수 발진 회로에 출력하며,
상기 업/다운 제어 회로는, 상기 제2 검출 회로가 상기 클록 신호의 하이 레벨 또는 로우 레벨의 지속 시간이 상기 제2 지연 시간 이상인 것을 검출한 경우, 상기 업신호를 상기 가변 주파수 발진 회로에 출력하는 것인 발진 회로.
제1항에 있어서, 상기 제1 지연 회로 및 상기 제2 지연 회로 각각은, 상기 클록 신호의 하이 레벨 또는 로우 레벨 중 가장 짧은 지속 시간의 1/2보다 짧은 지연 시간을 각각 가지는 복수의 지연 회로의 직렬 접속을 포함하는 것인 발진 회로.
제2항에 있어서, 상기 복수의 지연 회로 각각은, 커패시터를 포함하며, 상기 지연 시간은, 상기 커패시터의 충/방전 시간에 의해 결정되는 것인 발진 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 지연 회로의 일부는, 상기 제1 지연 회로의 일부 또는 전부에 의해 제공되는 것인 발진 회로.
제1항에 있어서, 상기 제1 검출 회로는, 데이터 단자에 상기 제1 지연 클록 신호가 공급되고 클록 단자에 상기 클록 신호가 공급되는 D형 플립플롭 회로를 포함하며, 상기 제1 검출 회로의 출력 신호는 상기 D형 플립플롭 회로의 출력 단자에서 획득되는 것인 발진 회로.
제1항에 있어서, 상기 제2 검출 회로는, 데이터 단자에 상기 제2 지연 클록 신호를 반전시킴으로써 획득된 신호가 공급되고, 클록 단자에 상기 클록 신호가 공급되는 D형 플립플롭 회로를 포함하며, 상기 제2 검출 회로의 출력 신호는 상기 D형 플립플롭 회로의 출력 단자에서 획득되는 것인 발진 회로.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 클록 신호는 50%의 듀티 사이클을 가지는 것인 발진 회로.
제7항에 있어서, 상기 제1 지연 시간은 상기 상한 주파수의 주기의 1/2에서 설정되며, 상기 제2 지연 시간은 상기 하한 주파수의 주기의 1/2에서 설정되는 것인 발진 회로.
제1항 내지 제8항 중 어느 한 항에 기재된 발진 회로에 의해 출력되는 클록 신호를 스위칭 트랜지스터를 온 또는 오프시키기 위한 온/오프 신호로서 이용하는 DC-DC 컨버터.
제9항에 있어서, 상기 DC-DC 컨버터는 무선 송신 회로, 무선 수신 회로, 또는 무선 송/수신 회로의 전원으로서 구성되는 것인 DC-DC 컨버터.
제10항에 기재된 DC-DC 컨버터를 구비하는 반도체 장치로서,
상기 DC-DC 컨버터, 상기 무선 송신 회로, 상기 무선 수신 회로 또는 상기 무선 송/수신 회로를 동일한 반도체 장치에 집적하는 반도체 장치.