JPH07135643A

JPH07135643A - 時間軸変換回路

Info

Publication number: JPH07135643A
Application number: JP5283228A
Authority: JP
Inventors: Masaki Tokoi; 雅樹床井; 和博 ▲たか▼竿; Kazuhiro Takasao; Masatoshi Nakano; 雅敏中野; Atsushi Ishizu; 厚石津
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-11-12
Filing date: 1993-11-12
Publication date: 1995-05-23

Abstract

(57)【要約】【目的】本発明はディジタル信号処理回路において、
任意のサンプリング周波数でサンプリングされた信号を
入力し、その信号データを欠落することなく異なるサン
プリング周波数でサンプリングされた信号に変換する時
間軸変換回路に関するもので、非同期２ポートメモリー
などの高価な記憶素子を用いることなく、簡易な構成で
時間軸変換処理を行う回路を提供することを目的とす
る。【構成】入力信号のサンプリング周波数と同じサンプ
リング周波数で動作する可変シフトレジスタ12を設け、
入力と出力のサンプリング周波数の比がｍ：ｎのときに
可変シフトレジスタ12の遅延段数をｍ周期のうちに合計
でｍ−ｎ期間づつ増していくように制御する遅延制御カ
ウンタ13と、可変シフトレジスタ12の出力を出力信号の
クロックで前値ホールドするＤフリップフロップ14とを
備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル信号処理回路
において、入力信号のサンプリング周波数を信号データ
を欠落させることなく、異なるサンプリング周波数に変
換して出力する時間軸変換回路に関するものである。

【０００２】

【従来の技術】近年、映像、音響分野での信号処理のデ
ィジタル化は、半導体技術の進展に伴ってほぼ定着しつ
つある。ディジタル信号処理ではその特性を生かし、ア
ナログ信号処理では得られない、信号波形を時間的に圧
縮、伸長するという時間軸変換処理が頻繁に行われる。
従来の時間軸変換回路としては、例えば「ＭＵＳＥーＮ
ＴＳＣコンバータ」電子技術,1989ー4,pp35,pp43に示さ
れている。

【０００３】図１５は従来の時間軸変換回路のブロック
図を示すものである。図１５において、２０１はあるサ
ンプリング周波数でサンプリングされたディジタル信号
を入力する入力端子、２０２は入力ポートと出力ポート
を独立にもち、読み出し側と書き込み側で独立したアド
レス制御ができる非同期２ポートメモリー、２０３は入
力信号に同期してカウント動作を行う書き込みアドレス
カウンタ、２０４は時間軸変換した後の出力信号と同期
してカウント動作を行う読み出しアドレスカウンタであ
る。

【０００４】２０５は入力信号のサンプリング周波数と
同じ周波数で書き込みアドレスカウンタを駆動するため
の書き込みクロックの入力端子、２０６は出力信号のサ
ンプリング周波数と同じ周波数で読み出しアドレスカウ
ンタを駆動する読み出しクロックの入力端子、２０７は
書き込みアドレスカウンタ２０３の動作を止めるよう制
御する書き込み制御信号の入力端子、２０８は論理和回
路、２０９は時間軸変換され、入力信号とは異なったサ
ンプリング周波数でサンプリングされたディジタル信号
を出力する出力端子である。

【０００５】以上のように構成されたこの従来例の時間
軸変換回路を図１６の時系列図を用いて説明する。い
ま、簡単のため書き込みクロックと読み出しクロックの
周波数比は４：３であるとすると、この従来例における
信号の時系列変化は図１６のようになる。

【０００６】図１６において、（ａ）は入力端子２０５
より入力される書き込みクロック、（ｂ）は非同期メモ
リー２０２に入力される読み出しアドレス、（ｃ）は入
力信号である。（ｄ）は入力端子２０６より入力する読
み出しクロック、（ｅ）は非同期メモリー２０２に入力
される読み出しアドレス、（ｆ）は出力信号である。
（ｇ）は、入力信号（ｃ）を時間方向に圧縮して描き、
Dm (m>>7) まで表したもので、（ｈ）は入力信号（ｇ）
のうち時間軸変換するデータ列(D1〜Dm)のみを非同期メ
モリー２０２に書き込むように制御する書き込み制御信
号を示している。（ｉ）は出力信号（ｆ）を時間方向に
圧縮して描いたもので、時間軸変換された出力データ列
(D1〜Dm)を表している。

【０００７】書き込みクロック（ａ）によって読み出し
アドレスカウンタ２０４が発生する読み出しアドレス
は、（ｂ）のように変化し、このとき入力信号が（ｃ）
のように変化するとすると、アドレス An (n=1,2,3,..
m) にはそれぞれ入力信号データDn (n=1,2,3,..m) が格
納される。一方、書き込みクロックに対し低い周波数の
読み出しクロック（ｄ）によって駆動される読み出しア
ドレス（ｅ）は図のように書き込みアドレス（ｂ）より
も時間的に伸長されたデータ幅をもつ。

【０００８】したがって読み出しアドレス（ｅ）｛An
(n=1,2,3,..m)｝によって読み出される出力信号データ
（ｆ）｛Dn (n=1,2,3,..m)｝も入力信号（ｃ）に対して
時間的に伸長されたデータ幅となる。D1〜Dmのデータ列
としてみた場合、（ｇ）に示される入力データ列による
信号波形は低いクロックレートに時間軸変換され（ｉ）
に示すように時間的に伸長されて出力されることにな
る。

【０００９】

【発明が解決しようとする課題】しかしながら前記のよ
うな従来の構成の時間軸変換回路では、読みだし／書き
込みが独立に行える非同期の２ポートメモリーが必須で
あり、しかも容量として時間軸変換を行うデータ数以上
のワード｛本従来例の場合は m (m>>7) ワード｝が必要
になる。このことは信号処理回路を構成するにあたって
回路規模の著しい増加を招いており、特にＬＳＩ化に際
しては、信号処理回路において大容量のメモリー素子を
組み込むことは不利であり、チップ面積や消費電力の増
大を招いてしまうことが大きな課題となっていた。

【００１０】第１の発明はかかる点に鑑み、入力信号の
サンプリング周波数を、信号データを欠落させることな
く、異なるサンプリング周波数に変換して出力する時間
軸変換回路において、非同期２ポートメモリーなどの記
憶素子を用いずにこれを実現し、信号処理回路の規模お
よびコストを削減することを目的とする。

【００１１】さらに第２の発明は上記目的につけ加え
て、信号のサンプリング周波数が比較的高い場合でも安
定して動作する時間軸変換回路を実現することを目的と
する。

【００１２】さらに第３の発明は上記目的につけ加え
て、入出力信号のクロック位相がどのような状態であっ
ても安定して時間軸変換処理が行える回路を実現するこ
とを目的とする。

【００１３】

【課題を解決するための手段】第１の発明は、第１のサ
ンプリング周波数でサンプリングされたディジタル信号
を入力し、入力信号を所望の期間任意に遅延させる可変
遅延手段と、可変遅延手段の遅延量を制御する信号を発
生する制御信号発生手段と、前記可変遅延手段の出力を
第２のサンプリング周波数のクロックをトリガーにして
前値ホールドする前値ホールド手段を備えた構成であ
る。

【００１４】第２の発明は、第１のサンプリング周波数
でサンプリングされたディジタル信号を入力し、入力信
号を所望の期間任意に遅延させる可変遅延手段と、前記
可変遅延手段の出力を前記第１のサンプリング周波数の
クロックをトリガーとして前値ホールドするＮ−１個
（Ｎは任意の整数）の縦続接続された第１の前値ホール
ド手段と、前記可変手段の出力を第２のサンプリング周
波数のクロックをトリガーとして前値ホールドするＮ個
の縦続接続された第２の前値ホールド手段と、前記縦続
接続された第２の前値ホールド手段Ｎ個のお互いの接続
点Ｎ−１個に前記第１の前値ホールド手段Ｎ−１個の出
力データをロードするＮ−１個のロード手段と、前記可
変遅延手段の遅延量と前記ロード手段のロードのタイミ
ングを制御する制御信号発生手段を備えた構成である。

【００１５】第３の発明は、第１のサンプリング周波数
でサンプリングされたディジタル信号を入力し、入力信
号を所望の期間任意に遅延させる可変遅延手段と、前記
可変遅延手段の出力のＮ個（Ｎは任意の正数）のシリア
ルデータをＮ出力のパラレル信号出力に変換するシリア
ル−パラレル変換手段と、前記Ｎ個のパラレル信号出力
の時間的に最も早い信号の位相をさらに進ませ、時間的
に最も遅い信号の位相をさらに遅らせる位相調整手段
と、前記位相調整したＮ個の信号を多重化して再びシリ
アル信号に変換するパラレル−シリアル変換手段と、パ
ラレル−シリアル変換手段の出力を第２のサンプリング
周波数のクロックをトリガーとして前値ホールドする前
値ホールド手段と、前記可変遅延手段の遅延量と前記シ
リアル−パラレル変換手段およびパラレル−シリアル変
換手段のタイミングを制御する制御信号発生手段を備え
た構成である。

【００１６】

【作用】第１の発明は前記した構成により、非同期２ポ
ートメモリーなどの記憶素子を用いず簡易な構成で、任
意のサンプリングクロックでサンプリングされたディジ
タル信号を、異なるサンプリングクロックの信号へ変換
する時間軸変換処理を行う。

【００１７】第２の発明は前記した構成により、上記の
作用につけ加えて、入出力とも比較的高い周波数の信号
であっても安定して時間軸変換処理を行う。

【００１８】第３の発明は前記した構成により、上記の
作用につけ加えて、入出力のクロック位相の関係がどの
ような場合であっても安定して時間軸変換処理を行う。

【００１９】

【実施例】以下、本発明の第１の実施例について、図面
を参照しながら説明する。図１は本発明の第１の実施例
における時間軸変換回路のブロック図を示すものであ
る。

【００２０】図１において、１１はクロックｆ１によっ
てサンプリングされたディジタル信号を入力する入力端
子、１２はクロックｆ１によって駆動し、遅延段数が可
変であるシフトレジスタ、１３は可変シフトレジスタ１
２の遅延段数を制御する信号を発生する遅延制御カウン
タ、１４はクロックｆ２をクロック入力とするＤフリッ
プフロップ、１５はサンプリングクロックがｆ２に変換
されたディジタル信号を出力する出力端子である。

【００２１】可変シフトレジスタ１２の構成は、例えば
図２のようになる。図において、２１は入力端子、２２
はｌ個の縦続接続されたＤフリップフロップ、２３は遅
延制御カウンタ１３からの制御信号Ｓ１の入力端子、２
４は制御信号の値によって図中の “０”から“ｌ”
（ｌは１以上の整数）まで切り換わるセレクター、２５
は出力信号Ｓ２を出力する端子である。図２より明らか
なように、可変シフトレジスタ１２は制御信号Ｓ１が
“０”のとき入力信号をそのまま出力し、Ｓ１が“ｌ”
のときｌ段のＤフリップフロップを介して出力するよう
動作する。

【００２２】以上のように構成されたこの実施例の時間
軸変換回路の動作を図３の時系列図を用いて説明する。
いま、簡単のため入力クロックｆ１と出力クロックｆ２
の周波数比は４：３であり、クロックｆ１とクロックｆ
２の位相はクロックｆ１の４クロック目の立ち上がりで
揃っているとすると、この実施例における信号の時系列
変化は図３のようになる。

【００２３】図３において、（ａ）は入力信号のサンプ
リングクロックｆ１、（ｂ）は入力端子１１より入力さ
れる入力信号、（ｃ）は可変シフトレジスタ１２の遅延
制御信号Ｓ１、（ｄ）は可変シフトレジスタ１２の出力
信号Ｓ２、（ｅ）はＤフリップフロップ１４のクロック
ｆ２、（ｆ）は出力端子１５からの出力信号である。ま
た（ｇ），（ｈ），（ｉ）はそれぞれ（ｄ），（ｅ），
（ｆ）を時間方向４倍に拡大したものである。

【００２４】クロックｆ１でサンプリングされた入力信
号（ｂ）は、同じくクロックｆ１で駆動される可変シフ
トレジスタ１２に入力される。可変シフトレジスタ１２
では入力信号以外に遅延段数を制御する信号として
（ｃ）に示す信号が入力される。可変シフトレジスタ１
２において、入力信号（ｂ）は制御信号（ｃ）が“０”
のときはそのまま出力されるが、（ｃ）が“１”のとき
は（ｂ）に対してクロックｆ１の１サイクル期間遅延さ
れて出力される。同様に（ｃ）が“２”のときは２サイ
クル期間、“３”のときは３サイクル期間、したがって
（ｃ）が“ｌ”のときはｌサイクル期間遅延されて入力
信号（ｂ）は出力信号（ｄ）に換わる。制御信号（ｃ）
を発生させるための遅延制御カウンタの構成としては、
クロックｆ１の４周期の間に値を１つインクリメントす
るアップカウンタであればよい。

【００２５】可変シフトレジスタの出力信号（ｄ）はＤ
フリップフロップ１４において、クロックｆ２によって
サンプリングし直されて出力信号（ｆ）となる。この様
子を時間方向に拡大してみると（ｇ）に示すデータD1(D
4,D7,..)に対してはデータ確定期間の約１／３のところ
を（ｈ）に示すクロックｆ２によって前値ホールドし、
同様にデータD2(D5,D8,..)に対してはデータ確定期間の
約２／３のところ、データD3(D6,D9,..)に対してはデー
タ確定期間の最終部をそれぞれ前値ホールドし、クロッ
クｆ２でのサンプリングデータとして出力信号（ｉ）が
得られる。

【００２６】このようにクロックｆ１でサンプリングさ
れた入力信号（ｂ）はデータ列の連続性を保ったままク
ロックｆ２でサンプリングされた出力信号（ｆ）に変換
される。

【００２７】図４は、入力クロックｆ１と出力クロック
ｆ２の周波数比が５：３の場合の時系列図である。図４
において、（ａ）は入力信号のサンプリングクロックｆ
１、（ｂ）は入力端子１１より入力される入力信号、
（ｃ）は可変シフトレジスタ１２の遅延制御信号Ｓ１
１、（ｄ）は可変シフトレジスタ１２の出力信号Ｓ１
２、（ｅ）はＤフリップフロップ１４のクロックｆ２、
（ｆ）は出力端子１５からの出力信号である。

【００２８】クロックｆ１でサンプリングされた入力信
号（ｂ）は同じくクロックｆ１で駆動される可変シフト
レジスタ１２に入力される。可変シフトレジスタ１２で
は入力信号以外に遅延段数を制御する信号として（ｃ）
に示す信号が入力され、出力として（ｄ）に示す信号が
得られる。制御信号（ｃ）を発生させるための遅延制御
カウンタの構成としては、クロックｆ１の３周期と２周
期ごとに値をインクリメント、即ち、５周期の間に合計
で値を２インクリメントするアップカウンタであればよ
い。可変シフトレジスタの出力信号（ｄ）はＤフリップ
フロップ１４において、クロックｆ２によってサンプリ
ングし直されて出力信号（ｆ）となる。

【００２９】以上のようにこれら実施例によれば、可変
シフトレジスタを設け、それを適切なタイミングで制御
することにより、非同期２ポートメモリーなどの記憶素
子を用いずに簡易な構成で、入力信号のデータを欠落さ
せることなく異なるサンプリング周波数の信号に変換す
ることをができる。

【００３０】なお、本実施例では入出力のサンプリング
周波数の比を４：３または５：３としたが、ｍ：ｎ（ｍ
＞ｎ；ｍ，ｎは正数）であればよく、その場合、図３
（ｃ）または図４（ｃ）に示す遅延制御カウンタの出力
信号Ｓ１は、クロックｆ１のｍ周期のうちに、合計で
（ｍ−ｎ）値をインクリメントするように動作すること
になる。

【００３１】また、入出力のクロックの位相については
特定のタイミングで揃っている例を示したが、図３の
（ｇ），（ｈ），（ｉ）に示すように、クロックｆ１で
サンプリングされた信号をクロックｆ２のタイミングで
前値ホールドする際に、セットアップ時間・ホールド時
間等の必要な条件を満たしているならば、これらの実施
例の限りではない。さらにこれら実施例の可変シフトレ
ジスタは、ｌ段の縦続したＤフリップフロップのそれぞ
れの入力信号をｌ入力セレクタで制御信号に応じて切り
換える構成としたが、遅延量が可変となる構成のもので
あればどのようなものでもよい。

【００３２】図５は本発明の第２の実施例における時間
軸変換回路のブロック図を示すものである。図５におい
て、３１はクロックｆ１によってサンプリングされたデ
ィジタル信号を入力する入力端子、３２はクロックｆ１
によって駆動し、遅延段数が可変である可変シフトレジ
スタ、３３，３４はクロックｆ１をクロック入力とする
Ｄフリップフロップ、３５〜３７はクロックｆ２をクロ
ック入力とするＤフリップフロップ、３８，３９はそれ
ぞれＤフリップフロップ３６，３７の入力にＤフリップ
フロップ３３，３４の出力をロードするための切り換え
器、４０は可変シフトレジスタ３２および切り換え器３
８，３９を制御する信号を発生する制御信号発生カウン
タ、４１は出力端子である。

【００３３】以上のように構成されたこの実施例の時間
軸変換回路の動作を図６の時系列図を用いて説明する。
いま、簡単のため入力クロックｆ１と出力クロックｆ２
の周波数比は４：３であり、クロックｆ１とクロックｆ
２の位相はクロックｆ１の４クロック目の立ち上がりで
揃っているとすると、この実施例における信号の時系列
変化は図６のようになる。

【００３４】図６において、（ａ）は入力信号のサンプ
リングクロックｆ１、（ｂ）は入力端子３１より入力さ
れる入力信号、（ｃ）は可変シフトレジスタ３２の遅延
制御信号Ｓ１１、（ｄ）は可変シフトレジスタ３２の出
力信号Ｓ１２、（ｅ）はＤフリップフロップ３３の出力
信号Ｓ１３、（ｆ）はＤフリップフロップ３４の出力信
号Ｓ１４、（ｇ）は切り換え器３８，３９を制御するロ
ード制御信号Ｓ１５、（ｈ）はＤフリップフロップ３５
〜３７のクロックｆ２、（ｉ）は出力端子４１からの出
力信号である。

【００３５】クロックｆ１でサンプリングされた入力信
号（ｂ）は、同じくクロックｆ１で駆動される可変シフ
トレジスタ３２に入力される。可変シフトレジスタ３２
では入力信号以外に遅延段数を制御する信号として
（ｃ）に示す信号が入力される。可変シフトレジスタの
動作は第１の実施例における可変シフトレジスタ１２と
同様であり、可変シフトレジスタ３２の出力信号は
（ｄ）に示すデータ列になる。（ｅ），（ｆ）はそれぞ
れ信号（ｄ）をクロックｆ１の１サイクル期間、２サイ
クル期間遅延した信号となる。

【００３６】したがってクロックｆ１の３サイクル目に
は（ｆ），（ｅ），（ｄ）、即ち、図５における信号Ｓ
１４，Ｓ１３，Ｓ１２の値は、それぞれD1,D2,D3にな
る。その瞬間（ｇ）に示す切り換え器３８，３９のロー
ド制御信号Ｓ１５は“０”から“１”になり、これによ
ってＤフリップフロップ３７，３６，３５の入力信号値
もそれぞれD1,D2,D3にすげ替えられる。次にクロックｆ
１の４サイクル目にはＳ１５は再び“０”となり、これ
によってＤフリップ３７，３６，３５は単純に縦続接続
されたかたちをとり、出力端子４１からは信号値D1,D2,
D3がクロックｆ２に同期してシリアルに出力される。

【００３７】以降この動作はクロックｆ１の７サイクル
目、１１サイクル目．．と繰り返され、出力信号は
（ｉ）に示すように入力信号（ｂ）がデータ列の連続性
を保ったままクロックｆ２でサンプリングし直された信
号を出力することなる。

【００３８】図７は図６における（ｄ）〜（ｉ）につい
て、（ｇ）が“１”となるデータロード期間だけを拡大
したものである。図７の（ｄ）〜（ｉ）は、そのまま図
６の（ｄ）〜（ｉ）の拡大図を示している。この実施例
の構成ではサンプリングクロックｆ１周期のデータ列
を、サンプリングクロックｆ２によって前値ホールドす
る必要があるのは図７に示したデータロード期間に限ら
れる。したがって入力信号の有効データ幅に対して、ク
ロックｆ２はいつも同じ位置でデータを前値ホールドで
きる。

【００３９】これは第１の実施例の説明における図３の
（ｇ）〜（ｉ）で、入力データの有効データ幅を種々の
位置で前値ホールドする必要があったことと比較する
と、本実施例ではデータ幅が狭い、すなわちクロック周
波数がデバイスの応答能力に対して比較的高い場合にも
安定して時間軸変換処理が行えることを示している。

【００４０】以上のようにこの実施例によれば、可変シ
フトレジスタ以降の信号を複数個まとめて一定の周期で
クロックｆ２で駆動するＤフリップフロップの入力にロ
ードすることにより、信号の有効データ幅に対して常に
一定の位置を出力信号のクロックｆ２で前値ホールドで
き、第１の実施例に対して比較的高い周波数でも安定し
て時間軸変換処理を行うことができる。

【００４１】図８は本発明の第３の実施例における時間
軸変換回路のブロック図を示すものである。図８におい
て、５１はクロックｆ１によってサンプリングされたデ
ィジタル信号を入力する入力端子、５２はクロックｆ１
によって駆動し、遅延段数が可変である可変シフトレジ
スタ、５３〜５５はクロックｆ１をクロック入力とする
Ｄフリップフロップ、５６〜５９はクロックｆ２をクロ
ック入力とするＤフリップフロップ、６０〜６２はそれ
ぞれＤフリップフロップ５７〜５９の入力にＤフリップ
フロップ５３〜５５の出力をロードするための切り換え
器、６３は可変シフトレジスタ５２および切り換え器６
０〜６２を制御する信号を発生する制御信号発生カウン
タ、６４は出力端子である。

【００４２】また図８おいて、５３〜５５はｎ−１個の
縦続接続されるＤフリップフロップのうち、それぞれ入
力側から１，２，ｎ−１番目を示し、５６〜５８，６０
〜６２は交互に縦続接続されるｎ−１個のＤフリップフ
ロップと切り換え器の入力側からそれぞれ１，２，ｎ−
１番目を示している。

【００４３】以上のように構成されたこの実施例の時間
軸変換回路の動作を図９の時系列図を用いて説明する。
いま入力クロックｆ１と出力クロックｆ２の周波数比は
ｍ：ｎ（ｍ＞ｎ；ｍ，ｎは正数）であり、クロックｆ１
のｎ＋１クロック目の立ち上がりエッジとクロックｆ２
の立ち上がりエッジが揃っているとすると、この実施例
における信号の時系列変化は図９のようになる。

【００４４】図９において、（ａ）は入力信号のサンプ
リングクロックｆ１、（ｂ）は入力端子５１より入力さ
れる入力信号、（ｃ）は可変シフトレジスタ５２の遅延
制御信号Ｓ２１、（ｄ）は可変シフトレジスタ５２の出
力信号Ｓ２２、（ｅ）はＤフリップフロップ５３の出力
信号Ｓ２３、（ｆ）はＤフリップフロップ５５の出力信
号Ｓ２４、（ｇ）は切り換え器６０〜６２を制御するロ
ード制御信号Ｓ２５、（ｈ）はＤフリップフロップ５６
〜５９のクロックｆ２、（ｉ）は出力端子６４からの出
力信号である。

【００４５】クロックｆ１でサンプリングされた入力信
号（ｂ）は、同じくクロックｆ１で駆動される可変シフ
トレジスタ５２に入力される。可変シフトレジスタ５２
では入力信号以外に遅延段数を制御する信号として
（ｃ）に示す信号が入力される。可変シフトレジスタ５
２の動作は第１の実施例における可変シフトレジスタ１
２と同様であり、可変シフトレジスタ５２の出力信号は
（ｄ）に示すデータ列になる。（ｅ），（ｆ）はそれぞ
れ信号（ｄ）をクロックｆ１の１サイクル期間、ｎ−１
サイクル期間遅延した信号となる。したがってクロック
ｆ１のｎサイクル目には（ｆ），（ｅ），（ｄ）すなわ
ち図８における信号Ｓ２４，Ｓ２３，Ｓ２２の値はそれ
ぞれD1,Dn-1,Dnになる。その瞬間（ｇ）に示す切り換え
器６０〜６２のロード制御信号Ｓ２５は“０”から
“１”になり、これによってＤフリップフロップ５９，
５７，５６の入力信号値もそれぞれD1,Dn-1,Dnにすげ替
えられる。

【００４６】次にクロックｆ１のｎ＋１サイクル目には
Ｓ２５は再び“０”となり、これによってＤフリップ５
６〜５９は単純に縦続接続されたかたちをとり、出力端
子６４からは信号値D1,D2,...,Dnがクロックｆ２に同期
してシリアルに出力される。以降この動作はクロックｆ
１のｍ＋ｎサイクル目、２ｍ＋ｎサイクル目．．と繰り
返され、出力信号は（ｉ）に示すように入力信号（ｂ）
がデータ列の連続性を保ったままクロックｆ２でサンプ
リングし直された信号を出力することなる。

【００４７】以上のようにこの実施例によれば、入力信
号のクロック周波数と出力信号のクロック周波数の比率
がｍ：ｎである場合に、可変シフトレジスタ５２の遅延
量をクロックｆ１のｍ周期ごとにｍ−ｎづつ増加させ、
可変シフトレジスタ以降の信号をクロックｆ１のｍ周期
ごとにｎ個づつ、クロックｆ２で駆動する縦続接続され
たｎ個のＤフリップフロップのそれぞれの入力にロード
することにより、任意の比率ｍ：ｎで時間軸変換処理を
行うことができる。

【００４８】なお、これらの実施例においては、入出力
のクロックの位相についてクロックｆ１とクロックｆ２
の立ち上がりエッジが特定のタイミングで揃っている場
合を示したが、クロックｆ１でサンプリングされた信号
をクロックｆ２のタイミングで前値ホールドする際、す
なわち図７の（ｄ），（ｅ），（ｆ）と（ｈ）の関係が
デバイスのセットアップ時間・ホールド時間等の必要な
条件を満たしているならばこれら実施例の限りではな
い。

【００４９】図１０は本発明の第４の実施例における時
間軸変換回路のブロック図を示すものである。図１０に
おいて、７１はクロックｆ１によってサンプリングされ
たディジタル信号を入力する入力端子、７２はクロック
ｆ１によって駆動し、遅延段数が可変である可変シフト
レジスタ、７３〜８０はクロックｆ１をクロック入力と
するＤフリップフロップ、８１〜８３はＤフリップフロ
ップ７５〜７７の出力をホールドするための切り換え
器、８４はＤフリップフロップ７５，７８，８０からの
入力を切り換えて出力する切り換え器、８５は可変シフ
トレジスタ７２と切り換え器８１〜８４を制御する信号
を発生する制御信号発生回路、８６はクロックｆ２をク
ロック入力とするＤフリップフロップ、８７は出力端子
である。また８８はシリアル−パラレル変換部、８９は
位相調整部、切り換え器８４はパラレル−シリアル変換
部として動作する。

【００５０】以上のように構成されたこの実施例の時間
軸変換回路の動作を図１１の時系列図を用いて説明す
る。いま、簡単のため入力クロックｆ１と出力クロック
ｆ２の周波数比は４：３であり、クロックｆ１とクロッ
クｆ２の位相はクロックｆ１の４クロック目の立ち上が
りで揃っているとすると、この実施例における信号の時
系列変化は図１１のようになる。

【００５１】図１１において、（ａ）は入力信号のサン
プリングクロックｆ１、（ｂ）は入力端子７１より入力
される入力信号、（ｃ）は可変シフトレジスタ７２の遅
延制御信号Ｓ３１、（ｄ）は可変シフトレジスタ７２の
出力信号Ｓ３２、（ｅ）はＤフリップフロップ７３の出
力信号Ｓ３３、（ｆ）はＤフリップフロップ７４の出力
信号Ｓ３４、（ｇ）は切り換え器８１〜８３を制御する
ロード制御信号Ｓ３５、（ｈ）はＤフリップフロップ７
５の出力信号Ｓ３６、（ｉ）はＤフリップフロップ７８
の出力信号Ｓ３７、（ｊ）はＤフリップフロップ８０の
出力信号Ｓ３８、（ｋ）はＤフリップフロップ８６のク
ロックｆ２、（ｌ）は切り換え器８４の制御信号Ｓ３
９、（ｍ）は切り換え器８４の出力信号Ｓ４０、（ｎ）
は出力端子８７からの出力信号である。

【００５２】クロックｆ１でサンプリングされた入力信
号（ｂ）は、同じくクロックｆ１で駆動される可変シフ
トレジスタ７２に入力される。可変シフトレジスタ７２
では入力信号以外に遅延段数を制御する信号として
（ｃ）に示す信号が入力される。可変シフトレジスタの
動作は第１の実施例における可変シフトレジスタ１２と
同様であり、可変シフトレジスタ７２の出力信号は
（ｄ）に示すデータ列になる。（ｅ），（ｆ）はそれぞ
れ信号（ｄ）をクロックｆ１の１サイクル期間、２サイ
クル期間遅延した信号となる。

【００５３】したがってクロックｆ１の３サイクル目に
は（ｆ），（ｅ），（ｄ）すなわち図１０における信号
Ｓ３４，Ｓ３３，Ｓ３２の値はそれぞれD1,D2,D3にな
る。その瞬間（ｇ）に示す切り換え器８１〜８３のロー
ド制御信号Ｓ３５は“０”から“１”になり、これによ
ってＤフリップフロップ７７，７６，７５の入力信号値
もそれぞれD1,D2,D3になる。

【００５４】次にクロックｆ１の４サイクル目にはＳ３
５は再び“０”となり、これによってＤフリップ７７，
７６，７５はそれぞれ出力が入力に接続された閉ループ
回路となって、信号値D1,D2,D3は次にロード信号が
“１”になるまでそのままホールドされる。Ｄフリップ
フロップ７６，７７の出力はそれぞれクロックｆ１の１
サイクル期間、２サイクル期間遅延されるので、信号Ｓ
３６，Ｓ３７，Ｓ３８はそれぞれ（ｈ），（ｉ），
（ｊ）に示すデータ列となる。

【００５５】切り換え器８４では制御信号発生回路８５
より（ｌ）に示す切り換え制御信号Ｓ３９が入力され、
それにしたがって３つの入力信号のうち一つを選択して
出力し、（ｍ）に示す出力信号Ｓ４０が得られる。切り
換え器８４の出力信号Ｓ４０はＤフリップフロップ８６
において、最終的にクロックｆ２によって前値ホールド
され、出力端子８７からは（ｎ）に示す出力信号が得ら
れる。このように入力信号（ｂ）はデータ列の連続性を
保ったままクロックｆ２でサンプリングし直されて出力
信号（ｎ）となる。

【００５６】図１２は図１１における（ａ），（ｈ）〜
（ｍ）について、クロックｆ１の３クロック目からを時
間軸方向２倍に拡大したものである。図１２において
（ａ）は入力信号のサンプリングクロックｆ１、（ｂ）
はＤフリップフロップ７５の出力信号Ｓ３６、（ｃ）は
Ｄフリップフロップ７８の出力信号Ｓ３７、（ｄ）はＤ
フリップフロップ８０の出力信号Ｓ３８、（ｅ）はＤフ
リップフロップ８６のクロックｆ２、（ｆ）は切り換え
器８４の制御信号Ｓ３９、（ｇ）は切り換え器８４の出
力信号Ｓ４０を示している。

【００５７】また、（ｈ）はクロックｆ２の立ち上がり
が（ａ）の３クロック目の立ち上がりに揃っている場合
を示し、（ｉ）はその場合の切り換え器８４の制御信号
Ｓ３９、（ｊ）は切り換え器８４の出力信号Ｓ４０を示
している。さらに（ｋ）クロックｆ２の立ち上がりが
（ａ）の４クロック目の立ち上がりに揃っている場合を
示し、（ｌ）はその場合の切り換え器８４の制御信号Ｓ
３９、（ｍ）は切り換え器８４の出力信号Ｓ４０を示し
ている。

【００５８】図１２において明らかなように、この実施
例の構成ではサンプリングクロックｆ２がサンプリング
クロックｆ１に対してどのような位相であっても、
（ｂ），（ｃ），（ｄ）に示す信号の有効データ幅に対
しデータの遷移期間を含まない安定した領域で切り換え
器８４の出力（ｇ），（ｊ），（ｍ）を確定できる。こ
れは図７において、（ｈ）に示すクロックｆ２の立ち上
がり位相によっては入力データの不安定な期間を前値ホ
ールドする可能性があるのに比べ、入力と出力のクロッ
クの位相関係においては特定の制限が一切なくなること
になる。

【００５９】以上のようにこの実施例によれば、入力信
号のデータをある周期毎に分割して多相化し、各相のデ
ータ列に適当な時間差を設けたのち、多重化することに
よって、第２の実施例に比べて入力と出力のクロックの
位相差がどのような状態であっても安定して時間軸変換
処理を行うことができる。

【００６０】図１３は本発明の第５の実施例における時
間軸変換回路のブロック図を示すものである。図１３に
おいて、９１はクロックｆ１によってサンプリングされ
たディジタル信号を入力する入力端子、９２はクロック
ｆ１によって駆動し、遅延段数が可変であるシフトレジ
スタ、９３〜１０３はクロックｆ１をクロック入力とす
るＤフリップフロップ、１０４〜１０７はＤフリップフ
ロップ９６〜９９の出力をホールドするための切り換え
器、１０８はＤフリップフロップ９９，１００，１０
１，１０３からの入力を切り換えて出力する切り換え
器、１０９は可変シフトレジスタ９２と切り換え器１０
４〜１０８を制御する信号を発生する制御信号発生回
路、１１０はクロックｆ２をクロック入力とするＤフリ
ップフロップ、１１１は出力端子である。

【００６１】また図１３おいて９３〜９５はｎ−１個の
縦続接続されるＤフリップフロップのうち、それぞれ入
力側から１，２，ｎ−１番目を示し、１０４〜１０６は
ｎ−１個の縦続接続されるＤフリップフロップ５６〜５
８の入力に接続されるｎ−１個の切り替え器のうち、そ
れぞれ入力側から１，２，ｎ−１番目を示し、９６〜９
８はｎ−１個の切り替え器のに接続されるｎ−１個のＤ
フリップフロップのうち、それぞれ入力側から１，２，
ｎ−１番目を示している。さらに１１２はシリアル−パ
ラレル変換部、１１３は位相調整部、切り換え器１０８
はパラレル−シリアル変換部として動作する。

【００６２】以上のように構成されたこの実施例の時間
軸変換回路の動作を図１４の時系列図を用いて説明す
る。いま入力クロックｆ１と出力クロックｆ２の周波数
比はｍ：ｎ（ｍ＞ｎ；ｍ，ｎは正数）であり、クロック
ｆ１のｎ＋１クロック目の立ち上がりエッジとクロック
ｆ２の立ち上がりエッジが揃っているとすると、この実
施例における信号の時系列変化は図１４のようになる。

【００６３】図１４において（ａ）は入力信号のサンプ
リングクロックｆ１、（ｂ）は入力端子９１より入力さ
れる入力信号、（ｃ）は可変シフトレジスタ９２の遅延
制御信号Ｓ４１、（ｄ）は可変シフトレジスタ９２の出
力信号Ｓ４２、（ｅ）はＤフリップフロップ９５の出力
信号Ｓ４３、（ｆ）は切り換え器１０４〜１０７を制御
するロード制御信号Ｓ４４、（ｇ）はＤフリップフロッ
プ９９の出力信号Ｓ４５、（ｈ）はＤフリップフロップ
１０３の出力信号Ｓ４６、（ｉ）はＤフリップフロップ
１１０のクロックｆ２、（ｊ）は切り換え器１０８の制
御信号Ｓ４７、（ｋ）は切り換え器１０８の出力信号Ｓ
４８、（ｌ）は出力端子１１１からの出力信号である。

【００６４】クロックｆ１でサンプリングされた入力信
号（ｂ）は、同じくクロックｆ１で駆動される可変シフ
トレジスタ９２に入力される。可変シフトレジスタ９２
では入力信号以外に遅延段数を制御する信号として
（ｃ）に示す信号が入力される。可変シフトレジスタの
動作は第１の実施例における可変シフトレジスタ１２と
同様であり、可変シフトレジスタ９２の出力信号は
（ｄ）に示すデータ列になる。（ｅ）は（ｄ）をクロッ
クｆ１のｎ−１サイクル期間遅延した信号となる。した
がってクロックｆ１のｎサイクル目には（ｅ），（ｄ）
すなわち図９における信号Ｓ４３，Ｓ４２の値はそれぞ
れD1,Dnになる。

【００６５】その瞬間、（ｆ）に示す切り換え器１０４
〜１０７のロード制御信号Ｓ４４は“０”から“１”に
なり、これによってＤフリップフロップ９９，９８，９
７，９６の入力信号値はそれぞれD1,D2,Dn-1,Dn にな
る。次に、クロックｆ１のｎ＋１サイクル目にはＳ４４
は再び“０”となり、これによってＤフリップ９９，９
８，９７，９６はそれぞれ出力が入力に接続された閉ル
ープ回路となって信号値D1,D2,Dn-1,Dn は次にロード信
号が“１”になるまでそのままホールドされる。

【００６６】次にＤフリップフロップ９７，９８の出力
はクロックｆ１の１サイクル期間、Ｄフリップフロップ
９６は２サイクル期間遅延される。よって信号Ｓ４５，
Ｓ４６はそれぞれ（ｇ），（ｈ）に示すデータ列とな
る。切り換え器１０８では制御信号発生回路１０９より
（ｊ）に示す切り換え制御信号Ｓ４７が入力され、それ
にしたがってｎ個の入力信号から一つを選択して出力
し、（ｋ）に示す出力信号Ｓ４８が得られる。

【００６７】切り換え器１０８の出力信号Ｓ４８はＤフ
リップフロップ１１０において、最終的にクロックｆ２
によって前値ホールドされ、出力端子１１１からは
（ｌ）に示す出力信号が得られる。このように入力信号
（ｂ）はデータ列の連続性を保ったままクロックｆ２で
サンプリングし直されて出力信号（ｌ）となる。

【００６８】以上のようにこの実施例によれば、入力信
号のクロック周波数と出力信号のクロック周波数の比率
がｍ：ｎである場合に、可変シフトレジスタ９２の遅延
量をクロックｆ１のｍ周期ごとにｍ−ｎづつ増加させ、
可変シフトレジスタ以降の信号をｎ相の信号にして処理
することによって、任意の比率ｍ：ｎで時間軸変換処理
を行うことができる。

【００６９】なお、これらの実施例では、入力データを
一定期間ホールドするための構成として、切り換え器と
Ｄフリップフロップが閉ループを為すもの（図１３の９
９と１０７など）を用いたが、Ｄフリップフロップにホ
ールド期間を１周期とするクロックを入力するなど、同
様の効果が期待できるものであれば実施例の限りではな
い。またｎ相に分割した各信号（図１３の９６〜９９の
各出力）に対し、１相目（図１３の９６の出力）をクロ
ックｆ１の２サイクル期間遅延し、ｎ相目（図１３の９
９の出力）を遅延させず、その他の相をクロックｆ１の
１サイクル期間遅延して多重化切り換え器１０８に入力
したが、切り換え器１０８のタイミング上、齟齬をきた
さない範囲であればどのような遅延量であってもよい。

【００７０】

【発明の効果】以上説明したように第１の発明によれ
ば、任意のサンプリングクロックでサンプリングされた
ディジタル信号を、異なるサンプリングクロックの信号
に変換する時間軸変換回路において、可変シフトレジス
タの段数を適切なタイミングで制御することにより、非
同期２ポートメモリーなどの高価な記憶素子を用いるこ
となく時間軸変換処理を行うことができる。

【００７１】また第２の発明によれば、上記の効果につ
け加えて、上記発明における可変シフトレジスタ以降の
信号を複数個まとめて一定の周期で出力サンプリングク
ロックのＤフリップフロップにロードすることにより、
第１の発明に比べ、入出力信号のクロック周波数が比較
的高い場合であっても安定した時間軸変換処理を行うこ
とができる。

【００７２】さらに第３の発明によれば、上記発明にお
ける可変シフトレジスタ以降の信号をある周期毎に分割
して多相化し、各相のデータ列に適当な時間差を設けた
のち多重化することによって、第２の発明に比べ、入力
と出力のクロックの位相差がどのような状態であっても
安定して時間軸変換処理を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における時間軸変換回路
の構成を示すブロック図

【図２】同実施例における可変シフトレジスタの一構成
例を示したブロック図

【図３】同実施例の動作を説明するための第１の時系列
図

【図４】同実施例の動作を説明するための第２の時系列
図

【図５】本発明の第２の実施例における時間軸変換回路
の構成を示すブロック図

【図６】同実施例の動作を説明するための第１の時系列
図

【図７】同実施例の動作を説明するための第２の時系列
図

【図８】本発明の第３の実施例における時間軸変換回路
の構成を示すブロック図

【図９】同実施例の動作を説明するための時系列図

【図１０】本発明の第４の実施例における時間軸変換回
路の構成を示すブロック図

【図１１】同実施例の動作を説明するための第１の時系
列図

【図１２】同実施例の動作を説明するための第２の時系
列図

【図１３】本発明の第５の実施例における時間軸変換回
路の構成を示すブロック図

【図１４】同実施例の動作を説明するための時系列図

【図１５】従来の時間軸変換回路の構成を示すブロック
図

【図１６】同実施例の動作を説明するための時系列図

【符号の説明】

１２可変シフトレジスタ１３遅延制御カウンタ１４クロックｆ２のＤフリップフロップ２２クロックｆ１のＤフリップフロップ２４切り換え器３２，５２，７２，９２可変シフトレジスタ３３，３４クロックｆ１のＤフリップフロップ３５，３６，３７クロックｆ２のＤフリップフロップ３８，３９切り換え器４０，６３，８５制御信号発生カウンタ５３〜５５クロックｆ１のＤフリップフロップ５６〜５９，８６，１１０クロックｆ２のＤフリップ
フロップ６０，６１，６２切り換え器７３〜８０クロックｆ１のＤフリップフロップ８１，８２，８３，８４切り換え器８８，１１２シリアル−パラレル変換部８９，１１３位相調整部９３〜１０３クロックｆ１のＤフリップフロップ１０４〜１０８切り換え器１０９制御信号発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者石津厚大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】第１のサンプリング周波数でサンプリング
されたディジタル信号を入力し、入力信号を所望の期間
任意に遅延させる可変遅延手段と、前記可変遅延手段の
遅延量を制御する信号を発生する制御信号発生手段と、
前記可変遅延手段の出力を第２のサンプリング周波数の
クロックをトリガーにして前値ホールドする前値ホール
ド手段を備えたことを特徴とする時間軸変換回路。
【請求項２】第１のサンプリング周波数と第２のサンプ
リング周波数の比がｍ：ｎ（ｍ，ｎは任意の正数）の場
合、制御信号発生手段は前記第１のサンプリング周波数
のｍ周期期間のうちに前記可変遅延手段の遅延量を合計
でｍ−ｎ周期分増加させることを特徴とする請求項１記
載の時間軸変換回路。
【請求項３】第１のサンプリング周波数でサンプリング
されたディジタル信号を入力し、入力信号を所望の期間
任意に遅延させる可変遅延手段と、前記可変遅延手段の
出力を前記第１のサンプリング周波数のクロックをトリ
ガーとして前値ホールドするＮ−１個（Ｎは任意の整
数）の縦続接続された第１の前値ホールド手段と、前記
可変手段の出力を第２のサンプリング周波数のクロック
をトリガーとして前値ホールドするＮ個の縦続接続され
た第２の前値ホールド手段と、前記縦続接続された第２
の前値ホールド手段Ｎ個のお互いの接続点Ｎ−１個に前
記第１の前値ホールド手段Ｎ−１個の出力データをロー
ドするＮ−１個のロード手段と、前記可変遅延手段の遅
延量と前記ロード手段のロードのタイミングを制御する
制御信号発生手段を備えたことを特徴とする時間軸変換
回路。
【請求項４】第１のサンプリング周波数と第２のサンプ
リング周波数の比がｍ：ｎ（ｍ，ｎは任意の正数）の場
合、任意の正数Ｎはｎであることを特徴とする請求項３
記載の時間軸変換回路。
【請求項５】第１のサンプリング周波数と第２のサンプ
リング周波数の比がｍ：ｎ（ｍ，ｎは任意の正数）の場
合、制御信号発生手段は前記第１のサンプリング周波数
のｍ周期期間ごとに前記可変遅延手段の遅延量をｍ−ｎ
周期分づつ増加させることを特徴とする請求項３記載の
時間軸変換回路。
【請求項６】第１のサンプリング周波数でサンプリング
されたディジタル信号を入力し、入力信号を所望の期間
任意に遅延させる可変遅延手段と、前記可変遅延手段の
出力のＮ個（Ｎは任意の正数）のシリアルデータをＮ出
力のパラレル信号出力に変換するシリアル−パラレル変
換手段と、前記Ｎ個のパラレル信号出力の時間的に最も
早い信号の位相をさらに進ませ、時間的に最も遅い信号
の位相をさらに遅らせる位相調整手段と、前記位相調整
したＮ個の信号を多重化して再びシリアル信号に変換す
るパラレル−シリアル変換手段と、パラレル−シリアル
変換手段の出力を第２のサンプリング周波数のクロック
をトリガーとして前値ホールドする前値ホールド手段
と、前記可変遅延手段の遅延量と前記シリアル−パラレ
ル変換手段およびパラレル−シリアル変換手段のタイミ
ングを制御する制御信号発生手段を備えたことを特徴と
する時間軸変換回路。
【請求項７】第１のサンプリング周波数と第２のサンプ
リング周波数の比がｍ：ｎ（ｍ，ｎは任意の正数）の場
合、前記任意の正数Ｎはｎであることを特徴とする請求
項６記載の時間軸変換回路。
【請求項８】第１のサンプリング周波数と第２のサンプ
リング周波数の比がｍ：ｎ（ｍ，ｎは任意の正数）の場
合、制御信号発生手段は前記第１のサンプリング周波数
のｍ周期期間ごとに前記可変遅延手段の遅延量をｍ−ｎ
周期分づつ増加させることを特徴とする請求項６記載の
時間軸変換回路。