WO2002060042A1 - Circuit de conversion de tension et circuit integre a semi-conducteurs - Google Patents

Circuit de conversion de tension et circuit integre a semi-conducteurs Download PDF

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WO2002060042A1
WO2002060042A1 PCT/JP2002/000394 JP0200394W WO02060042A1 WO 2002060042 A1 WO2002060042 A1 WO 2002060042A1 JP 0200394 W JP0200394 W JP 0200394W WO 02060042 A1 WO02060042 A1 WO 02060042A1
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circuit
delay
signal
output
pulse signal
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PCT/JP2002/000394
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Inventor
Tamohisa Okuno
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Sharp Kabushiki Kaisha
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/157—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators with digital control
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0012—Control circuits using digital or numerical techniques

Definitions

  • the present invention relates to a voltage conversion circuit that supplies a drive voltage to an integrated circuit, and a semiconductor integrated circuit device including the same.
  • integrated circuits that execute arithmetic processing and the like in accordance with the operation clock have a large design scale so that they can always operate normally even when manufacturing process variations, power supply fluctuations, or temperature changes occur.
  • One gin is provided. In other words, even if the delay time of the circuit is increased due to the above-mentioned various fluctuations, the operation of the entire integrated circuit is designed to be within one operation clock. I have.
  • a sufficiently high power supply voltage is applied to the integrated circuit so that normal operation can be performed even when all the above-mentioned conditions are in the worst state.
  • FIG. 24 is a schematic configuration diagram showing an example of a conventional voltage conversion circuit. Note that the voltage conversion circuit shown in the figure is a conventional technology disclosed in Japanese Patent Application Laid-Open No. H10-2424831, and a duty ratio control circuit 901 and a buffer circuit 902 are provided. , Filter circuit
  • the duty ratio control circuit 901 is a circuit for controlling the variable operation of the output voltage in the buffer circuit 902, and has a counter and a comparison circuit. Counter is 0 ⁇
  • n-bit signal NB is input from the adder 907 to the comparison circuit.
  • the comparison circuit is a circuit that performs on / off control of the PMOS transistor M1 and the NMOS transistor M2 included in the buffer circuit 902.A gate of each of the transistors M1 and M2 receives a control signal from the comparison circuit.
  • X 1 and X 2 are supplied respectively.
  • the comparison circuit sets the voltage level of the control signals X 1 and X 2 to the L level when the signal NA becomes 0, and sets the control signals X 1 and X 2 when the signal NA matches the signal NB.
  • the voltage level is set to the H level.
  • the first power supply voltage is applied to the source of the PMOS transistor M 1 constituting the nozzle circuit 90 2, and the second power supply voltage (here, the ground voltage) is applied to the source of the NMOS transistor M 2. Has been applied.
  • the drains of both transistors are connected to each other, and the connection node serves as the output terminal of the buffer circuit 902.
  • This voltage signal ⁇ is smoothed by a filter circuit 903 including an inductance L1 and a capacitor C1 to become an output voltage ⁇ .
  • the output voltage ⁇ is supplied to an internal circuit (not shown) formed on the same substrate, and is used as a drive voltage of the
  • the output voltage ⁇ is also used as the power supply voltage of the critical path circuit 904.
  • the time during which the S transistor ⁇ 1 of the above buffer circuit 902 is turned on and the NMOS transistor ⁇ 2 is turned off (that is, the control signals XI, X
  • the time during which the PMOS transistor M 1 is turned off and the NMOS transistor M 2 is turned on (that is, the time when the control signal X 1 X 2 is at the H level) is defined as the on-time T 1.
  • the off time T 2 the output voltage Z of the filter circuit 93 can be generally obtained by the following equation (1).
  • the on-time T1 (the numerator on the right side) in the above equation represents the pulse width of the voltage signal Y
  • the sum of the on-time T1 and the off-time T2 T1 + T2 (The denominator on the right side) represents the pulse period of the voltage signal ⁇ .
  • the duty ratio the ratio between the pulse width and the pulse period of the voltage signal ⁇ (hereinafter referred to as the duty ratio) should be controlled.
  • the on-time ⁇ 1 (pulse width) is changed by changing the value of ⁇ ⁇ symbol ⁇ ⁇ which is input from the addition circuit 907 to the comparison circuit of the duty ratio control circuit 901. It changes the duty ratio of the voltage signal ⁇ output from the buffer circuit 902. This makes it possible to control the drive voltage (output voltage ⁇ ) supplied to the internal circuit.
  • a duty ratio control method is referred to as a variable pulse width method.
  • the means for directly setting the symbols ⁇ and is the operating speed of the critical path circuit 904 Has been adopted.
  • the critical path circuit 904 is a circuit that duplicates a bus circuit that is considered to have the largest signal delay among the internal circuits to which the output voltage ⁇ is supplied. As described above, the output voltage ⁇ of the finoleter circuit 903 is applied as the power supply voltage of the critical path circuit 904. That is, the drive voltage of the internal circuit to be supplied with power is monitored by the critical path circuit 904. Here, it is assumed that the operable voltage of the critical path circuit 904 is the operable voltage of the external circuit.
  • the critical path circuit 904 When the critical path circuit 904 is operable due to the output voltage ⁇ ⁇ ⁇ ⁇ of the filter circuit 903, the critical path circuit 904 sends predetermined data to the correctness judgment circuit 906. At this time, the data sent from the critical path circuit 904 is directly input to the correct / fail judgment circuit 906 as well as to the delay circuit 905. Therefore, delayed data obtained by delaying the data by a predetermined time is also input.
  • the correct / fail judgment circuit 906 If data is not directly input from the critical path circuit 904 to the correct / fail judgment circuit 906, the correct / fail judgment circuit 906 is not operating properly, that is, the internal circuit is not operating normally. It is determined that the drive voltage of the circuit (the output voltage Z of the filter circuit 903) is too low, and the signal S1 that increases the value of the symbol NB by 1 is added to the adder 907 to increase the drive voltage. Send out.
  • the correctness judgment circuit 906 operates normally even if a delay is given to the target internal circuit. That is, it is determined that the drive voltage of the external circuit is too high, and the value of the signal NB is reduced by 1 to reduce the drive voltage.
  • the signal S2 is sent to the adder 907.
  • the correct / fail determination circuit 90 No. 6 judges that the optimum drive voltage is supplied to the target internal circuit, and does not send out the signals S 1 and S 2 to the adder 907.
  • the adder 907 floods the duty ratio control circuit 901 with a value obtained by adding 1 to the current value of the signal ⁇ ⁇ .
  • the adder 907 supplies the duty ratio control circuit 901 with a value obtained by adding 1 to the current value of the signal ⁇ .
  • the operation of the internal circuit targeted for power supply by the critical path circuit 904, the delay circuit 905, and the validity judgment circuit 906 is performed.
  • the speed is detected. If the detected operation speed is too fast, the IE operating voltage (output voltage Z) of the internal circuit is reduced. Conversely, if the detected operation speed is too slow, the drive voltage of the internal circuit is reduced.
  • the duty ratio of the voltage signal Y is controlled so as to increase the (output voltage Z).
  • the voltage conversion circuit having the above configuration can detect the operating state of the internal circuit constituting the integrated circuit and supply the minimum necessary drive voltage for the operation of the external circuit. ⁇ It can contribute to power consumption. Further, since wider variable range of the output voltage Z, c which can be seen is beneficial as a step-down circuit of a general integrated circuit By the way, in order to further reduce the power consumption of the internal circuit, it is extremely effective to reduce the power supply voltage of the devices constituting the internal circuit. For example, the power consumption of an internal circuit using a device driven by a power supply voltage of 0.5 is 13 6 compared to the power consumption of an internal circuit using a device driven by a power supply voltage of 3 V. As described above, by further reducing the power supply voltage and the load current of the internal circuit, further lower power consumption can be realized.
  • control is simplified by limiting the variable range of the output voltage ⁇ , and the duty ratio control circuit 91 It is conceivable to reduce the scale of the adder 907 or the like.
  • the on-time ⁇ 1 (pulse width) is changed by changing the value of the symbol ⁇ input from the adder circuit 907 to the comparison circuit, and the voltage output from the buffer circuit 902 (
  • a voltage conversion circuit of the variable pulse width system that controls the duty ratio of the symbol ⁇ , it is necessary to provide a counter circuit that operates at high speed even if the variable range of the output voltage ⁇ ⁇ is limited.
  • the power consumption of the voltage conversion circuit itself increases, in order to change the output voltage with high accuracy, the operation speed of the power counter circuit must be maintained at a high speed. I have no choice.
  • the operating speed of the counter circuit must be maintained at a high speed even if the variable range of the output voltage Z for the external circuit that can be driven at a low voltage is limited. Therefore, the power consumption of the voltage conversion circuit itself cannot be reduced to + minutes. Disclosure of the invention
  • the present invention has been made in view of the above problems, and has as its object to provide a voltage conversion circuit suitable for lowering the output voltage, and a semiconductor integrated circuit device including the same.
  • a voltage conversion circuit has a pulse signal generation circuit that generates a pulse with a constant pulse width and a variable pulse period, and a pulse signal generation circuit.
  • the configuration is such that the output voltage is determined based on the ratio between the pulse width of the generated pulse signal and the pulse period.
  • FIG. 1 is a schematic configuration diagram showing a first embodiment of the voltage conversion circuit according to the present invention.
  • FIG. 2 is a schematic configuration diagram illustrating a configuration example of the reference pulse signal generation circuit 101 and the first delay circuit 102.
  • FIG. 3 is a schematic configuration diagram illustrating a configuration example of the selection circuit section 109.
  • 4D to 4D are signal waveform diagrams showing an example of the delay operation in the first delay circuit 102.
  • FIG. 4D to 4D are signal waveform diagrams showing an example of the delay operation in the first delay circuit 102.
  • FIG. 5 is a schematic configuration diagram showing a second embodiment of the voltage conversion circuit according to the present invention.
  • FIG. 1 is a schematic configuration diagram showing a configuration (columns) of a reference pulse signal generation circuit 201, a first delay circuit 202, and a second delay circuit 210.
  • FIG. 7 is a schematic configuration diagram showing a configuration example of the selection circuit unit 209, the first selection unit 216, and the second selection unit 216.
  • FIG. 8 is a schematic configuration diagram showing one configuration example of the switch timing control circuit 104.
  • FIG. 9 is a timing chart showing signal waveforms in the switch timing control circuit 104. Chart.
  • FIG. 10 is a schematic configuration diagram showing another example of the configuration of the switch timing control circuit 104.
  • FIGS. 11A and 11B are timing charts showing signal waveforms in the switch timing control circuit 104.
  • FIG. 12 is a schematic configuration diagram showing a configuration example of the delay time control circuit 203.
  • FIG. 13 is a schematic configuration diagram showing one configuration ⁇ of the replica circuit 501.
  • FIG. 14 is a timing chart showing signal waveforms in the operation state detection pulse generation circuit 511.
  • FIG. 15 is a timing chart showing each symbol waveform in the replica circuit 501.
  • FIG. 16 is a table showing the relationship between the operation state signals LA, LB, and LC in the replica circuit 501 and the operation state of the internal circuit.
  • FIG. 17 is a schematic configuration diagram showing a configuration example of the selection signal generation circuit 502.
  • FIG. 18 is a schematic configuration diagram illustrating a configuration example of the coefficient generation circuit 601.
  • FIG. 19 is a truth table of a logic circuit implemented in the flag ⁇ symbol generation circuit 607.
  • FIG. 20 is a truth table of a logic circuit implemented in the coefficient selection signal generation circuit 608.
  • Fig. 21A and Fig. 21B are diagrams showing an example of the correction operation for the coefficient COMP.
  • C Fig. 22 shows the relationship between the second selection signals SH and SQ, the delay signals SHD and SQD, and the coefficient COMP.
  • FIG. 23 is a schematic configuration diagram showing a third embodiment of the voltage conversion circuit of the present invention.
  • FIG. 24 is a schematic configuration diagram illustrating an example of a conventional voltage conversion circuit. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic configuration diagram showing a first embodiment of the voltage conversion circuit according to the present invention.
  • the voltage conversion circuit shown in the figure is composed of an output pulse, a symbol generation circuit 100, and a switch. It comprises an imaging control circuit 104, a switch circuit 105, and a finoletor circuit 106.
  • the output pulse signal generation circuit 100 generates an output pulse f signal DOUT having a fixed pulse width and a variable pulse period, and outputs the output pulse signal DOUT to the switching timing control circuit 104. This is the circuit that sends out. The internal configuration and operation of the output pulse signal generation circuit 100 will be described later in detail.
  • the switching timing control circuit 104 generates first and second control signals ⁇ 1 and ⁇ 2 from the input output pulse signal DOUT, and generates the first and second control signals ⁇ 1 and ⁇ 2. This is a circuit for sending out to each gate of the PMOS transistor M1 and the NMOS transistor I2 which constitute the switch circuit 105. That is, the on / off control of the PMOS transistor M1 and the NMOS transistor M2 is performed by the switch timing control circuit 104.
  • the internal configuration and operation of the switch timing control circuit 104 will also be described later in detail.
  • the first power supply voltage (external power supply voltage VDD) is applied to the source of the PMOS transistor M 1 constituting the switch circuit 105, and the second power supply voltage (ground) is applied to the source of the NMOS transistor M 2. Voltage GND) is applied.
  • the drains of both transistors are connected to each other, and the connection node is set as the output terminal of the switch circuit 105. Therefore, by performing on / off control of the PMOS transistor M1 and the NMOS transistor M2, a pulse-like voltage signal is transmitted from the output terminal of the switch circuit 105.
  • the filter circuit 106 is a low-pass filter composed of an inductance L 1 and a capacitor C 1. One end of the inductance L1 is connected to the output terminal of the switch circuit 105, and the other end is connected to ground via the capacitor C1. The connection node between the inductance L 1 and the capacitor C 1 is connected to an output circuit of the filter circuit 106, such as an external circuit (not shown) formed on the same substrate.
  • the pulse-shaped voltage signal transmitted from the switch circuit 105 is smoothed by the filter circuit 106 to become the output voltage VINT.
  • This output voltage VINT is supplied to the external circuit (not shown) and used as a drive voltage for the internal circuit.
  • an LC circuit is used as the filter circuit 106
  • any configuration such as an RC circuit may be used.
  • the magnitude of the output voltage VINT depends on the duty ratio (pulse width ⁇ ⁇ ⁇ pulse period) of the noisy voltage signal sent from the switch circuit 105, that is, the first and second control signals ⁇ 1 , ⁇ 2 can be controlled by changing the duty ratio.
  • the output pulse signal generation circuit 100 generates an output pulse signal DOU having a constant pulse width and a variable pulse period, and outputs the output pulse signal DOU.
  • the duty ratio of the first and second control signals ⁇ 1 and ⁇ 2 is controlled by appropriately changing the pulse period of DOUT. This makes it possible to control the drive voltage (output voltage VINT) supplied to the external circuit. (Hereinafter, such a duty ratio control method is referred to as a variable pulse period method.)
  • the output pulse signal generation circuit 100 is composed of a reference pulse (a word generation circuit 101, a first delay circuit 102, and a delay time control circuit 103). I have.
  • the reference pulse signal generation circuit 101 is a circuit that generates a reference pulse signal having a constant pulse width and sends it to the first delay circuit 102.
  • the first delay circuit 102 is a circuit that generates a delay pulse signal delayed by a predetermined time from the reference pulse signal, and includes a basic delay circuit 107, an additional delay circuit 108, and a selection circuit 1
  • the delay time control circuit 103 composed of the first delay circuit 101 sends a selection signal to the selection circuit section 109 so as to obtain a desired output voltage VI ⁇ 2. This is the circuit that sets the delay time in.
  • the internal configuration and operation of the delay time control circuit 103 will be described later in detail.
  • the basic delay circuit section 107 constituting the first delay circuit 102 provides a reference pulse (a delay of ⁇ times a predetermined unit time with respect to the reference pulse signal input from the symbol generation circuit 101). Further, the additional delay circuit section 108 is provided at the end of the basic delay circuit section 107. This is a circuit that gives the output f-sign D0 a delay of M times a predetermined unit time.
  • the positive edge of the internal clock (word ICL) is used as a trigger as the unit time delay element that constitutes the basic delay circuit section 107 and the additional delay circuit section 108.
  • word ICL the positive edge of the internal clock
  • the unit time delay element is not limited to the D flip-flop circuit, but what kind of flip-flop circuit or delay is used. An element may be used.
  • the number of delay stages N may be 1 or more.
  • the number of delay stages M may be one or more.
  • the same internal clock signal ICLK is input to each clock terminal of the flip-flop circuit constituting the basic delay circuit section 107 and the additional delay circuit section 108.
  • the internal clock signal ICLK is generated by dividing the external clock signal supplied from outside the integrated circuit or the external clock signal.
  • a clock signal generated by any means such as a clock signal generated by the above or a clock signal generated by providing an oscillation circuit inside the integrated circuit may be used.
  • the first delay circuit 102 can be easily configured by configuring the basic delay circuit unit 107 and the additional delay circuit unit 108 by flip-flop circuits. it can.
  • the selection circuit section 109 Based on the selection signal supplied from the delay time control circuit 103, the selection circuit section 109 outputs the final output of the basic delay circuit section 107, the symbol D0, and the additional delay circuit section 108. Select one of the output signals D1 to D5 as a delayed pulse signal This is the output circuit.
  • FIG. 3 is a schematic configuration diagram showing a configuration example of the selection circuit section 109.
  • the selection circuit section 109 is composed of six AND circuits having two input terminals and an OR circuit having multiple input terminals.
  • the final output signal D O of the basic delay circuit 107 and the output signals D 1 to D 5 of the additional delay circuit 108 are input to one input terminal of each A / D circuit.
  • the selection signals S0 to S5 provided from the delay time control circuit 103 are input to the other input terminals of the respective AND circuits.
  • the selection signal S0 when the output signal D0 is selected as a delay pulse signal, the selection signal S0 may be set to the H level, and all the other selection signals S1 to S5 may be set to the L level.
  • the selection signals S0 to S5 are controlled so as not to change during the time period when the pulse signal flows through the additional delay circuit section 108.
  • the output signal of each AND circuit is input to the input terminal of the OR circuit, and the logical sum of them is the delay pulse signal selected by the selection circuit unit 109.
  • the delay pulse signal is sent to the switching timing control circuit 104 as an output pulse signal DOUT, and is also sent to the reference pulse signal generation circuit 101.
  • the reference pulse signal generation circuit 101 is composed of a NOR circuit having multiple input terminals and an OR circuit having 0.2 input terminals.
  • the output signals DM4 to DM1 and D0 to D5 of the first delay circuit 102 are input to each input terminal of the NOR circuit, respectively, and the initial pulse of the reference pulse signal is supplied when the voltage conversion circuit is started. It has a startup function.
  • the output signal of the NOR circuit is input to one input terminal of the OR circuit, and the delay pulse signal selected by the selection circuit section 109 is input to the other input terminal.
  • the output signal of the OR circuit is sent to the first delay circuit 102 as a reference pulse signal.
  • each flip-flop circuit constituting the first delay circuit 102 are reset once by a reset signal (not shown), so that their output signals DM 4 to DM 1 and D 0 to D 5 are all at L level, and the output signals DM 4 to DM 1 and D 0 to The output of the NOR circuit, which is the logical OR of D5.
  • the output signal of the OR circuit which is the logical sum of the output signal of the NOR circuit and the delay pulse signal sent from the selection circuit section 109, also has a low level, so that the first delay circuit 102 The initial pulse of the input reference pulse signal rises.
  • any one of the output signals DM4 to DM1 and D0 to D5 input to the multi-input terminals of the NOR circuit is at the H level, so that the output signal of the NOR circuit is always L level. Therefore, the OR circuit sends the delayed pulse signal returned from the selection circuit section 109 as it is to the first delay circuit 102 as a reference pulse signal.
  • the reference pulse signal generation circuit 101 generates a reference pulse signal having a constant pulse width to be supplied to the first delay circuit 102.
  • the reference pulse signal generation circuit 101 may have any circuit configuration as long as a pulse signal equivalent to the reference pulse signal can be generated.
  • FIGS. 4A to 4D are signal waveform diagrams showing an example of the delay operation in the first delay circuit 102, and show an example of the output pulse signal DOUT sent from the first delay circuit 102.
  • the pulse width of the output pulse signal DOUT is set to one unit time, and the unit delay time in each flip-flop circuit constituting the first delay circuit 102 is also adjusted to the pulse width. 1 unit time.
  • FIG. 4A shows a signal waveform diagram when the output signal D0 of the basic delay circuit unit 107 is selected as a delay pulse ⁇ code ⁇ , that is, an output signal ⁇ code DOU ⁇ .
  • the initial pulse ⁇ 0 of the reference pulse signal input to the first delay circuit 102 is delayed by five unit times by five flip-flop circuits constituting the basic delay circuit 107. Is given. Therefore, as the pulse of the output pulse signal DOU, a pulse ⁇ 1 having a delay of 5 unit time with respect to the initial pulse ⁇ 0 appears.
  • This pulse ⁇ 1 is sent again to the reference pulse signal generation circuit 101, and the reference pulse The signal is input again to the first delay circuit 102. Thereafter, similarly, the pulse input to the first delay circuit 102 is given a delay of 5 unit time, and the panless P2 and P3 rise sequentially. Therefore, the pulse cycle of the output pulse signal DOUT is 5 unit times. Here, since each pulse width of the output pulse signal DOUT is 1 unit time, the duty ratio of the output pulse f signal DOUT is 15.
  • FIG. 4B shows a signal waveform diagram when the output signal D 1 of the additional delay circuit section 108 is selected as the output pulse signal DOUT.
  • the initial pulse P0 of the reference pulse signal input to the first delay circuit 102 is divided into five units by five flip-flop circuits constituting the basic delay circuit 107. After the time delay is given, a delay of one unit time is given by the first stage flip-flop circuit constituting the additional delay circuit section 108. Therefore, as the pulse of the output pulse signal DOUT, a pulse ⁇ 1 in which the initial pulse 50 is delayed by (5 + 1) unit time appears.
  • This pulse # 1 is sent again to the reference pulse signal generation circuit 101, and is again input to the first delay circuit 102 as a reference pulse signal. Thereafter, similarly, the pulse inputted to the first delay circuit 102 is given a delay of (5 + 1) unit time, and the pulses ⁇ 2 and ⁇ 3 rise sequentially. Therefore, the pulse period of the output pulse signal DOU is 6 unit times. Here, since each pulse width of the output pulse signal DOU is one unit time, the duty ratio of the output signal DOU is 1/6.
  • FIG. 4C shows a signal waveform diagram when the output signal D2 of the additional delay circuit section 108 is selected as the output pulse signal DOUT.
  • the duty ratio of the output pulse signal DOUT is 1/7.
  • the duty ratio of each output pulse signal DOUT is 18 and 1/9, 1/10.
  • FIG. 4D shows that the number of delay stages of the basic delay circuit unit 107 is N and the output signal of the IVI stage of the additional delay circuit unit 108 is an output pulse ⁇
  • the signal waveform diagram when the symbol DOU ⁇ ⁇ is selected is shown.
  • the pulse period of the output pulse signal DOU ⁇ ⁇ is ( ⁇ + ⁇ ) unit time.
  • the utility ratio is 1, z (N + M).
  • the first and second control signals * 1 and * 2 generated in the switch timing control circuit 104 are basically pulse signals obtained by logically negating the output pulse signal DOU ⁇ .
  • the magnitude of the output voltage VI VI ⁇ ⁇ sent from the voltage conversion circuit can be obtained by the following equation (2).
  • V1NT , ⁇ , x VDD... (2)
  • the output pulse signal DOUT is the output signal of the basic delay circuit 107.
  • the output voltage VINT when D 0 is selected can be calculated to be 0.6 V.
  • the output voltage (VINT when the output signals D1 to D5 of the additional delay circuit section 108 are selected as the output pulse (the signal DOUT) is 0.5 V and 0.43 V, respectively. , 0.38 V, 0.333 V, and 0.3 V. Therefore, the variable range of the output voltage VINT in the voltage conversion circuit of the present embodiment is 0.3 V to 0.6 V. V, and the unit variable width is 60 mV on average.
  • variable upper limit value of the output voltage VINT can be set by the delay time of the basic delay circuit unit 107 (the shortest delay time of the first delay circuit 102). Further, the variable lower limit value of the output voltage VINT can be set by the last-stage delay time of the additional delay circuit unit 108 (the longest delay time of the first delay circuit 102). On the other hand, the unit variable width of the output voltage V IT can be set by each unit delay time of the flip-flop circuit constituting the additional delay circuit unit 108.
  • the voltage conversion circuit of the present embodiment that employs the variable pulse period method uses a control circuit such as a motor counter circuit that operates at a high speed, like the conventional voltage conversion circuit that employs the variable pulse width method. Without this, it is possible to control the output voltage VINT. Therefore, the circuit scale and operating frequency of the voltage conversion circuit can be reduced as compared with the conventional case, and the power consumption of the voltage conversion circuit itself can be significantly reduced. It can contribute to electric power.
  • the voltage conversion circuit of the present embodiment is configured to discretely control the output voltage VINT within the variable range ⁇ ⁇ . With such a configuration, the voltage conversion Since the number of control states (that is, selectable output voltage values) in the circuit control circuit (in this embodiment, the delay time control circuit 103 and the selection circuit section 109) is reduced, the control circuit And the power consumption can be reduced.
  • the optimal operating voltage in this case, 0.5 V
  • the 0.5 V drive There is no need to output a high voltage (around 3 V) close to the external power supply voltage VDD to the internal circuit. Therefore, from the viewpoint of reducing the circuit scale of the control circuit constituting the voltage conversion, it is desirable to configure the variable upper limit value of the output voltage VINT as low as possible.
  • the control circuit of the voltage conversion circuit (in the case of the present embodiment, the delay time control circuit 103 and the selection circuit section 10 9) can reduce the number of control states to less than half of the conventional one.
  • the circuit scale of the control circuit can be reduced, and power consumption can be reduced.
  • the power supply voltage is 0.6 V or higher. Operation speed saturation occurs.
  • variable range of the output voltage VINT supplied to the internal circuit is ⁇ 20% of the optimum operating voltage (variable center value of the output voltage VINT) even if it corresponds to process variations and changes in the operating environment. It can be seen that it is sufficient to limit it to about%.
  • variable range of the output voltage VINT is 0.2 V, which is slightly less than 7% of the external power supply voltage VDD.
  • the voltage fluctuation occurring in the output voltage VINT is called a ripple.
  • the peak-to-peak value of the voltage fluctuation occurring in the output voltage VINT is referred to as a ripple voltage ⁇ V for convenience.
  • the ripple voltage ⁇ V when the LC filter circuit is used as the smoothing means can be obtained by the following equation (3).
  • ⁇ V (““.: X V1NT... (3)
  • the pulse voltage input to the LC filter circuit is D
  • the duty ratio of the symbol is D
  • the pulse period is ⁇ .
  • the inductance of the LC filter circuit is L
  • the capacitor is C.
  • the magnitude of the ripple voltage ⁇ V is proportional to the square of the pulse period ⁇ of the pulse-like voltage signal input to the LC filter circuit.
  • the ripple voltage ⁇ V generated in the output voltage VI ⁇ depends only on the duty ratio D.
  • the pulse period ⁇ is variable in the voltage conversion circuit that employs the variable pulse period method, the ribbled voltage ⁇ V generated in the output voltage VI ⁇ depends on the duty ratio D and the pulse period ⁇ .
  • the pulse period when the output voltage V ⁇ ⁇ NT is set to the variable upper limit and the variable lower limit are set.
  • the fluctuation of the ripple voltage ⁇ V that occurs when the output voltage VINT is changed becomes large, and the output voltage VINT cannot be controlled with high accuracy (in contrast, the voltage conversion circuit of the present embodiment is In this configuration, the variable upper limit of the output voltage VINT is kept low and the variable width is narrowed, and the variable pulse period method is used.
  • the difference between the pulse cycle when the output voltage VINT is set to the variable upper limit and the pulse cycle when the output voltage VINT is set to the variable lower limit can be reduced. Therefore, the fluctuation of the ripple voltage ⁇ V can be suppressed to a level that does not cause a problem in practical use.
  • the entire variable range of the pulse period T can be shifted in a direction in which the period becomes shorter, so that a low output voltage VI ⁇ ⁇ can be obtained.
  • the ripple voltage ⁇ V can be kept small.
  • FIG. 5 is a schematic configuration diagram showing a second embodiment of the voltage conversion circuit according to the present invention.
  • the voltage conversion circuit of the present embodiment basically has the same configuration (see FIG. 1) as the voltage conversion circuit of the first embodiment. Therefore, portions having the same configuration and operation as those in the first embodiment are denoted by the same reference numerals as those in FIG. 1, and description thereof will be omitted.
  • the output pulse signal generation circuit 20 which is a feature of the present embodiment will be described. I'll give an emphasis on 0.
  • the output pulse signal generation circuit 200 generates an output pulse signal DOU ⁇ ⁇ having a constant pulse width and a variable pulse period, and sends the output pulse signal DOU ⁇ to the switching timing control circuit 104. It is.
  • the output pulse signal generation circuit 200 in the present embodiment includes a reference pulse (word generation circuit 201, first delay circuit 202, delay time control circuit 203, and second delay circuit 200). 2 10.
  • Reference pulse ⁇ Signal generation circuit 201 is a circuit that generates a reference pulse signal having a constant pulse width and sends it to the first delay circuit 202.
  • the first delay circuit 202 is a circuit for generating a delay pulse signal obtained by delaying the reference pulse signal by a predetermined time, and includes a basic delay circuit section 207, an additional delay circuit section 208, and a selection circuit section 2. It consists of 0-9.
  • the second delay circuit 210 is formed by serially connecting a plurality of stages of an arbitrary delay circuit section for selectively outputting either the input pulse signal or a delayed pulse signal obtained by delaying the pulse signal by a predetermined time.
  • This is a circuit for generating a delayed pulse signal which is obtained by further delaying the output signal of the first delay circuit 202 by a predetermined time.
  • the first-stage arbitrary delay circuit section 2 1 1 includes a first delay element and a first selection section, and the last-stage arbitrary delay circuit section 2 1 2 It consists of an extension element and an eleventh selector.
  • the delay time control circuit 203 sends a selection signal to the selection circuit unit 209 of the first delay circuit 202 and the first to n-th selection units of the second delay circuit 210, respectively.
  • This is a circuit for setting the delay time in the first and second delay circuits 202 and 210 so that a desired output voltage VINT is obtained.
  • the internal configuration and operation of the delay time control circuit 203 will be described later in detail.
  • FIG. 6 is a schematic configuration diagram showing a configuration example of the reference pulse signal generation circuit 201, the first delay circuit 202, and the second delay circuit 210.
  • the reference pulse / signal generation circuit 201 is composed of a NOR circuit having multiple input terminals and an OR circuit having two input terminals. This is the same as in the embodiment (see FIG. 2). Therefore, hereinafter, the description of the reference pulse signal generation circuit 201 will be omitted, and the description will be given with emphasis on the first delay circuit 202 and the second delay circuit 210.
  • the basic delay circuit section 207 that constitutes the first delay circuit 202 includes a reference pulse ⁇ a reference pulse input from the symbol generation circuit 201 (a delay of ⁇ times a predetermined unit time with respect to the symbol). Further, the additional delay circuit unit 208 is a circuit that delays the final output signal DO of the basic delay circuit unit 207 by a predetermined unit time M M.
  • the unit time delay elements constituting the basic delay circuit unit 207 and the additional delay circuit unit 208 a positive edge of the internal clock f-sign ICLK is used as a trigger.
  • a D flip-flop circuit is used as a trigger.
  • the first delay circuit 202 can be easily configured by configuring the basic delay circuit section 207 and the additional delay circuit section 208 by flip-flop circuits. Can be.
  • the unit time delay element is not limited to the D flip-flop circuit, and any flip-flop circuit or delay element may be used.
  • the number of delay stages ⁇ may be one or more.
  • the selection circuit section 209 Based on the first selection signal S 0 S1 S 2 provided from the delay time control circuit 203, the selection circuit section 209 outputs the final output of the basic delay circuit section 207 ⁇ This is a circuit that selectively outputs any one of the output signals D 1 and D 2 of the extension circuit unit 208 as a delayed pulse signal.
  • the delay pulse signal selected by the selection circuit unit 209 is sent to the second delay circuit 210 and the reference pulse signal generation circuit 201, respectively.
  • the first-stage (first-stage) arbitrary delay circuit unit 211 includes a first-stage delay element 2 13 and a first-selection unit 214, and the last-stage (second-stage) arbitrary-delay circuit unit 211. 12 includes a second delay element 2 15 and a second selector 2 16.
  • the first delay element 2 13 constituting the first-stage arbitrary delay circuit section 2 11 1 is a circuit for further delaying the delay pulse signal output from the first delay circuit 202 by a predetermined time. is there. Note that the delay time of the first delay element 2 13 may be set by an external control signal or may be set internally in advance.
  • the first selection unit 2 14 constituting the first-stage arbitrary delay circuit unit 2 1 1 has a delay time control circuit.
  • the same internal clock signal ICLK is input to each flip-flop circuit constituting the first delay circuit and each clock terminal of the first delay element 213. However, the internal clock signal ICLK is generated by external clock signal flooded from outside the integrated circuit or by dividing the external clock signal.
  • a clock symbol generated by any means such as a clock symbol or a clock signal generated by providing an oscillation circuit in a part of an integrated circuit may be used.
  • the first delay element 2 13 is not limited to the D-type flip-flop circuit, and any flip-flop circuit or delay element may be used.
  • the second delay element 2 15 constituting the second-stage arbitrary delay circuit section 2 12 receives the delayed pulse signal output from the first-stage arbitrary delay circuit section 2 11 for a predetermined time.
  • This is a circuit that provides a delay between the two.
  • the delay time of the second delay element 2 15 may be set by an external control signal, or may be set in advance by an external unit.
  • a D flip-flop circuit using a positive edge of the internal clock signal ICL ⁇ 2 as a trigger is used as the second delay element 2 15, a D flip-flop circuit using a positive edge of the internal clock signal ICL ⁇ 2 as a trigger is used. .
  • the internal clock (the signal ICL (2 is a double-speed clock signal of the above-mentioned internal clock signal ICLCL), and its frequency is 2 it is twice.
  • first selector 2 1 4 output signal D 0 D 0 selected by. 2, D 1 D 1 D 2 D 2 / of any
  • the output signals D 0 ′, D 0 D 1 D 1 3 /. With a delay of 14 periods of the internal clock signal ICLK (0.25 times the predetermined unit time) D 2! Ha, one of D 2 3 c is sent to the second selecting section 2 1 6.
  • the second selection section 2 16 constituting the second-stage arbitrary delay circuit section 2 1 2 is configured based on the second selection signal SQ given from the delay time control circuit 203, This is a circuit for selectively outputting one of the output signal and the output signal of the second delay element 215. Therefore, from the second selector 2 1 3, the output signal D 0 D 0,, D 0 . / 2. DOD l D 1 D 1 D 1, D 2 D 2!, D 2 D 2 3 is sent to the next stage switching timing control circuit 104 as the output pulse signal DOUT You.
  • FIG. 7 is a schematic configuration diagram showing an example of a configuration of the selection circuit unit 209, the first selection unit 214, and the second selection unit 216.
  • the selection circuit unit 209 is composed of three AND circuits having two input terminals and an OR circuit having multiple input terminals.
  • the first selection unit 214 includes two AND circuits having two input terminals and an OR circuit having two input terminals.
  • the second selector 2 16 is composed of two AND circuits having two input terminals and an OR circuit having two input terminals.
  • each AND circuit receives the final output signal D 0 of the basic delay circuit section 207 and the output signal D ID 2 of the additional delay circuit and path section 208, respectively.
  • the other input terminal of each AND circuit receives a first selection signal S 0 S 1 S 2 output from the delay time control circuit 203.
  • the first selection signal SOSLS2 is controlled so as not to change during a time period when the pulse signal is flowing through the additional delay circuit unit 208.
  • the output signal of each AND circuit is input to the input terminal of the OR circuit, and the logical sum of them is the delay pulse signal selected by the selection circuit unit 209.
  • the configuration of the first selection unit 2 14 will be described.
  • the output signal of the selection circuit section 209 and the output signal of the first delay element 213 are input to one input terminal of each AND circuit. Further, the second selection signal SH provided from the delay time control circuit 203 is input to the other input terminal of each AND circuit. However, the second selection signal SH is inverted and input to the AND circuit to which the output of the selection circuit section 209 and the symbol are input. Further, the second selection f-code SH is controlled so as not to change during a time period when the pulse signal is flowing through the additional delay circuit unit 208. On the other hand, the output signal of each AND circuit is input to the input terminal of the OR circuit, and the logical sum of them is the delay pulse signal selected by the first selection unit 214.
  • each AND circuit has the output signal of the first selection section 214 and the output signal of the second delay element 215 respectively. Is entered. Further, the second selection signal SQ provided from the delay time control circuit 203 is input to the other input terminal of each AND circuit. However, the second selection signal SQ is inverted and input to the AND circuit to which the output signal of the first selection unit 214 is input. Further, the second selection signal SQ is controlled so as not to change during a time period when the pulse signal is flowing through the additional delay circuit unit 208. On the other hand, the output terminal f of each AND circuit is input to the input terminal of the OR circuit, and the logical sum of them is the output pulse signal DOUT selected by the second selection unit 216.
  • the output signal D 0 When the output signal D 0 is selected as the output pulse signal DOUT, the output signal D 0 is selected by the selection circuit section 209 and the first and second selection sections 2 1
  • the delay pulse signal directly input from the selection circuit section 209 may be selected in steps 4 and 2 16.
  • the first selection (the signal S0 may be at the low level
  • the other first selection signals S1 and S2 may be at the L level
  • the second selection signals SH and SQ may be at the L level.
  • the output signal D 0, which is delayed from the output signal D 0 by one cycle of the internal clock signal I C.L 4 (0.25 times the predetermined unit time), is defined as the output pulse signal DOU ⁇ .
  • the output signal D0 is selected by the selection circuit section 209, and the output signal directly input from the selection circuit section 209 is selected by the first selection section 214.
  • the output signal input from the second delay element 215 may be selected by the second selector 216. This can be achieved by setting the first selection signal S0 to a low level, setting the other first selection signals S1, 52 to a level, and setting the second selection signals SH, SQ to an L level and an H level, respectively. Les ,.
  • Output signal D 0, / 2 which is delayed from output signal D 0 by half a cycle of external clock signal ICL ((0.5 times the specified unit time) is selected as output pulse f signal DOUT
  • the output signal D 0 is selected by the selection circuit section 209
  • the output signal input from the first delay element 2 13 is selected by the first selection section 2 14.
  • the output signal directly input from the first selection unit 214 may be selected by the unit 211.
  • the first selection signal S0 may be at H level
  • the other first selection signals S1 and S2 may be at L level
  • the second selection signals SH and SQ may be at H level and L level, respectively.
  • the output pulse signal DOUT When the output signal D 0 delayed from the output signal D 0 by 3/4 cycle of the internal clock signal ICLK (0.75 ⁇ of the specified unit time) is selected as the output pulse signal DOUT
  • the output signal D 0 is selected by the selection circuit section 209 and the first selection section
  • the output signal input from the first delay element 2 13 may be selected by 2 14, and the output signal input from the second delay element 2 15 may be selected by the second selection unit 2 16.
  • the first selection signal S0 may be set to the H level
  • the other first selection signals S1S2 may be set to the L level
  • the second selection signal SHSQ may be set to the H level.
  • the voltage conversion circuit of the present embodiment can output 12 types of output pulse signals DOUT.
  • signal DODO, DOD 0 3 D l D l D 1 D 1 D 2 D 2!, D 2!, Ru can be selected and output 2 D 2 3 Ha. That is, it is possible to arbitrarily change the duty ratio of the output pulse and the signal DOUT between 1/5 and 17.5.
  • the output pulse ⁇ word DOUT is output from the basic delay circuit section 207.
  • the output voltage VI ⁇ ⁇ when the force signal D 0 is selected can be calculated as 0.6 V.
  • each output signal D 0! As the output pulse signal D OU ⁇ . ⁇ D 2 3 is the output voltage VI New T when Hagasen is-option as possible out to calculate a 0. 5 5 V 0. 3 9 V . Therefore, it can be seen that the variable range of the output voltage VINT in the voltage conversion circuit of this embodiment is 0.39 V 0.6 V, and the unit variable width is 19 mV on average.
  • the addition of the second delay circuit 210 causes a slight circuit change, which causes an increase in the number of delay elements constituting the additional delay circuit unit 208.
  • the unit variable width of the output voltage VINT can be reduced. This makes it possible to greatly improve the variable accuracy of the output voltage VINT.
  • the number of delay elements constituting the additional delay circuit section 208 is reduced, the number of input terminals of the NOR circuit constituting the reference pulse signal generation circuit 201 is also reduced. However, the circuit size can be reduced.
  • FIG. 8 is a schematic configuration diagram showing one configuration example of the switching timing control circuit 104.
  • the switch timing control circuit 104 includes a delay circuit connected in two stages, an inverter circuit, and a NOR circuit having two input terminals. Note that each delay time DT in the delay circuit is the same.
  • the output terminal of the output pulse signal generation circuit 100 (or 200) is connected to the input terminal of the first-stage delay circuit and one input terminal of the NOR circuit, respectively.
  • the output terminal of the first-stage delay circuit is connected to the input terminal of the next-stage delay circuit and the input terminal of the inverter circuit.
  • the output terminal of the next stage delay circuit is connected to the other input terminal of the NOR circuit.
  • the output terminal of the inverter circuit is connected to the gate of the PMO transistor M1 that forms the switch circuit 105, and the output terminal of the NOR circuit is the NMOS transistor M that forms the switch circuit 105. It is connected to Gate 2.
  • the output signal D a obtained by delaying the output pulse signal DOUT by a predetermined time DT by the first-stage delay circuit is logically negated by the inverter circuit.
  • Control signal 1 has been generated.
  • the output signal D a of the first-stage delay circuit is further delayed by a predetermined time DT by the next-stage delay circuit, and the output signal D b is directly input from the output pulse signal generation circuit 100 (or 200).
  • the second control signal ⁇ 2 is generated by performing a logical OR of the output pulse signal DOUT and the NOR circuit.
  • FIG. 9 is a timing chart showing signal waveforms in the switch timing control circuit 104.
  • the timing when the first control signal ⁇ 1 falls to the L level (the timing when the PMOS transistor M1 is turned on) ), which is intentionally delayed from the timing 'when the second control signal ⁇ 2 falls to the L level (timing for turning off the NMOS transistor M2).
  • the timing for raising the second control signal ⁇ 2 to H level (timing for turning on the NMOS transistor M2) is the same as the timing for raising the first control signal ⁇ 1 to H level (PMOS transistor M (When 1 is turned off).
  • the PMOS transistor M 1 is turned on only in the period S 2, and is turned off in other periods.
  • the NMOS transistor M2 is turned on only in the periods S0 and SO ', and is turned off in other periods. That is, in periods S 1 and S 1 ′, both the PMOS transistor M 1 and the NMOS transistor M 2 are off, and there is no period in which the PMOS transistor M 1 and the NMOS transistor M 2 are on at the same time.
  • the first IOS transistor is turned on after a lapse of a predetermined time from the turning off of one MOS transistor.
  • the PMOS transistor ⁇ 1 and the NMOS transistor ⁇ 2 do not turn on at the same time. . Therefore, it is possible to prevent a through current from flowing through the switch circuit 105, and it is possible to suppress unnecessary power consumption.
  • FIG. 10 is a schematic configuration diagram showing another example of the configuration of the switching timing control circuit 104.
  • a D flip-flop circuit is employed as each delay circuit.
  • the internal clock signal ICLK2 is input to the clock terminal of each flip-flop circuit.
  • the internal clock signal ICL ⁇ 2 is a double-speed clock signal of the internal clock signal ICLK for driving the output pulse signal generation circuit 100 (or 200).
  • the frequency is twice that of the internal clock signal ICL II.
  • the output pulse signal DOU D synchronized with the internal clock signal ICL ⁇ is supplied to the internal clock signal ICL ⁇ 2 by the first-stage flip-flop circuit.
  • the first control signal ⁇ 1 is generated by delaying the output signal by the period and logically negating the output signal by the inverter circuit.
  • the output signal of the first-stage flip-flop circuit is further delayed by the next-stage flip-flop circuit by one cycle of the internal clock signal ICL ⁇ 2, and the output pulse signal generation circuit 1 Output pulse signal D ⁇ U ⁇ directly input from 0 (or 200)
  • the second control signal ⁇ 2 is generated by performing a logical sum negation in the NOR circuit.
  • FIG. 11A and 11B are timing charts showing signal waveforms in the switching timing control circuit 104.
  • FIG. 11A shows a case where the output pulse signal DOUT is synchronized with the positive edge of the internal clock signal ICL.
  • Figure 11 (1) shows the case where the output pulse (the symbol DOU #) is synchronized with the negative edge of the internal clock signal ICL #.
  • the timing for lowering the first control signal ⁇ 1 to the L level is applied to the second control signal in the same manner as described above.
  • the timing to lower 2 to the L level has also been intentionally delayed.
  • the timing of raising the second control signal ⁇ 2 to the ⁇ level is intentionally delayed from the timing of raising the first control signal ⁇ 1 to the ⁇ level. Therefore, the PMOS transistor # 1 and the NMOS transistor # 2 are not turned on at the same time, and the extra power consumption of the switch circuit 105 can be suppressed.
  • a flip-flop circuit that delays the output pulse signal DOU.
  • the D flip-flop circuit is used as each delay circuit for delaying the output pulse signal DOUT (the explanation has been given by using columns, but each delay circuit Not limited to the D flip-flop circuit, any flip-flop circuit or delay element may be used.
  • FIG. 12 is a schematic configuration diagram showing one configuration example of the delay time control circuit 203.
  • the delay time control circuit 203 includes the selection circuit unit 209 of the first delay circuit 202 constituting the output pulse signal generation circuit 200 and the first delay circuit 210 of the second delay circuit 210.
  • the delay time control circuit 203 has a replica circuit 501 and a selection signal generation circuit 502.
  • the replica circuit 501 is a circuit that generates an operation state signal indicating the operation state of an external circuit that operates according to the output voltage VINT.
  • the operation state detection pulse generation circuit 511 is a circuit that generates an operation state detection pulse signal RPL synchronized with the operation clock of an external circuit operated by the output voltage VINT.
  • the operating state detection pulse signal RPL is sent to the critical path circuit 512 of the next stage.
  • the critical path circuit 512 is a circuit that performs a delay equivalent to a critical path of the above-mentioned circuit, that is, a path circuit that is considered to have the longest signal delay.
  • the critical bus circuit 512 is applied with the output voltage VI ⁇ ⁇ of the filter circuit 106 as the power supply voltage. That is, the drive voltage of the internal circuit to be supplied with power is monitored by the critical path circuit 512.
  • the latch circuit 5 13 is a circuit for temporarily holding the pulse signal output from the physical path circuit 5 12, and the output signal is used as an operating state signal of the lever power circuit 5 1 in the next stage. It is sent to the selection signal generation circuit 502.
  • FIG. 13 is a schematic configuration diagram showing a configuration example of the replica circuit 501.
  • the operation state detection pulse generation circuit 511 is composed of flip-flop circuits 511 ⁇ , 511 ⁇ , 511C (hereinafter, FF511A, FF51C). 1 B, FF 5 11 1 C And an AND circuit 511D and 511E having two input terminals. Note that the operation state of the internal circuit to which the output voltage VINT is supplied is detected immediately before the output selection operation in the first and second delay circuits 202 and 210 constituting the output pulse signal generation circuit 200. I just need.
  • the operation state detection pulse generation circuit 511 in the present embodiment is configured to operate when the enable signal ENABLE supplied from outside the replica circuit 501 is ON (H level). . That is, FF511A, FF511B, and FF511C described above all operate when the enable signal ENABLE is on (H level).
  • the FF 511 A is a D flip-flop circuit which operates using the operation clock f-sign ECLK as a trigger edge, and a signal RE is input to its data input terminal. . Therefore, the operation state detection pulse signal RPL output from the FF511A is a signal obtained by delaying the signal RE by one cycle of the operation clock signal ECLK. Accordingly, the operation state detection pulse signal RPL is synchronized with the operation clock signal ECLK, so that the operation state detection operation of the internal circuit can be performed with high accuracy.
  • the signal RE input to the FF511A is a signal that is turned on (H level) only for a predetermined period when the enable signal ENABLE is turned on (H level). This signal RE will be described in detail later.
  • the FF511A output terminal is connected to the input terminal of the critical path circuit 512, the data input terminals of FF511B and FF511C, and the AND circuits 511D and 51IE. Each is connected to one input terminal.
  • the FF 511 B is a DN flip-flop circuit that operates by using a negative edge of the operation clock signal ECLK as a trigger, and the output signal N 1 of the FF 511 B is the FF 511 A output signal RPL. Is delayed by half the cycle of the operation clock signal ECLK. Note that the output signal N 1 of the FF 511B is sent to the other input terminal of the AND circuit 511D.
  • FF511C is a D flip-flop circuit that operates using the positive edge of the operation clock signal ECLK as a trigger, and its output signal N2 is the output signal of FF511A.
  • the RPL is inverted and delayed by one period of the operation clock signal ECLK. Note that the output signal ⁇ 2 of the FF 511 C is connected to the other input of the AND circuit 511 ⁇ . Sent to the force terminal.
  • the AND circuit 511D is a circuit that generates an evaluation pulse signal EV1 by performing a logical AND operation on the output signal N1 and the operation state detection pulse signal RPL.
  • the AND circuit 511E is a circuit that generates an evaluation pulse signal ⁇ V 2 by performing a logical AND operation of the output signal N 2 and the operation state detection pulse ⁇ sign RPL. These evaluation pulse signals ⁇ V 1 and ⁇ V 2 are used as trigger signals for controlling the operation of the subsequent latch circuits 513, respectively.
  • FIG. 14 is a timing chart showing a signal waveform in the operation state detection pulse generation circuit 511.
  • the enable signal ENABL ⁇ is used as the operation clock signal ECLK 16 of the internal circuit. It is turned on (H level) for the period.
  • the signal R in the present embodiment is a pulse signal corresponding to the 1 / '8 frequency-divided signal of the enable signal ENABLE, and the operation state output from the FF 511
  • the detection pulse signal RPL is a pulse signal obtained by delaying the signal R by one period of the enable signal ENABL.
  • the output signal ⁇ 1 of FF 511 1 is a pulse signal obtained by delaying the operation state detection pulse signal RPL by a half cycle of the operation clock signal ECL ⁇ ⁇ and inverting it.
  • the output signal ⁇ 2 of the FF 511C is a pulse signal obtained by delaying the operation state detection pulse signal RPL by one cycle of the operation clock signal ECL ⁇ ⁇ and inverting it. Therefore, the pulse width of the evaluation pulse signal EV1 generated by the AND circuit 511D is equivalent to a half cycle of the operation clock signal ECLK, and the evaluation pulse signal generated by the AND circuit 511E The pulse width of E ⁇ 2 corresponds to one cycle of the operation clock signal ECL ⁇ .
  • the critical path circuit 5 1 2 is the filter circuit 1 This is a circuit driven by the output voltage VINT sent from 06, and the H level of the internal signal is the output voltage VINT. Therefore, in order to match the voltage level of the input / output signal with the operation state detection pulse generation circuit 511 and the latch circuit 513 driven by the power supply voltage VDD, the physical path circuit 5 1 2
  • the input stage is provided with a step-down level shifter 515, and the output stage is provided with step-up level shifters 515A and 515B.
  • the replica circuit 501 shown in the figure is such that the critical path circuit 512 constituting itself is within a predetermined time (within one cycle of the operation clock signal ECLK for driving the internal circuit). )
  • the operation state of the above-mentioned circuit becomes “over speed state (hereinafter referred to as operation state FAS)”, “operable state (hereinafter referred to as“ operable state ”).
  • operation state OK Operation state OK
  • danger state hereinafter referred to as operation state WARN
  • operation disabled state hereinafter, referred to as operation state NG.
  • the critical circuit circuit 512 is divided into two, a first critical path circuit 516 and a second critical path circuit 517.
  • the delay time of the first half critical path circuit 516 and the second half of the critical path circuit 517 is 0.5 + H, respectively, assuming that the entire delay time of the critical path circuit 512 is 1. , 0.5 — ⁇ . That is, the delay is divided so that the delay time of the first half critical path circuit 516 is slightly longer than the delay time of the second half critical path circuit 517.
  • an inverter chain in which a plurality of inverter circuits are connected in series is suitable, but a NAND circuit or NOR circuit is used instead of the inverter circuit.
  • a circuit may be used.
  • the operation state detection pulse output from the operation state detection pulse generation circuit 511 The signal RPL is input to the first half critical path circuit 516 via the step-down level shifter 514. While the output signal of the first-half critical path circuit 516 is sent to the second-half critical path circuit 517, the output signal is changed to the signal R through the boost level shifter 515, and the latch is output. Sent to circuit 5 13. The output signal of the second half critical path circuit 517 is output as the output signal RB via the boost level shifter 515 B, It is sent to the latch circuit 5 13.
  • the latch circuit 5 13 is a DN flip-flop circuit 5 13 A, 5 13 B in which the negative edge of the evaluation pulse signal EV 1 sent from the operation state detection pulse generating circuit 5 11 is triggered. (Hereinafter referred to as FF 5 13 A and FF 5 13 B), and a DN flip-flop circuit 5 13 C (hereinafter, referred to as FF 5 1 C) with the negative edge of the evaluation pulse signal EV 2 as a trigger. 3 C).
  • the output signal RA from the booster level shifter 5 15 A is input to the data input terminal of the FF 513 A, and the data input terminals of the FF 5 13 B and FF 5 13 C are Output signal RB from boost level shifter 5 15 B is input.
  • the output signal RA is latched by the negative edge of the evaluation pulse signal EV1 by the FF 513 A signal LA, and the output signal RB is evaluated by the FF 513B pulse ⁇ the negative edge of the signal EV1
  • the signal L latched by the pulse signal ⁇ ⁇ ⁇ and the signal LC latched by the negative edge of the pulse signal ⁇ V2 by the FF513C are finally transmitted from the replica circuit 501 to the next.
  • the operation state signals LA, LB, and LC are sent to the stage selection signal generation circuit 502.
  • the operation state of the external circuit to which the output voltage VINT is supplied is determined immediately before the output selection operation in the first and second delay circuits 202, 210 constituting the output pulse signal generation circuit 200. Should be detected.
  • the latch circuit 513 in the present embodiment is configured to operate when the enable signal ENABLL # supplied from outside the replica circuit 501 is on (H level). That is, each of the above-mentioned FF513A, FF513B, and FF513C operates when the enable signal ENABLE is on (H level).
  • FIG. 15 is a timing chart showing each signal waveform in the replica circuit 501.
  • the pulse width of the evaluation pulse signal ⁇ V1 (half a cycle of the operation clock signal ECL ⁇ ) is set to the first predetermined operation time Tl
  • the pulse width of the pulse signal ⁇ V2 (operation clock).
  • the one-cycle signal ECL ⁇ ) is the second predetermined operation time ⁇ 2
  • the delay time of the first half critical path circuit 516 is the first operation time D1
  • the entire critical path circuit 5 1 2 of The delay time will be described as the second operation time D2.
  • the output signal RA is latched to the H level at FF513A
  • the output signal RB is latched to the H level at FF513B and FF513C. It shows the case where it was done. That is, the case where the second operation time D2 is shorter than the first predetermined operation time T1 is shown.
  • all of the critical path circuits 5 1 2 (this circuit operates with a delay time of less than half a cycle of the operation clock signal ECLK, and the internal circuit driven by the output voltage VINT operates at a sufficiently high speed Therefore, the operating state of the replica circuit 501 is determined as the operating state FAST when all of the symbols LA, LB, and LC are at the H level.
  • Pattern B in the figure indicates the output (the signal RA is latched to the H level at FF513A, and the output signal RB is at the L level and H level at FF513B and FF513C, respectively).
  • the first operation time D 1 is shorter than the first predetermined operation time T 1
  • the second operation time D 2 is longer than the first predetermined operation time T 1.
  • the first half of the critical path circuit 516 operates with a delay time of not more than a half cycle of the operation clock signal ECLK. Therefore, the entire critical path circuit 5 1 2 operates with a delay time longer than half the period of the operation clock signal ECLK but shorter than one period.This state is driven by the output voltage VINT. Therefore, it is considered that the internal circuit that operates is operating at an appropriate speed.
  • State signal L A, L B, L C is H level, respectively, L level, it is determined that if the operating state O K at H level.
  • the output signal RA is latched at the L level at FF513A, and the output signal RB is at the L level and H level at FF513B and FF513C, respectively.
  • the delay time of the first-half critical path circuit 516 does not fall within the half cycle of the operating clock signal ECLK, but the entirety of the cantilever path circuit 512 of the operational clock signal ECLK is lower than the delay time of the operating clock signal ECLK. It operates with a delay time shorter than one cycle.
  • the delay time of the entire critical path circuit 5 12 is Since it exceeds one cycle of the operation clock signal ECLK, it is considered that there is a high possibility that the internal circuit driven by the output voltage VINT does not operate. It is determined that the operation state is NG when all the operation state signals LA, LB, and LC are at L level.
  • FIG. 16 is a table showing the relationship between the operation state signals LA, LB, and LC in the replica circuit 501 and the operation state of the internal circuit.
  • the operating status of the critical path circuit 512 into four (FAST, OK :, WARN, NG)
  • the operating status of the external circuit driven by the output voltage VINT can be detected in detail. It is possible to do. Therefore, it is possible to appropriately cope with any process variation and environmental change, and to contribute to lowering the power consumption of the entire integrated circuit by performing the optimal output voltage VINT flooding. If the combination of operating state signals LA, LB, and LC not shown in Fig.
  • the operation state (NG) is determined when the combination of the operation state ⁇ symbols L A, L B, and L C is a combination not shown in FIG. By detecting such an operation state, it becomes possible to operate the internal circuit more stably. In addition, since a failure of the replica circuit 501 can be detected at an early stage, quick corrective action can be taken.
  • the selection signal generation circuit 502 is configured to output the first delay circuit 202 constituting the output pulse signal generation circuit 200 based on the operation state signals LA, LB, and LC input from the replica circuit 501.
  • the selection signal generation circuit 502 reduces the output voltage VI ⁇ by one step from the current value, that is, the first and second delay circuits 202 , 210 are generated so as to increase the delay time by one step from the current value.
  • the selection signal generation circuit 502 maintains the output voltage VINT at the current value, that is, maintains the delay time at the current value. Generate a selection signal.
  • the selection signal generation circuit 502 raises the output voltage VINT by one step from the current value, that is, the delay. Generates a selection signal that shortens the time by one step from the current value.
  • the output voltage VINT is changed by increasing or decreasing the delay time in the first delay circuit 202 or the second delay circuit 210. At this time, if the variable width of the output voltage VINT (that is, the variable width of the delay time) is large, it is possible to jump the operating state OK or the operating state WARN only by raising or lowering the delay time by one step. There is. Therefore, it is desirable that the variable width of the output voltage VINT be as small as possible.
  • the operating state OK and in the range of operating conditions WARN could selectable output voltage VINT there are a plurality c such cases, driven by the output voltage VINT
  • the lowest output voltage VINT among the plurality of output voltages VINT in which the operation state is OK may be selected.
  • the selection signal generation circuit 502 of the present embodiment further outputs the output voltage even when the operation state signals LA, LB, and LC transmitted from the replica circuit 501 indicate the operation state OK. It is determined whether or not VINT can be reduced, that is, whether or not the delay time can be further increased, and the minimum output voltage VINT at which the operation state is OK is obtained.
  • FIG. 17 shows a specific example of the configuration of the selection / code generation circuit 502 based on the above examination.
  • FIG. 17 is a schematic configuration diagram showing an example of the configuration of the selected symbol generation circuit 502.
  • the selection signal generation circuit 502 includes a coefficient generation circuit 61, a 4-bit adder 62, a 4-bit register 603, a decoder circuit 604, and a 2-bit A register 605 and a counter circuit 606 are provided.
  • the coefficient generation circuit 601 delays the operation state signals LA, LB, shin, the second selection signals SH, SQ, and the second selection signals SH, SQ input from the replica circuit 501 by a predetermined time. This circuit generates a 4-bit signal COEF based on the delayed signals SHD and SQD. In addition to the above signals, a signal REPENB transmitted from the output pulse signal generation circuit 200 and a signal RE transmitted from the counter circuit 606 are input to the coefficient generation circuit 600 1. Have been.
  • the above-mentioned signal REPENB is a periodic signal which rises immediately before the output selection operation in the first and second delay circuits 202, 210 constituting the output pulse signal generation circuit 200.
  • the output (word DM 1 (see FIG. 6) of the basic delay circuit section 207 constituting the first delay circuit 202) may be used.
  • the word RE is equivalent to the word REPEN. It corresponds to the circumference signal.
  • the 4-bit adder 602 is configured to output the 4-bit signal C ⁇ EF generated by the coefficient generation circuit 601 and the output f of the 4-bit register 603 storing the numerical value indicating the previous selection signal.
  • the 4-bit register 603 is a circuit for temporarily holding the output signal of the 4-bit adder 602, and the four DN flip-flops that operate using the negative edge of the signal REPENB as a trigger It consists of a circuit (not shown).
  • the DN flip-flop circuits constituting the 4-bit register 603 are all reset to L level once by a reset signal (not shown). Is At this time, the first selection signal S0 sent from the decoder circuit 604 becomes H level, and the other first selection signals S 1 and S 2 both become L level.
  • the second selection signal SH, SQ also becomes both L level £ That is, when starting the voltage conversion circuit in this embodiment, as the output pulse signal DOUT of the output pulse signal generating circuit 2 0 0, the first, The output signal D 0 that minimizes the delay time in the second delay circuits 2 0 ′ 2 and 2 10 is selected. As a result, the output voltage VINT becomes the variable upper limit, and the internal circuit to which the output voltage VINT is supplied is It can operate reliably even when the voltage conversion circuit is started.
  • the decoder circuit 604 decodes the upper two bits (C ⁇ 3 [3: 2]) of the output signal CNT of the 4-bit register 603 to generate the first selection signals S0 and S1. 1 and S 2 are generated and sent to the selection circuit section 209 of the output pulse signal generation circuit 200. At this time, the decoder circuit 604 outputs a 2-bit signal (“00” to “10”) indicating “0” to “2” in decimal notation held by the 4-bit register 603. , And converts them into 3-bit signals (“100” to “001”) corresponding to the first selection signals S0, S1, and S2, respectively.
  • the second bit (C ⁇ [1]) from the bottom of the output signal C 4 of the 4-bit register can be used as the second selection signal S ⁇ , and the second selection signal SQ and Therefore, the least significant bit (C ⁇ [0]) of the output signal C ⁇ can be used as it is.
  • These second selection symbols SH and SQ are sent to the first and second selection units 2 14 and 2 16 which constitute the second delay circuit 210 of the output pulse signal generation circuit 200, respectively. On the other hand, it is also sent to the coefficient generation circuit 601 and the 2-bit register 605.
  • the 2-bit register 605 is a circuit that temporarily holds the second selection signals SH and SQ. It is configured. Note that each flip-flop circuit sends the delayed signals SHD and SQD of the second selection signals SH and SQ to the coefficient generation circuit 601, respectively.
  • the counter circuit 606 counts the signal REPENB to generate a signal RE corresponding to a divided signal of the signal REPENB, and outputs the signal RE to the replica circuit 501 and the coefficient generation circuit 600. Send for 1
  • FIG. 18 is a schematic configuration diagram showing a configuration example of the coefficient generation circuit 600.
  • the coefficient generator 601 consists of a flag signal generator 607, a coefficient selection signal generator 608, a 4-bit subtractor 609, and an incrementer 610 And a decrementer 61 1 and a selector 6 12.
  • the flag signal generation circuit 607 is a circuit that generates the flag f-sign WF based on the operation state signals LA, LB, and LC input from the repli- cation circuit 501.
  • Flag letter The signal generation circuit 607 sets the flag signal WF to Enab 1 e (H level) when the operation state signal LA, LB, and LC indicate the operation state WARN, and sets the operation state signals LA, LB, and LC
  • the flag signal WF is set to Disab 1 e (L level).
  • the flag signal WF is maintained at the current value. Note that the flag signal WF may be determined in synchronization with the signal REPEB input from the output pulse signal generation circuit 200.
  • FIG. 19 is a truth table of a logic circuit mounted on the flag signal generation circuit 607.
  • the truth table shown in this figure as a logic circuit in the flag signal generation circuit 607, the above-described operation of generating the flag signal WF can be realized.
  • WF0 in the figure is the value of the flag signal WF determined one cycle before, and indicates that the flag signal ⁇ F is maintained at the current value.
  • the coefficient selection signal generation circuit 608 selects a signal based on the operation state signals LA, LB, and the like input from the lever power circuit 501 and the flag signal WF input from the flag signal generation circuit 607. This is a circuit that generates a coefficient selection SC for controlling the coefficient selection operation in the data 6 12.
  • the coefficient selection signal SC may be determined in synchronization with the signal R # input from the counter circuit 606.
  • the selector 6 1 2 is a coefficient for maintaining the output voltage VI ⁇ ⁇ at the current value and a coefficient for lowering the output voltage VI ⁇ by one stage from the current value. Select one of C OM PD and a coefficient C OM PU for raising the output voltage VINT by one stage from the current value, and send it to the 4-bit adder 602 as a 4-bit signal COEF. .
  • the delay time of the first and second delay circuits 202 and 210 constituting the output pulse signal generation circuit 200 becomes the current value. Therefore, the output voltage VINT is also maintained at the current value.
  • the coefficient COMPD is selected as the 4-bit signal COEF
  • the output voltage VINT is one step lower than the current value because the delay time is one step longer than the current value.
  • the coefficient COMPU is selected as the 4-bit signal COEF
  • the output voltage VINT increases by one stage from the current value because the delay time is one stage shorter than the current value.
  • the coefficient selection signal generation circuit 608 uses the value of the flag signal WF Regardless of this, it generates the coefficient selection signal SC to raise the output voltage VINT by one step from the current value.
  • the selector 612 selects the coefficient C OMP U based on the coefficient selection signal SC.
  • the coefficient selection signal generation circuit 608 sets the output voltage VINT to 1 from the current value. Generate a coefficient selection signal SC for step down.
  • the selector 612 selects the coefficient COMPD based on the coefficient selection signal SC.
  • the coefficient selection signal generation circuit 608 When the operation state signals LA, LB, and LC indicate the operation state OK, and the flag signal WF is enabled (H level), the coefficient selection signal generation circuit 608 operates to maintain the output voltage VINT at the current value. Generate a coefficient selection signal SC. The selector 612 selects the coefficient COMP based on the coefficient selection signal SC.
  • the coefficient selection signal generator 608 selects the coefficient to lower the output voltage VINT by one stage from the current value regardless of the value of the flag signal WF. Generate signal SC.
  • the selector 612 selects the coefficient C OMP D based on the coefficient selection signal SC.
  • FIG. 20 is a truth table of a logic circuit mounted on the coefficient selection signal generation circuit 608.
  • the truth table shown in this figure as a logic circuit in the coefficient selection signal generation circuit 608, the above-described operation of generating the coefficient selection signal SC can be realized.
  • the coefficient selection signal generation circuit 608 generates the coefficient selection signal SC for raising the output voltage VI ⁇ by one stage from the current value regardless of the value of the flag signal WF.
  • the output voltage VI ⁇ ⁇ is gradually increased, and the operation state indicated by the repli- cation circuit 501 changes from NG to ⁇ via WAR ⁇ .
  • the flag signal WF at the time when the operation state becomes ⁇ ⁇ becomes- Operating state Enab 1 e (H level) due to WARN. Therefore, when the operation state becomes OK, the coefficient selection signal generation circuit 608 generates the coefficient selection signal SC for maintaining the output voltage VINT at the current value, so that the output voltage VINT is unnecessarily increased. It will not be done.
  • the coefficient selection signal generation circuit 608 generates the coefficient selection signal SC for lowering the output voltage VI by one stage from the current value regardless of the value of the flag signal WF.
  • the output voltage V ⁇ ⁇ ⁇ ⁇ is gradually reduced, and the operation state indicated by the replica circuit 501 changes from F S ⁇ to ⁇ ⁇ .
  • the flag signal WF at the time of the operating state OK remains at Disab 1 e (L level) because it has not passed through the operating state WARN. Therefore, the output voltage VINT is further reduced, and the operation state changes from OK to WARN.
  • the coefficient selection signal generation circuit 608 when the operation state becomes WARN, the coefficient selection signal generation circuit 608 generates the coefficient selection signal SC for raising the output voltage VINT by one stage from the current value. As a result, the operation state indicated by the replica circuit 501 becomes OK again.
  • the flag signal WF at the time of the operation state OK is in the state of Enab1e (H level) because it has passed through the operation state WARN. Therefore, when the operation state becomes OK, the coefficient selection signal generation circuit 608 generates the coefficient selection signal SC for maintaining the output voltage VI ⁇ ⁇ at the current value. VI ⁇ ⁇ is not raised.
  • the operation state indicated by the repli- cation circuit 501 becomes WARN and OK. Alternately with become. In such a configuration, the output voltage ⁇ INT rises and falls, and the operation of the internal circuit may become unstable.
  • these coefficients COMP, CO'IPD, and COMPU are the delays of the first and second delay circuits 202, 210 constituting the output pulse signal generation circuit 200. It is used to keep the time at the current value or to raise or lower the current value one step at a time.
  • the incrementer 61 0 generates the coefficient COMPD by adding 1 to the value of the coefficient COMP sent from the 4-bit subtractor 609, and the decrementer 6 11 subtracts 4 bits.
  • the coefficient COMPU is generated by subtracting 1 from the value of the coefficient COMP sent from the unit 609.
  • the coefficient COMPD is selected as the 4-bit signal COEF to lower the output voltage VINT by one stage from the current value, and the coefficient is selected to increase the output voltage VINT by one stage from the current value.
  • COMPU is selected as the 4-bit signal COEF.
  • the 4-bit subtractor 609 sends the delay time.
  • the selected coefficient COMP is selected by the selector 612.
  • FIG. 21A and FIG. 21B are diagrams illustrating an example of a correction operation for the coefficient COMP.
  • FIG. 21A is a timing chart showing the internal clock signals ICLK: and ICLK2 and the output pulse signals of the first and second delay circuits 202 and 210.
  • the pulse cycle of the output pulse signal DOUT output from the second delay circuit 210 is described as an example in which the pulse period of the internal clock signal ICLK is maintained at '.25c1k. Make a light.
  • FIG. 21B shows the operation of calculating the 4-bit signal COEF (that is, the coefficient COMP).
  • the 4-bit signal COEF, the signal CNT, and the signal CNT0 are each expressed in a binary number (for example, (00000000). ) Described in b).
  • the signal CNT0 in the figure is the value of the signal CNT determined one cycle before.
  • the state (1) in both figures will be described.
  • the output signal D 0 (not shown) of the first delay circuit 202 is selected as it is as the output pulse signal D OUT one cycle before
  • the signal CNT 0 in the state (1) becomes (0 0 0 0) b.
  • the output pulse signal DOUT (DO) one cycle before and the output pulse signal DOUT to be output is equivalent to the internal clock signal ICLK 5.25c1k
  • the output pulse signal D 0 obtained by delaying the output signal D 0 of the first delay circuit 202 by 0.25 c 1 k must be selected as the output pulse signal DOUT. I just need.
  • the signal CNT sent from the 4-bit adder 602 may be set to (00001) b.
  • state (2) in both figures will be described.
  • the delayed pulse ⁇ symbol D 0, c is selected as the output pulse signal DOUT, so the signal C ⁇ ⁇ 0 in state (2) is (0 0 1) b .
  • the output pulse signal D OUT (DO.,) One cycle before and the output pulse signal D OUT to be output from now on, 5.25 c 1 k of the internal clock signal ICLK
  • a delay pulse obtained by delaying the output signal D 0 of the first delay circuit 202 by 0.5 c 1 k ⁇ Signal D 0, / 2 is output pulse signal DOU T What should be selected as In this case, since the expected value of the signal CNT is (0 0 1 0) b, the coefficient COM P selected as the 4-bit signal COEF is changed to (0 0 1) b, that is, +1. I just need.
  • the signal CNT 0 to definitive state (3) is (0 0 1 0) b.
  • a delay equivalent to 5.25 clk of the internal clock signal ICLK is generated. to insert may be selected first delay circuit 2 0 2 of the output signal D 0 0. 7 5 c 1 k delayed pulse signal by delaying D 0 3 c as an output pulse signal DOUT.
  • the expected value of the signal CNT is (0 0 1 1) b
  • the coefficient C selected as the 4-bit code COEF is set to (0 0 1) b, that is, +1. do it.
  • the state (4) in both figures will be described.
  • the state (3) since the delay pulse signal D 0 3. Is selected as the output pulse signal DOUT, the state (4) is changed to the state (4).
  • the word CNT 0 is (0 0 1 1) b.
  • a delay pulse signal D 1 obtained by delaying the output signal D 0 of the first delay circuit 202 by 1 c 1 k may be selected as the output pulse signal D OUT.
  • the coefficient COMP selected as the 4-bit signal COEF may be set to (00001) b, that is, +1. .
  • the delayed pulse signal D 1 is selected as the output pulse signal D OUT, so that the signal C C 0 in state (5) is (0 1 0 0) b.
  • the output pulse signal DOUT (D 1) one cycle before and the output pulse signal DOUT to be output from now on, it is equivalent to 5.25 c 1 k of the internal clock signal ICLK.
  • a delay pulse signal D 0 obtained by delaying the output signal D 0 of the first delay circuit 202 by 0.25 c 1 k may be selected as the output pulse signal DOUT. .
  • the expected value of the signal CNT is (00001) b
  • the coefficient C OMP selected as the 4-bit signal COEF is set to (1101) b, that is, 3, Mah.
  • the lower 2 bits of the coefficient CNT correspond to the second selection signals SH and SQ transmitted from the 4-bit register 603.
  • the lower two bits of the coefficient CNT0 correspond to the delayed signals SHD and SQD obtained by delaying the second selection signals SH and SQ by a predetermined time by the 2-bit register 605. Therefore, the 4-bit subtractor 609 constituting the coefficient generation circuit 601 generates the second selection signal SH or SQ expanded to 4 bits by adding “0 0” to the upper 2 bits. Similarly, by adding "0" to the upper 2 bits to reduce the 4-bit delayed signals SHD and SQD, the 4-bit signal COEF (that is, the coefficient COMP) in the next state is reduced.
  • FIG. 22 is a table showing the relationship between the second selection signals SH and SQ, the delay signals SHD and SQD, and the coefficient COMP.
  • the delay time control circuit 203 provided in the voltage conversion circuit of the second embodiment has been described above as an example, the voltage conversion circuit of the first embodiment also has the same configuration as described above.
  • the first selection signals S0 to S5 can be generated by the delay time control circuit 103. '
  • FIG. 23 is a schematic configuration diagram showing a third embodiment of the voltage conversion circuit according to the present invention.
  • the voltage conversion circuit of this embodiment basically has the same configuration as the voltage conversion circuits of the first and second embodiments described above (see FIGS. 1 and 5). It is characterized in that an output voltage VINT is supplied as a power supply voltage of a signal generation circuit and a switching timing control circuit. Therefore, portions having the same configuration and operation as those in the first and second embodiments are denoted by the same reference numerals as those in FIG.
  • the voltage conversion circuit of the present embodiment has an output pulse signal generation circuit 300 and a switch timing control circuit 304, and the output pulse signal generation circuit 300 It comprises a reference pulse signal generation circuit 301, first and second delay circuits 302, 310, and a delay time control circuit 303.
  • the above-mentioned first and second embodiments are used as the reference pulse signal generation circuit 301, the first and second delay circuits 302, 310, and the delay time control circuit 303 as described above.
  • Reference pulse signal generation circuit 10 1 (2 0 1), first delay circuit 10 2 (2 0 2), second delay circuit 2 10, and delay time control circuit 10 3 provided in the voltage conversion circuit of Either configuration of (203) may be adopted.
  • the switch timing control circuit 304 has the same configuration as the switch timing control circuit 104 provided in the voltage conversion circuits of the first and second embodiments described above.
  • the reference pulse signal generation circuit 301 in the present embodiment the first and second delays The circuit 302, 310, the delay time control circuit 303, and the switch timing control circuit 304 do not use the external power supply voltage VDD, but the output voltage VINT of the filter circuit 106 as the power supply voltage. It is supplied as
  • the switch timing control circuit 304 when the switch timing control circuit 304 is driven by the output voltage VINT sent from the filter circuit 106, the H level of the first and second control signals ⁇ 1 and ⁇ 2 becomes the output voltage VINT. This may cause a problem in the on / off control of the PMOS transistor M1 and the NMOS transistor M2 included in the switch circuit 105. Therefore, in order to raise the voltage levels of the first and second control signals ⁇ 1 and 2 to the required levels, the output stage of the switching timing control circuit 304 has a step-up level shifter 320 A , 320 B are provided.
  • the voltage conversion circuit according to the present invention may be used as a step-down circuit that generates a drive voltage for a semiconductor integrated circuit device from an external power supply voltage.

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Description

明細書 電圧変換回路及びこれを備えた半導体集積回路装置 技術分野
本発明は、 集積回路に駆動電圧を供給する電圧変換回路、 及びこれを備えた半 導体集積回路装置に関するものである。
背景技術
一般に、 動作ク ロ ックに従って演算処理等を実行する集積回路には、 製造プロ セスのばらつきや電源変動、 或いは温度変化等が生じても、 常に正常な動作を行 えるよ うに、 大きな設計マ一ジンが設けられている。 つま り、 上記した各種変動 等によつて回路の遅延時間が増大した場合であっても、 集積回路全体の動作が動 作ク ロ ックの 1 ク ロ ック内に収まるよ うに設計されている。 また、 上記した全て の条件が最悪の状態となっても正常な動作を行えるよ うに、 集積回路には十分高 い電源電圧が印加されている。
これらの大きな設計マージンや高い電源電圧の印加は、 集積回路の高速化や低 消費電力化の妨げとなる。 そこで、 集積回路の動作状況を検知して集積回路の動 作に必要最低限の駆動電圧を与えられるよ うに電源電圧の制御を行う電圧変換回 路の開発が進められている。
図 2 4は従来の電圧変換回路の一例を示す概略構成図である。 なお、 本図に示 す電圧変換回路は、 特開平 1 0— 2 4 2 8 3 1号公報に開示されている従来技術 であり、 デューティ比制御回路 9 0 1 と、 バッファ回路 9 0 2 と、 フィルタ回路
9 0 3 と、 ク リティカルパス回路 9 0 4 と、 遅延回路 9 0 5 と、 正否判定回路 9
0 6 と、 加算器 9 0 7 と、 を有して成る。
デューティ比制御回路 9 0 1 は、 バッファ回路 9 0 2における出力電圧の可変 動 ί乍を制御する回路であり、 カウンタと比較回路を有して成る。 カウンタは 0〜
2 1 (例えば、 η = 6の場合は 0〜 6 3 ) までの数を、 供給されたク口 ック信 号 （図示せず） の周期毎に 1ずつ力ゥン トァップし、 その力ゥン ト数を η ビッ ト の信号 N Aと して比較回路に送出する。 なお、 カウン ト数 2 n— 1 の次は 0 となる また、 比較回路には ί言号 N Aの他に、 加算器 9 0 7から n ビッ トの信号 N Bが入 力されている。
比較回路は、 バッファ回路 9 0 2を構成する P M O S トランジスタ M 1及び N M O S トランジスタ M 2のオン/オフ制御を行う回路であり、 各 トランジスタ M 1 、 M 2のゲー トには、 比較回路から制御信号 X 1 、 X 2がそれぞれ供給されて いる。 なお、 比較回路は信号 N Aが 0 となったときに制御信号 X 1 、 X 2 の電圧 レベルを L レべルと し、 信号 N Aが信号 N B と一致したときに制御信号 X 1 、 X 2の電圧レべノレを H レべルとする。
ノくン ファ回路 9 0 2 を構成する P M O S トランジスタ M 1 のソースには、 第 1 電源電圧が印加されており、 N M O S トランジスタ M 2のソースには、 第 2電源 電圧 （ここでは接地電圧） が印加されている。 また、 両 トランジスタの ドレィン は互いに接続されており、 その接続ノー ドはバッファ回路 9 0 2の出力端と され ている。
従つて、 制御信号 X 1 、 X 2が L レベルである場合、 P M O S トランジスタ M 1 はオンとなり、 N M O S トランジスタ M 2はオフとなるので、 バッファ回路 9 0 2の出力電圧は第 1電源電圧にほぼ等しく なる。 一方、 制御信号 X I 、 X 2が H レベルである場合、 P M O S トランジスタ M 1 はオフとなり、 N M O S トラン ジスタ M 2はオンとなるので、 バッ ファ回路 9 0 2の出力電圧は第 2電源電圧
(接地電圧） にほぼ等しく なる。 すなわち、 バッファ回路 9 0 2の出力電圧は、 信号 N Aが 0のときに立ち上がり、 （言号 N Aが ί言号 N Bに等しく なつたときに立 ち下がるパルス状の電圧 ί言号 Υとなる。
この電圧信号 Υは、 ィンダクタンス L 1及びキャパシタ C 1 から成るフィルタ 回路 9 0 3によって平滑化されて出力電圧 Ζ となる。 出力電圧 Ζは、 同一基板上 に形成された内部回路 （図示せず） に対して供給され、 |$內部回路の駆動電圧と して利用される。 また、 出力電圧 Ζは、 ク リティカルパス回路 9 0 4の電源電圧 と しても利用される。
上記したバッファ回路 9 0 2 を構成する Ρ Μ〇 S トランジスタ Μ 1 がオンとな り、 N M O S トランジスタ Μ 2がオフとなる時間 （すなわち、 制御信号 X I 、 X 2が Lレベルである時間） をオン時間 T 1 と し、 P M O S トランジスタ M 1 がォ フとなり、 N M O S トランジスタ M 2がオンとなる時間 （すなわち、 制御信号 X 1 X 2が Hレベルである時間） をオフ時間 T 2 とすると、 フィ ルタ回路 9 0 3 の出力電圧 Zは一般に、 次の （ 1 ) 式によって求めることができる。
T1
X VDD ( 1 )
T1 + T2 こ こで、 上式中のオン時間 T 1 (右辺分子） は電圧信号 Yのパル'ス幅を表して おり 、 オン時間 T 1 とオフ時間 T 2 との和 T 1 + T 2 (右辺分母） は電圧信号 Υ のパルス周期を表している。 すなわち、 出力電圧 Ζを制御するためには、 電圧信 号 Υにおけるパルス幅とパルス周期との比 （以下、 デューティ比と呼ぶ） を制御 すればよいことが分かる。
上記構成から成る電圧変換回路では、 加算回路 9 0 7からデューティ比制御回 路 9 0 1 の比較回路に入力され ¾ ί言号 Ν Βの値を変えることによってオン時間 Τ 1 (パルス幅） を変化させ、 バッファ回路 9 0 2から出力される電圧信号 Υのデ ティ比を制御している。 これによ り、 内部回路に供給する駆動電圧 （出力電 圧 Ζ ) を制御することができる。 （以下では、 このよ うなデューティ比制御方式 をパルス幅可変方式と呼ぶ。 ） また、 （言号 Ν Βを最適 (直に設定する手段と しては、 ク リティカルパス回路 9 0 4 の動作速度を検出する方法が採用されている。
ク リティカルパス回路 9 0 4は、 出力電圧 Ζが供給される内部回路の中でも信 号の遅延が最も大きいと考えられるバス回路を複製した回路である。 前述した通 り、 ク リティカルパス回路 9 0 4の電源電圧と しては、 フィノレタ回路 9 0 3の出 力電圧 Ζが印加されている。 すなわち、 電源供給の対象となる内部回路の駆動電 圧が、 ク リティカルパス回路 9 0 4によってモニタされることになる。 なお、 こ こでは、 ク リティ カルパス回路 9 0 4の動作可能電圧が內部回路の動作可能電圧 であると仮定している。
フィルタ回路 9 0 3の出力電圧 Ζによってク リティカルパス回路 9 0 4が動作 可能である場合、 タ リティカルパス回路 9 0 4は正否判定回路 9 0 6に対して所 定のデータを送出する。 このと き、 正否判定回路 9 0 6にはク リティ カルパス回 路 9 0 4から送出されたデータが直接入力されるだけでなく 、 遅延回路 9 0 5に よって該データを所定時間だけ遅延させた遅延データも入力される。
正否判定回路 9 0 6に対してク リ ティ カルパス回路 9 0 4から直接データが入 力されない場合、 正否判定回路 9 0 6は対象と している內部回路が正常に動作し ていない、 すなわち内部回路の駆動電圧 （フィ ルタ回路 9 0 3の出力電圧 Z ) が 低過ぎると判断し、 駆動電圧を上げるために (言号 N Bの値を 1 だけ増加する信号 S 1 を加算器 9 0 7に送出する。
また、 正否判定回路 9 0 6に対して遅延回路 9 0 5を介した遅延データが入力 された場合、 正否判定回路 9 0 6は対象と している内部回路に遅延を与えても正 常に動作している、 すなわち內部回路の駆動電圧は高過ぎると判断し、 駆動電圧 を下げるために信号 N Bの値を 1だけ减少させる ί言号 S 2を加算器 9 0 7に送出 する。
また、 正否判定回路 9 0 6に対してク リ ティカルパス回路 9 0 4から直接デー タは入力されるが、 遅延回路 9 0 5を介した遅延データは入力されない場合、 正 否判定回路 9 0 6は対象と している内部回路には最適な駆動電圧が供給されてい ると判断して、 加算器 9 0 7には信号 S 1 、 S 2を送出しない。
正否判定回路 9 0 6から信号 S 1 が送出された場合、 加算器 9 0 7は信号 Ν Β の現在値に 1 を加えた値をデューティ比制御回路 9 0 1 に洪給する。 一方、 正否 判定回路 9 0 6から信号 S 2が送出された場合、 加算器 9 0 7は信号 Ν Βの現在 値に一 1 を加えた値をデューティ比制御回路 9 0 1 に供給する。
このよ うに、 上記構成から成る電圧変換回路においては、 ク リティカルパス回 路 9 0 4、 遅延回路 9 0 5、 及び正否判定回路 9 0 6によって電源洪給の対象と している内部回路の動作速度を検出し、 検出した動作速度が速過ぎる場合には內 部回路の IE動電圧 （出力電圧 Z ) を下げるよ うに、 逆に検出した動作速度が遅過 ぎる場合には内部回路の駆動電圧 （出力電圧 Z ) を上げるよ うに、 電圧信号 Yの デューティ比を制御している。
確かに、 上記構成から成る電圧変換回路であれば、 集積回路を構成する内部回 路の動作状況を検知して該內部回路の動作に必要最低限の駆動電圧を供給できる ので、 集積回路の I氐消費電力化に貢献することができる。 また、 出力電圧 Zの可 変範囲も広いため、 一般的な集積回路の降圧回路と して有益であることが分かる c ところで、 内部回路のさ らなる低消費電力化を図るためには、 内部回路を構成 するデバイス自体の電源電圧を低減することが極めて有効である。 例えば、 電源 電圧 0 . 5 で駆動するデバイスを用いた内部回路の消費電力は、 電源電圧 3 V で 動するデバイスを用いた内部回路の消費電力に比べて 1 3 6 となる。 この よ うに、 內部回路の電源電圧や負荷電流を低减することによって、 さ らなる低消 費電力化を実現することができる。
一方、 内部回路の消費電力低減に伴って、 集積回路全体の消費電力に占める電 圧変換回路の消費電力比率は相対的に増大十る。 そのため、 集積回路全体のさ ら なる低消費電力化を実現するためには、 電圧変換回路自 ί本の消費電力も低減する 必要がある。
二こで、 上記構成から成る電圧変換回路自体の消費電力を低減する手段と して は、 出力電圧 Ζの可変範囲を制限することで制御の簡略化を図り、 デューティ比 制御回路 9 0 1や加算器 9 0 7等の規模を縮小することが考えられる。
(列えば、 3 V程度の外部電源電圧が供給される電圧変換回路から 0 . 5 V駆動 の内部回路に対して電源供給を行う場合、 入力電圧に近い高電圧を内部回路に対 して出力する必要はない。 また、 內部回路を構成するデバイスには最適な動作電 圧が存在し、 プロセスばらつきや動作環境の変化に対応すると しても、 出力電圧 Ζの可変範囲は動作電圧近傍に制限するこ とができる。 このよ う に、 出力電圧 Ζ の可変範囲を制限すれば、 電圧変換回路の回路規模を縮小して消費電力の低減を 図ることができる。
しかしながら、 加算回路 9 0 7から比較回路に入力される ί言号 Ν Βの値を変え ることによってォン時間 Τ 1 (パルス幅） を変化させ、 ッファ回路 9 0 2から 出力される電圧 (言号 Υのデューティ比を制御するパルス幅可変方式の電圧変換回 路では、 たとえ出力電圧 Ζの可変範囲を制限したと しても、 高速で動作するカウ ンタ回路を設ける必要がある。
例えば、 上記した従来構成の電圧変換回路において、 カウンタ回路は電圧信号 ¥の 2 "倍 （η = 6の場合は 6 4倍） の周波数で動作する。 このように高速で動作 するカウンタ回路は、 電圧変換回路自体の消費電力増加を招いてしま うが、 出力 電圧 Ζを高精度に変化させるためには、 力ゥンタ回路の動作速度を高速に維持せ ざるを得ない。
従って、 従来構成から成るパルス幅可変方式の電圧変換回路では、 低電圧駆動 が可能な內部回路に対する出力電圧 Z の可変範囲を制限したと しても、 カウンタ 回路の動作速度は高速に維持する必要があるため、 電圧変換回路自体の消費電力 を +分に低减することができなかつた。 発明の開示
本発明は、 上記の問題点に鑑み、 出力電圧の低電圧化に適した電圧変換回路、 及びこれを備えた半導体集積回路装置を提供することを目的とする。
上記目的を達成するために、 本発明に係る電圧変換回路は、 パルス幅が一定で, パルス周期が可変であるパルス ί言号を生成するパルス信号生成回路を有し、 前記 パルス信号生成回路で生成されるパノレス信号のパルス幅とパル'ス周期との比に基 づいて出力電圧を決定する構成と している。 図面の簡単な説明
図 1 は、 本発明に係る電圧変換回路の第 1実施形態を示す概略構成図である。 図 2は、 基準パルス信号生成回路 1 0 1及び第 1遅延回路 1 0 2 の一構成例を 示す概略構成図である。
図 3は、 選択回路部 1 0 9の一構成例を示す概略構成図である。
図 4 Α〜図 4 Dは、 第 1遅延回路 1 0 2における遅延動作例を示す信号波形図 である。
図 5は、 本発明に係る電圧変換回路の第 2実施形態を示す概略構成図である。 図らは、 基準パルス信号生成回路 2 0 1 、 第 1遅延回路 2 0 2、 及び第 2遅延 回路 2 1 0の一構成 (列を示す慨略構成図である。
図 7は、 選択回路部 2 0 9、 第 1選択部 2 1 4、 及び第 2選択部 2 1 6 の一構 成例を示す概略構成図である。
図 8は、 スィ ッチタイ ミ ング制御回路 1 0 4 の一構成例を示す概略構成図であ る。
図 9は、 スィ ッチタイ ミ ング制御回路 1 0 4における各信号波形を示すタイ ミ ングチャー トである。
図 1 0は、 スィ ッチタイ ミ ング制御回路 1 0 4の別構成例を示す概略構成図で ある。
図 1 1 A、 図 1 1 Bは、 スィ ッチタイ ミ ング制御回路 1 0 4における各信号波 形を示すタィ ミ ングチヤ一 トである。
図 1 2は、 遅延時間制御回路 2 0 3の一構成例を示す概略構成図である。
図 1 3は、 レプリ カ回路 5 0 1の一構成^を示す概略構成図である。
図 1 4は、 動作状態検出パルス生成回路 5 1 1 における各信号波形を示すタイ ミ ングチャー トである。
図 1 5は、 レプリ カ回路 5 0 1 における各 ί言号波形を示すタイ ミングチヤ一 ト である。
図 1 6は、 レプリ カ回路 5 0 1 における動作状態信号 L A、 L B、 L C と内部 回路の動作状態との関係を示す表である。
図 1 7は、 選択信号生成回路 5 0 2の一構成例を示す概略構成図である。
図 1 8は、 係数生成回路 6 0 1の一構成例を示す概略構成図である。
図 1 9は、 フラグ ί言号生成回路 6 0 7に実装する論理回路の真理値表である。 図 2 0は、 係数選択信号生成回路 6 0 8に実装される論理回路の真理値表であ る。
図 2 1 A、 図 2 1 Bは、 係数 C O M Pに対する補正動作の一例を示す図である c 図 2 2は、 第 2選択信号 S H、 S Qと、 遅延信号 S H D、 S Q Dと、 係数 C O M P との関係を示した表である。
図 2 3は、 本発明の電圧変換回路の第 3実施形態を示す概略構成図である。 図 2 4は、 従来の電圧変換回路の一例を示す概略構成図である。 発明を実施するための最良の形態
本発明に係る電圧変換回路と して、 こ こでは半導体集積回路装置を構成する内 部回路に対して駆動電圧を供給する電圧変換回路 （降圧回路） を例に挙げて説明 を行う。 図 1 は本発明に係る電圧変換回路の第 1実施形態を示す概略構成図であ る。 本図に示す電圧変換回路は、 出力パルス ί言号生成回路 1 0 0 と、 スィ ッチタ イ ミ ング制御回路 1 0 4 と、 スィ ッチ回路 1 0 5 と、 フイノレタ回路 1 0 6 と、 を 有して成る。
出力パルス信号生成回路 1 0 0は、 パルス幅がー定で、 パルス周期が可変であ る出力パルス f言号 D O U Tを生成し、 該出力パルス信号 D O U Tをスィ ツチタイ ミ ング制御回路 1 0 4に送出する回路である。 なお、 出力パルス信号生成回路 1 0 0の内部構成及び動作については、 後ほど詳細に説明を行う。
スィ ツチタイ ミ ング制御回路 1 0 4は、 入力された出力パルス信号 D O U Tか ら第 1、 第 2制御信号 φ 1 、 φ 2を生成し、 該第 1、 第 2制御信号 ψ 1 、 Φ 2 を、 スィ ッチ回路 1 0 5を構成する P M O S トランジスタ M 1及び N M O S トランジ ス タ I 2の各ゲー トに送出する回路である。 すなわち、 スィ ッチタイ ミ ング制御 回路 1 0 4によ り、 P M O S トランジスタ M 1及び N M O S トランジスタ M 2の ォン， オフ制御が行われる。 なお、 スィ ッチタイ ミ ング制御回路 1 0 4の内部構 成及び動作についても、 後ほど詳細に説明を行う。
スィ ッチ回路 1 0 5を構成する P M O S トランジスタ M 1 のソースには第 1電 源電圧 （外部電源電圧 V D D ) が印加されており、 N M O S ト ランジスタ M 2の ソースには第 2電源電圧 （接地電圧 G N D ) が印加されている。 また、 両 トラン ジスタの ドレイ ンは互いに接続されており 、 その接続ノー ドはスィ ッチ回路 1 0 5 の出力端と されている。 従って、 P M O S トランジスタ M 1及び N M O S トラ ンジスタ M 2のォン /オフ制御を行う ことにより、 スィ ッチ回路 1 0 5の出力端 からはパルス状の電圧信号が送出される。
フィルタ回路 1 0 6は、 イ ンダクタンス L 1 とキヤパシタ C 1 から成る低域通 過フィルタである。 ィンダク タンス L 1の一端はスィ ツチ回路 1 0 5の出力端に 接続されており、 他端はキャパシタ C 1 を介してグラン ドに接続されている。 ま た、 インダクタンス L 1 とキャパシタ C 1 との接続ノードはフィルタ回路 1 0 6 の出力端と して、 同一基板上に形成された內部回路 （図示せず） などに接続され ている。
スィ ッチ回路 1 0 5から送出されるパルス状の電圧信号は、 フィルタ回路 1 0 6で平滑化されて出力電圧 V I N Tとなる。 この出力電圧 V I N Tは、 內部回路 (図示せず） に対して洪給され、 該内部回路の駆動電圧と して利用される。 なお. 本図では、 フィルタ回路 1 0 6 と して L C回路を用いた例を挙げたが、 R C回路 等どのよ うな構成と してもよい。
こ こで、 出力電圧 V I N Tの大きさは、 スィ ッチ回路 1 0 5 から送出されるノ ルス状電圧信号のデューティ比 （パルス幅 ''パルス周期） 、 すなわち第 1 、 第 2 制御信号 Ψ 1 、 φ 2 のデューテ ィ比を変化させるこ とによって制御することがで きる。
本実施形態の電圧変換回路では、 出力パルス ί言号生成回路 1 0 0によって、 パ ルス幅が一定で、 パルス周期が可変である出力パルス信号 D O U Τを生成し、 そ の出力パルス ί言号 D O U Tのパルス周期を適宜変化させるこ と で、 第 1 、 第 2制 御信号 Φ 1 、 φ 2 のデュ一ティ比を制御している。 これにより 、 內部回路に供給 する駆動電圧 （出力電圧 V I N T ) を制御することができる。 （以下では、 この よ うなデューティ比制御方式をパルス周期可変方式と呼ぶ。 ）
いて、 上記した出力パルス ί言号生成回路 1 0 0 の内部構成及び動作について 詳細に説明する。 本図に示すよ うに、 出力パルス信号生成回路 1 0 0は、 基準パ ルス（言号生成回路 1 0 1 、 第 1遅延回路 1 0 2、 及び遅延時間制御回路 1 0 3か ら構成されている。
基準パルス信号生成回路 1 0 1 は、 パルス幅一定の基準パルス信号を生成して 第 1遅延回路 1 0 2に送出する回路である。 第 1遅延回路 1 0 2は、 基準パルス 信号から所定時間だけ遅れた遅延パルス信号を生成する回路であり、 基本遅延回 路部 1 0 7、 追加遅延回路部 1 0 8、 及び選択回路部 1 0 9から構成されている 遅延時間制御回路 1 0 3は、 選択回路部 1 0 9に対して選択信号を送出し、 所望 の出力電圧 V I Ν Τが得られるよ うに第 1遅延回路 1 0 2における遅延時間を設 定する回路である。 なお、 遅延時間制御回路 1 0 3の内部構成及び動作について は、 後ほど詳細に説明を行う。
図 2は基準パルス（言号生成回路 1 0 1及び第 1遅延回路 1 0 2 の一構成例を示 す概略構成図である。 まず、 第 1遅延回路 1 0 2 の内部構成について説明する。 第 1遅延回路 1 0 2を構成する基本遅延回路部 1 0 7は、 基準パルス（言号生成回 路 1 0 1 から入力される基準パルス信号に対して所定単位時間の Ν倍の遅延を与 える回路である。 また、 追加遅延回路部 1 0 8は、 基本遅延回路部 1 0 7の最終 出力 f言号 D 0に対して所定単位時間の M倍の遅延を与える回路である。
なお、 本図では基本遅延回路部 1 0 7及び追加遅延回路部 1 0 8を構成する単 位時間遅延素子と して、 内部ク ロ ック ί言号 I C L Κのポジティブェッジを ト リ ガ とする Dフ リ ップフ口 ップ回路を用いた例を挙げて説明したが、 前記単位時間遅 延素子は Dフ リ ップフロ ップ回路に限らず、 どのよ うなフ リ ップフロ ップ回路或 いは遅延素子を用いても構わない。
基本遅延回路部 1 0 7は、 5つの Dフ リ ップフ口 ップ回路が直列接続されたシ フ ト レジスタ構造 （遅延段数 Ν = 5 ) から成っている。 従って、 フリ ップフロ ッ プ回路の各出力端子からは、 基準パルス信号に対して所定単位時間の 1倍〜 5倍 の遅延が与えられた出力信号 D M 4 〜 D M 1及び D 0がそれぞれ送出される。 な お、 遅延段数 Nは 1 以上であればよい。
また、 追加遅延回路部 1 0 8 も 5つの Dフ リ ップフ口 ップ回路が直列接続され たシフ ト レジスタ構造 （遅延段数 M = 5 ) から成っている。 従って、 フ リ ップフ 口 ップ回路の各出力端子からは、 出力 ί言号 D 0に対して所定単位時間の 1倍〜 5 倍の遅延が与えられた出力信号 D 1 〜 D 5がそれぞれ送出される。 なお、 遅延段 数 Mは 1以上であればよい。
なお、 基本遅延回路部 1 0 7及び追加遅延回路部 1 0 8を構成するフ リ ップフ ロ ップ回路の各ク ロ ック端子には、 いずれも同一の内部ク ロ ック信号 I C L Kが 入力されているが、 この內部ク ロ ック ί言号 I C L Kと しては、 集積回路の外部か ら供給された外部ク 口 ック信号や、 外部クロ ック信号を分周するこ とによって 生成したク口 ック信号、 あるいは集積回路の内部に発振回路を設けることで生成 したク口 ック ί言号など、 どのよ うな手段で生成されたクロ ック信号を用いても構 わない。
このよ うに、 基本遅延回路部 1 0 7及び追加遅延回路部 1 0 8をフ リ ツプフ口 ップ回路によって構成することによ り、 第 1遅延回路 1 0 2を容易に構成するこ とができる。
選択回路部 1 0 9は、 遅延時間制御回路 1 0 3から与えられる選択信号に基づ いて、 基本遅延回路部 1 0 7の最終出力 ί言号 D 0 と追加遅延回路部 1 0 8の各出 力信号 D 1 〜 D 5の う ち、 いずれか 1 つの出力信号を遅延パルス信号と して選択 出力する回路である。
図 3は選択回路部 1 0 9 の一構成例を示す概略構成図である。 本図に示すよ う に、 選択回路部 1 0 9は 2入力端子を有する 6つの A N D回路と、 多入力端子を 有する O R回路から構成されている。
各 A N D回路の一入力端子には、 基本遅延回路部 1 0 7の最終出力信号 D O と 追加遅延回路部 1 0 8 の各出力信号 D 1 〜D 5がそれぞれ入力されている。 また、 各 A N D回路の他入力端子には、 遅延時間制御回路 1 0 3から与えられる選択信 号 S 0〜 S 5がそれぞれ入力されている。
例えば、 出力信号 D 0を遅延パルス信号と して選択する場合には、 選択信号 S 0を Hレベルと し、 その他の選択信号 S 1 〜 S 5を全て L レベルとすればよい。 なお、 追加遅延回路部 1 0 8にパルス信号が流れている時間帯には、 選択信号 S 0〜 S 5が変化しないよ うに制御されている。
一方、 O R回路の入力端子に'は、 各 A N D回路の出力信号がそれぞれ入力され ており、 それらの論理和が選択回路部 1 0 9によって選択された遅延パルス信号 となる。 なお、 遅延パルス信号は、 出力パルス信号 D O U Tと してスィ ッチタィ ミ ング制御回路 1 0 4に送出される一方で、 基準パルス信号生成回路 1 0 1 にも 送出されている。
続いて、 図 2に戻って基準パルス信号生成回路 1 0 1 の内部構成についての説 明を行う。 基準パルス信号生成回路 1 0 1 は、 多入力端子を有する N O R回路と . 2入力端子を有する O R回路から構成されている。 N O R回路の各入力端子には 第 1遅延回路 1 0 2 の各出力信号 D M 4〜 D M 1及び D 0〜 D 5がそれぞれ入力 されており、 電圧変換回路の起動時に基準パルス信号の初期パルスを立ち上げる 機能を有している。
また、 O R回路の一入力端子には N O R回路の出力信号が入力されており、 他 入力端子には選択回路部 1 0 9によつて選択された遅延パルス信号が入力され.て いる。 なお、 O R回路の出力信号は基準パルス信号と して第 1遅延回路 1 0 2に 送出される。
続いて、 上記構成から成る出力パルス生成回路 1 0 0 の動作について説明する ( 電圧変換回路の起動時、 第 1遅延回路 1 0 2を構成する各フリ ップフ口 ップ回路 は、 リセッ ト信号 （図示せず） によって一旦リセッ トされるので、 それらの出力 信号 D M 4 〜 D M 1及び D 0 〜 D 5は全て L レベルとなり、 出力信号 D M 4 〜 D M 1及び D 0 〜 D 5の論理和否定である N O R回路の出力 ί言号は H レベルとなる。 これによ り、 N O R回路の出力信号と、 選択回路部 1 0 9から送出される遅延 パルス信号の論理和である O R回路の出力信号も Η レベルとなるため、 第 1遅延 回路 1 0 2に入力される基準パルス信号の初期パル'スが立ち上がる。
一方、 電圧変換回路の動作時には、 N O R回路の多入力端子に入力される出力 信号 D M 4 〜 D M 1及び D 0 〜 D 5 のいずれかが H レベルとなるため、 N O R回 路の出力信号は常に L レベルとなる。 従って、 O R回路は選択回路部 1 0 9から 戻ってく る遅延パルス ί言号を、 そのまま基準パルス信号と して第 1遅延回路 1 0 2に送出することになる。
上記動作によ り 、 基準パルス信号生成回路 1 0 1 では、 第 1遅延回路 1 0 2に 供給すべきパルス幅一定の基準パルス信号が生成される。 なお、 前記基準パルス 信号と同等のパルス信号が生成可能であれば、 基準パルス ί言号生成回路 1 0 1 を どのよ うな回路構成と しても構わない。
次に、 第 1遅延回路 1 0 2における遅延動作について説明する。 図 4 Α〜図 4 Dは第 1遅延回路 1 0 2における遅延動作の一例を示す信号波形図であり、 第 1 遅延回路 1 0 2から送出される出力パルス信号 D O U Tの一例を示している。 な お、 こ こ では出力パルス信号 D O U Tのパルス幅を 1 単位時間と し、 第 1遅延回 路 1 0 2 を構成する各フ リ ップフロ ップ回路における単位遅延時間も、 前記パル ス幅に合わせて 1 単位時間と している。
まず、 図 4 Aには、 基本遅延回路部 1 0 7 の出力信号 D 0を遅延パルス ί言号、 すなわち出力ノ ルス ί言号 D O U Τと して選択した場合の信号波形図が示されてい る。 この場合、 第 1遅延回路 1 0 2に入力される基準パルス信号の初期パルス Ρ 0には、 基本遅延回路部 1 0 7を構成する 5 つのフ リ ップフ口 ップ回路によって 5単位時間の遅延が与えられる。 従って、 出力パルス信号 D O U Τのパルス と し ては、 初期パルス Ρ 0に対して 5単位時間の遅延が与えられたパルス Ρ 1 が現れ る。
このパルス Ρ 1 は再び基準パルス信号生成回路 1 0 1に送出され、 基準パルス 信号と して第 1遅延回路 1 0 2に再入力される。 以後同様に、 第 1遅延回路 1 0 2に入力されるパルスには 5単位時間の遅延が与えられ、 パノレス P 2、 P 3が順 々 に立ち上がる。 従って、 出力パルス信号 D O U Tのパルス周期は 5単位時間と なる。 ここで、 出力パルス信号 D O U Tの各パルス幅は 1 単位時間であるので、 出力パルス f言号 D O U Tのデューティ比は 1 5 となる。
また、 図 4 Bには、 追加遅延回路部 1 0 8 の出力信号 D 1 を出力パルス信号 D O U Tと して選択した場合の信号波形図が示されている。 この場合、 第 1遅延回 路 1 0 2に入力される基準パルス信号の初期パルス P 0には、 基本遅延回路部 1 0 7を構成する 5つのフ リ ップフ口 ップ回路によつて 5単位時間の遅延が与えら れた後に、 追加遅延回路部 1 0 8を構成する初段のフリ ップフ口 ップ回路によつ て 1 単位時間の遅延が与えられる。 従って、 出力パルス ί言号 D O U Tのパルスと しては、 初期パルス Ρ 0に対して （ 5 + 1 ) 単位時間の遅延が与えられたパルス Ρ 1 が現れる。
このパルス Ρ 1 は再び基準パルス信号生成回路 1 0 1 に送出され、 基準パル ス ί言号と して第 1遅延回路 1 0 2に再入力される。 以後同様に、 第 1遅延回路 1 0 2 に入力されるパルスには （ 5 + 1 ) 単位時間の遅延が与えられ、 パルス Ρ 2、 Ρ 3が順々に立ち上がる。 従って、 出力パルス信号 D O U Τのパルス周期は 6単 位時間となる。 こ こ で、 出力パルス信号 D O U Τの各パルス幅は 1単位時間であ るので、 出カノ 'レス信号 D O U Τのデュー亍ィ 比は 1 ,/ 6 となる。
また、 図 4 Cには、 追加遅延回路部 1 0 8 の出力信号 D 2を出力パルス信号 D O U Tと して選択した場合の信号波形図が示されている。 この場合、 出力パルス 信号 D O U Tのパルス周期は 7 となるので、 出力パルス信号 D O U Tのデューテ ィ比は 1 / 7 となる。 同様に、 出力パルス信号 D O U Tと して追加遅延回路部 1 0 8の出カ1言号13 3、 D 4、 D 5をそれぞれ選択した場合、 各出力パルス信号 D O U Tのデューティ比はそれぞれ 1 8、 1 / 9、 1 / 1 0 となる。
よ り一般的な例と して、 図 4 Dには、 基本遅延回路部 1 0 7 の遅延段数を N段 と し、 追加遅延回路部 1 0 8 の IVI段目の出力信号を出力パルス ί言号 D O U Τと し て選択した場合の信号波形図が示されている。 この場合、 出力パルス信号 D O U Τのパルス周期は （Ν + Μ ) 単位時間となるので、 出力パルス信号 D O U Τのデ ユ ーティ比は 1 , z ( N + M ) となる。
このとき、 スィ ッチタイ ミ ング制御回路 1 0 4において生成される第 1 、 第 2 制御 ί言号 * 1 、 * 2が、 基本的に出力パルス信号 D OU Τを論理否定したパルス 信号である場合、 電圧変換回路から送出される出力電圧 V I Ν Τの大きさは、 次 の （ 2 ) 式によって求めるこ とができる。
V1NT= , κ, x VDD … （2)
N+M 上記した （ 2 ) 式よ り、 本実施形態の電圧変換回路に供給される外部電源電圧 V D Dを 3 Vとすると、 出力パルス信号 D O U Tと して基本遅延回路部 1 0 7の 出力信号 D 0が選択された場合の出力電圧 V I N Tは 0. 6 Vと算出することが できる。 同様に、 出力パルス（言号 D O U Tと して追加遅延回路部 1 0 8の各出力 信号 D 1〜D 5が選択された場合の出力電圧 V I N Tは、 順に 0. 5 V、 0. 4 3 V、 0. 3 8 V、 0. 3 3 V、 0. 3 Vと算出することができる。 従って、 本 実施形態の電圧変換回路における出力電圧 V I NTの可変範囲は 0. 3 V〜 0. 6 Vであり、 その単位可変幅は平均 6 0 m Vであることが分かる。
なお、 出力電圧 V I N Tの可変上限値は、 基本遅延回路部 1 0 7の遅延時間 (第 1遅延回路 1 0 2の最短遅延時間） によって設定することができる。 また、 出力電圧 V I N Tの可変下限値は、 追加遅延回路部 1 0 8の最終段遅延時間 （第 1遅延回路 1 0 2の最長遅延時間） によって設定することができる。 一方、 出力 電圧 V I Tの単位可変幅は、 追加遅延回路部 1 0 8を構成するフリ ップフロ ッ プ回路の各単位遅延時間によつて設定することができる。
このよ うに、 パルス周期可変方式を採用した本実施形態の電圧変換回路であれ ば、 従来のパルス幅可変方式を採用 した電圧変換回路のよ うに高速で動作する力 ゥンタ回路等の制御回路を用いることなく 、 出力電圧 V I N Tの制御を行う こと が可能である。 よって、 従来に比べて電圧変換回路の回路規模縮小や動作周波数 低減を図るこ とができるので、 電圧変換回路自体の消費電力を大幅に低減するこ とが可能となり、 集積回路全体の (氐消費電力化に貢献することができる。
また、 本実施形態の電圧変換回路は、 出力電圧 V I N Tをその可変範囲內にお いて離散的に制御する構成である。 このよ うな構成とすることにより、 電圧変換 回路の制御回路 （本実施形態の場合、 遅延時間制御回路 1 0 3や選択回路部 1 0 9等） における制御状態数 （すなわち、 選択可能な出力電圧値） が削減されるた め、 制御回路の回路規模を縮小して消費電力の低減を図ることができる。
なお、 上記に説明した本実施形態の電圧変換回路においては、 3 Vの外部電源 電圧 V D Dから 0 . 5 V駆動の内部回路に対する出力電圧 V I N Tを生成するこ とを想定した構成例が示されている。
前述した通り 、 内部回路を構成するギバイ スには最適な動作電圧 （この場合は 0 . 5 V ) が存在し、 プロセスばらつきや動作環境の変化に対応すると しても、 0 . 5 V駆動の内部回路に対して外部電源電圧 V D Dに近い高電圧 （ 3 V付近） を出力する必要が生じるこ とはない。 従って、 電圧変換を構成する制御回路の回 路規模縮小の観点から、 出力電圧 V I N Tの可変上限値は、 できるだけ低く抑え るよ うに構成することが望ま しい。
例えば、 出力電圧 V I N Tの可変上限値を外部電源電圧 V D Dの 1 Z 2以下に 設定すれば、 電圧変換回路の制御回路 （本実施形態の場合、 遅延時間制御回路 1 0 3や選択回路部 1 0 9等） における制御状態数を従来の半分以下に削减するこ とが可能である。 このよ う に、 出力電圧 V I N Tの可変上限値を低く抑えるこ と によ り、 制御回路の回路規模を縮小して消費電力の低減を図ることができる。 また、 0 . 5 V駆動の内部回路においては、 入力される電源電圧が 0 . 4 V以 下になると動作速度の劣化が大きく なる一方で、 該電源電圧が 0 . 6 V以上にな ると動作速度の飽和が生じる。 このことから、 内部回路に対して供給される出力 電圧 V I N Tの可変範囲は、 プロセスばらつきや動作環境の変化に対応すると し ても、 最適動作電圧 （出力電圧 V I N Tの可変中心値） の ± 2 0 %程度に制限す ればよいことが分かる。
上記の（列では出力電圧 V I N Tの可変範囲が 0 . 2 Vとなり、 外部電源電圧 V D Dの 7 %弱となる。 このよ う に、 出力電圧 V I N Tの可変幅を狭く 制限するこ とによ り 、 制御回路の回路規模を縮小して消費電力の低減を図ることができる。 また、 出力電圧 V I N Tの可変上限値を低く抑えること、 或いは可変幅を狭く 制限することは、 電圧変換回路自体の消費電力低減に貢献するだけでなく 、 パル ス周期可変方式のデメ リ ッ トである出力電圧 V I N Tの変動 （リ ップル） を低減 する効果も有している。
一般に、 出力電圧 V I N Tに生じる電圧変動をリ ップルと呼ぶが、 こ こでは便 宜的に出力電圧 V I N Tに生じる電圧変動のピーク · ト ウ · ピーク値をリ ツプル 電圧 Δ Vと呼ぶことにする。 平滑化手段と して L Cフィルタ回路を用いた場合の リ ップル電圧 Δ Vは、 次の （ 3 ) 式によって求めることができる。
△ V = ( ""。： X V1NT…（3 ) なお、 上記した （ 3 ) 式中では、 L Cフィルタ回路に入力されるパルス状電圧 ί言号のデューティ比を D、 パ 'レス周期を Τと している。 また、 L Cフィルタ回路 のィンダクタンスを L、 キヤパシタを C と している。
上式よ り、 リ ップル電圧 Δ Vの大きさは、 L Cフィルタ回路に入力されるパル ス状電圧信号のパルス周期 Τの 2乗に比例することが分かる。 ここで、 パルス幅 可変方式を採用 した電圧変換回路ではパルス周期 Τが一定であるため、 出力電圧 V I Ν Τに生じる リ ツプル電圧 Δ Vはデューティ比 Dのみに依存する。 一方、 ノ、" ルス周期可変方式を採用した電圧変換回路ではパルス周期 Τが可変であるため、 出力電圧 V I Ν Τに生じる リ ッブル電圧 Δ Vはデューティ比 D及びパルス周期 Τ に依存する。
上記したよ うに、 リ ップル電圧 Δ Vはパルス周期 Τの 2乗に比例するため、 パ ルス周期 Τが長く なると リ ップル電圧 Δ λ''は急激に大きく なる傾向を示す。 パル ス周期可変方式では出力電圧 V I N Tを下げるためにパルス周期 Τを長くする必 要があるため、 低い出力電圧 V I N Tを得よ う と した場合にリ ップル電圧 Δ Vが 大き く なつて しま う。
また、 パルス周期可変方式を採用 した電圧変換回路において、 出力電圧 V I N Tの可変範囲を不必要に広く設定すると、 出力電圧 V 〖 N Tを可変上限値と した 時のパルス周期と、 可変下限値と した時のパルス周期との間に大きな差が生じて しま う。 そのため、 出力電圧 V I N Tを変化させる際に生じる リ ツプル電圧 Δ V の変動が大き く なり、 出力電圧 V I N Tを精度良く制御するこ とができなく なる ( それに対して、 本実施形態の電圧変換回路は、 出力電圧 V I N Tの可変上限値 を低く抑えて可変幅を狭く制限した上で、 パルス周期可変方式を用いる構成であ る。 このよ うな構成とすることによ り、 出力電圧 V I N Tを可変上限値と した時 のパ/レス周期と、 可変下限値と した時のパル ス周期との差を小さ く抑えるこ とが できるので、 リ ップル電圧 Δ Vの変動を実用上問題のないレベルに抑えることが 可能となる。 また、 このよ うな構成とすることによ り、 パルス周期 Tの可変範囲 全 ί本をよ り周期が短く なる方向にシフ トできるので、 低い出力電圧 V I Ν Τを得 よ う と した場合のリ ップル電圧 Δ Vを小さ く抑えることが可能となる。
次に、 本発明に係る電圧変換回路の第 2実施形態について説明する。 図 5は本 発明に係る電圧変換回路の第 2実施形態を示す概略構成図である。 本図に示すよ うに、 本実施形態の電圧変換回路は、 基本的に第 1実施形態の電庄変換回路と同 様の構成 （図 1参照） から成る。 そこで、 第 1実施形態と同様の構成及び動作を 有する部分については図 1 と同一の符号を付すこ とで説明を省略し、 以下では本 実施形態の特徴部分である出力パルス信号生成回路 2 0 0について重点を置いた 説明を行う ことにする。
出力パルス信号生成回路 2 0 0はパルス幅が一定で、 パルス周期が可変である 出力パルス信号 D O U Τを生成し、 その出力パルス信号 D O U Τをスィ ツチタイ ミ ング制御回路 1 0 4に送出する回路である。 本実施形態における出力パルス信 号生成回路 2 0 0は、 基準パルス（言号生成回路 2 0 1 、 第 1遅延回路 2 0 2、 遅 延時間制御回路 2 0 3に加えて、 第 2遅延回路 2 1 0を有している。
基準パルス ί言号生成回路 2 0 1 は、 パルス幅一定の基準パルス信号を生成して 第 1遅延回路 2 0 2に送出する回路である。 第 1遅延回路 2 0 2は、 基準パルス 信号を所定時間だけ遅らせた遅延パルス信号を生成する回路であり、 基本遅延回 路部 2 0 7、 追加遅延回路部 2 0 8、 及び選択回路部 2 0 9から成る。
第 2遅延回路 2 1 0は、 入力されるパ/レス信号と、 該パルス信号を所定時間だ け遅らせた遅延パルス信号のいずれか一方を選択出力する任意遅延回路部を複数 段直列接続して成り、 第 1遅延回路 2 0 2の出力信号をさらに所定時間だけ遅ら せた遅延パルス ί言号を生成する回路である。 なお、 本図では複数段設けられた前 記任意遅延回路部のうち、 初段 （ 1段目） の任意遅延回路部 2 1 1 と最終段 （ η 段目） の任意遅延回路部 2 1 2のみを示している。 初段の任意遅延回路部 2 1 1 は第 1遅延素子と第 1選択部から成り、 最終段の任意遅延回路部 2 1 2は第 η遅 延素子と第 11選択部から成る。
遅延時間制御回路 2 0 3は、 第 1遅延回路 2 0 2の選択回路部 2 0 9、 及び第 2遅延回路 2 1 0の第 1〜第 n選択部に対してそれぞれ選択信号を送出し、 所望 の出力電圧 V I N Tが得られるよ うに第 1 、 第 2遅延回路 2 0 2、 2 1 0におけ る遅延時間の設定を行う回路である。 なお、 遅延時間制御回路 2 0 3の内部構成 及び動作については、 後ほど詳細な説明を行う。
図 6は基準パルス信号生成回路 2 0 1 、 第 1遅延回路 2 0 2、 及び第 2遅延回 路 2 1 0の一構成例を示す概略構成図である。 本図に示すよ うに、 基準パルス ί言 号生成回路 2 0 1 は、 多入力端子を有する N O R回路と、 2入力端子を有する O R回路から構成されており、 その構成及び動作は前述の第 1実施形態 （図 2参 照） と同様である。 そこで、 以下では基準パルス信号生成回路 2 0 1 についての 説明を省略し、 第 1遅延回路 2 0 2及び第 2遅延回路 2 1 0について重点を置い た説明を行う。
まず、 第 1遅延回路 2 0 2について説明する。 第 1遅延回路 2 0 2を構成する 基本遅延回路部 2 0 7は、 基準パルス ί言号生成回路 2 0 1 から入力される基準パ ルス（言号に対して所定単位時間の Ν倍の遅延を与える回路である。 また、 追加遅 延回路部 2 0 8は基本遅延回路部 2 0 7の最終出力信号 D Oに対して所定単位時 間の M ί咅の遅延を与える回路である。
なお、 本実施形態では基本遅延回路部 2 0 7及び追加遅延回路部 2 0 8 を構成 する単位時間遅延素子と して、 内部ク ロ ック f言号 I C L Kのポジティブエツジを ト リ ガとする Dフ リ ップフロ ップ回路を用いている。 このよ うに、 基本遅延回路 部 2 0 7及び追加遅延回路部 2 0 8 をフ リ ップフロ ップ回路によつて構成するこ とによ り、 第 1遅延回路 2 0 2を容易に構成することができる。 もちろん、 前記 単位時間遅延素子は Dフ リ ッブフロ ップ回路に限らず、 どのよ うなフ リ ップフ口 ップ回路或いは遅延素子を用いても構わない。
基本遅延回路部 2 0 7は、 5つの Dフ リ ップフロ ップ回路が直列接続されたシ フ ト レジスタ構造 （遅延段数 N = 5 ) から成っている。 従って、 フリ ップフロ ッ プ回路の各出力端子からは、 基準パルス信号に対して所定単位時間の 1倍〜 5倍 の遅延が与えられた出力信号 D M 4〜 D M 1及び D 0がそれぞれ送出される。 な お、 遅延段数 Nは 1以上であればよい。
また、 追加遅延回路部 2 0 8は 2つの Dフ リ ップフ口 ップ回路が直列接続され たシフ ト レジスタ構造 （遅延段数 M = 2 ) から成っている。 従って、 フ リ ップフ 口 ップ回路の各出力端子からは、 出力信号 D 0に対して所定単位時間の 1 倍或い は 2 ί咅の遅延が与えられた出力 ί言号 D 1 D 2がそれぞれ送出される。 なお、 遅 延段数 Μは 1以上であればよい。
選択回路部 2 0 9は、 遅延時間制御回路 2 0 3から与えられる第 1選択信号 S 0 S l S 2に基づいて、 基本遅延回路部 2 0 7の最終出力 ί言号 D 0 と追加遅 延回路部 2 0 8 の各出力信号 D 1 D 2の う ち、 いずれか 1 つの出力信号を遅延 パルス ί言号と して選択出力する回路である。 なお、 選択回路部 2 0 9によって選 択された遅延パルス信号は、 第 2遅延回路 2 1 0 と基準パルス信号生成回路 2 0 1 にそれぞれ送出される。
次に、 第 2遅延回路 2 1 0について説明する。 前述した通り、 第 2遅延回路 2 1 0は、 η段 （本図では η = 2 ) の任意遅延回路部 2 1 1 2 1 2が直列接続さ れて成り、 その入力端は第 1遅延回路 2 0 2の出力端 （すなわち、 選択回路部 2 0 9の出力端） に接続されている。 また、 初段 （ 1段目） の任意遅延回路部 2 1 1 は、 第 1遅延素子 2 1 3 と第 1選択部 2 1 4から成り、 最終段 （ 2段目） の任 意遅延回路部 2 1 2は、 第 2遅延素子 2 1 5 と第 2選択部 2 1 6から成る。
初段の任意遅延回路部 2 1 1 を構成する第 1遅延素子 2 1 3は、 第 1遅延回路 2 0 2から出力される遅延パルス信号に対して、 さ らに所定時間の遅延を与える 回路である。 なお、 第 1遅延素子 2 1 3の遅延時間は、 外部からの制御信号によ つて設定してもよいし、 内部で予め設定しておいてもよい。
本実施形態の電圧変換回路では、 第 1遅延素子 2 1 3 と して、 内部クロ ック ί言 号 I C L Κのネガティブエッジを ト リガとする D Νフ リ ップフロ ップ回路を用い ている。 従って、 第 1遅延素子 2 1 3からは、 選択回路部 2 0 9によつて選択さ れた出力信号 D 0 D 1 D 2のいずれかに対して、 内部クロ ック信号 I C L Κ の半周期分 （所定単位時間の 0 . 5倍） の遅延が与えられた出力信号 D 0 , D 1 = , D 2 のいずれかが第 1選択部 2 1 4に送出される。
初段の任意遅延回路部 2 1 1 を構成する第 1選択部 2 1 4は、 遅延時間制御回 路 2 0 3から与えられる第 2選択信号 S Hに基づいて、 選択回路部 2 0 9の出力 信号と第 1遅延素子 2 1 3の出力信号のう ち、 いずれか一方を選択出力する回路 である。 従って、 第 1選択部 2 1 4からは、 出力信号 D 0 D 0 . / , D 1 D 1 D 2 D 2 2のいずれかが次段の任意遅延回路部 2 1 2に送出される。 なお、 第 1遅延回路を構成する各フ リ ップフロ ップ回路、 及び第 1遅延素子 2 1 3の各クロ ック端子には、 いずれも同一の内部ク ロ ック信号 I C L Kが入力さ れているが、 この内部ク ロ ツク信号 I C L Kと しては、 集積回路の外部から洪給 された外部ク口 ック信号や、 該外部ク口 ック信号を分周することによつて生成し たク ロ ック ί言号、 或いは集積回路の內部に発振回路を設けるこ とで生成したクロ ック信号など、 どのよ うな手段で生成されたク口 ック ί言号を用いても構わない。 また、 第 1遅延素子 2 1 3は D Νフ リ ップフロ ップ回路に限らず、 どのよ うなフ リ ッププロ ップ回路或いは遅延素子を用いても構わない。
一方、 2段目の任意遅延回路部 2 1 2を構成する第 2遅延素子 2 1 5は、 初段 の任意遅延回路部 2 1 1 から出力される遅延パルス信号に対して、 さ らに所定時 間の遅延を与える回路である。 なお、 第 2遅延素子 2 1 5の遅延時間は、 外部か らの制御信号によって設定してもよいし、 內部で予め設定しておいてもよい。 本実施形態の電圧変換回路では、 第 2遅延素子 2 1 5 と して、 内部ク ロ ック信 号 I C L Κ 2のポジティブェッジを ト リ ガとする Dフ リ ップフ口 ップ回路を用い ている。 なお、 内部ク ロ ック（言号 I C L Κ 2は、 前述した内部ク ロ ック信号 I C L Κの倍速ク ロ ック信号であり 、 その周波数は內部ク ロ ';/ク信号 I C L Κの 2倍 である。 従って、 第 2遅延素子 2 1 5からは、 第 1選択部 2 1 4によって選択さ れた出力信号 D 0 D 0 . 2 , D 1 D 1 D 2 D 2 / のいずれかに対し、 內部ク ロ ック信号 I C L Kの 1 4周期分 （所定単位時間の 0 . 2 5倍） の遅延 が与えられた出力信号 D 0 ' 、 D 0 D 1 D 1 3 / ·) D 2！ハ、 D 2 3ハ のいずれかが第 2選択部 2 1 6に送出される。
2段目の任意遅延回路部 2 1 2を構成する第 2選択部 2 1 6は、 遅延時間制御 回路 2 0 3から与えられる第 2選択信号 S Qに基づいて、 第 1選択部 2 1 4の出 力信号と第 2遅延素子 2 1 5の出力信号のうち、 いずれか一方を選択出力する回 路である。 従って、 第 2選択部 2 1 3からは、 出力信号 D 0 D 0 , 、 D 0 . / 2 . D O D l D 1 D 1 D l, D 2 D 2 !, D 2 D 23 のいずれかが、 出力パルス ί言号 D O U Tと して次段のスィ ツチタイ ミ ング制御回 路 1 0 4に送出される。
図 7は選択回路部 2 0 9、 第 1選択部 2 1 4、 及び第 2選択部 2 1 6の一構成 例を示す概略構成図である。 本図に示すよ うに、 選択回路部 2 0 9は、 2入力端 子を有する 3つの A N D回路と、 多入力端子を有する O R回路から構成されてい る。 一方、 第 1選択部 2 1 4は、 2入力端子を有する 2つの AN D回路と、 2入 力端子を有する O R回路から構成されている。 同様に、 第 2選択部 2 1 6は、 2 入力端子を有する 2つの AND回路と、 2入力端子を有する O R回路から構成さ れている。
まず、 選択回路部 2 0 9の構成について説明する。 各 AND回路の一入力端子 には、 基本遅延回路部 2 0 7の最終出力信号 D 0 と追加遅延回,路部 2 0 8の各出 力信号 D l D 2がそれぞれ入力されている。 また、 各 AND回路の他入力端子 には、 遅延時間制御回路 2 0 3から与えられる第 1選択信号 S 0 S 1 S 2力； それぞれ入力されている。 なお、 追加遅延回路部 2 0 8にパルス信号が流れてい る時間帯には、 第 1選択信号 S O S l S 2が変化しないよ うに制御されてい る。 一方、 O R回路の入力端子には各 A N D回路の出力信号がそれぞれ入力され ており、 それらの論理和が選択回路部 2 0 9で選択された遅延パルス信号となる。 次に、 第 1選択部 2 1 4の構成について説明する。 各 AND回路の一入力端子 には、 それぞれ選択回路部 2 0 9の出力信号と第 1遅延素子 2 1 3の出力信号が 入力されている。 また、 各 AND回路の他入力端子には、 遅延時間制御回路 2 0 3から与えられる第 2選択信号 S Hがそれぞれ入力されている。 ただし、 選択回 路部 2 0 9の出力 ί言号が入力される A N D回路には第 2選択信号 S Hが反転入力 されている。 また、 追加遅延回路部 2 0 8にパルス信号が流れている時間帯には、 第 2選択 f言号 S Hが変化しないよ うに制御されている。 一方、 O R回路の入力端 子には各 A N D回路の出力信号がそれぞれ入力されており、 それらの論理和が第 1選択部 2 1 4で選択された遅延パルス信号となる。
続いて、 第 2選択部 2 1 6の構成について説明する。 各 AND回路の一入力端 子には、 それぞれ第 1選択部 2 1 4の出力信号と第 2遅延素子 2 1 5の出力信号 が入力されている。 また、 各 A N D回路の他入力端子には、 遅延時間制御回路 2 0 3から与えられる第 2選択信号 S Qがそれぞれ入力されている。 ただし、 第 1 選択部 2 1 4の出力 ί言号が入力される A N D回路には第 2選択信号 S Qが反転入 力されている。 また、 追加遅延回路部 2 0 8にパルス信号が流れている時間帯に は、 第 2選択信号 S Qが変化しないよ うに制御されている。 一方、 O R回路の入 力端子には各 A N D回路の出力 f言号がそれぞれ入力されており、 それらの論理和 が第 2選択部 2 1 6で選択された出力パルス信号 D O U Tとなる。
f列えば、 出力信号 D 0を出力パルス ί言号 D O U Tと して選択する場合には、 選 択回路部 2 0 9で出力信号 D 0を選択すると ともに、 第 1 、 第 2選択部 2 1 4、 2 1 6で選択回路部 2 0 9から直接入力される遅延パルス信号を選択すればよい。 そのためには、 第 1選択 (言号 S 0を Η レベル、 その他の第 1選択信号 S 1 、 S 2 を L レベルと し、 第 2選択信号 S H、 S Qをともに L レベルとすればよい。
出力信号 D 0から内部ク ロ ック信号 I C. L Κの 1ノ 4周期分 （所定単位時間の 0 . 2 5倍） だけ遅れた出力信号 D 0 ,ハを出力パルス信号 D O U Τと して選択す る場合には、 選択回路部 2 0 9で出力信号 D 0を選択すると と もに、 第 1選択部 2 1 4で選択回路部 2 0 9から直接入力される出力信号を選択し、 第 2選択部 2 1 6で第 2遅延素子 2 1 5から入力される出力信号を選択すればよい。 そのため には、 第 1選択信号 S 0を Η レベル、 その他の第 1選択信号 S 1 、 5 2を レべ ルと し、 第 2選択信号 S H、 S Qをそれぞれ L レベル、 H レベルとすればよレ、。 出力 ί言号 D 0から內部ク 口 ック信号 I C L Κの半周期分 （所定単位時間の 0 . 5倍） だけ遅れた出力信号 D 0 , / 2を出力パルス f言号 D O U Tと して選択する場合 には、 選択回路部 2 0 9で出力信号 D 0を選択する と ともに、 第 1選択部 2 1 4 で第 1遅延素子 2 1 3から入力される出力信号を選択し、 第 2選択部 2 1 6で第 1選択部 2 1 4から直接入力される出力信号を選択すればよい。 そのためには、 第 1選択信号 S 0を H レベル、 その他の第 1選択信号 S 1 、 S 2を L レベルと し、 第 2選択信号 S H、 S Qをそれぞれ H レベル、 L レベルとすればよい。
出力信号 D 0から内部ク 口 ック信号 I C L Kの 3 / 4周期分 （所定単位時間の 0 . 7 5 ί咅） だけ遅れた出力信号 D 0 ハを出力パルス信号 D O U Tと して選択す る場合には、 選択回路部 2 0 9で出力信号 D 0を選択すると ともに、 第 1選択部 2 1 4で第 1遅延素子 2 1 3から入力される出力信号を選択し、 第 2選択部 2 1 6で第 2遅延素子 2 1 5から入力される出力信号を選択すればよい。 そのために は、 第 1選択 ί言号 S 0を Hレベル、 その他の第 1選択信号 S 1 S 2 を L レベル と し、 第 2選択信号 S H S Qをと もに Hレベルとすればよい。
上記と同様に、 第 1選択信号 S O S l S 2、 及び第 2選択 ί言号 S H S Q を制御することによって、 本実施形態の電圧変換回路では出力パルス信号 D OU Tと して 1 2通りの出力信号 D O D O , D O D 03 D l D l D 1 D 1 D 2 D 2 ! 、 D 2 ! , 2 D 23ハを選択出力することができ る。 すなわち、 出力パルス ί言号 D O U Tのデュ一ティ比を 1 / 5 1ノ 7. 7 5 の間で任意に変化させる二とが可能である。
本実施形態の電圧変換回路に供給される外部電源電圧 VDDを 3 Vとすると、 前出の （ 2 ) 式よ り、 出力パルス ί言号 DOU Tと して基本遅延回路部 2 0 7の出 力信号 D 0が選択された場合の出力電圧 V I Ν Τは 0. 6 Vと算出するこ とがで きる。 同様に、 出力パルス信号 D OU Τと して各出力信号 D 0！ 〜 D 23ハが選 択された場合の出力電圧 V I Ν Τは 0. 5 5 V 0. 3 9 Vと算出することがで きる。 従って、 本実施形態の電圧変換回路における出力電圧 V I NTの可変範囲 は 0. 3 9 V 0. 6 Vであり、 その単位可変幅は平均 1 9 m Vであることが分 かる。
以上に説明した通り、 本実施形態の電圧変換回路では、 第 2遅延回路 2 1 0の 付加という僅かな回路変更によ り、 追加遅延回路部 2 0 8を構成する遅延素子の 個数増大を招く ことなく 、 出力パルス信号 D OU Tの選択候補数を増大させ、 出 力電圧 V I N Tの単位可変幅を小さ くすることができる。 これにより、 出力電圧 V I N Tの可変精度を大幅に向上することが可能となる。 また、 追加遅延回路部 2 0 8 を構成する遅延素子の個数を削減したことによ り、 基準パルス信号生成回 路 2 0 1 を構成する N O R回路の入力端子数も削減されるので、 こ こ でも回路規 模の縮小を図ることができる。
なお、 本実施形態の電圧変換回路を採用するこ とにより、 従来に比べて回路規 摸の縮小や消費電力の低減を実現できることは言うまでもなく 、 また第 1実施形 態の電圧変換回路に比べてこれらの利点が損なわれること もない。 続いて、 上記した各実施形態の電圧変換回路に設けられるスィ ツチタイ ミ ング 制御回路 1 0 4の內部構成及び動作について説明を行う。 図 8はスィ ツチタイ ミ ング制御回路 1 0 4の一構成例を示す概略構成図である。 本図に示すよ うに、 ス イ ッチタイ ミ ング制御回路 1 0 4は、 2段接続された遅延回路と、 インバ一タ回 路と、 2入力端子を有する N O R回路と、 を有している。 なお、 前記遅延回路に おける各遅延時間 D Tは同一と されている。
出力パルス信号生成回路 1 0 0 (もしく は 2 0 0 ) の出力端は、 初段遅延回路 の入力端と N O R回路の一入力端子にそれぞれ接続されている。 初段遅延回路の 出力端は、 次段遅延回路の入力端とィンバータ回路の入力端子にそれぞれ接続さ れている。 次段遅延回路の出力端は N O R回路の他入力端子に接続されている。 ィ ンバ一タ回路の出力端子はスィ ツチ回路 1 0 5を構成する P M O トランジス タ M 1 のゲー トに接続されており、 N O R回路の出力端子はスィ ツチ回路 1 0 5 を構成する N M O S トランジスタ M 2のゲー 卜に接続されている。
上記構成から成るスィ ツチタイ ミ ング制御回路 1 0 4では、 出力パルス信号 D O U Tを初段遅延回路で所定時間 D Tだけ遅らせた出力信号 D a をィンバ一タ回 路で論理否定することによ り、 第 1制御信号 1 が生成されている。 また、 初段 遅延回路の出力信号 D a をさ らに次段遅延回路で所定時間 D Tだけ遅らせた出力 信号 D b と、 出力パルス信号生成回路 1 0 0 (も しく は 2 0 0 ) から直接入力さ れる出力パルス信号 D O U Tとを N O R回路で論理和否定するこ とによ り、 第 2 制御信号 φ 2が生成されている。
図 9はスィ ッチタイ ミング制御回路 1 0 4における各信号波形を示すタィ ミン グチャー トである。 本図からも分かるよ うに、 上記構成から成るスィ ッチタイ ミ ング制御回路 1 0 4では、 第 1制御信号 ψ 1 を L レベルに立ち下げるタイ ミ ング ( P M O S ト ランジスタ M 1 をオンさせるタイ ミ ング） 、 第 2制御信号 Φ 2を L レベルに立ち下げるタイ ミ ンク' （ N M O S トランジスタ M 2をオフさせるタィ ミ ング） よ り も意図的に遅らされている。 また、 第 2制御信号 φ 2を Hレベルに 立ち上げるタイ ミ ング （ N M O S トランジスタ M 2をオンさせるタイ ミ ング） が . 第 1制御信号 φ 1 を Hレベルに立ち上げるタイ ミ ング （ P M O S トランジスタ M 1 をオフさせるタイ ミ ング） よ り も意図的に遅らされている。 よ り具体的に言う と、 P M O S トランジスタ M 1 がオンとなるのは期間 S 2 の みであり、 その他の期間はオフとなる。 一方、 N M O S トランジスタ M 2がォン となるのは期間 S 0、 S O ' のみであり、 その他の期間はオフとなる。 すなわち、 期間 S 1 、 S 1 ' においては P M O S トランジスタ M 1 と N M O S トランジスタ M 2がいずれもオフとなっており、 P M O S トランジスタ M 1 と N M O S トラン ジスタ M 2が同時にオンする期間は存在しない。
このよ うに、 P M O S トランジスタ M 1 と N M O S トランジスタ M 2のオン ノ オフ制御に際して、 一方の M O S トランジスタがオフ してから所定時間経過後に 他方の I O S トランジスタをオンさせる構成とすることによ り、 第 1 、 第 2制御 信号 Φ 1 、 φ '2を生成する過程でいずれかの制御信号に意図しない遅延が少々生 じたと しても、 P M O S トランジスタ Μ 1 と N M O S トランジスタ Μ 2が同時に オンすることはない。 従って、 スィ ッチ回路 1 0 5に貫通電流が流れることを防 止することができるので、 余分な電力消費を抑えるこ とが可能となる。
次に、 上記したスィ ッチタィ ミ ング制御回路 1 0 4の各遅延回路を Dフ リ ップ フ ロ ップ回路で構成した場合について説明する。 図 1 0 はスィ ツチタイ ミ ング制 御回路 1 0 4 の別構成例を示す慨略構成図である。 本図に示すスィ ッチタイ ミ ン グ制御回路 1 0 4では、 各遅延回路と して Dフリ ップフロ シプ回路が採用されて いる。
各フ リ ップフロ ップ回路のク 口 ック端子には、 それぞれ内部クロ ック信号 I C L K 2が入力されている。 内部ク ロ ック ί言号 I C L Κ 2は、 出力パルス信号生成 回路 1 0 0 (も しく は 2 0 0 ) を駆動する内部ク ロ ック信号 I C L Kの倍速ク ロ ック信号であり、 その周波数は内部クロ ック信号 I C L Κの 2倍である。
上記構成から成るスィ ツチタイ ミ ング制御回路 1 0 4では、 内部ク 口 ック信号 I C L Κに同期した出力パルス信号 D O U Τを初段フ リ ップフロ ップ回路で内部 クロ ック信号 I C L Κ 2の 1周期分だけ遅延させ、 その出力信号をインバータ回 路で論理否定することによ り、 第 1制御信号 φ 1が生成されている。 また、 初段 フリ ップフロ ッ プ回路の出力信号をさ らに次段フリ ップフロ ップ回路で内部ク ロ ック信号 I C L Κ 2 の 1周期分だけ遅延させた出力信号と、 出力パルス信号生成 回路 1 0 0 (も しく は 2 0 0 ) から直接入力される出力パルス信号 D◦ U Τとを N O R回路で論理和否定するこ とによ り、 第 2制御信号 φ 2が生成されている。 図 1 1 A、 図 1 1 Bはスィ ツチタイ ミ ング制御回路 1 0 4における各信号波形 を示すタイ ミ ングチャー トである。 なお、 図 1 1 Aは出力パルス ί言号 D O U Tが 内部ク ロ ック ί言号 I C L Κのポジティブェッジに同期している場合を示している。 また、 図 1 1 Βは出力パルス（言号 D O U Τが内部ク ロ ック信号 I C L Κのネガテ イブエッジに同期している場合を示している。
本図からも分かるよ うに、 上記構成から成るスィ ッチタイ ミ ング制御回路 1 0 4では、 先程と同様、 第 1制御 ί言号 φ 1 を L レベルに立ち下げるタイ ミ ングが、 第 2制御信号 2を L レベルに立ち下げるタィ ミ ングょり も意図的に遅らされ.て いる。 また、 第 2制御信号 φ 2を Η レベルに立ち上げるタイ ミ ングが、 第 1制御 信号 φ 1 を Η レベルに立ち上げるタイ ミ ングょ り も意図的に遅らされている。 従 つて、 P M O S トランジスタ Μ 1 と N M O S 卜ランジスタ Μ 2が同時にオンする ことはなく 、 スィ ツチ回路 1 0 5の余分な電力消費を抑えるこ とが可能となる。 また、 出力パルス信号 D O U Τに対して遅延を与えるフ リ ップフロ ップ回路を. 内部クロ ック信号 I C L Κの倍速クロ ック信号である内部ク ロ ック f言号 I C L K 2によって駆動することによ り、 出力パルス信号 D O U Tが内部クロ ック信号 I C L Kのポジティブェッジ或いはネガテイブエッジのいずれに同期している場合 であっても、 各フ リ ップフロ ップ回路における遅延時問を内部ク ロック信号 I C L Kの半周期分、 すなわち内部クロ ック信号 I C L K 2の 1周期分とすることが できる。
なお、 上記の実施形態では出力パルス信号 D O U Tに遅延を与える各遅延回路 と して Dフ リ ップフ口 ップ回路を用いた (列を挙げて説明を行ったが、 各遅延回路 と しては Dフ リ ップフロ ップ回路に限らず、 どのよ うなフ リ ップフロ ップ回路或 いは遅延素子を用いてもよい。
続いて、 上記した各実施形態の電圧変換回路に設けられる遅延時間制御回路 1 0 3、 2 0 3の內部構成及び動作について説明を行う。 なお、 遅延時間制御回路 1 0 3 、 2 0 3の基本構成は全く同一であるため、 ここでは第 2実施形態の遅延 時間制御回路 2 0 3 を例に挙げて説明を行う ことにする。 図 1 2は遅延時間制御 回路 2 0 3 の一構成例を示す概略構成図である。 前述した通り、 遅延時間制御回路 2 0 3は、 出力パルス信号生成回路 2 0 0を 構成する第 1遅延回路 2 0 2の選択回路部 2 0 9、 及び第 2遅延回路 2 1 0の第 1〜第 n選択部 2 1 4、 · · · 、 2 1 6 に対してそれぞれ選択信号を送出し、 所 望の出力電圧 V I N Tが得られるよ うに第 1 、 第 2遅延回路 2 0 2、 2 1 0にお ける遅延時間の設定を行う回路である。 本図に示すよ うに、 遅延時間制御回路 2 0 3はレプリ カ回路 5 0 1 と選択信号生成回路 5 0 2 とを有している。
まず、 レプリ カ回路 5 0 1 について説明する。 レプリカ回路 5 0 1 は出力電圧 V I N Tによつて動作する內部回路の動作状態を示す動作状態信号を生成する回 路であり、 動作状態検出パルス生成回路 5 1 1 と、 ク リティカルパス回路 5 1 2 と、 ラ ッチ回路 5 1 3から構成されている。
動 (乍状態検出パルス生成回路 5 1 1は、 出力電圧 V I N Tによって動作する內 部回路の動作クロ ック ί言号 E C L Kに同期した動作状態検出パル.ス信号 R P Lを 生成する回路であり 、 その動作状態検出パルス信号 R P Lは次段のク リ ティカル パス回路 5 1 2に送出される。
ク リティ力ルパス回路 5 1 2は、 前記內部回路のタ リティカルパス、 すなわち 信号の遅延が最も大きいと考えられるパス回路と同等の遅延を行う回路であり 、 プロセスばらつきや動 (乍環境変化に対応するために、 内部回路と同一のプロセス 技術を用いて作成される。 また、 ク リティカルバス回路 5 1 2には電源電圧と し て フ ィ ルタ回路 1 0 6の出力電圧 V I Ν Τが印加されている。 すなわち、 電源供 給の対象となる内部回路の駆動電圧がク リティ力ルパス回路 5 1 2によってモニ タされることになる。
ラ ッチ回路 5 1 3は、 タ リティカルパス回路 5 1 2から出力されたパルス信号 を一旦保持する回路であり、 その出力信号はレブリ 力回路 5 0 1の動作状態信号 と して次段の選択信号生成回路 5 0 2に送出される。
続いて、 レプリ カ回路 5 0 1 の具体的構成及びその動作について説明する。 図 1 3はレプリ カ回路 5 0 1 の一構成例を示す概略構成図である。 まず、 動作状態 検出パルス生成回路 5 1 1 の内部構成及び動作について説明を行う。 本図に示す よ うに、 動作状態検出パルス生成回路 5 1 1 は、 フ リ ップフロ ップ回路 5 1 1 Α、 5 1 1 Β、 5 1 1 C (以下、 F F 5 1 1 A、 F F 5 1 1 B、 F F 5 1 1 C と呼 ぶ） と、 2入力端子を有する A N D回路 5 1 1 D、 5 1 1 Eから構成されている。 なお、 出力電圧 V I N Tが供給される内部回路の動作状態は、 出力パルス信号 生成回路 2 0 0を構成する第 1 、 第 2遅延回路 2 0 2、 2 1 0における出力選択 動作の直前に検出すればよい。 そこで、 本実施形態における動作状態検出パルス 生成回路 5 1 1 は、 レプリ カ回路 5 0 1 の外部から与えられるイネーブル信号 E N A B L Eがオン （ Hレべル） のときに動作するよ うに構成されている。 すなわ ち、 上記した F F 5 1 1 A、 F F 5 1 1 B、 F F 5 1 1 Cはいずれもイネ一ブル 信号 E N A B L Eがオン （Hレベル） のときに動作する。
F F 5 1 1 Aは、 動作ク ロ ック f言号 E C L Kのボジティブェッジを ト リガと し て動作する Dフ リ ップフ口 ップ回路であり、 そのデータ入力端子には信号 R Eが 入力されている。 従って、 F F 5 1 1 Aから出力される動作状態検出パルス信号 R P Lは、 信号 R Eを動作ク ロ ック信号 E C L Kの 1周期分だけ遅延した信号と なる。 これによ り、 動作状態検出パルス信号 R P Lは動作クロ ック信号 E C L K に同期するため、 前記内部回路の動作状態検出動作を高精度に行うことができる。 なお、 F F 5 1 1 Aに入力される信号 R Eは、 イネ一ブル ί言号 E N A B L Eがォ ン （Hレベル） のと きに所定期間だけオン （Hレベル） となる信号である。 この 信号 R Eについては後ほど詳細に説明する。
F F 5 1 1 Aめ出力端子は、 ク リティカルパス回路 5 1 2の入力端、 F F 5 1 1 B、 F F 5 1 1 Cの各データ入力端子、 及び A N D回路 5 1 1 D、 5 1 I Eの 各一入力端子にそれぞれ接続されている。
F F 5 1 1 Bは、 動作ク ロ ック信号 E C L Kのネガティブェッジを ト リガと し て動作する D Nフ リ ップフロ ップ回路であり、 その出力信号 N 1は、 F F 5 1 1 Aの出力信号 R P Lを動作ク ロ ック信号 E C L Kの半周期分だけ遅延して反転し た信号となる。 なお、 F F 5 1 1 Bの出力信号 N 1 は、 A N D回路 5 1 1 Dの他 入力端子に対して送出される。
F F 5 1 1 Cは、 動作ク ロ ック信号 E C L Kのポジティブエッジを ト リガと し て動作する Dフ リ ップフロ ップ回路であり、 その出力信号 N 2は、 F F 5 1 1 A の出力信号 R P Lを動作ク 口 ック信号 E C L Kの 1周期分だけ遅延して反転した ί言号となる。 なお、 F F 5 1 1 Cの出力信号 Ν 2は、 A N D回路 5 1 1 Εの他入 力端子に対して送出される。
A N D回路 5 1 1 Dは、 出力信号 N 1 と動作状態検出パルス信号 R P L との論 理積演算を行う こ とで評価パルス信号 E V 1 を生成する回路である。 また、 A N D回路 5 1 1 Eは、 出力信号 N 2 と動作状態検出パルス ί言号 R P L との論理積演 算を行う こ と で評価パルス信号 Ε V 2 を生成する回路である。 これらの評価パル ス信号 Ε V 1、 Ε V 2はそれぞれ後段のラ ツチ回路 5 1 3の動作を制御する ト リ ガ信号と して用いられる。
次に、 上記構成から成る動作状態検出パルス生成回路 5 1 1 の動作について説 明する。 図 1 4は動作状態検出パルス生成回路 5 1 1 における各 (言号波形を示す タイ ミ ングチャー トである。 ここでは、 イネ一ブル信号 E N A B L Εが内部回路 の動作クロ ック信号 E C L Kの 1 6周期分だけオン （Hレベル） となる ί列を挙げ て説明を行う。
本図に示すよ うに、 本実施形態の信号 R Εはイネ一ブル信号 E N A B L Eの 1 /' 8分周信号に相当するパルス ί言号であり、 F F 5 1 1 Αから出力される動作状 態検出パ 'レス ί言号 R P Lは、 該信号 R Εをイネ一ブル ί言号 E N A B L Εの 1 周期 分だけ遅らせたパルス信号である。 このよ うな動作状態検出パルス信号 R P Lか ら評価パルス信号 E V 1、 E V 2を生成することによ り、 イネーブル信号 E N A B L Eがオンしている期間に生成される評価パルス ί言号 E V 1、 Ε V 2 をそれぞ れ 1つに限定でき、 レプリ カ回路 5 0 1 の不要な動作を抑えるこ とができる。 また、 前述した通り、 F F 5 1 1 Βの出力信号 Ν 1 は、 動作状態検出パルス信 号 R P Lを動作ク 口 ック信号 E C L Κの半周期分だけ遅延して反転したパルス信 号であり、 F F 5 1 1 Cの出力信号 Ν 2は、 動作状態検出パルス信号 R P Lを動 作ク ロ ック信号 E C L Κの 1周期分だけ遅延して反転したパルス信号である。 従 つて、 A N D回路 5 1 1 Dによって生成される評価パルス信号 E V 1 のパルス幅 は動作ク ロ ック信号 E C L Kの半周期分に相当し、 A N D回路 5 1 1 Eによって 生成される評価パルス信号 E λ 2のパルス幅は動作ク ロ ック信号 E C L Κの 1周 期分に相当する。
続いて、 図 1 3に戻ってク リティカルパス回路 5 1 2の内部構成及び動作につ いて説明を行う。 前述した通り、 ク リ ティカルパス回路 5 1 2はフィルタ回路 1 0 6から送出される出力電圧 V I N Tによつて駆動される回路であり、 その内部 信号の Hレベルは出力電圧 V I N Tとなる。 そこで、 電源電圧 V D Dによって駆 動される動作状態検出パルス生成回路 5 1 1やラ ッチ回路 5 1 3 との間で入出力 信号の電圧レベルを一致させるために、 タ リティカルパス回路 5 1 2の入力段に は降圧レベルシフタ 5 1 4が設けられており 、 出力段には昇圧レベルシフタ 5 1 5 A、 5 1 5 Bが設けられている。
こ こ で、 本図に示すレプリ カ回路 5 0 1は、 自身を構成するク リティカルパス 回路 5 1 2が所定時間内 （前記内部回路を駆動させる動作ク 口 ック信号 E C L K の 1周期分以内） にパルス信号を出力できるか否かをモニタ し、 そのモニタ結果 に応じて前記內部回路の動作状魅が 「速度超過状態 （以下、 動作状態 F A S丁と 呼ぶ） 」 、 「動作可能状態 （以下、 動作状態 O Kと呼ぶ） 」 、 「危険状態 （以下、 動作状態 W A R Nと呼ぶ） 」 、 「動作不可状態 （以下、 動作状態 N Gと呼ぶ） 」 のいずれであるかを判断する回路である。
上記した 4つの動作状態を検出するために、 ク リティカ 'レバス回路 5 1 2は前 半ク リティカルパス回路 5 1 6 と後半ク リティカルパス回路 5 1 7の 2つに分割 されている。 ここで、 前半ク リ ティカルパス回路 5 1 6 と後半タ リティカルパス 回路 5 1 7の各遅延時間は、 ク リティカルパス回路 5 1 2全体の遅延時間を 1 と して、 それぞれ 0 . 5 + ひ 、 0 . 5 — α と されている。 つま り、 前半タ リティカ ルパス回路 5 1 6の遅延時間が、 後半ク リティ カルパス回路 5 1 7の遅延時間よ り も若干長く なるよ うに分割されている。
なお、 ク リティ カルパス回路 5 1 2を構成する回路と しては、 複数個のィ ンバ ータ回路が直列接続されたィンバ一タチェーンが好適であるが、 ィンバータ回路 の代わりに N A N D回路や N O R回路を用いてもよい。
動作状態検出パルス生成回路 5 1 1から送出される動作状態検出パルス ί言号 R P Lは、 降圧レベルシフタ 5 1 4を介して前半ク リティカルパス回路 5 1 6に入 力される。 前半ク リティカルパス回路 5 1 6の出力信号は、 後半ク リティ カルパ ス回路 5 1 7に送出される一方で、 昇圧レベルシフタ 5 1 5 Αを介して出力 ί言号 R Αと され、 ラ ッチ回路 5 1 3に送出される。 また、 後半ク リティカルパス回路 5 1 7の出力信号は、 昇圧レベルシフタ 5 1 5 Bを介して出力信号 R B と され、 ラ ッチ回路 5 1 3に送出される。
続いて、 ラ ッチ回路 5 1 3の內部構成及び動作について説明を行う。 ラ ッチ回 路 5 1 3は、 動作状態検出パルス生成回路 5 1 1から送出される評価パルス信号 E V 1 のネガティブェッジを ト リガとする D Nフリ ップフロ ップ回路 5 1 3 A、 5 1 3 B (以下、 F F 5 1 3 A、 F F 5 1 3 B と呼ぶ） と、 評価パルス信号 E V 2のネガ亍ィブエッジを ト リガとする D Nフ リ ッブフロ ップ回路 5 1 3 C (以下、 F F 5 1 3 C と呼ぶ） と、 を有している。 なお、 F F 5 1 3 Aのデータ入力端子 には、 昇圧レベルシフタ 5 1 5 Aからの出力信号 R Aが入力されており、 F F 5 1 3 B、 F F 5 1 3 Cの各データ入力端子には、 昇圧レべルシフタ 5 1 5 Bから の出力信号 R Bが入力されている。
従って、 F F 5 1 3 Aによって出力信号 R Aを評価パルス信号 E V 1 のネガテ ィブエッジでラ ッチした ί言号 L A、 F F 5 1 3 Bによって出力信号 R Bを評価パ ルス ί言号 E V 1 のネガティブェッジでラ ッチした ί言号 L Β、 及び F F 5 1 3 Cに よって信号 R Βをパルス信号 Ε V 2のネガティブェッジでラッチした ί言号 L Cが、 最終的にレブリ カ回路 5 0 1 から次段の選択信号生成回路 5 0 2に送出される動 作状態信号 L A、 L B、 L Cとなる。
なお、 出力電圧 V I N Tが供給される前記內部回路の動作状態は、 出力パルス ί言号生成回路 2 0 0 を構成する第 1、 第 2遅延回路 2 0 2、 2 1 0における出力 選択動作の直前に検出すればよい。 そこで、 本実施形態におけるラッチ回路 5 1 3は、 レプリ カ回路 5 0 1の外部から与えられるィネーブル信号 E N A B L Εが オン （Hレベル） のときに動作するよ うに構成されている。 すなわち、 上記した F F 5 1 3 A、 F F 5 1 3 B、 F F 5 1 3 Cは、 いずれもイネ一ブル信号 E N A B L Eがオン （ Hレべル のときに動作する。
上記構成から成 δ レブリ カ回路 5 0 1 の動作について説明する。 図 1 5はレブ リ カ回路 5 0 1 における各信号波形を示すタイ ミングチャー トである。 なお、 以 下では評価パルス信号 Ε V 1 のパルス幅 （動作ク 口 ック信号 E C L Κの半周期 分） を第 1所定動作時間 T l 、 パルス信号 Ε V 2のパルス幅 （動作ク ロ ック信号 E C L Κの 1周期分.） を第 2所定動作時間 Τ 2 と し、 また前半ク リティカルパス 回路 5 1 6の遅延時間を第 1動作時間 D 1、 ク リティ力ルパス回路 5 1 2全体の 遅延時間を第 2動作時間 D 2 と して説明を行う こ とにする。
図中のパターン Aは、 出力 ί言号 R Aが F F 5 1 3 Aで Hレべルにラツチされ、 出力信号 R Bが F F 5 1 3 B、 F F 5 1 3 Cでそれぞれ H レベルにラ ッチされた 場合を示している。 すなわち、 第 2動作時間 D 2が第 1所定動作時間 T 1 よ り も 短い場合を示している。 この場合、 ク リティカルパス回路 5 1 2全 (本は動作ク ロ ック信号 E C L Kの半周期分以内の遅延時間で動作しており、 出力電圧 V I N T によって駆動する内部回路は充分過ぎるほど高速に動作している状態であると考 えられる。 従って、 レプリ カ回路 5 0 1 の動作状態 ί言号 L A、 L B、 L Cが全て Hレベルとなる場合を動作状態 F A S Tと判断する。
図中のパターン Bは、 出力（言号 R Aが F F 5 1 3 Aで Hレべルにラ ツチされ、 出力信号 R Bが F F 5 1 3 B、 F F 5 1 3 Cでそれぞれ L レベル、 H レベルにラ ツチされた場合を示している。 すなわち、 第 1動作時間 D 1 は第 1所定動作時間 T 1 よ り も短く 、 第 2動作時間 D 2は第 1所定動作時間 T 1 よ り も長いが第 2所 定動作時間 T 2 よ り も短い場合を示している。 この場合、 前半ク リティカルパス 回路 5 1 6 は動作ク 口 ック信号 E C L Kの半周期分以內の遅延時間で動作してお り、 ク リ ティカルパス回路 5 1 2全体は動作ク ロ ック信号 E C L Kの半周期分よ り長いが 1 周期分よ り短い遅延時間で動作している。 この状態は出力電圧 V I N Tによって駆動する内部回路が適正速度で動作している状態であると考えられる。 従って、 レプリ カ回路 5 0 1 の動作状態信号 L A、 L B、 L Cがそれぞれ Hレべ ル、 L レベル、 H レベルとなる場合を動作状態 O Kと判断する。
図中のパターン Cは、 出力信号 R Aが F F 5 1 3 Aで L レべルにラ ッチされ、 出力信号 R Bが F F 5 1 3 B、 F F 5 1 3 C でそれぞれ L レベル、 H レベルにラ ッチされた場合を示している。 すなわち、 第 1動作時間 D 1は第 1所定動作時間 T 1 よ り も長いが、 第 2動作時間 D 2は第 2所定動作時間 T 2 よ り も短い場合を 示している。 この場合、 前半ク リ ティカルパス回路 5 1 6の遅延時間は動作ク 口 ック信号 E C L Kの半周期分以内に収まらないが、 タ リティ カノレパス回路 5 1 2 全体では動作ク ロ ック信号 E C L Kの 1周期分よ り短い遅延時間で動作している。 この状態は出力電圧 V I N Tによつて駆動する内部回路の動作速度に余裕がない 状態であり 、 僅かな環境変化等によ り動作しなく なる可能性が高い状態であると 考えられる。 従って、 レプリ カ回路 5 0 1の動作状態信号 L A、 L B、 L Cがそ れぞれ L レベル、 L レベル、 Hレベルとなる場合を動作状態 W A R Nと判断する。 図中のパターン Dは、 出力信号 R Aが F F 5 1 3 Aで L レベルにラ ッチされ、 出力（言号 R Bが F F 5 1 3 B、 F F 5 1 3 Cでそれぞれ L レべルにラ ツチされた 場合を示している。 すなわち、 第 2動作時間 D 2が第 2所定動作時間 T 2 よ り も 長い場合を示している。 この場合、 ク リティカルパス回路 5 1 2全体の遅延時間 が動作ク ロ ック信号 E C L Kの 1周期分を越えるので、 出力電圧 V I N Tによつ て駆動する内部回路は動作しない可能性が極めて高い状態であると考えられる。 従って、 レプリ カ回路 5 0 1 の動作状態信号 L A、 L B、 L Cが全て L レベルと なる場合を動作状態 N Gと判断する。
以上のよ うに、 レプリ カ回路 5 0 1 の動作状態信号 L A、 L B、 L Cの組み合 わせによ り 4つの動作状態を表すことができる。 図 1 6はレプリ カ回路 5 0 1 に おける動作状態信号 L A、 L B、 L Cと内部回路の動作状態との関係を示す表で ある。 このよ う に、 タ リティカルパス回路 5 1 2の動作状態を 4つ （F A S T、 O K：、 WAR N, N G ) に分類することによって、 出力電圧 V I N Tによって駆 動する內部回路の動作状態をきめ細かく検知することが可能となる。 従って、 い かなるプロセスばらつきゃ璟境変化にも適切に対応でき、 最適な出力電圧 V I N Tの洪給を行う ことで集積回路全体の低消費電力化に貢献することができる。 なお、 図 1 5で示されていない動作状態信号 L A、 L B、 L Cの組み合わせ (例えば、 動作状態信号 L A、 L B、 L Cがそれぞれ L レベル、 Hレベル、 L レ ベル） となる場合は、 ク リティ力ルパス回路 5 1 2 自体が適切に動作していない 可能性が極めて高い状態であると考えられる。 従って、 動作状態 ί言号 L A、 L B、 L Cの組み合わせが図 1 5で示されていない組み合わせとなる場合を動作状態 (N G) と判断する。 このよ うな動作状態検出を行うこ とによ り、 内部回路をよ り安定して動作させることが可能となる。 また、 レプリ カ回路 5 0 1 の故障等を 早期に発見できるので、 迅速な善後処置を施すこ とが可能となる。
次に、 選択信号生成回路 5 0 2について説明を行う。 選択信号生成回路 5 0 2 は、 レプリ カ回路 5 0 1から入力される動作状態信号 L A、 L B、 L Cに基づい て、 出力パルス信号生成回路 2 0 0を構成する第 1遅延回路 2 0 2の選択回路部 2 0 9、 及び第 2遅延回路 2 1 0の第 1〜第 n選択部 2 1 4 、 · · · 、 2 1 6に 対する選択 ί言号を生成する回路である。
例えば、 動作状態信号 L A、 L B 、 L Cが動作状態 F A S Tを示す場合、 選択 信号生成回路 5 0 2は出力電圧 V I Ν Τを現在値から 1段階下げる、 すなわち第 1 、 第 2遅延回路 2 0 2 、 2 1 0における遅延時間を現在値から 1段階長くする よ うな選択信号を生成する。 また、 動作状態 ί言号 L A、 L B、 L Cが動作状態 O Kを示す場合、 選択信号生成回路 5 0 2は出力電圧 V I N Tを現在値に維持する、 すなわち前記遅延時間を現在値に維持するよ うな選択信号を生成する。 一方、 動 作状態信号 L A、 L B、 L Cが動作状態 W A R Nも しくは動作状態 N Gを示す場 合、 選択信号生成回路 5 0 2は出力電圧 V I N Tを現在値から 1段階上げる、 す なわち前記遅延時間を現在値から 1段階短く するよ うな選択信号を生成する。 上記に説明した各実施形態の電圧変換回路では、 第 1遅延回路 2 0 2或いは第 2遅延回路 2 1 0における遅延時間を増減する二 とで出力電圧 V I N Tを変化さ せている。 このとき、 出力電圧 V I N Tの可変幅 （すなわち、 前記遅延時間の可 変幅） が大きいと、 前記遅延時間を 1段階上下しただけで動作状態 O Kや動作状 態 W A R Nの範囲を飛び越えてしま う可能性がある。 そのため、 出力電圧 V I N Tの可変幅はできるだけ小さいことが望ま しい。
一方、 出力電圧 V I N Tの可変幅が十分小さい場合、 動作状態 O Kや動作状態 W A R Nの範囲内には選択可能な出力電圧 V I N Tが複数存在する可能性がある c このよ うな場合、 出力電圧 V I N Tによって駆動される内部回路を安定動作させ つつその消費電力を最小とするためには、 動作状態 O Kとなる複数の出力電圧 V I N Tのうち、 最も低い出力電圧 V I N Tを選択すればよい。
そこで、 本実施形態の選択信号生成回路 5 0 2は、 レプリ カ回路 5 0 1 から送 出される動作状態信号 L A、 L B 、 L Cが動作状態 O Kを示す場合であっても、 さ らに出力電圧 V I N Tを下げ得るか否か、 すなわち前記遅延時間をさ らに長く できるか否かの判定を行い、 動作状態 O Kとなる最小の出力電圧 V I N Tを求め る構成となっている。
以上の検討に基づいた選択 ί言号生成回路 5 0 2の具体的な構成例を図 1 7 に示 す。 図 1 7は選択 ί言号生成回路 5 0 2の一構成例を示す概略構成図である。 本図 に示すよ うに、 選択信号生成回路 5 0 2は係数生成回路 6 0 1 と、 4 ビッ ト加算 器 6 0 2 と、 4 ビッ ト レジスタ 6 0 3 と、 デコーダ回路 6 0 4 と、 2 ビッ ト レジ スタ 6 0 5 と、 カウンタ回路 6 0 6 と、 を備えている。
係数生成回路 6 0 1は、 レプリカ回路 5 0 1から入力される動作状態信号 L A、 L B、 しじと、 第 2選択信号 S H、 S Qと、 第 2選択信号 S H、 S Qを所定時間 だけ遅らせた遅延信号 S H D、 S Q Dに基づいて、 4 ビッ ト信号 C O E Fを生成 する回路である。 また、 係数生成回路 6 0 1 には、 上記信号の他にも、 出力パル ス信号生成回路 2 0 0から送出される信号 R E P E N Bや、 カ ウンタ回路 6 0 6 から送出される信号 R Eがそれぞれ入力されている。
なお、 上記した信号 R E P E N Bは、 出力パルス ί言号生成回路 2 0 0を構成す る第 1 、 第 2遅延回路 2 0 2、 2 1 0における出力選択動作の直前に立ち上がる 周期信号であり、 ί列えば第 1遅延回路 2 0 2を構成する基本遅延回路部 2 0 7の 出力（言号 D M 1 (図 6参照） を用いればよい。 また、 ί言号 R Eは ί言号 R E P E N Βの分周信号に相当する。
4 ビッ ト加算器 6 0 2は、 係数生成回路 6 0 1 で生成された 4 ビッ 卜信号 C Ο E F と、 前回の選択信号を示す数値を記億した 4 ビッ ト レジスタ 6 0 3の出力 f言 号 C N Tとに基づいて、 新しい選択信号を示す数値を計算する回路である。
4 ビッ ト レジスタ 6 0 3は、 4 ビッ ト加算器 6 0 2の出力信号を一旦保持する 回路であり、 信号 R E P E N Bのネガティブェッジを ト リ ガと して動作する 4個 の D Nフ リ ップフロ ップ回路 （図示せず） から構成されている。
なお、 本実施形態における電圧変換回路の起動時、 4 ビッ ト レジスタ 6 0 3 を 構成する D Nフ リ ップフロ ップ回路は、 いずれも リセッ ト信号 （図示せず） によ つて一旦 L レベルにリセッ トされる。 このとき、 デコーダ回路 6 0 4から送出さ れる第 1選択信号 S 0は H レベルとなり、 それ以外の第 1選択信号 S 1 、 S 2は と もに L レベルとなる。 また、 第 2選択信号 S H、 S Qもともに L レベルとなる £ つま り、 本実施形態における電圧変換回路の起動時には、 出力パルス信号生成 回路 2 0 0の出力パルス信号 D O U Tと して、 第 1、 第 2遅延回路 2 0 '2 、 2 1 0における遅延時間を最短とする出力信号 D 0が選択される。 その結果、 出力電 圧 V I N Tは可変上限値となるので、 出力電圧 V I N Tが供給される内部回路は 前記電圧変換回路の起動時にも確実に動作することができる。
デコーダ回路 6 0 4は、 4 ビッ ト レジスタ 6 0 3の出力 ί言号 C N Tの上位 2 ビ ッ ト （ C Ν Τ [ 3 ： 2 ] ) をデコー ドすることで第 1選択信号 S 0、 S 1 、 S 2 を生成し、 出力パルス信号生成回路 2 0 0の選択回路部 2 0 9に対して送出する 回路である。 このとき、 デコーダ回路 6 0 4は、 4 ビッ ト レジスタ 6 0 3が保持 する 1 0進表記で 「 0」 〜 「 2」 を示す 2 ビッ ト信号 （ 「 0 0」 〜 「 1 0」 ） を、 第 1選択信号 S 0、 S 1 、 S 2にそれぞれ対応する 3 ビッ ト信号 （ 「 1 0 0」 〜 「 0 0 1」 ） に変換する。
一方、 第 2選択信号 S Ηと しては 4 ビッ ト レジスタの出力信号 C Ν Τの下から 2 ビッ ト 目 （ C Ν Τ [ 1 ] ) をそのまま用いることができ、 第 2選択信号 S Qと しては出力信号 C Ν Τの最下位ビッ ト （ C Ν Τ [ 0 ] ) をそのまま用いるこ とが できる。 これらの第 2選択 ί言号 S H、 S Qは、 出力パルス信号生成回路 2 0 0の 第 2遅延回路 2 1 0を構成する第 1 、 第 2選択部 2 1 4、 2 1 6にそれぞれ送出 される一方で、 係数生成回路 6 0 1や 2 ビッ ト レジスタ 6 0 5にも送出される。
2 ビッ ト レジスタ 6 0 5は、 第 2選択信号 S H、 S Qを一旦保持する回路であ り、 信号 R E P E N Bのネガティブエツジを ト リ ガと して動作する 2個の D Nフ リ ッブフロ ップ回路から構成されている。 なお、 各フ リ ップフロ ップ回路は、 第 2選択信号 S H、 S Qの遅延信号 S H D、 S Q Dをそれぞれ係数生成回路 6 0 1 に送出する。
カウンタ回路 6 0 6は、 信号 R E P E N Bをカウン トすることによ り、 信号 R E P E N Bの分闳信号に相当する信号 R Eを生成し、 その信号 R Eをレブリ カ回 路 5 0 1及び係数生成回路 6 0 1に対して送出する。
続いて、 係数生成回路 6 0 1 の内部構成及びその動作について説明する。 図 1 8は係数生成回路 6 0 1 の一構成例を示す概略構成図である。 本図に示すよ うに. 係数生成回路 6 0 1 は、 フラグ信号生成回路 6 0 7 と、 係数選択信号生成回路 6 0 8 と、 4 ビッ ト減算器 6 0 9 と、 インク リ メンタ 6 1 0 と、 デク リ メ ンタ 6 1 1 と、 セレク タ 6 1 2 と、 を備えている。
フラグ信号生成回路 6 0 7は、 レプリ力回路 5 0 1 から入力される動作状態信 号 L A、 L B、 L Cに基づいてフラグ f言号 W Fを生成する回路である。 フラグ信 号生成回路 6 0 7は、 動作状態 ί言号 L A、 L B、 L Cが動作状態 WA R Nを示す 場合にフラグ信号 WFを E n a b 1 e (Hレベル） と し、 動作状態信号 L A、 L B、 L Cが動作状態 F A S Tを示す場合にフラグ信号 WFを D i s a b 1 e ( L レベル） とする。 また、 動作状態信号 L A、 L B、 L Cが動作状態 WA R N反び 動作状態 F A S T以外を示す場合にはフラグ信号 W Fを現在値に維持する。 なお、 フラグ信号 W Fは出力パルス信号生成回路 2 0 0から入力される信号 R E P E Bに同期して決定すればよい。
図 1 9はフラグ信号生成回路 6 0 7に実装される論理回路の真理値表である。 本図に示す真理値表を論理回路と してフラグ信号生成回路 6 0 7に実装すること によ り、 上記したフラグ信号 WFの生成動作を実現することができる。 なお、 図 中の W F 0 とは、 1周期前に決定されたフラグ信号 W Fの値であり、 フラグ信号 λν Fを現在値に維持することを示している。
係数選択信号生成回路 6 0 8は、 レブリ 力回路 5 0 1 から入力される動作状態 信号 L A、 L B、 じと、 フラグ信号生成回路 6 0 7から入力されるフラグ信号 WFに基づいて、 セ レク タ 6 1 2における係数選択動作を制御するための係数選 択 ί言号 S Cを生成する回路である。 なお、 係数選択信号 S Cはカウンタ回路 6 0 6から入力される信号 R Εに同期して決定すればよい。
セレクタ 6 1 2は上記した係数選択信号 S Cに基づいて、 出力電圧 V I Ν Τを 現在値に維持するための係数 C ΟΜ Ρ、 出力電圧 V I Ν Τを現在値よ り 1段下げ るための係数 C OM P D、 及び出力電圧 V I N Tを現在値よ り 1段上げるための 係数 C OM P Uのいずれか 1つを選択し、 4 ビッ ト信号 C O E F と して 4 ビッ ト 加算器 6 0 2に送出する。
係数 C OM Pが 4 ビッ ト信号 C O E F と して選択された場合、 出力パルス信号 生成回路 2 0 0を構成する第 1 、 第 2遅延回路 2 0 2 、 2 1 0の遅延時間が現在 値に維持されるため、 出力電圧 V I N Tも現在値に維持される。 係数 C OM P D が 4 ビッ ト信号 C O E F と して選択された場合、 前記遅延時間が現在値よ り 1段 長く なるため、 出力電圧 V I N Tは現在値よ り 1段下がる。 係数 C O M P Uが 4 ビッ ト信号 C O E F と して選択された場合、 前記遅延時間が現在値よ り 1段短く なるため、 出力電圧 V I N Tは現在値よ り 1段上がる。 係数選択信号生成回路 6 0 8及びセレクタ 6 1 2の動作について、 さ らに詳細 に説明する。 レプリ カ回路 5 0 1から入力される動作状態信号 L A、 L B、 L C が動作状態 WA R N、 N G、 (N G) のいずれかを示す場合、 係数選択信号生成 回路 6 0 8はフラグ信号 WFの値に関わらず、 出力電圧 V I N Tを現在値よ り 1 段上げるための係数選択信号 S Cを生成する。 セレク タ 6 1 2はこの係数選択信 号 S Cに基づいて係数 C OMP Uを選択する。
動作状態 ί言号 L A、 L B、 L Cが動作状態 O Kを示し、 かつフラグ信号 WFが D i s a b l e ( L レベル） である場合、 係数選択信号生成回路 6 0 8は出力電 圧 V I N Tを現在値より 1段下げるための係数選択信号 S Cを生成する。 セ レク タ 6 1 2はこの係数選択信号 S Cに基づいて係数 C OM P Dを選択する。
動作状態信号 L A、 L B、 L Cが動作状態 OKを示し、 かつフラグ信号 WFが E n a b l e (Hレベル） である場合、 係数選択信号生成回路 6 0 8は出力電圧 V I N Tを現在値に維持するための係数選択信号 S Cを生成する。 セレク タ 6 1 2はこの係数選択信号 S Cに基づいて係数 C OM Pを選択する。
動作状態信号 L A、 L B、 L Cが動作状態 F A S Tを示す場合、 係数選択信号 生成回路 6 0 8はフラグ信号 WFの値に関わらず、 出力電圧 V I NTを現在値よ り 1段下げるための係数選択信号 S Cを生成する。 セ レクタ 6 1 2はこの係数選 択信号 S Cに基づいて係数 C OMP Dを選択する。
図 2 0は係数選択信号生成回路 6 0 8に実装される論理回路の真理値表である。 本図に示す真理値表を論理回路と して係数選択信号生成回路 6 0 8に実装するこ とによ り、 上記した係数選択信号 S Cの生成動作を実現することができる。
続いて、 フラグ信号生成回路 6 0 7及び係数選択信号生成回路 6 0 8による出 力電圧 V I N Tの具体的な制御動作について説明する。
今、 電源電圧回路の出力電圧 λ· I Ν Τが低過ぎることによ り 、 レプリカ回路 5 0 1が動作状態 N Gを示している場合を考える。 この場合、 係数選択信号生成回 路 6 0 8はフラグ信号 W Fの値に関わらず、 出力電圧 V I Ν Τを現在値よ り 1段 上げるための係数選択信号 S Cを生成する。 これによ り出力電圧 V I Ν Τは徐々 に上昇されるため、 レプリ力回路 5 0 1 が示す動作状態は N Gから WA R Νを経 て ΟΚへと変遷する。 こ こで、 動作状態 Ο Κとなった時点でのフラグ信号 WFは- 動作状態 W A R Nを経ているために E n a b 1 e ( H レベル） となっている。 従 つて、 動作状態 O Kとなつた時点で係数選択信号生成回路 6 0 8は出力電圧 V I N Tを現在値に維持するための係数選択信号 S Cを生成するので、 それ以上不必 要に出力電圧 V I N Tが上げられることはない。
一方、 電源電圧回路の出力電圧 V I N Tが高過ぎることによ り、 レプリ カ回路 5 0 1が動作状態 F A S Tを示している場合を考える。 このと き、 フラグ信号 W Fは D i s a b 1 e ( L レベル） となる。 この場合、 係数選択 ί言号生成回路 6 0 8はフラグ信号 W Fの値に関わらず、 出力電圧 V I Ν Τを現在値より 1段下げる ための係数選択信号 S Cを生成する。 これによ り出力電圧 V 〖 Ν Τは徐々に下げ られていく ため、 レプリ カ回路 5 0 1 が示す動作状態は F A S Τから Ο Κへと変 遷する。 ここで、 動作状態 O Kとなった時点でのフラグ信号 W Fは、 動作状態 W A R Nを経ていないために D i s a b 1 e ( L レベル） のままである。 従って、 出力電圧 V I N Tはさらに引き下げられ、 動作状態は O Kから W A R Nへと変遷 する。
前述した通り、 動作状態が W A R Nとなつた時点で、 係数選択信号生成回路 6 0 8は出力電圧 V I N Tを現在値よ り 1段上げるための係数選択信号 S Cを生成 する。 これによ り レプリ カ回路 5 0 1 が示す動作状態は再び O Kとなる。 こ こで、 動作状態 O Kとなった時点でのフラグ信号 W Fは、 動作状態 W A R Nを経ている ために E n a b 1 e ( H レベル） となっている。 従って、 動作状態 O Kとなった 時点で係数選択 ί言号生成回路 6 0 8は出力電圧 V I Ν Τを現在値に維持するため の係数選択信号 S Cを生成するので、 それ以上不必要に出力電圧 V I Ν Τが上げ られることはない。
このよ うな出力電圧 V I Ν Τの制御を行う ことによ り、 動作状態 Ο Κとなる複 数の出力電圧 V I N Tのうち、 最も低い出力電圧 V I N Tを選択することができ δため、 出力電圧 V I N Tによって駆動される内部回路を安定動作させつつ、 そ の消費電力を最小とすることが可能となる。
なお、 上記したフラグ信号 W Fによる判定を行う ことなく、 動作状態 O Kでは 常に出力電圧 V I N Tを下げよ う とする構成と した場合には、 レプリ力回路 5 0 1 によって示される動作状態が W A R Nと O Kとの間で交互に繰り返されること になる。 このよ うな構成では出力電圧 λ I N Tが上下してしま うため、 内部回路 の動作が不安定となるおそれがある。
次に、 4 ビッ ト減算器 6 0 9、 ィ ンク リ メ ンタ 6 1 0、 及びデク リ メ ンタ 6 1 1 にて生成される係数 C OM Ρ、 C OMP D、 C OM P Uについて説明する。 前 述した通り、 これらの係数 C OM P、 C O 'IP D、 C OM P Uは、 出力パルス信 号生成回路 2 0 0を構成する第 1 、 第 2遅延回路 2 0 2、 2 1 0の遅延時間を現 在値に維持したり、 現在値から 1段階ずつ上下させたりするために用いられる。 インク リ メ ンタ 6 1 0は 4 ビッ ト減算器 6 0 9から送出される係数 C OM Pの 値に 1 を加える ことで係数 C O M P Dを生成し、 デク リ メ ンタ 6 1 1 は 4 ビッ ト 減算器 6 0 9から送出される係数 C OM Pの値から 1 を减じることで係数 C OM P Uを生成する。 前述した通り、 出力電圧 V I N Tを現在値よ り 1段下げるため には係数 C OM P Dが 4 ビッ ト信号 C O E F と して選択され、 出力電圧 V I NT を現在値よ り 1段上げるためには係数 C O M P Uが 4 ビッ ト信号 C O E F と して 選択される。
一方、 出力パルス信号生成回路 2 0 0を構成する第 1、 第 2遅延回路 2 0 2、 2 1 0の遅延時間を現在値に維持する場合には、 4 ビッ ト減算器 6 0 9から送出 される係数 C O M Pがセ レク タ 6 1 2によって選択される。 ただし、 出力パルス 信号生成回路 2 0 0から送出される出力パルス信号 D O U Tのパ レス周期を一定 に保つためには、 係数 C O M Pに対して所定の捕正を施す必要がある。
図 2 1 A、 図 2 1 Bは係数 C OM Pに対する補正動作の一例を示す図である。 図 2 1 Aは内部ク 口 ック信号 I C L K：、 I C L K 2 と、 第 1、 第 2遅延回路 2 0 2、 2 1 0の各出力パルス信号を示したタイ ミ ングチャー トである。 なお、 本図 では第 2遅延回路 2 1 0から出力される出力パルス信号 D O U Tのパルス周期を 内部ク ロ ッ ク信号 I C L Kの '. 2 5 c 1 k相当に維持する場合を例に挙げて説 明を行う。 また、 図 2 1 Bは 4 ビッ ト信号 C O E F (すなわち係数 C O M P ) の 算出動作を示しており、 4 ビッ ト信号 C O E F、 信号 C N T、 及び信号 C N T 0 をそれぞれ 2進数表現 （例えば （ 0 0 0 0 ) b ) で記述している。 なお、 図中の 信号 C N T 0 とは、 1周期前に決定された信号 C N Tの値である。
まず、 両図中の状態 （ 1 ) について説明する。 両図に示した状態 （ 1 ) よ り も 1周期前の出力パルス信号 D OUTと して、 第 1遅延回路 2 0 2の出力信号 D 0 (図示せず） がそのまま選択されていたと仮定すると、 状態 （ 1 ) における信号 C N T 0は （ 0 0 0 0 ) bである。 このとき、 1周期前の出力パル'ス信号 D O U T (D O ) と、 これから出力しょ う とする出力パルス信号 D O U Tとの間に内部 ク口 ック信号 I C L Kの 5. 2 5 c 1 kに相当する遅延を揷入するには、 第 1遅 延回路 2 0 2の出力 ί言号 D 0を 0. 2 5 c 1 kだけ遅らせた遅延パルス信号 D 0 を出力パルス信号 DOU Tと して選択すればよい。 つま り、 4 ビッ ト信号 C O E Fを （ 0 0 0 1 ) b とすることで 4 ビッ ト加算器 6 0 2から送出される信号 C N Tを （ 0 0 0 1 ) b とすればよい。
次に、 両図中の状態 （ 2 ) について説明する。 状態 （ 1 ) では出力パルス信号 D O U Tと して遅延パルス ί言号 D 0 ,ハが選択されていることから、 状態 （ 2 ) に おける信号 C Ν Τ 0は （ 0 0 0 1 ) bである。 このとき、 1周期前の出力パルス 信号 D OU T (D O . ,) と、 これから出力しょ う とする出力パルス信号 D OUT との間に內部ク ロ ック信号 I C L Kの 5. 2 5 c 1 kに相当する遅延を揷入する には、 第 1遅延回路 2 0 2の出力信号 D 0を 0. 5 c 1 kだけ遅らせた遅延パル ス ί言号 D 0 ,/ 2を出力パルス信号 DOU Tと して選択すればよい。 この場合、 信号 C N Tの期待値は （ 0 0 1 0 ) bであるため、 4 ビッ ト信号 C O E F と して選択 される係数 C OM Pを （ 0 0 0 1 ) b、 つま り + 1 にすればよい。
次に、 両図中の状態 （ 3 ) について説明する。 状態 （ 2 ) では出力パルス信号 D O U Tと して遅延パルス（言号 D 0 2が選択されていることから、 状態 （ 3 ) に おける信号 C N T 0は （ 0 0 1 0 ) bである。 このとき、 1周期前の出力パルス 信号 D OU T ( D 0 , ) と、 これから出力しょ う とする出力パルス信号 D O U T との間に內部ク 口 ック信号 I C L Kの 5. 2 5 c l kに相当する遅延を挿入する には、 第 1遅延回路 2 0 2の出力信号 D 0を 0. 7 5 c 1 kだけ遅らせた遅延パ ルス信号 D 03ハを出力パルス信号 D O U Tと して選択すればよい。 この場合、 信 号 C N Tの期待値は （ 0 0 1 1 ) bであるため、 4 ビッ ト ί言号 C O E F と して選 択される係数 C ΟΜΡを （ 0 0 0 1 ) b、 つまり + 1 にすればよい。
次に、 両図中の状態 （ 4 ) について説明する。 状態 （ 3 ) では出力パルス信号 DOU Tと して遅延パルス ί言号 D 03. が選択されていることから、 状態 （ 4 ) に おける ί言号 C N T 0は （ 0 0 1 1 ) bである。 このとき、 1周期前の出力パルス 信号 D OUT (D 03, ） と、 これから出力しょ う とする出力パルス信号 D O U T との間に内部ク ロ ック信号 I C L Kの 5. 2 5 c 1 kに相当する遅延を揷入する には、 第 1遅延回路 2 0 2の出力信号 D 0を 1 c 1 kだけ遅らせた遅延パルス信 号 D 1 を出力パルス信号 D OU Tと して選択すればよい。 この場合、 信号 C N T の期待値は （ 0 1 0 0 ) bであるため、 4 ビッ ト信号 C O E F と して選択される 係数 C O M Pを （ 0 0 0 1 ) b、 つま り + 1 にすればよい。
次に、 両図中の状態 （ 5 ) について説明する。 状態 （ 4 ) では出力パルス信号 D OU Tと して遅延パルス ί言号 D 1 が選択されていることから、 状態 （ 5 ) にお ける ί言号 C Ν Τ 0は （ 0 1 0 0 ) bである。 このとき、 1周期前の出力パルス信 号 D O U T (D 1 ) と、 これから出力しょ う とする出力パルス信号 D OU Tとの 間に内部クロ ック信号 I C L Kの 5. 2 5 c 1 kに相当する遅延を挿入するには、 第 1遅延回路 2 0 2の出力信号 D 0を 0. 2 5 c 1 kだけ遅らせた遅延パルス信 号 D 0し を出力パルス信号 D O U Tと して選択すればよい。 この場合、 信号 C N Tの期待値は （ 0 0 0 1 ) bであるため、 4 ビッ ト信号 C O E F と して選択され る係数 C OMPを （ 1 1 0 1 ) b、 つま り 一 3にすればよレヽ。
このよ うに、 4 ビッ ト（言号 C O E F と して選択される係数 C OMPを捕正する ことによ り、 信号 C N Tの実際値を期待値と一致させることができ、 出力パルス 信号生成回路 2 0 0から送出される出力パルス信号 D OU Tのパルス周期を一定 に保つことが可能となる。
続いて、 上記動作における係数 C OMPの生成について述べる。 図 2 1 Bに示 される通り、 ある状態における係数 C N T、 C N T 0の下位 2 ビッ トを取り出し てそれぞれ 4 ビッ 卜に拡張し、 その拡張された係数 C N Tから係数 C N T 0を減 じることによって、 次の状態における 4 ビッ ト信号 C O E F (すなわち係数 C O MP) を算出するこ とができる。
ここで、 上記した係数 C N Tの下位 2 ビッ トとは、 4 ビッ ト レジスタ 6 0 3カ ら送出される第 2選択信号 S H、 S Qに相当する。 また、 係数 C N T 0の下位 2 ビッ ト とは、 2 ビッ 卜 レジスタ 6 0 5によって第 2選択信号 S H、 S Qを所定時 間だけ遅らせた遅延信号 S H D、 S Q Dに相当する。 従って、 係数生成回路 6 0 1 を構成する 4 ビッ ト減算器 6 0 9は、 上位 2 ビッ 卜に" 0 0 " を付加することで 4 ビッ トに拡張された第 2選択信号 S H、 S Qか ら、 同じく上位 2 ビッ トに" 0 0 " を付加することで 4 ビッ トに拡張された遅延 信号 S H D、 S Q Dを減ずることによ り、 次の状態における 4 ビッ ト信号 C O E F (すなわち係数 C O M P ) を生成する。 図 2 2は第 2選択信号 S H、 S Qと、 遅延信号 S H D、 S Q D と、 係数 C O M P との関係を示した表である。
なお、 上記では第 2実施形態の電圧変換回路に設けられる遅延時間制御回路 2 0 3を例に挙げて説明を行ったが、 第 1実施形態の電圧変換回路でも上記と同搽 の構成から成る遅延時間制御回路 1 0 3によって、 第 1選択信号 S 0〜 S 5 を生 成することができる。 '
次に、 本発明に係る電圧変換回路の第 3実施形態について説明する。 図 2 3は 本発明に係る電圧変換回路の第 3実施形態を示す概略構成図である。 本図に示す よ うに、 本実施形態の電圧変換回路は、 基本的に前述した第 1 、 第 2実施形態の 電圧変換回路と同様の構成 （図 1、 図 5参照） から成るが、 出力パルス信号生成 回路及びスィ ツチタイ ミ ング制御回路の電源電圧と して出力電圧 V I N Tを供給 することを特徴と している。 そこで、 第 1 、 第 2実施形態と同様の構成及び動作 を有する部分については図 1 と同一の符号を付すこ とで説明を省略する。
本図に示すよ うに、 本実施形態の電圧変換回路は、 出力パルス信号生成回路 3 0 0 とスィ ッチタイ ミング制御回路 3 0 4 とを有しており、 出力パルス信号生成 回路 3 0 0は、 基準パルス信号生成回路 3 0 1、 第 1 、 第 2遅延回路 3 0 2、 3 1 0、 及び遅延時間制御回路 3 0 3から構成されている。
上記した基準パルス ί言号生成回路 3 0 1 、 第 1 、 第 2遅延回路 3 0 2、 3 1 0 , 及び遅延時間制御回路 3 0 3 と しては、 前述した第 1 、 第 2実施形態の電圧変換 回路に設けられる基準パルス信号生成回路 1 0 1 ( 2 0 1 ) 、 第 1遅延回路 1 0 2 ( 2 0 2 ) 、 第 2遅延回路 2 1 0、 及び遅延時間制御回路 1 0 3 ( 2 0 3 ) の いずれの構成を採用 してもよい。 また、 スィ ッチタイ ミング制御回路 3 0 4は、 前述した第 1 、 第 2実施形態の電圧変換回路に設けられるスィ ツチタイ ミ ング制 御回路 1 0 4 と同様の構成から成る。
こ こで、 本実施形態における基準パルス信号生成回路 3 0 1 、 第 1 、 第 2遅延 回路 3 0 2、 3 1 0、 遅延時間制御回路 3 0 3、 及びスィ ッチタイ ミ ング制御回 路 3 0 4には、 外部電源電圧 V D Dではなく 、 フィルタ回路 1 0 6の出力電圧 V I N Tが電源電圧と して供給されている。
ただし、 スィ ッチタイ ミ ング制御回路 3 0 4をフィルタ回路 1 0 6から送出さ れる出力電圧 V I N Tによつて駆動すると、 第 1 、 第 2制御信号 φ 1 、 φ 2 の H レベルが出力電圧 V I N Tとなってしまい、 スィ ッチ回路 1 0 5を構成する P M O S トランジスタ M 1及び N M O S トランジスタ M 2のオン オフ制御に不具合 を生じる恐れがある。 そこで、 第 1 、 第 2制御信号 Ψ 1 、 2の電圧レベルを必 要レべルまで上げるために、 スィ ッチタィ ミ ング制御回路 3 0 4の出力段には昇 圧レべルシフタ 3 2 0 A、 3 2 0 Bが設けられてレヽる。
このよ うにスィ ツチ回路 1 0 5及びフィルタ回路 1 0 6 を除く全ての回路部分 を、 外部電源電圧 V D Dよ り も小さい出力電圧 V I N Tで駆動することによ り、 電圧変換回路自体の消費電力を大幅に削減でき、 集積回路全体の低消費電力化に 貢献することができる。 産業上の利用可能性
本発明に係る電圧変換回路は、 外部電源電圧から半導体集積回路装置の駆動電 圧を生成する降圧回路と して用いるとよい。 近年、 半導体集積回路装置を構成す る内部回路の消費電力低減に伴って、 集積回路全体の消費電力に占める降圧回路 の消費電力比率が相対的に増大している。 そこで、 本発明に係る電圧変換回路を 降圧回路と して採用することによ り、 降圧回路自体の消費電力を低減できるので. 內部回路の低消費電力性を損なう ことがなく 、 半導体集積回路装置全体の低消費 電力化に貢献することができる。

Claims

請求の範囲
1 . パルス幅が一定で、 パルス周期が可変である出力パルス信号を生成する出 力パルス信号生成回路を有し、 前記出力パルス信号のパルス幅とパルス周期との 比に基づいて出力電圧を決定する電圧変換回路において、
前記出力パルス（言号生成回路は、 パルス幅一定の基準パルス信号を生成する基 準パルス信号生成回路と、 前記基準パルス信号を所定時間だけ遅らせる第 1遅延 回路と、 第 1遅延回路から出力されるパルス信号を任意時間だけ遅らせる第 2遅 延回路と、 を有して成り、 第 2遅延回路の出力信号を前記出力パルス信号と して 送出する構成であることを特徴とする電圧変換回路。
2 . パルス幅が一定で、 パルス周期が可変である出力パルス信号を生成する出 力パルス信号生成回路と、
前記出力パルス信号から第 1制御信号及び第 2制御信号を生成するスィ ッチタ ィ ミ ング回路と、
ソースに第 1電源電圧が印加され、 ゲー トに第 1制御信号が印加される P M O S トランジスタ と、 ソースに第 2電源電圧が印加され、 ゲー トに第 2制御信号が 印加される N M O S トランジスタ とを有し、 両 トランジスタの各 ドレィンを共通 接続した接続ノー ドから電圧を出力するスィ ッチ回路と、
前記スィ ツチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回 路と、
を具備し、 前記 P M O S トランジスタ及び前記 N M O S トランジスタのォンバ' オフ制御を行う こ と によって、 前記出力電圧の大き さを変化させる電圧変換回路 において、
前記出力パルス信号生成回路は、
パルス幅一定の基準パルス信号を生成する基準パルス信号生成回路と、 入力されるパルス信号を所定の単位時間だけ遅らせる遅延素子を複数個直列接 続して成る遅延回路部と、 該遅延回路部を構成する各遅延素子からそれぞれ送出 される出力信号のいずれか一つを選択出力する選択回路部とから成り、 その入力 端が前記基準パルス信号生成回路の出力端に接続された第 1遅延回路と、 入力されるパルス信号と、 該パルス信号を所定時間だけ遅らせた遅延パルス信 号のいずれか一方を選択出力する任意遅延回路部を複数段直列接続して成り、 そ の入力端が第 1遅延回路の出力端に接続された第 2遅延回路と、
第 1 、 第 2遅延回路における出力選択動作を制御する遅延時間制御回路と、 を有して成り 、 第 2遅延回路の出力信号を前記出力パルス信号と して前記スィ ツチタイ ミ ング制御回路に送出する構成であることを特徴とする電圧変換回路。
3 . 第 1遅延回路の遅延回路部を構成する各遅延素子、 及び第 2遅延回路の任 意遅延回路部を構成する各遅延素子はいずれもフ リ ップフ口 ップ回路であり、 第 2遅延回路の各遅延素子を駆動するクロ ック周波数或いは位相は、 第 1遅延回路 の各遅延素子を駆動するク 口 ック周波数或いは位相と異なるこ とを特徴とする請 求項 2に記載の電圧変換回路。
4 . 前記スィ ッチタイ ミ ング制御回路は、 前記スィ ッチ回路を構成する P M O S トランジスタ及び N M O S トランジスタのォン'' ォフ制御に際して、 一方の M O S トランジスタをオフさせてから所定時間経過後に他方の M O S トランジスタ をオンさせるよ うに、 第 1制御信号及び第 2制御 ί言号の電圧レべル'を制御する構 成であることを特徵とする請求項 2に記載の電圧変換回路。
5 . 前記遅延時間制御回路は、 前記電圧変換回路の出力電圧によって駆動され る内部回路の動作状態を、 該內部回路を駆動するク ロ ッ ク信号に同期して検出す るレプリ カ回路と、 前記レブリ 力回路によつて検出された前記內部回路の動作状 態に応じて、 第 1 、 第 2遅延回路における出力選択動作を制御するための選択信 号を生成する選択信号生成回路と、 を有して成ることを特徴とする請求項 2に記 載の電圧変換回路。
6 . 前記レプ リ カ回路は、 前半遅延段と後半遅延段とを直列接続することで構 成され、 入力 ί言号に対して前記内部回路の最大遅延パスと同等の遅延を行う タ リ ティ力ルパス回路を有して成り、
前記前半遅延段における遅延時間を第 1動作時間、 前記ク リ ティカルパス回路 全体における遅延時間を第 2動作時間と し、
前記第 1動作時間及び第 2動作時間と、 第 1所定動作時間及び第 1所定動作時 間よ り長い第 2所定動作時間とをそれぞれ比較して、
第 2動作時間が第 1所定動作時間より短い場合は前記内部回路の動作速度が速 過ぎると判断し、 前記選択 ί言号生成回路に対して第 1 、 第 2遅延回路における遅 延時間を長くする要求を行い、
第 1動作時間が第 1所定動作時間よ り短く 、 第 2動作時間が第 1所定動作時間 よ り も長いが第 2所定動作時間より も短い場合は前記內部回路の動作速度が適切 であると判断し、 前記選択 ί言号生成回路に対して第 1、 第 2遅延回路における遅 延時間を維持する要求を行い、
第 1動作時間が第 1所定動作時間よ り も長いが、 第 2動作時間が第 2所定動作 時間よ り も短い場合、 或いは第 2動作時間が第 2所定動作時間よ り も長い場合は 前記内部回路の動作速度に余裕がない、 或いは該動作速度が遅過ぎると判断し、 前記選択信号生成回路に対して第 1、 第 2遅延回路における遅延時間を短く十る 要求を行う構成であることを特徴とする請求項 2に記載の電圧変換回路。
7 . 前記レプリ カ回路は、
前記ク リティカルパス回路を構成する前半遅延段の出力信号を第 1所定動作時 間でラ ッチする第 1 ラッチ回路と、
前記ク リティカルパス回路を構成する後半遅延段の出力信号を第 1所定動作時 間でラ ッチする第 2 ラ ッチ回路と、
前記ク リティ カルパス回路を構成する後半遅延段の出力信号を第 2所定動作時 間でラ ッチする第 3 ラ ッチ回路と、
を有して成り、 各ラッチ回路の出力信号に基づいて前記内部回路の動作状態を 検出する構成であることを特徵とする請求項 6に記載の電圧変換回路。
8 . 前記選択信号生成回路は、 前記レプリ カ回路によって前記內部回路の動作 速度が適切であると判断された場合であっても、 第 1、 第 2遅延回路の遅延時間 をさらに長くすることができるか否かを判断する判定回路部を有することを特徴 とする請求項 6 に記載の電圧変換回路。
9 . 前記スィ ッチタイ ミ ング制御回路から送出される第 1、 第 2制御信号をそ れぞれ昇圧して前記スィ ツチ回路を構成する P M O トランジスタ及び N M O S トランジスタの各ゲ一 トに送出する昇圧レベルシフタを有して成り、 前記出力パ ルス信号生成回路及び前記スィ ツチタイ ミ ング制御回路の電源電圧と して前記フ ィルタ回路の出力電圧を洪給する構成であることを特徴とする請求項 2に記載の 電圧変換回路。
1 0 . 請求項 2に記載の電圧変換回路を備えた半導体集積回路装置。
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