JP5006231B2 - インピーダンス調整回路 - Google Patents

Description

本発明は、インピーダンス調整回路に関し、外部抵抗を基準として被調整抵抗を所望値に調整する回路および、その制御信号生成方法に関する。

信号伝送では、インピーダンス整合を取るための規格として例えば送信側および受信側の終端抵抗範囲（例えば５０ｏｈｍ±１０％など）が定められている。

しかしながら、ＬＳＩ製造における抵抗素子の絶対精度（例えば±１５％）によっては、規格範囲での設計が困難となる場合がある。

また、温度や経時的な劣化により抵抗値が変化してしまうので、常温で規格範囲内であった抵抗が、低温または高温になると、規格範囲を逸脱してしまう可能性もある。そこで終端抵抗値を一定に保つべく、インピーダンス調整回路が必要となる。

インピーダンス調整回路は、外付抵抗と、ＬＳＩ内蔵の被調整抵抗とを比較し、所望の抵抗値になるように、被調整抵抗への設定コードを制御する回路である。

被調整抵抗への設定コードを完全に固定してしまうと、温度や電源電圧、経時的変化により抵抗値がずれてしまう可能性があることから、常に、抵抗値の監視が必要とされる。そして、抵抗値が所望の値からずれた場合には、自動的に設定コードを更新しなければならない。ただし、設定コードの切り替えが頻繁に行なわれると、伝送信号波形にジッタが生じてしまうので、頻繁に変化しないように設定コードの平準化を行なう必要がある。

図２７は、特許文献１に開示されるインピーダンス調整回路の構成を示したものである。図２７を参照すると、このインピーダンス調整回路において、コンパレータ１０１３は、外付抵抗１０１２と、抵抗値が可変のレプリカ抵抗１０１１とによる分圧電圧１０１１ａをリファレンス電圧（ＲＥＦＶ）と比較する。レプリカ抵抗１０１１の抵抗値の方が大きい場合には、分圧電圧１０１１ａが低くなり、コンパレータ１０１３から、”Ｈ”（Ｈｉｇｈ）のＵｐ／Ｄｎ信号が出力され、逆に、レプリカ抵抗１０１１の抵抗値の方が小さい場合には、”Ｌ”（Ｌｏｗ）のＵｐ／Ｄｎ信号が出力される。

アップダウンカウンタ１０１４では、Ｕｐ／Ｄｎ信号入力が”Ｈ”の場合、ＣＬＫタイミングでカウンタ状態をインクリメント、Ｕｐ／Ｄｎ信号が”Ｌ”の場合はデクリメントし、その状態（図２７の例では３ビット）をコード変換回路１０１５および平均化回路１０１６へ出力する。

コード変換回路１０１５では、入力されたカウンタ状態に対応した抵抗設定コード（図２７の例では７ビット）をレプリカ抵抗１０１１へ送出する。

定常状態においては、例えばアップダウンカウンタ１０１４のカウント値（カウンタの状態）が”３”のとき、Ｕｐ／Ｄｎ信号が”Ｈ”となり、次の状態”４”では、Ｕｐ／Ｄｎ信号が”Ｌ”となり、さらにその次は状態”３”へ戻るというシーケンスを繰り返す。すなわち、図２９に示すような状態変化を繰り返すことになる。

アップダウンカウンタ１０１４のカウント値が”３”、”４”を繰り返している状態を、本来制御すべき終端抵抗の設定信号へ変換して使用してしまうと、伝送信号波形にジッタを生じ、好ましくない。

平均化回路１０１６では、過去ｎ回の状態を記憶しておき、それらを平均した状態を出力することにより、状態変動の抑制を行う。

例えば過去４回の平均値をとる平均化回路１０１６は、図２８に示すように、３ビットの同期化回路１０１６_１〜１０１６_４とそれらの状態の平均を計算する演算回路１０１６_２１〜１０１６_２３と、タイミング調整用の同期化回路１０１６_５１を備えた構成とされる。

平均化回路１０１６は、過去ｎ回のカウンタ状態の平均値が、
Ｘ≦平均値＜Ｘ＋１ （Ｘ：整数）
となる場合、Ｘを出力（小数部分を切り捨て）するように構成する。

アップダウンカウンタ１０１４の内部状態が”３”→”４”→”３”…を繰り返す場合には、平均は”３．５”となり、平均化回路１０１６からは”３”が出力され一定となる（図３０参照）。

同様に、図３１に示すように、アップダウンカウンタ１０１４の内部状態が”３”→”４”→”５”→”４”→”３”…を繰り返す場合には、平均が”４”となり、平均化回路１０１６からは”４”が出力され一定となる（図３２参照）。

この安定した状態信号を、もう一方のコード変換回路１０１７へ送出する。コード変換回路１０１７は、実際に制御すべき終端抵抗への設定信号を生成しており、入力される状態信号は平均化回路１０１６によって安定しているため、出力される設定信号は変動が抑制される。

特開２００４−３２７２１号公報

以下に本発明による関連技術の分析を与える。

図２７に示した構成において、例えばレプリカ抵抗１０１１が状態４（カウント値が４の状態）で完全に所望の値となった場合、分圧電圧１０１１ａとＲＥＦＶ電位は完全に一致する。このとき、Ｕｐ／Ｄｎ出力は不定となり、次の状態が”３”、”５”のどちらになるか分からない。

よって、図３３に示すように、アップダウンカウンタ１０１４は、状態（カウント値）”３”〜”５”の範囲内で不規則に変化することになる。これを平均化回路１０１６で過去４回の平均とった場合、その出力は、図３４に示すように、”３”、”４”を変動することになる。すなわち、抵抗設定コードが安定しない。

また、平均化回路１０１６において、過去４回の状態履歴を保持・演算しなければならないことから、図２８に示すように、多くの同期化回路（１０１６１〜１０１６４、１０１６５１）が必要となり、回路規模が増大する。

図２８に示す平均化回路において、ｍビットで表される状態の過去Ｎ回の平均をとる場合、ｍ×（Ｎ＋２）個の同期化回路（フリップフロップ）が必要となる。

本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。

本発明によれば、第１の抵抗と被調整抵抗とを比較し、前記被調整抵抗が所望の抵抗値になるように前記被調整抵抗を制御するインピーダンス調整回路であって、前記第１の抵抗とレプリカ抵抗の抵抗値の大小を比較するコンパレータと、前記コンパレータでの比較結果に基づき、カウント値をアップ又はダウンし、前記レプリカ抵抗の抵抗値を可変制御する制御信号を出力するレプリカ抵抗制御カウンタと、被調整抵抗の抵抗値を可変制御する制御信号を保持する被調整抵抗制御信号保持回路と、前記レプリカ抵抗制御カウンタの状態と、前記被調整抵抗制御信号保持回路の出力を入力し、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力との値の差が予め定められた所定範囲内にあるときは、前記被調整抵抗制御信号保持回路の出力を前記被調整抵抗制御信号保持回路に与える監視回路とを備えている調整回路が提供される。

本発明において、前記監視回路は、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力との値の差が予め定められた所定範囲内にないときは、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力の差に応じて、前記レプリカ抵抗制御カウンタの状態を１つ減算又は加算した値を前記被調整抵抗制御信号保持回路に出力する。本発明において、前記監視回路は、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力の差が、予め定められた第１の値以上である場合、前記レプリカ抵抗制御カウンタの状態を１つ減算する減算器と、
前記レプリカ抵抗制御カウンタの状態が前記被調整抵抗制御信号保持回路の出力の差が予め定められた第２の値より小である場合、前記レプリカ抵抗制御カウンタの状態を１つ加算する加算器と、
前記減算器と前記加算器の出力を受け、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力との値の差が、前記第１の値以上の場合、前記減算器の出力を選択し、前記第１の値よりも小の場合、前記加算器の出力を選択出力する第１のセレクタと
前記第１のセレクタと前記被調整抵抗制御信号保持回路の出力とを受け、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力との値の差が、前記所定範囲内にあるときは、前記被調整抵抗制御信号保持回路の出力を選択出力し、前記所定範囲から外れる場合、前記第１のセレクタの出力を選択し、前記被調整抵抗制御信号保持回路に出力する、第２のセレクタと、を備えている。

前記レプリカ抵抗制御カウンタは、オーバーフロー及びアンダーフローを判定する判定器と、加算器と、セレクタと、保持回路と、を備え、前記加算器は、前記コンパレータでの比較結果が、第１の値のとき−１を加算し、第２の値のとき＋１を加算し、前記セレクタは、前記加算器と前記被調整抵抗制御信号保持回路の出力とを受け、前記判定器での判定結果を受け、前記加算器の結果がオーバーフロー又はアンダーフローのときは、前記被調整抵抗制御信号保持回路の出力を選択し、それ以外は、前記加算器の出力を選択し、
前記被調整抵抗制御信号保持回路は前記セレクタの出力を入力して保持する。

本発明によれば、関連技術と比較して同期化回路の個数を削減し、回路規模を縮減することができる。

本発明によれば、レプリカ抵抗制御カウンタの状態変化が一定範囲内であれば、被調整抵抗への設定コードが変化しないようにすることが可能である。

本発明によれば、温度などにより抵抗値が変化しても、新たな最適値へ自動的に収束することが可能である。また、ノイズなどの影響により、被調整抵抗制御信号保持回路の状態が異常値となっても、正常な状態へ自己復帰が可能である。

本発明によれば、被調整抵抗（終端抵抗）とレプリカ抵抗に決まった誤差（例えば配線抵抗による誤差）がある場合は、コード変換回路にオフセットをつけることが可能である。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明のインピーダンス調整回路においては、外付抵抗と、半導体装置内蔵の被調整抵抗（終端抵抗）（５）の抵抗値を比較し、被調整抵抗が所望の抵抗値になるように、被調整抵抗（５）へ設定するコード信号を制御するものであり、図１を参照すると、レプリカ抵抗制御カウンタ（１１）と、被調整抵抗（終端抵抗）制御信号保持回路（１２）と、を備え、レプリカ抵抗制御カウンタ（１１）の内部状態を比較する監視回路（１３）を備えている。

レプリカ抵抗制御カウンタ（１１）は、外付抵抗（３）と、被調整抵抗（５）のレプリカ抵抗（４）の抵抗値の端子電圧を電圧比較するコンパレータ（２）における比較結果に基づき、カウント値をアップ又はダウンし、レプリカ抵抗（４）の抵抗値を可変制御する信号（Ｘ’）を出力する。レプリカ抵抗制御カウンタ（１１）からの信号（Ｘ’）はコード変換回路（１４）でコード変換され、レプリカ抵抗（４）に供給される。

被調整抵抗制御信号保持回路（１２）は、被調整抵抗（５）の抵抗値を可変制御するための信号（Ｙ）を保持する。信号（Ｙ）はコード変換回路でコード変換され、被調整抵抗（５）に供給される。

監視回路（１３）は、レプリカ抵抗制御カウンタ（１１）の状態（カウント値Ｘ）と、被調整抵抗制御信号保持回路（１２）の出力（Ｙ）とを入力し、レプリカ抵抗制御カウンタ（１１）の状態（Ｘ）と被調整抵抗制御信号保持回路（１２）の出力（Ｙ）との値の差が予め定められた所定範囲内にあるとき（｜Ｘ−Ｙ｜≦ｎ、ｎは所定の正整数）は、被調整抵抗制御信号保持回路（１２）の出力（Ｙ）を被調整抵抗制御信号保持回路（１２）への入力（Ｚ）として与える。

監視回路（１３）は、レプリカ抵抗制御カウンタ（１１）の状態（Ｘ）と被調整抵抗制御信号保持回路（１２）の出力（Ｙ）との値の差が前記所定範囲外のときは（｜Ｘ−Ｙ｜＞ｎ）、レプリカ抵抗制御カウンタ（１１）の状態（Ｘ）と被調整抵抗制御信号保持回路（１２）の出力（Ｙ）の差に応じて（例えばＸ−Ｙ≧ｎ＋１であるか否か）、レプリカ抵抗制御カウンタ（１１）の状態（Ｘ）を所定値減算又は加算した値を被調整抵抗制御信号保持回路（１２）に出力する。

監視回路（１３）は、レプリカ抵抗制御用カウンタ（１１）と被調整抵抗制御信号保持回路（１２）の出力（Ｙ）の２つの状態の差が決められた範囲内のとき（例えば±１以内）であれば、被調整抵抗（５）への制御コードを更新しないように制御する。かかる構成により、図２に示すように、レプリカ抵抗制御用カウンタ（１１）が３状態の範囲内で変動しても、被調整抵抗制御信号保持回路（１２）の状態は変化しないので、被調整用抵抗（５）への制御コードが変動しない。以下実施例に即して説明する。

＜実施例１＞
図１は、本発明のインピーダンス調整回路の一実施例の構成を示す図である。インピーダンス調整回路は、抵抗比較部１と、抵抗制御回路１０と、被調整抵抗（終端抵抗）５とを備えている。

抵抗比較部１は、外付抵抗３と、抵抗値が可変のレプリカ抵抗（被調整抵抗（終端抵抗のレプリカ）４と、外付抵抗３、レプリカ抵抗４へ電流を供給する定電流源６と、外付抵抗３とレプリカ抵抗４に電流を供給することにより発生した外付抵抗３の端子電圧とレプリカ抵抗４の端子電圧（ｎ１、ｎ２電位）を比較するコンパレータ２、とを備えている。特に制限されないが、外付抵抗３は、インピーダンス調整作業時に、半導体装置（ＬＳＩ）に外付される。

レプリカ抵抗４および被調整抵抗（終端抵抗）５は、レプリカ抵抗制御信号、被調整抵抗制御信号により値が可変とされる。レプリカ抵抗４および被調整抵抗（終端抵抗）５は、例えば図２１乃至図２６のうちのいずれかの構成とされる。

図２１、図２２は、スイッチをｎＭＯＳとした例であり、ＶＳＳ側に接続する場合に使用する。

図２１に示す例は、ソースがＶＳＳに接続され、ゲートに抵抗設定コード＜０＞〜抵抗設定コード＜６＞をインバータＩＮＶで反転した信号をそれぞれ入力し、ドレインが抵抗Ｒの一端に接続された７個のＮＭＯＳトランジスタと、一端がＶＳＳに接続された抵抗Ｒを備え、８個の抵抗Ｒの他端は共通接続されている。

図２２に示す例は、ソースがＶＳＳに接続されゲートに、抵抗設定コード＜０＞〜抵抗設定コード＜６＞をインバータＩＮＶで反転した信号をそれぞれ入力し、ドレインが抵抗Ｒの一端に接続された７個のＮＭＯＳトランジスタと、ソースがＶＳＳに接続され、ゲートにＨレベルを入力するＮＭＯＳトランジスタを備え、８個のＮＭＯＳトランジスタのドレインは共通接続され抵抗Ｒの一端に接続されている。

図２３、図２４は、スイッチをｐＭＯＳとした例でＶＤＤ側に接続する場合に使用する。図２３に示す例は、ソースがＶＤＤ共通接続され、ゲートに抵抗設定コード＜０＞〜抵抗設定コード＜６＞をそれぞれ入力し、ドレインが抵抗Ｒの一端に接続された７個のｐＭＯＳトランジスタと、一端がＶＤＤに接続された抵抗Ｒを備え、８個の抵抗Ｒの他端は共通接続されている。

図２４に示す例は、ソースがＶＤＤに接続されゲートに、抵抗設定コード＜０＞〜抵抗設定コード＜６＞をそれぞれ入力し、ドレインが抵抗Ｒの一端に接続された７個のＰＭＯＳトランジスタと、ソースがＶＤＤに接続され、ゲートに、Ｌレベルを入力するＰＭＯＳトランジスタを備え、８個のＰＭＯＳトランジスタのドレインは共通接続され抵抗Ｒの一端に接続されている。

図２５、図２６は、スイッチをトランスファゲートとした例で、ＶＤＤ／２付近のレベルで線間終端する場合などに使用する。

図２５に示す例は、一端が共通接続され、ゲートに、抵抗設定コード＜０＞〜抵抗設定コード＜６＞とインバータＩＮＶによる反転信号とをそれぞれ入力し、他端が抵抗Ｒの一端に接続された、ＰＭＯＳとＮＭＯＳトランジスタよりなる７個のＣＭＯＳトランスファゲートＴＧと、ＴＧに並列に接続された抵抗Ｒを備え、８個の抵抗Ｒの他端は共通接続されている。

図２６に示す例は、一端が共通接続され、他端が共通接続され抵抗Ｒの一端に接続されたＰＭＯＳとＮＭＯＳトランジスタよりなる８個のＣＭＯＳトランスファゲートＴＧを備え、７個のＣＭＯＳトランスファゲートＴＧのゲートには、抵抗設定コード＜０＞〜抵抗設定コード＜６＞とインバータＩＮＶによる反転信号とがそれぞれ入力され、８個目のトランスファゲートのＮＭＯＳトランジスタのゲートにはＨ、ＰＭＯＳトランジスタのゲートにはＬが入力される。

図２１乃至図２６の例では、７ビットの制御信号（抵抗設定コード＜０＞〜抵抗設定コード＜６＞）が全て”Ｌ”のとき、全トランジスタ（又はトランスファゲート）がオンとなり、抵抗値は最小となる。抵抗値は、制御信号の変化に伴い、単調増加または減少するように構成する。図２１乃至図２６の例では、”Ｈ”とするビットを１個ずつ増やしていくことにより、トランジスタを１つずつオフさせ、抵抗値の単調増加を実現する。

再び、図１を参照すると、コンパレータ２は、外付抵抗３の端子電圧（ｎ１電位）と、レプリカ抵抗４の端子電圧（ｎ２電位）を比較した結果（外付抵抗３とレプリカ抵抗４の大小）を、ＵＰＤＯＷＮ信号として、抵抗制御回路１０へ送出する。

例えば定電流源６から外付抵抗３およびレプリカ抵抗４へ供給する電流値を同じとした場合、
外付抵抗３＞レプリカ抵抗４
の場合、
ｎ１電位＞ｎ２電位
となるので、コンパレータ２からのＵＰＤＯＷＮ出力の値は”Ｈ”となる。

逆に、外付抵抗３＜レプリカ抵抗４
であれば、
ｎ１電位＜ｎ２電位
となるので、コンパレータ２からのＵＰＤＯＷＮ出力の値は”Ｌ”となる。

レプリカ抵抗４の抵抗値を、外付抵抗３のｎ倍に調整する場合には、定電流源６からレプリカ抵抗４へ供給する電流値を、外付抵抗３へ供給する電流値の１／ｎ倍とすればよい。

図３は、図１の抵抗制御回路１０の詳細構成の一例を示す図である。抵抗制御回路１０は、ＵＰＤＯＷＮ信号から、レプリカ抵抗４および被調整抵抗５の設定コードを生成する。

抵抗制御回路１０は、レプリカ抵抗制御カウンタ１１と、被調整抵抗制御信号保持回路１２と、監視回路１３と、レプリカ抵抗制御カウンタ１１、被調整抵抗制御信号保持回路１２から出力された状態信号Ｘ’、Ｙをそれぞれ抵抗設定コードへ変換するコード変換回路１４、１５を備えている。

レプリカ抵抗制御カウンタ１１および被調整抵抗制御信号保持回路１２は、バイナリカウンタでもよいしグレイコード型カウンタで構成してもよい。グレイコード型カウンタは１度に動作するフリップフロップ数が１個であることから、発生するノイズが少ないという利点がある。

レプリカ抵抗制御カウンタ１１は、アップダウンカウンタよりなり、クロック入力タイミングにおいて、
ＵＰＤＯＷＮ信号が”Ｈ”のときには、内部状態をアップ、
ＵＰＤＯＷＮ信号が”Ｌ”のときには、内部状態をダウン、
する方向へ更新する。

レプリカ抵抗制御カウンタ１１は、内部状態のオーバーフローおよびアンダーフロー判定部１１１と、加算器１１２と、セレクタ１１３と、３ビットのフリップフロップ（レジスタ）１１４を備えている。ＵＰＤＯＷＮ信号が”Ｈ”のとき（ＵＰのとき）には、加算器１１２はフリップフロップ１１４のカウント出力（３ビット）を＋１した結果を出力する。ＵＰＤＯＷＮ信号が”Ｌ”のとき（ＤＯＷＮのとき）には、加算器１１２はフリップフロップ１１４のカウント出力（３ビット）を−１した結果を出力する。セレクタ１１３はオーバーフローおよびアンダーフロー無しの場合、加算器１１２の出力を選択し、フリップフロップ１１４はクロックの立ち上がりエッジでセレクタ１１３の出力をサンプルする。

オーバーフローおよびアンダーフロー判定部１１１でオーバーフローまたはアンダーフローの発生を検出した場合には、オーバーフローおよびアンダーフロー判定器１１１での検出結果を選択制御信号として入力するセレクタ１１３は、レジスタ１１４の出力（現在値）を選択して出力する。この結果、レジスタ１１４には、カウンタ状態（カウント値）として最大値または最小値に保持する。例えば、カウンタ１１１の内部状態が０（レジスタ１１４の出力が０）のときに、ＵＰＤＯＷＮ＝”Ｌ”が入力されても、内部状態は０のままとなる。逆に、カウンタ１１１の内部状態が最大値（レジスタ１１４の出力が”１１１”）で、さらにＵＰＤＯＷＮ＝”Ｈ”が入力されても、内部状態は最大値のままとなる。３ビットフリップフロップよりなるレジスタ１１４の出力Ｘ’（３ビット）は、オーバーフローおよびアンダーフロー判定部１１１と加算器１１２とコード変換回路１４とに入力される。

被調整抵抗制御信号保持回路１２では、監視回路１３から送出された状態信号（Ｚ）を次クロックが入力されるまで保持する。被調整抵抗制御信号保持回路１２は３ビットのフリップフロップ１２１を備えている。

監視回路１３では、レプリカ抵抗制御カウンタ１１の状態Ｘ（セレクタ１１３の出力）と被調整抵抗制御信号保持回路１２で保持される状態信号Ｙとを比較し、比較結果に応じて、被調整抵抗制御信号保持回路１２へ信号Ｚを出力する。被調整抵抗制御信号保持回路１２で保持される状態信号Ｙはコード変換回路１５に入力される。

例えばＸ、Ｙの状態差が一定範囲内（例えば±１以内）の場合、被調整抵抗制御信号保持回路１２が出力する状態信号Ｙを変更しないようにするために、
｜Ｘ−Ｙ｜≦１のときは、Ｚ＝Ｙ、
Ｘ−Ｙ≧２のときは、Ｚ＝Ｘ−１、
Ｘ−Ｙ≦−２のときは、Ｚ＝Ｘ＋１
となるように、監視回路１３を構成する（図３の監視回路１３に真理値表で示す）。

監視回路１３は、比較回路１３１、加算器１３２、１３３、セレクタ１３４、１３５を備えている。比較回路１３１はＸとＹを入力し、Ｘ−Ｙ≧２であるか、｜Ｘ−Ｙ｜≦１であるかを判定する。

セレクタ１３４は、比較回路１３１の比較結果に基づき、Ｘ−Ｙ≧２のときは、加算器１３３の出力（Ｘ−１）、それ以外は、加算器１３２の出力（Ｘ＋１）を選択する。

セレクタ１３５は、比較回路１３１の比較結果に基づき、｜Ｘ−Ｙ｜≦１のときは、Ｙを選択し、それ以外はセレクタ１３４の出力を選択する。セレクタ１３５の出力Ｚは被調整抵抗制御信号保持回路１２に供給されフリップフロップ１２１でクロックの立ち上がりエッジに応答してサンプルされ状態信号Ｙとして出力される。

コード変換回路１４、１５は、図４に示す真理値表のように、バイナリコードをサーモメータコードへ変換する。

コード変換回路１４、１５は、レプリカ抵抗制御カウンタ１１と被調整抵抗制御信号保持回路１２のそれぞれに接続されており、コード変換回路１４、１５の出力信号は、それぞれ、レプリカ抵抗４、被調整抵抗５への抵抗設定コードとなる。

ｍビットで表される状態について、図１に示したインピーダンス調整回路を構成した場合、必要となる同期化回路（フリップフロップ）は、ｍ×２個となる。すなわち、レプリカ抵抗制御カウンタ１１のｍビットフリップフロップ１１４と、被調整抵抗制御信号保持回路１２のｍビットフリップフロップ１２１の計２×ｍ個となる。

図２７、図２８に示した関連技術においては、過去Ｎ回の平均を取るインピーダンス調整回路であり、必要な同期化回路の数はｍ×（Ｎ＋２）個となる。

したがって、本実施例のほうが、図２７、図２８に示した関連技術よりも、同期化回路の数はｍ×Ｎ個少なくてすみ、回路規模を小さくすることができる。

次に、本実施例のインピーダンス調整回路の動作を説明する。監視回路１３はＸとＹの差分を比較しており、
Ｘ−Ｙ≧２では、Ｚ＝Ｘ−１、
Ｘ−Ｙ≦−２では、Ｚ＝Ｘ＋１、
｜Ｘ−Ｙ｜≦１では、Ｚ＝Ｙ（保持）
となるように、Ｚの状態が決定する。

監視回路１３は、一般に、±Ｎ、または＋２、−１のように、任意の値で監視範囲を設定できる。以下では、監視回路１３で許容するＸ、Ｙの差を±１とした場合の例を説明する。

また、特に制限されないが、レプリカ抵抗制御カウンタ１１および被調整抵抗制御信号保持回路１２のＸ、Ｙ初期値を０とする。

また、ｎ１電位＝ｎ２電位となったときのＵＰＤＯＷＮは不定であるが、動作説明上、ｎ１電位＝ｎ２電位とならないものとする。

＜通常動作＞
図５（Ａ）、（Ｂ）は、通常動作において、抵抗調整後の収束状態において被調整抵抗設定コードが変化しないことを表したタイミングチャートと、状態遷移をそれぞれ示す図である。具体的な動作は以下のようになる。

初期状態Ｔ０では、
ｎ１＞ｎ２より、
ＵＰＤＯＷＮ＝”Ｈ”となり、
Ｘ＝”１”
となっている。

一方、Ｙ＝”０”であるため、
｜Ｘ−Ｙ｜＝１≦１
となり、監視回路１３の出力Ｚ＝Ｙ＝０となる。

タイミングＴ１において、
Ｘ’に前状態のＸ（＝１）、
Ｙに前状態のＺ（＝０）が代入される。

Ｘ’が１段階上がるので、レプリカ抵抗４の抵抗値も１段階上がり、ｎ２電位も上昇する。このとき、
ｎ１＞ｎ２なので、
ＵＰＤＯＷＮ＝”Ｈ”となり、
Ｘ＝２
となる。

一方、｜Ｘ−Ｙ｜＝２≧２であるため、監視回路１３の出力Ｚ＝Ｘ−１＝１となる。

タイミングＴ２において、Ｘ’に前状態のＸ（＝２）、Ｙに前状態のＺ（＝１）が代入される。

Ｘ’が１段階上がるので、レプリカ抵抗４の抵抗値も１段階上がり、ｎ２電位も上昇する。このとき、
ｎ１＞ｎ２なので、
ＵＰＤＯＷＮ＝”Ｈ”
となり、
Ｘ＝３
となる。

一方、｜Ｘ−Ｙ｜＝２≧２
であるため、監視回路１３の出力Ｚは
Ｚ＝Ｘ−１＝２となる。

これを繰り返し、Ｘ、Ｘ’、Ｙがインクリメントされ、レプリカ抵抗４の抵抗値、被調整抵抗５の抵抗値、ｎ２電位が上昇する。

タイミングＴ５において、Ｘ’に前状態のＸ（＝５）、Ｙに前状態のＺ（＝４）が代入される。Ｘ’が１段階、抵抗値も１段階上がり、ｎ２電位が上昇する。ここでレプリカ抵抗４が基準抵抗値を上回ることにより、
ｎ１＜ｎ２
となり、
ＵＰＤＯＷＮ＝”Ｌ”、
Ｘ＝４
となる。

一方、｜Ｘ−Ｙ｜＝０≦１であることから、監視回路１３の出力Ｚ＝Ｙ＝４となる。

タイミングＴ６において、Ｘ’に前状態のＸ（＝４）、Ｙに前状態のＺ（＝４）が代入される。Ｘ’が１段階下がり、レプリカ抵抗４の抵抗値も１段階下がるので、ｎ２電位が下降する。

Ｘ’＝４では、
ｎ１＞ｎ２
なので、
ＵＰＤＯＷＮ＝”Ｈ”
となり、
Ｘ＝５
となる。

一方、｜Ｘ−Ｙ｜＝１≦１であるため、監視回路１３の出力Ｚ＝Ｙ＝４となり、前状態から変化しない。

タイミングＴ７では、Ｔ５の状態が再現されるので、結局、Ｔ５、Ｔ６の状態が繰り返されることになる。

このとき、Ｘは”４”、”５”を繰り返しているが、Ｙは常に”４”で一定となるので、被調整抵抗５への抵抗設定コードは変化せず、抵抗値の安定が達成できる。

＜時間とともに温度が上昇し、抵抗値が上昇した場合＞
図６（Ａ）、（Ｂ）は、時間とともに温度が上昇し、抵抗値が上昇した場合、抵抗コードがそれに合わせて変化する様子を示したタイミングチャートと状態遷移をそれぞれ示す図である。このときの具体的な動作は以下のようになる。

初期状態Ｔ０では、Ｘ＝４、Ｘ’＝４、Ｙ＝４である。タイミングＴ０〜Ｔ３までは上記通常動作で収束している場合と同様であり、Ｘ、Ｘ’は”４”、”５”を繰り返し、Ｙは一定値”４”となっている。

しかし、タイミングＴ４においては、
Ｘ’が”５”→”４”へ１段階下がっても、温度による抵抗値上昇（レプリカ抵抗４の抵抗値上昇）により、ｎ１電位＜ｎ２電位のままとなり、
ＵＰＤＯＷＮ＝”Ｌ”が出力され、
Ｘは”４”→”３”へ１段階下がる。

一方、｜Ｘ−Ｙ｜＝１≦１であるため、監視回路１３の出力Ｚ＝Ｙ＝４となる。

タイミングＴ５では、Ｘ’に前状態のＸ（＝３）、Ｙに前状態のＺ（＝４）が代入される。

Ｘ’＝３では、
ｎ１＞ｎ２なので、
ＵＰＤＯＷＮ＝”Ｈ”となり、
Ｘ＝４となる。

一方、｜Ｘ−Ｙ｜＝０≦１なので、監視回路１３の出力Ｚ＝Ｙ＝４となる。

タイミングＴ６ではＸ’に前状態のＸ（＝３）、Ｙに前状態のＺ（＝４）が代入される。

Ｘ’＝３では、
ｎ１＞ｎ２なので、
ＵＰＤＯＷＮ＝”Ｈ”となり、
Ｘ＝４となる。

一方、｜Ｘ−Ｙ｜＝０≦１なので、監視回路１３の出力Ｚ＝Ｙ＝４となる。

タイミングＴ７〜Ｔ８はＴ５〜Ｔ６と同じ状態が繰り返される。

タイミングＴ９では、Ｘ’に前状態のＸ（＝３）、Ｙに前状態のＺ（＝４）が代入される。

しかし、Ｘ’が”４”→”３”へ１段階下がっても、温度による抵抗値上昇により、ｎ１＜ｎ２のままとなり、ＵＰＤＯＷＮ＝”Ｌ”が出力され、Ｘは”３”→”２”へ１段階下がる。

一方、Ｘ−Ｙ＝−２≦−２
なので、監視回路１３の出力Ｚ＝Ｘ＋１＝３となる。

タイミングＴ１０では、Ｘ’に前状態のＸ（＝２）、Ｙに前状態のＺ（＝３）が代入される。

Ｘ’＝２では、
ｎ１＞ｎ２
なので、
ＵＰＤＯＷＮ＝”Ｈ”となり、
Ｘ＝３となる。

一方、｜Ｘ−Ｙ｜＝０≦１なので、監視回路１３の出力Ｚ＝Ｙ＝３となる。

温度が上昇して抵抗値が上がるような場合、この一連動作の繰り返しが行なわれる。つまり、温度上昇によってＬＳＩの抵抗値が高くなった場合でも、それに合わせて、自動的に抵抗コードを下げ（低い設定として）、自動的に新たな最適値へ収束することができる。

同様に温度が下がり、ＬＳＩの抵抗値が低くなったとしても、それに合わせて自動的に抵抗コードを上げ（高い設定として）、自動的に新たな最適値へ収束することができる。

＜異常に遷移した場合の自己復帰＞
図７（Ａ）、（Ｂ）は、被調整抵抗制御信号保持回路１２の内部状態が外来ノイズなどの影響で、異常値に変化してしまった場合の自己復帰動作のタイミングチャートと状態遷移をそれぞれ示す図である。

初期状態Ｔ０では、Ｘ＝４、Ｘ’＝４、Ｙ＝４である。

タイミングＴ０〜Ｔ３までは、上記通常動作で収束している場合と同様であり、Ｘ、Ｘ’は”４”、”５”を繰り返し、Ｙは一定値”４”となっている。

しかし、タイミングＴ４において、外来ノイズによる誤動作でＹが”４”→”９”（異常値）に遷移したとする。Ｘ、Ｘ’は正常に動作しているので、Ｘ’に前状態のＸ（＝５）が代入される。

Ｘ’＝５では、
ｎ１＜ｎ２なので、
ＵＰＤＯＷＮ＝”Ｌ”となり、
Ｘ＝４となる。

さらに、
Ｘ−Ｙ＝−５≦−２
なので、監視回路１３の出力Ｚ＝Ｘ＋１＝５となる。

次のタイミングＴ５では、
Ｘ’に前状態のＸ（＝４）、
Ｙに前状態のＺ（＝５）
が代入される。

Ｘ’＝４では、
ｎ１＞ｎ２なので、
ＵＰＤＯＷＮ＝”Ｈ”となり、
Ｘ＝５となる。

このとき、
｜Ｘ−Ｙ｜＝０≦１
なので、監視回路１３の出力Ｚ＝Ｙ＝５となる。

タイミングＴ６では、
Ｘ’に前状態のＸ（＝５）、
Ｙに前状態のＺ（＝５）
が代入される。

Ｘ’＝５では、
ｎ１＜ｎ２なので、
ＵＰＤＯＷＮ＝”Ｌ”となり、Ｘ＝４となる。

一方、｜Ｘ−Ｙ｜＝１≦１なので、監視回路１３の出力Ｚ＝Ｙ＝５となる。

タイミングＴ７は、Ｔ５と同じ状態となるので、Ｔ７以降は、Ｔ５〜Ｔ６が繰り返される。

結局、Ｙが異常な値に遷移しても、時間とともに、Ｘ±１の範囲内の一定値で安定する。

監視回路１３が被調整抵抗制御信号保持回路１２の状態を常に観測する構成としたことにより、このような自己復帰動作が可能となっている。

上記した例は、ＹがＸよりも大きい異常値へ遷移した場合であるが、逆に、Ｘよりも小さい異常値へ遷移した場合も同様であり、このとき、最終的には、Ｙ＝４で安定することになる。

＜実施例２＞
次に、本発明の第２の実施例を説明する。前記した実施例１では、図３の監視回路１３において、例えばＸ＝７（最大値）、Ｘ’＝７（最大値）、Ｙ＝６とする。このとき、ＵＰＤＯＷＮ＝”Ｈ”が来ても、セレクタ１１３は、Ｘ’（＝７）を選択しＸとして出力するため、Ｘは７のまま変化しない。

｜Ｘ−Ｙ｜＝１≦１なので、Ｚ＝Ｙ＝６より、次タイミングにおいても、Ｙ＝６のままで、Ｙ＝７になることはない。同様に、Ｙ＝０になることもない（ただし、リセットまたはセットした場合を除く）。

つまり、設定可能な抵抗コード範囲（端から端まで）を有効に利用していないので、本実施例においては、抵抗制御回路を、図８に示すような構成として、解決している。

図８において、監視回路１３の制御が、図３と相違している。

例えば、Ｘ＝７、Ｙ＝６として、ＵＰＤＯＷＮ＝”Ｈ”が来ても、Ｘ＝７のままである。監視回路１３の動作を示す真理値表において、Ｙ＜Ｘなので、Ｚ＝Ｘ＝７となる。従って、次クロックタイミングでＹ＝７になる。

同様に、Ｘ＝０、Ｙ＝１の場合は、Ｘ＜Ｙなので、次クロックタイミングで、Ｙ＝０となる。つまり設定可能な抵抗コード範囲（端から端まで）を有効に利用することができる。

＜実施例３＞
上記実施例１、２においては、常に、Ｙ＝Ｘ±１以内に収まるように制御をしているが、何らかのノイズ、コンパレータの性能などにより、レプリカ抵抗制御カウンタ１１の出力が揺れる状況では、±２以内に収まるように、監視回路１３での監視範囲を変更することも可能である。図９は、本発明の第３の実施例の構成を示す図である。本実施例では、監視回路１３の動作（真理値表）を、図９のように変更している。

｜Ｘ−Ｙ｜≦２のとき、Ｚ＝Ｙに設定される。
Ｘ−Ｙ≧３のとき、Ｚ＝Ｘ−２、
Ｘ−Ｙ≦−３のとき、Ｚ＝Ｘ＋２
に設定される。

図１０は、本実施例の動作例を説明するタイミングチャートである。図１０には、レプリカ抵抗制御カウンタ１１（状態Ｘ）と被調整抵抗制御信号Ｙの時間推移の一例が示されている。これを応用して、一般に監視回路の範囲を、｜Ｘ−Ｙ｜≦Ｎとすることも可能である。マイナス側：２（Ｘ−Ｙ≧２）、プラス側：１（Ｘ−Ｙ≦−１）というように、正負で異なる範囲とすることも可能である。

＜実施例４＞
図１１は、本発明の第４の実施例の構成を示す図である。本実施例は、被調整抵抗制御信号側にオフセットをつけた場合の構成を示したものである。例えば被調整抵抗から端子パッドまでのレイアウト配線抵抗が大きい場合、これを調整する抵抗コードがレプリカ抵抗への設定コードと同程度であると、端子パッドから観測した被調整抵抗値は所望の抵抗値よりも大きくなってしまう。

そこで、図１１に示すように、加算器１６にて、被調整抵抗制御信号保持回路１２の出力Ｙに任意のオフセットを加算し、コード変換回路１５に入力する。

例えばオフセットが−１の場合は、Ｙ’＝Ｙ−１を、コード変換回路１５へ送出する。このようにすると、収束状態での被調整抵抗値が、１段階低めに設定されるため、配線抵抗などの差分をキャンセルすることができる。

＜実施例５＞
図１２は、本発明の第５の実施例の構成を示す図である。本実施例は、被調整抵抗制御信号側にオフセットをつける場合の構成を示したものである。シフト回路１７は、コード変換回路１５の出力コードＹをシフトしてＹ’を出力する。

本実施例は、図１１に示した前記実施例４とは、オフセットを付加する箇所が相違している。得られる効果は、前記実施例４と同じである。

図１２において、コード変換回路１５の出力コードであるサーモメータコードを１ビット右へシフト（例えば”００００１１１”→”０００００１１”）すれば、抵抗値が下がるし、同様に、左方向へシフトすれば抵抗値を上げることができる。

＜実施例６＞
電源ノイズが大きい場合や、コンパレータ入力比較電位が完全に同電位となった場合、ＵＰＤＯＷＮ信号が安定せず、図１３（１）に示すようにチャタリングを発生する可能性がある。クロックの立ち上がりタイミングにおいて、図１３（１）に示すように、ＵＰＤＯＷＮが安定していないと、レプリカ抵抗制御カウンタ１１内のフリップフロップ１１４において、セットアップ／ホールド・エラー（セットアップタイム、ホールドタイムの条件を満たさず、データのサンプルが確実に行われない）を起こす可能性があり、次のカウンタ状態はどのようになるのか分からない。このような場合は、コンパレータ２（図１参照）の遅延が大きい場合にも起こり得る。

本発明の第６の実施例では、かかる問題への対策を講じたものである。図１４は、本発明の第６の実施例の構成を示す図である。本実施例は、上記不具合を回避する。ＵＰＤＯＷＮ信号を２つのフリップフロップ１１５、１１６でクロック信号に同期化させる。フリップフロップ１１５、１１６はＵＰＤＯＷＮ信号のリタイミング回路として機能する。この場合、ＵＰＤＯＷＮ信号には約２クロック分のレイテンシが加わることになるので、３クロック以上に１度の割合でカウンタ１１を更新する必要がある。

３クロック以上に１度の割合でのカウンタ更新を行なうには、図１４のように２ビットカウンタ１８を接続し、カウンタ１１の更新を、４クロックに一度とすればよい。２ビットカウンタ１８は、クロックで駆動され、その出力は、フリップフロップ１１４の出力とセレクタ１１３の出力を選択するセレクタ１１７の選択制御信号として入力される。セレクタ１１７は、２ビットカウンタ１８の出力が１のときは、セレクタ１１３の出力を選択してフリップフロップ１１４に出力し、２ビットカウンタ１８の出力が０のときは、フリップフロップ１１４の出力を選択してフリップフロップ１１４に出力する。また、２ビットカウンタ１８の出力は、フリップフロップ１２１の出力ＹとＺを選択するセレクタ１２２の選択制御信号として入力される。セレクタ１２２は、２ビットカウンタ１８の出力が１のときは、Ｚを選択してフリップフロップ１２１に出力し、２ビットカウンタ１８の出力が０のときは、フリップフロップ１２１の出力Ｙを選択してフリップフロップ１２１に出力する。

図１５は、本実施例の動作の一例を示すタイミングチャートである。図１５には、クロック、２ビットカウンタ、レプリカ抵抗制御信号、ＵＰＤＯＷＮ、ＵＰＤＷＯＮ（フリップフロップ１１５、１１６による同期化後）の信号波形が示されている。

同期化後のＵＰＤＯＷＮ信号（フリップフロップ１１６の出力）は、約２クロック分遅れるので、４クロックごとにカウンタ１１を更新することができる。

＜実施例７＞
図１６は、本発明の第７の実施例の構成を示す図である。図１６に示すように、本実施例においては、図１５の前記実施例６の２ビットカウンタ１８の代わりに、クロック信号を入力とする４分周回路１９を備え、４分周回路１９からの多相クロックを用いて、ＵＰＤＯＷＮ信号を同期化する。４分周回路１９は、フリップフロップ１９１、１９２と、フリップフロップ１９２の出力を反転した信号をフリップフロップ１９１に入力するインバータ１９３を備えている。インバータ１９３の出力はフリップフロップ１１５に入力され、フリップフロップ１９１の出力はフリップフロップ１１６に入力される。

図１７は、本実施例の動作を示すタイミングチャートである。同期化後のＵＰＤＯＷＮ信号は、約３クロック分遅れるので、４クロックごとにカウンタを更新することができる。分周クロック（カウンタ動作クロック）は、図１６のフリップフロップ１９２の出力である。インバータ１９３の出力（フリップフロップ１９２の出力、すなわちカウンタ動作クロックの反転信号）は初段のフリップフロップ１１６に入力される。フリップフロップ１９１の出力は、２段目のフリップフロップ１１６に入力され、その立ち上がりエッジは、初段のフリップフロップ１１６に入力される分周クロックから１クロック遅れる。

＜実施例８＞
図１８は、本発明の第８の実施例の構成を示す図である。本実施例では、コンパレータ２にヒステリシス特性を持たせている。これにより、ノイズや比較電圧（ｎ１、 ｎ２）が同電位となった場合のＵＰＤＯＷＮ不安定を抑えることができる。他の構成は図３と同一であるため説明は省略する。

＜実施例９＞
図１９は、本発明の第９の実施例の構成を示す図である。本実施例では、レプリカ抵抗４をＶＳＳ側、被調整抵抗５をＶＤＤ側に接続する構成も可能である。図１９では、レプリカ抵抗４と被調整抵抗（終端抵抗）５が接続する電源を、図１の構成と入れ替えた例である。

＜実施例１０＞
図２０は、本発明の第１０の実施例の構成を示す図である。図２０に示すように、抵抗比較部１を、関連技術（図２７）と同様に構成して、レプリカ抵抗４と外付抵抗３で分圧した電位（ｎ１）を定電圧（ＲＥＦＶ）と比較する構成とすることも可能である。

上記実施例の作用効果を説明する。

図２７、図２８を参照して説明した関連技術の平均化回路を用いた場合よりも、小規模の回路で構成することができる。

レプリカ抵抗制御カウンタの状態変化が一定範囲内であれば、被調整抵抗への設定コードが変化しないようにすることが可能である。

一定範囲は、監視回路にて設定し、±Ｎや、＋２、−１といった任意範囲に拡張可能である。

温度などにより抵抗値が変化しても、新たな最適値へ自動的に収束することが可能である。

ノイズなどの影響により、被調整抵抗制御信号保持回路の状態が異常値となっても、正常な状態へ自己復帰が可能である。

終端抵抗とレプリカ抵抗に決まった誤差（例えば配線抵抗による誤差）がある場合は、コード変換回路にオフセットをつけることが可能である。

なお、上記の特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例の動作を説明する図である。 本発明の第１の実施例における抵抗制御回路の構成を示す図である。 本発明の第１の実施例におけるコード変換回路の動作を説明する図である。 本発明の第１の実施例における通常動作のタイミングチャートを示す図である。 本発明の第１の実施例において温度が上昇した場合のタイミングチャートを示す図である。 本発明の第１の実施例における自己復帰動作のタイミングチャートを示す図である。 本発明の第２の実施例における抵抗制御回路の構成を示す図である。 本発明の第３の実施例において監視回路で許容する範囲を±２とした場合の抵抗制御回路構成を示す図である。 本発明の第３の実施例において監視回路で許容する範囲を±２とした場合のタイミングチャート例を示す図である。 本発明の第４の実施例において抵抗設定コードにオフセットをつける場合の回路の構成例１を示す図である。 本発明の第５の実施例において抵抗設定コードにオフセットをつける場合の回路の構成例２を示す図である。 本発明の第５の実施例においてＵＰＤＯＷＮ信号が不安定な場合のタイミングチャートを示す図である。 本発明の第６の実施例においてＵＰＤＯＷＮ信号をクロックへ同期化した抵抗制御回路の構成を示す図である。 本発明の第６の実施例のタイミングチャートを示す図である。 本発明の第７の実施例においてＵＰＤＯＷＮ信号をクロックへ同期化した抵抗制御回路構成２を示す図である。 本発明の第７の実施例のタイミングチャートを示す図である。 本発明の第８の実施例においてヒステリシスコンパレータを使用したインピーダンス調整回路を示す図である。 本発明の第９の実施例の構成を示す図である。 本発明の第１０の実施例における抵抗比較部の構成例を示す図である。 本発明の実施例で用いられる可変抵抗の構成例を示す図である。 本発明の実施例で用いられる可変抵抗の構成例を示す図である。 本発明の実施例で用いられる可変抵抗の構成例を示す図である。 本発明の実施例で用いられる可変抵抗の構成例を示す図である。 本発明の実施例で用いられる可変抵抗の構成例を示す図である。 本発明の実施例で用いられる可変抵抗の構成例を示す図である。 関連技術のインピーダンス調整回路の構成を示す図である。 図２７の平均化回路の構成を示す図である。 図２７のアップダウンカウンタ動作例（２状態の繰り返しで収束しているとき）を示す図である。 図２９に示したアップダウンカウンタ動作における平均化回路の出力を示す図である。 図２７のアップダウンカウンタ動作例（３状態の繰り返しで収束しているとき）を示す図である。 図３１に示したアップダウンカウンタ動作における平均化回路の出力を示す図である。 図２７のアップダウンカウンタ動作例（３状態を不規則に変化しているとき）を示す図である。 図３３に示したアップダウンカウンタ動作における平均化回路の出力を示す図である。

符号の説明

１ 抵抗比較部
２ コンパレータ
３ 外付抵抗
４ レプリカ抵抗
５ 被調整抵抗
６ 定電流源
１０ 抵抗制御回路
１１ レプリカ抵抗制御カウンタ
１２ 被調整抵抗制御信号保持部
１３ 監視回路
１４、１５ コード変換回路
１６ 加算器
１７ シフト回路
１８ ２ビットカウンタ
１９ ４分周回路
１１１ オーバーフロー及びアンダーフロー判定器
１１２ 加算器
１１３ セレクタ
１１４ フリップフロップ
１１５、１１６ フリップフロップ
１１７ セレクタ
１２１、１２２、１９１、１９２ フリップフロップ
１９３ インバータ
１３１、１３６ 比較回路
１３２ インクリメンタ
１３３ デクリメンタ
１３４、１３５ セレクタ
１２１ フリップフロップ
１０１１ レプリカ抵抗
１０１１ａ 分圧電圧
１０１２ 外付抵抗
１０１３ コンパレータ
１０１４ アップダウンカウンタ
１０１５ コード変換回路
１０１６ 平均化回路
１０１６_１、１０１６_２、１０１６_３、１０１６_４、１０１６_５１ 同期化回路
１０１６_２１、１０１６_２２、１０１６_２３ マルチプレクサ
１０１７ コード変換回路
１０１８ 基準電圧端子
１０１９ クロック端子

Claims (15)

1. 第１の抵抗と被調整抵抗とを比較し前記被調整抵抗が所望の抵抗値になるように調整するインピーダンス調整回路であって、
   前記第１の抵抗と、前記被調整抵抗のレプリカをなすレプリカ抵抗の抵抗値の大小を比較するコンパレータと、
   前記コンパレータでの比較結果に基づき、カウント値をアップ又はダウンさせ、前記レプリカ抵抗の抵抗値を可変制御する制御信号を出力するレプリカ抵抗制御カウンタと、
   被調整抵抗の抵抗値を可変制御する制御信号を保持する被調整抵抗制御信号保持回路と、
   前記レプリカ抵抗制御カウンタの状態と、前記被調整抵抗制御信号保持回路の出力を入力し、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力との値の差が予め定められた所定範囲内にあるときは、前記被調整抵抗制御信号保持回路の出力を前記被調整抵抗制御信号保持回路に与える監視回路と、
   を備えている、ことを特徴とするインピーダンス調整回路。
2. 前記監視回路は、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力との値の差が予め定められた所定範囲外のときは、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力の差に応じて、前記レプリカ抵抗制御カウンタの状態に所定値減算又は加算した値を、前記被調整抵抗制御信号保持回路に出力する、ことを特徴とする請求項１記載のインピーダンス調整回路。
3. 前記監視回路は、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力の差が、予め定められた第１の値以上である場合、前記レプリカ抵抗制御カウンタの状態を１つ減算する減算器と、
   前記レプリカ抵抗制御カウンタの状態が前記被調整抵抗制御信号保持回路の出力の差が予め定められた第２の値より小である場合、前記レプリカ抵抗制御カウンタの状態を１つ加算する加算器と、
   前記減算器と前記加算器の出力を受け、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力との値の差が、前記第１の値以上の場合、前記減算器の出力を選択し、前記第１の値よりも小の場合、前記加算器の出力を選択出力する第１のセレクタと
   前記第１のセレクタと前記被調整抵抗制御信号保持回路の出力とを受け、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力との値の差が、前記所定範囲内にあるときは、前記被調整抵抗制御信号保持回路の出力を選択出力し、前記所定範囲から外れる場合、前記第１のセレクタの出力を選択し、前記被調整抵抗制御信号保持回路に出力する、第２のセレクタと、
   を備えている、ことを特徴とする請求項１又は２記載のインピーダンス調整回路。
4. 前記レプリカ抵抗制御カウンタは、
   オーバーフロー及びアンダーフローを判定する判定器と、
   加算器と、
   セレクタと、
   保持回路と、
   を備え、
   前記加算器は、前記コンパレータでの比較結果が、第１の値のとき−１を加算し、第２の値のとき＋１を加算し、
   前記セレクタは、前記加算器と前記被調整抵抗制御信号保持回路の出力とを受け、前記判定器での判定結果を受け、前記加算器の結果がオーバーフロー又はアンダーフローのときは、前記被調整抵抗制御信号保持回路の出力を選択し、それ以外は、前記加算器の出力を選択し、
   前記被調整抵抗制御信号保持回路は前記セレクタの出力を入力して保持する、ことを特徴とする請求項１乃至３のいずれか１項に記載のインピーダンス調整回路。
5. 前記第１の抵抗と前記レプリカ抵抗とにそれぞれ電流を流す電流源を備え、
   前記コンパレータは、前記第１の抵抗の端子電圧と、前記レプリカ抵抗の端子電圧とを比較する、ことを特徴とする請求項１乃至４のいずれか１項に記載のインピーダンス調整回路。
6. 前記第１の抵抗は、前記半導体装置に外付される外付抵抗である、ことを特徴とする請求項１乃至５のいずれか１項に記載のインピーダンス調整回路。
7. 前記監視回路は、前記コンパレータでの比較結果と、前記レプリカ抵抗制御カウンタの状態と前記被調整抵抗制御信号保持回路の出力の大小関係と、前記監視回路から前記被調整抵抗制御信号保持回路に入力として与える状態と、に関して予め定められた対応式に基づき、前記被調整抵抗制御信号保持回路への入力を供給する、ことを特徴とする請求項１乃至６のいずれか１項に記載のインピーダンス調整回路。
8. 前記被調整抵抗制御信号保持回路から出力される、前記被調整抵抗の抵抗値を可変する制御信号に対して所定のオフセットを付加する回路と、
   前記オフセットが付加された信号をコード変換するコード変換回路と、
   を備え、前記コード変換回路の出力が前記被調整抵抗に供給される、ことを特徴とする請求項１乃至７のいずれか１項に記載のインピーダンス調整回路。
9. 前記被調整抵抗制御信号保持回路から出力される、前記被調整抵抗の抵抗値を可変する制御信号を受けコードの変換を行うコード変換回路と、
   前記コード変換回路の出力を所定ビットシフトするシフト回路と、
   を備え、前記シフト回路の出力が前記被調整抵抗に供給される、ことを特徴とする請求項１乃至７のいずれか１項に記載のインピーダンス調整回路。
10. 前記レプリカ抵抗制御カウンタが、前記コンパレータから出力される比較結果を受け、タイミング調整して出力する同期化回路を備え、
    前記同期化回路でのタイミング調整に対応させて、前記レプリカ抵抗制御カウンタのカウント動作を所定クロックサイクル毎に行うように制御する回路を備えている、ことを特徴とする請求項１乃至９のいずれか１項に記載のインピーダンス調整回路。
11. 前記同期化回路が、クロック信号を共通に入力し縦続接続された複数段のフリップフロップを備え、
    前記レプリカ抵抗制御カウンタのカウント動作を所定クロックサイクル毎に行うように制御する回路として、前記クロック信号をカウントし、前記複数段のフリップフロップの遅延に対応させて、前記レプリカ抵抗制御カウンタのカウント動作させる信号を出力する所定ビットのカウンタを備えている、ことを特徴とする請求項１０記載のインピーダンス調整回路。
12. 前記レプリカ抵抗制御カウンタが、前記コンパレータから出力される比較結果を受け、タイミング調整して出力する同期化回路を備え、
    クロック信号を分周し位相が異なる分周クロック信号を生成する分周回路をさらに備え、
    前記分周回路からの位相が異なる分周クロック信号が、前記同期化回路を構成する、縦続接続された複数段のフリップフロップにそれぞれ供給される、ことを特徴とする請求項１乃至９のいずれか１項に記載のインピーダンス調整回路。
13. 前記コンパレータが所定のヒステリシス特性を有する、ことを特徴とする請求項１乃至１２のいずれか１項に記載のインピーダンス調整回路。
14. 前記コンパレータは、前記第１の抵抗の端子電圧と前記レプリカ抵抗の端子電圧を比較するかわりに、前記レプリカ抵抗と前記第１の抵抗で分圧した電圧と所定の定電圧とを比較する、ことを特徴とする請求項１乃至１３のいずれか１項に記載のインピーダンス調整回路。
15. 請求項１乃至１４のいずれか１項に記載のインピーダンス調整回路を備えた半導体装置。

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