TWI688215B - 修正電路 - Google Patents

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Abstract

實施形態提供一種改善工作週期之調整之修正電路。  一實施形態之修正電路包含第1檢測部、第2檢測部、延遲部、及波形整形部。第1檢測部構成為測量第1時脈之第1位準與第2位準中第1位準之第1期間。第2檢測部構成為測量與第1時脈互補之第2時脈之第1位準之第2期間。延遲部構成為使第1時脈與第2時脈中的一者延遲基於第1期間與第2期間之差之量，而產生延遲時脈。波形整形部構成為產生具有基於延遲時脈之上升邊緣下降邊緣中之一者之邊緣，與第1時脈及與第2時脈中另一者的上述一者之邊緣而切換之邏輯位準之輸出時脈。

Description

修正電路
實施形態大概係關於一種修正電路。
已知有一種可調整所接收之時脈之工作週期之修正電路。
實施形態提供一種改善了工作週期之調整之修正電路。
一實施形態之修正電路包含第1檢測部、第2檢測部、延遲部、及波形整形部。上述第1檢測部構成為測量第1時脈之第1位準與第2位準中上述第1位準之第1期間。上述第2檢測部構成為測量與上述第1時脈互補之第2時脈之上述第1位準之第2期間。上述延遲部構成為使上述第1時脈與上述第2時脈中的一者延遲基於上述第1期間與上述第2期間之差之量，而產生延遲時脈。上述波形整形部構成為產生具有基於上述延遲時脈之上升邊緣與下降邊緣中之一者之邊緣，與上述第1時脈及上述第2時脈中另一者的上述一者之邊緣，而切換之邏輯位準之輸出時脈。
以下，參照圖式對實施形態進行記述。於以下之記述中，存在對具有大致相同之功能及構成之構件標註相同符號而省略重複之說明之情形。關於某實施形態之全部記述只要未明示地或理所當然地排除，則亦可作為其他實施形態之記述適用。
各功能區塊可以硬體、電腦軟體之任一者或將兩者組合之形式實現。又，各功能區塊並非必需如以下之例般加以區別。例如，一部分之功能亦可藉由與例示之功能區塊不同之功能區塊而執行。進而，例示之功能區塊亦可分割為更細之功能子區塊。並不藉由利用哪個功能區塊進行特定而限定實施形態。
於本說明書及申請專利範圍中，所謂某第1機構「連接」於另一第2機構，包含第1機構直接地或者始終或選擇性地經由成為導電性之機構而連接於第2機構。
＜第1實施形態＞  ＜1.1.構造(構成)＞  圖1係表示包含第1實施形態之修正電路之半導體裝置之功能區塊。修正電路1可設置於半導體記憶裝置等半導體裝置2之輸入輸出電路3中。半導體裝置2例如可形成為形成於矽基板上之半導體積體電路。半導體裝置2自外部(例如控制器)接收數位形式之輸入時脈IN及￣IN。於名稱開頭附加有記號「￣」之信號係具有名稱中無記號「￣」之信號的反轉邏輯。
輸入時脈IN及￣IN係由修正電路1接收。修正電路1係使用輸入時脈IN及￣IN，產生輸出時脈OUT，並將輸出時脈OUT輸出。輸出時脈OUT係由半導體裝置2中之另一功能電路4接收。輸出時脈OUT具有與輸入時脈IN及/IN之工作週期不同之工作週期。
圖2係表示第1實施形態之修正電路1之功能區塊。如圖2所示，修正電路1具有檢測部11、碼產生部12、延遲調整部13、及波形整形部14。
檢測部11係檢測(測量)輸入時脈IN之脈衝寬度(高位準之期間)與輸入時脈￣IN之脈衝寬度，將表示輸入時脈IN之脈衝寬度之信號DF及表示輸入時脈￣IN之脈衝寬度之信號DF'輸出。信號DF及DF'分別具有複數個位元。
碼產生部12接收信號DF及DF'，將由信號DF表示之輸入時脈IN之脈衝寬度與由信號DF'表示之輸入時脈￣IN之脈衝寬度進行比較。碼產生部12基於比較之結果，產生碼信號CODE＿A及碼信號CODE＿B。碼信號CODE＿A及碼信號CODE＿B包含表示輸入時脈IN之脈衝寬度與輸入時脈￣IN之脈衝寬度之哪一者較大及輸入時脈IN之脈衝寬度與輸入時脈￣IN之脈衝寬度之差的資訊。
延遲調整部13亦接收輸入時脈IN及￣IN。延遲調整部13還接收碼信號CODE＿A及CODE＿B。延遲調整部13基於包含於碼信號CODE＿A及CODE＿B中之資訊，自輸入時脈IN產生延遲輸入時脈IND，又，自輸入時脈￣IN產生延遲輸入時脈￣IND。延遲輸入時脈IND係自輸入時脈IN延遲基於碼信號CODE＿A之可變之量。延遲輸入時脈￣IND係自輸入時脈￣IN延遲基於碼信號CODE＿B之可變之量。
波形整形部14接收延遲輸入時脈IND及￣IND，使用延遲輸入時脈IND及￣IND，產生輸出時脈OUT。
圖3係表示第1實施形態之檢測部11之詳細之例。如圖3所示，檢測部11包含時脈產生電路21及21'、及延遲線22及22'。
時脈產生電路21接收輸入時脈IN，自輸入時脈IN產生信號D＿0及信號LTCPLS。信號D＿0係輸入時脈IN延遲某時間後之信號。信號LTCPLS係自輸入時脈IN之最初之上升起經過輸入時脈IN之高位準之期間後成為高位準。信號LTCPLS之高位準之期間例如可設為與輸入時脈IN之1個週期相同之長度。因此，時脈產生電路21例如藉由使信號D＿0於輸入時脈IN之下降處鎖存，可產生信號LTCPLS。再者，信號D＿0只要為輸入時脈IN之高位準期間再現之信號即可，亦可為與輸入時脈IN相同。
延遲線22接收信號D＿0及信號LTCPLS，使用信號D＿0及信號LTCPLS，產生n(n為2以上之自然數)位元之信號DF(DF＿1～DF＿n)。如上所述，信號DF＿1～DF＿n之組表示輸入時脈IN之某1個週期(例如最初之1個週期)之高位準之期間。
延遲線22可包含n個延遲單元32＿1～32＿n。關於α(α為1以上且n以下之自然數)為1以上且n以下之各實例，延遲單元32＿α接收信號D＿(α－1)，輸出信號D＿α。以下，包含「α」之表述係將α為1以上且n以下之值之各實例之全部一起表示者，即，將α為1之實例、α為2之實例、…、α為n之實例一起表示。信號D＿α係信號D＿(α－1)延遲某時間後之信號。延遲單元32＿α接收信號LTCPLS，保持信號LTCPLS轉移至高位準時之信號D＿α之邏輯位準，持續輸出與所保持之信號D＿α之邏輯位準相同之邏輯位準之信號DF＿α。
延遲單元32＿α可包含延遲機構31及D型之正反器(以下，簡稱為正反器)33。延遲單元32＿α之延遲機構31接收信號D＿(α－1)，輸出信號D＿α。信號D＿α係信號D＿(α－1)延遲藉由延遲單元32＿α而產生之延遲時間後之信號。延遲單元32＿1～32＿n之延遲之量會因延遲單元32＿1～32＿n之性能之非有意之不均而變得不均，但有意設為時間Td，以下，設為時間Td。延遲單元32＿α之延遲機構31例如包含3個NAND閘極。第1NAND閘極於2個輸入中接收信號D＿(α－1)。第2NAND閘極於2個輸入中接地，即連接於接地電位Vss之節點。第3NAND閘極接收第1NAND閘極之輸出及第2NAND閘極之輸出，輸出信號D＿α。延遲單元32＿α之延遲機構31產生藉由延遲單元32＿α而實現之信號之時間Td之延遲。
延遲單元32＿α之正反器33於資料輸入中接收信號D＿α，於時脈輸入中接收信號LTCPLS，輸出信號DF＿α。信號DF＿α係由碼產生部12接收。
時脈產生電路21'具有與時脈產生電路21相同之功能。即，時脈產生電路21'接收輸入時脈￣IN，自輸入時脈￣IN產生信號D'＿1及LTCPLS'。時脈產生電路21'中之輸入時脈￣IN、及信號D'＿0以及LTCPLS'分別與時脈產生電路21中之輸入時脈IN、及信號D＿0以及LTCPLS對應。而且，關於時脈產生電路21'，適用將時脈產生電路21之輸入時脈IN、及信號D＿0以及LTCPLS分別置換為輸入時脈￣IN、及信號D'＿0以及LTCPLS'之記述。
延遲線22'具有與延遲線22相同之功能。即，接收信號D'＿0及信號LTCPLS'，使用信號D'＿0及信號LTCPLS'，產生n位元之信號DF'(DF'＿1～DF'＿n)。
與延遲線22相同地，延遲線22'可包含n個延遲單元32'＿1～32'＿n。於延遲線22'中，延遲機構31'、延遲單元32'＿α、及信號D'＿α以及DF'＿α分別與延遲線22中之延遲單元32＿α、及信號D＿α以及DF＿α對應。而且，關於延遲線22'，適用將延遲線22之延遲單元32＿α、及信號D＿α以及DF＿α分別置換為延遲單元32'＿α、及信號D'＿α以及DF'＿α之記述。
碼產生部12自信號DF＿1～DF＿n及DF'＿1及DF'＿n，產生碼信號CODE＿A及CODE＿B。關於藉由碼產生部12而進行之碼之產生將於下文敍述。
圖4係表示第1實施形態之延遲調整部13之詳細之例。如圖4所示，延遲調整部13包含時脈產生電路41及41'、延遲線42及42'、以及解碼器43及43'。
時脈產生電路41具有與時脈產生電路21相同之功能，接收輸入時脈IN，自輸入時脈IN產生信號A＿1及LTCPLSA。信號A＿1係輸入時脈IN延遲某時間後之信號，例如，係延遲與相對於輸入時脈IN之信號D＿0之延遲之時間相同之時間後的信號。信號LTCPLSA係輸入時脈IN延遲與信號A＿1不同之時間後之信號。
延遲線42接收信號LTCPLSA及A＿1，並且自解碼器43接收m(m為2以上之自然數)個信號AF＿1～AF＿m，使信號A＿1延遲基於信號AF＿1～AF＿m之量，將已延遲之信號作為延遲輸入時脈IND輸出。
延遲線42可包含m個延遲單元51＿1～51＿m。關於β(β為1以上且m以下之自然數)為1～m之各實例，延遲單元51＿β接收信號A＿1、A＿β、AF＿β、及LTCPLSA。以下，包含「β」之表述係將β為1以上且m以下之值之各實例之全部一起表示者，即，將β為1之實例、β為2之實例、…、β為m之實例一起表示。但是，關於延遲單元51＿1，代替信號A＿β，而接收固定為低位準之信號。
延遲單元51＿β之內部持續保持與信號LTCPLSA轉移至高位準時之信號AF＿β之邏輯位準相同之邏輯位準信號。將該內部信號作為選擇信號使用並動作。延遲單元51＿β係於延遲單元51＿β之內部選擇信號為高位準之期間選擇信號A＿1，於延遲單元51＿β之內部選擇信號為低位準之期間選擇信號A＿β。而且，延遲單元51＿β使經選擇之信號延遲與藉由檢測部11之延遲機構31而產生之延遲時間Td相同之延遲時間後，作為信號A＿(β＋1)輸出。延遲單元51＿1於延遲單元51＿1之內部選擇信號為低位準之期間，輸出低位準之信號A＿2。作為延遲單元51＿m之輸出信號之信號A＿(m＋1)(未圖示)係延遲輸入時脈IND。信號A＿(β＋1)係信號A＿β延遲與藉由檢測部11之延遲機構31而產生之延遲時間Td相同之延遲時間後之信號。
延遲單元51＿β可包含延遲機構31及正反器52。延遲單元51＿β之正反器52於時脈輸入中接收信號LTCPLSA，於資料輸入中接收信號AF＿β。延遲單元51＿β之延遲機構31將延遲單元51＿β之正反器52之輸出作為內部選擇信號接收，接收信號A＿β，輸出信號A＿(β＋1)。延遲單元51＿β之延遲機構31當延遲單元51＿β之內部選擇信號(正反器52之輸出)為低位準時，將信號A＿1以延遲時間Td延遲後之信號作為信號A＿β輸出，當內部選擇信號為高位準時，將信號A＿1以延遲時間Td延遲後之信號作為信號A＿β輸出。但是，當延遲單元51＿1之內部選擇信號為低位準時，延遲單元51＿1之延遲機構31輸出低位準。
解碼器43接收碼信號CODE＿A，基於碼信號CODE＿A，產生信號AF＿1～AF＿m。具體而言，解碼器43基於碼信號CODE＿A，使信號AF＿1～AF＿m之1個持續某期間為高位準。
如上所述，當信號AF＿β為高位準時，延遲單元51＿β選擇信號A＿1並使信號A＿1延遲藉由延遲單元51＿β之延遲機構31而產生之延遲時間Td後，作為信號A＿(β＋1)輸出。而且，於γ(γ為β以外之1以上且m以下之自然數)為β以外且1～m之各實例中，延遲單元51＿γ選擇信號A＿γ並使信號A＿γ延遲藉由延遲單元51＿γ之延遲機構31而產生之延遲時間Td後，作為信號A＿(γ＋1)輸出。因此，藉由以僅1個延遲單元51＿β選擇信號A＿1之方式切換，而延遲輸入時脈IND自信號A＿1延遲之量變化。更具體而言，若以僅延遲單元51＿m選擇信號A＿1之方式切換，則延遲輸入時脈IND之延遲最少。僅延遲單元51＿m選擇信號A＿1之情形時之延遲輸入時脈IND未必需要自信號A＿1甚至輸入時脈IN延遲，亦可為與輸入時脈IN相同。
為了使延遲輸入時脈IND之延遲量變多，而將z設為1至m之自然數，以選擇更小之z且延遲單元51＿z選擇信號A＿1之方式切換。而且，選擇信號A＿1之延遲單元51＿z及延遲單元51(z＋1)～51＿m於信號A＿1之節點與延遲輸入時脈IND之節點之間形成信號之路徑。
時脈產生電路41'具有與時脈產生電路41相同之功能。即，時脈產生電路41'接收輸入時脈￣IN，自輸入時脈￣IN產生信號A＿1'及LTCPLSA'。時脈產生電路41'中之輸入時脈￣IN、及信號A'＿1以及LTCPLS'分別與時脈產生電路41中之輸入時脈IN、及信號A＿1以及LTCPLSA對應。而且，對於時脈產生電路41'，適用將時脈產生電路41之輸入時脈IN、及信號A＿1以及LTCPLS分別置換為輸入時脈￣IN及信號￣A'＿1以及LTCPLS'之記述。
延遲線42'具有與延遲線42相同之功能。即，延遲線42'接收信號LTCPLSA'及A＿1'，並且自解碼器43接收m個信號AF'＿1～AF'＿m，使信號A'＿1延遲基於信號AF'＿1～AF'＿m之量，將經延遲之信號作為延遲輸入時脈￣IND輸出。
與延遲線42相同地，延遲線42'可包含m個延遲單元51'＿1～51'＿m。延遲線42'中之延遲單元51'＿β、信號A'＿1、A'＿β、AF'＿β、及LTCPSA'、以及延遲基準時脈￣IND分別與延遲線42中之延遲單元51＿β、信號A＿1、A＿β、AF＿β、及LTCPSA、以及延遲輸入時脈IND對應。而且，對於延遲線42'，適用將延遲線42之延遲單元51＿β、信號A＿1、A＿β、AF＿β、及LTCPLSA、以及延遲輸入時脈IND分別置換為延遲單元51'＿β、信號A'＿1、A'＿β、AF'＿β、及LTCPLSA'、以及延遲基準時脈￣IND之記述。
解碼器43'具有與解碼器43相同之功能。即，解碼器43'接收碼信號CODE＿B，基於碼信號CODE＿B，產生信號AF'＿1～AF'＿m。解碼器43'基於碼信號CODE＿B，將信號AF'＿1～AF'＿m之1個持續某期間設為高位準。
當信號AF'＿β為高位準時，延遲單元51'＿β選擇信號A'＿1並使信號A'＿1延遲由延遲單元51'＿β之延遲機構31'產生之延遲時間Td後，作為信號A'＿(β＋1)輸出。而且，於γ為β以外且1～m之各實例中，延遲單元51'＿γ選擇信號A'＿γ並使信號A'＿γ延遲由延遲單元51'＿γ之延遲機構31產生之延遲時間Td後，作為信號A'＿(γ＋1)輸出。因此，藉由以僅由1個延遲單元51'＿β選擇信號A'＿1之方式切換，而延遲輸入時脈￣IND自信號A'＿1延遲之量變化。更具體而言，若以僅由延遲單元51'＿m選擇信號A'＿1之方式切換，則延遲輸入時脈￣IND之延遲最少。以僅由延遲單元51'＿m選擇信號A'＿1之方式切換之情形時之信號￣IND未必需要自信號A'＿1至基準時脈￣IN延遲，亦可為與輸入時脈IN相同。為了使信號￣IND之延遲量變多，以選擇更小之z且由延遲單元51'＿z選擇信號A'＿1之方式切換。而且，選擇信號A'＿1之延遲單元51'＿z及延遲單元51'(z＋1)～51'＿m於信號A'＿1之節點與延遲輸入時脈￣IND之節點之間，形成信號之路徑。
圖5係表示第1實施形態之波形整形部14之詳細之例。波形整形部14係輸出持續與自延遲輸入時脈IND之上升(上升邊緣)至延遲輸入時脈￣IND之上升為止之期間相同之期間維持高位準之輸出時脈OUT。作為用以實現此種動作之例，波形整形部14包含反相器電路IV1、IV3、IV4、IV5、及IV6、延遲電路D1及D2、AND閘極AD1及AD2、p型之MOSFET(metal oxide semiconductor field effect transistor，金屬氧化物半導體場效應電晶體)TP1、以及n型之MOSFET TN1。
延遲輸入時脈IND被供給至AND閘極AD1之第1輸入端，並且被供給至延遲電路D1。延遲電路D1使所供給之信號持續某期間延遲，將已延遲之信號輸出。延遲電路D1之輸出被供給至反相器電路IV3。反相器電路IV3之輸出被供給至AND閘極AD1之第2輸入端。AND閘極AD1之輸出被供給至反相器電路IV1。反相器電路IV1之輸出信號CS1被供給至電晶體TP1之閘極。電晶體TP1係於第1端連接於電源電位之節點Vdd，於第2端連接於電晶體TN1之第1端。
延遲輸入時脈￣IND被供給至AND閘極AD2之第1輸入端，並且被供給至延遲電路D2。延遲電路D2使所供給之信號持續某期間延遲，將已延遲之信號輸出。延遲電路D2之輸出被供給至反相器電路IV4。反相器電路IV4之輸出被供給至AND閘極AD2之第2輸入端。AND閘極AD2之輸出信號CS2被供給至電晶體TN1之閘極。電晶體TN1係於第2端接地。
電晶體TP1與TN1連接之節點N1將輸出時脈OUT輸出。節點N1又經由偶數個(於現行之例中為2個)串聯連接之反相器電路IV5及IV6而連接於節點N1。
藉由延遲電路D1、反相器電路IV3、AND閘極AD1、及反相器電路IV1，而使信號CS1之波形具有自延遲輸入時脈IND之下降(下降邊緣)持續較延遲輸入時脈IND之脈衝寬度為短之某期間而維持低位準之脈衝狀之形狀。
藉由延遲電路D2、反相器電路IV4、及AND閘極AD2，而使信號CS2之波形具有自延遲輸入時脈￣IND之上升持續較延遲輸入時脈￣IND之脈衝寬度為短之某期間而維持高位準之脈衝狀之形狀。
圖6係表示第1實施形態之波形整形部14之詳細之另一例。如圖6所示，波形整形部14代替AND閘極AD1及AD2而包含NAND閘極ND1及ND2，代替反相器電路IV1、IV5、及IV6以及電晶體TP1及TN1而包含NAND閘極ND3及ND4。
NAND閘極ND1之2個輸入分別接收延遲輸入時脈IND及反相器電路IV3之輸出。NAND閘極ND2之2個輸入分別接收延遲輸入時脈￣IND及反相器電路IV3之輸出。
NAND閘極ND3及ND4構成RS型正反器。即，NAND閘極ND3係於第1輸入中接收NAND閘極ND1之輸出，將輸出時脈OUT輸出，並且於輸出中連接於NAND閘極ND4之第1輸入。NAND閘極ND4係於第2輸入中接收NAND閘極ND2之輸出，於輸出中連接於NAND閘極ND3之第2輸入。於第1實施形態中雖未使用，但NAND閘極ND4將輸出時脈￣OUT輸出。
＜1.2.動作＞  圖7及圖8係按時間表示第1實施形態之檢測部11之動作之期間之若干信號。圖7表示與輸入時脈IN、及延遲線22關聯之信號。另一方某，圖8表示與輸入時脈￣IN、及延遲線22'關聯之信號。
如圖7所示，輸入時脈IN具有某工作週期。作為例，工作週期並非50%，且高位準之期間較低位準之期間長。於圖7中，為了便於理解，而誇張地描繪高位準之期間與低位準之期間。輸入時脈IN具有週期CIN，且持續長度CINH為高位準，持續長度CINL為低位準。
輸入時脈IN於時刻t1成為高位準，於時刻t2成為低位準。即，輸入時脈IN具有自時刻t1持續到時刻t2維持高位準之脈衝形狀。時脈產生電路21將使輸入時脈IN之最初之脈衝延遲某時間後之信號作為信號D＿0輸出。而且，延遲單元32＿β之延遲機構31將信號D＿β延遲時間Td後之信號作為信號D＿(β＋1)輸出。如此一來，按照β之值之升序，獲得依次延遲時間Td後之信號D＿1～D＿n。圖7係僅表示信號D＿1～信號D＿(i＋1)(i為n－1以下之自然數)。
時脈產生電路21進而檢測輸入時脈IN之最初之脈衝之下降，自該下降持續與輸入時脈IN之高位準之期間CINH相同之長度之期間而將信號LTCPLS維持為高位準。響應信號LTCPLS之向高位準之轉移，延遲單元32＿β之正反器33將信號D＿β鎖存，將經鎖存之信號D＿β作為信號DF＿β輸出。
圖7係表示於延遲單元32＿1～32＿n之各者向正反器33取入信號D＿1～D＿n時，信號D＿1～D＿i為高位準之例。因此，雖然於圖中未表示，但信號D＿(i＋1)～信號D＿n為低位準。
碼產生部12對信號DF＿1～DF＿n中之高位準之信號之數量進行計數。於現行之例中，高位準之信號之數量為i。該數量i表現信號D＿0之脈衝寬度(高位準之期間)，即，表現輸入時脈IN之高位準之寬度。具體而言，數量i與延遲時間Td之積與輸入時脈IN之高位準之時間相等，因此，數量i表現以時間Td為單位之情形時之輸入時脈之IN之高位準之寬度。
關於圖8之輸入時脈￣IN，亦與輸入時脈IN相同。即，輸入時脈￣IN具有自時刻t2持續到時刻t3維持高位準之脈衝之形狀。時脈產生電路21'將使輸入時脈￣IN之最初之脈衝延遲某時間後之信號作為信號D'＿0輸出。而且，延遲單元32'＿β之延遲機構31將信號D'＿β延遲時間Td後之信號作為信號D'＿(β＋1)輸出。如此一來，按β之值之升序，獲得依次延遲時間Td後之信號D'＿1～D'＿n。圖7係僅表示信號D'＿1～信號D'＿(j＋1)(j為n－1以下之自然數)。
時脈產生電路21'進而檢測輸入時脈￣IN之最初之脈衝之下降，自該下降持續與輸入時脈￣IN之高位準之期間CINL相同之長度之期間而將信號LTCPLS'維持為高位準。響應信號LTCPLS'之向高位準之轉移，而延遲單元32'＿β之正反器33將信號D'＿β鎖存，將經鎖存之信號D'＿β作為信號DF'＿β輸出。
圖8係表示於延遲單元32'＿1～32'＿n之各自之向正反器33取入信號D'＿0～D'＿n時，信號D'＿0～D'＿j為高位準之例。因此，雖然於圖中未表示，但信號D'＿(j＋1)～信號D'＿n為低位準。
碼產生部12'對信號DF'＿1～DF'＿n中之高位準之信號之數量進行計數。於現行之例中，高位準之信號之數量為j。該數量j表現信號D'＿0之脈衝寬度(高位準之期間)，即，表現輸入時脈￣IN之高位準之寬度且輸入時脈IN之低位準之寬度。具體而言，數量j與延遲時間Td之積與輸入時脈￣IN之高位準及輸入時脈IN之低位準之時間相等，因此，數量j表現以時間Td為單位之情形時之輸入時脈之￣IN之高位準之寬度及輸入時脈IN之低位準之寬度。
圖9表示第1實施形態之碼產生部12之動作之流程。碼產生部12係如參照圖7及圖8而於上文所述般，因輸入時脈IN之最初之脈衝之下降之檢測而使檢測部11動作，藉此，若接收信號DF＿1～DF＿n及信號DF'＿1～DF'＿n中之任一個高位準之形態，則開始圖9之流程。
如圖9所示，於步驟S1中，碼產生部12對信號DF＿1～DF＿n中之高位準之信號進行計數，取得作為計數結果之數量i。於步驟S2中，碼產生部12對信號DF'＿1～DF'＿n中之高位準之信號進行計數，取得作為計數結果之數量j。
於步驟S3中，碼產生部12算出Δ＝(i－j)/2。與上述一起如圖10所示，數量i表示輸入時脈IN之高位準之期間，數量j表示輸入時脈IN之低位準之期間。因此，差i－j為輸入時脈IN之高位準之期間與低位準之期間之差。而且，Δ係等於目的為具有與輸入時脈IN之週期CIN相同之週期CIN並且具有50%之占空比的輸出時脈OUT中之高位準(或低位準)之期間TOUTH、與輸入時脈IN之高位準之期間CINH(或低位準之期間CINL)之差。再者，圖10表示i與j不同之例。
返回至圖9。於步驟S4中，碼產生部12判斷Δ是否為0。於為0之情形時(是分支)，碼產生部12於步驟S5中，輸出預設之值之碼信號CODE＿A及預設之值之碼信號CODE＿B。預設值之碼信號CODE＿A對延遲調整部13指示使信號A＿1延遲最少之量。同樣地，預設值之碼信號CODE＿B對延遲調整部13指示使信號A'＿1延遲最少之量。
於步驟S4中，於Δ並非0之情形時(否分支)，碼產生部12於步驟S6中，判斷Δ是否超過0。於Δ超過0之情形時(是分支)，處理轉移至步驟S7。於步驟S7中，碼產生部12將碼信號CODE＿A之值變更為基於Δ之值。具體而言，碼信號CODE＿A具有指示使信號A＿1延遲藉由Δ而表示之期間之值。而且，碼產生部12將經變更之碼信號CODE＿A輸出，並且將預設之值之碼信號CODE＿B輸出。
於步驟S5中，於Δ不超過0之情形時(否分支)，碼產生部12於步驟S8中，將碼信號CODE＿B之值變更為基於Δ之值。碼信號CODE＿B具有指示使信號A'＿1延遲藉由Δ而表示之期間之值。而且，碼產生部12將經變更之碼信號CODE＿B輸出，並且將預設之值之碼信號CODE＿A。
圖11及圖12分別表示第1實施形態之碼信號CODE＿A及CODE＿B之值之例。圖11及圖12係關於m為8之情形時之例。如圖11所示，碼信號CODE＿A具有3位數之位元。碼信號CODE＿A[3：0]之各值係於該碼信號之值為由十進制數表示之值v之情形時，指示v×單位時間之延遲。碼信號CODE＿A[3：0]之各000指示最小之延遲時間。碼信號CODE＿A[3：0]之各值001、010、011、100、101、110、及111分別指示1、2、3、4、5、6、及7乘以單位時間之時間之延遲。單位時間與藉由延遲單元51而延遲之量相等，即，與時間Td相等。再者，本說明書中之信號(例如碼信號CODE＿A)之位元之0及1之值係於傳送該信號之信號線上分別作為數位之低位準及高位準而出現。
關於碼信號CODE＿B亦相同。如圖12所示，碼信號CODE＿B具有3位數之位元。碼信號CODE＿B[3：0]之各值係於該碼信號之值為由十進制數表示之值v之情形時，指示v×單位時間之延遲。碼信號CODE＿B[3：0]之各000指示最小之延遲時間。碼信號CODE＿B[3：0]之各值001、010、011、100、101、110、及111分別指示1、2、3、4、5、6、及7乘以單位時間之時間之延遲。單位時間與藉由延遲單元51'而延遲之量相等，即，與時間Td相等。
圖13及圖14分別表示第1實施形態之解碼器43及43'之碼信號與經解碼之信號之關係的例。具體而言，圖13表示碼信號CODE＿A之各種值及與碼信號CODE＿A之各值對應之信號AF＿1～AF＿m之值的例。圖14表示碼信號CODE＿B之各種值及與碼信號CODE＿B之各值對應之信號AF'＿1～AF'＿m之值的例。圖13及圖14係與圖11之例一致，表示m為8之例。
如圖13所示，於碼信號CODE＿A[3：0]具有000、001、010、011、100、101、110、及111之情形時，解碼器43分別僅將信號AF＿1、AF＿2、AF＿3、AF＿4、AF＿5、AF＿6、AF＿7、及AF＿8設為高位準。其餘之信號維持為低位準。
同樣地，如圖14所示，於碼信號CODE＿B[3：0]具有000、001、010、011、100、101、110、及111之情形時，解碼器43'分別僅將信號AF＿1、AF＿2、AF＿3、AF＿4、AF＿5、AF＿6、AF＿7、及AF＿8設為高位準。其餘之信號維持為低位準。
圖15及圖16表示第1實施形態之延遲調整部13之動作期間之一狀態的例。具體而言，圖15表示輸入時脈IN之高位準之期間較低位準之期間長4個單位時間(4×Td)之情形時的狀態。圖16表示輸入時脈IN之低位準之期間較高位準之期間長2個單位時間(2×Td)之情形時的狀態。
於圖15之例中，Δ為＋2。因此，碼信號CODE＿A具有010之值。其結果，解碼器43將高位準之信號AF＿6及低位準之信號AF＿1～AF＿5及AF＿7～AF＿8輸出。因此，時脈產生電路41之信號A＿1之節點如由粗線之箭頭所示，經由延遲單元51＿6、51＿7、及51＿8，而連接於延遲輸入時脈IND之節點。因此，延遲輸入時脈IND係信號A＿1除了延遲最小之延遲時間(即，延遲單元51＿8之延遲時間)以外還延遲2個單位時間後之信號。
另一方面，碼信號CODE＿B具有預設之值。因此，僅信號AF'＿8為高位準，時脈產生電路41'之信號A'＿1之節點如由粗線之箭頭所示，僅經由延遲單元51'＿8，而連接於延遲輸入時脈￣IND之節點。因此，延遲輸入時脈￣IND係信號A'＿1延遲最小之時間(即，延遲單元51'＿8之延遲時間)後之信號。
於圖16之例中，Δ為－1。因此，碼信號CODE＿B具有001之值。其結果，解碼器43'將高位準之信號AF'＿7及低位準之信號AF'＿1～AF'＿6及AF'＿8輸出。因此，時脈產生電路41'之信號A'＿1之節點如由粗線之箭頭所示，經由延遲單元51'＿7及51'＿8，而連接於延遲輸入時脈￣IND之節點。因此，延遲輸入時脈￣IND係信號A'＿1除了延遲最小之延遲時間(即，延遲單元51'＿8之延遲時間)以外還延遲1個單位時間後之信號。
另一方面，碼信號CODE＿A具有預設之值。因此，僅信號AF＿8為高位準，時脈產生電路41之信號A＿1之節點如粗線之箭頭所示，僅經由延遲單元51＿8，而連接於延遲輸入時脈IND之節點。因此，延遲輸入時脈IND係信號A＿1延遲最小之延遲時間(即，延遲單元51＿8之延遲時間)後之信號。
圖17中按時間表示第1實施形態之波形整形部14之若干信號。圖17亦表示關聯之信號。
首先，關於輸入時脈IN、延遲輸入時脈IND、信號CS1、及輸出時脈OUT進行記述。
輸入時脈IN之高位準之期間CINH係數量i×單位時間Td，輸入時脈IN之低位準之期間CINL係數量j×單位時間Td。因此，輸入時脈IN(實際上為信號A＿1)藉由延遲線42而延遲Δ(＝(i－j)/2)×單位時間Td。藉由延遲，延遲輸入時脈IND代替時刻t10而於時刻t11上升。時刻t10係於信號A＿1未延遲之情形時之自時刻t1經過預先規定之固定之期間後到來。虛線表示信號A＿1未延遲(即，延遲最小之延遲時間)之情形時。
於自時刻t11經過藉由波形整形部14之延遲電路D1而規定之量之時間後的時刻t12，信號CS1下降。藉由低位準之信號CS1，使電晶體TP1自時刻t12接通，輸出時脈OUT成為高位準。虛線表示信號A＿1未延遲之情形時。於時刻t13，藉由延遲輸入時脈IND成為低位準，而信號CS1成為高位準。然而，時刻t13之時間點之輸出時脈OUT之位準係於時刻t13以後亦藉由反相器電路IV5及IV6之功能而維持。因此，輸出時脈OUT於時刻t14之前維持高位準。
因此種時刻t1之輸入時脈IN之向高位準之轉移而產生的輸入時脈IN、延遲輸入時脈IND、信號CS1之變化係因於時刻t3之輸入時脈IN向下一高位準之轉移而產生。其結果，於時刻t16，輸出時脈OUT再次成為高位準，然後，輸出時脈OUT亦每當經過與自時刻t12至時刻t16之期間相同之期間時成為高位準。
其次，關於輸入時脈￣IN、延遲輸入時脈￣IND、信號CS2、及輸出時脈OUT進行記述。
於自時刻t2經過期間P後之時刻t12，延遲輸入時脈￣IND成為高位準。於自時刻t12經過藉由波形整形部14之延遲電路D2而規定之量之時間後之時刻t14，信號CS2上升。藉由高位準之信號CS2，而使電晶體TN1接通，輸出時脈OUT成為低位準。
因此種時刻t2之輸入時脈￣IN之向高位準之轉移而產生的輸入時脈￣IN、延遲輸入時脈￣IND、信號CS2之變化係因時刻t11之輸入時脈￣IN向下一高位準之轉移而產生。其結果，於時刻t17，輸出時脈OUT再次成為低位準，然後，輸出時脈OUT亦每當經過與自時刻t14至時刻t17之期間相同之期間時成為低位準。
藉由如以上般之輸出時脈OUT之高位準及低位準之轉移，而使輸出時脈OUT具有與自時刻t12至時刻t16之期間相等之週期COUT，持續與自時刻t12至時刻t14之期間相等之期間COUTH而維持高位準，且持續與自時刻t14至時刻t16之期間相等之期間COUTL而維持低位準。期間COUTH係延遲輸入時脈IND向高位準之轉移較信號A＿1未延遲之情形(虛線)之實例延遲Δ×Td，因此，輸出時脈OUT之上升亦較信號A＿1未延遲之情形延遲Δ×Td。其結果，期間COUTH與期間COUTL相等。即，輸出時脈OUT具有50%之工作週期。
＜1.3.優點(效果)＞  根據第1實施形態，修正電路1可將具有輸入時脈IN之50%之工作週期之輸出時脈OUT以較高之精度輸出。詳細情況如以下所述。
考慮使用輸入時脈與將輸入時脈延遲半個週期後之信號，修正時脈之工作週期。圖18係表示為此所需之電路，圖19中按時間表示圖18之電路之若干信號。
如圖18及圖19所示，具有與輸入時脈INA之1個週期相等之高位準之期間的檢測用脈衝係於檢測部101中產生，檢測部101對檢測用脈衝之長度，即輸入時脈INA之1個週期之長度進行檢測。檢測部101根據輸入時脈INA之1個週期之長度算出半個週期之長度，將與半個週期之長度相關之碼信號CODE供給至延遲調整部103。脈衝產生部102自輸入時脈INA，以與輸入時脈INA之週期相同之週期，將與輸入時脈INA之上升同步地下降之脈衝信號P0供給至反相器電路104及延遲調整部103。反相器電路104將脈衝信號P0之反轉邏輯之脈衝信號P1供給至電晶體TP1之閘極。延遲調整部103基於碼信號CODE，根據脈衝信號P0之下降，產生每當經過與輸入時脈INA之半個週期相等之期間時上升之脈衝信號P2。將脈衝信號P2供給至電晶體TN1之閘極。藉由此種電路，輸出時脈OUTA可望以與輸入時脈INA相同之週期具有50%之工作週期。
檢測部101及延遲調整部103均包含具有與檢測部11之延遲線22(或22')相同之機構及連接、且可選擇性地串聯連接之較多的延遲單元。檢測部101為了檢測輸入時脈INA之1個週期之長度，而包含將1個週期之長度除以延遲單元之延遲時間(相當於第1實施形態之時間Td)所得之數以上之非常多的可選擇性地串聯連接的延遲單元。延遲調整部103為了產生輸入時脈INA之半個週期量之延遲，亦包含非常多的可選擇性地串聯連接之延遲單元。而且，檢測部101中之延遲與延遲調整部103中之延遲要求為相同程度之精度，例如若兩者皆使某信號延遲180°之情形時，要求能夠輸出延遲相同程度之信號。因此，檢測部101中之延遲單元之延遲與延遲調整部103中之延遲單元之延遲必須無太大偏差。然而，延遲單元彼此不可避免地具有性能偏差。越需要更多的延遲單元，則延遲單元之性能偏差越大幅地明顯化。因此，檢測部101中之延遲之量之精度與延遲調整部103中之延遲之量之精度可能大幅不同。這會使工作週期之調整之精度惡化。
又，於藉由延遲單元而使信號延遲之期間，如圖19所示，若電源電位Vdd之值變動，則延遲之量非有意地變動。其結果，如圖19中之虛線所示，脈衝信號P1及(或)P2之上升及下降可自電源電位之無變化之情形時發生變化。此會使工作週期之調整之精度惡化。尤其，可串聯連接之延遲單元之數量越多，則電源變位之變化越會大幅影響延遲量。
第1實施形態之修正電路1檢測(測量) 輸入時脈IN之高位準之期間與輸入時脈￣IN之高位準之期間，使基於輸入時脈IN或￣IN之信號延遲基於經檢測出之期間之差之量，即自輸入時脈IN之工作週期50%偏移之量，產生對輸出時脈OUT之下降及上升進行控制之信號CS1及CS2。輸入時脈IN之工作週期例如藉由規格及(或)標準等而規定，不大幅地自50%偏移之情況較多，且高位準之期間與低位準之期間並不大幅不同之情況較多。因此，為了信號CS1及CS2之產生所需要之延遲之量較少，例如，如圖18及圖19之例般，無須使輸入時脈IN亦延遲半個週期。因此，延遲調整部13僅需要更少之延遲單元51及51'，例如於根據標準，自輸入時脈IN之50%之工作週期之偏移最大為X%之情形時，亦可僅包含與最大X%之偏移相應之延遲用之數量之延遲單元51及51'。因此，即便延遲單元51、51'、32、及32'相互之性能有不均，亦可抑制檢測部11中之延遲之精度與延遲調整部13中之延遲之精度大幅不同。該情況表示於圖20。
圖20係表示產生如延遲單元32、32'、51、及51'之延遲之電路之串聯連接之數量、與經串聯連接之延遲電路之組之輸入至輸出之延遲之量的不均。圖20表示串聯連接之延遲電路之數量越多，則將延遲電路相互之延遲之量之不均累計，經串聯連接之延遲電路之組之輸入至輸出之延遲之量之不均越大。
又，延遲調整部13中之延遲之量較少即可，故而可抑制由電源電位之變動所致之工作週期之調整精度之降低。
進而，根據第1實施形態，自輸入時脈IN之工作週期，更正確而言，50%之工作週期之偏移係與圖18及圖19之例之情形時不同，可不等待輸入時脈之IN之1個週期而進行檢測。因此，為了修正工作週期自開始工作週期之檢測至檢測完成為止所需要之時間較圖18及圖19之例之情形時短。該情況帶來以下之優點。
一般而言，如修正電路1般之工作修正電路出於自輸入時脈之輸入迅速地獲得輸出時脈之目的而較多之情形時，自輸入時脈之最初之脈衝檢測出輸入時脈之工作週期。然而，對半導體裝置2進行控制之控制器存在於剛開始動作之後電源電位不穩定等動作不穩定之情形。於此種情形時，存在動作剛開始後之輸入時脈具有自控制器之狀態為穩定狀態之波形崩塌之波形之情形。於此種情形時，使用最初之輸入時脈產生之輸出時脈有不具有所要求之波形之可能性，存在不使用最初之脈衝之情況較佳之情形。即便於此種情形時，根據第1實施形態，亦由於工作週期之檢測可以較圖18及圖19之例之情形時短之時間完成，故而較圖18及圖19之例之情形時快地獲得輸出時脈。
(第2實施形態)  第2實施形態係於檢測部16及碼產生部17之方面與第1實施形態不同。
＜2.1.構造(構成)＞  圖21係表示第2實施形態之修正電路1之功能區塊及管理之功能區塊。第2實施形態之修正電路1分別代替第1實施形態之檢測部11、碼產生部12、及延遲調整部13而包含檢測部16、碼產生部17、及波形整形部18。
與檢測部11相同地，檢測部16檢測(測定) 輸入時脈IN之脈衝寬度與輸入時脈￣IN之脈衝寬度。檢測部16自功能電路6接收賦能信號DCCEN。功能電路6既可設置於輸入輸出電路3之中，亦可設置於輸入輸出電路3之外側。
檢測部16於接收確立之賦能信號DCCEN之期間動作。檢測部16檢測輸入時脈IN之脈衝寬度與輸入時脈￣IN之脈衝寬度，並將複數位元之信號SF、複數位元之信號SC、複數位元之信號SF'、複數位元之信號SC'輸出。信號SF及SC之組係基於輸入時脈IN，表示輸入時脈IN之脈衝寬度。信號SF'及SC'之組係基於輸入時脈￣IN，表示輸入時脈￣IN之脈衝寬度。
碼產生部17接收信號SF、SC、SF'、及SC'，並將藉由信號SC及SF而表示之輸入時脈IN之脈衝寬度與藉由信號SC'及SF'而表示之輸入時脈￣IN之脈衝寬度進行比較。碼產生部12基於比較之結果，產生碼信號CODE＿A及碼信號CODE＿B。
波形整形部18具有圖6所示之機構及連接。
圖22表示第2實施形態之檢測部16之詳細之例。如圖22所示，檢測部16包含賦能電路61及61'、微小碼檢測部62及62'、過程碼檢測部63及63'、以及環形振盪器64及64'。
賦能電路61基於賦能信號DCCEN及輸入時脈IN，產生信號RINGEN及LTCEN。信號RINGEN對環形振盪器64之賦能進行控制。信號LTCEN對微小碼檢測部62之動作進行控制。
信號RINGEN檢測輸入時脈IN之某1個週期(例如最初之1個週期)，響應經檢測出之1個週期之開始(輸入時脈IN之上升)而上升，響應經檢測出之1個週期之結束(輸入時脈IN之下降)而下降。
信號LTCEN響應賦能信號DCCEN之上升而上升，響應輸入時脈IN之作為信號RINGEN之產生之對象之1個週期(例如最初之1個週期)之高位準之結束(下降)而下降。
作為例，賦能電路61具有AND閘極611、及正反器612以及613。將輸入時脈IN供給至正反器613之時脈輸入。正反器613係於輸出中將信號RINGEN輸出，並且利用自身之資料輸入而接收反轉輸出。輸入時脈IN又由正反器612之時脈輸入而接收。正反器612利用時脈輸入之下降動作，於輸入中與電源電位Vdd之節點連接，將反轉輸出供給至AND閘極611。AND閘極進而接收賦能信號DCCEN，並且將信號LTCEN輸出。
環形振盪器64包含s(s為奇數之自然數)個NAND閘極81＿1～81＿s。s例如為5，以下之記述係基於該例。NAND閘極81＿1接收信號RINGEN。關於ε(ε為s(＝5)以下之自然數)為1～5之各實例，NAND閘極81＿ε將信號NO＿ε輸出。以下，包含「ε」之表述係將ε為1以上且s(＝5)以下之值之各實例之全部一起表示者，即，將ε為1之實例、ε為2之實例、…、ε為s(＝5)之實例一起表示。關於ζ(ζ為s－1(＝4)以下之自然數)為1～4之各實例，NAND閘極81＿ζ之輸出信號NO＿ζ藉由NAND閘極81＿(ζ＋1)之2個輸入而接收。NAND閘極81＿5之輸出信號NO＿5係藉由NAND閘極81＿1之另一個輸入而接收。以下，包含「ζ」之表述係將ζ為1以上且s－1(＝4)以下之值之各實例之全部一起表示者，即，將ζ為1之實例、ζ為2之實例、…、ζ為s－1(＝4)之實例一起表示。
微小碼檢測部62接收輸入時脈IN、環形振盪器64之信號NO＿0～NO＿5及信號LTCEN，基於輸入時脈IN、及信號NO＿0～NO＿5以及LTCEN，產生信號SF。信號SF係表示信號LTCEN之高位準之期間之資訊之一部分，例如，信號LTCEN之高位準之期間於每當經過某時間(NAND閘極81＿1～81＿5之各自之延遲時間)時具有信號SF之資料0之1個位元成為資料1。
微小碼檢測部62可包含(s－1)個信號產生單元71＿1～71＿4、及正反器73。信號產生單元71＿ζ接收NAND閘極81＿ζ之輸出信號NO＿ζ、信號LTCEN、及輸入時脈IN，將信號SF＿ζ輸出。正反器73於資料輸入中接收輸入時脈IN，於重設輸入中接收信號LTCEN，於時脈輸入中接收信號NO＿5。
各信號產生單元71(71＿1～71＿4之各者)可包含正反器712及713、以及選擇器714。各信號產生單元71之正反器712係於資料輸入中接收輸入時脈IN，於時脈輸入中，接收NAND閘極81＿ζ之輸出信號NO＿ζ，於重設輸入中接收信號LTCEN。信號產生單元71＿ζ之正反器712之輸出係於信號產生單元71＿ζ之正反器713之時脈輸入中被接收，正反器713之輸出及反轉輸出係藉由信號產生單元71＿ζ之選擇器714而接收。信號產生單元71＿ζ之正反器713之反轉輸出係於自身之資料輸入中被接收。信號產生單元71＿ζ之選擇器將信號SF＿ζ輸出。
將正反器73之輸出信號OF被供給至信號產生單元71＿1、71＿2、71＿3、及71＿4之各自之選擇器714。信號產生單元71＿ζ之選擇器響應輸出信號OF為低位準還是為高位準，將信號產生單元71＿ζ之正反器713之輸出或反轉輸出作為信號SF＿ζ輸出。
過程碼檢測部63對正反器73之輸出信號OF之上升進行計數，將計數之結果藉由信號SC＿1、SC＿2、及SC＿3而表示。過程碼檢測部63將計數結果利用3位元之信號表示，自3位元之最下位起第1、第2、第3位元係藉由信號SC＿1、SC＿2、SC＿3而表示。
賦能電路61'具有與賦能電路61相同之功能。即，賦能電路61基於賦能信號DCCEN及輸入時脈￣IN，產生信號RINGEN'及LTCEN'。賦能電路61'中之輸入時脈￣IN、及信號LTCEN'以及RINGEN'分別與賦能電路61中之輸入時脈IN、及信號RINGEN以及LTCEN對應。而且，關於賦能電路61'，適用將賦能電路61之輸入時脈IN、及信號RINGEN以及LTCEN分別置換為輸入時脈￣IN、及信號RINGEN'以及LTCEN'之記述。
與賦能電路61相同地，賦能電路61'可包含AND閘極611'、及正反器612'以及613'。賦能電路61'中之AND閘極611'、及正反器612'以及613'分別與賦能電路61中之AND閘極611、及正反器612以及613對應。而且，關於賦能電路61'，適用將AND閘極611、及正反器612以及613分別置換為AND閘極611'、及正反器612'以及613'之記述。
環形振盪器64'具有與環形振盪器64相同之功能。即，與環形振盪器64相同地，環形振盪器64'可包含串聯連接之s個將輸入相互連接之NAND閘極。NAND閘極81'＿ε將信號NO'＿ε輸出。NAND閘極81'＿ζ之輸出信號NO'＿ζ係藉由NAND閘極81'＿(ζ＋1)之2個輸入而接收。NAND閘極81'＿5之輸出信號NO＿5係藉由NAND閘極81'＿1之另一個輸入而接收。
微小碼檢測部62'具有與微小碼檢測部62相同之功能。即，微小碼檢測部62'接收輸入時脈￣IN、及環形振盪器64之信號NO'＿0～NO'＿5以及信號LTCEN'，基於輸入時脈￣IN、及信號NO'＿0～NO'＿5以及LTCEN'，產生信號SF'。
與微小碼檢測部62相同地，微小碼檢測部62'可包含(s－1)個信號產生單元71＿1～71＿4、及正反器73。微小碼檢測部62'中之輸入時脈IN、及信號LTCEN'、SF'＿ζ、OF'、以及NO'＿ε分別與微小碼檢測部62中之輸入時脈￣IN、及信號LTCEN、SF＿ζ、OF、以及NO＿ε對應。而且，關於微小碼檢測部62'，適用將微小碼檢測部62之輸入時脈IN、及信號LTCEN、SF＿ζ、OF、以及NO＿ε分別置換為輸入時脈￣IN、及信號LTCEN'、SF'＿ζ、OF'、以及NO'＿ε之記述。
與信號產生單元71相同地，各信號產生單元71'(71'＿1～71'＿4之各者)可包含正反器712'及713'、以及選擇器714'。信號產生單元71'＿ζ中之正反器712'及713'、以及選擇器714'分別與信號產生單元71＿ζ中之正反器712及713、以及選擇器714對應。而且，關於微小碼檢測部62'，適用將信號產生單元71＿ζ、正反器73、正反器712及713、選擇器714、輸入時脈IN、及信號NO＿ζ、LTCEN、以及信號SF＿ζ分別置換為信號產生單元71'＿ζ、正反器73'、正反器712'及713'、選擇器714'、輸入時脈￣IN、輸入時脈￣IN、及信號NO'＿ζ、LTCEN'、以及信號SF'＿ζ之記述。
過程碼檢測部63'具有與過程碼檢測部63相同之功能。即，過程碼檢測部63'對正反器73'之輸出信號OF'之上升進行計數，將計數之結果藉由信號SC'＿1、SC'＿2、及SC'＿3而表示。過程碼檢測部63'將計數結果利用3位元之信號表示，且自3位元之最下位起第1、第2、第3位元係藉由信號SC'＿1、SC'＿2、SC'＿3而表示。
＜2.2.動作＞  圖23中按時間表示第2實施形態之檢測部16之若干信號，且表示賦能電路61、環形振盪器64、微小碼檢測部62、及過程碼檢測部63之若干信號。
如圖23所示，於時刻t21中賦能信號DCCEN成為高位準，藉此，檢測部16被賦能。由於輸入時脈IN為低位準，故而響應賦能信號DCCEN轉移至高位準，而於時刻t22，信號LTCEN成為高位準。信號LTCEN然後響應輸入時脈IN之最初之1個週期之高位準之期間於時刻t25結束，於時刻t26轉移至低位準。因此，信號LTCEN於檢測部16被賦能之後至輸入時脈IN之最初之1個週期之高位準結束為止維持高位準。
於時刻t23，輸入時脈IN成為高位準，響應此，於時刻t24，信號RINGEN成為高位準。藉由信號RINGEN成為高位準，而使環形振盪器64振動。信號RINGEN響應輸入時脈IN之最初之1個週期之結束之時刻t27而於時刻t28成為低位準之前維持高位準。因此，環形振盪器64係於時刻t24至時刻t28為止之期間，即，與輸入時脈IN之最初之1個週期相同之期間之間振動。
於環形振盪器64振動之期間，NAND閘極81＿ε之輸出信號NO＿ε之邏輯係每當自NAND閘極81＿ε之輸入之高位準與低位準之間之轉移經過NAND閘極81＿ε之輸入與輸出之間之延遲之時間時反轉。因此，信號NO＿0～NO＿5係於信號RINGEN為高位準之期間，每當經過NAND閘極之81＿1～81＿5之各自之延遲時間時依次切換為相反之邏輯。而且，於信號LTCEN為高位準之期間，響應信號NO＿1、NO＿2、NO＿3、及NO＿4之上升，而信號SF＿1、SF＿2、SF＿3、及SF＿4分別自低位準轉移至高位準。因此，信號RINGEN及LTCEN均只要為高位準，則信號SF＿1、SF＿2、SF＿3、及SF＿4中之為低位準者一個一個地成為高位準。而且，信號RINGEN及LTCEN均為高位準之期間與輸入時脈IN之高位準之期間對應。因此，信號SF＿1、SF＿2、SF＿3、及SF＿4局部地表現輸入時脈IN之高位準之期間。若信號SF＿1、SF＿2、SF＿3、及SF＿4全部成為高位準，則該情況表示於信號OF，藉由利用信號OF進行之選擇器714之輸出之選擇，而使信號SF＿1、SF＿2、SF＿3、及SF＿4重設為低位準，再次開始依次轉移至高位準之循環。
如上述般，信號OF之向高位準之轉移係藉由過程碼檢測部63而計數。計數之結果係藉由包含信號SC＿1、SC＿2、及SC＿3作為第1、第2、第3位元之信號SC而表示。環形振盪器64係於信號RINGEN為高位準之期間振動，微小碼檢測部62係於信號RINGEN及LTCEN均為高位準之期間，取入環形振盪器64之NAND閘極之81＿1～81＿4之各自之輸出信號NO＿1～NO＿4。因此，正好於輸入時脈IN之最初之高位準之期間，每當經過NAND閘極81＿1～81＿4之各自之延遲時間時，信號SF＿1、SF＿2、SF＿3、及SF＿4之1個成為高位準，若信號SF＿1～SF＿4之全部成為高位準，則1個循環結束，並且循環之數量藉由過程碼檢測部63而計數。如此一來，如圖24所示，藉由信號SF＿1～SF＿4及SC＿1～SC＿3之組，而產生表示輸入時脈IN之最初之1個週期之高位準之期間的資訊。
如圖24所示，按照信號SF＿1、SF＿3、SF＿2、SF＿4之順序而邏輯自低位準轉移至高位準。而且，於信號SF＿1、SF＿3、SF＿2、SF＿4之全部成為高位準之後，信號SC＿1成為高位準，並且信號SF＿1～SF＿4成為低位準，第2循環開始。於第2循環中，亦按照信號SF＿1、SF＿3、SF＿2、SF＿4之順序而邏輯轉移至高位準，於信號SF＿1、SF＿3、SF＿2、SF＿4之全部成為高位準之後，信號SC增加1，第3循環開始。以下，相同。
圖25中按時間表示第2實施形態之檢測部16之若干信號，且表示賦能電路61'、環形振盪器64'、微小碼檢測部62'、及過程碼檢測部63'之若干信號。賦能電路61'、環形振盪器64'、微小碼檢測部62'、及過程碼檢測部63'之信號係與賦能電路61、環形振盪器64、微小碼檢測部62、及過程碼檢測部63之信號相同地變化。即，輸入時脈￣IN於時刻t25轉移至高位準，響應此，於時刻t26，信號RINGEN'轉移至高位準。又，輸入時脈￣IN自時刻t25至時刻t33為止經過最初之1個週期，於時刻t33轉移至高位準。響應此，信號RINGEN'於時刻t34轉移至低位準。又，信號LTCEN'響應於時刻t27輸入時脈￣IN轉移至低位準而於時刻t31轉移至低位準。因此，檢測部16'藉由與檢測部16相同之方法而檢測相當於輸入時脈￣IN之最初之1個週期之高位準之期間的時刻t26至時刻t31之期間。而且，檢測部16'係藉由信號SF'＿1～SF'＿4及SC'＿1～SC'＿3之組，而產生表示輸入時脈￣IN之最初之1個週期之高位準之期間的資訊。
碼產生部17可根據信號SF、SC、SF'、及SC'，知曉輸入時脈IN之最初之1個週期之高位準之期間的長度及輸入時脈￣IN之最初之1個週期之高位準之期間的長度。因此，與第1實施形態之碼產生部12相同地，碼產生部17可根據輸入時脈IN及￣IN之最初之1個週期之各自之高位準之期間的長度，產生碼信號CODE＿A及CODE＿B。
＜2.3.優點(效果)＞  第2實施形態之修正電路1係與第1實施形態相同，檢測輸入時脈IN之高位準之期間與輸入時脈￣IN之高位準之期間，使基於輸入時脈IN或￣IN之信號延遲基於經檢測出之期間之差的量，產生信號CS1及CS2。因此，獲得與第1實施形態相同之優點。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為例而提示，並不意圖限定發明之範圍。該等實施形態係能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣地，包含於申請專利範圍所記載之發明與其均等之範圍中。
[相關申請案]  本申請案係享受以日本專利申請案2018-55513號(申請日：2018年3月23日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之所有內容。
1                                                修正電路  2                                                半導體裝置  3                                                輸入輸出電路  4                                                功能電路  11                                               檢測部  12                                               碼產生部  13                                               延遲調整部  14                                               波形整形部  16                                               檢測部  17                                               碼產生部  18                                               波形整形部  21                                               時脈產生電路  21'                                              時脈產生電路  22                                               延遲線  22'                                              延遲線  31                                               延遲機構  32＿1～32＿n                               延遲單元  41                                               時脈產生電路  41'                                              時脈產生電路  42                                               延遲線  42'                                              延遲線  43                                               解碼器  43'                                              解碼器  51＿1～51＿m                              延遲單元  51'＿1～51'＿m                            延遲單元  52                                               正反器  61                                               賦能電路  61'                                               賦能電路  62                                               微小碼檢測部  62'                                              微小碼檢測部  63                                               過程碼檢測部  63'                                              過程碼檢測部  64                                               環形振盪器  64'                                              環形振盪器  71＿1～71＿4                               信號產生單元  71'＿1～71'＿4                                       信號產生單元  73                                               正反器  73'                                              正反器  81＿1～81＿5                               NAND閘極  81'＿1～81'＿5                                       NAND閘極  101                                             檢測部  102                                             脈衝產生部  103                                             延遲調整部  104                                             反相器電路  611                                             AND閘極  611'                                            AND閘極  612                                             正反器  612'                                            正反器  613                                             正反器  613'                                            正反器  712                                             正反器  712'                                            正反器  713                                             正反器  713'                                            正反器  714                                             選擇器  714'                                            選擇器  A＿1～A＿m                                信號  A'＿1～A'＿m                               信號  AD1                                            AND閘極  AD2                                            AND閘極  AF＿1～AF＿m                            信號  AF'＿1～AF'＿m                          信號  CIN                                            週期  CINH                                          長度  CINL                                          長度  CODE                                         碼信號  CODE＿A                                    碼信號  CODE＿B                                    碼信號  COUT                                          週期  COUTH                                       期間  COUTL                                       期間  CS1                                            輸出信號  CS2                                            輸出信號  D1                                              延遲電路  D2                                              延遲電路  D＿1～D＿n                                 信號  D'＿1～D'＿n                               信號  DCCEN                                        賦能信號  DF                                              輸入時脈IN之脈衝寬度信號  DF'                                                    輸入時脈￣IN之脈衝寬度之信號  DF＿1～DF＿n                                       信號  DF'＿1～DF'＿n                           信號  IN                                              輸入時脈  IND                                            延遲輸入時脈  IV1                                             反相器電路  IV3                                             反相器電路  IV4                                             反相器電路  IV5                                             反相器電路  IV6                                             反相器電路  LTCEN                                        信號  LTCEN'                                       信號  LTCPLS                                       信號  LTCPLS'                                      信號  LTCPLSA                                     信號  N1                                              節點  NO＿1、NO＿2、NO＿3、NO＿4  信號  NO＿5                                        輸出信號  NO'＿0～NO'＿5                          信號  ND3                                             NAND閘極  ND4                                             NAND閘極  OF                                              輸出信號  OF'                                              輸出信號  OUT                                            輸出時脈  OUTA                                          輸出時脈  P0                                               脈衝信號  P1                                               脈衝信號  P2                                               脈衝信號  RINGEN                                      信號  RINGEN'                                     信號  SC                                               信號  SC'                                              信號  SC＿1、SC＿2、SC＿3                  信號  SC'＿1～SC'＿3                            信號  SF                                               信號  SF'                                              信號  SF＿1、SF＿2、SF＿3、SF＿4      信號  SF'＿1～SF'＿4                                      信號  t1                                                時刻  t2                                                時刻  t3                                                時刻  t22                                              時刻  t22                                               時刻  t23                                              時刻  t24                                              時刻  t25                                               時刻  t26                                               時刻  t27                                               時刻  t28                                              時刻  t31                                              時刻  t33                                              時刻  t34                                              時刻  Td                                               時間  TN1                                             n型之MOSFET  TP1                                             p型之MOSFET  Vdd                                             電源電位之節點  Vss                                              接地電位  ￣IN                                           輸入時脈  ￣IND                                         延遲輸入時脈  ￣OUT                                        輸出時脈
圖1係表示包含第1實施形態之修正電路之半導體裝置之功能區塊。  圖2係表示第1實施形態之修正電路之功能區塊。  圖3係表示第1實施形態之檢測部之詳細之例。  圖4係表示第1實施形態之延遲調整部之詳細之例。  圖5係表示第1實施形態之波形整形部之詳細之例。  圖6係表示第1實施形態之波形整形部之詳細之另一例。  圖7係按時間表示第1實施形態之檢測部之動作之期間之若干信號。  圖8係按時間表示第1實施形態之檢測部之動作之期間之若干信號。  圖9係表示第1實施形態之碼產生部之動作之流程。  圖10係表示第1實施形態之修正電路之輸入時脈與輸出時脈之例。  圖11係表示第1實施形態之碼信號之值之例。  圖12係表示第1實施形態之另一碼信號之值之例。  圖13係表示第1實施形態之碼信號與解碼之信號之關係的例。  圖14係表示第1實施形態之另一碼信號與解碼之信號之關係的例。  圖15係表示第1實施形態之延遲調整部之動作之期間之一狀態的例。  圖16係表示第1實施形態之延遲調整部之動作之期間之另一狀態的例。  圖17係按時間表示第1實施形態之波形整形部之若干信號。  圖18係表示參考用之修正電路。  圖19係按時間表示參考用之修正電路之若干信號。  圖20係表示串聯連接之延遲電路之數量與延遲時間之不均的關係。  圖21係表示第2實施形態之修正電路之功能區塊。  圖22係表示第2實施形態之檢測部之詳細之例。  圖23係按時間表示第2實施形態之檢測部之若干信號。  圖24係表示第2實施形態之檢測部之輸出信號之例。  圖25係按時間表示第2實施形態之檢測部之若干信號。
2                    半導體裝置  11                  檢測部  12                  碼產生部  13                  延遲調整部  14                  波形整形部  CODE＿A       碼信號  CODE＿B       碼信號  DF                 輸入時脈IN之脈衝寬度信號  DF'                 輸入時脈￣IN之脈衝寬度之信號  IN                  輸入時脈  IND                延遲輸入時脈  OUT               輸出時脈  ￣IN               輸入時脈  ￣IND            延遲輸入時脈

Claims (7)

  1. 一種修正電路，其具備：  第1檢測部，其構成為測量第1時脈之第1位準與第2位準中上述第1位準之第1期間；  第2檢測部，其構成為測量與上述第1時脈互補之第2時脈之上述第1位準之第2期間；  延遲部，其構成為使上述第1時脈與上述第2時脈中的一者延遲基於上述第1期間與上述第2期間之差之量，而產生延遲時脈；及  波形整形部，其構成為產生具有基於上述延遲時脈之上升邊緣與下降邊緣中之一者之邊緣，與上述第1時脈及上述第2時脈中另一者的上述一者之邊緣而切換之邏輯位準之輸出時脈。
  2. 如請求項1之修正電路，其中  上述延遲部進而構成為：  於上述第1期間較上述第2期間長之情形時，作為上述延遲時脈，使上述第1時脈延遲，產生第1延遲時脈，  於上述第2期間較上述第1期間長之情形時，作為上述延遲時脈，使上述第2時脈延遲，產生第2延遲時脈，且  上述波形整形部進而構成為產生：  作為上述輸出時脈，具有基於上述第1時脈之上述一者之邊緣與上述第2延遲時脈之上述一者之邊緣而切換之邏輯位準的第1輸出時脈，或具有基於上述第1延遲時脈之上述一者之邊緣與上述第2時脈之上述一者之邊緣而切換之邏輯位準的第2輸出時脈。
  3. 如請求項1之修正電路，其中  上述延遲部構成為：  於上述第1期間較上述第2期間長之情形時，使上述第1時脈延遲基於上述差之量而產生上述第1延遲時脈，  於上述第2期間較上述第1期間長之情形時，使上述第2時脈延遲基於上述差之量而產生第2延遲時脈。
  4. 如請求項1之修正電路，其中  基於上述差之量為對上述第1期間與上述第2期間之上述差之一半加上特定時間之量。
  5. 如請求項1之修正電路，其中  上述第1檢測部：  包含串聯連接之複數個第1延遲機構，且  構成為輸出分別基於上述複數個第1延遲機構之各自之輸出信號之各自之邏輯位準的複數個第1信號；  上述第2檢測部：  包含串聯連接之複數個第2延遲機構，且  構成為輸出分別基於上述複數個第2延遲機構之各自之輸出信號之各自之邏輯位準的複數個第2信號。
  6. 如請求項1之修正電路，其中  上述第1檢測部包含：  環狀地串聯連接之複數個第1延遲機構；  第1信號產生部，其將基於上述複數個第1延遲機構各者之輸出信號之邊緣的複數位元之第1信號輸出；及  第2信號產生部，其計數上述第1信號之上述複數個位元之值之變化之週期；  上述第2檢測部包含：  環狀地串聯連接之複數個第3延遲機構；  第3信號產生部，其將基於上述複數個第3延遲機構各者之輸出信號之邊緣的複數位元之第2信號輸出；及  第4信號產生部，其計數上述第2信號之上述複數位元之值之變化之週期。
  7. 如請求項1之修正電路，其中  上述延遲部所包含之延遲機構係少於較使信號延遲上述第1時脈之週期之一半之時間之數量的延遲機構。
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