JP4445118B2 - 電圧変換回路およびそれを備えた半導体集積回路装置 - Google Patents
電圧変換回路およびそれを備えた半導体集積回路装置 Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、集積回路の動作に最適な電源電圧を供給する電圧変換回路およびそれを備えた半導体集積回路装置に関する。
【0002】
【従来の技術】
一般に、動作クロックに従って演算処理等が実行される集積回路においては、製造プロセスのばらつきや、電源変動,温度変化等に対して、常に、正常な動作を行わせるために、大きな設計マージンを設ける必要がある。
【0003】
つまり、各種の変動等によって、遅延時間が増加しても、集積回路全体の動作が1クロック内に収まるように設計する必要がある。
【0004】
それに加え、すべての条件が最悪になっても動作するように、集積回路には充分に高い電源電圧が印加される。
【0005】
これらの大きな設計マージンや高い電源電圧の印加は、集積回路の高速化や低消費電力化の妨げとなる。
【0006】
そこで、集積回路の動作状況を検知し、集積回路の動作に必要最低限の電源電圧を与えられるように電源電圧を制御するための技術開発が進められている。
【0007】
上記要求を満たすため、例えば、特開平10−242831では、図23に示すように、デューティ比制御回路901,バッファ回路902,フィルタ回路903を備えた電圧変換回路が提案されている。
【0008】
このデューティ比制御回路901は、カウンタ910と、比較回路911とを有している。カウンタ910は、0〜63までの数を、供給されたクロック信号の周期毎に1づつカウントアップし、カウントアップした値を6ビットの信号NAとして出力する。なお、カウンタ910が数63の次にカウントする数は0となる。
【0009】
一方、信号NBは、外部から比較回路911に入力される6ビットの信号である。比較回路911は、信号NAが6ビット信号値として0のときに、“L”レベルの信号X1,X2を出力し、信号NAが信号NBに一致したときに“H”レベルとなる信号X1,X2を出力する。
【0010】
この比較回路911の出力X1およびX2は、バッファ回路902を構成するPMOSトランジスタM1およびNMOSトランジスタM2のゲートに各々供給される。
【0011】
なお、PMOSトランジスタM1のソース端子は、電源Vddに接続され、ドレイン端子はNMOSトランジスタM2のドレイン端子に接続されている。また、NMOSトランジスタM2のソース端子は接地電源に接続されている。したがって、“L”レベルの信号X1が、PMOSトランジスタM1のゲート端子に入力されると、PMOSトランジスタM1はオンする。すると、バッファ回路902の出力電圧Yは、電源電圧Vddに等しくなる。一方、“H”レベルの信号X2がNMOSトランジスタM2に入力されると、NMOSトランジスタM2はオンし、バッファ回路902の出力電圧Yは、接地電圧に等しくなる。
【0012】
この出力信号Yは、信号NAの値が0のときに立上がり、信号NAの値が信号NBの値に等しくなったときに立下がるパルス状の電圧信号Yとなる。このパルス状の電圧信号Yは、インダクタL1およびキャパシタC1からなるフィルタ回路903によって平滑化される。このフィルタ回路903の出力電圧Zは、同一基板上に形成された集積回路の駆動電圧として上記集積回路に供給される。
【0013】
一般に、PMOSトランジスタM1がオンし、かつ、NMOSトランジスタM2がオフしている時間をオン時間T1とし、PMOSトランジスタM1がオフし、NMOSトランジスタM2がオンしている時間をオフ時間T2とすると、出力電圧Zは次式(1)のように求められる。
【0014】
Z=(T1/(T1+T2))・Vdd … (1)
上記オン時間T1は、上記パルス状の電圧信号Yのパルス幅であり、(T1+T2)は、上記パルス状の電圧信号Yの周期である。以後、(パルス幅/パルス周期)をデューティ比と呼ぶ。
【0015】
したがって、上記(1)式から分かるように、出力電圧Zを制御するためには、上記パルス状の電圧信号のパルス幅T1とパルス周期(T1+T2)を制御すればよい。
【0016】
図23の電圧変換回路では、外部から比較回路911に入力される信号NBの値を変えることによって、パルス幅T1を変化させて、バッファ回路902から出力されるパルス状の電圧信号Yのデューティ比を制御する。これによって、集積回路に供給する駆動電圧Zを制御できる。
【0017】
ところで、図23に示した電圧変換回路の入力である信号NBの生成方法は、同様に、特開平10−242831で示されているような、クリティカルパス回路の動作速度を検出する回路を用いることが一般的である。
【0018】
図24に、図23に部分的に示した電圧変換回路のより全体的な構成を示す。図24では、上記電圧変換回路は、信号NBを生成する回路として、クリティカルパス回路906と、遅延回路907と、正否判定回路908と、加算器909を備えている。
【0019】
このクリティカルパス回路906は、駆動信号が制御される対象となる集積回路のクリティカルパス回路、すなわち、信号の遅延が最も大きいと考えられるパス回路を複製した回路である。図24に示すように、このクリティカルパス回路906の電源電圧として、フィルタ回路903の出力電圧Zが印加される。これによって、対象となる集積回路の駆動電圧がクリティカルパス回路906によってモニタされることになる。
【0020】
ここで、上記クリティカルパス回路906が動作可能な電圧を、上記対象となる集積回路の動作可能な電圧であると仮定(想定)している。このクリティカルパス回路906が動作可能であれば、このクリティカルパス回路906からデータが出力される。このクリティカルパス回路906の出力は、正否判定回路908に直接に供給されるとともに、遅延回路907を介して正否判定回路908に供給される。また、加算器909は、正否判定回路908から信号S1を受けた場合には、信号NBの現在の値に1を加えた値をデューティ比制御回路901に供給する一方、正否判定回路908から信号S2を受けた場合には、信号NBの現在の値に−1を加えた値をデューテイ比制御回路901に供給する。
【0021】
さて、正否判定回路908は、クリティカルパス回路906からデータが直接に送られてこない場合は、対象としている集積回路が正常に動作していないと判断する。すなわち、正否判定回路908は、対象としている集積回路の駆動電圧(フィルタ回路903の出力電圧Z)が設定値よりも低いと判断する。このとき、正否判定回路908は、駆動電圧Zを上げるべく、信号NBの値を1だけ増加させる信号S1を加算器909に供給する。
【0022】
一方、正否判定回路908に、遅延回路907を介してデータが送られてきた場合は、正否判定回路908は、対象としている集積回路に遅延を与えても正常に動作していると判定する。すなわち、正否判定回路908は、上記集積回路に供給されている駆動電圧Zが設定値よりも高いと判定して、駆動電圧Zを下げるべく、信号NBの値を1だけ減少させる信号S2を加算器909に供給する。
【0023】
さらにまた、正否判定回路908に対して、クリティカルパス回路904から直接にデータが送られてくるとともに、遅延回路907を介してはデータが送られてこない場合には、正否判定回路908は、対象としている集積回路に最適な駆動電圧Zが供給されていると判定する。したがって、正否判定回路908は、加算器909に、信号NBの値を1だけ増加させる信号S1や、信号NBの値を1だけ減少させる信号S2を送出しない。
【0024】
以上の説明から分かるように、クリティカルパス回路906,遅延回路907,および正否判定回路908によって、対象としている集積回路の動作速度を検出し、検出した動作速度が速い場合は、上記集積回路の駆動電圧を下げるように制御し、検出した動作速度が遅い場合は、上記集積回路の駆動電圧を上げるように制御していることになる。
【0025】
【発明が解決しようとする課題】
以上説明したように、特開平10−242831で示されているような、クリティカルパス回路の動作速度を検出する回路とデューティ比制御回路を用いた電圧変換回路技術は、出力電圧の可変範囲が広く、一般的な集積回路の降圧回路として有益であることがわかる。
【0026】
ところで、上記従来技術の利点は、出力電圧の可変範囲が広いことであるが、そのために必要となる加算器等の制御回路の規模が大きくなるという問題点がある。このことは、降圧回路全体の回路規模の増加を招き、その結果、降圧回路自体の消費電力の増加を引き起こす。
【0027】
また、デューティ比を制御するために用いるカウンタ回路は、上記パルス状の電圧信号の周波数の64倍の周波数で動作するので、消費電力の増加を招く。
【0028】
一般に、内部回路の電源電圧が低い場合や負荷電流が小さい場合は、集積回路全体の消費電力が小さくなるので、降圧回路自体の消費電力の比率が相対的に大きくなる。そのため、降圧回路自体の消費電力も削減する必要がある。
【0029】
以上のことから、上記従来技術に基づく降圧回路は、内部回路が低電源電圧で動作する場合や電源電圧の可変範囲が限定されているような素子を用いる場合には不利である。
【0030】
一方、例えば、内部回路の所望の電源電圧が0.5Vであるというような場合、電源電圧自体が低いので、電源電圧は高精度の可変幅を要求される。
【0031】
そこで、この発明の目的は、出力電圧の可変範囲を内部回路の所望の電源電圧近傍に制限しつつも、電源電圧の高精度の可変幅を達成し、回路規模や消費電力を削減した電圧変換回路を提供することにある。
【0032】
【課題を解決するための手段】
上記目的を達成するために、この発明の電圧変換回路は、パルス信号を生成するパルス信号生成回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延させる遅延回路と、
上記遅延回路が上記パルス信号を遅延させる時間を制御する遅延時間制御回路と、
上記遅延回路から遅延パルス信号が入力され、第1の制御信号と第2の制御信号を生成するスイッチタイミング制御回路と、
上記第1の制御信号がゲート端子に入力され、ソース端子に第1の電源電圧が印加される第1導電型のMOSトランジスタと、上記第2の制御信号がゲート端子に入力され、上記第1導電型のMOSトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第2の電源電圧が印加される第2導電型のMOSトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴としている。
【0033】
この発明では、遅延回路がパルス信号生成回路からのパルス信号を遅延させる遅延時間を、遅延時間制御回路で制御することによって、出力電圧を所望の電源電圧の近傍に制御できる。
【0034】
また、一実施形態の電圧変換回路は、遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
上記遅延回路での遅延時間を制御するための選択信号を生成する遅延時間制御回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延させる基本遅延部と、この基本遅延部からの基本遅延信号を受けて、さらに、所定時間分だけ遅延させた少なくとも1つの追加遅延信号を出力する追加遅延部と、上記遅延時間制御回路から入力された選択信号に応じて、上記基本遅延部からの基本遅延信号および上記追加遅延部からの少なくとも1つの追加遅延信号の中から1つの信号を選択して出力する選択部とを有する遅延回路と、
上記遅延回路の選択部の出力信号が入力され、この出力信号から、第1の制御信号と第2の制御信号を生成するスイッチタイミング制御回路と、
上記第1の制御信号がゲート端子に入力され、ソース端子に第1の電源電圧が印加される第1導電型のMOSトランジスタと、上記第2の制御信号がゲート端子に入力され、上記第1導電型のMOSトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第2の電源電圧が印加される第2導電型のMOSトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力する。
【0035】
この一実施形態では、電圧変換回路は、遅延回路の出力パルス信号を、遅延回路の基本遅延回路の出力信号および追加遅延回路の各出力信号から選択するという構成になっている。したがって、出力電圧の可変範囲を所望の電源電圧の近傍に制限することができ、制御回路の簡略化を図ることができる。その結果、従来技術と異なり、パルス幅を変化させるのに用いる高速カウンタなどが不必要になるので、電圧変換回路自体の消費電力削減を図れる。
【0036】
また、遅延回路の基本遅延回路の出力信号および追加遅延回路の各出力信号のそれぞれの遅延時間幅を短縮することによって、出力電圧の可変精度を高めることができる。
【0037】
また、他の実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を1個以上直列に接続したものである。
【0038】
この実施形態では、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を1個以上直列に接続したものであるから、遅延時間を容易に設計できる。
【0039】
また、一実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部が有する上記単位時間遅延素子がフリップフロップ回路である。
【0040】
この実施形態では、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【0041】
また、他の実施形態は、上記電圧変換回路において、上記追加遅延部が有する直列に接続された上記単位時間遅延素子のクロック位相が交互に180度だけ異なる。
【0042】
この実施形態では、上記追加遅延回路におけるフリップフロップ回路のクロック位相を、交互に180度異なるようにすることで、追加遅延回路におけるフリップフロップ回路の各出力の遅延時間がクロック1周期分からクロック半周期分に減るから、遅延時間の可変幅を細かくすることができる。
【0043】
また、一実施形態の電圧変換回路は、遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
遅延回路での遅延時間を設定するために、第1および第2の選択信号を生成する遅延時間制御回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延する基本遅延部と、この基本遅延部の基本遅延信号を受けて、さらに、所定時間分だけ遅延させた少なくとも1つの追加遅延信号を出力する追加遅延部と、
上記遅延時間制御回路から上記第1の選択信号を受けて、上記基本遅延部の基本遅延信号と上記追加遅延部からの少なくとも1つの追加遅延信号との内から1つの信号を選択して出力する第1の選択回路と、上記第1の選択回路からの出力信号を任意時間だけ遅延して出力する任意時間遅延素子と、上記遅延時間制御回路から上記第2の選択信号を受けて、上記第1の選択回路が出力する信号と上記任意時間遅延素子の出力信号の中から1つの出力信号を選択して出力する第2の選択回路とを有する遅延回路と、
上記遅延回路の出力信号が入力され、この出力信号から第1の制御信号と
第2の制御信号を生成するスイッチタイミング制御回路と、
上記第1の制御信号がゲート端子に入力され、ソース端子に第1の電源電圧が印加される第1導電型のMOSトランジスタと、上記第2の制御信号がゲート端子に入力され、上記第1導電型のMOSトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第2の電源電圧が印加される第2導電型のMOSトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴としている。
【0044】
この実施形態では、上記遅延回路における選択回路を、第1の選択回路と第2の選択回路と任意時間遅延素子で構成し、任意時間遅延素子の遅延時間を制御することによって、遅延時間の可変幅を細かくすることができる。
【0045】
また、他の実施形態は、上記電圧変換回路において、
上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を1個以上直列に接続したものである。
【0046】
この実施形態では、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を1個以上直列に接続したものであるから、遅延時間を容易に設計できる。
【0047】
また、一実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部が備える上記単位時間遅延素子がフリップフロップ回路である。
【0048】
この実施形態では、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【0049】
また、他の実施形態の電圧変換回路は、上記電圧変換回路において、上記遅延回路が有する上記任意時間遅延素子がフリップフロップ回路であり、このフリップフロップ回路のクロック位相が、上記基本遅延部および追加遅延部を構成するフリップフロップ回路のクロック位相と180度だけ異なる。
【0050】
この実施形態では、上記任意時間遅延素子としてフリップフロップ回路を用い、上記基本遅延回路および追加遅延回路を構成するフリップフロップ回路のクロック位相と180度異なるクロックで駆動させると、上記任意時間遅延素子の遅延時間はクロックの半周期分となり、遅延時間の可変幅を細かくすることができる。
【0051】
また、一実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する2つのMOSトランジスタが同時にオンすることが無いように、一方のMOSトランジスタがオフしてから所定時間経過後に他方のMOSトランジスタをオンさせるような上記第1および第2の制御信号を出力する。
【0052】
この実施形態では、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する2つのMOSトランジスタが同時にオンすることが無いように、制御信号を出力するので、スイッチ回路に貫通電流が流れることを防止でき、スイッチ回路のスイッチ動作による余分な電力消費を無くすることができる。
【0053】
また、他の実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路は、任意の同一の遅延時間を有する2個の遅延素子を直列に接続した遅延回路と、上記遅延回路の1段目の出力を論理否定するインバータ回路と、入力信号と上記遅延回路の出力信号との論理和の否定演算を行う論理和の否定回路とを備えており、
上記インバータ回路の出力を第1の制御信号として、上記スイッチ回路の第1導電型のMOSトランジスタのゲート端子に出力し、また、上記論理和の否定回路の出力を第2の制御信号として、上記スイッチ回路の第2導電型のMOSトランジスタのゲート端子に出力する。
【0054】
この実施形態では、1段目の遅延素子の出力側から上記インバータ回路を経由して得た第1制御信号によってスイッチ回路の一方のMOSトランジスタをオンさせる期間を、1段目の遅延素子の入力側と2段目の遅延素子の出力側とから上記論理和の否定回路を経由して得た第2制御信号がスイッチ回路の他方のMOSトランジスタをオフさせる期間の内側にする。これにより、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する2つのMOSトランジスタが同時にオンすることが無いから、スイッチ回路に貫通電流が流れることを防止でき、スイッチ回路のスイッチ動作による余分な電力消費を無くすることができる。
【0055】
また、一実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路における遅延素子が、フリップフロップ回路である。
【0056】
この実施形態では、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【0057】
また、他の実施形態は、上記電圧変換回路において、上記遅延時間制御回路は、この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備えている。
【0058】
この実施形態では、動作速度模擬検出回路で、集積回路の動作速度を模擬的に検出し、この検出した動作速度の遅速に応じて、選択信号生成回路が遅延回路の遅延時間を短縮,延長させるから、プロセスばらつきや環境変動に応じて、適切な内部電源電圧を供給できる。
【0059】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、上記動作速度模擬検出回路は、駆動電圧供給対象である集積回路の動作速度として、第1の動作速度と第1の動作速度よりも所定速度だけ遅い第2の動作速度を検出し、
上記第1の動作速度が第1の所定動作速度よりも速く、第2の動作速度が第1の所定動作速度に比べて速い場合に、上記選択信号生成回路に遅延時間を増やす要求を行う信号を出力し、
上記第1の動作速度が第1の所定動作速度に比べて速く、かつ、上記第2の動作速度が第1の所定動作速度に比べて遅いが、第2の所定動作速度に比べて速い場合に、上記選択信号生成回路に遅延時間を維持する要求を行う信号を出力し、上記第1の動作速度が第1の所定動作速度に比べて遅く、かつ、上記第2の動作速度が第2の所定動作速度に比べて速い場合、および、上記第2の動作速度が第2の所定動作速度に比べて遅い場合に、上記選択信号生成回路に遅延時間を減らす要求を行う信号を出力し、
上記集積回路の動作速度が所定の動作速度よりも遅くならないように遅延時間の増減の要求信号を出力する。
【0060】
この実施形態では、動作速度模擬検出回路が、集積回路の2つの動作速度を検出し、この検出した2つの動作速度が所定の2つの動作速度に比べて速いか遅いかを認識した4通りの結果に応じて、選択信号生成回路に遅延回路の遅延時間を、増加,維持,減少させる。これにより、内部回路(集積回路)の動作状態にきめ細かく対応して、いかなるプロセスばらつきや環境変化にも対応して、適切な内部電源電圧を供給できる。
【0061】
また、この実施形態の電圧変換回路で用いる遅延時間制御回路では、クリティカルパス回路の動作状態を4つに分類することによって、最適な制御を行うことができる。
【0062】
また、他の実施形態の電圧変換回路は、上記電圧変換回路において、上記動作速度模擬検出回路は、
上記集積回路の最大遅延パスと同等の遅延を行うクリティカルパス回路と、
上記クリティカルパス回路の入力信号および上記クリティカルパス回路の出力信号をラッチするための第1のトリガ信号および第2のトリガ信号を生成する動作状態検出パルス生成回路と、
上記クリティカルパス回路の出力信号をラッチする第1のラッチ回路および第2のラッチ回路とを備え、
上記クリティカルパス回路は、前半クリティカルパス回路と、後半クリティカルパス回路を接続したものであり、
上記前半クリティカルパス回路の遅延時間が上記の第1の動作速度を示し、上記クリティカルパス回路全体の遅延時間が上記の第2の動作速度を示し、
上記第1のトリガ信号のパルス幅が上記の第1の所定動作速度を示し、上記第2のトリガ信号のパルス幅が上記の第2の所定動作速度を示し、
上記第1のラッチ回路は、上記第1のトリガ信号によって、前半クリティカルパス回路の出力信号をラッチし、上記第2のラッチ回路は、上記第2のトリガ信号によって、後半クリティカルパス回路の出力信号すなわちクリティカルパス回路全体の出力信号をラッチし、
上記第1および第2のラッチ回路の出力信号が、入力信号に対する上記クリティカルパス回路の動作状態を示す。
【0063】
この実施形態では、動作速度模擬検出回路は、集積回路の最大遅延パスと同等の遅延を行うクリティカルパス回路と動作状態検出パルス生成回路で構成され、このクリティカルパス回路の前半クリティカルパス回路の遅延時間が第1動作速度を示し、後半クリティカルパス回路の遅延時間が第2動作速度を示す。そして、動作状態検出パルス生成回路は、上記クリティカルパス回路への入力信号と、第1,第2の所定動作速度を示す第1,第2のトリガ信号を生成し、この第1,第2のトリガ信号により、第1,第2のラッチ回路が前,後半クリティカルパス回路の出力信号をラッチすることで、クリティカルパス回路の動作状態を4つに分類し、内部回路(集積回路)の動作状態をきめ細かく検知できる。
【0064】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、上記選択信号生成回路は、
その選択信号によって、上記遅延回路の出力端子のうち、遅延時間が最長遅延時間となる端子を選択し、かつ、上記動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも速い場合に、上記選択信号を保持し、
上記選択信号によって、上記遅延回路の出力端子のうち、遅延時間が最短遅延時間となる端子を選択し、かつ、上記動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも遅い場合に、上記選択信号を保持することを特徴としている。
【0065】
この実施形態では、上記選択信号生成回路は、遅延時間が最長となる遅延回路の端子を選択しているときに動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも速い場合と、遅延時間が最短となる遅延回路の端子を選択しているときに検出した動作速度が所定の動作速度よりも遅い場合とに、上記選択を維持する。これにより、常に適切な遅延時間を選択できる。
【0066】
また、他の実施形態は、上記電圧変換回路において、上記選択信号生成回路は、起動時に、上記遅延回路の出力端子のうち、最短遅延時間を示す端子を選択する。
【0067】
この実施形態では、上記選択信号生成回路は、起動時に、上記遅延回路の出力端子のうち、最短遅延時間を示す端子を選択するから、起動時に内部電源電圧を最大にして確実に動作させることができる。
【0068】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、ソース端子に第1の電源電圧が印加される第1導電型のMOSトランジスタと、ドレイン端子が上記第1導電型のMOSトランジスタのドレイン端子に接続され、ソース端子に第2の電源電圧が印加される第2導電型のMOSトランジスタとを有し、共通に接続されたドレイン端子から電圧を出力するスイッチ回路と、
入力されたパルス信号を所定時間分遅延させる遅延回路と、
上記遅延回路での遅延時間を設定する遅延時間制御回路と、
上記遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
上記遅延回路の出力信号から第1の制御信号および第2の制御信号を生成するスイッチタイミング制御回路と、
上記第1の制御信号の電圧レベルを上げ、その出力を上記第1導電型のMOSトランジスタのゲート端子に印加する第1の昇圧レベルシフタと、
上記第2の制御信号の電圧レベルを上げ、その出力を上記第2導電型のMOSトランジスタのゲート端子に印加する第2の昇圧レベルシフタと、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを備え、
上記平滑化回路によって平滑化された電圧を出力すると共に、
上記遅延回路と、上記遅延時間制御回路と、上記パルス信号生成回路と、上記スイッチタイミング制御回路の電源電圧として、上記平滑化電圧を印加する。
【0069】
この実施形態では、上記第1,第2の昇圧レベルシフタを備え、上記スイッチ回路を除き、遅延回路,遅延時間制御回路,パルス信号生成回路,スイッチタイミング制御回路を、上記平滑化回路の出力電圧で駆動するから、電圧変換回路自体の消費電力を大幅に削減できる。
【0070】
また、他の実施形態の半導体集積回路装置は、上記記載の電圧変換回路を備えている。
【0071】
この実施形態では、上記電圧変換回路を備えているから、出力電圧の可変範囲を内部回路の所望の電源電圧近傍に制限しつつも、電源電圧の高精度の可変幅を達成し、回路規模や消費電力を削減した半導体集積回路装置となる。
【0072】
【発明の実施の形態】
以下、この発明を図示の実施の形態によって詳細に説明する。
【0073】
〔第1の実施の形態〕
図1に、この発明による電圧変換回路の第1の実施形態の構成を示す。ここで、外部電源電圧をVdd、内部電源電圧をVintとする。
【0074】
この第1実施形態の電圧変換回路は、パルス信号生成回路101と、遅延回路102と、遅延時間制御回路103と、スイッチタイミング制御回路104と、スイッチ回路105と、フィルタ回路106とを備えている。
【0075】
パルス信号生成回路101は、遅延回路102に入力するパルス信号を生成する回路である。遅延回路102は、基本遅延回路107と、追加遅延回路108と、選択回路109とを備えている。
【0076】
基本遅延回路107は、入力信号に対して単位時間のN倍の遅延を行う回路である。
【0077】
また、追加遅延回路108は、基本遅延回路107の出力信号を入力とし、その入力信号に対して単位時間のM倍の遅延を行う一方、1単位時間からM単位時間までの単位時間の任意の整数倍の遅延時間の出力を取り出す端子を1つ以上備えている回路である。
【0078】
また、選択回路109は、遅延時間制御回路103から与えられた選択信号によって、基本遅延回路107の出力端子と追加遅延回路108の出力端子とから引き出された複数の遅延信号のうち、1つの遅延信号を選択して出力する回路である。
【0079】
遅延時間制御回路103は、遅延回路102の遅延時間を制御する信号を生成する回路であり、所望の内部電源電圧Vintが得られるように、パルス信号の遅延時間を設定する。
【0080】
次に、第1の実施形態の動作を説明する。パルス信号生成回路101で生成されたパルス信号は、遅延回路102に入力され、遅延回路102において遅延動作が開始する。
【0081】
一方、遅延時間制御回路103は、内部電源電圧Vintに応じて、パルス信号の遅延時間を設定するための選択信号を、遅延回路102に出力する。
【0082】
この遅延回路102では、遅延時間制御回路103から入力された制御信号に基づいて、基本遅延回路107の最終出力端子か、追加遅延回路108の複数の出力端子のいずれかを、選択回路109で選択し、遅延パルス信号をスイッチタイミング制御回路104へ出力する。
【0083】
このスイッチタイミング制御回路104は、入力された遅延パルス信号をスイッチ回路105のPMOSトランジスタM1およびNMOSトランジスタM2のそれぞれのゲート端子に入力する信号を生成する回路である。
【0084】
スイッチ回路105を構成するPMOSトランジスタM1のソース端子は外部電源Vddに、NMOSトランジスタM2のソース端子は接地GNDにそれぞれ接続されている。また、トランジスタM1およびM2のドレイン端子は、フィルタ回路106のインダクタンスL1の一方の端子に接続されている。このインダクタンスL1の他方の端子はキャパシタC1の一方の端子と接続され、キャパシタC1の他方の端子は接地GNDに接続されている。このフィルタ回路106は、LC回路による低域通過フィルタ(LPF)である。
【0085】
ここでは、LPF(ローパスフィルタ)としてLC回路を用いているが、もちろん、RC回路等どのような構成でも構わない。
【0086】
スイッチタイミング制御回路104から入力されたパルス信号によって、PMOSトランジスタM1およびNMOSトランジスタM2は、交互にオンオフ動作を行い、その出力をフィルタ回路106で平滑化して、所望の内部電源電圧Vintを得る。
【0087】
デューティ比を制御する方法としては、一般に、従来技術として示した特開平10−242831などで開示されているように、パルス周期を一定としてパルス幅を可変とする方法が用いられている。この実施形態では、パルス幅を一定としてパルス周期を可変とする方法を採用した。この実施形態は、パルス間の遅延時間を増減することによって、パルス周期を変化させて、デューティ比を変えるように構成されている。
【0088】
次に、図2を参照して、遅延回路102の動作を説明する。図2(A)に、遅延回路102の出力パルス信号DOの波形例を示す。ここで、パルスP0,P1,P2の各パルス幅を単位時間1とする。図2(A)は、遅延時間制御回路103からの制御信号によって、遅延回路102の遅延時間が最大となる出力端子(すなわち、追加遅延回路108の最終段の出力)を選択回路109が選択する場合の波形を示している。
【0089】
入力パルスをP0とすると、入力パルスP0は、基本遅延回路107でN単位時間だけ遅延された後、追加遅延回路108でM単位時間だけ遅延されて、パルスP1として出力される。
【0090】
以下同様に、パルスが、(N+M)単位時間だけ遅延されるとすると、図2(A)で示されているように、パルス周期は(N+M)となる。パルス幅は1であるので、デューティ比は、1/(N+M)となり、内部電源電圧Vintは、
Vint=(1/(N+M))・Vdd
となる。
【0091】
より具体的な例を、図2(B)〜(D)に示す。図2(B)は、遅延時間制御回路103からの制御信号によって、基本遅延回路107の出力を遅延回路102の出力として選択する場合の出力パルス信号DOのパルス波形を示している。この場合、遅延回路102での合計遅延時間は、N単位時間となるので、デューティ比は、(1/N)となる。
【0092】
また、図2(C)は、遅延時間制御回路103からの制御信号によって、追加遅延回路108の1単位時間遅延相当での出力を遅延回路102の出力として選択する場合の出力パルス信号DOのパルス波形を示している。この場合、遅延回路102での合計遅延時間は、(N+1)となるので、デューティ比は、1/(N+1)となる。
【0093】
また、図2(D)は、遅延時間制御回路103からの制御信号によって、選択回路109が、追加遅延回路108の2単位時間遅延相当での出力を、遅延回路102の出力として選択する場合の出力パルス信号DOのパルス波形を示している。この場合、遅延回路102での合計遅延時間は(N+2)となるので、デューティ比は、1/(N+2)となる。例えば、N=5で、電源電圧Vddが3Vであるとすると、図2(B)の波形では、デューティ比が1/5となるので、内部電源電圧Vintが0.6Vとなる。同様に、図2(C)の波形では、デューティ比は1/6となり、内部電源電圧Vintは0.5Vとなり、図2(D)の波形では、デューティ比は1/7となり、内部電源電圧Vintは0.43Vとなる。
【0094】
次に、図3に、上記パルス信号生成回路101および遅延回路102の具体的な構成例を示す。この実施形態では、単位時間分だけ遅延させる回路の具体例として、D−フリップフロップ回路Dを用いているが、もちろん、どのようなフリップフロップ回路(または、遅延回路)でもかまわない。
【0095】
この図3には、基本遅延回路107の遅延段数N=5であり、追加遅延回路108の遅延段数M=5である回路を示す。すなわち、基本遅延回路107および追加遅延回路108は、それぞれフリップフロップDを5つだけ直列に接続したシフトレジスタ構成を採る。
【0096】
また、基本遅延回路107を構成する5つのフリップフロップDの各出力を入力側からDM4,DM3,DM2,DM1およびD0とし、追加遅延回路108を構成する5つのフリップフロップDの各出力を入力側からD1,D2,D3,D4,D5とする。
【0097】
また、パルス信号生成回路101は、多入力NOR回路NOR1と、2入力OR回路OR1とからなる。多入力NOR回路NOR1は、起動時に初期パルスを生成するために、遅延回路102から取り出したDM4〜DM1およびD0〜D5を入力とする。また、2入力OR回路OR1は、遅延回路102からのパルス信号出力D0と前述の多入力NOR回路の出力を入力とする。
【0098】
上記多入力NOR回路NOR1は、起動時にリセットされた各フリップフロップDの出力DM4〜DM1およびD0〜D5から初期パルス信号を生成するものである。この多入力NOR回路NOR1は、入力となるDM4〜DM1およびD0〜D5がすべて“0”になると、出力が“1”となる。また、動作時には、上記DM4〜DM1およびD0〜D5のいずれかが“1”であるので、多入力NOR回路NOR1の出力は“0”となる。なお、リセット信号については図示していない。
【0099】
一方、2入力OR回路OR1は、多入力NOR回路NOR1の出力と遅延回路102の出力D0の論理和を出力する。この2入力OR回路OR1は、起動時には、多入力NOR回路NOR1で生成された“1”のパルス信号を出力し、動作時には、遅延回路102の出力D0の“1”のパルス信号を出力する。
【0100】
また、選択回路109は、遅延時間制御回路103から受け取った制御信号によって、基本遅延回路107の最終出力であるD0と、追加遅延回路108の各フリップフロップの出力D1〜D5との中から選択した信号を、パルス信号DOとして出力する。
【0101】
また、内部クロック信号ICLKは、遅延回路102(すなわち、基本遅延回路107および追加遅延回路108)を構成するシフトレジスタを駆動するクロック信号である。この内部クロック信号ICLKとしては、集積回路の外部から与えられた信号,外部クロック信号を分周することによって得た信号,集積回路の内部の発振回路で生成された信号等を採用でき、その他どのような手段で生成された信号でもよい。
【0102】
この遅延回路102から出力されるパルス信号DOのデューティ比は、選択回路109によって、フリップフロップ出力D0が選択された場合は1/5となる。また、選択回路109によって出力D1が選択された場合はデューティ比は1/6となり、出力D2が選択された場合にはデューティ比が1/7となる。また、選択回路109によって出力D3が選択された場合は、デューティ比1/8となり、D4が選択された場合はデューティ比1/9、D5が選択された場合はデューティ比1/10となる。
【0103】
ここで、電源電圧Vddを3Vとすると、フリップフロップ出力D0が選択された場合は、内部電源電圧Vintは0.6Vとなり、出力D1が選択された場合は、内部電源電圧Vintは0.5Vとなる。また、出力D2が選択された場合は、内部電源電圧Vintは0.43Vとなり、出力D3が選択された場合は、内部電源電圧Vintは0.38V、出力D4が選択された場合は内部電源電圧Vintは0.33V、D5が選択された場合は0.3Vとなる。このように、遅延回路102の出力端子を選択することによって、内部電源電圧Vintの平均可変幅は60mVとなる。
【0104】
次に、図4に、上記選択回路109の具体的構成例を示す。この選択回路109は、遅延回路107,108からの出力D0〜D5(基本遅延回路107の出力D0と追加遅延回路108の出力D1〜D5)を、それらに1対1に対応した遅延時間制御回路103からの選択信号S0〜S5によって選択する回路である。ここで、選択信号S0〜S5は、追加遅延回路108にパルス信号が流れている時間帯には変化することが無いように制御されている。
【0105】
このように、この実施形態による電圧変換回路の出力電圧(すなわち、内部電源電圧Vint)の可変範囲は、遅延時間が最短となる基本遅延回路107の遅延時間から、遅延時間が最長となる基本遅延回路107および追加遅延回路108の全遅延時間までになる。一方、内部電源電圧Vintの可変幅(可変きざみ)は、出力端子間の遅延時間によって設定される。
【0106】
また、この実施形態では、基本遅延回路107および追加遅延回路108をフリップフロップ回路で構成することによって、遅延回路102を容易に構成できる。また、この実施形態では、従来技術における、パルス幅を変化させるのに用いる高速カウンタなどの制御回路を必要としないので、電圧変換回路自体の消費電力の削減が図れる。
【0107】
〔第2の実施の形態〕
次に、この発明の電圧変換回路の第2実施形態を説明する。図5に、この第2実施形態のパルス信号生成回路201と遅延回路202と遅延時間制御回路203を示す。
【0108】
この第2実施形態は、図3に示した第1実施形態での遅延回路102を改良した遅延回路202を備えた点が第1実施形態と異なる。より詳しくは、この第2実施形態は、追加遅延回路108に替えて、追加遅延回路208を備えた点だけが、前述の第1実施形態と異なる。この第2実施形態では、基本遅延回路207の遅延段数Nを5とし、追加遅延回路208の遅延段数Mを5とした。
【0109】
この遅延回路202は、N個のフリップフロップDを接続したシフトレジスタで構成された基本遅延回路207と、フリップフロップDNとフリップフロップDを交互に接続したM個のシフトレジスタで構成された追加遅延回路208と、選択回路209とからなる。ここで、フリップフロップDNは、内部クロック信号ICLKに対するネガティブエッジトリガフリップフロップである。
【0110】
また、基本遅延回路207を構成する5つのフリップフロップDの各出力を入力側からDM4,DM3,DM2,DM1,D0とし、追加遅延回路208を構成するフリップフロップD,DNの各出力を入力側からD1,D2,D3,D4,D5とする。
【0111】
内部クロック信号ICLKは、遅延回路202(すなわち、基本遅延回路207,追加遅延回路208)を構成するシフトレジスタを駆動するクロック信号である。この内部クロック信号ICLKは、集積回路の外部から与えられた信号,外部クロック信号を分周することによって得た信号,集積回路の内部の発振回路で生成された信号などでもよく、どのような手段で生成された信号でもよい。
【0112】
また、パルス信号生成回路201は、前述したパルス信号生成回路101と同様の構成であり、選択回路209も、前述した選択回路109を用いることができる。
【0113】
この第2実施形態の追加遅延回路208は、第1実施形態の追加遅延回路108とは異なり、奇数番目の3個のフリップフロップDをフリップフロップDNに置換している。したがって、追加遅延回路208の各フリップフロップのクロック位相が、交互に180度異なっている。なお、フリップフロップDNに替えて、逆相クロックで駆動するフリップフロップDを用いても同様の結果が得られる。
【0114】
この第2実施形態では、追加遅延回路208の出力D1〜D5は、前段のフリップフロップ出力D0〜D4を、それぞれ、内部クロック信号ICLKの半周期分だけ遅延したパルス信号となる。
【0115】
その結果、選択回路209によってフリップフロップ出力D0が選択された場合は、遅延回路202から出力されるパルス信号DOのデューティ比は1/5となり、フリップフロップ出力D1が選択された場合は1/5.5となる。また、フリップフロップ出力D2が選択された場合は、デューティ比は1/6となり、出力D3が選択された場合はデューティ比は1/6.5となる。また、出力D4が選択された場合は、デューティ比は1/7となり、出力D5が選択された場合は、デューティ比は1/7.5となる。
【0116】
ここで、電源電圧Vddが3Vの場合、内部電源電圧Vintは、フリップフロップ出力D0,D1,D2,D3,D4,D5が選択されたときに、それぞれ、0.6V,0.5V,0.46V,0.43V,0.4Vとなる。したがって、遅延回路202の出力端子の選択による内部電源電圧Vintの平均可変幅(可変きざみ)は40mVとなる。つまり、この第2実施形態では、この平均可変幅は、第1実施形態における平均可変幅に比べて小さい値となる。
【0117】
この第2実施形態では、第1実施形態の追加遅延回路108の一部のフリップフロップDをフリップフロップDNに置換えるという僅かな回路の修正によって、基本遅延回路207の出力および追加遅延回路208の各出力間の遅延時間幅を小さくし、内部電源電圧Vintの可変幅を小さくした。すなわち、内部電源電圧Vintの可変精度を高めることができる。もちろん、この第2実施形態は、第1実施形態からの上記修正によって、回路規模および消費電力の削減という利点を損なうことは無い。
【0118】
〔第3の実施の形態〕
次に、図6に、この発明の電圧変換回路の第3の実施形態の構成を示す。この第3実施形態の電圧変換回路は、パルス信号生成回路301と、遅延回路302と、遅延時間制御回路303と、スイッチタイミング制御回路304と、スイッチ回路305と、フィルタ回路306とを備えている。
【0119】
上記パルス信号生成回路301は、遅延回路302に入力するパルス信号を生成する。また、遅延回路302は、基本遅延回路307と、追加遅延回路308と、選択回路309とを備えている。
【0120】
上記基本遅延回路307は、入力信号に対して単位時間のN倍の遅延を行う。また、追加遅延回路308は、基本遅延回路307の出力信号を入力とし、その入力信号に対して単位時間のM倍の遅延を行う。この追加遅延回路308は、1単位時間からM単位時間までの単位時間の任意の整数倍の遅延時間の出力を取り出す端子を1つ以上備えている。
【0121】
上記選択回路309は、第1の選択回路310と、第2の選択回路311と、任意時間遅延素子312とを備えている。第1の選択回路310は、遅延時間制御回路303から与えられた第1の選択信号によって、基本遅延回路307の出力端子と追加遅延回路308の出力端子とから引き出された複数の遅延信号のうち、1つの遅延信号を選択して出力する。
【0122】
また、第2の選択回路311は、遅延時間制御回路303から与えられた第2の選択信号によって、第1の選択回路の出力信号と任意時間遅延素子312の出力信号のうち、1つの信号を選択して出力する。
【0123】
また、任意時間遅延素子312は、第1の選択回路310の出力信号を入力とし、外部からの制御信号によって設定された(もしくは、内部で予め設定された)時間の遅延を行う。また、遅延時間制御回路303は、遅延回路302の遅延時間を制御する信号を生成し、内部回路が安定に動作するためのパルス信号の遅延時間を設定する。
【0124】
次に、この第3実施形態の動作を説明する。まず、パルス信号生成回路301で生成されたパルス信号は、遅延回路302に入力され、遅延回路302において遅延動作が開始する。一方、遅延時間制御回路303は、内部回路の動作状態に応じて、パルス信号の遅延時間を設定し、遅延回路302に第1の選択信号および第2の選択信号を出力する。
【0125】
遅延回路302は、遅延時間制御回路303から入力された制御信号に基づいて、基本遅延回路307の最終出力端子か、追加遅延回路308の複数の出力端子のいずれかを、第1の選択回路310によって選択する。その後、第2の選択回路311によって、任意時間遅延素子312の出力信号と、第1の選択回路310の出力信号を選択し、その出力信号をスイッチタイミング制御回路304へ出力する。
【0126】
スイッチタイミング制御回路304は、入力された遅延パルス信号をスイッチ回路305のPMOSトランジスタM3およびNMOSトランジスタM4のそれぞれのゲート端子に入力する信号を生成する。このスイッチ回路305を構成するPMOSトランジスタM3のソース端子は外部電源Vddに接続され、NMOSトランジスタM4のソース端子は接地GNDに接続されている。また、トランジスタM3およびM4のドレイン端子は、フィルタ回路306のインダクタンスL2の一方の端子に接続されている。このインダクタンスL2の他方の端子はキャパシタC2の一方の端子と接続され、キャパシタC2の他方の端子は接地GNDに接続されている。このフィルタ回路306は、LC回路による低域通過フィルタ(LPF)である。なお、ここでは、LPF(ローパスフィルタ)としてLC回路を用いているが、もちろん、RC回路等どのような構成でも構わない。
【0127】
スイッチタイミング制御回路304から入力されたパルス信号によって、PMOSトランジスタM3およびNMOSトランジスタM4は、交互にオンオフ動作して、その出力はフィルタ回路306によって平滑化されて、所望の内部電源電圧Vintとなる。
【0128】
このように、遅延回路309内に任意時間遅延素子312を設け、任意時間遅延素子312の遅延時間を制御することによって、遅延回路309の遅延時間を制御可能となる。これにより、この第3実施形態によれば、第2実施形態における内部電源電圧Vintの可変精度と同等、あるいは、それを上回る可変精度を有する電圧変換回路を得ることができる。
【0129】
次に、図7に、パルス信号生成回路301および遅延回路302の具体的な構成例を示す。ここで、基本遅延回路307の遅延段数Nを5とし、追加遅延回路308の遅延段数Mを2とした。この遅延回路302は、N個のフリップフロップDを接続したシフトレジスタで構成された基本遅延回路307と、M個のフリップフロップDを接続したシフトレジスタで構成された追加遅延回路308と、選択回路309とからなる。
【0130】
この基本遅延回路307を構成する5つのフリップフロップDの各出力を入力側からDM4,DM3,DM2,DM1,D0とし、追加遅延回路308を構成する2つのフリップフロップDの各出力を入力側からD2,D4とする。また、選択回路309は、第1の選択回路310と、第2の選択回路311と、ネガティブエッジトリガのフリップフロップDNとからなる。
【0131】
内部クロック信号ICLKは、遅延回路302(すなわち、基本遅延回路307と追加遅延回路308)を構成するシフトレジスタを駆動するクロック信号である。この内部クロック信号ICLKは、集積回路の外部から与えられた信号でもよく、外部クロック信号を分周することによって得た信号や集積回路の内部の発振回路で生成された信号等でもよく、どのような手段で生成された信号でもよい。
【0132】
この第3実施形態では、任意時間遅延素子312としてフリップフロップDNを用いているが、もちろん、遅延素子として、どのような回路を用いても構わない。
【0133】
第1の選択回路310は、第1の選択信号S0,S2,S4によって、遅延回路302の出力D0,D2,D4のいずれかを選択する。
【0134】
次に、任意時間遅延素子312(フリップフロップDN)は、第1の選択回路310で選択されたパルス信号に対して、内部クロック信号ICLKの半周期分の遅延動作を行う。すなわち、このフリップフロップDNの出力信号は、前述の第2実施形態における、出力D0に対する出力D1,出力D2に対する出力D3,出力D4に対する出力D5と同等のパルス信号となる。
【0135】
そして、第2の選択回路311は、第2の選択信号Soddによって、第1の選択回路310の出力信号と、その出力をフリップフロップDNで半周期遅延した信号のいずれかを選択する。
【0136】
上記遅延時間制御回路303は、出力D0,D2,D4のいずれかを選択する第1の選択信号S0,S2,S4と、出力D0,D2,D4の代わりに、半周期遅延した信号D1,D3,D5を選択する第2の選択信号Soddを出力する。例えば、遅延回路302の出力としてD3を選択したい場合、遅延時間制御回路303は、第1の選択信号として、選択信号S0,S2,S4のうちの信号S2のみを“H”とし、かつ、第2の選択信号Soddも“H”とする。
【0137】
次に、図8に、選択回路309、特に、第1の選択回路310の具体的構成例を示す。この第1の選択回路310は、(遅延回路302)基本遅延回路307,追加遅延回路308を構成するシフトレジスタからの出力D0,D2,D4(すなわち、基本遅延回路307の出力D0と追加遅延回路308の出力D2,D4)を、それらに1対1に対応した遅延時間制御回路303からの第1の選択信号S0,S2,S4によって選択する。その後、第2の選択回路311によって、内部クロック信号ICLKの半周期遅延の追加の有無を第2の選択信号Soddによって選択する。
【0138】
ここで、遅延時間制御回路303は、追加遅延回路308にパルス信号が流れている時間帯には、第1の選択信号S0,S2,S4および第2の選択信号Soddが変化することが無いように制御されている。
【0139】
上述のように、この第3実施形態における内部電源電圧Vintの可変精度は、第2実施形態で示した内部電源電圧Vintの可変精度と同等となる。また、この第3実施形態の構成を採ることによって、第2実施形態に比べて、フリップフロップの個数を削減できる。すなわち、図7に示したように、基本遅延回路307が単位時間のN=5倍の遅延を行い,追加遅延回路308が単位時間のM=2倍の遅延を行う場合では、フリップフロップの個数を10個から8個に削減できる。したがって、遅延回路の回路規模および消費電力を削減できる。
【0140】
また、この第3実施形態では、パルス信号生成回路301は、前述したパルス信号生成回路101と同様の構成を採るが、遅延回路302のフリップフロップの段数が減るので、多入力NOR回路NOR1の入力端子数が減り、これによっても回路の削減を図れる。
【0141】
なお、この第3実施形態では、図7に示す遅延回路302を採用したが、この遅延回路302に替えて、図9に示す遅延回路402を備えてもよい。この遅延回路402は、追加遅延回路408の構成が図7の追加遅延回路308と異なる。すなわち、この追加遅延回路408は、1番目のDフリップフロップの入力側にアンド回路AND1が接続され、このアンド回路AND1の入力側に基本遅延回路407の最終段の出力と、オア回路OR2が接続されている。このオア回路OR2には、遅延時間制御回路403の選択信号S2とS4が入力される。さらに、上記1番目のDフリップフロップと2番目のDフリップフロップとの間にアンド回路AND2が接続されており、このアンド回路2に上記選択信号S4が入力されるようになっている。上記構成の他は、図9に示した構成は、図7に示した構成と同じである(但し、符号番号が300番台から400番台になっている)。この図9に示す構成によれば、遅延時間制御回路403が選択信号S2を“H”としない限り、アンド回路AND1が“H”を出力せず、選択信号S2,S4の両方を“H”としない限り、アンド回路AND2が“H”を出力しない。したがって、遅延時間制御回路403の選択信号S0,S2,S4による出力信号D0,D2,D4の選択をより確実に行える。
【0142】
〔スイッチタイミング制御回路〕
次に、図10,図11,図12を参照して、この発明の電圧変換回路の上記第1,第2,第3実施形態における、スイッチタイミング制御回路104をより具体的に説明する。図10に、スイッチタイミング制御回路104の具体的構成を示し、図11および図12に、スイッチタイミング制御回路104の信号波形を示す。
【0143】
このスイッチタイミング制御回路104は、2つのフリップフロップ回路Da,Dbと、インバータ回路INV1とNOR回路NOR1とからなる。
【0144】
ここで、内部クロック信号ICLK2は、前述した遅延回路102を駆動する内部クロック信号ICLKの倍速クロック信号である。
【0145】
内部クロック信号ICLKは、遅延回路102(すなわち、基本遅延回路107および追加遅延回路108)を構成するシフトレジスタを駆動するクロック信号である。この内部クロック信号ICLKとしては、集積回路の外部から与えられた信号,外部クロック信号を分周することによって得た信号,集積回路の内部の発振回路で生成された信号などを採用でき、どのような手段で生成された信号でもよい。
【0146】
このスイッチタイミング制御回路104は、内部クロック信号ICLKに同期したパルス信号DOを入力信号とし、このパルス信号DOをフリップフロップDaによって倍速クロック信号ICLK2の1周期分の遅延を行う。そしてこの回路104は、フリップフロップDaの出力信号をインバータ回路INV1によって論理否定した信号φ1を、スイッチ回路105のPMOSトランジスタM1のゲート端子に出力する。
【0147】
同時に、フリップフロップDaの出力信号は、フリップフロップDbによって、倍速クロック信号ICLK2の1周期分だけ遅延され、その出力信号とパルス信号DOとをNOR回路NOR1によってNOR演算される。この演算出力φ2は、スイッチ回路105のNMOSトランジスタM2のゲート端子に出力される。
【0148】
図11に、上記パルス信号DOが、内部クロック信号ICLKのポジティブエッジに同期している場合の各パルス信号の波形を示す。また、図12に、パルス信号DOが内部クロック信号ICLKのネガティブエッジに同期している場合の各パルス信号の波形を示す。
【0149】
この倍速クロック信号ICLK2を用いることによって、パルス信号DOが内部クロック信号ICLKの立上り,立下りのどちらのエッジに同期している場合にも、パルス信号DOに対して、出力信号φ1とφ2を、内部クロック信号ICLKの半周期分(つまり倍速クロック信号ICLK2の1周期分)だけずらすことが可能となる。
【0150】
このとき、スイッチ回路105のトランジスタM1,M2は、同時にオンすることが無い。その理由を、図11を用いて説明する。
【0151】
PMOSトランジスタM1がオンするのは、ゲート入力信号φ1が“L”の時であるので、PMOSトランジスタM1がオンするのは、期間S2のみである。一方、NMOSトランジスタM2がオンするのはゲート入力信号φ2が“Hの時であるので、NMOSトランジスタM2がオンするのは、期間S0と期間S0’のみである。また、期間S1,S1’においては、両方のトランジスタM1,M2がオフになっている。
【0152】
このように、PMOSトランジスタM1がオンする期間とNMOSトランジスタM2がオンする期間の間に、両方のトランジスタM1,M2がオフする期間S1,S1’を設けた。これによって、トランジスタM1,M2が両方ともオンする期間を無くして、スイッチ回路105に貫通電流が流れることを防止でき、余分な電力消費を抑えることができる。
【0153】
なお、図10では、スイッチタイミング制御回路104に遅延回路102を接続したが、遅延回路202,302のいずれを接続した場合でも、同様に、貫通電流を無くして、余分な電力消費を抑えることができる。
【0154】
また、上記図10のスイッチタイミング制御回路104では、遅延回路として倍速クロック信号ICLK2で駆動するフリップフロップDa,Dbを用いたが、入力された信号を遅延させる機能を有する回路であればどのような回路でも構わない。
【0155】
〔遅延時間制御回路〕
次に、図13を参照して、この発明の上記第1,第2,第3実施形態の電圧変換回路における、遅延時間制御回路103をより具体的に説明する。図13に、遅延時間制御回路103の基本構成を示す。遅延時間制御回路103は、レプリカ回路501と、選択信号生成回路502とを備えている。このレプリカ回路501は、動作状態検出パルス生成回路511と、クリティカルパス回路512と、ラッチ回路513とを備えている。
【0156】
このレプリカ回路501は、動作状態検出パルス生成回路511で生成したパルス信号をクリティカルパス回路512に入力し、クリティカルパス回路512から出力されたパルス信号をラッチ回路513でラッチし、その出力信号を動作状態信号として選択信号生成回路502に送出する。
【0157】
動作状態検出パルス生成回路511は、後述するクリティカルパス回路512に入力するパルス信号を生成する回路であり、内部回路を駆動する所望の動作クロック信号からパルス信号を生成する。
【0158】
上記クリティカルパス回路512は、内部回路のクリティカルパス(すなわち、信号の遅延が最も大きいと考えられるパス回路)と同等の遅延を行う回路であり、プロセスばらつきや動作環境変化に対応するために、内部回路と同一のプロセス技術を用いて作製される。そのため、クリティカルパス回路512の電源電圧としては、フィルタ回路106の出力電圧Vintが印加される。つまり、クリティカルパス回路512は、上記内部回路の電源電圧Vintをモニタするものであり、その出力信号は、内部回路の動作状態を示す。
【0159】
なお、クリティカルパス回路512で用いる回路としては、インバータ回路を複数個だけ直列接続した、いわゆるインバータチェーンが好適であるが、インバータ回路の代わりにNAND回路やNOR回路を用いても構わない。もちろん、遅延時間制御回路203,303のいずれも、上記遅延時間制御回路103と全く同一の構成である。
【0160】
〔レプリカ回路〕
次に、図14を参照して、レプリカ回路501の具体的構成を説明する。
【0161】
一般に、レプリカ回路は、クリティカルパス回路が所望の時間(すなわち、動作周波数の1周期間)内に、パルス信号を出力できるか否かをモニタし、パルス信号を検出できれば「動作可能(OK)」を示す信号を出力し、検出できなければ「動作不可(NG)」を示す信号を出力する。
【0162】
この発明の実施形態では、より最適な制御を目指すために、クリティカルパス回路512の動作速度が速すぎる状態である「速度超過(Fast)」と、僅かな環境変化で動作時に「NG」が出力される可能性があると判断される状態である「危険(Warn)」の検出を追加し、OK,NG,Fast,Warnの4状態を検出することとした。
【0163】
上記の4つの動作状態の検出を行うために、遅延時間を1としたクリティカルパス回路512を、前半クリティカルパス回路516と後半クリティカルパス回路517の2つに分割し、それぞれの遅延時間を(0.5+α)と(0.5−α)とした。つまり、前半クリティカルパス回路516の遅延時間が後半クリティカルパス回路517の遅延時間よりも若干長くなるように分割した。
【0164】
このレプリカ回路501は、遅延回路102の出力を選択する直前の動作状態を検出すればよいので、レプリカ回路501の外部から与えられたイネーブル信号Enableがオンの時に動作させる。また、動作状態検出パルス生成回路511も、イネーブル信号Enableがオンの時に動作させればよい。
【0165】
図14に、動作状態検出パルス生成回路511の信号波形を示す。この信号波形は、内部回路の動作クロック信号ECLKの16周期間だけ、イネーブル信号Enableがオンしている状態を示している。パルス生成回路511の分周回路518は、1/8分周を行う。この分周回路518は、イネーブル信号Enableがオンしている期間のうち、以下で述べるパルス生成を1回に限定するために用いている。この分周回路518によって、不要なレプリカ回路の動作を抑えることができる。
【0166】
動作状態検出パルス生成回路511は、図14に示すように、内部回路の動作クロック信号ECLKを1/8分周した信号N1を、内部回路の動作クロック信号ECLKで駆動するネガティブエッジトリガフリップフロップDNと、内部回路の動作クロック信号ECLKで駆動するポジティブエッジトリガフリップフロップDにそれぞれ入力する。図15に示すように、フリップフロップDNの出力N2は、信号N1に対して動作クロック信号ECLKの半周期分だけ遅延した信号であり、フリップフロップDの出力N3は、信号N1に対して動作クロック信号ECLKの1周期分だけ遅延した信号である。
【0167】
図15に示すように、信号N2の論理否定信号と、信号N1との論理積信号は、内部回路の動作クロック信号ECLKの半周期分のパルス幅を有するパルス信号EV1となる。また、信号N3の論理否定信号と、信号N1との論理積信号は、内部回路の動作クロック信号ECLKの1周期分に相当するパルス幅を有するパルス信号EV2となる。
【0168】
このように生成したパルス信号EV1を、降圧レベルシフタ514aを介してクリティカルパス回路512に入力する。また、パルス信号EV1とパルス信号EV2は、それぞれ、前半クリティカルパス回路516および後半クリティカルパス回路517の出力を昇圧レベルシフタ515aと515bで昇圧した信号RAおよびRBをラッチする信号として用いる。
【0169】
最終的に、レプリカ回路501は、ラッチ回路513aで、信号RAをパルス信号EV1のネガティブエッジでラッチした信号LAと、ラッチ回路513bで、信号RBをパルス信号EV2のネガティブエッジでラッチした信号LBを、選択信号生成回路502に出力する。
【0170】
上述の構成例では、クリティカルパス回路512は、図13に示すように、内部電源電圧Vintで駆動される回路であるので、それらの入出力信号のHレベルはVintである。そこで、クリティカルパス回路512の電圧レベルを、動作状態検出パルス生成回路511やラッチ回路513の電圧レベルと一致させるために、クリティカルパス回路512の入力に降圧を行うレベルシフタ514aを接続し、クリティカルパス回路512の出力に昇圧を行うレベルシフタ515a,515bを配置している。
【0171】
次に、図15に、レプリカ回路501における各動作状態の検出時の信号波形を示す。
【0172】
▲1▼ Pattern1:「速度超過(Fast)」の場合、この場合、前半クリティカルパス回路516の出力を昇圧した信号RAが、ラッチ回路513aで、パルス信号EV1の立下りエッジによって“H”レベルにラッチされる。また、後半クリティカルパス回路517の出力を昇圧した信号RBが、ラッチ回路513bで、パルス信号EV2の立下りエッジによって“L”レベルにラッチされる。この場合、クリティカルパス回路512は、動作クロック信号ECLKの半周期分だけ遅延するだけである。したがって、クリティカルパス回路512は、充分過ぎるほど高速に動作している。この状態を、「Fast」と判断する。このとき、レプリカ回路501の出力LA,LBは、それぞれ“H”,“L”となる。
【0173】
▲2▼ Pattern2:「動作可能(OK)」の場合、この場合、前半クリティカルパス回路516の出力を昇圧した信号RAが、ラッチ回路513aで、パルス信号EV1の立下りエッジによって“H”レベルにラッチされる。また、後半クリティカルパス回路517の出力を昇圧した信号RBが、ラッチ回路513bで、パルス信号EV2の立下りエッジによって“H”レベルにラッチされる。この場合、前半クリティカルパス回路516が、動作クロック信号ECLKの半周期分以内の遅延時間で動作し、また、全体のクリティカルパス回路512も、動作クロック信号ECLKの半周期分より長く、かつ、動作クロック信号ECLKの1周期分よりも短い遅延時間で動作している。この状態を、「動作可能(OK)」と判断する。このとき、レプリカ回路501の出力LA,LBは、それぞれ、“H”,“H”となる。
【0174】
▲3▼ Pattern3:「危険(Warn)」の場合、この場合、前半クリティカルパス回路516の出力を昇圧した信号RAが、ラッチ回路513aで、パルス信号EV1の立下りエッジによって“L”レベルにラッチされる。また、後半クリティカルパス回路517の出力を昇圧した信号RBが、ラッチ回路513bで、パルス信号EV2の立下りエッジによって“H”レベルにラッチされる。この場合、前半クリティカルパス回路516の遅延時間が動作クロック信号ECLKの半周期分以内には収まらないが、全体のクリティカルパス回路512は、動作クロック信号ECLKの1周期分よりも短い遅延時間で動作している。この状態は、図14からも明らかなように、動作マージンに余裕が無い状態であり、わずかな環境変化等によって動作しなくなる可能性が高いので、この状態を「Warn」と判断する。このとき、レプリカ回路501の出力LA,LBは、それぞれ、“L”,“H“となる。
【0175】
▲4▼ Pattern4:「動作不可(NG)」の場合、この場合、前半クリティカルパス回路516の出力を昇圧した信号RAが、ラッチ回路513aで、パルス信号EV1の立下りエッジによって“L”レベルにラッチされる。また、後半クリティカルパス回路517の出力を昇圧した信号RBが、ラッチ回路513bで、パルス信号EV2の立下りエッジによって“L”レベルにラッチされる。この場合、クリティカルパス回路512によって、入力パルスEV1の遅延時間が動作クロック信号の1周期分を越えるので、内部回路が動作しない可能性が極めて高い。この状態を「動作不可(NG)」と判断する。このとき、レプリカ回路501の出力LA,LBは、それぞれ、“L”,“L“となる。
【0176】
以上の▲1▼,▲2▼,▲3▼,▲4▼のように、レプリカ回路501の出力LA,LBの組合せによって、4つの動作状態「Fast」,「OK」,「Warn」,「NG」を表すことができる。すなわち、図17に示す表のように、レプリカ回路501の出力LA,LBが、“L”,“L”のときに動作状態「NG」であり、出力LA,LBが、“L”,“H”のときに動作状態「Warn」である。また、出力LA,LBが、“H”,“L”のときに動作状態「Fast」であり、“H”,“H”のときに動作状態「OK」である。
【0177】
次に、図13に示す遅延時間制御回路103の選択信号生成回路502は、レプリカ回路501の出力LA,LBに基づいて、遅延回路102の出力を選択する選択信号を生成する。例えば、上記信号LA,LBが動作状態Fastを示す場合、内部電源電圧を1段下げる、すなわち、遅延時間を1段長くするような選択信号を生成する。また、上記信号LA,LBが動作状態OKを示す場合は、内部電源電圧を維持する、すなわち、遅延時間を維持するような選択信号を生成する。また、信号LA,LBが、動作状態WarnおよびNGを示す場合は、内部電源電圧を1段上げる、すなわち、遅延時間を1段短くするような選択信号を生成する。
【0178】
ところで、この実施形態では、上述のように、遅延時間を増減させることによって、内部電源電圧Vintを変化させているが、遅延回路102の出力から出力パルス信号DOを選択する際に、その選択範囲をD0〜D5に限定しているので、次のような場合、例外処理を必要とする。
【0179】
(1) 前回選択した出力パルス信号DOが、遅延回路102の出力D0を選択している場合に、レプリカ回路501から遅延時間を1段短くする要求を受け取った場合。
【0180】
(2) 前回選択した出力パルス信号DOが、遅延回路102の出力D5を選択している場合に、レプリカ回路501から遅延時間を1段長くする要求を受け取った場合。
【0181】
上記(1)または(2)の条件が満たされた場合は、内部電源電圧を変えずに維持する必要(すなわち、遅延時間を維持するような選択信号を生成する必要)がある。以上の検討に基づいた選択信号生成回路502の具体的な構成例を、図18に示す。この選択信号生成回路502は、命令生成回路601と、アップダウンカウンタ602と、デコーダ回路603と、レジスタ604とを備えている。
【0182】
命令生成回路601は、レプリカ回路501の出力LA,LBと、選択信号S0,S5を入力とし、命令信号UP,STAY,DOWNを生成する回路であり、図19に示す真理値表を論理回路として実装することによって実現される。ここで、命令信号UPは、遅延時間を1段短くすることを要求する信号であり、命令信号STAYは遅延時間を維持することを要求する信号であり、命令信号DOWNは遅延時間を1段長くすることを要求する信号である。
【0183】
アップダウンカウンタ602は、命令生成回路601で生成された命令信号UP,STAY,DOWNと、前回の選択位置を示す数値を記憶したレジスタ604の出力信号CNTを入力として、新しい選択位置を示す数値を計算する。レジスタ604は、アップダウンカウンタ602の出力を一旦保持する回路であり、3個のフリップフロップDを用いて構成されている。レジスタ604の駆動クロックESCLKは、遅延回路の出力の選択が始まる前に立上るパルス信号である。また、レジスタ604の各フリップフロップDは、起動時に“L”にリセットされる(リセット信号線は図示せず)。
【0184】
ゆえに、起動時には、デコーダ回路603は選択信号S0を“H”にする。つまり、起動時の遅延回路102の出力としては、遅延時間が最小となる出力D0が選択される。その結果、内部電源電圧Vintとしては、その最大値が生成されることとなり、このことは、起動時に、内部回路が確実に動作することを保証する。
【0185】
このデコーダ回路603は、レジスタ604の出力信号CNTをデコードすることによって、選択信号S0〜S5を生成する。このとき、デコーダ回路603は、レジスタ604が保持する、10進数表記で“0”〜“5”を示す3ビット信号を、選択信号S0〜S5のそれぞれに対応する6ビット信号に変換する。
【0186】
図20に、上記アップダウンガウンタ602の具体的構成例を示す。このアップダウンカウンタ602は、エンコーダ回路610と、3ビットの加算器611とを備えている。図20において、HAは半加算器であり、FAは全加算器である。エンコーダ回路610は、命令生成回路601からの命令信号UP,STAY,DOWNを、10進数表記で“−1”〜“1”に変換する回路であり、図21に示した真理値表を論理回路で実装することによって実現できる。また、3ビット加算器611は、エンコーダ回路610の出力CF0〜CF2と、レジスタ604の出力CNTの加算を行う。
【0187】
なお、上記説明では、遅延回路102を用いた第1実施形態に関して説明したが、遅延回路202を用いた第2実施形態においても、同様な構成の選択信号生成回路によって選択信号S0〜S5を生成できる。さらには、遅延回路302を用いた第3実施形態においても、同様な構成の選択信号生成回路によって選択信号S0〜S5を生成できる。
【0188】
図7に示す第3実施形態の遅延回路302における、第1の選択信号S0,S2,S4は、レジスタ604の出力信号CNTの上位2ビットをデコードすることによって生成され、第2の選択信号Soddとしては、上記レジスタ604の出力信号CNTの最下位ビットを用いる。
【0189】
また、上記第1,第2または第3実施形態では、基本遅延段数NがN=5で、可変遅延段数MがM=5またはM=2の場合について述べたが、もちろん、基本遅延段数NがN≧1、可変遅延段数MがM≧1の場合に本発明を有効に適用できる。
【0190】
〔第4の実施の形態〕
次に、図22を参照して、この発明の電圧変換回路の第4実施形態を説明する。この第4実施形態の電圧変換回路は、パルス信号生成回路801と、遅延回路802と、遅延時間制御回路803と、スイッチタイミング制御回路804と、スイッチ回路805と、フィルタ回路806と、昇圧レベルシフタ515c,515dを備えている。
【0191】
上記パルス信号生成回路801と、遅延回路802,遅延時間制御回路803,スイッチタイミング制御回路804,スイッチ回路805と、フィルタ回路806は、それぞれ、前述の実施形態で述べたパルス信号生成回路101,201,301、遅延回路102,202,302、遅延時間制御回路103,203,303、スイッチタイミング制御回路104,スイッチ回路105,フィルタ回路106と同様の構成を採ることができる。
【0192】
上記の構成要素のうち、パルス信号生成回路801と、遅延回路802と、遅延時間制御回路803と、スイッチタイミング制御回路804は、その電源電圧として内部電源電圧Vintが印加される。スイッチタイミング制御回路804の出力φ1,φ2は、昇圧レベルシフタ515cおよび515dによって昇圧され、スイッチ回路805の各トランジスタM5,M6のゲート端子に入力される。
【0193】
一般に、集積回路の消費電力は電源電圧の2乗に比例するので、内部回路が0.5Vという低電源電圧で動作するような場合、内部回路の消費電力を大幅に削減できる。したがって、内部回路の低消費電力性を損なうことが無いように、電圧変換回路自体の消費電力も削減する必要がある。
【0194】
そこで、前述した第1〜第3実施形態で述べたようにレプリカ回路501のクリティカルパス回路512のみを内部電源電圧Vintで駆動するのではなく、電圧変換回路のスイッチ回路およびフィルタ回路を除く、すべての回路部分を内部電源電圧Vintで駆動することによって、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体としても、低消費電力となる。
【0195】
なお、この第4実施形態の構成を、前述した第1〜第3のどの実施形態に適用しても構わない。
【0196】
【発明の効果】
以上より明らかなように、この発明の電圧変換回路は、遅延回路がパルス信号生成回路からのパルス信号を遅延させる遅延時間を、遅延時間制御回路で制御することによって、出力電圧を所望の電源電圧の近傍に制御できる。
【0197】
また、一実施形態の電圧変換回路は、遅延回路の出力パルス信号を、遅延回路の基本遅延回路の出力信号および追加遅延回路の各出力信号から選択するという構成になっている。したがって、出力電圧の可変範囲を所望の電源電圧の近傍に制限することができ、制御回路の簡略化を図ることができる。その結果、従来技術と異なり、パルス幅を変化させるのに用いる高速カウンタなどが不必要になるので、電圧変換回路自体の消費電力削減を図れる。また、遅延回路の基本遅延回路の出力信号および追加遅延回路の各出力信号のそれぞれの遅延時間幅を短縮することによって、出力電圧の可変精度を高めることができる。
【0198】
また、他の実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を1個以上直列に接続したものであるから、遅延時間を容易に設計できる。
【0199】
また、一実施形態は、上記電圧変換回路において、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【0200】
また、他の実施形態は、上記電圧変換回路において、上記追加遅延回路におけるフリップフロップ回路のクロック位相を、交互に180度異なるようにすることで、追加遅延回路におけるフリップフロップ回路の各出力の遅延時間がクロック1周期分からクロック半周期分に減るから、遅延時間の可変幅を細かくすることができる。
【0201】
また、一実施形態の電圧変換回路は、上記遅延回路における選択回路を、第1の選択回路と第2の選択回路と任意時間遅延素子で構成し、任意時間遅延素子の遅延時間を制御することによって、遅延時間の可変幅を細かくすることができる。
【0202】
また、他の実施形態は、上記電圧変換回路において、上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を1個以上直列に接続したものであるから、遅延時間を容易に設計できる。
【0203】
また、一実施形態は、上記電圧変換回路において、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【0204】
また、他の実施形態の電圧変換回路は、上記電圧変換回路において、上記任意時間遅延素子としてフリップフロップ回路を用い、上記基本遅延回路および追加遅延回路を構成するフリップフロップ回路のクロック位相と180度異なるクロックで駆動させると、上記任意時間遅延素子の遅延時間はクロックの半周期分となり、遅延時間の可変幅を細かくすることができる。
【0205】
また、一実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する2つのMOSトランジスタが同時にオンすることが無いように、制御信号を出力するので、スイッチ回路に貫通電流が流れることを防止でき、スイッチ回路のスイッチ動作による余分な電力消費を無くすることができる。
【0206】
また、他の実施形態は、上記電圧変換回路において、上記スイッチタイミング制御回路の1段目の遅延素子の出力側から上記インバータ回路を経由して得た第1制御信号によってスイッチ回路の一方のMOSトランジスタをオンさせる期間を、1段目の遅延素子の入力側と2段目の遅延素子の出力側とから上記論理和の否定回路を経由して得た第2制御信号がスイッチ回路の他方のMOSトランジスタをオフさせる期間の内側にする。これにより、上記スイッチタイミング制御回路は、上記スイッチ回路を構成する2つのMOSトランジスタが同時にオンすることが無いから、スイッチ回路に貫通電流が流れることを防止でき、スイッチ回路のスイッチ動作による余分な電力消費を無くすることができる。
【0207】
また、一実施形態は、上記電圧変換回路において、上記基本遅延回路および追加遅延回路で用いる単位時間遅延素子としてフリップフロップ回路を用いることによって、上記遅延回路を容易に構成できる。
【0208】
また、他の実施形態は、上記電圧変換回路において、動作速度模擬検出回路で、集積回路の動作速度を模擬的に検出し、この検出した動作速度の遅速に応じて、選択信号生成回路が遅延回路の遅延時間を短縮,延長させるから、プロセスばらつきや環境変動に応じて、適切な内部電源電圧を供給できる。
【0209】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、動作速度模擬検出回路が、集積回路の2つの動作速度を検出し、この検出した2つの動作速度が所定の2つの動作速度に比べて速いか遅いかを認識した4通りの結果に応じて、選択信号生成回路に遅延回路の遅延時間を、増加,維持,減少させる。これにより、内部回路(集積回路)の動作状態にきめ細かく対応して、いかなるプロセスばらつきや環境変化にも対応して、適切な内部電源電圧を供給できる。また、この発明の電圧変換回路で用いる遅延時間制御回路では、クリティカルパス回路の動作状態を4つに分類することによって、最適な制御を行うことができる。
【0210】
また、他の実施形態の電圧変換回路は、上記電圧変換回路において、動作速度模擬検出回路は、集積回路の最大遅延パスと同等の遅延を行うクリティカルパス回路と動作状態検出パルス生成回路で構成され、このクリティカルパス回路の前半クリティカルパス回路の遅延時間が第1動作速度を示し、後半クリティカルパス回路の遅延時間が第2動作速度を示す。そして、動作状態検出パルス生成回路は、上記クリティカルパス回路への入力信号と、第1,第2の所定動作速度を示す第1,第2のトリガ信号を生成し、この第1,第2のトリガ信号により、第1,第2のラッチ回路が前,後半クリティカルパス回路の出力信号をラッチすることで、クリティカルパス回路の動作状態を4つに分類し、内部回路(集積回路)の動作状態をきめ細かく検知できる。
【0211】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、上記選択信号生成回路は、遅延時間が最長となる遅延回路の端子を選択しているときに動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも速い場合と、遅延時間が最短となる遅延回路の端子を選択しているときに検出した動作速度が所定の動作速度よりも遅い場合とに、上記選択を維持する。これにより、常に適切な遅延時間を選択できる。
【0212】
また、他の実施形態は、上記電圧変換回路において、上記選択信号生成回路は、起動時に、上記遅延回路の出力端子のうち、最短遅延時間を示す端子を選択するから、起動時に内部電源電圧を最大にして確実に動作させることができる。
【0213】
また、一実施形態の電圧変換回路は、上記電圧変換回路において、上記第1,第2の昇圧レベルシフタを備え、上記スイッチ回路を除き、遅延回路,遅延時間制御回路,パルス信号生成回路,スイッチタイミング制御回路を、上記平滑化回路の出力電圧で駆動するから、電圧変換回路自体の消費電力を大幅に削減できる。
【0214】
また、他の実施形態の半導体集積回路装置は、上記電圧変換回路を備えているから、出力電圧の可変範囲を内部回路の所望の電源電圧近傍に制限しつつも、電源電圧の高精度の可変幅を達成し、回路規模や消費電力を削減した半導体集積回路装置となる。
【0215】
以上のように、この発明の電圧変換回路は、出力電圧の可変精度を高水準で維持しつつ、出力電圧の可変範囲を制限するので、電圧変換回路自体の回路規模を削減できる。また、内部回路の超低消費電力化が実現した場合、集積回路全休の消費電力に占める電圧変換回路自体の消費電力の比率が上昇するが、この発明による電圧変換回路を用いることによって、電圧変換回路自体の消費電力を削減できるので、集積回路全休の低消費電力化にも貢献できる。
【図面の簡単な説明】
【図1】 この発明の電圧変換回路の第1実施形態の基本構成を示す回路図である。
【図2】 図2(A)〜(D)は、それぞれ、上記第1実施形態の遅延回路102の出力パルス信号の波形例を示す信号波形図である。
【図3】 上記第1実施形態におけるパルス信号生成回路101と遅延回路102の一具体例を示す回路図である。
【図4】 上記第1実施形態における選択回路109の一具体例を示す回路図である。
【図5】 この発明の電圧変換回路の第2実施形態におけるパルス信号生成回路201と遅延回路202の一具体例を示す回路図である。
【図6】 この発明の電圧変換回路の第3実施形態の基本構成を示す回路図である。
【図7】 上記第3実施形態におけるパルス信号生成回路301と遅延回路302の一具体例を示す回路図である。
【図8】 上記第3実施形態における選択回路309の一具体例を示す回路図である。
【図9】 上記第3実施形態における遅延回路302の変形例402を示す回路図である。
【図10】 この発明における上記第1〜第3実施形態において採用できるスイッチタイミング制御回路104の一具体例を示す回路図である。
【図11】 上記スイッチタイミング制御回路104の動作を示す信号波形図である。
【図12】 上記スイッチタイミング制御回路104の動作を示す別の信号波形図である。
【図13】 この発明における遅延時間制御回路103の基本構成を示す回路図である。
【図14】 この発明におけるレプリカ回路501の一具体例を示す回路図である。
【図15】 この発明における動作状態検出パルス生成回路511の動作を示す信号波形図である。
【図16】 この発明におけるレプリカ回路501の動作を示す信号波形図である。
【図17】 この発明におけるレプリカ回路501の動作状態と出力信号との関係を示す図表である。
【図18】 この発明における選択信号生成回路502の一具体例を示す回路図である。
【図19】 この発明における選択信号生成回路502での入出力信号の関係を示す真理値表である。
【図20】 この発明におけるアップダウンカウンタ602の一具体例を示す回路図である。
【図21】 この発明におけるエンコーダ回路の入出力信号の関係を示す真理値表である。
【図22】 この発明の第4の実施形態の基本構成を示す回路図である。
【図23】 従来技術における電圧変換回路の一構成例を示す回路図である。
【図24】 従来技術における電圧変換回路の他の構成例を示す回路図である。
【符号の説明】
101,201,301,801…パルス信号生成回路、
102,202,302,802…遅延回路、
103,203,303,803…遅延時間制御回路、
104,304,804…スイッチタイミング制御回路、
105,305,805…スイッチ回路、
106,306,806…フィルタ回路、
107,207,307…基本遅延回路、
108,208,308…追加遅延回路、
109,209,309…選択回路、310…第1の選択回路、
311…第2の選択回路、312…任意時間遅延素子、
501…レプリカ回路、502…選択信号生成回路、
511…動作状態検出パルス生成回路、
512…クリティカルパス回路、513a,513b…ラッチ回路、
514a…降圧レベルシフタ、
515a,515b,515c,515d…昇圧レベルシフタ、
516…前半クリティカルパス回路、517…後半クリティカルパス回路、
601…命令生成回路、602…アップダウンカウンタ、
603…デコーダ回路、604…レジスタ、610…エンコーダ回路、
611…加算器、901…デューティ比制御回路、902…バッファ回路、
903…フィルタ回路、904…カウンタ、905…比較回路、
906…クリティカルパス回路、907…遅延回路、
908…正否判定回路、909…加算器。
Claims (18)
- パルス信号を生成するパルス信号生成回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延させる遅延回路と、
上記遅延回路が上記パルス信号を遅延させる時間を制御する遅延時間制御回路と、
上記遅延回路から遅延パルス信号が入力され、第1の制御信号と第2の制御信号を生成するスイッチタイミング制御回路と、
上記第1の制御信号がゲート端子に入力され、ソース端子に第1の電源電圧が印加される第1導電型のMOSトランジスタと、上記第2の制御信号がゲート端子に入力され、上記第1導電型のMOSトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第2の電源電圧が印加される第2導電型のMOSトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴とする電圧変換回路。 - 遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
上記遅延回路での遅延時間を制御するための選択信号を生成する遅延時間制御回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延させる基本遅延部と、この基本遅延部からの基本遅延信号を受けて、さらに、所定時間分だけ遅延させた少なくとも1つの追加遅延信号を出力する追加遅延部と、上記遅延時間制御回路から入力された選択信号に応じて、上記基本遅延部からの基本遅延信号および上記追加遅延部からの少なくとも1つの追加遅延信号の中から1つの信号を選択して出力する選択部とを有する遅延回路と、
上記遅延回路の選択部の出力信号が入力され、この出力信号から、第1の制御信号と第2の制御信号を生成するスイッチタイミング制御回路と、
上記第1の制御信号がゲート端子に入力され、ソース端子に第1の電源電圧が印加される第1導電型のMOSトランジスタと、上記第2の制御信号がゲート端子に入力され、上記第1導電型のMOSトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第2の電源電圧が印加される第2導電型のMOSトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴とする電圧変換回路。 - 請求項1または2に記載の電圧変換回路において、
上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を1個以上直列に接続したものであることを特徴とする電圧変換回路。 - 請求項3に記載の電圧変換回路において、
上記基本遅延部および上記追加遅延部が有する上記単位時間遅延素子がフリップフロップ回路であることを特徴とする電圧変換回路。 - 請求項4に記載の電圧変換回路において、
上記追加遅延部が有する直列に接続された上記単位時間遅延素子のクロック位相が交互に180度だけ異なることを特徴とする電圧変換回路。 - 遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
遅延回路での遅延時間を設定するために、第1および第2の選択信号を生成する遅延時間制御回路と、
上記パルス信号生成回路から入力されたパルス信号を所定時間分だけ遅延する基本遅延部と、この基本遅延部の基本遅延信号を受けて、さらに、所定時間分だけ遅延させた少なくとも1つの追加遅延信号を出力する追加遅延部と、
上記遅延時間制御回路から上記第1の選択信号を受けて、上記基本遅延部の基本遅延信号と上記追加遅延部からの少なくとも1つの追加遅延信号との内から1つの信号を選択して出力する第1の選択回路と、上記第1の選択回路からの出力信号を任意時間だけ遅延して出力する任意時間遅延素子と、上記遅延時間制御回路から上記第2の選択信号を受けて、上記第1の選択回路が出力する信号と上記任意時間遅延素子の出力信号の中から1つの出力信号を選択して出力する第2の選択回路とを有する遅延回路と、
上記遅延回路の出力信号が入力され、この出力信号から第1の制御信号と
第2の制御信号を生成するスイッチタイミング制御回路と、
上記第1の制御信号がゲート端子に入力され、ソース端子に第1の電源電圧が印加される第1導電型のMOSトランジスタと、上記第2の制御信号がゲート端子に入力され、上記第1導電型のMOSトランジスタのドレイン端子にドレイン端子が接続され、ソース端子に第2の電源電圧が印加される第2導電型のMOSトランジスタとを有し、共通に接続された上記ドレイン端子から電圧を出力するスイッチ回路と、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを有し、
上記遅延時間制御回路は、
この電圧変換回路の出力が駆動電圧として供給される集積回路の動作速度を、外部から供給されるクロック信号に同期して模擬的に検出する動作速度模擬検出回路と、
上記動作速度模擬検出回路が検出した上記集積回路の動作速度を示す信号を入力信号とし、上記集積回路の動作速度が所定の動作速度よりも速いと判断した場合に、上記遅延回路に現在の遅延時間よりも長い遅延時間を選択させる選択信号を上記遅延回路に出力する一方、上記集積回路の動作速度が所定の動作速度よりも遅いと判断した場合に、上記遅延回路に現在の遅延時間よりも短い遅延時間を選択させる選択信号を上記遅延回路に出力する選択信号生成回路とを備え、
上記平滑化回路によって平滑化された電圧を出力することを特徴とする電圧変換回路。 - 請求項6に記載の電圧変換回路において、
上記基本遅延部および上記追加遅延部は、単位時間の遅延を行う単位時間遅延素子を1個以上直列に接続したものであることを特徴とする電圧変換回路。 - 請求項7に記載の電圧変換回路において、
上記基本遅延部および上記追加遅延部が備える上記単位時間遅延素子がフリップフロップ回路であることを持微とする電圧変換回路。 - 請求項8に記載の電圧変換回路において、
上記遅延回路が有する上記任意時間遅延素子がフリップフロップ回路であり、このフリップフロップ回路のクロック位相が、上記基本遅延部および追加遅延部を構成するフリップフロップ回路のクロック位相と180度だけ異なることを特徴とする電圧変換回路。 - 請求項1乃至9のいずれか1つに記載の電圧変換回路において、
上記スイッチタイミング制御回路は、
上記スイッチ回路を構成する2つのMOSトランジスタが同時にオンすることが無いように、一方のMOSトランジスタがオフしてから所定時間経過後に他方のMOSトランジスタをオンさせるような上記第1および第2の制御信号を出力することを特徴とする電圧変換回路。 - 請求項10に記載の電圧変換回路において、
上記スイッチタイミング制御回路は、
任意の同一の遅延時間を有する2個の遅延素子を直列に接続した遅延回路と、
上記遅延回路の1段目の出力を論理否定するインバータ回路と、
入力信号と上記遅延回路の出力信号との論理和の否定演算を行う論理和の否定回路とを備えており、
上記インバータ回路の出力を第1の制御信号として、上記スイッチ回路の第1導電型のMOSトランジスタのゲート端子に出力し、また、上記論理和の否定回路の出力を第2の制御信号として、上記スイッチ回路の第2導電型のMOSトランジスタのゲート端子に出力することを特徴とする電圧変換回路。 - 請求項11に記載の電圧変換回路において、
上記スイッチタイミング制御回路における遅延素子が、フリップフロップ回路であることを特徴とする電圧変換回路。 - 請求項1から12のいずれか1つに記載の電圧変換回路において、
上記動作速度模擬検出回路は、駆動電圧供給対象である集積回路の動作速度として、第1の動作速度とこの第1の動作速度よりも所定速度だけ遅い第2の動作速度を検出し、
上記第1の動作速度が第1の所定動作速度よりも速く、第2の動作速度が第1の所定動作速度に比べて速い場合に、上記選択信号生成回路に遅延時間を増やす要求を行う信号を出力し、
上記第1の動作速度が第1の所定動作速度に比べて速く、かつ、上記第2の動作速度が第1の所定動作速度に比べて遅いが、第2の所定動作速度に比べて速い場合に、上記選択信号生成回路に遅延時間を維持する要求を行う信号を出力し、
上記第1の動作速度が第1の所定動作速度に比べて遅く、かつ、上記第2の動作速度が第2の所定動作速度に比べて速い場合、および、上記第2の動作速度が第2の所定動作速度に比べて遅い場合に、上記選択信号生成回路に遅延時間を減らす要求を行う信号を出力し、
上記集積回路の動作速度が所定の動作速度よりも遅くならないように遅延時間の増減の要求信号を出力することを特徴とする電圧変換回路。 - 請求項13に記載の電圧変換回路において、
上記動作速度模擬検出回路は、
上記集積回路の最大遅延パスと同等の遅延を行うクリティカルパス回路と、
上記クリティカルパス回路の入力信号および上記クリティカルパス回路の出力信号をラッチするための第1のトリガ信号および第2のトリガ信号を生成する動作状態検出パルス生成回路と、
上記クリティカルパス回路の出力信号をラッチする第1のラッチ回路および第2のラッチ回路とを備え、
上記クリティカルパス回路は、前半クリティカルパス回路と、後半クリティカルパス回路を接続したものであり、
上記前半クリティカルパス回路の遅延時間が上記の第1の動作速度を示し、上記クリティカルパス回路全体の遅延時間が上記の第2の動作速度を示し、
上記第1のトリガ信号のパルス幅が上記の第1の所定動作速度を示し、上記第2のトリガ信号のパルス幅が上記の第2の所定動作速度を示し、
上記第1のラッチ回路は、上記第1のトリガ信号によって、前半クリティカルパス回路の出力信号をラッチし、上記第2のラッチ回路は、上記第2のトリガ信号によって、後半クリティカルパス回路の出力信号すなわちクリティカルパス回路全体の出力信号をラッチし、
上記第1および第2のラッチ回路の出力信号が、入力信号に対する上記クリティカルパス回路の動作状態を示すことを特徴とする電圧変換回路。 - 請求項1乃至14のいずれか1つに記載の電圧変換回路において、
上記選択信号生成回路は、
その選択信号によって、上記遅延回路の出力端子のうち、遅延時間が最長遅延時間となる端子を選択し、かつ、上記動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも速い場合に、上記選択信号を保持し、
上記選択信号によって、上記遅延回路の出力端子のうち、遅延時間が最短遅延時間となる端子を選択し、かつ、上記動作速度模擬検出回路で検出した動作速度が所定の動作速度よりも遅い場合に、上記選択信号を保持することを特徴とする電圧変換回路。 - 請求項1乃至15のいずれか1つに記載の電圧変換回路において、
上記選択信号生成回路は、
起動時に、上記遅延回路の出力端子のうち、最短遅延時間を示す端子を選択することを特徴とする電圧変換回路。 - 請求項1乃至16のいずれか1つに記載の電圧変換回路において、
ソース端子に第1の電源電圧が印加される第1導電型のMOSトランジスタと、ドレイン端子が上記第1導電型のMOSトランジスタのドレイン端子に接続され、ソース端子に第2の電源電圧が印加される第2導電型のMOSトランジスタとを有し、共通に接続されたドレイン端子から電圧を出力するスイッチ回路と、
入力されたパルス信号を所定時間分遅延させる遅延回路と、
上記遅延回路での遅延時間を設定する遅延時間制御回路と、
上記遅延回路に入力するパルス信号を生成するパルス信号生成回路と、
上記遅延回路の出力信号から第1の制御信号および第2の制御信号を生成するスイッチタイミング制御回路と、
上記第1の制御信号の電圧レベルを上げ、その出力を上記第1導電型のMOSトランジスタのゲート端子に印加する第1の昇圧レベルシフタと、
上記第2の制御信号の電圧レベルを上げ、その出力を上記第2導電型のMOSトランジスタのゲート端子に印加する第2の昇圧レベルシフタと、
上記スイッチ回路の出力電圧を平滑化する平滑化回路とを備え、
上記平滑化回路によって平滑化された電圧を出力すると共に、
上記遅延回路と、上記遅延時間制御回路と、上記パルス信号生成回路と、上記スイッチタイミング制御回路の電源電圧として、上記平滑化電圧を印加することを特徴とする電圧変換回路。 - 請求項1乃至17のいずれか1つに記載の電圧変換回路を備えていることを特徴とする半導体集積回路装置。
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