KR102390698B1 - 게이트구동부를 포함하는 표시장치 및 그 구동방법 - Google Patents

게이트구동부를 포함하는 표시장치 및 그 구동방법 Download PDF

Info

Publication number
KR102390698B1
KR102390698B1 KR1020170175979A KR20170175979A KR102390698B1 KR 102390698 B1 KR102390698 B1 KR 102390698B1 KR 1020170175979 A KR1020170175979 A KR 1020170175979A KR 20170175979 A KR20170175979 A KR 20170175979A KR 102390698 B1 KR102390698 B1 KR 102390698B1
Authority
KR
South Korea
Prior art keywords
gate
clocks
clock
data
signals
Prior art date
Application number
KR1020170175979A
Other languages
English (en)
Other versions
KR20190074541A (ko
Inventor
임병재
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170175979A priority Critical patent/KR102390698B1/ko
Publication of KR20190074541A publication Critical patent/KR20190074541A/ko
Application granted granted Critical
Publication of KR102390698B1 publication Critical patent/KR102390698B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Abstract

본 발명은, 다수의 클럭을 포함하는 게이트제어신호, 다수의 먹스클럭을 포함하는 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와, 상기 데이터제어신호 및 상기 영상데이터를 이용하여 다수의 데이터신호를 생성하는 데이터구동부와, 상기 게이트제어신호를 이용하여 다수의 게이트신호를 생성하는 게이트구동부와, 상기 다수의 데이터신호가 공급되는 다수의 데이터배선과, 상기 다수의 게이트신호가 공급되는 다수의 게이트배선과, 상기 다수의 데이터배선 및 상기 다수의 데이터배선에 연결되는 다수의 화소를 포함하는 표시패널을 포함하고, 일반 모드에서, 상기 다수의 게이트배선 중 인접한 2개에는 상이한 게이트신호가 공급되고, 해상도축소 모드에서, 상기 다수의 게이트배선 중 인접한 2개에는 동일한 게이트신호가 공급되는 표시장치를 제공한다.

Description

게이트구동부를 포함하는 표시장치 및 그 구동방법 {Display Device Including Gate Driving Unit And Method Of Driving The Same}
본 발명은 표시장치에 관한 것으로, 특히 인접한 2개의 게이트배선에 동일한 게이트신호를 공급하여 해상도가 축소된 영상을 표시함으로써, 소비전력이 절감되고 프레임 속도가 향상되는 게이트구동부를 포함하는 표시장치 및 그 구동방법에 관한 것이다.
정보화 시대에 발맞추어 디스플레이(display) 분야 또한 급속도로 발전해 왔고, 이에 부응해서 박형화, 경량화, 저소비전력화 장점을 지닌 평판표시장치(flat panel display device: FPD)로서 액정표시장치(liquid crystal display device: LCD), 플라즈마표시장치(plasma display panel device: PDP), 유기발광다이오드 표시장치(organic light emitting diode display device: OLED), 전계방출표시장치(field emission display device: FED) 등이 소개되어 기존의 브라운관(cathode ray tube: CRT)을 빠르게 대체하고 있다.
일반적으로, 표시장치는 영상을 표시하는 표시패널과, 표시패널에 신호 및 전원을 공급하는 구동부로 이루어지고, 구동부는 표시패널의 각 화소영역에 게이트신호 및 데이터신호를 각각 공급하는 게이트구동부 및 데이터구동부로 이루어진다.
이러한 구동부는 주로 인쇄회로기판(printed circuit board: PCB)으로 구현되는데, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판은 표시패널 가장자리의 패드부에 부착된다.
그러나, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판을 표시패널의 패드부에 부착하는 경우, 부피 및 무게가 증가하는 단점이 있다.
이에 따라, 게이트구동부용 인쇄회로기판에 형성되는 게이트구동부 중 쉬프트레지스터(shift register)와 같은 일부 회로를 표시패널의 어레이기판에 직접 형성하고, 게이트구동부의 나머지 회로와 데이터구동부의 회로를 하나의 인쇄회로기판으로 구현하여 표시패널의 일 측에만 연결하는 게이트-인-패널(gate in panel: GIP) 타입의 표시장치가 제안되었다.
그리고, 고해상도를 갖는 소형 휴대용 단말기에 적용하기 위하여, 데이터구동부의 출력부에 먹스(multiplexer: MUX)를 형성하고 구동집적회로의 하나의 출력단으로부터 출력되는 데이터신호를 다수의 데이터배선에 시분할로 전달하는 표시장치가 제안되었다.
이러한 먹스를 포함하는 게이트-인-패널 타입의 표시장치의 구동신호를 도면을 참조하여 설명한다.
도 1은 종래의 표시장치의 다수의 신호를 도시한 파형도이다.
도 1에 도시한 바와 같이, 종래의 표시장치는 게이트구동부의 게이트신호(GATE1 내지 GATEm)와 데이터구동부의 데이터신호(DATA)를 이용하여 영상을 표시한다.
게이트구동부는, 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)을 이용하여 다수의 게이트신호(GATE1 내지 GATEm)를 생성하고, 생성된 다수의 게이트신호(GATE1 내지 GATEm)를 각각 표시패널의 다수의 게이트배선에 공급한다.
여기서, 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)은 각각 하이레벨의 클럭온구간(CO)의 펄스가 클럭주기(CT)에 따라 반복되는 구형파로서, 제1 및 제2좌클럭(CLK1L, CLK2L)의 펄스는 클럭주기(CT)의 1/2(CT/2)의 위상차를 갖고, 제1 및 제2우클럭(CLK1R, CLK2R)의 펄스는 클럭주기(CT)의 1/2(CT/2)의 위상차를 갖고, 제1좌클럭(CLK1L)과 제1우클럭(CLK1R)의 펄스는 클럭주기(CT)의 1/4(CT/4)의 위상차를 갖고, 제2좌클럭(CLK2L)과 제2우클럭(CLK2R)의 펄스는 클럭주기(CT)의 1/4(CT/4)의 위상차를 갖는다.
다수의 게이트신호(GATE1 내지 GATEm)는 각각 하이레벨의 게이트온구간(GO)의 펄스를 갖는데, 제1좌클럭(CLK1L)의 펄스, 제1우클럭(CLK1R)의 펄스, 제2좌클럭(CLK2L)의 펄스, 제2우클럭(CLK2R)의 펄스가 다수의 게이트신호(GATE1 내지 GATEm)의 펄스로 순차적으로 출력된다.
이에 따라, 다수의 게이트배선에 제1 내지 제m게이트신호(GATE1 내지 GATEm)를 순차적으로 공급하는 총 시간은 게이트온구간(GO)의 m배(GO*m)가 되고, 영상표시의 기본 단위구간인 1 프레임(F)의 폭인 프레임주기(FT)는 게이트온구간(GO)의 m배(GO*m) 이상(예를 들어, 게이트온구간(GO)의 (m+2)배(GO*(m+2))이 될 수 있다.
데이터구동부는, 제1 내지 제3먹스클럭(MUX1 내지 MUX3)에 따라 데이터신호를 표시패널의 다수의 데이터배선에 공급한다.
제1 내지 제3먹스클럭(MUX1 내지 MUX3)은 각각 하이레벨의 먹스온구간(MO)의 펄스를 갖는 구형파로서, 다수의 게이트신호(GATE1 내지 GATE(n)) 각각의 게이트온구간(GO) 동안 제1 내지 제3먹스클럭(MUX1 내지 MUX3)의 펄스가 순차적으로 출력되고, 데이터신호(DATA)는 제1 내지 제3먹스클럭(MUX1 내지 MUX3)의 먹스온구간(MO) 동안 데이터배선에 시분할로 출력된다.
이러한 종래의 표시장치는, 다수의 게이트배선에 순차적인 펄스를 갖는 다수의 게이트신호(GATE1 내지 GATEm)를 공급하여 다수의 화소의 박막트랜지스터를 수평라인 별로 턴-온(turn-on) 하고, 다수의 데이터신호를 다수의 화소에 인가하여 영상을 표시한다.
그런데, 이러한 종래의 표시장치에서는, 고해상도가 될수록 다수의 게이트배선의 수와 다수의 데이터배선의 수가 증가하여 패널의 부하(load)가 커지므로, 데이터신호의 전송속도를 증가시키고 먹스신호의 먹스온구간(MO)의 폭을 감소(스윙속도 증가)시켜야 하고, 그 결과 소비전력이 증가하는 문제가 있다.
그리고, 사용자의 편의에 따라 초고해상도의 영상이 불필요하거나 영상 일부의 확대가 필요하여 해상도를 축소하고자 할 경우에도, 인접한 화소에 동일한 데이터신호가 인가됨에도 불구하고, 다수의 게이트배선 전체에 순차적인 펄스를 갖는 다수의 게이트신호(GATE1 내지 GATEm)를 각각 공급하여 다수의 화소의 박막트랜지스터를 수평라인 별로 턴-온(turn-on) 한 후 동일한 데이터신호를 인접한 화소에 인가함으로써, 불필요하게 소비전력이 증가하는 문제가 있다.
본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 인접한 2개의 화소의 게이트배선 및 데이터배선에 동일한 게이트신호 및 데이터신호를 인가하여 해상도가 축소된 영상을 표시함으로써, 해상도축소 모드에서 먹스신호의 스윙속도가 증가되어 소비전력이 절감되는 게이트구동부를 포함하는 표시장치 및 그 구동방법을 제공하는 것을 목적으로 한다.
그리고, 본 발명은, 인접한 2개의 화소의 게이트배선 및 데이터배선에 동일한 게이트신호 및 데이터신호를 인가하여 단축된 프레임시간으로 영상을 표시함으로써, 데이터 전송속도의 마진이 증가하여 소비전력이 절감되고 프레임 속도(frame refresh rate)가 향상되어 영상의 표시품질이 개선되는 게이트구동부를 포함하는 표시장치 및 그 구동방법을 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 다수의 클럭을 포함하는 게이트제어신호, 다수의 먹스클럭을 포함하는 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와, 상기 데이터제어신호 및 상기 영상데이터를 이용하여 다수의 데이터신호를 생성하는 데이터구동부와, 상기 게이트제어신호를 이용하여 다수의 게이트신호를 생성하는 게이트구동부와, 상기 다수의 데이터신호가 공급되는 다수의 데이터배선과, 상기 다수의 게이트신호가 공급되는 다수의 게이트배선과, 상기 다수의 데이터배선 및 상기 다수의 데이터배선에 연결되는 다수의 화소를 포함하는 표시패널을 포함하고, 일반 모드에서, 상기 다수의 게이트배선 중 인접한 2개에는 상이한 게이트신호가 공급되고, 해상도축소 모드에서, 상기 다수의 게이트배선 중 인접한 2개에는 동일한 게이트신호가 공급되는 표시장치를 제공한다.
그리고, 상기 다수의 클럭은 제1 및 제2좌클럭과 제1 및 제2우클럭을 포함하고, 상기 다수의 게이트신호는 제1 내지 제m게이트신호를 포함하고, 상기 게이트구동부는, 상기 제1 및 제2좌클럭을 이용하여 상기 다수의 게이트배선 중 홀수 번째 게이트배선에 공급되는 상기 제1, 제3, , 제(m-1)게이트신호를 생성하는 제1게이트구동부와, 상기 제1 및 제2우클럭을 이용하여 상기 다수의 게이트배선 중 짝수 번째 게이트배선에 공급되는 상기 제2, 제4, , 제m게이트신호를 생성하는 제2게이트구동부를 포함하고, 상기 데이터구동부는 상기 다수의 먹스클럭을 이용하는 먹스부를 포함할 수 있다.
또한, 상기 해상도축소 모드에서, 상기 제1좌클럭 및 상기 제1우클럭은 동일한 파형을 갖고, 상기 제2좌클럭 및 상기 제2우클럭은 동일한 파형을 가질 수 있다.
그리고, 상기 다수의 클럭은 제1 및 제2동기클럭을 포함하고, 상기 해상도축소 모드에서, 상기 제1 및 제2게이트구동부는, 상기 제1동기클럭을 이용하여 상기 다수의 게이트배선 중 인접한 2개의 게이트배선에 공급되는 상기 제1, 제2, 제5, 제6, , 제(m-3) 및 제(m-2)게이트신호를 생성하고, 상기 제2동기클럭을 이용하여 상기 다수의 게이트배선 중 인접한 2개의 게이트배선에 공급되는 상기 제3, 제4, 제7, 제8, , 제(m-1) 및 제m게이트신호를 생성할 수 있다.
또한, 상기 타이밍제어부 또는 상기 제1 및 제2게이트구동부는, 제1 및 제2인에이블 및 디스에이블을 이용하여 상기 제1 및 제2좌클럭과 상기 제1 및 제2우클럭 또는 상기 제1 및 제2동기클럭을 출력하는 동기보강부를 포함할 수 있다.
그리고, 상기 동기보강부는, 각각이 상기 제1인에이블에 따라 스위칭 되어 상기 제1동기클럭을 출력하는 제1 및 제2동기트랜지스터와, 각각이 상기 디스에이블에 따라 스위칭 되어 상기 제1좌클럭 및 상기 제1우클럭을 출력하는 제3 및 제4동기트랜지스터와, 각각이 상기 제2인에이블에 따라 스위칭 되어 상기 제2동기클럭을 출력하는 제5 및 제6동기트랜지스터와, 각각이 상기 디스에이블에 따라 스위칭 되어 상기 제2좌클럭 및 상기 제2우클럭을 출력하는 제7 및 제8동기트랜지스터를 포함할 수 있다.
또한, 상기 제1인에이블은, 직류전압 형태를 갖거나 상기 제1좌클럭 및 상기 제1우클럭과 동일한 파형을 갖고, 상기 제2인에이블은, 직류전압 형태를 갖거나 상기 제2좌클럭 및 상기 제2우클럭과 동일한 파형을 갖고, 상기 디스에이블은, 직류전압 형태를 가질 수 있다.
한편, 본 발명은, 타이밍제어부가, 다수의 클럭을 포함하는 게이트제어신호, 다수의 먹스클럭을 포함하는 데이터제어신호 및 영상데이터를 생성하는 단계와, 데이터구동부가, 상기 데이터제어신호 및 상기 영상데이터를 이용하여 다수의 데이터신호를 생성하는 단계와, 게이트구동부가, 상기 게이트제어신호를 이용하여 다수의 게이트신호를 생성하는 단계와, 다수의 데이터배선과 다수의 게이트배선과 상기 다수의 데이터배선 및 상기 다수의 데이터배선에 연결되는 다수의 화소를 포함하는 표시패널이, 상기 다수의 데이터신호 및 상기 다수의 게이트신호를 이용하여 영상을 표시하는 단계를 포함하고, 일반 모드에서, 상기 게이트구동부는 상기 다수의 게이트배선 중 인접한 2개에는 상이한 게이트신호를 공급하고, 해상도축소 모드에서, 상기 게이트구동부는 상기 다수의 게이트배선 중 인접한 2개에는 동일한 게이트신호를 공급하는 표시장치의 구동방법을 제공한다.
그리고, 상기 다수의 클럭은 제1 및 제2좌클럭과 제1 및 제2우클럭을 포함하고, 상기 다수의 게이트신호는 제1 내지 제m게이트신호를 포함하고, 상기 게이트구동부가 상기 다수의 게이트신호를 생성하는 단계는, 상기 게이트구동부의 제1게이트구동부가, 상기 제1 및 제2좌클럭을 이용하여 상기 다수의 게이트배선 중 홀수 번째 게이트배선에 공급되는 상기 제1, 제3, , 제(m-1)게이트신호를 생성하는 단계와, 상기 게이트구동부의 제2게이트구동부가, 상기 제1 및 제2우클럭을 이용하여 상기 다수의 게이트배선 중 짝수 번째 게이트배선에 공급되는 상기 제2, 제4, , 제m게이트신호를 생성하는 단계를 포함하고, 상기 데이터구동부가 상기 다수의 데이터신호를 생성하는 단계는, 상기 데이터구동부의 먹스부가 다수의 먹스클럭을 이용하여 상기 다수의 데이터신호를 시분할로 출력하는 단계를 포함할 수 있다.
또한, 상기 해상도축소 모드에서, 상기 제1좌클럭 및 상기 제1우클럭은 동일한 파형을 갖고, 상기 제2좌클럭 및 상기 제2우클럭은 동일한 파형을 가질 수 있다.
본 발명은, 인접한 2개의 화소의 게이트배선 및 데이터배선에 동일한 게이트신호 및 데이터신호를 인가하여 해상도가 축소된 영상을 표시함으로써, 해상도축소 모드에서 먹스신호의 스윙속도가 증가되어 소비전력이 절감되는 효과를 갖는다.
그리고, 본 발명은, 인접한 2개의 화소의 게이트배선 및 데이터배선에 동일한 게이트신호 및 데이터신호를 인가하여 단축된 프레임시간으로 영상을 표시함으로써, 데이터 전송속도의 마진이 증가하여 소비전력이 절감되고 프레임 속도(frame refresh rate)가 향상되어 영상의 표시품질이 개선되는 효과를 갖는다.
도 1은 종래의 표시장치의 다수의 신호를 도시한 파형도.
도 2는 본 발명의 제1실시예에 따른 표시장치를 도시한 도면.
도 3은 본 발명의 제1실시예에 따른 표시장치의 먹스부를 도시한 도면.
도 4는 본 발명의 제1실시예에 따른 표시장치의 다수의 신호를 도시한 도면.
도 5는 본 발명의 제2실시예에 따른 표시장치의 동기보강부를 도시한 도면.
도 6은 본 발명의 제2실시예에 따른 표시장치의 다수의 신호를 도시한 도면.
도 7은 본 발명의 제3실시예에 따른 표시장치의 다수의 신호를 도시한 도면.
이하, 첨부한 도면을 참조하여 본 발명에 따른 게이트구동부를 포함하는 표시장치 및 그 구동방법을 설명한다.
도 2는 본 발명의 제1실시예에 따른 표시장치를 도시한 도면이고, 도 3은 본 발명의 제1실시예에 따른 표시장치의 먹스부를 도시한 도면이고, 도 4는 본 발명의 제1실시예에 따른 표시장치의 다수의 신호를 도시한 도면이다.
도 2 내지 도 4에 도시한 바와 같이, 본 발명의 실시예에 따른 표시장치(110)는, 타이밍제어부(120), 데이터구동부(130), 제1 및 제2게이트구동부(140, 142) 및 표시패널(150)을 포함하는데, 표시장치(110)는 유기발광다이오드 표시장치(organic light emitting diode display device: OLED display device) 또는 액정표시장치(liquid crystal display device: LCD device)일 수 있다.
타이밍제어부(120)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호(IS)와 데이터인에이블신호(DE), 수평동기신호(HSY), 수직동기신호(VSY), 클럭(CLK) 등의 다수의 타이밍신호를 이용하여 영상데이터(RGB), 데이터제어신호(DCS) 및 게이트제어신호(GCS)를 생성하고, 생성된 영상데이터(RGB) 및 데이터제어신호(DCS)는 데이터구동부(130)로 전달하고, 생성된 게이트제어신호(GCS)는 제1 및 제2게이트구동부(140, 142)로 전달한다.
예를 들어, 데이터제어신호(DCS)는 제1 내지 제3먹스클럭(MUX1 내지 MUX3)을 포함하고, 게이트제어신호(GCS)는 좌시작신호(STARTL), 제1 및 제2좌클럭(CLK1L, CLK2L), 우시작신호(STARTR), 제1 및 제2우클럭(CLK1R, CLK2R)을 포함할 수 있다.
데이터구동부(130)는, 타이밍제어부(120)로부터 전달되는 영상데이터(RGB) 및 데이터제어신호(DCS)를 이용하여 제1 내지 제n데이터신호(데이터전압)(DATA1 내지 DATAn)을 생성하고, 생성된 제1 내지 제n데이터신호(DATA1 내지 DATAn)를 표시패널(150)의 제1 내지 제n데이터배선(DL1 내지 DLn)에 공급한다.
여기서, 데이터구동부(130)는, 하나의 디지털-아날로그 변환부(digital-analog converter: DAC)와 하나의 출력버퍼(output buffer)(OB)로부터 출력되는 제1 내지 제3데이터신호(DATA1 내지 DATA3)를 표시패널(150)의 제1 내지 제3데이터배선(DL1 내지 DL3)에 시분할로 공급하고, 다른 하나의 디지털-아날로그 변환부와 다른 하나의 출력버퍼(OB)로부터 출력되는 제4 내지 제6데이터신호(DATA4 내지 DATA6)를 표시패널(150)의 제4 내지 제6데이터배선(DL4 내지 DL6)에 시분할로 공급하는데, 이를 위하여 데이터구동부(130)는 제1 내지 제3먹스클럭(MUX1 내지 MUX3)에 따라 스위칭 되는 다수의 먹스트랜지스터(Tm)로 이루어지는 먹스부(132)를 포함한다.
제1실시예에서는 3개의 먹스클럭(MUX1 내지 MUX3)을 이용하는 먹스부(132)를 예로 들었으나, 다른 실시예에서는 먹스부가 6개 또는 그와 상이한 개수의 먹스클럭을 이용할 수도 있다.
제1 및 제2게이트구동부(140, 142)는, 타이밍제어부(120)로부터 전달되는 게이트제어신호(GCS)를 이용하여 제1 내지 제m게이트신호(게이트전압)(GATE1 내지 GATE(m))를 생성하고, 생성된 제1 내지 제m게이트신호(GATE1 내지 GATE(m))를 표시패널(150)의 제1 내지 제m게이트배선(GL1 내지 GLm)에 각각 공급한다.
여기서, 제1 및 제2게이트구동부(140, 142)는, 제1 내지 제m게이트배선(GL1 내지 GLm), 제1 내지 제n데이터배선(DL1 내지 DLn) 및 화소(P)가 형성되는 표시패널(150)의 기판에 함께 형성되는 게이트-인-패널(gate in panel: GIP) 타입일 수 있고, 표시패널(150)의 좌우 가장자리부에 각각 배치될 수 있다.
그리고, 제1게이트구동부(140)는 제1 내지 제m게이트배선(GL1 내지 GLm) 중 홀수 번째 게이트배선(GL1, GL3, , GL(m-1))에 연결되어 홀수 번째 게이트신호(GATE1, GATE3, , GATE(m-1))를 공급하고, 제2게이트구동부(142)는 제1 내지 제m게이트배선(GL1 내지 GLm) 중 짝수 번째 게이트배선(GL2, GL4, , GLm)에 연결되어 짝수 번째 게이트신호(GATE2, GATE4, , GATEm)를 공급할 수 있다.
GIP 타입의 제1게이트구동부(140)는, 각각이 좌시작신호(STARTL), 제1 및 제2좌클럭(CLK1L, CLK2L)을 이용하여 홀수 번째 게이트신호(GATE1, GATE3, , GATE(m-1))를 생성하는 다수의 스테이지(stage)로 이루어지는 제1쉬프트레지스터(shift register)를 포함하고, GIP 타입의 제2게이트구동부(142)는 각각이 우시작신호(STARTR), 제1 및 제2우클럭(CLK1R, CLK2R)을 이용하여 짝수 번째 게이트신호(GATE2, GATE4, , GATEm)를 생성하는 다수의 스테이지로 이루어지는 제2쉬프트레지스터를 포함할 수 있는데, 제1 및 제2쉬프트레지스터 각각의 다수의 스테이지는 현단 스테이지의 출력전압이 타단 스테이지에 입력되는 캐스케이드(cascade) 방식으로 연결될 수 있으며, 화소(P)의 박막트랜지스터(T)와 동일공정을 통하여 형성되는 다수의 트랜지스터를 포함할 수 있다.
여기서, 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)은 각각 하이레벨의 클럭온구간(CO)의 펄스가 클럭주기(CT)에 따라 반복되는 구형파로서, 제1 및 제2좌클럭(CLK1L, CLK2L)의 펄스는 클럭주기(CT)의 1/2(CT/2)의 위상차를 갖고, 제1 및 제2우클럭(CLK1R, CLK2R)의 펄스는 클럭주기(CT)의 1/2(CT/2)의 위상차를 갖고, 제1좌클럭(CLK1L)과 제1우클럭(CLK1R)의 펄스는 위상차 없이 동기되고, 제2좌클럭(CLK2L)과 제2우클럭(CLK2R)의 펄스는 위상차 없이 동기된다.
이에 따라, 제1 내지 제m게이트신호(GATE1 내지 GATEm)는 각각 하이레벨의 게이트온구간(GO)의 펄스를 갖는데, 제1좌클럭(CLK1L)의 펄스와 제1우클럭(CLK1R)의 펄스가 제1게이트구동부(140)로부터 출력되는 홀수 번째의 제1, 제3, , 제(m-1)게이트신호(GATE1, GATE3, , GATEm)의 펄스로 순차적으로 출력되고, 제2좌클럭(CLK2L)의 펄스와 제2우클럭(CLK2R)의 펄스가 제2게이트구동부(142)로부터 출력되는 짝수 번째 게이트신호(GATE2, GATE4, , GATEm)의 펄스로 순차적으로 출력된다.
표시패널(150)은, 제1 내지 제n데이터신호(DATA1 내지 DATAn) 및 제1 내지 제m게이트신호(GATE1 내지 GATEm)를 이용하여 영상을 표시하는데, 서로 교차하여 화소(P)를 정의하는 제1 내지 제m게이트배선(GL1 내지 GLm) 및 제1 내지 제n데이터배선(DL1 내지 DLn)을 포함하고, 각 화소(P)는 제1 내지 제m게이트배선(GL1 내지 GLm) 및 제1 내지 제n데이터배선(DL1 내지 DLn)에 연결되는 박막트랜지스터(T)와, 박막트랜지스터(T)에 연결되는 액정커패시터(Cl) 및 스토리지커패시터(Cs)를 포함한다.
표시장치(110)가 유기발광다이오드 표시장치인 다른 실시예에서는, 표시패널(150)의 화소(P)가 스위칭 박막트랜지스터, 구동 박막트랜지스터, 스토리지 커패시터 및 발광다이오드를 포함할 수 있다.
이러한 표시장치(110)에서는, 제1게이트배선(GL1)에 하이레벨의 제1게이트신호(GATE1)가 공급되어 제1게이트배선(GL1)에 대응되는 제1수평라인의 화소(P)의 박막트랜지스터(T)가 턴-온(turn-on) 되는 구간에서, 제1먹스클럭(MUX1)의 하이레벨의 먹스온구간(MO) 동안 해당 먹스트랜지스터(Tm)가 턴-온 되어 제1, 제4, 제7, , 제(n-2)데이터배선(DL1, DL4, DL7, , DL(n-2))에 제1, 제4, 제7, , 제(n-2)데이터신호(DATA1, DATA4, DATA7, , DATA(n-2))가 공급되어 제(1, 1), 제(1, 4), 제(1, 7), , 제(1, n-2)화소(P(1, 1), P(1, 4), P(1, 7), , P(1, n-2))에 인가되고, 제2먹스클럭(MUX2)의 하이레벨의 먹스온구간(MO) 동안 해당 먹스트랜지스터(Tm)가 턴-온 되어 제2, 제5, 제8, , 제(n-1)데이터배선(DL2, DL5, DL8, , DL(n-1))에 제2, 제5, 제8, , 제(n-1)데이터신호(DATA2, DATA5, DATA8, , DATA(n-1))가 공급되어 제(1, 2), 제(1, 5), 제(1, 8), , 제(1, n-1)화소(P(1, 2), P(1, 5), P(1, 8), , P(1, n-1))에 인가되고, 제3먹스클럭(MUX3)의 하이레벨의 먹스온구간(MO) 동안 해당 먹스트랜지스터(Tm)가 턴-온 되어 제3, 제6, 제9, , 제n데이터배선(DL3, DL6, DL9, , DLn)에 제3, 제6, 제9, , 제n데이터신호((DATA3, DATA6, DATA9, , DATAn)가 공급되어 제(1, 3), 제(1, 6), 제(1, 9), , 제(1, n)화소(P(1, 3), P(1, 6), P(1, 9), , P(1, n))에 인가된다.
이후, 제2게이트배선(GL2)에 하이레벨의 제2게이트신호(GATE2)가 공급되어 제2게이트배선(GL2)에 대응되는 다수의 화소(P)의 박막트랜지스터(T)가 턴-온 되는 구간에서, 제1먹스클럭(MUX1)의 하이레벨의 먹스온구간(MO) 동안 해당 먹스트랜지스터(Tm)가 턴-온 되어 제1, 제4, 제7, , 제(n-2)데이터배선(DL1, DL4, DL7, , DL(n-2))에 제1, 제4, 제7, , 제(n-1)데이터신호(DATA1, DATA4, DATA7, , DATA(n-2))가 공급되어 제(2, 1), 제(2, 4), 제(2, 7), , 제(2, n-2)화소(P(2, 1), P(2, 7), P(2, 13), , P(2, n-2))에 인가되고, 제2먹스클럭(MUX2)의 하이레벨의 먹스온구간(MO) 동안 해당 먹스트랜지스터(Tm)가 턴-온 되어 제2, 제5, 제8, , 제(n-1)데이터배선(DL2, DL5, DL8, , DL(n-1))에 제2, 제5, 제8, , 제(n-1)데이터신호(DATA2, DATA5, DATA8, , DATA(n-1))가 공급되어 제(2, 2), 제(2, 5), 제(2, 8), , 제(2, n-1)화소(P(2, 2), P(2, 5), P(2, 8), , P(2, n-1))에 인가되고, 제3먹스클럭(MUX3)의 하이레벨의 먹스온구간(MO) 동안 해당 먹스트랜지스터(Tm)가 턴-온 되어 제3, 제6, 제9, , 제n데이터배선(DL3, DL6, DL9, , DLn)에 제3, 제6, 제9, , 제n데이터신호((DATA3, DATA6, DATA9, , DATAn)가 공급되어 제(2, 3), 제(2, 6), 제(2, 9), , 제(2, n)화소(P(2, 3), P(2, 6), P(2, 9), , P(2, n))에 인가된다.
이후, 유사하게 제3 내지 제m게이트배선(GL3 내지 GLm)에 대응되는 다수의 화소(P)에 제1 내지 제n데이터신호(DATA1 내지 DATAn)가 순차적으로 인가되어 영상이 표시된다.
이러한 표시장치(110)에서, 제1 및 제2게이트구동부(140, 142)가 이용하는 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)은 각각 하이레벨의 클럭온구간(CO)의 펄스가 클럭주기(CT)에 따라 반복되는 구형파로서, 제1 및 제2좌클럭(CLK1L, CLK2L)의 펄스는 클럭주기(CT)의 1/4(CT/4)의 위상차를 갖고, 제1 및 제2우클럭(CLK1R, CLK2R)의 펄스는 클럭주기(CT)의 1/4(CT/4)의 위상차를 갖고, 제1좌클럭(CLK1L)과 제1우클럭(CLK1R)의 펄스는 위상차 없이 동기되고, 제2좌클럭(CLK2L)과 제2우클럭(CLK2R)의 펄스는 위상차 없이 동기된다.
제1 내지 제m게이트신호(GATE1 내지 GATEm)는 각각 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)의 펄스에 대응되는 하이레벨의 게이트온구간(GO)의 펄스를 갖는데, 제1좌클럭(CLK1L)의 펄스와 제2좌클럭(CLK2L)의 펄스가 교대로 제1게이트구동부(140)로부터 출력되는 홀수 번째의 제1, 제3, , 제(m-1)게이트신호(GATE1, GATE3, , GATEm)의 펄스로 순차적으로 출력되고, 제1우클럭(CLK1R)의 펄스와 제2우클럭(CLK2R)의 펄스가 교대로 제2게이트구동부(142)로부터 출력되는 짝수 번째 게이트신호(GATE2, GATE4, , GATEm)의 펄스로 순차적으로 출력될 수 있다.
여기서, 제1좌클럭(CLK1L)과 제1우클럭(CLK1R)의 펄스가 동기되고 제2좌클럭(CLK2L)과 제2우클럭(CLK2R)의 펄스가 동기되므로, 인접한 2개의 게이트배선(GL)에는 동일한 게이트신호(GATE)가 공급된다.
예를 들어, 제1 및 제2게이트배선(GL1, GL2)에는 동일한 하이레벨의 게이트온구간(GO)을 갖는 제1 및 제2게이트신호(GATE1, GATE2)가 각각 공급되고, 제3 및 제4게이트배선(GL3, GL4)에는 동일한 하이레벨의 게이트온구간(GL)을 갖는 제3 및 제4게이트신호(GATE3, GATE4)가 각각 공급될 수 있다.
이에 따라, 제1 내지 제m게이트배선(GL1 내지 GLm)에 제1 내지 제m게이트신호(GATE1 내지 GATEm)를 순차적으로 공급하는 총 시간은 게이트온구간(GO)의 m배(GO*m)가 아니라 게이트온구간(GO)의 (m/2)배(GO*(m/2))가 되고, 영상표시의 기본 단위구간인 1 프레임(F)은 동일한 프레임 영상을 표시하는 제1 및 제2서브프레임(SF1, SF2)으로 반분되어 제1 및 제2서브프레임(SF1, SF2) 각각의 폭인 서브프레임주기(SFT)는 1프레임(F)의 폭인 프레임주기(FT)의 1/2이 된다.
이와 같은 본 발명의 제1실시예에 따른 표시장치(110)는 해상도 축소 없이 영상을 표시하는 일반 모드와 해상도 축소에 의하여 영상을 표시하는 해상도축소 모드로 구동될 수 있다.
즉, 일반 모드에서는, 본 발명의 제1실시예에 따른 표시장치(110)가 도 1과 같은 다수의 신호를 이용하여 제1 내지 제m게이트배선(GL1 내지 GLm)에 상이한 게이트신호를 인가하여 영상을 표시할 수 있다.
그리고, 해상도 축소 모드에서는, 제1 및 제2게이트구동부(140, 142)가 제1 내지 제m게이트배선(GL1 내지 GLm) 중 인접한 2개에 동일한 게이트신호를 공급하여 해상도가 축소된 영상을 표시함으로써, 본 발명의 제1실시예에 따른 표시장치(110)의 소비전력을 절감하거나 프레임 속도를 향상시킬 수 있다.
예를 들어, 데이터구동부(130)의 먹스부(132)는, 제1서브프레임(SF1) 동안 표시패널(150)의 다수의 화소(P) 전부에 데이터신호를 인가하기 위하여 제1 내지 제3먹스클럭(MUX1 내지 MUX3)을 (3*(n/3)*(m/2))회 스윙(swing) 하고, 제2서브프레임(SF2) 동안 제1 내지 제3먹스클럭(MUX1 내지 MUX3)의 스윙 없이 1서브프레임(SF1)의 영상을 유지할 수 있는데, 이 경우 종래의 1프레임의 (3*(n/3)*m)회의 스윙에 비하여 스윙 횟수가 감소되어 소비전력을 절감할 수 있다.
그리고, 제2서브프레임(SF2) 동안 제1서브프레임(SF1)의 영상을 유지할 경우, 1 프레임에 대응되는 데이터신호의 양이 감소하므로, MIPI(mobile industry processor interface) 데이터의 전송속도 마진이 증가하여 소비전력을 더 절감할 수 있다.
또한, 제2서브프레임(SF2) 동안 제1서브프레임(SF1)과 상이한 영상의 데이터신호를 표시패널에 공급함으로써, 프레임 속도(frame refresh rate)를 향상시켜 영상의 표시품질을 개선할 수 있다.
한편, 다른 실시예에서는 동기보강부에 의하여 제1좌클럭(CLK1L)과 제1우클럭(CLK1R)의 동기와 제2좌클럭(CLK2L)과 제2우클럭(CLK2R)의 동기를 강화할 수 있는데, 이를 도면을 참조하여 설명한다.
도 5는 본 발명의 제2실시예에 따른 표시장치의 동기보강부를 도시한 도면이고, 도 6은 본 발명의 제2실시예에 따른 표시장치의 다수의 신호를 도시한 도면으로, 제2실시예의 표시장치의 구성은 동기보강부를 제외하고 제1실시예의 구성과 동일하므로 도 2를 함께 참조하여 설명한다.
도 5 및 도 6에 도시한 바와 같이, 본 발명의 제2실시예에 따른 표시장치(110)는 동기보강부(122)를 포함하는데, 동기보강부(122)는 타이밍제어부(120) 또는 제1 및 제2게이트구동부(140, 142)에 배치될 수 있는데, 동기보강부(122)가 타이밍제어부(120)에 배치되는 것을 예로 들어 설명한다.
동기보강부(122)는, 제1 및 제2인에이블(EN1, EN2), 디스에이블(DIS)에 따라 스위칭 되어 제1 및 제2동기클럭(CLKS1, CLKS2), 제1 및 제2좌클럭(CLK1L, CLK2L), 제1 및 제2우클럭(CLK1R, CLK2R) 중 하나를 제1 내지 제4게이트신호(GATE1 내지 GATE4)로 출력하는데, 이를 위하여 제1 내지 제8동기트랜지스터(TS1 내지 TS8)를 포함한다.
제1동기트랜지스터(TS1)의 게이트, 드레인, 소스는 각각 제1인에이블(EN1), 제1동기클럭(CLKS1), 제1게이트신호(GATE1)에 연결되고, 제2동기트랜지스터(TS2)의 게이트, 드레인, 소스는 각각 제1인에이블(EN1), 제1동기클럭(CLKS1), 제2게이트신호(GATE2)에 연결되고, 제3동기트랜지스터(TS3)의 게이트, 드레인, 소스는 각각 디스에이블(DIS), 제1게이트신호(GATE1), 제1좌클럭(CLK1L)에 연결되고, 제4동기트랜지스터(TS4)의 게이트, 드레인, 소스는 각각 디스에이블(DIS), 제2게이트신호(GATE2), 제1우클럭(CLK1R)에 연결된다.
그리고, 제5동기트랜지스터(TS5)의 게이트, 드레인, 소스는 각각 제2인에이블(EN2), 제2동기클럭(CLKS2), 제3게이트신호(GATE3)에 연결되고, 제6동기트랜지스터(TS6)의 게이트, 드레인, 소스는 각각 제2인에이블(EN2), 제2동기클럭(CLKS2), 제4게이트신호(GATE2)에 연결되고, 제7동기트랜지스터(TS7)의 게이트, 드레인, 소스는 각각 디스에이블(DIS), 제3게이트신호(GATE3), 제2좌클럭(CLK2L)에 연결되고, 제8동기트랜지스터(TS8)의 게이트, 드레인, 소스는 각각 디스에이블(DIS), 제4게이트신호(GATE4), 제2우클럭(CLK2R)에 연결된다.
여기서, 일반 모드 동안 직류전압 형태의 제1 및 제2인에이블(EN1, EN2)은 로우레벨을 갖고 직류전압 형태의 디스에이블(DIS)은 하이레벨을 갖고, 해상도축소 모드 동안 직류전압 형태의 제1 및 제2인에이블(EN1, EN2)은 하이레벨을 갖고 직류전압 형태의 디스에이블(DIS)은 로우레벨을 갖는다.
따라서, 동기보강부(122)는, 일반 모드 동안 제1 및 제2동기클럭(CLKS1, CLKS2) 대신 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)을 각각 제1 및 제2게이트구동부(140, 142)에 공급하고, 해상도축소 모드 동안 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R) 대신 제1 및 제2동기클럭(CLKS1, CLKS2)을 각각 제1 및 제2게이트구동부(140, 142)에 공급한다.
여기서, 제1 및 제2동기클럭(CLKS1, CLKS2)은 각각 하이레벨의 제1클럭온구간(CO1)의 펄스가 제1클럭주기(CT1)에 따라 반복되는 구형파로서, 제1 및 제2동기클럭(CLKS1, CLKS2)의 펄스는 제1클럭주기(CT1)의 1/2(CT1/2)의 위상차를 갖는다.
그리고, 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)은 각각 제1클럭온구간(CO1)과 동일한 폭의 하이레벨의 제2클럭온구간(CO2)의 펄스가 제2클럭주기(CT2)에 따라 반복되는 구형파로서, 제1 및 제2좌클럭(CLK1L, CLK2L)의 펄스는 제2클럭주기(CT2)의 1/2(CT2/2)의 위상차를 갖고, 제1 및 제2우클럭(CLK1R, CLK2R)의 펄스는 제2클럭주기(CT2)의 1/2(CT2/2)의 위상차를 갖고, 제1좌클럭(CLK1L)과 제1우클럭(CLK1R)의 펄스는 제2클럭주기(CT2)의 1/4(CT2/4)의 위상차를 갖고, 제2좌클럭(CLK2L)과 제2우클럭(CLK2R)의 펄스는 제2클럭주기(CT2)의 1/4(CT2/4)의 위상차를 갖는다.
이에 따라, 해상도축소 모드에서, 제1 및 제2게이트구동부(140, 142)로부터 출력되는 제1 내지 제m게이트신호(GATE1 내지 GATEm)는 각각 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R) 대신 제1 및 제2동기클럭(CLKS1, CLKS2)의 펄스에 대응되는 하이레벨의 게이트온구간(GO)의 펄스를 갖는다.
구체적으로, 제1 및 제2동기클럭(CLKS1, CLKS2)의 펄스가 교대로 제1게이트구동부(140)로부터 출력되는 홀수 번째의 제1, 제3, , 제(m-1)게이트신호(GATE1, GATE3, , GATEm)의 펄스로 순차적으로 출력되고, 제1 및 제2동기클럭(CLKS1, CLKS2)의 펄스가 교대로 제2게이트구동부(142)로부터 출력되는 짝수 번째 게이트신호(GATE2, GATE4, , GATEm)의 펄스로 순차적으로 출력될 수 있다.
따라서, 인접한 2개의 게이트배선(GL)에는 하나의 게이트신호(GATE)가 공급된다.
예를 들어, 제1 및 제2게이트배선(GL1, GL2)에는 하나의 제1동기클럭(CLKS1)에 대응되는 제1 및 제2게이트신호(GATE1, GATE2)가 각각 공급되고, 제3 및 제4게이트배선(GL3, GL4)에는 하나의 제2동기클럭(CLKS2)에 대응되는 제3 및 제4게이트신호(GATE3, GATE4)가 각각 공급될 수 있다.
이에 따라, 제1 내지 제m게이트배선(GL1 내지 GLm)에 제1 내지 제m게이트신호(GATE1 내지 GATEm)를 순차적으로 공급하는 총 시간은 게이트온구간(GO)의 m배(GO*m)가 아니라 게이트온구간(GO)의 (m/2)배(GO*(m/2))가 되고, 영상표시의 기본 단위구간인 1 프레임(F)은 동일한 프레임 영상을 표시하는 제1 및 제2서브프레임(SF1, SF2)으로 반분되어 제1 및 제2서브프레임(SF1, SF2) 각각의 폭인 서브프레임주기(SFT)는 1프레임(F)의 폭인 프레임주기(FT)의 1/2이 된다.
이와 같은 본 발명의 제2실시예에 따른 표시장치(110)는 해상도 축소 없이 영상을 표시하는 일반 모드와 해상도 축소에 의하여 영상을 표시하는 해상도축소 모드로 구동될 수 있다.
즉, 일반 모드에서는, 동기보강부(122)에 의하여 제1 및 제2게이트구동부(140, 142)가 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)을 이용하여 제1 내지 제m게이트배선(GL1 내지 GLm)에 상이한 게이트신호를 인가하여 본 발명의 제2실시예에 따른 표시장치(110)가 해상도 축소가 없는 영상을 표시할 수 있다.
그리고, 해상도 축소 모드에서는, 동기보강부(122)에 의하여 제1 및 제2게이트구동부(140, 142)가 제1 및 제2동기클럭(CLKS1, CLKS2)을 이용하여 제1 내지 제m게이트배선(GL1 내지 GLm) 중 인접한 2개에 동기가 보강된 동일한 게이트신호를 공급하여 본 발명의 제2실시예에 따른 표시장치(110)가 해상도가 축소된 영상을 표시함으로써, 본 발명의 제2실시예에 따른 표시장치(110)의 소비전력을 절감하거나 프레임 속도를 향상시킬 수 있다.
그리고, 제2서브프레임(SF2) 동안 제1서브프레임(SF1)의 영상을 유지할 경우, 1 프레임에 대응되는 데이터신호의 양이 감소하므로, MIPI(mobile industry processor interface) 데이터의 전송속도 마진이 증가하여 소비전력을 더 절감할 수 있다.
또한, 제2서브프레임(SF2) 동안 제1서브프레임(SF1)과 상이한 영상의 데이터신호를 표시패널에 공급함으로써, 프레임 속도(frame refresh rate)를 향상시켜 영상의 표시품질을 개선할 수 있다.
한편, 다른 실시예에서는 해상도축소 모드에서 구형파 형태의 인에이블을 사용할 수 있는데, 이를 도면을 참조하여 설명한다.
도 7은 본 발명의 제3실시예에 따른 표시장치의 다수의 신호를 도시한 도면으로, 제3실시예의 표시장치의 구성은 제2실시예의 표시장치의 구성과 동일하므로 이에 대한 설명은 생략한다.
도 7에 도시한 바와 같이, 본 발명의 제3실시예에 따른 표시장치(110)에서, 일반 모드 동안 직류전압 형태의 제1 및 제2인에이블(EN1, EN2)은 로우레벨을 갖고 직류전압 형태의 디스에이블(DIS)은 하이레벨을 갖고, 해상도축소 모드 동안 제1 및 제2인에이블(EN1, EN2)은 각각 제1클럭온구간(CO1)과 동일한 하이레벨 구간의 펄스가 제1클럭주기(CT1)와 동일한 주기에 따라 반복되는 구형파 형태를 갖고 직류전압 형태의 디스에이블(DIS)은 로우레벨을 갖는다.
이와 같이, 해상도축소 모드 동안 제1 및 제2인에이블(EN1, EN2)이 하이레벨의 직류전압 대신 제1클럭온구간(CO1) 및 제1클럭주기(CT1)를 갖는 구형파 형태를 가지므로, 동기보강부(122)의 제1, 제2, 제5 및 제6동기트랜지스터(TS1, TS2, TS5, TS6)가 항상 턴-온(turn-on)를 갖는 대신 필요한 구간에서만 턴-온 상태를 갖게 되며, 이에 따라 제1, 제2, 제5 및 제6동기트랜지스터(TS1, TS2, TS5, TS6)의 열화를 방지할 수 있다.
따라서, 동기보강부(122)는, 일반 모드 동안 제1 및 제2동기클럭(CLKS1, CLKS2) 대신 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)을 각각 제1 및 제2게이트구동부(140, 142)에 공급하고, 해상도축소 모드 동안 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R) 대신 제1 및 제2동기클럭(CLKS1, CLKS2)을 각각 제1 및 제2게이트구동부(140, 142)에 공급한다.
여기서, 제1 및 제2동기클럭(CLKS1, CLKS2)은 각각 하이레벨의 제1클럭온구간(CO1)의 펄스가 제1클럭주기(CT1)에 따라 반복되는 구형파로서, 제1 및 제2동기클럭(CLKS1, CLKS2)의 펄스는 제1클럭주기(CT1)의 1/2(CT1/2)의 위상차를 갖는다.
그리고, 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)은 각각 제1클럭온구간(CO1)과 동일한 폭의 하이레벨의 제2클럭온구간(CO2)의 펄스가 제2클럭주기(CT2)에 따라 반복되는 구형파로서, 제1 및 제2좌클럭(CLK1L, CLK2L)의 펄스는 제2클럭주기(CT2)의 1/2(CT2/2)의 위상차를 갖고, 제1 및 제2우클럭(CLK1R, CLK2R)의 펄스는 제2클럭주기(CT2)의 1/2(CT2/2)의 위상차를 갖고, 제1좌클럭(CLK1L)과 제1우클럭(CLK1R)의 펄스는 제2클럭주기(CT2)의 1/4(CT2/4)의 위상차를 갖고, 제2좌클럭(CLK2L)과 제2우클럭(CLK2R)의 펄스는 제2클럭주기(CT2)의 1/4(CT2/4)의 위상차를 갖는다.
이에 따라, 해상도축소 모드에서, 제1 및 제2게이트구동부(140, 142)로부터 출력되는 제1 내지 제m게이트신호(GATE1 내지 GATEm)는 각각 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R) 대신 제1 및 제2동기클럭(CLKS1, CLKS2)의 펄스에 대응되는 하이레벨의 게이트온구간(GO)의 펄스를 갖는다.
구체적으로, 제1 및 제2동기클럭(CLKS1, CLKS2)의 펄스가 교대로 제1게이트구동부(140)로부터 출력되는 홀수 번째의 제1, 제3, , 제(m-1)게이트신호(GATE1, GATE3, , GATEm)의 펄스로 순차적으로 출력되고, 제1 및 제2동기클럭(CLKS1, CLKS2)의 펄스가 교대로 제2게이트구동부(142)로부터 출력되는 짝수 번째 게이트신호(GATE2, GATE4, , GATEm)의 펄스로 순차적으로 출력될 수 있다.
따라서, 인접한 2개의 게이트배선(GL)에는 하나의 게이트신호(GATE)가 공급된다.
예를 들어, 제1 및 제2게이트배선(GL1, GL2)에는 하나의 제1동기클럭(CLKS1)에 대응되는 제1 및 제2게이트신호(GATE1, GATE2)가 각각 공급되고, 제3 및 제4게이트배선(GL3, GL4)에는 하나의 제2동기클럭(CLKS2)에 대응되는 제3 및 제4게이트신호(GATE3, GATE4)가 각각 공급될 수 있다.
이에 따라, 제1 내지 제m게이트배선(GL1 내지 GLm)에 제1 내지 제m게이트신호(GATE1 내지 GATEm)를 순차적으로 공급하는 총 시간은 게이트온구간(GO)의 m배(GO*m)가 아니라 게이트온구간(GO)의 (m/2)배(GO*(m/2))가 되고, 영상표시의 기본 단위구간인 1 프레임(F)은 동일한 프레임 영상을 표시하는 제1 및 제2서브프레임(SF1, SF2)으로 반분되어 제1 및 제2서브프레임(SF1, SF2) 각각의 폭인 서브프레임주기(SFT)는 1프레임(F)의 폭인 프레임주기(FT)의 1/2이 된다.
이와 같은 본 발명의 제3실시예에 따른 표시장치(110)는 해상도 축소 없이 영상을 표시하는 일반 모드와 해상도 축소에 의하여 영상을 표시하는 해상도축소 모드로 구동될 수 있다.
즉, 일반 모드에서는, 동기보강부(122)에 의하여 제1 및 제2게이트구동부(140, 142)가 제1 및 제2좌클럭(CLK1L, CLK2L)과 제1 및 제2우클럭(CLK1R, CLK2R)을 이용하여 제1 내지 제m게이트배선(GL1 내지 GLm)에 상이한 게이트신호를 인가하여 본 발명의 제3실시예에 따른 표시장치(110)가 해상도 축소가 없는 영상을 표시할 수 있다.
그리고, 해상도 축소 모드에서는, 동기보강부(122)에 의하여 제1 및 제2게이트구동부(140, 142)가 제1 및 제2동기클럭(CLKS1, CLKS2)을 이용하여 제1 내지 제m게이트배선(GL1 내지 GLm) 중 인접한 2개에 동기가 보강된 동일한 게이트신호를 공급하여 본 발명의 제3실시예에 따른 표시장치(110)가 해상도가 축소된 영상을 표시함으로써, 본 발명의 제3실시예에 따른 표시장치(110)의 소비전력을 절감하거나 프레임 속도를 향상시킬 수 있다.
그리고, 제2서브프레임(SF2) 동안 제1서브프레임(SF1)의 영상을 유지할 경우, 1 프레임에 대응되는 데이터신호의 양이 감소하므로, MIPI(mobile industry processor interface) 데이터의 전송속도 마진이 증가하여 소비전력을 더 절감할 수 있다.
또한, 제2서브프레임(SF2) 동안 제1서브프레임(SF1)과 상이한 영상의 데이터신호를 표시패널에 공급함으로써, 프레임 속도(frame refresh rate)를 향상시켜 영상의 표시품질을 개선할 수 있다.
제1 내지 제3실시예에서는 제1 및 제2게이트구동부를 포함하는 표시장치를 예로 들었으나, 다른 실시예에서는 하나의 게이트구동부를 포함하는 표시장치에 본 발명을 적용할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 터치표시장치 120: 타이밍제어부
130: 데이터구동부 140, 142: 제1 및 제2게이트구동부
150: 표시패널

Claims (12)

  1. 다수의 클럭을 포함하는 게이트제어신호, 다수의 먹스클럭을 포함하는 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와;
    상기 데이터제어신호 및 상기 영상데이터를 이용하여 다수의 데이터신호를 생성하는 데이터구동부와;
    상기 게이트제어신호를 이용하여 다수의 게이트신호를 생성하는 게이트구동부와;
    상기 다수의 데이터신호가 공급되는 다수의 데이터배선과, 상기 다수의 게이트신호가 공급되는 다수의 게이트배선과, 상기 다수의 데이터배선 및 상기 다수의 데이터배선에 연결되는 다수의 화소를 포함하는 표시패널
    을 포함하고,
    일반 모드에서, 상기 다수의 게이트배선 중 인접한 2개에는 상이한 게이트신호가 공급되고,
    해상도축소 모드에서, 상기 다수의 게이트배선 중 인접한 2개에는 동일한 게이트신호가 공급되고,
    상기 다수의 클럭은 제1 및 제2좌클럭, 제1 및 제2우클럭, 제1 및 제2동기클럭을 포함하고,
    상기 다수의 게이트신호는 제1 내지 제m게이트신호를 포함하고,
    상기 해상도축소 모드에서, 상기 게이트구동부는,
    상기 제1동기클럭을 이용하여 상기 다수의 게이트배선 중 인접한 2개의 게이트배선에 공급되는 상기 제1, 제2, 제5, 제6, ..., 제(m-3) 및 제(m-2)게이트신호를 생성하고,
    상기 제2동기클럭을 이용하여 상기 다수의 게이트배선 중 인접한 2개의 게이트배선에 공급되는 상기 제3, 제4, 제7, 제8, ..., 제(m-1) 및 제m게이트신호를 생성하는 표시장치.
  2. 제 1 항에 있어서,
    상기 게이트구동부는, 상기 제1 및 제2좌클럭 또는 상기 제1 및 제2동기클럭을 이용하여 상기 다수의 게이트배선 중 홀수 번째 게이트배선에 공급되는 상기 제1, 제3, ..., 제(m-1)게이트신호를 생성하는 제1게이트구동부와, 상기 제1 및 제2우클럭 또는 상기 제1 및 제2동기클럭을 이용하여 상기 다수의 게이트배선 중 짝수 번째 게이트배선에 공급되는 상기 제2, 제4, ..., 제m게이트신호를 생성하는 제2게이트구동부를 포함하고,
    상기 데이터구동부는 상기 다수의 먹스클럭을 이용하는 먹스부를 포함하는 표시장치.
  3. 삭제
  4. 삭제
  5. 제 2 항에 있어서,
    상기 타이밍제어부 또는 상기 제1 및 제2게이트구동부는, 제1 및 제2인에이블 및 디스에이블을 이용하여 상기 제1 및 제2좌클럭과 상기 제1 및 제2우클럭 또는 상기 제1 및 제2동기클럭을 출력하는 동기보강부를 포함하는 표시장치.
  6. 제 5 항에 있어서,
    상기 동기보강부는,
    각각이 상기 제1인에이블에 따라 스위칭 되어 상기 제1동기클럭을 출력하는 제1 및 제2동기트랜지스터와;
    각각이 상기 디스에이블에 따라 스위칭 되어 상기 제1좌클럭 및 상기 제1우클럭을 출력하는 제3 및 제4동기트랜지스터와;
    각각이 상기 제2인에이블에 따라 스위칭 되어 상기 제2동기클럭을 출력하는 제5 및 제6동기트랜지스터와;
    각각이 상기 디스에이블에 따라 스위칭 되어 상기 제2좌클럭 및 상기 제2우클럭을 출력하는 제7 및 제8동기트랜지스터
    를 포함하는 표시장치.
  7. 제 5 항에 있어서,
    상기 제1인에이블은, 직류전압 형태를 갖거나 상기 제1동기클럭과 동일한 파형을 갖고,
    상기 제2인에이블은, 직류전압 형태를 갖거나 상기 제2동기클럭과 동일한 파형을 갖고,
    상기 디스에이블은, 직류전압 형태를 갖는 표시장치.
  8. 타이밍제어부가, 다수의 클럭을 포함하는 게이트제어신호, 다수의 먹스클럭을 포함하는 데이터제어신호 및 영상데이터를 생성하는 단계와;
    데이터구동부가, 상기 데이터제어신호 및 상기 영상데이터를 이용하여 다수의 데이터신호를 생성하는 단계와;
    게이트구동부가, 상기 게이트제어신호를 이용하여 다수의 게이트신호를 생성하는 단계와;
    다수의 데이터배선과 다수의 게이트배선과 상기 다수의 데이터배선 및 상기 다수의 데이터배선에 연결되는 다수의 화소를 포함하는 표시패널이, 상기 다수의 데이터신호 및 상기 다수의 게이트신호를 이용하여 영상을 표시하는 단계
    를 포함하고,
    일반 모드에서, 상기 게이트구동부는 상기 다수의 게이트배선 중 인접한 2개에는 상이한 게이트신호를 공급하고,
    해상도축소 모드에서, 상기 게이트구동부는 상기 다수의 게이트배선 중 인접한 2개에는 동일한 게이트신호를 공급하고,
    상기 다수의 클럭은 제1 및 제2좌클럭, 제1 및 제2우클럭, 제1 및 제2동기클럭을 포함하고,
    상기 다수의 게이트신호는 제1 내지 제m게이트신호를 포함하고,
    상기 해상도축소 모드에서, 상기 게이트구동부는,
    상기 제1동기클럭을 이용하여 상기 다수의 게이트배선 중 인접한 2개의 게이트배선에 공급되는 상기 제1, 제2, 제5, 제6, ..., 제(m-3) 및 제(m-2)게이트신호를 생성하고,
    상기 제2동기클럭을 이용하여 상기 다수의 게이트배선 중 인접한 2개의 게이트배선에 공급되는 상기 제3, 제4, 제7, 제8, ..., 제(m-1) 및 제m게이트신호를 생성하는 표시장치의 구동방법.
  9. 제 8 항에 있어서,
    상기 게이트구동부가 상기 다수의 게이트신호를 생성하는 단계는,
    상기 게이트구동부의 제1게이트구동부가, 상기 제1 및 제2좌클럭 또는 상기 제1 및 제2동기클럭을 이용하여 상기 다수의 게이트배선 중 홀수 번째 게이트배선에 공급되는 상기 제1, 제3, ..., 제(m-1)게이트신호를 생성하는 단계와;
    상기 게이트구동부의 제2게이트구동부가, 상기 제1 및 제2우클럭 또는 상기 제1 및 제2동기클럭을 이용하여 상기 다수의 게이트배선 중 짝수 번째 게이트배선에 공급되는 상기 제2, 제4, ..., 제m게이트신호를 생성하는 단계
    를 포함하고,
    상기 데이터구동부가 상기 다수의 데이터신호를 생성하는 단계는, 상기 데이터구동부의 먹스부가 다수의 먹스클럭을 이용하여 상기 다수의 데이터신호를 시분할로 출력하는 단계를 포함하는 표시장치의 구동방법.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 일반 모드에서, 상기 게이트구동부는,
    상기 제1 및 제2좌클럭을 이용하여 상기 다수의 게이트배선 중 홀수 번째 게이트배선에 공급되는 상기 제1, 제3, ..., 제(m-1)게이트신호를 생성하고,
    상기 제1 및 제2우클럭을 이용하여 상기 다수의 게이트배선 중 짝수 번째 게이트배선에 공급되는 상기 제2, 제4,..., 제m게이트신호를 생성하는 표시장치.
  12. 제 11 항에 있어서,
    상기 제1 및 제2동기클럭은 각각 하이레벨의 제1클럭온구간의 펄스가 제1클럭주기에 따라 반복되는 구형파이고, 상기 제1 및 제2동기클럭의 펄스는 상기 제1클럭주기의 1/2의 위상차를 갖고,
    상기 제1 및 제2좌클럭과 상기 제1 및 제2우클럭은 각각 상기 제1클럭온구간과 동일한 폭의 하이레벨의 제2클럭온구간의 펄스가 제2클럭주기에 따라 반복되는 구형파이고, 상기 제1 및 제2좌클럭의 펄스는 상기 제2클럭주기의 1/2의 위상차를 갖고, 상기 제1 및 제2우클럭의 펄스는 상기 제2클럭주기의 1/2의 위상차를 갖고, 상기 제1좌클럭과 상기 제1우클럭의 펄스는 상기 제2클럭주기의 1/4의 위상차를 갖고, 상기 제2좌클럭과 상기 제2우클럭의 펄스는 상기 제2클럭주기의 1/4의 위상차를 갖는 표시장치.
KR1020170175979A 2017-12-20 2017-12-20 게이트구동부를 포함하는 표시장치 및 그 구동방법 KR102390698B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170175979A KR102390698B1 (ko) 2017-12-20 2017-12-20 게이트구동부를 포함하는 표시장치 및 그 구동방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170175979A KR102390698B1 (ko) 2017-12-20 2017-12-20 게이트구동부를 포함하는 표시장치 및 그 구동방법

Publications (2)

Publication Number Publication Date
KR20190074541A KR20190074541A (ko) 2019-06-28
KR102390698B1 true KR102390698B1 (ko) 2022-04-25

Family

ID=67066189

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170175979A KR102390698B1 (ko) 2017-12-20 2017-12-20 게이트구동부를 포함하는 표시장치 및 그 구동방법

Country Status (1)

Country Link
KR (1) KR102390698B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112037721B (zh) * 2020-08-06 2022-02-22 武汉华星光电技术有限公司 Goa电路及其显示面板、显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070081164A (ko) * 2006-02-10 2007-08-16 삼성전자주식회사 액정 표시 장치
KR100924143B1 (ko) * 2008-04-02 2009-10-28 삼성모바일디스플레이주식회사 평판표시장치 및 그의 구동 방법
KR101577826B1 (ko) * 2009-05-27 2015-12-16 엘지디스플레이 주식회사 영상표시장치 및 그 구동방법

Also Published As

Publication number Publication date
KR20190074541A (ko) 2019-06-28

Similar Documents

Publication Publication Date Title
KR102001890B1 (ko) 액정표시장치
KR102081135B1 (ko) 저속 구동이 가능한 표시장치
EP3327716A1 (en) Display device
CN103377630B (zh) 液晶显示设备
CN111179798A (zh) 显示装置及其驱动方法
KR20190037860A (ko) 게이트 구동 회로 및 이를 구비한 평판 표시 장치
US20140078187A1 (en) Liquid crystal display device including inspection circuit and inspection method thereof
US8941632B2 (en) Liquid crystal display device and driving method for changing driving mode thereof
KR20190014842A (ko) 게이트 구동부 및 이를 구비한 평판 표시 장치
KR20120057380A (ko) 액정표시장치
KR102286944B1 (ko) 표시 패널 구동 장치 및 이를 포함하는 표시 장치
KR20090113079A (ko) 액정표시장치의 구동회로
JP5137873B2 (ja) 表示装置および駆動装置
CN101661719B (zh) 液晶显示器的插黑方法
KR102138664B1 (ko) 표시장치
KR102143221B1 (ko) 표시장치
KR102390698B1 (ko) 게이트구동부를 포함하는 표시장치 및 그 구동방법
KR102034057B1 (ko) 평판 표시 장치
KR102019763B1 (ko) 액정표시장치 및 그 구동방법
KR101205413B1 (ko) 액정표시장치의 절전 회로
US11837173B2 (en) Gate driving circuit having a node controller and display device thereof
KR101408260B1 (ko) 액정표시장치의 게이트 구동 회로
KR20080086060A (ko) 액정표시장치 및 이의 구동방법
KR101159329B1 (ko) 액정표시장치 구동회로 및 구동방법
KR102434029B1 (ko) 표시장치 및 그 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant