TWI390849B - 時脈訊號產生電路，顯示面板模組，成像裝置，及電子設備 - Google Patents

時脈訊號產生電路，顯示面板模組，成像裝置，及電子設備 Download PDF

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Description

時脈訊號產生電路，顯示面板模組，成像裝置，及電子設備
本發明係關於一延遲同步迴路型信號產生電路，且特定言之，係關於較佳的係適用於其中主動元件係使用薄膜形成技術與印刷技術來形成之情況的延遲同步迴路型信號產生電路。本發明亦可用作一顯示面板模組、一成像裝置及電子設備。
相關申請案之交互參考
本發明包含在2007年12月5日向日本專利局申請的日本專利申請案JP 2007-314634之相關標的，其全部內容以引用方式併入本文中。
近來，不僅大螢幕顯示器而且中小範圍的顯示器亦需要高清晰度顯示解析度。因此，在使用更高頻率的輸入時脈信號與視訊信號。例如，對於其中功能電路係整合於一顯示基板上之一系統顯示器，信號頻率係藉由自串列至並列地轉換視訊信號來減低，從而改良關於更低功率消耗與薄膜電晶體之性質不規則的操作邊限。
然而，對於其中視訊信號之輸入頻率極高的新近系統顯示器，於該顯示基板處發生的視訊信號與該時脈信號之間的延遲之差異不再可忽略。
日本未審專利申請公開案第2006-287641與2007-6517號中揭示一延遲同步迴路型信號產生電路之一範例。
已構想一方法用以藉由使用諸如一PLL(鎖相迴路)或DLL(延遲鎖定迴路)電路之一相位調整器電路來減低時脈信號與視訊信號之間的延遲差異以便針對該延遲差異而近似於零。
然而，對於將組成該時脈信號產生電路的主動元件作為薄膜電晶體來形成或印刷於該絕緣基板上存在一問題，因為由於其電路規模所致包含於該面板上較困難。此係由於與形成於一矽(半導體)基板上的電晶體相比較形成或印刷於該絕緣基板上的薄膜電晶體裝置之裝置大小更大的事實。特定言之，可容易地預見一問題，其中若組態關於其欲以數位電路之形式設定延遲量的部分則電路規模變得較大。增加的電路規模導致較差的理論良率，其進而導致增加的成本。
依據本發明之一具體實施例之一延遲同步迴路型時脈信號產生電路包括：一數位延遲線，其用於延遲一第一時脈信號並產生一第二時脈信號；一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度；以及一延遲量控制單元，其用於基於該第一時脈信號與該第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應。
該數位延遲線可由用於延遲時間之粗調整的一第一延遲線與用於延遲時間之細調整的一第二延遲線之一串聯連接組態；其中該環型移位暫存器係由對應於該第一延遲線之一第一環型移位暫存器與對應於該第二延遲線之一第二環 型移位暫存器組態；以及其中該延遲量控制單元係由對應於該第一延遲線之一第一延遲量控制單元與對應於該第二延遲線之一第二延遲量控制單元組態。
即，該延遲線較佳的係屬於針對粗調整與細調整之一級組態，其中環型移位暫存器與延遲控制單元係提供至各級。在此情況下，與使用一單一延遲線之延遲量調整操作相比較，可在一更短時間內實行相位同步。
此外，驅動該第一環型移位暫存器與第二環型移位暫存器的偏移時脈可具有低於該第一時脈信號或該第二時脈信號之一頻率。例如，可提供該偏移時脈信號作為該第一時脈信號之分頻輸出。以此方式使用具有一低頻率之一偏移時脈允許該移位暫存器之操作邊限改良。因此，可改良良率並減低製造成本。
輸入至該第一環型移位暫存器之第一偏移時脈信號的頻率可低於輸入至該第二環型移位暫存器之第二偏移時脈信號的頻率。即，設定輸入至該第一環型移位暫存器之第一偏移時脈信號的頻率以便低於輸入至該第二環型移位暫存器之第二偏移時脈信號的頻率最終致能該粗移位暫存器之操作邊限高於該細移位暫存器之操作邊限。
在新相差在其中已首先設定粗調整延遲時間長度與細調整延遲時間長度兩者之一狀態中發生的情況下，僅針對細調整延遲時間長度的設定操作可以係恢復。此操作可藉由該粗調整偏移時脈與細調整偏移時脈之頻率差異來實現。
該數位延遲線可由用於延遲時間之粗調整的一第一延遲 線與用於延遲時間之細調整的一第二延遲線之一串聯連接組態；其中該環型移位暫存器實行該第一延遲線之延遲時間長度的設定，而該數位延遲量設定單元實行該第二延遲線之延遲時間長度的設定。
即，該延遲線較佳的係屬於針對粗調整與細調整之一兩級組態，其中一環型移位暫存器與一延遲控制單元係至少提供至該粗調整級。在此情況下，僅延遲時間長度之粗調整可使用該環型移位暫存器來實現，而延遲時間長度之細調整可使用包括相關技術的另一延遲調整電路來實現。
亦在此情況下，驅動該環型移位暫存器之偏移時脈可具有低於該第一時脈信號或該第二時脈信號之一頻率。以此方式使用具有一低頻率之一偏移時脈允許該移位暫存器之操作邊限改良。
在新相差在其中已首先設定粗調整延遲時間長度與細調整延遲時間長度兩者之一狀態中發生的情況下，僅針對細調整延遲時間長度的設定操作可以係恢復。此操作可藉由該粗調整偏移時脈與細調整偏移時脈之頻率差異來實現。
與先前範例不同，同樣對於其中該延遲線係以一單一延遲線組態之一情況，驅動該環型移位暫存器之偏移時脈可具有低於該第一時脈信號或該第二時脈信號之一頻率。在此情況下，可提供該偏移時脈信號作為該第一時脈信號之分頻輸出。
亦建議一顯示面板模組、成像裝備及電子設備。該面板模組可由一顯示面板、上面說明的一組態之一時脈信號產 生電路及用於基於屬於其輸出時脈之第二時脈信號來驅動該顯示面板之一驅動電路組態。
該時脈信號產生電路之主動元件可以係形成或印刷於一絕緣基板上的薄膜電晶體。例如，該顯示面板較佳的係一液晶顯示面板或有機EL(electroluminescent；電致發光)面板。
而且，依據本發明之一具體實施例之一成像設備包括：一成像裝置；上面說明的一組態之一時脈信號產生電路；以及一驅動電路，其用於基於屬於該時脈信號產生電路之輸出時脈的第二時脈信號來驅動該成像裝置。
而且，依據本發明之一具體實施例之電子設備包括：上面說明的一組態之一時脈信號產生電路；一系統控制單元，其用於控制整個系統之操作；以及一操作輸入單元，其用於接受至該系統控制單元之操作輸入。
應用上面說明的組態之時脈信號產生電路致能在以具有高開啟電阻之薄膜電晶體形成電路的情況下實現小電路規模。特定言之，延遲級之數目愈大，與相關技術相比較，可愈多地減低該電路規模。
將說明對一系統顯示器應用本發明的情況。應注意，應假定不在圖式中或該規格中之說明中特別說明的部分在應用相關技術。而且，應注意，以下說明僅係本發明之具體實施例，並且本發明並不受限於其。
A第一具體實施例
以下係關於其中該顯示面板係一液晶顯示面板之一情況的說明。
A-1顯示面板之組態
圖1說明在本具體實施例中欲說明之一顯示面板1的平面圖組態。在此具體實施例的情況下，一顯示區域5及其周邊電路係以相同程序一起形成於該玻璃基板3之面上。即，吾人將假定其中該顯示面板1係一系統面板之一情況。
閘極線與信號線係依據解析度以晶格形式形成於該顯示區域5上，並且像素電路係形成於其每一交叉位置處。即，該顯示區域5具有對應於該主動矩陣驅動方法之一面板組態。應注意，閘極線係在該顯示區域之x方向上延伸的佈線，而信號線係在該顯示區域之y方向上延伸的佈線。
於各像素電路，形成由一薄膜電晶體組態之一切換電晶體與用於保持寫入至其的信號電壓之一保留電容Cs。應注意，該切換電晶體之閘極電極係連接至該閘極線，並且一主電極係連接至該信號線，而另一主電極係連接至一像素電極。
該像素電極產生在其本身與一未顯示的面向電極之間之一電場，從而可變地控制與此電場之對準方向。應注意，在本具體實施例之情況下，該像素電路之結構不相關。例如，該具體實施例可應用於其中該等像素電極與面向電極係提供於不同面板基板上以便面向彼此之一方法、其中該 等像素電極與面向電極係提供於相同面板基板上之IPS(平面內切換)、亦或其他方法。
形成於該顯示區域5周圍的係作為功能電路的一信號線驅動器7、閘極線驅動器9、時脈信號產生電路11等等。該信號線驅動器7係用於依據寫入時序施加信號電壓至該等對應的信號線之一驅動電路。該信號線驅動器7係由與在x方向上的像素之數目相等的若干正反器之一移位暫存器、用於鎖存各正反器之輸出處之信號值並將該鎖存輸出轉換成類比電壓之數位/類比轉換電路等等組態。
該閘極驅動器9係用於依序使閘極線具有該信號電壓之寫入時序之一驅動電路。該閘極驅動器9係由與在y方向上的像素之數目相等的若干正反器組態。該信號線驅動器7與該閘極驅動器9係藉由自該時脈信號產生電路11提供之時脈信號(稍後說明的CLK2)來驅動。
順便提及，該時脈信號產生電路11係一輸入時脈(與該視訊信號同步)係輸入至其之一電路，並產生如稍後所說明的與該輸入時脈CLK1同步之一輸出時脈CLK2。在此具體實施例之情況下，已使用一半導體程序在該玻璃基板3(其係一絕緣基板)上形成組成該時脈信號產生電路11的主動元件。
此外，一電源TCP(transformer coupled power；變壓器耦合電源)13係布置於該玻璃基板3上。此等佈線係撓性佈線，其係經由連接墊連接至該顯示區域內的電源線。至該信號線驅動器7、閘極線驅動器9及時脈信號產生電路11之 驅動信號係經由未顯示的佈線來供應。順便提及，一未顯示的面向玻璃15係布置於該玻璃基板3(其係下部基板)之面上，以便密封該液晶層。
A-2時脈信號產生電路之組態
圖2說明本規格之本發明者所建議之一延遲同步迴路型時脈信號產生電路11的內部組態範例。此時脈信號產生電路11係由一輸入緩衝器電路21、一數位延遲線23、一輸出緩衝器電路25、一相位比較電路27、一偏移時脈產生單元29及一環型移位暫存器31組態。
該輸入緩衝器電路21與該輸出緩衝器電路25各係其中多個反相器電路係串聯連接的電路。輸入至該輸入緩衝器電路21的輸入時脈CLK1亦將稱為"第一時脈"，而自該輸出緩衝器電路25輸出的輸出時脈CLK2亦將稱為"第二時脈"。
該數位延遲線23係能夠數位控制該輸入時脈CLK1之延遲量的延遲線。對於本具體實施例，將使用一數位延遲線23，其以一二進制方式來切換各反相器電路之延遲量。
圖3說明該數位延遲線23之一電路範例。該數位延遲線23係由具有負載電容的CMOS反相器電路之一串聯連接電路組態。在此具體實施例之情況下，連接的CMOS反相器之數目係16個級。然而，應注意，一CMOS開關係布置於該等CMOS反相器電路之各輸出端子與該接地線之間，從而提供一結構以使得可以切換該傳播路徑與負載電容路徑之間的切換。
此外，各開關的斷開與閉合係藉由一稍後說明的環型移 位暫存器31來執行，其具有一組態以使得可在一零至16之間的範圍內增加或減少連接至該傳輸線的負載電容之數目。應注意，當所有CMOS開關係控制而斷開(所有CMOS開關係控制而關閉)時，該延遲時間係最短的。該數位延遲線23上的延遲量隨連接至該傳輸路徑之每一負載電容而遞增地增加。因此，當所有CMOS開關係控制而閉合(所有CMOS開關係控制而開啟)時，該延遲時間係最長的。
該相位比較電路27係用於比較該輸入時脈CLK1之邊緣相位與該輸出時脈CLK2之邊緣相位並依據下游的比較關係來輸出決定輸出Q1與Q2的電路。
圖4說明該相位比較電路27之一電路組態範例。該相位比較電路27係由以該輸入時脈CLK1作為該時脈信號而操作之一D正反器41、以該輸出時脈CLK2作為該時脈信號而操作之一D正反器43及一AND閘極45組態，該AND閘極獲得該等D正反器41與43之輸出信號的邏輯接合並產生針對該等D正反器41與43之重設信號。
在此電路組態之情況中，對於該相位比較電路27，對應於關於其已首先偵測上升邊緣的時脈CLK之D正反器的輸出信號變為"H"位準，並且該等D正反器41與43之決定輸出Q1與Q2兩者都於一時序係重設，於該時序對應於關於其該"H"位準稍後出現的時脈CLK之D正反器的輸出信號變為"H"位準。
因此，該等決定輸出Q1與Q2係針對一對應於該相差之數量的"H"位準輸出。例如，若該輸入時脈CLK1之相位關 於該輸出時脈CLK2而係提前，則該決定輸出Q1係對應於該相差之週期之一數量的"H"位準。另一方面，若該輸入時脈CLK2之相位關於該輸出時脈CLK1而係提前，則該決定輸出Q2係對應於該相差之週期之一數量的"H"位準。應注意，若該輸入時脈CLK1與該輸出時脈CLK2之邊緣相位係大約相同，則於該相位比較電路27處"L"位準之決定輸出Q1與Q2繼續係自該D正反器41與43輸出。圖5說明上面說明的決定輸出Q1與Q2與相位狀態之間的關係。
該偏移時脈產生單元29係基於該相位比較電路29之決定輸出Q1與Q2來控制一偏移時脈之供應與停止的電路。此偏移時脈產生單元29之功能對應於該延遲量控制單元。該偏移時脈產生單元29在該等決定輸出Q1與Q2之一者係"H"位準而另一者係"L"位準時，使用該偏移時脈SCLK來供應該環型移位暫存器31，並且在該等決定輸出Q1與Q2兩者都係"L"位準時，停止該偏移時脈SCLK至該環型移位暫存器31的供應。
圖6說明該偏移時脈產生單元29之一電路範例。在圖6所示之情況下，該偏移時脈產生單元29係由一電荷幫浦51、一緩衝器53、一二極體連接的電晶體55、一重設電晶體57、一鎖存器59、一緩衝器61、一AND閘極63及一緩衝器65組態。
該電荷幫浦51係由用於實行該決定輸出Q1之邏輯反相之一反相器511、CMOS開關513與515及一保留電容517組態。在初始狀態中，該電荷幫浦51輸出"L"位準。應注 意，在本具體實施例的情況下，該時脈信號產生電路11係設計以使得在該重設操作之後立即輸出"L"位準直至該輸入時脈CLK1之相位在該輸出時脈CLK2之相位前面。於該輸入時脈CLK1之相位與該輸出時脈CLK2之相位相同或該輸入時脈CLK1之相位在該輸出時脈CLK2之相位前面之點，該電荷幫浦51輸出"H"位準。
該緩衝器53係具有串聯連接的偶數個反相器電路之一電路。用作一電壓隨耦器的二極體連接的電晶體55係其中一薄膜電晶體之汲極電極與閘極電極係連接的緩衝器電路，其中該閘極電極電位係該源極電極電位而不改變。該重設電晶體57係用於將該鎖存器59之輸入位準強制地重設至"L"位準之一薄膜電晶體。
該鎖存器59係其中兩個反相器電路係以環方式連接之一電路級。該緩衝器61係具有串聯連接的偶數個反相器之一電路。該AND閘極63係用於輸出上面說明的邏輯閘極51、53、55、57、59及61之邏輯接合與該偏移時脈SCLK之一閘極電路。
因此，僅當該等邏輯閘極51、53、55、57、59及61之輸出係"H"位準時，該AND閘極63將該偏移時脈SCLK輸出至該緩衝器65，並當該等邏輯閘極51、53、55、57、59及61之輸出係"L"位準時，該AND閘極儲存該偏移時脈SCLK之輸出。應注意，該緩衝器65係具有串聯連接的多個反相器電路之一電路。
該環型移位暫存器31係其中數目等於數位延遲線23之數 目的D正反器係以環方式連接之一移位暫存器電路。此環型移位暫存器31係本規格中別處提及的"延遲量設定單元"之一形式。
圖7說明該環型移位暫存器31之一電路範例。在圖7中說明之情況下，該環型移位暫存器31係由其中前一級之Q輸出係下一級之D輸入的16個D正反器電路與其中最後級之Q輸出係經受邏輯反相並係回授至該第一級之D輸入的一反相器電路71組態。
應注意，該等D正反器電路具有重設端子，其中全部之Q輸出係藉由一重設信號之輸入改變至一"L"位準狀態。而且，該等D正反器電路具有偏移時脈端子以執行用於在供應一偏移時脈SCLK的情況下鎖存D輸入之操作並作為Q輸出來輸出至下一級。
在此具體實施例之情況下，實行操作以使得上升至"H"位準的Q輸出之數目等於自該重設狀態輸入的偏移時脈SCLK之上升邊緣的數目。當然，該Q輸出與其反相輸出(反相Q輸出)之邏輯位準的關係係彼此反相的。
而且，各正反器電路級處的Q輸出與反相Q輸出執行對應於組成該數位延遲線23之每一級的CMOS開關之斷開/閉合操作。應注意，該Q輸出係連接至該n通道薄膜電晶體之閘極電極，而該反相Q輸出係連接至該p通道薄膜電晶體之閘極電極。因此，組成該CMOS開關的兩個薄膜電晶體之斷開操作與閉合操作各係同時實行。
A-3時脈信號產生電路之操作與優點
參考圖8與9，以下係於該時脈信號產生電路11處執行的操作之說明。
(a)重設
首先，將說明於開啟電源時執行的重設操作。圖8中之(A)係用於說明於重設操作時該偏移時脈產生單元29之操作狀態的圖。此時，組態該偏移時脈產生單元29的鎖存器59之上游電位係強制設定至"L"位準。因此，"H"位準之邏輯閘極輸出係輸入至組態該偏移時脈產生單元29的AND閘極63。
因此，一偏移時脈SCLK係自該偏移時脈產生單元29供應至該環型移位暫存器31(圖9中之(B))。然而，應注意，該重設信號(圖8中之(A))係"H"位準，故組成該偏移時脈產生單元29之各D正反器係重設。即，即使輸入該偏移時脈SCLK，各D正反器(圖9中之級(C1)至(C16))之Q輸出仍係"L"位準。因此，該數位延遲線23的延遲量在該重設週期期間保持最小值。原因係該數位延遲線23的所有CMOS開關都係控制而斷開。
(b)直至鎖相
接下來，將說明自該重設操作結束直至該輸入時脈CLK1與該輸出時脈CLK2之鎖相的操作。圖8中的(B)說明於結束該重設操作之點的操作狀態。此時，該輸入時脈CLK1與該輸出時脈CLK2尚未係同步。因此，該電荷幫浦51之輸出係"L"位準。當然，組態該偏移時脈產生單元29的鎖存器59之輸入電位係"L"位準，並且該狀態係保持。 因此，"H"位準之邏輯閘極輸出係輸入至組態該偏移時脈產生單元29的AND閘極63。
因而，同樣在此週期期間該偏移時脈SCLK繼續係自該偏移時脈產生單元29供應至該環型移位暫存器31(圖9中之(B))。然而，在此情況下，該重設信號(圖9中之(A))係"L"位準。因此，每次一偏移時脈SCLK之一邊緣係輸入至D正反器，該Q輸出都自前置級按順序上升至該"H"位準。
圖9中之(C1)至(C15)說明在輸入15個偏移時脈SCLK邊緣的情況下之波形。即，"H"位準之Q輸出係自前置D正反器輸出至第15D正反器，並且僅第16D正反器輸出"L"位準之Q輸出。
(c)鎖相之後
最後，將說明鎖相之後的操作。圖8中的(C)說明於鎖相時該偏移時脈產生單元29的操作狀態。此時，該輸入時脈CLK1與該輸出時脈CLK2係同步，故該電荷幫浦之輸出第一次改變至"H"位準。
因此，該鎖存器59之輸入電位係設定為"H"位準，並且該狀態係保持。此電位改變將輸入至組態該偏移時脈產生單元29的AND閘極63之邏輯閘極輸出自"H"位準切換至"L"位準，並隨後保持該狀態。如圖9中之(B)所示，自此電位起，該偏移時脈SCLK至該環型移位暫存器31的供應係停止。當然，在該偏移時脈SCLK之供應停止之後，於該環型移位暫存器31處的"H"位準之偏移操作旋即停止。在圖9中之範例中，其中自前置級至第15級的Q輸出係切換至"H" 位準的狀態係保持。
另一方面，連接至組成該數位延遲線23的CMOS反相器電路之連接的負載電容之數目係15，故其中其延遲時間已係調整以便比該延遲時間之最小值長15個增量延遲時間的時脈係輸出至該輸出緩衝器電路25。
(d)總結
如上面所說明，以該環型移位暫存器31來組態該延遲量設定單元致能延遲量的數位控制。此外，與使用一計數器與解碼器的依據相關技術之一延遲量設定單元相比較，此電路組態使用更少的裝置，從而可減低電路規模。
圖10說明使用由一計數器與解碼器組態之一延遲量設定單元的一時脈信號產生電路之一範例。應注意，對應於圖2中之該些組件的圖10中之組件係以相同參考數字來表示。該時脈信號產生電路81係由一輸入緩衝器電路21、輸出緩衝器電路25、相位比較電路27、時脈產生單元83、計數器85、解碼器及數位延遲線89組態。
在此等組件中，該輸入緩衝器電路21、輸出緩衝器電路25及相位比較電路27與圖2中之該些組件相同。與圖6所示之結構不同，該數位延遲線89係由16個緩衝器電路級之一串聯連接的電路組態，該16個緩衝器電路級各具有兩個CMOS反相器電路之串聯連接作為一單一增量。
應注意，各緩衝器電路級(不包括最後級)使其輸出線係分成兩個，其中一個係連接至下一緩衝器電路級而另一個係經由一CMOS開關連接至一輸出端子。在此電路組態之 情況下，延遲量的控制係藉由僅控制該16個CMOS開關中係控制而閉合的一個CMOS開關之位置來實現。
該解碼器87基於該計數值來產生此一CMOS開關之位置。圖11與12說明適合於驅動該數位延遲線89的計數器85與解碼器87之一電路組態範例。
現在，圖11所示之計數器85的裝置之數目係80(20×4)(其係四個D正反器)、70(10×7)(其係七個XOR閘極)、8(其係三個輸入AND電路)、6(其係兩個輸入AND電路)及16(4×4)(其係四個緩衝器電路)之和。即，該計數器85係由總共180個裝置組態。另一方面，圖12所示之解碼器87的裝置之數目係160(10×16)(其係16個4輸入AND閘極)與8(2×4)(其係四個反相器電路)。即，該解碼器87係由總共168個裝置組態。總體來說，對於圖10所示之依據相關技術的組態，該計數器85與解碼器87使用總共348(180+168)個裝置。
另一方面，圖7所示之環型移位暫存器31的裝置之數目僅係160(10×16)(其係16個4輸入AND閘極)與2(2×1)(其係一個反相器電路)之和。即，該環型移位暫存器31可使用162個裝置予以組態，其少於係與相關技術一起使用之裝置數目的348之裝置數目的一半。
因此，採用此電路組態可實現電路規模(電路面積)的顯著減低。因此，可提高理論良率並減低製造成本。與相關技術相比較，本具體實施例之另一優點係更少的裝置意味著更低的電功率消耗。
B第二具體實施例 B-1顯示面板之組態
圖13說明在本具體實施例中欲說明之一顯示面板91的平面圖組態。在圖13中，對應於圖1之組件係以相同參考數字來表示。如圖13所示，僅關於該時脈信號產生電路93之組態，該顯示面板91與圖1所示之顯示面板1不同。
B-2時脈信號產生電路之組態
圖14說明本發明者在本說明書中所提出之一延遲同步迴路型時脈信號產生電路93的內部組態範例。與圖2中之該些組件相同的圖14中之組件係以相同參考數字來表示。
圖14中之時脈信號產生電路93包括一輸入緩衝器電路21、一數位延遲線101、一輸出緩衝器電路25、一相位比較電路27、一偏移時脈產生單元29及一環型移位暫存器103。即，該電路組態與該第一具體實施例之電路組態相同，不同之處在於該數位延遲線101與環型移位暫存器103。
以下說明該數位延遲線101與環型移位暫存器103之電路組態，其係該第二具體實施例所特有之一組態。與該第一具體實施例之情況相同，該數位延遲線101係能夠數位控制該輸入時脈CLK1之延遲量的延遲線。此處，將說明能夠使用與該第一具體實施例之方法不同的方法以一二進制方式來切換該延遲量之一數位延遲線101。
圖15顯示該數位延遲線101之一組態範例。圖15所示之數位延遲線101係由16個緩衝器電路級之一串聯連接的電 路組態，該16個緩衝器電路級各具有兩個CMOS反相器電路之串聯連接作為一單一增量。
應注意，各緩衝器電路級(不包括最後級)使其輸出線係分成兩個，其中一個係連接至下一緩衝器電路級而另一個係經由一CMOS開關連接至一輸出端子。在此電路組態之情況下，延遲量的控制係藉由僅控制該16個CMOS開關中係控制而閉合的一個CMOS開關之位置來實現。
因此，對於一稍後說明的環型移位暫存器103，建置一解碼器107，其僅針對自該16個D正反器105輸出的Q輸出之一級產生處於"H"位準之一延遲量設定信號DP。在此具體實施例之情況下，該輸入時脈CLK1之延遲量(即，該輸入時脈CLK1所通過的緩衝器電路之數目)係設定於1至16的範圍內。因此，其中位於前頭的CMOS開關係控制而閉合之一情況係具有最短延遲時間的狀態。該配置係使得控制而閉合的CMOS每向後一級，該數位延遲線101上的延遲量便以該延遲量增量變得更大。因此，若該後(第16)CMOS開關係控制而閉合，則該延遲時間最大。
接下來，將說明該環型移位暫存器103之組態。該環型移位暫存器103係其中數目與該數位延遲線101之級相同的D正反器已係以環方式連接之一移位暫存器電路。圖16說明該環型移位暫存器103之一電路範例。在圖16所示之情況下，該環型移位暫存器103係由其中前一級之Q輸出係下一級之D輸入的16個級之D正反器電路與其中最後級之Q輸出係經受邏輯反相並係回授至該第一級之D輸入的一反相 器電路105及一解碼器107組態。
應注意，該等D正反器電路具有重設端子，其中全部之Q輸出係藉由一重設信號之輸入改變至一"L"位準狀態。而且，該等D正反器電路具有偏移時脈端子以執行用於在供應一偏移時脈SCLK的情況下鎖存D輸入之操作並作為Q輸出來輸出至下一級。
該移位暫存器之組態與該第一具體實施例中之移位暫存器之組態相同。因此，實行操作以使得上升至"H"位準的Q輸出之數目等於自該重設狀態輸入的偏移時脈SCLK之上升邊緣的數目。
然而，若僅將此等Q輸出按原樣提供至該數位延遲線101，則該數位延遲線101將不正確運作。因此，該解碼器107開始運行。該解碼器107基本上實行用於偵測其中顯現"H"位準之Q輸出的D正反器之邊界位置的操作。其係因為此位置反映用於相位同步的延遲時間。
因此，該解碼器係由15個XOR電路111組態，該等XOR電路係用於偵測該等D正反器之輸入位準與輸出位準的匹配/非匹配。使用此等XOR電路111致能其中其本身的Q輸出係"H"位準但下一級之Q輸出係"L"位準的D正反器之位置(即，位準之邊界位置)改變。
應注意，在該位準改變邊界位置處的XOR電路111之輸出中顯現兩個"H"位準脈衝信號(延遲量設定信號DP)。因此，該AND閘極113獲得其本身級之Q輸出與該XOR電路111之邏輯接合，並且僅擷取一個"H"位準脈衝信號。該15 個AND閘極113之輸出脈衝係作為控制信號DP供應至處於該數位延遲線101中對應位置的CMOS開關(更明確地說，其閘極電極)。
應注意，一延遲量設定信號DP屬於正邏輯。因此，一輸出脈衝DP係直接提供至該n通道薄膜電晶體之閘極電極，並且其中該輸出脈衝DP已於該反相器電路處經受邏輯反相之一信號係提供至該p通道薄膜電晶體之閘極電極。
然而，關於僅於該第一級處之AND閘極113的輸出脈衝，該輸出脈衝係與該重設信號一起輸入至一OR閘極115，並且該邏輯和係作為一延遲量設定信號DP1供應至該第一級之CMOS開關。因此，於一重設信號之輸入時，可強制地閉合控制該第一級之CMOS開關。
B-3時脈信號之操作與優點
參考圖17，以下係於該時脈信號產生電路11處執行的操作之說明。應注意，該偏移時脈產生單元29的操作與上面所說明相同，故將省略其說明。
(a)重設
首先，將說明於開啟電源時執行的重設操作。此時，該環型移位暫存器103係以一"H"位準重設信號(圖17中之(A))與一偏移時脈SCLK(圖17中之(B))供應。由於已通過該OR閘極115的重設信號所致，僅該第一CMOS開關係控制至一閉合狀態。因此，該數位延遲線101的延遲量係控制至最小值。
(b)直至鎖相
接下來，將說明自該重設操作結束至該輸入時脈CLK1與該輸出時脈CLK2之鎖相的操作。首先，由於在該重設操作結束之後該第一偏移時脈SCLK的輸入所致，僅該第一級D正反器之Q輸出係改變至"H"位準。此時，該第二級D正反器之Q輸出係"L"位準，故僅於該第一AND閘極113之輸出級處顯現"H"位準延遲量設定信號DP。因此，僅該第一級CMOS開關係控制而閉合。
接下來，在輸入在該重設操作結束之後的第二偏移時脈SCLK之後，該第一級D正反器與第二級D正反器之輸出旋即處於"H"位準。因此，發現"H"位準Q輸出與"L"位準Q輸出之邊界位置在該第二級D正反器與第三級D正反器之間。
因此，僅於該第二AND閘極113之輸出級處顯現"H"位準延遲量設定信號DP，並且僅該第二級CMOS開關係控制而閉合。隨後，每次輸入該偏移時脈SCLK，控制而閉合的CMOS開關之位置便係按順序偏移至第三、第四等等(圖17中之(C1)至(C14))。
(c)鎖相之後
最後，將說明鎖相之後的操作。圖17顯示其中於第15偏移時脈SCLK在結束重設之後已係輸入至該環型移位暫存器103之點已偵測該鎖相的情況。在此情況下，"H"位準Q輸出與"L"位準Q輸出之邊界位置係固定於第15級D正反器與第16級D正反器之間。因此，於第15級緩衝器電路處延遲的時脈係透過第15 CMOS開關輸出至該相位反相/非反 相單元25。
(d)總結
如上面所說明，以該環型移位暫存器31來組態該延遲量設定單元致能延遲量的數位控制。現在，此電路組態(圖16)的裝置之數目係136(8×17)(其係17個D正反器)、96(10×16)(其係16個XOR閘極)、96(其係16個2輸入AND電路)、6(其係一個OR閘極)及34(2×17)(其係17個反相器電路)之和。即，此係由總共432個裝置組態。另一方面，上面說明的依據相關技術之延遲量設定單元的裝置之數目係348。因此，對於此具體實施例，裝置之數目針對相關技術之具體實施例係更大。
然而，對於依據相關技術的延遲量設定單元之情況，緩衝器係用於驅動該解碼器87之負載電容。而且，數位延遲線之級數愈大，組成該解碼器87之裝置的增加比率愈大，並且最終依據相關技術的組態之電路面積愈大。
應注意，針對相關技術該裝置數目增加的原因係對於圖12所示之組態的解碼器87之情況，由於OR閘極之輸入之增加的數目所致該輸出阻抗較高，並且輸出信號之延遲時間增加。此使得有必要分割電路，從而導致裝置之數目的增加。而且，與結晶矽相比較，薄膜電晶體及類似者具有較低遷移率，即該等電晶體之開啟電阻較高，從而需要針對更低阻抗的暫時解決方法。
如上面所說明，採用以此具體實施例說明的組態致能減低電路規模(電路面積)。因此，可提高理論良率並降低製 造成本。而且，應注意，替代D正反器而使用SR正反器致能減低邏輯電路的數目，並減低電路規模。
C第三具體實施例
對於此具體實施例，將說明用作一偏移時脈的輸入時脈CLK1之分頻的情況。圖18與19顯示包括分頻電路的時脈信號產生電路之一組態範例。圖18係其中已將一分頻器電路123新增至該第一具體實施例之一時脈信號產生電路121的範例，而圖19係其中已將該分頻器電路123新增至該第二具體實施例之一時脈信號產生電路131的範例。
應注意，藉由該分頻器電路123之分頻係視需要的。在任一情況下，可使該偏移時脈SCLK之頻率低於該輸入時脈CLK1，故可針對環型移位暫存器31與103確保操作邊限就那麼多。因此，可減低對良率的影響。
D第四具體實施例
對於此具體實施例，將說明可階層式執行延遲量之調整的一時脈信號產生電路之一組態。將關於粗調整與細調整之兩個步驟的情況來說明此階層式結構。
(a)時脈信號產生電路之組態
圖20說明本規格中本發明者所建議之一延遲同步迴路型時脈信號產生電路141的內部組態範例。應注意，對應於圖18中之該些組件的圖20中之組件係以相同參考數字來表示。而且，雖然圖20顯示對該第一具體實施例之情況的應用，但顯然此亦可應用於該第二具體實施例。
圖20所示之時脈信號產生電路係由該輸入緩衝器電路 21、數位延遲線23與143、輸出緩衝器電路25、相位比較電路27、偏移時脈產生電路29、環型移位暫存器31、分頻器電路123及電荷幫浦145組態。
對於此組態新的係該數位延遲線係分成該細調整數位延遲線143與粗調整數位延遲線23之兩個級，並且該電荷幫浦145與環型移位暫存器31係分佈用於驅動此等兩個級。
在此具體實施例之情況下，該電荷幫浦145係用於依據該相位比較電路27之決定輸出Q1與Q2來產生針對該數位延遲線143之控制信號。應注意，該數位延遲線143係由該數位延遲線23之第一級部分組態，如圖22所示。因此，該電荷幫浦145產生偏壓電壓Vbias_n與Vbias_p(類比電壓)以用於該等CMOS開關之斷開/閉合驅動。圖21顯示該電荷幫浦145之一電路組態。
圖21所示之電荷幫浦145係由一反相器、CMOS開關及保留電容組態。若該決定輸出Q1係"H"位準，則該電荷幫浦145運作以便以電源電壓來充電該保留電容，即將輸出電壓改變至電源電位。
另一方面，若該決定輸出Q2係"H"位準，則該電荷幫浦145運作以便以接地電壓充電該保留電容，即擷取該保留電容之負載並將該輸出電壓改變至接地電壓。
因此，若該相位係提前(該決定輸出係"H"位準)，則該CMOS開關係控制而閉合，並且於該數位延遲線143處延遲量增加。另一方面，若該相位係提前(該決定輸出係"L"位準)，則該CMOS開關係控制而斷開，並且於該數位延遲線 143處延遲量減少。即，是否新增一個增量的延遲量之操作係藉由該延遲線143與電荷幫浦145來實現。
(b)時脈信號產生電路之操作與優點
在依據本具體實施例之時脈信號產生電路141的情況下，於該產生操作結束之點偵測該相位關係，並且在隨後的操作週期中，細調整數位延遲線143與粗數位延遲線23兩者都係依據偵測的相位量來驅動與控制。
在最終偵測鎖相之後，旋即停止至用於控制粗調整之環型移位暫存器31的偏移時脈SCLK之供應，並保存此點處之控制量。應注意，若在鎖相之後產生相差，則該電荷幫浦145獨立地重新開始相位細調整。此係因為針對該粗調整環型移位暫存器31的偏移時脈SCLK已經受分頻，其意味著回應相差存在邊界。
以此方式階層地執行延遲量之控制實現一時脈信號產生電路係實現，其中鎖相速度與細調整係平衡。亦對於此具體實施例之情況，其中該輸入時脈CLK1已係分頻的偏移時脈SCLK係用於驅動該粗調整環型移位暫存器31。因此，可確保該環型移位暫存器31之操作邊限，從而改良良率。
E第五具體實施例
此具體實施例亦說明能夠階層式執行延遲量之調整的時脈信號產生電路。亦將關於粗調整與細調整之兩個步驟的情況來說明此階層式結構，但在本具體實施例中兩個級都係以環型移位暫存器來驅動。
(a)時脈信號產生電路之組態
圖23說明本規格中本發明者所建議之一延遲同步迴路型時脈信號產生電路151的內部組態範例。應注意，對應於圖20中之該些組件的圖23中之組件係以相同參考數字來表示。而且，雖然圖23顯示對該第一具體實施例之情況的應用，但顯然此亦可應用於該第二具體實施例。
圖23所示之時脈信號產生電路151係由該輸入緩衝器電路21、細調整數位延遲線23-1、粗調整數位延遲線23-2、輸出緩衝器電路25、相位比較電路27、細調整偏移時脈產生電路29-1、粗調整偏移時脈產生電路29-2、細調整環型移位暫存器31-1、粗調整環型移位暫存器31-2、用於細調整的第一分頻器電路123-1及用於粗調整的第二分頻器電路123-2組態。
對於本具體實施例，輸入至該粗調整環型移位暫存器31-2的偏移時脈SCLK2之頻率係配置以低於輸入至該細調整環型移位暫存器31-1的偏移時脈SCLK1之頻率。明確地說，該輸入時脈CLK1係於該第一分頻器電路123-1處經受分頻以產生一細調整偏移時脈SCLK1，並且此外，此細調整偏移時脈SCLK1係於該第二分頻器電路123-2處經受分頻以產生一粗調整偏移時脈SCLK2。此等偏移時脈之設定允許使以該粗調整環型移位暫存器31-2之調整敏感度低於以該細調整環型移位暫存器31-1之調整敏感度。
(b)時脈信號產生電路之操作與優點
在依據本具體實施例之時脈信號產生電路151的情況 下，該細調整數位延遲線23-1與粗調整數位延遲線23-2兩者都係依據偵測的相位量來驅動與控制。
在最終偵測鎖相之後，該粗調整環型移位暫存器31-2與細調整環型移位暫存器31-1兩者都停止運作，並且於此點之控制量係保存於該粗調整環型移位暫存器31-2與細調整環型移位暫存器31-1處。
應注意，若在鎖相之後產生相差，則具有相對較高頻率之偏移時脈SCLK與較高調整敏感度的細調整環型移位暫存器31-1獨立地重新開始相位細調整，並執行延遲量之細調整。
以此方式階層地執行延遲量之控制實現一時脈信號產生電路係實現，其中鎖相速度與細調整係平衡。對於此具體實施例之情況，藉由該輸入時脈CLK1之分頻獲得的兩種類型之偏移時脈SCLK1與SCLK2係用於驅動該粗調整環型移位暫存器31-2與細調整環型移位暫存器31-1。因此，可確保該等環型移位暫存器31-1與31-2之操作邊限，從而改良良率。
F第六具體實施例
此處，將說明具有用於處理其中該輸入說明CLK1與輸出時脈CLK2之相差係鎖定於一180°消除狀態(一偽鎖定狀態)的狀態之一功能的時脈信號產生電路。如上面所說明，若使用絕緣基板(例如玻璃基板或類似者)，則與形成於一矽晶圓上的電晶體相比較，形成於其面上的薄膜電晶體具有更大的性質不規則。
因此，對於其中組成該時脈信號產生電路之薄膜電晶體具有較大性質不規則的程序，需要實施實現諸如圖24所示之此一偽鎖相狀態之逃脫並實現一適當鎖相狀態的功能。本具體實施例滿足此功能。
(a)時脈信號產生電路之組態
圖25說明本規格中本發明者所建議之一延遲同步迴路型時脈信號產生電路161的內部組態範例。應注意，對應於圖18中之該些組件的圖25中之組件係以相同參考數字來表示。
圖25所示之時脈信號產生電路係由該輸入緩衝器電路21、數位延遲線23、輸出緩衝器電路25、相位比較電路27、偏移時脈產生電路29、環型移位暫存器31、分頻器電路123、相位反相/非反相單元163及偽鎖定偵測單元165組態。
應注意，雖然圖25顯示其中在應用該第三具體實施例至該第一具體實施例中已將該相位反相/非反相單元163與偽鎖定偵測單元165新增至該時脈信號產生電路121的電路組態，但顯然在應用該第三具體實施例至該第二具體實施例中可將該相位反相/非反相單元163與偽鎖定偵測單元165新增至該時脈信號產生電路131(圖19)。
對於此組態新的係位於該數位延遲線23與緩衝器電路25中間的相位反相/非反相單元163，及作為其控制單元的偽鎖定偵測單元165。以下僅說明作為新組件的相位反相/非反相單元163與偽鎖定偵測單元165。
該相位反相/非反相單元163係用於反相與輸出自該數位延遲線23輸入之時脈或輸出該等輸入時脈而不反相的電路。此相位反相/非反相單元163用作一"鎖定狀態脫離單元"。如圖24所示，在該偽鎖定狀態中，該輸入時脈CLK1與輸出時脈CLK2之相差係藉由180°消除。
在偵測一偽鎖定狀態之後，該相位反相/非反相單元163旋即運作以反相該輸入時脈之相位180°。在除該一偽鎖定狀態以外的狀態中，該相位反相/非反相單元163輸出該等輸入時脈而不改變。該相位反相/非反相單元163之反相/非反相之間的切換係藉由自該偽鎖定偵測單元165提供之控制信號來實行。
圖26顯示該相位反相/非反相單元163之一電路範例。如圖26所示之相位反相/非反相單元163具有其中通過兩個級之反相器INV的傳輸路徑(一第一CMOS開關之路徑)與其中通過一個反相器INV的傳輸路徑(第二CMOS開關之路徑)。藉由該第一CMOS開關與第二CMOS開關來僅選擇一個傳輸路徑。
即，該第一CMOS開關與第二CMOS開關係佈線以使其操作係相互排斥。因此，圖26所示之相位反相/非反相單元163反相偽鎖定偵測信號WNG之連接。該反相器INV係用於反相該等偽鎖定偵測信號WNG之極性。
此偽鎖定偵測單元165係用於偵測該輸入時脈CLK1與該輸出時脈CLK2之間之一偽鎖定狀態的電路。圖27A與27B說明該偽鎖定偵測單元165之電路組態。圖27A顯示在組合 閘極電路與該邏輯電路171之情況下的電路組態，而圖27B顯示在單獨組合閘極電路之情況下的電路組態。
圖28說明關於該偽鎖定偵測單元165的輸入/輸出關係。如圖28中之粗線所示，若該等輸出信號Q1與Q2兩者都係"L"位準並且該輸入時脈CLK1與該輸出時脈CLK2之信號位準亦不同，則該偽鎖定偵測單元165決定該輸入時脈CLK1與該輸出時脈CLK2處於一偽鎖定狀態。
於圖27A與圖27B中之一NOR閘極處進行輸出信號Q1與Q2兩者都係"L"位準的偵測。而且，於圖27A與圖27B中的XOR閘極處偵測該輸入時脈CLK1與該輸出時脈CLK2之信號位準不同的事實。該邏輯電路171實現與一AND閘極相同的邏輯操作。
此偽鎖定偵測單元165在偵測一偽鎖定狀態時將該偽鎖定偵測信號WNG轉換至"H"位準。若未偵測一偽鎖定狀態，則該偽鎖定偵測單元165輸出"L"位準偽鎖定偵測信號WNG。
(b)時脈信號產生電路之操作與優點
對於依據本具體實施例之時脈信號產生電路161，甚至在該相位比較電路27之決定輸出Q1與Q2兩者都係"L"位準並且一偽鎖定狀態係決定的情況下，該偽鎖定偵測單元165仍決定該鎖定狀態是否係真或假，並且若決定係假(偽鎖定)，則該相位反相/非反相單元163可反相該數位延遲線之輸出時脈的相位。
一偽鎖定狀態與一真鎖定狀態之間的相差係180°，故可 使用此反相操作來將該輸出時脈CLK2改變至適當鎖定相位。因而，使用此時脈信號產生電路161，即使該輸出時脈CLK2之相位係錯誤地處於一偽鎖定狀態，仍可以一確定方式逃脫此狀態並進入一適當鎖定狀態。
應注意，雖然對於本具體實施例該相位反相/非反相單元163反相該時脈相位180°，但於偵測偽鎖定狀態時的相位改變量並不限於180°，只要可將該狀態改變至其中正常相位比較操作可將該等相位收斂至一鎖定狀態的相位關係之一狀態。例如，將相位自一偽鎖定狀態改變90°或更多將允許正常相位比較操作將該等相位收斂至一鎖定狀態。
G其他組態範例 G-1環型移位暫存器
雖然上面已說明環型移位暫存器係D正反器之一多級連接電路的具體實施例，但可使用其他類型之正反器電路(包括設定重設(SR)正反器)來組態環型移位暫存器。
G-2輸入/輸出時脈的關係
雖然上面已說明該輸入時脈CLK1與輸出時脈CLK2屬於該頻率的具體實施例，但本發明並不限於此，並且該等時脈頻率可不同。
G-3偏移時脈
雖然上面已說明該偏移時脈SCLK係作為該輸入時脈CLK1與輸出時脈CLK2之一分頻時脈(包括重新分頻時脈)產生的具體實施例，但該偏移時脈SCLK並不限於頻率低於該輸入時脈CLK1或輸出時脈CLK2之頻率的相位關係， 只要可確保充分的操作邊限。
G-4絕緣基板
已關於組成該時脈信號產生電路的主動元件說明以上具體實施例，該時脈信號產生電路係使用薄膜形成技術或印刷技術使用多晶矽(與是否高溫或低溫無關)、非晶矽、有機材料等等來直接形成於該玻璃基板3(其係一絕緣基板)上。然而，其上形成該時脈信號產生電路的絕緣基板並不限於此，並可以係諸如固裝於該玻璃基板3上之塑膠的另一絕緣基板或類似者。
G-5對顯示面板之應用的範例
在以上具體實施例中說明的時脈信號產生電路並不限於對液晶面板的應用，並亦可應用於有機EL面板、電漿顯示器、場發射顯示器及其他發光顯示面板。
G-6對電子設備之應用的範例 (a)系統範例
上面說明的時脈信號產生電路並不限於對系統顯示器的應用，並亦可應用於其他電子設備。下面說明電子設備之一範例。
圖29顯示固裝一顯示面板的電子設備之一系統組態範例。此電子設備係由一顯示面板183、一系統控制單元185及一時脈信號產生單元187組態。該時脈信號產生電路187可以係形成於該顯示面板183之基板上，或可以係形成於一分離基板上。
該系統控制單元185係用於控制整個系統之操作的處理 單元，並(例如)係由一CPU組態。亦提供的係依據該電子設備之使用的介面。
圖30說明其中一成像裝置(成像器)係固裝於該電子設備上的系統組態範例。此電子設備191係由該成像裝置193、系統控制單元195及時脈信號產生電路197組態。此處，該時脈信號產生電路197係用於產生該成像裝置之操作時脈的電路，並與以上具體實施例的情況相同，該時脈信號產生電路197可以係形成於該成像裝置197之基板上或可以係形成於另一基板上。
該系統控制單元195係用於控制整個系統之操作的處理單元，並(例如)係由CPU組態。亦提供的係依據該電子設備之使用的介面。亦可將一組態構想為一獨立的感測裝置，其中不提供系統控制單元195。
(b)電子設備之外觀的範例
以下係該電子設備之外觀之範例的說明。該時脈信號產生電路係內建於外殼之某一部分中。
圖31係一電視接收器201之外視圖的範例。該電視接收器201具有其中一顯示面板205係定位於用作該外殼的一前面板203之該正面處的一組態。
圖32A與32B係一數位相機211之外視圖的範例。圖32A係該數位相機自前側(對象側)的外視圖之一範例，而圖32B係該數位相機自後側(照相者側)的外視圖之一範例。該數位相機211具有布置於外殼上之一保護蓋213、照相透鏡單元215、顯示面板217、控制開關219、一快門按鈕221 等等。
圖33係一攝錄影機231之外視圖的範例。該攝錄像機231具有用於拍攝於一主單元233之前側處之一對象的視訊透鏡235與布置於該主單元2383之後面上的拍攝開始/停止開關237，其中一顯示面板239係提供至該主單元233之一側面。
圖34A與34B係一蛤殼狀蜂巢式電話241之外視圖的範例。圖34A係該蜂巢式電話241在斷開時的外視圖之一範例，而圖34B係該蜂巢式電話241在折疊時的外視圖之一範例。該蜂巢式電話241具有其中一上部外殼243、下部外殼245、連結單元(在此範例中係鉸鏈單元)247、主顯示面板249、補充顯示面板251、圖像燈253及照相透鏡255係布置於該外殼之面上的組態。
圖35係一電腦261之外視圖的範例。該電腦261係由一下部外殼263、側外殼335、鍵盤267及顯示面板269組態。
除此等範例以外，可將該時脈信號產生電路實施於其他電子設備中，例如音訊播放器、遊戲主機、電子書閱讀器、電子辭典等等。
G-7相位比較電路
上面已關於其中該相位比較電路27包括圖4所示之電路組態之一情況說明具體實施例。然而，針對該相位比較電路27可採用圖36所示之電路組態。即，該相位比較電路27可以係組態為一D正反器271，其以輸出時脈CLK2作為其時脈來運作。在此情況下，可將該輸入時脈CLK1連接至 該D輸入端子。
在此電路組態之情況下，該相位比較電路27以圖37所示之關係來運作。即，若該狀態係一鎖定狀態或該輸出時脈CLK2之相位在該輸入時脈CLK1之相位後面，則該Q輸出係"H"位準，而若該輸出時脈CLK2之相位在該輸入時脈CLK1之相位前面，則該Q輸出係"L"位準。
此Q輸出與組成該偏移時脈產生單元29的電荷幫浦51(圖16)之輸出相同。因此，若使用具有圖36所示之電路組態的相位比較電路27，則該偏移時脈產生單元29的電路組態可以係圖38所示之電路組態。即，其中該電荷幫浦51係自該偏移時脈產生單元29的電路組態省略之一電路組態將足夠。
圖39顯示若採用此電路組態的偏移時脈產生單元29之操作。圖39所示之操作與以第一具體實施例說明的圖8所示之操作相同。
G-8其他
基於本規格中之說明，可在本發明之精神與範疇內對上面說明的具體實施例進行各種修改，包括(例如)作為組合建立或獲得的各種修改與應用。熟習此項技術者應瞭解，可根據設計需要及其他因素進行修改、組合、次組合及變更，只要其係在隨附申請專利範圍或其等效內容的範疇內即可。
1‧‧‧顯示面板
3‧‧‧玻璃基板
5‧‧‧顯示面板
7‧‧‧信號線驅動器
9‧‧‧閘極線驅動器
11‧‧‧時脈信號產生電路
21‧‧‧輸入緩衝器電路
23‧‧‧數位延遲線
23-1‧‧‧細調整數位延遲線
23-2‧‧‧粗調整數位延遲線
25‧‧‧輸出緩衝器電路
27‧‧‧相位比較電路
29‧‧‧偏移時脈產生單元
29-1‧‧‧細調整偏移時脈產生電路
29-2‧‧‧粗調整偏移時脈產生電路
31‧‧‧環型移位暫存器
31-1‧‧‧細調整環型移位暫存器
31-2‧‧‧粗調整環型移位暫存器
41‧‧‧D正反器
43‧‧‧D正反器
45‧‧‧AND閘極
51‧‧‧電荷幫浦
53‧‧‧緩衝器
55‧‧‧二極體連接的電晶體
57‧‧‧重設電晶體
59‧‧‧鎖存器
61‧‧‧緩衝器
63‧‧‧AND閘極
65‧‧‧緩衝器
71‧‧‧反相器電路
81‧‧‧時脈信號產生電路
83‧‧‧時脈產生單元
85‧‧‧計數器
87‧‧‧解碼器
89‧‧‧數位延遲線
91‧‧‧顯示面板
93‧‧‧時脈信號產生電路
101‧‧‧數位延遲線
103‧‧‧環型移位暫存器
105‧‧‧D正反器
107‧‧‧解碼器
111‧‧‧XOR電路
113‧‧‧AND閘極
115‧‧‧OR閘極
121‧‧‧時脈信號產生電路
123‧‧‧分頻器電路
123-1‧‧‧第一分頻器電路
123-2‧‧‧第二分頻器電路
131‧‧‧時脈信號產生電路
141‧‧‧延遲同步迴路型時脈信號產生電路
143‧‧‧數位延遲線
145‧‧‧電荷幫浦
151‧‧‧延遲同步迴路型時脈信號產生電路
161‧‧‧延遲同步迴路型時脈信號產生電路
163‧‧‧相位反相/非反相單元
165‧‧‧偽鎖定偵測單元
171‧‧‧邏輯電路
183‧‧‧顯示面板
185‧‧‧系統控制單元
187‧‧‧時脈信號產生單元
191‧‧‧電子設備
193‧‧‧成像裝置
195‧‧‧系統控制單元
197‧‧‧時脈信號產生電路
201‧‧‧電視接收器
203‧‧‧前面板
205‧‧‧顯示面板
211‧‧‧數位相機
213‧‧‧保護蓋
215‧‧‧照相透鏡單元
217‧‧‧顯示面板
219‧‧‧控制開關
221‧‧‧快門按鈕
231‧‧‧攝錄像機
233‧‧‧主單元
235‧‧‧視訊透鏡
237‧‧‧拍攝開始/停止開關
239‧‧‧顯示面板
241‧‧‧蛤殼狀蜂巢式電話
243‧‧‧上部外殼
245‧‧‧下部外殼
247‧‧‧連結單元
249‧‧‧主顯示面板
251‧‧‧補充顯示面板
253‧‧‧圖像燈
255‧‧‧照相透鏡
261‧‧‧電腦
263‧‧‧下部外殼
265‧‧‧側外殼
267‧‧‧鍵盤
269‧‧‧顯示面板
271‧‧‧D正反器
511‧‧‧反相器
513‧‧‧CMOS開關
515‧‧‧CMOS開關
圖1係說明一顯示面板之一平面組態範例的圖式； 圖2係說明依據一第一具體實施例之一時脈信號產生電路之一組態範例的圖式；圖3係說明一數位延遲線之一組態範例的圖式；圖4係用於說明一相位比較電路之組態範例的圖式；圖5係用於說明一相位比較電路之操作狀態的圖式；圖6係說明一偏移時脈產生單元之一組態範例的圖式；圖7係說明一環型移位暫存器與數位延遲線之間的連接關係的圖式；圖8(包含圖8A至8C)係用於解釋該偏移時脈產生單元之操作狀態的圖式；圖9係用於說明依據該第二具體實施例之時脈信號產生電路之操作程序的圖式；圖10係說明依據相關技術之一時脈信號產生電路之一組態範例的圖式；圖11係說明一計數器之一組態範例的圖式；圖12係說明一解碼器之一組態範例的圖式；圖13係說明一顯示面板之一平面組態範例的圖式；圖14係說明依據一第二具體實施例之一時脈信號產生電路之一組態範例的圖式；圖15係說明一數位延遲線之一組態範例的圖式；圖16係說明一環型移位暫存器與數位延遲線之間的連接關係的圖式；圖17係用於說明依據該第二具體實施例之時脈信號產生電路之一操作範例的圖式； 圖18係說明依據一第三具體實施例(第1部分)之一時脈信號產生電路之一組態範例的圖式；圖19係說明依據該第三具體實施例(第2部分)之一時脈信號產生電路之一組態範例的圖式；圖20係說明依據一第四具體實施例之時脈信號產生電路之一組態範例的圖式；圖21係說明一電荷幫浦之一組態範例的圖式；圖22係說明用於細調整之一數位延遲線之一組態範例的圖式；圖23係說明依據一第五具體實施例之一時脈信號產生電路之一組態範例的圖式；圖24係用於說明一偽鎖定狀態的圖式；圖25係說明依據一第六具體實施例之一時脈信號產生電路之一組態範例的圖式；圖26係說明一相位反相/非反相單元之一內部組態範例的圖式；圖27(包含圖27A至27B)係說明一電壓控制型延遲線之一閘極組態的圖式；圖28係說明該偽鎖定偵測單元之輸入/輸出關係的圖式；圖29係說明電子設備之一系統組態範例的圖式；圖30係說明電子設備之一系統組態範例的圖式；圖31係說明電子設備之一外視圖的圖式；圖32A與32B係說明電子設備之外視圖的圖式； 圖33係說明電子設備之一外視圖的圖式；圖34A與34B係說明電子設備之外視圖的圖式；圖35係說明電子設備之一外視圖的圖式；圖36係說明一相位比較電路之另一組態範例的圖式；圖37係用於說明圖36所示之相位比較電路之操作狀態的圖式；圖38係說明已應用圖36所示之相位比較電路的一偏移時脈產生單元之一組態範例的圖式；以及圖39(包含圖39A至39C)係用於解釋圖38所示之偏移時脈產生單元之操作狀態的圖式。
11‧‧‧時脈信號產生電路
21‧‧‧輸入緩衝器電路
23‧‧‧數位延遲線
25‧‧‧輸出緩衝器電路
27‧‧‧相位比較電路
29‧‧‧偏移時脈產生單元
31‧‧‧環型移位暫存器

Claims (13)

  1. 一種延遲同步迴路型時脈信號產生電路，其包含：一數位延遲線，其用於延遲一第一時脈信號並產生一第二時脈信號；一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度；以及一延遲量控制單元，其用於基於該第一時脈信號與該第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應，其中，該數位延遲線係以下各者之一串聯連接之一組態：(a)一第一延遲線，其用於延遲時間之粗調整，以及(b)一第二延遲線，其用於延遲時間之細調整；該環型移位暫存器係以下各者之一組態：(a)一第一環型移位暫存器，其對應於該第一延遲線，以及(b)一第二環型移位暫存器，其對應於該第二延遲線，該延遲量控制單元係以下各者之一組態：(a)一第一延遲量控制單元，其對應於該第一延遲線，以及(b)一第二延遲量控制單元，其對應於該第二延遲線，且驅動該第一環型移位暫存器與第二環型移位暫存器之該偏移時脈具有低於該第一時脈信號或該第二時脈信號之一頻率。
  2. 一種延遲同步迴路型時脈信號產生電路，其包含：一數位延遲線，其用於延遲一第一時脈信號並產生一 第二時脈信號；一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度；以及一延遲量控制單元，其用於基於該第一時脈信號與該第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應，其中，該數位延遲線係以下各者之一串聯連接之一組態：(a)一第一延遲線，其用於延遲時間之粗調整，以及(b)一第二延遲線，其用於延遲時間之細調整，該環型移位暫存器係以下各者之一組態：(a)一第一環型移位暫存器，其對應於該第一延遲線，以及(b)一第二環型移位暫存器，其對應於該第二延遲線，該延遲量控制單元係以下各者之一組態：(a)一第一延遲量控制單元，其對應於該第一延遲線，以及(b)一第二延遲量控制單元，其對應於該第二延遲線，且該偏移時脈信號係提供為該第一時脈信號之分頻輸出。
  3. 一種延遲同步迴路型時脈信號產生電路，其包含：一數位延遲線，其用於延遲一第一時脈信號並產生一第二時脈信號；一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度；以及一延遲量控制單元，其用於基於該第一時脈信號與該 第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應，其中，該數位延遲線係以下各者之一串聯連接之一組態：(a)一第一延遲線，其用於延遲時間之粗調整，以及(b)一第二延遲線，其用於延遲時間之細調整，該環型移位暫存器係以下各者之一組態：(a)一第一環型移位暫存器，其對應於該第一延遲線，以及(b)一第二環型移位暫存器，其對應於該第二延遲線，該延遲量控制單元係以下各者之一組態：(a)一第一延遲量控制單元，其對應於該第一延遲線，以及(b)一第二延遲量控制單元，其對應於該第二延遲線，且輸入至該第一環型移位暫存器的第一偏移時脈信號之頻率低於輸入至該第二環型移位暫存器的第二偏移時脈信號之頻率。
  4. 一種延遲同步迴路型時脈信號產生電路，其包含：一數位延遲線，其用於延遲一第一時脈信號並產生一第二時脈信號；一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度；以及一延遲量控制單元，其用於基於該第一時脈信號與該第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應，其中， 該數位延遲線係以下各者之一串聯連接之一組態：(a)一第一延遲線，其用於延遲時間之粗調整，以及(b)一第二延遲線，其用於延遲時間之細調整，該環型移位暫存器係以下各者之一組態：(a)一第一環型移位暫存器，其對應於該第一延遲線，以及(b)一第二環型移位暫存器，其對應於該第二延遲線，該延遲量控制單元係以下各者之一組態：(a)一第一延遲量控制單元，其對應於該第一延遲線，以及(b)一第二延遲量控制單元，其對應於該第二延遲線，且於粗調整延遲時間長度與細調整延遲時間長度兩者均已設定之一狀態中發生新相差的情況下，首先僅恢復針對細調整延遲時間長度之設定操作。
  5. 一種延遲同步迴路型時脈信號產生電路，其包含：一數位延遲線，其用於延遲一第一時脈信號並產生一第二時脈信號；一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度；以及一延遲量控制單元，其用於基於該第一時脈信號與該第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應，其中，該數位延遲線係以下各者之一串聯連接之一組態：(a)一第一延遲線，其用於延遲時間之粗調整，以及(b)一第二延遲線，其用於延遲時間之細調整， 該環型移位暫存器實行該第一延遲線之該延遲時間長度的設定，一數位延遲量設定單元實行該第二延遲線之該延遲時間長度的設定，且驅動該環型移位暫存器之該偏移時脈具有低於該第一時脈信號或該第二時脈信號之一頻率。
  6. 如請求項5之時脈信號產生電路，其中於粗調整延遲時間長度與細調整延遲時間長度兩者均已設定之一狀態中發生新相差的情況下，首先僅恢復針對細調整延遲時間長度之設定操作。
  7. 一種延遲同步迴路型時脈信號產生電路，其包含：一數位延遲線，其用於延遲一第一時脈信號並產生一第二時脈信號；一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度；以及一延遲量控制單元，其用於基於該第一時脈信號與該第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應，其中，驅動該環型移位暫存器之該偏移時脈具有低於該第一時脈信號或該第二時脈信號之一頻率。
  8. 如請求項7之時脈信號產生電路，其中該偏移時脈信號係提供為該第一時脈信號之分頻輸出。
  9. 一種顯示面板模組，其包含： 一顯示面板；一延遲同步迴路型時脈信號產生電路，其包括：(a)一數位延遲線，其用於延遲一第一時脈信號並產生一第二時脈信號，(b)一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度，以及(c)一延遲量控制單元，其用於基於該第一時脈信號與該第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應；以及一驅動電路，其用於基於該第二時脈信號來驅動該顯示面板，其中，該數位延遲線係以下各者之一串聯連接之一組態：(a)一第一延遲線，其用於延遲時間之粗調整，以及(b)一第二延遲線，其用於延遲時間之細調整，該環型移位暫存器係以下各者之一組態：(a)一第一環型移位暫存器，其對應於該第一延遲線，以及(b)一第二環型移位暫存器，其對應於該第二延遲線，該延遲量控制單元係以下各者之一組態：(a)一第一延遲量控制單元，其對應於該第一延遲線，以及(b)一第二延遲量控制單元，其對應於該第二延遲線，且驅動該第一環型移位暫存器與第二環型移位暫存器之該偏移時脈具有低於該第一時脈信號或該第二時脈信號之一頻率。
  10. 如請求項9之顯示面板模組，其中該時脈信號產生電路 之主動元件係形成或印刷於一絕緣基板上的薄膜電晶體。
  11. 如請求項9之顯示面板模組，其中該顯示面板係一液晶面板。
  12. 一種成像裝備，其包含：一成像裝置；一延遲同步迴路型時脈信號產生電路，其包括：(a)一數位延遲線，其用於延遲一第一時脈信號並產生一第二時脈信號，(b)一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度，以及(c)一延遲量控制單元，其用於基於該第一時脈信號與該第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應；以及一驅動電路，其用於基於該第二時脈信號來驅動該成像裝置，其中，該數位延遲線係以下各者之一串聯連接之一組態：(a)一第一延遲線，其用於延遲時間之粗調整，以及(b)一第二延遲線，其用於延遲時間之細調整，該環型移位暫存器係以下各者之一組態：(a)一第一環型移位暫存器，其對應於該第一延遲線，以及(b)一第二環型移位暫存器，其對應於該第二延遲線，該延遲量控制單元係以下各者之一組態：(a)一第一延遲量控制單元，其對應於該第一延遲線，以及(b)一 第二延遲量控制單元，其對應於該第二延遲線，且驅動該第一環型移位暫存器與第二環型移位暫存器之該偏移時脈具有低於該第一時脈信號或該第二時脈信號之一頻率。
  13. 一種電子設備，其包含：一延遲同步迴路型時脈信號產生電路，其包括：(a)一數位延遲線，其用於延遲一第一時脈信號並產生一第二時脈信號，(b)一環型移位暫存器，其用於藉由其各級之正反器輸出來設定該數位延遲線之延遲時間長度，以及(c)一延遲量控制單元，其用於基於該第一時脈信號與該第二時脈信號之間的相位關係來控制偏移時脈至該環型移位暫存器之供應，以及一系統控制單元，其用於控制整個系統之操作；以及一操作輸入單元，其用於接受至該系統控制單元之操作輸入，其中，該數位延遲線係以下各者之一串聯連接之一組態：(a)一第一延遲線，其用於延遲時間之粗調整，以及(b)一第二延遲線，其用於延遲時間之細調整，該環型移位暫存器係以下各者之一組態：(a)一第一環型移位暫存器，其對應於該第一延遲線，以及(b)一第二環型移位暫存器，其對應於該第二延遲線，該延遲量控制單元係以下各者之一組態：(a)一第一延遲量控制單元，其對應於該第一延遲線，以及(b)一 第二延遲量控制單元，其對應於該第二延遲線，且驅動該第一環型移位暫存器與第二環型移位暫存器之該偏移時脈具有低於該第一時脈信號或該第二時脈信號之一頻率。
TW097143270A 2007-12-05 2008-11-07 時脈訊號產生電路，顯示面板模組，成像裝置，及電子設備 TWI390849B (zh)

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