CN101453212A - 时钟信号生成电路、显示面板模块、成像装置和电子设备 - Google Patents

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Abstract

本发明提供了延迟同步环型时钟信号生成电路、显示面板模块、成像装置和电子设备。该时钟信号生成电路包括：数字延迟线路，其用于延迟第一时钟信号并产生第二时钟信号；环型移位寄存器，其用于通过其各级的触发器输出而设定所述数字延迟线路的延迟时间长度；以及延迟量控制单元，其基于所述第一时钟信号与所述第二时钟信号之间的相位关系来控制向所述环型移位寄存器供应移位时钟的操作。利用上述结构的时钟信号生成电路，使得能在用高阻抗薄膜晶体管形成所述电路的情况下实现小的电路规模。

Description

时钟信号生成电路、显示面板模块、成像装置和电子设备
相关申请的交叉参考
本发明包含与2007年12月5日向日本专利局提交的日本专利申请JP 2007-314634相关的主题，在此将该日本专利申请的全部内容并入本文作为参考。
技术领域
本发明涉及延迟同步环型时钟信号生成电路，具体地说，该延迟同步环型时钟信号生成电路优选可应用于利用薄膜形成技术和印刷技术来形成有源元件的情况。本发明还涉及显示面板模块、成像装置以及电子设备。
背景技术
近来，不仅大屏幕显示器，而且中小型显示器都要求高精度显示分辨率。因此，使用了更高频率的输入时钟信号和视频信号。例如，在将各功能电路集成在显示器基板上的系统显示器中，通过使视频信号从串行转换为并行来降低信号频率，从而改善了关于较低能耗及薄膜晶体管的特性不规则性的工作裕度(operating margin)。
然而，在当前的系统显示器中，由于视频信号的输入频率非常高，因此在显示器基板处产生的视频信号与时钟信号之间的延迟差不再是微不足道的了。
在日本专利申请公开公报No.2006-287641和No.2007-6517中公开了延迟同步环型时钟信号生成电路的示例。
已提出了一种通过使用诸如锁相环(PLL，phase-locked loop)或延迟锁定环(DLL，delay-locked loop)电路等相位调制电路来减小时钟信号与视频信号之间的延迟差，从而使所述延迟差近似为零的方法。
然而，在绝缘基板上形成或印刷有源元件---这些有源元件用于构成时钟信号生成电路---以作为薄膜晶体管时，问题在于，由于有源元件的电路规模因而很难将这些有源元件包含在面板中。这是因为如下事实，即，与在硅(半导体)基板上形成的晶体管相比，在所述绝缘基板上形成或印刷的薄膜晶体管的器件尺寸更大。特别地，可以容易预知的问题是，在配置将要以数字电路的形式来设定延迟量的部分的情况下，电路规模将会变大。增大的电路规模会导致理论产率的降低，这紧跟着会导致成本的增加。
发明内容
本发明实施例的延迟同步环型时钟信号生成电路包括：数字延迟线路，其用于延迟第一时钟信号并产生第二时钟信号；环型移位寄存器，其用于通过其各级的触发器输出而设定所述数字延迟线路的延迟时间长度；以及延迟量控制单元，其基于所述第一时钟信号与所述第二时钟信号之间的相位关系来控制向所述环型移位寄存器供应移位时钟的操作。
所述数字延迟线路可由用于粗调延迟时间的第一延迟线路和用于微调延迟时间的第二延迟线路的串联连接构成；所述环型移位寄存器可包括对应于所述第一延迟线路的第一环型移位寄存器和对应于所述第二延迟线路的第二环型移位寄存器；并且所述延迟量控制单元可包括对应于所述第一延迟线路的第一延迟量控制单元和对应于所述第二延迟线路的第二延迟量控制单元。
也就是说，所述延迟线路优选具有用于粗调和微调的两级结构，且对于每一级都提供了环型移位寄存器和延迟控制单元。在此情况下，与使用单一延迟线路的延迟量调节操作相比，可在更短的时间内实现相位同步。
此外，用于驱动所述第一环型移位寄存器和所述第二环型移位寄存器的所述移位时钟可以具有低于所述第一时钟信号或所述第二时钟信号的频率。例如，所述移位时钟信号可作为所述第一时钟信号的分频输出而被供应。以这种方式使用低频率的移位时钟，就可提高所述移位寄存器的工作裕度。因此，可提高产率并降低制造成本。
输入给所述第一环型移位寄存器的第一移位时钟信号的频率可以低于输入给所述第二环型移位寄存器的第二移位时钟信号的频率。也就是说，设定输入给所述第一环型移位寄存器的第一移位时钟信号的频率，使其低于输入给所述第二环型移位寄存器的第二移位时钟信号的频率，最终就能使得粗调用的移位寄存器的工作裕度高于微调用的移位寄存器的工作裕度。
当在粗调和微调延迟时间长度都已被设定的状态下出现新的相位差的情况时，首先只有用于微调延迟时间长度的设定操作可以再开始进行。该操作可通过粗调移位时钟与微调移位时钟的频率差来实现。
所述数字延迟线路可由用于粗调延迟时间的第一延迟线路和用于微调延迟时间的第二延迟线路的串联连接构成；并且，所述第一延迟线路的延迟时间长度可由所述环型移位寄存器来进行设定，所述第二延迟线路的延迟时间长度可由数字延迟量设定单元来进行设定。
也就是说，所述延迟线路优选具有用于粗调和微调的两级结构，且所述环型移位寄存器和所述延迟控制单元至少被设置给粗调级。在此情况下，只有延迟时间长度的粗调可通过所述环型移位寄存器来实现，并且延迟时间长度的微调可通过包括现有技术的另一种延迟调节电路来实现。
在此情况下，用于驱动所述环型移位寄存器的所述移位时钟可以具有低于所述第一时钟信号或所述第二时钟信号的频率。以这种方式使用低频率的移位时钟，就可提高所述移位寄存器的工作裕度。
当在粗调和微调延迟时间长度都已被设定的状态下出现新的相位差的情况时，首先只有用于微调延迟时间长度的设定操作可以再开始进行。该操作可通过粗调移位时钟与微调移位时钟的频率差来实现。
与先前示例不同，在延迟线路是由单一延迟线路构成的情况下，用于驱动所述环型移位寄存器的所述移位时钟可以具有低于所述第一时钟信号或所述第二时钟信号的频率。在此情况下，所述移位时钟信号可作为所述第一时钟信号的分频输出而被供应。
本发明还提出了显示面板模块、成像装置以及电子设备。所述显示面板模块可包括：显示面板；具有上述结构的时钟信号生成电路；以及基于所述第二时钟信号来驱动所述显示面板的驱动电路，所述第二时钟信号是所述时钟信号生成电路的输出时钟。
所述时钟信号生成电路的有源元件可以是形成或印刷在绝缘基板上的薄膜晶体管。所述显示面板优选是例如液晶显示面板或有机电致发光(EL)面板。
此外，本发明实施例的成像装置包括：成像器件；具有上述结构的时钟信号生成电路；以及基于所述第二时钟信号来驱动所述成像器件的驱动电路，所述第二时钟信号是所述时钟信号生成电路的输出时钟。
此外，本发明实施例的电子设备包括：具有上述结构的时钟信号生成电路；用于控制整个系统的操作的系统控制单元；以及用于接受输入给所述系统控制单元的操作的操作输入单元。
利用上述结构的时钟信号生成电路，使得能在用高阻抗薄膜晶体管形成所述电路的情况下实现小的电路规模。特别地，延迟级数越多，则与现有技术相比电路规模可以越小。
附图说明
图1是示出了一显示面板的平面结构示例的视图；
图2是示出了根据第一实施例的时钟信号生成电路的结构示例的视图；
图3是示出了数字延迟线路的结构示例的视图；
图4是说明了相位比较电路的结构示例的视图；
图5是说明了相位比较电路的操作状态的视图；
图6是示出了移位时钟发生单元的结构示例的视图；
图7是示出了环型移位寄存器与数字延迟线路之间的连接关系的视图；
图8是说明了移位时钟发生单元的操作状态的视图；
图9是示出了根据第一实施例的时钟信号生成电路的操作过程的视图；
图10是示出了根据现有技术的时钟信号生成电路的结构示例的视图；
图11是示出了计数器的结构示例的视图；
图12是示出了解码器的结构示例的视图；
图13是示出了一显示面板的平面结构示例的视图；
图14是示出了根据第二实施例的时钟信号生成电路的结构示例的视图；
图15是示出了数字延迟线路的结构示例的视图；
图16是示出了环型移位寄存器与数字延迟线路之间的连接关系的视图；
图17是示出了根据第二实施例的时钟信号生成电路的操作示例的视图；
图18是示出了根据第三实施例(第一例部分)的时钟信号生成电路的结构示例的视图；
图19是示出了根据第三实施例(第二例部分)的时钟信号生成电路的结构示例的视图；
图20是示出了根据第四实施例的时钟信号生成电路的结构示例的视图；
图21是示出了电荷泵的结构示例的视图；
图22是示出了用于微调的数字延迟线路的结构示例的视图；
图23是示出了根据第五实施例的时钟信号生成电路的结构示例的视图；
图24是说明了假锁定状态的视图；
图25是示出了根据第六实施例的时钟信号生成电路的结构示例的视图；
图26是示出了相位反转/非反转单元的内部结构示例的视图；
图27A和图27B是示出了假锁定检测单元的结构示例的视图；
图28是示出了假锁定检测单元的输入/输出关系的视图；
图29是示出了一电子设备的系统结构示例的视图；
图30是示出了一电子设备的系统结构示例的视图；
图31是示出了一电子设备的外观的视图；
图32A和32B是示出了一电子设备的外观的视图；
图33是示出了一电子设备的外观的视图；
图34A和34B是示出了一电子设备的外观的视图；
图35是示出了一电子设备的外观的视图；
图36是示出了相位比较电路的另一种结构示例的视图；
图37是说明了图36所示相位比较电路的操作状态的视图；
图38是示出了与图36所示相位比较电路对应的移位时钟发生单元的结构示例的视图；以及
图39是说明了图38所示移位时钟发生单元的操作状态的视图。
具体实施方式
下面说明将本发明应用到系统显示器的各种情况。值得注意的是，在说明书的附图或说明中没有特别表明的那些部分应假设为应用了现有技术。此外值得注意的是，下面的说明仅指本发明的实施例，但本发明不限于此。
A.第一实施例
下面是关于显示面板为液晶显示面板这种情况的说明。
A-1.显示面板的结构
图1示出了在本实施例中将要说明的显示面板1的平面视图结构。在本实施例的情况下，利用同一工艺过程将显示区域5及其外围电路一起形成在玻璃基板3的表面上。也就是说，这里假定了显示面板1是系统面板的情况。
根据分辨率，将栅极线和信号线以格状形式形成在显示区域5上，并且在所述栅极线和所述信号线的各个交叉位置处形成有像素电路。也就是说，显示区域5具有对应于有源矩阵驱动方法的面板结构。值得注意的是，栅极线是在显示区域的x方向上延伸的布线，而信号线是在显示区域的y方向上延伸的布线。
在各个像素电路处，形成有由薄膜晶体管构成的开关晶体管以及用于维持被写入的信号电压的保持电容Cs。值得注意的是，开关晶体管的栅极与所述栅极线连接，并且一个主电极与所述信号线连接，而另一个主电极与像素电极连接。
所述像素电极在其自身与对向电极(未图示)之间产生电场，通过该电场来可变化地控制液晶的排列方向。值得注意的是，在本实施例的情况下，所述像素电路的结构是无关紧要的。例如，本实施例可应用于使像素电极和对向电极设置在不同的面板基板上并彼此相面对的方法中，也可应用于将像素电极和对向电极设置在同一面板基板上的IPS(平面内切换，In-Plane Switching)方法中，或者也可应用于其它方法中。
在显示区域5的周围形成有信号线驱动器7、栅极线驱动器9和时钟信号生成电路11等作为功能电路。信号线驱动器7是一种用于根据写入时刻向对应的信号线施加信号电压的驱动电路。信号线驱动器7包括移位寄存器和数字/模拟转换电路等，所述移位寄存器具有与x方向上的像素数量相等的多个触发器(flip-flop)，所述数字/模拟转换电路用于在各个触发器的输出处锁存信号值并将该锁存输出转换成模拟电压。
栅极线驱动器9是一种用于向栅极线依次供应信号电压的写入时刻的驱动电路。栅极线驱动器9包括与y方向上的像素数量相等的多个触发器。信号线驱动器7和栅极线驱动器9通过由时钟信号生成电路11供应的时钟信号(稍后说明的CLK2)而被驱动。
顺便提及，时钟信号生成电路11是这样的电路，即，与视频信号同步的输入时钟被输入给该电路，并且会生成稍后说明的与输入时钟CLK1同步的输出时钟CLK2。在本实施例的情况下，用于构成时钟信号生成电路11的有源元件已经利用半导体工艺而形成在玻璃基板3上，该玻璃基板3是绝缘基板。
另外，在玻璃基板3上设置有电源TCP13。这些布线是通过连接焊盘与显示区域内的电源线相连接的柔性布线。通过布线(未图示)将驱动信号供应给信号线驱动器7、栅极线驱动器9和时钟信号生成电路11。此外，对向玻璃15(未图示)被设置在作为下层基板的玻璃基板3的表面上，从而密封液晶层。
A-2.时钟信号生成电路的结构
图2示出了发明人在本说明书中提出的延迟同步环型时钟信号生成电路11的内部结构示例。时钟信号生成电路11包括输入缓冲电路21、数字延迟线路23、输出缓冲电路25、相位比较电路27、移位时钟发生单元29和环型移位寄存器31。
输入缓冲电路21和输出缓冲电路25各自都是在其中有多个反相器电路串联连接的电路。也可将输入给输入缓冲电路21的输入时钟CLK1称作“第一时钟”，并且可将从输出缓冲电路25输出的输出时钟CLK2称作“第二时钟”。
数字延迟线路23是一种能够对输入时钟CLK1的延迟量进行数字控制的延迟线路。在本实施例中，将会使用一种以二进制方式切换各个反相器电路的延迟量的数字延迟线路23。
图3示出了数字延迟线路23的电路示例。数字延迟线路23由带有负载电容的CMOS反相器电路的串联连接电路构成。在本实施例的情况下，所连接的CMOS反相器的数量为16级。然而值得注意的是，在CMOS反相器电路的各个输出端与地线之间设置有CMOS开关，从而提供了一种使得输运通道与负载电容通道之间的连接开关可以来回切换的结构。
此外，通过稍后说明的环型移位寄存器31来执行各个CMOS开关的打开操作和闭合操作，该环型移位寄存器31具有可以使连接至传输线的负载电容的数量在0～16个范围内增加或减少的结构。值得注意的是，当全部CMOS开关被控制为打开(全部CMOS开关被控制为切断(off))时，延迟时间最短。随着各个负载电容被连接至传输通道，数字延迟线路23上的延迟量逐渐增加。因此，当全部CMOS开关被控制为闭合(全部CMOS开关被控制为接通(on))时，延迟时间最长。
相位比较电路27是一种用于比较输入时钟CLK1的边缘相位与输出时钟CLK2的边缘相位，并根据该比较关系在下游处输出判定输出Q1和Q2的电路。
图4示出了相位比较电路27的电路结构示例。相位比较电路27包括：以输入时钟CLK1作为时钟信号来执行操作的D触发器41；以输出时钟CLK2作为时钟信号来执行操作的D触发器43；以及与门45，该与门45获得D触发器41和43的输出信号的逻辑结合，并产生用于D触发器41和43的复位信号。
在这种电路结构的情况下，在相位比较电路27中，与已被检测到上升沿的时钟CLK对应的D触发器的输出信号首先变为“H”电平(高电平)，并且D触发器41和43的判定输出Q1和Q2都在如下时刻被复位，即，与较迟出现“H”电平的那一时钟CLK对应的D触发器的输出信号变为“H”电平的时刻。
因此，判定输出Q1和Q2以对应于相位差的时间量被输出为“H”电平。例如，在输入时钟CLK1的相位比输出时钟CLK2的相位超前的情况下，判定输出Q1以与该相位差的时段对应的时间量处于“H”电平。另一方面，在输出时钟CLK2的相位比输入时钟CLK1的相位超前的情况下，判定输出Q2以与该相位差的时段对应的时间量处于“H”电平。值得注意的是，在输入时钟CLK1和输出时钟CLK2的边缘相位大致相同的情况下，在相位比较电路27中，从D触发器41和43持续地输出“L”电平(低电平)的判定输出Q1和Q2。图5示出了上述的判定输出Q1和Q2与相位状态之间的关系。
移位时钟发生单元29是一种基于相位比较电路27的判定输出Q1和Q2来控制移位时钟的供应操作和停止操作的电路。该移位时钟发生单元29的功能对应于延迟量控制单元。当判定输出Q1和Q2中的一个为“H”电平而另一个为“L”电平时，移位时钟发生单元29将移位时钟SCLK供应给环型移位寄存器31，而当判定输出Q1和Q2都处于“L”电平时，移位时钟发生单元29停止将移位时钟SCLK供应给环型移位寄存器31。
图6示出了移位时钟发生单元29的电路示例。在如图6所示的情况下，移位时钟发生单元29包括电荷泵51、缓冲器53、二极管接法晶体管55、复位晶体管57、锁存器59、缓冲器61、与门63以及缓冲器65。
电荷泵51包括用于执行判定输出Q1的逻辑反转的反相器511、CMOS开关513和515以及保持电容517。在初始状态下，电荷泵51输出“L”电平。值得注意的是，在本实施例中，时钟信号生成电路11被设计为，紧随着复位操作，立即输出了“L”电平，直到输入时钟CLK1的相位比输出时钟CLK2的相位超前。在输入时钟CLK1的相位与输出时钟CLK2的相位相同，或者输入时钟CLK1的相位比输出时钟CLK2的相位超前的时候，电荷泵51输出“H”电平。
缓冲器53是一种其中有偶数个反相器电路串联连接的电路。用作电压跟随器的二极管接法晶体管55是一种其中使薄膜晶体管的漏极和栅极相连接的缓冲电路，且栅极电位就是源极电位而无改变。复位晶体管57是一种用于将锁存器59的输入电平强制复位到“L”电平的薄膜晶体管。
锁存器59是两个反相器电路以环形方式连接的电路级。缓冲器61是其中有偶数个反相器电路串联连接的电路。与门63是一种用于输出上述的逻辑门51、53、55、57、59和61与输入时钟CLK1的逻辑结合的门电路。
因此，仅当逻辑门51、53、55、57、59和61的输出为“H”电平时，与门63才将移位时钟SCLK输出给缓冲器65，而当逻辑门51、53、55、57、59和61的输出为“L”电平时，与门63停止移位时钟SCLK的输出。值得注意的是，缓冲器65是一种其中有多个反相器电路串联连接的电路。
环型移位寄存器31是这样一种移位寄存器电路，其中有与数字延迟线路23的级数相等数量的D触发器以环形方式连接。该环型移位寄存器31是本说明书其它地方提到的“延迟量设定单元”的一种形式。
图7示出了环型移位寄存器31的电路示例。在图7所示的情况下，环型移位寄存器31包括16个D触发器电路和一个反相器电路71，在这些D触发器中，前一级的Q输出作为后一级的D输入，并且最后一级的Q输出在反相器电路71中被逻辑反转然后反馈至第一级的D输入。
值得注意的是，D触发器电路具有复位端，通过复位信号的输入而将全部Q输出改变成“L”电平状态。此外，D触发器电路具有移位时钟端，以便在移位时钟SCLK的供应情况下执行用于锁存D输入并作为Q输出而输出至下一级的操作。
在本实施例中，执行操作以使上升至“H”电平的Q输出的个数等于从复位状态结束起所输入的移位时钟SCLK的上升沿的个数。当然，Q输出的逻辑电平与其反转输出(反转Q输出)的逻辑电平的关系是彼此相反的。
此外，在各个触发器电路级处的Q输出和反转Q输出执行与构成数字延迟线路23的各级对应的CMOS开关的打开/闭合操作。值得注意的是，Q输出与n沟道薄膜晶体管的栅极连接，并且反转Q输出与p沟道薄膜晶体管的栅极连接。因此，构成CMOS开关的两个薄膜晶体管的打开操作和闭合操作各自同时进行。
A-3.时钟信号生成电路的操作和优点
下面参照图8和图9对时钟信号生成电路11所执行的操作进行说明。
(a)复位
下面，首先说明在接通电源时所执行的复位操作。图8中的(A)是说明了在复位操作时，移位时钟发生单元29的操作状态的视图。此时，构成移位时钟发生单元29的锁存器59的上游电位被强制置于“L”电平。因此，“H”电平的逻辑门输出被输入给构成移位时钟发生单元29的与门63。
因此，从移位时钟发生单元29将移位时钟SCLK供应给环型移位寄存器31(图9中的(B))。然而，值得注意的是，复位信号(图8中的(A))为“H”电平，因而构成环型移位寄存器31的各个D触发器均被复位。也就是说，即使移位时钟SCLK被输入，各个D触发器(图9中的(C1)～(C16)级)的Q输出也为“L”电平。因此，数字延迟线路23的延迟量在复位时段内维持为最小值。原因在于，数字延迟线路23的全部CMOS开关都被控制为打开状态。
(b)直到相位锁定
接着说明从复位操作结束直到输入时钟CLK1与输出时钟CLK2的相位锁定的操作。图8中的(B)示出了在复位操作结束时刻的操作状态。此时，输入时钟CLK1与输出时钟CLK2还没有同步。因此，电荷泵51的输出为“L”电平。当然，构成移位时钟发生单元29的锁存器59的输入电位为“L”电平，并维持该状态。因此，“H”电平的逻辑门输出被输入给构成移位时钟发生单元29的与门63。
因而，在此时段内，从移位时钟发生单元29仍继续将移位时钟SCLK供应给环型移位寄存器31(图9中的(B))。然而，在这种情况下，复位信号(图9中的(A))为“L”电平。因此，随着每一次移位时钟SCLK的边缘被输入给D触发器时，Q输出从第1级开始依次上升至“H”电平。
图9中的(C1)～(C15)示出了在15个移位时钟SCLK的边缘被输入的情况下的波形。也就是说，从第1个到第15个D触发器都输出了“H”电平的Q输出，并且仅第16个D触发器输出了“L”电平的Q输出。
(c)相位锁定之后
最后说明相位锁定之后的操作。图8中的(C)示出了在相位锁定时，移位时钟发生单元29的操作状态。此时，输入时钟CLK1与输出时钟CLK2同步，因此电荷泵的输出首次改变为“H”电平。
因此，锁存器59的输入电位被置于“H”电平，并维持该状态。这种电位变化使得输入给用于构成移位时钟发生单元29的与门63的逻辑门输出从“H”电平切换为“L”电平，并随后维持该状态。如图9中的(B)所示，从该电位起，停止将移位时钟SCLK供应给环型移位寄存器31。当然，由于停止供应移位时钟SCLK，因此在环型移位寄存器31中的“H”电平的移位操作也停止。在图9所示的示例中，维持从第1级到第15级的Q输出被切换为“H”电平的状态。
另一方面，由于连接至构成数字延迟线路23的CMOS反相器电路的负载电容的数量为15个，因此将延迟时间已被调整的时钟输出到输出缓冲电路25，上述调整是将延迟时间调整为比延迟时间最小值长15个增量延迟时间。
(d)综述
如上所述，利用环型移位寄存器31来构成延迟量设定单元，就能够对延迟量进行数字控制。此外，该电路结构与使用计数器和解码器的现有延迟量设定单元相比使用了更少的元件，从而可缩减电路规模。
图10示出了使用由计数器和解码器构成的延迟量设定单元的时钟信号生成电路的示例。值得注意的是，图10中与图2中那些组件对应的组件用相同的附图标记来表示。时钟信号生成电路81包括输入缓冲电路21、输出缓冲电路25、相位比较电路27、时钟发生单元83、计数器85、解码器87和数字延迟线路89。
在这些组件中，输入缓冲电路21、输出缓冲电路25和相位比较电路27与图2中的那些组件相同。与图2所示结构不同的是，数字延迟线路89由16个缓冲电路级的串联连接构成，且各个缓冲电路级具有串联连接的两个CMOS反相器电路作为一个增量。
值得注意的是，各个缓冲电路级(不包括最后一级)具有一分为二的输出线路，其中一条与下一个缓冲电路级连接，而另一条通过CMOS开关与输出端连接。在此电路结构中，通过对16个CMOS开关中的仅仅一个被控制为闭合状态的CMOS开关的位置进行控制来实现对延迟量的控制。
解码器87基于计数值产生这个CMOS开关的位置。图11和图12示出了适于驱动数字延迟线路89的计数器85和解码器87的电路结构的示例。
目前，如图11所示的计数器85的元件数量为：四个D触发器的80(20×4)个元件、七个异或门的70(10×7)个元件、一个3输入与电路的8个元件、一个2输入与电路的6个元件以及四个缓冲电路的16(4×4)个元件的总和。也就是说，计数器85总共由180个元件构成。另一方面，如图12所示的解码器87的元件数量为：十六个4输入与门的160(10×16)个元件和四个反相器电路的8(2×4)个元件。也就是说，解码器87是由总共168个元件构成的。总的来说，根据图10所述的现有技术的结构，计数器85和解码器87使用了总共348(180+168)个元件。
而另一方面，图7所示环型移位寄存器31的元件数量仅是十六个D触发器的160(10×16)个元件和一个反相器电路的2(2×1)个元件的总和。也就是说，环型移位寄存器31可由162个元件构成，这比现有技术中所使用的348个元件数量的一半还少。
因此，使用这种电路结构可实现电路规模(电路面积)的显著减小。因此，可提高理论产率并降低制造成本。与现有技术相比，本实施例的另一个优点在于，较少的元件意味着较低的功耗。
B.第二实施例
B-1.显示面板的结构
图13示出了在本实施例中说明的一显示面板91的结构平面视图。图13中与图1相对应的组件用相同的附图标记来表示。如图13所示，显示面板91与图1所示显示面板1的差别仅在于时钟信号生成电路93的结构。
B-2.时钟信号生成电路的结构
图14示出了发明人在本说明书中提出的延迟同步环型时钟信号生成电路93的内部结构示例。图14中与图2相同的组件用相同的附图标记来表示。
图14中时钟信号生成电路93包括输入缓冲电路21、压控型数字延迟线路101、输出缓冲电路25、相位比较电路27、移位时钟发生单元29以及环型移位寄存器103。也就是说，该电路结构除了数字延迟线路101和环型移位寄存器103之外与第一实施例的电路结构相同。
下面是对第二实施例所独有的结构即数字延迟线路101和环型移位寄存器103的电路结构的说明。与第一实施例一样，数字延迟线路101是一种能够对输入时钟CLK1的延迟量进行数字控制的延迟线路。这里，将要说明能够通过与第一实施例的方法不同的方法以二进制方式切换延迟量的数字延迟线路101。
图15示出了数字延迟线路101的结构示例。图15所示的数字延迟线路101由16个缓冲电路级的串联连接电路构成，各个缓冲电路级具有串联连接的两个CMOS反相器电路作为一个增量。
值得注意的是，各个缓冲电路级(不包括最后一级)具有一分为二的输出线路，其中一条与下一个缓冲电路级连接，而另一条通过CMOS开关与输出端连接。在该电路结构中，通过对16个CMOS开关中的仅仅一个被控制为闭合状态的CMOS开关的位置进行控制来实现对延迟量的控制。
因此，在稍后说明的环型移位寄存器103中，解码器107被设计为：对于从16个D触发器输出的各Q输出中的仅仅一级，产生“H”电平的延迟量设定信号DP。在本实施例的情况下，将输入时钟CLK1的延迟量(即，输入时钟CLK1所经过的缓冲电路的个数)设定在1～16的范围内。因此，位于第1级的CMOS开关被控制为闭合状态的情况是延迟时间最短的状态。该布置使得，被控制为闭合状态的CMOS开关每向后移动一级，数字延迟线路101的延迟量以延迟量增量变大。因此，当最末尾一级(第16级)CMOS开关被控制为闭合状态时，延迟时间最长。
接着，将要说明环型移位寄存器103的结构。环型移位寄存器103是这样一种移位寄存器电路，其中与数字延迟线路101的级数相同数量的D触发器以环形方式连接。图16示出了环型移位寄存器103的电路示例。在如图16所示的情况下，环型移位寄存器103包括16级D触发器电路、一个反相器电路105以及一个解码器107，在所述的16级D触发器电路中，前一级的Q输出是下一级的D输入，且最后一级的Q输出在反相器电路105中被逻辑反转然后反馈至第一级的D输入。
值得注意的是，D触发器电路具有复位端，通过复位信号的输入而将全部Q输出改变成“L”电平状态。此外，D触发器电路具有移位时钟端，以便在移位时钟SCLK的供应情况下执行用于锁存D输入并作为Q输出而输出至下一级的操作。
所述移位寄存器的结构与第一实施例中移位寄存器的结构相同。因此，执行操作以使上升至“H”电平的Q输出的个数等于从复位状态结束起所输入的移位时钟SCLK的上升沿的个数。
然而，如果将这些Q输出以其原有的形式简单地供应给数字延迟线路101，那么数字延迟线路101将不会正确工作。因此，解码器107开始起作用。解码器107基本上执行用于检测出现“H”电平Q输出的D触发器的边界位置的操作。这是因为，该边界位置反映了用于相位同步的延迟时间。
因此，该解码器包括用于检测各D触发器的输入电平与输出电平的匹配/不匹配的15个异或电路111。利用这些异或电路111使得能确定某个D触发器其自身的Q输出为“H”电平而下一级的Q输出为“L”电平的这个D触发器的位置，即确定电平改变的边界位置。
值得注意的是，在电平改变的边界位置处，异或电路111的输出中出现了两个“H”电平脉冲信号(延迟量设定信号DP)。因此，与门113获得其自身级的Q输出跟异或电路111的逻辑结合，并且仅提取一个“H”电平脉冲信号。将这15个与门113的输出脉冲供应给数字延迟线路101中对应位置处的CMOS开关(更具体地，是CMOS开关的栅极)作为控制信号DP。
值得注意的是，延迟量设定信号DP是正逻辑的。因此，将输出脉冲DP直接供应给n沟道薄膜晶体管的栅极，并且将输出脉冲DP已在反相器电路处经过逻辑反转后的信号供应给p沟道薄膜晶体管的栅极。
然而，对于仅在第一级处的那个与门113的输出脉冲，该输出脉冲随复位信号一起输入给或门115，并且将二者的逻辑“和”供应给第一级的CMOS开关以作为延迟量设定信号DP1。因此，在输入复位信号时，可将第一级的CMOS开关强制控制为闭合状态。
B-3.时钟信号的操作和优点
下面参照图17说明在时钟信号生成电路93中执行的操作。值得注意的是，移位时钟发生单元29的操作与上面说明的操作相同，因而省略该操作的说明。
(a)复位
首先，将要说明在接通电源时所执行的复位操作。此时，向环型移位寄存器103供应“H”电平复位信号(图17中的(A))和移位时钟SCLK(图17中的(B))。由于已经通过了或门115的该复位信号，仅仅第一CMOS开关被控制为闭合状态。因此，数字延迟线路101的延迟量被控制为最小值。
(b)直到相位锁定
接着，将要说明从复位操作结束直到输入时钟CLK1与输出时钟CLK2的相位锁定的操作。首先，由于在复位操作结束后输入了第一个移位时钟SCLK，因此只有第一级D触发器的Q输出切换为“H”电平。此时，第二级D触发器的Q输出为“L”电平，因而“H”电平延迟量设定信号DP仅出现在第一与门113的输出级处。因此，仅第一级CMOS开关被控制为闭合状态。
接着，随着在复位操作结束后输入了第二个移位时钟SCLK，第一级D触发器和第二级D触发器的输出都为“H”电平。因此，可发现“H”电平Q输出和“L”电平Q输出的边界位置处于第二级D触发器与第三级D触发器之间。
因此，仅在第二与门113的输出级处出现“H”电平延迟量设定信号DP，并且仅仅第二级CMOS开关被控制为闭合状态。随后，当每一次输入移位时钟SCLK时，被控制为闭合状态的CMOS开关的位置按照第三、第四、…等等(图17中的(C1)～(C14))的顺序进行转移。
(c)相位锁定之后
最后，将要说明相位锁定之后的操作。图17示出了在复位结束以后第15个移位时钟SCLK已被输入给环型移位寄存器103的时间点处，已检测到相位锁定的情况。在这种情况下，“H”电平Q输出和“L”电平Q输出的边界位置被确定在第15级D触发器与第16级D触发器之间。因此，在第15级缓冲电路处被延迟的时钟通过第15个CMOS开关而被输出至相位反转/非反转单元25。
(d)综述
如上所述，利用环型移位寄存器103来构成延迟量设定单元，能够实现对延迟量的数字控制。现在，该电路结构(图16)的元件数量为：十七个D触发器的136(8×17)个元件、十六个异或门的160(10×16)个元件、十六个2输入与电路的96个元件、一个或门的6个元件以及十七个反相器电路的34(2×17)个元件的总和。也就是说，该电路结构总共由432个元件构成。而另一方面，上述根据现有技术的延迟量设定单元的元件数量为348个。因此，根据此实施例，用于本实施例的元件数量比现有技术中的多。
然而，在根据现有技术的延迟量设定单元的情况下，使用缓冲器来驱动解码器87的负载电容。此外，数字延迟线路的级数越大，则构成解码器87的元件增加率越大，并且根据现有技术的结构的最终电路面积也更大。
值得注意的是，用于现有技术的元件的数量增加的原因在于，在图12所示结构的解码器87的情况下，由于或门的输入的个数增加因而使得输出阻抗很高，并且输出信号的延迟时间增加。这使得有必要对电路进行拆分，从而导致了元件数量的增多。此外，薄膜晶体管等具有比结晶硅更低的迁移率，即，晶体管的导通电阻很高，使得工作区域必然具有较低阻抗。
如上所述，利用本实施例说明的结构能减小电路规模(电路面积)。因此，可提高理论产率并降低制造成本。同样值得注意的是，使用置位复位(SR，Set-Reset)触发器代替D触发器能使逻辑电路的数量减少，并使电路规模减小。
C.第三实施例
在本实施例中，将要说明把输入时钟CLK1的分频用作移位时钟的情况。图18和图19示出了带有分频电路的时钟信号生成电路的结构示例。图18是在第一实施例上增加了分频电路123的时钟信号生成电路121的示例，图19是在第二实施例上增加了分频电路123的时钟信号生成电路131的示例。
值得注意的是，通过分频电路123进行分频可以是视需要而选用的。在上述两种情况下，可使移位时钟SCLK的频率低于输入时钟CLK1的频率，因此通过恰好那个量可保证环型移位寄存器31和103的工作裕度。因此，可降低对于产率的影响。
D.第四实施例
在本实施例中，将要说明可分级地进行延迟量调整的时钟信号生成电路的结构。下面对于粗调和微调这两个步骤的情况来说明这种分级结构。
(a)时钟信号生成电路的结构
图20示出了发明人在本说明书中提出的延迟同步环型时钟信号生成电路141的内部结构示例。值得注意的是，图20中与图18相同的组件用相同的附图标记来表示。此外，虽然图20示出了应用到第一实施例的情况，很明显也可应用到第二实施例。
图20中的时钟信号生成电路包括输入缓冲电路21、数字延迟线路23和143、输出缓冲电路25、相位比较电路27、移位时钟发生单元29、环型移位寄存器31、分频电路123以及电荷泵145。
这种结构的创新在于，将数字延迟线路分成微调数字延迟线路143和粗调数字延迟线路23这两级，并且二者分别由电荷泵145和环型移位寄存器31来驱动。
在本实施例中，电荷泵145用于根据相位比较电路27的判定输出Q1和Q2来产生对数字延迟线路143的控制信号。值得注意的是，如图22所示，数字延迟线路143由数字延迟线路23的第一级部分构成。因此，电荷泵145产生用于CMOS开关的打开/闭合驱动操作的偏置电压Vbias_n和Vbias_p(模拟电压)。图21示出了电荷泵145的电路结构。
图21中示出的电荷泵145包括反相器、CMOS开关以及保持电容。在判定输出Q1为“H”电平的情况下，电荷泵145工作从而用电源电压给保持电容充电，也就是说，将输出电压变为电源电位。
另一方面，在判定输出Q2为“H”电平的情况下，电荷泵145工作从而用接地电压给保持电容充电，也就是说，电荷泵145工作以获取保持电容的载荷并将输出电压变为接地电位。
结果表明，在相位超前(判定输出为“H”电平)的情况下，将CMOS开关控制为闭合状态，并且在数字延迟线路143处的延迟量增加。另一方面，在相位超前(判定输出为“L”电平)的情况下，将CMOS开关控制为打开状态，并且在数字延迟线路143处的延迟量减少。也就是说，通过数字延迟线路143和电荷泵145来实现是否增加一个增量延迟量的操作。
(b)时钟信号生成电路的操作和优点
在本实施例的时钟信号生成电路141中，在复位操作结束的时刻检测相位关系，并在随后的操作期间内，微调数字延迟线路143和粗调数字延迟线路23均根据所检测到的相位量而被驱动和控制。
随着相位锁定被最终检测到时，停止将移位时钟SCLK供应给用于控制粗调的环型移位寄存器31，并保存此时的控制量。值得注意的是，在相位锁定之后产生相位差的情况下，电荷泵145单独地重新开始相位微调。这是因为用于粗调环型移位寄存器31的移位时钟SCLK是已经分频的，意味着有一对应于相位差的裕度。
以这种方式分级地进行延迟量的控制，实现了相位锁定速度与微调取得平衡的时钟信号生成电路。同样在此实施例中，将输入时钟CLK1分频而得到的移位时钟SCLK被用来驱动粗调环型移位寄存器31。因此，可保证环型移位寄存器31的工作裕度，提高产率。
E.第五实施例
本实施例也说明了一种将要说明的能够分级地进行延迟量调整的时钟信号生成电路。将要对于粗调和微调两个步骤的情况来说明这种分级结构，但在本实施例中，两级都由环型移位寄存器驱动。
(a)时钟信号生成电路的结构
图23示出了发明人在本说明书中提出的延迟同步环型时钟信号生成电路151的内部结构示例。值得注意的是，图23中与图20相同的组件用相同的附图标记来表示。此外，虽然图23示出了应用到第一实施例的情况，很明显也可应用到第二实施例。
图23中示出的时钟信号生成电路151包括输入缓冲电路21、微调数字延迟线路23-1、粗调数字延迟线路23-2、输出缓冲电路25、相位比较电路27、微调移位时钟发生单元29-1、粗调移位时钟发生单元29-2、微调环型移位寄存器31-1、粗调环型移位寄存器31-2、用于微调的第一分频电路123-1以及用于粗调的第二分频电路123-2。
在本实施例中，输入给粗调环型移位寄存器31-2的移位时钟SCLK2的频率被设置为低于输入给微调环型移位寄存器31-1的移位时钟SCLK1的频率。具体地说，输入时钟CLK1被第一分频电路123-1分频从而产生微调移位时钟SCLK1，并且此微调移位时钟SCLK1还被第二分频电路123-2分频从而产生粗调移位时钟SCLK2。这些移位时钟的设定使得利用粗调环型移位寄存器31-2的调节灵敏度低于利用微调环型移位寄存器31-1的调节灵敏度。
(b)时钟信号生成电路的操作和优点
在本实施例的时钟信号生成电路151中，微调数字延迟线路23-1和粗调数字延迟线路23-2均根据检测到的相位量而被驱动和控制。
随着相位锁定被最终检测到时，粗调环型移位寄存器31-2和微调环型移位寄存器31-1都停止操作，并其此时的控制量被保存在粗调环型移位寄存器31-2和微调环型移位寄存器31-1处。
值得注意的是，在相位锁定之后产生相位差的情况下，具有相对高频率的移位时钟SCLK和相对高的调节灵敏度的微调环型移位寄存器31-1独立地重新开始相位微调，并且进行延迟量的微调。
以这种方式分级地进行延迟量的控制，实现了其中相位锁定速度与微调取得平衡的时钟信号生成电路。在本实施例中，通过输入时钟CLK1的分频得到的两种类型的移位时钟SCLK1和SCLK2分别被用于驱动粗调环型移位寄存器31-2和微调环型移位寄存器31-1。因此，可保证环型移位寄存器31-1和31-2的工作裕度，提高产率。
F.第六实施例
在此，将要说明具有用于处理如下状态的功能的时钟信号生成电路，在该状态中，输入时钟CLK1与输出时钟CLK2的相位差被锁定在180°间隔的状态(假锁定状态)。如上所述，在使用诸如玻璃基板等绝缘基板的情况下，在所述绝缘基板的表面上形成的薄膜晶体管与在硅晶片上形成的晶体管相比具有更大的特性不规则性。
因此，在将会使构成时钟信号生成电路的薄膜晶体管具有很大的特性不规则性的工艺中，期望具有一种能够避开如图24所示的假相位锁定状态，并能实现正确的相位锁定状态的功能。本实施例可达到此功能。
(a)时钟信号生成电路的结构
图25示出了发明人在本说明书中提出的延迟同步环型时钟信号生成电路161的内部结构示例。值得注意的是，图25中与图18相同的组件用相同的附图标记来表示。
图25中示出的时钟信号生成电路包括输入缓冲电路21、数字延迟线路23、输出缓冲电路25、相位比较电路27、移位时钟发生单元29、环型移位寄存器31、分频电路123、相位反转/非反转单元163以及假锁定检测单元165。
值得注意的是，虽然图25示出了一种电路结构，在这种电路结构中已经将相位反转/非反转单元163和假锁定检测单元165增加至在第三实施例的第一例部分中应用的时钟信号生成电路121，很明显也可将相位反转/非反转单元163和假锁定检测单元增加至在第三实施例的第二例部分中应用的时钟信号生成电路131(图19)。
这种结构的创新在于，相位反转/非反转单元163位于数字延迟线路23与输出缓冲电路25的中间，并且假锁定检测单元165是相位反转/非反转单元163的控制单元。下面仅仅是作为新组件的相位反转/非反转单元163和假锁定检测单元165的说明。
相位反转/非反转单元163是一种用于将从数字延迟线路23输入的时钟进行反转并输出，或者将该输入时钟未反转地输出的电路。相位反转/非反转单元163的功能是“锁定状态解除单元”。如图24所示，在假锁定状态下，输入时钟CLK1与输出时钟CLK2的相位差为180°。
随着假锁定状态被检测到时，相位反转/非反转单元163工作以使输入时钟的相位反转180°。在除了假锁定状态以外的状态下，相位反转/非反转单元163将输入时钟无变化地输出。通过由假锁定检测单元165提供的控制信号来执行相位反转/非反转单元163的反转/非反转之间的切换。
图26示出了相位反转/非反转单元163的电路示例。如图26所示的相位反转/非反转单元163具有经过两级反相器INV的传输通道(第一CMOS开关的通道)和经过一个反相器INV的传输通道(第二CMOS开关的通道)。第一和第二CMOS开关只选择一条传输通道。
也就是说，第一和第二CMOS开关被配线布置为使得二者的工作是彼此不同的。因此，图26所示的相位反转/非反转单元163将假锁定检测信号WNG的连接反转。反相器INV3用于反转假锁定检测信号WNG的极性。
假锁定检测单元165是一种用于检测输入时钟CLK1与输出时钟CLK2之间的假锁定状态的电路。图27A和图27B示出了假锁定检测单元165的电路结构。图27A示出了门电路跟逻辑电路171相结合的情况下的电路结构，而图27B示出了只有门电路相结合的情况下的电路结构。
图28示出了关于假锁定检测单元165的输入/输出关系。如图28中的粗体线所指出，在判定输出Q1和Q2均为“L”电平而且输入时钟CLK1和输出时钟CLK2的信号电平不同的情况下，假锁定检测单元165判定输入时钟CLK1和输出时钟CLK2处于假锁定状态。
在图27A和图27B中的或非门处，对均为“L”电平的判定输出Q1和Q2进行检测。此外，在图27A和图27B中的异或门处，对输入时钟CLK1和输出时钟CLK2的信号电平不同这种情形进行检测。逻辑电路171实现跟与门相同的逻辑操作。
当检测到假锁定状态时，假锁定检测单元165将假锁定检测信号WNG切换成“H”电平。在未检测到假锁定状态的情况下，假锁定检测单元165输出“L”电平的假锁定检测信号WNG。
(b)时钟信号生成电路的操作和优点
利用本实施例的时钟信号生成电路161，甚至在相位比较电路27的判定输出Q1和Q2均为“L”电平并且所作出的判定为相位锁定状态的情况下，假锁定检测单元165也能判定该锁定状态是真实的还是虚假的，并且在判定出是虚假(假锁定)的情况下，相位反转/非反转单元163可将数字延迟线路的输出时钟的相位反转。
假锁定状态与真锁定状态之间的相位差为180°，因此使用这种反转操作可将输出时钟CLK2改变成正确的锁定相位。因而，利用该时钟信号生成电路161，甚至在输出时钟CLK2的相位被错误地视为假锁定状态的情况下，也能避开这种状态并以可靠的方式使该状态变为正确的锁定状态。
值得注意的是，虽然本实施例的相位反转/非反转单元163使时钟相位反转180°，但在检测到假锁定状态时的相位改变量不限于180°，只要能将该状态改变成正常的相位比较操作可将各相位集中为锁定状态的相位关系状态即可。例如，使相位从假锁定状态改变90°以上，将会使正常的相位比较操作能够将各相位集中为锁定状态。
G.其它结构示例
G-1.环型移位寄存器
虽然上述各实施例已经说明了环型移位寄存器是D触发器的多级连接电路，但环型移位寄存器也可使用包含置位复位(SR)触发器的其它类型的触发器电路来构成。
G-2.输入/输出时钟的关系
虽然上述各实施例已经说明了输入时钟CLK1和输出时钟CLK2是频率时钟，但本发明不限于此，并且时钟频率可以不同。
G-3.移位时钟
虽然上述各实施例已经说明了移位时钟SCLK是作为输入时钟CLK1或输出时钟CLK2的分频时钟(包括再分频时钟)而被产生的，但只要能保证足够的工作裕度，移位时钟SCLK并不限于比输入时钟CLK1或输出时钟CLK2频率低的这种相位关系。
G-4.绝缘基板
上述各实施例已经说明了通过使用多晶硅(不管高温或低温)、非晶硅和有机材料等的薄膜形成技术或印刷技术，在玻璃基板3上直接形成用于构成时钟信号生成电路的有源元件，该玻璃基板是绝缘基板。然而，其上形成有时钟信号生成电路的绝缘基板不限于此，也可以是诸如安装在玻璃基板3上的塑料等另一种绝缘基板。
G-5.应用于显示面板的示例
上述各实施例中说明的时钟信号生成电路不限于应用于液晶面板，也可以应用于有机EL面板、等离子体显示器、场致发射显示器以及其它的发光显示面板。
G-6.应用于电子设备的示例
(a)系统示例
上述时钟信号生成电路不限于应用于系统显示器，也可以应用于其它的电子设备。下面说明电子设备的示例。
图29示出了安装有显示面板的电子设备181的系统结构示例。所述电子设备由显示面板183、系统控制单元185以及时钟信号生成电路187构成。时钟信号生成电路187可形成在显示面板183的基板上，或者可形成在独立的基板上。
系统控制单元185是用于控制整个系统的操作的处理单元，并例如由中央处理单元(CPU)构成。此外，根据电子设备的使用而设置有接口。
图30示出了安装有成像器件(成像仪)的电子设备191的系统结构示例。电子设备191由成像器件193、系统控制单元195以及时钟信号生成电路197构成。此处的时钟信号生成电路197是用于生成成像器件的工作时钟的电路，并且与上述实施例的情况相同，时钟信号生成电路197可形成在成像器件193的基板上或者可形成在另一基板上。
系统控制单元195是用于控制整个系统的操作的处理单元，并例如由CPU构成。此外，根据电子设备的使用而设置有接口。也可设计出未设置系统控制单元195的作为个体传感器件的结构。
(b)电子设备的外观示例
下面是电子设备的外观示例的说明。时钟信号生成电路被设置在壳体的某部分中。
图31是电视接收机201的外观的示例。电视接收机201具有如下结构，其中，显示面板205位于用作壳体的前板203的前表面上。
图32A和图32B是数码相机211的外观的示例。图32A是从前侧(目标侧)观看的数码相机的外观的示例，而图32B是从后侧(摄影者侧)观看的数码相机的外观的示例。数码相机211具有保护盖213、摄影镜头单元215、显示面板217、控制开关219、快门按钮221和设置在壳体上的其它部件。
图33是摄像机231的外观的示例。摄像机231具有位于主体单元233前侧并用于拍摄目标的摄像镜头235，还具有设置在主体单元233后侧的拍摄开始/停止开关237，并且在主体单元233的侧面设置有显示面板239。
图34A和图34B是翻盖手机241的外观的示例。图34A是手机241打开时的外观的示例，而图34B是手机241闭合时的外观的示例。手机241具有如下结构，其中，上部壳体243、下部壳体245、连接单元(本示例中为铰链单元)247、主显示面板249、副显示面板251、图片灯253以及设置在壳体表面上的摄影镜头255。
图35是笔记本电脑261的外观的示例。笔记本电脑261由下部壳体263、上部壳体265、键盘267以及显示面板269构成。
除这些示例外，时钟信号生成电路也可应用于诸如音频播放器、游戏机、电子书阅读器和电子词典等其它的电子设备中。
G-7.相位比较电路
上述各实施例已经说明了关于包括图4所示电路结构的相位比较电路27的情况。然而，图36所示的电路结构也可应用于相位比较电路27。也就是说，相位比较电路27可被构成为使用输出时钟CLK2作为时钟而进行操作的D触发器271。在这种情况下，可将输入时钟CLK1连接至D输入端。
在此电路结构的情况下，相位比较电路27根据图37中所示的关系进行操作。也就是说，当相位状态处于锁定状态或者当输出时钟CLK2的相位在输入时钟CLK1的相位之后的情况下，Q输出为“H”电平，当输出时钟CLK2的相位在输入时钟CLK1的相位之前的情况下，Q输出为“L”电平。
这种Q输出与构成移位时钟发生单元29的电荷泵51(图6)的输出相同。因此，在使用具有图36所示电路结构的相位比较电路27的情况下，移位时钟发生单元29的电路结构可以是如图38所示。也就是说，从移位时钟发生单元29的电路结构中将电荷泵51省略掉，这样的电路结构就足够了。
图39示出了在使用这种电路结构情况下的移位时钟发生单元29的操作。图39所示的操作与第一实施例中说明的图8所示的操作相同。
G-8.其他
在本发明的精神和范围内可对上述各实施例做出各种修改，上述各种修改例如包括基于本说明书的说明以组合方式产生或得到的各种修改和应用。本领域技术人员应当理解，依据不同的设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。

Claims (16)

1.一种延迟同步环型时钟信号生成电路，其包括：
数字延迟线路，其用于延迟第一时钟信号并产生第二时钟信号；
环型移位寄存器，其用于通过其各级的触发器输出而设定所述数字延迟线路的延迟时间长度；以及
延迟量控制单元，其基于所述第一时钟信号与所述第二时钟信号之间的相位关系来控制向所述环型移位寄存器供应移位时钟的操作。
2.根据权利要求1所述的时钟信号生成电路，其中，
所述数字延迟线路由用于粗调延迟时间的第一延迟线路和用于微调延迟时间的第二延迟线路的串联连接构成；
所述环型移位寄存器包括：对应于所述第一延迟线路的第一环型移位寄存器，以及对应于所述第二延迟线路的第二环型移位寄存器；并且
所述延迟量控制单元包括：对应于所述第一延迟线路的第一延迟量控制单元，以及对应于所述第二延迟线路的第二延迟量控制单元。
3.根据权利要求2所述的时钟信号生成电路，其中，用于驱动所述第一环型移位寄存器和所述第二环型移位寄存器的所述移位时钟的频率低于所述第一时钟信号或所述第二时钟信号的频率。
4.根据权利要求2所述的时钟信号生成电路，其中，所述移位时钟信号作为所述第一时钟信号的分频输出而被供应。
5.根据权利要求2所述的时钟信号生成电路，其中，输入给所述第一环型移位寄存器的第一移位时钟信号的频率低于输入给所述第二环型移位寄存器的第二移位时钟信号的频率。
6.根据权利要求2所述的时钟信号生成电路，其中，当在粗调和微调延迟时间长度都已被设定的状态下出现新的相位差的情况时，首先只有用于微调延迟时间长度的设定操作再开始进行。
7.根据权利要求1所述的时钟信号生成电路，其中，
所述数字延迟线路由用于粗调延迟时间的第一延迟线路和用于微调延迟时间的第二延迟线路的串联连接构成；并且
所述第一延迟线路的延迟时间长度由所述环型移位寄存器来进行设定，所述第二延迟线路的延迟时间长度由数字延迟量设定单元来进行设定。
8.根据权利要求7所述的时钟信号生成电路，其中，用于驱动所述环型移位寄存器的所述移位时钟的频率低于所述第一时钟信号或所述第二时钟信号的频率。
9.根据权利要求7所述的时钟信号生成电路，其中，当在粗调和微调延迟时间长度都已被设定的状态下出现新的相位差的情况时，首先只有用于微调延迟时间长度的设定操作再开始进行。
10.根据权利要求1所述的时钟信号生成电路，其中，用于驱动所述环型移位寄存器的所述移位时钟的频率低于所述第一时钟信号或所述第二时钟信号的频率。
11.根据权利要求10所述的时钟信号生成电路，其中，所述移位时钟信号作为所述第一时钟信号的分频输出而被供应。
12.一种显示面板模块，其包括：
显示面板；
延迟同步环型时钟信号生成电路，该时钟信号生成电路包括：数字延迟线路，其用于延迟第一时钟信号并产生第二时钟信号；环型移位寄存器，其用于通过其各级的触发器输出而设定所述数字延迟线路的延迟时间长度；和延迟量控制单元，其基于所述第一时钟信号与所述第二时钟信号之间的相位关系来控制向所述环型移位寄存器供应移位时钟的操作；以及
驱动电路，其基于所述第二时钟信号来驱动所述显示面板。
13.根据权利要求12所述的显示面板模块，其中，所述时钟信号生成电路的有源元件是形成或印刷在绝缘基板上的薄膜晶体管。
14.根据权利要求12所述的显示面板模块，其中，所述显示面板是液晶面板。
15.一种成像装置，其包括：
成像器件；
延迟同步环型时钟信号生成电路，该时钟信号生成电路包括：数字延迟线路，其用于延迟第一时钟信号并产生第二时钟信号；环型移位寄存器，其用于通过其各级的触发器输出而设定所述数字延迟线路的延迟时间长度；和延迟量控制单元，其基于所述第一时钟信号与所述第二时钟信号之间的相位关系来控制向所述环型移位寄存器供应移位时钟的操作；以及
驱动电路，其基于所述第二时钟信号来驱动所述成像器件。
16.一种电子设备，其包括：
延迟同步环型时钟信号生成电路，该时钟信号生成电路包括：数字延迟线路，其用于延迟第一时钟信号并产生第二时钟信号；环型移位寄存器，其用于通过其各级的触发器输出而设定所述数字延迟线路的延迟时间长度；和延迟量控制单元，其基于所述第一时钟信号与所述第二时钟信号之间的相位关系来控制向所述环型移位寄存器供应移位时钟的操作；
系统控制单元，其用于控制整个系统的操作；以及
操作输入单元，其用于接受输入给所述系统控制单元的操作。
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