CN117437953A - 读取等待时间反馈电路、反馈方法 - Google Patents

Abstract

本发明公开一种读取等待时间反馈电路、反馈方法，包括两分频器，对第一和第二时钟信号分频生成两组分频信号对，两移位寄存器，根据两组分频信号对，对指令数据进行锁存，和生成两组时钟指针，两组时钟指针经过延时复制电路反馈，得到对应两组反馈时钟指针；两指令缓存单元，分别以时钟指针地址和反馈时钟指针为输入和输出指针地址还包括：判断触发器，该判断触发器由第二反馈时钟指针的首位进行触发，以第一分频信号或第二分频信号中的一路作为输入，生成判断信号；两个第一选择器，根据所述判断信号，各自响应分频数据信号，以择一选择指令缓存单元输出分频数据信号，在高频工作场景下，延长锁存时间的同时，解决时钟和数据信号不对应的问题。

Description

读取等待时间反馈电路、反馈方法

技术领域

本发明涉及存储芯片设计技术领域，具体地说，涉及半导体存储器中为实现固定读取等待时间反馈而提出的利用分频方式解决时钟抖动的读取等待时间反馈电路和反馈方法。

背景技术

时钟抖动，是指某一时刻时钟周期发生短暂性的变化，这种变化在时序图上呈现为：时序信号短暂性地向某一侧产生偏移，实际中的影响，是时钟的某些周期会延长或者缩短。时钟的这种间歇性的延长和/或缩短，会使得例如存储结构中时钟侧和数据侧的信号出现不匹配。随着系统或者芯片运行速率的显著提升，时钟周期被进一步压缩，高频周期下时钟抖动会更加频繁地出现，也相应加剧了信号不匹配的产生。

以一种运用场景为例。存储器中，控制器发送的多个待执行连续指令，会被指令缓存器（CMD-FIFO）暂存；伴随处理器中指令的执行，存储阵列会不断地从存储单元中获取对应的数据，最终，指令缓存器中的指令会被同步地与存储侧数据总线上的数据一并输出，也即指令和数据的同步。该场景下，时钟信号在经过接收器、延时链以及离线驱动时会产生物理上的延时，同时，存储器也需要一定的时间对存储阵列完成访问，从而，为实现指令和数据之间的同步，指令缓存器会按照固定的时间间隔，对指令的输出进行延时，也即读取等待时间（CAS Latency）。

具体地说。图1为示意图，示例性地示出现有技术下的一种实现固定等待时间的等效框架图。按照图1的展示方向，其上部分是锁相回路，该回路使得时钟上，由外部时钟到数据时钟的对齐；图1的下半部分是指令数据回路，该路内读取指令（RD）由输入至输出。该框架内的指令缓存器包括一个输入指针和一个输出指针，读取指令被接收后，由指令缓存器的输入指针缓存，继而，在等待完一个固定的读取等待时间CL后，再由指令缓存器的输出指针将该指令与数据一并送出。指令缓存器（CMD-FIFO）的输入单元是D触发器，D触发器输入端的数据与触发端的时钟都需要一定的建立时间（setup-time），才能保证数据正确的锁存。技术革新趋势下，系统的工作时钟频率越来越快，更快频率下缓存器指针缓存数据的时间范围也被进一步限缩，例如可以实现3200M工作频率的DDR4，时钟的周期为625ps，也即，理想状态下能用于锁存数据的时间范围也仅是这625ps，换句话说，输入指针与输出指针的相位误差也仅为625ps。如前所述，高频工作模式中，时钟抖动现象时有发生，例如图1中的D触发器处于工作状态时，其数据输入端输入数据中的一位，会被触发器输入指针的一位进行锁存，高频工作下时钟周期出现间歇性的延长或者缩短，会导致例如应该被输入指针<Y>锁存的信号数据被其前级输入指针<X>或者后级输入指针<Z>锁定，自然，当输入指针<X/Z>中锁存的该数据，按照输入指针<Y>的读取等待时间输出时，会造成读取等待时间上的错误，形成指令和数据之间的未同步。

为解决上述技术问题，一种较容易想到的思路，是分别对时钟侧和指令数据侧信号进行降频，通过降低频率以延长周期的方式，使得元器件加载或存储一位数据的时长更加充裕。然而，利用该思路解决读取等待时间技术领域下特定技术问题所面临的困难在于：

现有技术对读取等待时间的设置，通常是按照时钟周期的整数倍进行延长，具体是例如，若读取等待时间设置为是五个时钟周期时，则在获得与外部时钟同步的任意读指令之后，所期望读取数据中的第一个数据，会在五个时钟周期后与外部时钟同步地输出。然而，延时复制电路的反馈可能是时钟周期的奇数倍，也可能是偶数倍，这种不确定性会在时钟信号和指令数据降频后，造成时钟信号和数据的输出都容易出现彼此无法对应的情况。

因此，应当对现有技术进行改进，以解决存储器中，系统和芯片在高频工作下因时钟抖动所带来的上述技术问题。

发明内容

针对现有技术的不足，本发明提供了一种读取等待时间反馈电路、反馈方法及存储器，以解决上述技术问题的至少一个。

为解决以上技术问题，本发明的第一方面是采取了一种读取等待时间反馈电路，该反馈电路包括：延时锁相回路，该延时锁相回路接收外部信号并放大得到第一时钟信号，再经由延时链输出第二时钟信号后通过第一离线驱动器输出数据时钟信号；第一分频器，第一分频器对所述第一时钟信号分频以得到第一分频信号和第二分频信号，第一移位寄存器根据所述第一、第二分频信号对指令数据进行锁存，以获得分频数据信号；第二分频器，第二分频器对所述第二时钟信号分频以得到第三分频信号和第四分频信号，第二移位寄存器根据所述第三、第四分频信号生成第一时钟指针和第二时钟指针，第一、第二时钟指针都经过第一延时复制电路反馈，得到对应的第一、第二反馈时钟指针；第一指令缓存单元和第二指令缓存单元，第一指令缓存单元分别以所述第一时钟指针和第一反馈时钟指针作为输出和输入指针，第二指令缓存单元分别以所述第二时钟指针和第二反馈时钟指针作为输入和输出指针，其中，还包括：判断触发器，该判断触发器由所述第二反馈时钟指针的首位进行触发，以第一分频信号或第二分频信号中的一路作为输入，生成判断信号；两个第一选择器，每一第一选择器与一个指令缓存单元对应，并根据所述判断信号，各自响应所述分频数据信号，以择一选择第一指令缓存单元或第二指令缓存单元输出分频数据信号。

作为本发明第一方面的一种优选地，所述延时锁相回路还包括：第一接收器，该第一接收器接收所述外部信号，并将外部信号放大以得到所述第一时钟信号；延时链，该锁相回路接收所述第一时钟信号，并锁相后输出一个延时链输出时钟信号；第一离线驱动器，该第一离线驱动器接收所述延时链输出时钟信号，并离线驱动后输出所述数据时钟信号；第二延时复制电路，该第二延时复制电路复制所述延时链输出时钟信号的延时，并将生成反馈信号反馈至鉴相器，鉴相器将所述反馈信号和所述第一时钟信号的鉴相结果反馈至所述延时链，以调整所述延时链的输出时钟信号；所述读取等时间反馈结构还包括：第二接收器，该第二接收器接收所述指令数据并放大得到放大数据信号；第二离线驱动器，第二离线驱动器接收所述第一指令缓存单元和第二指令缓存单元输出的数据，离线驱动后输出。

作为本发明该方面的进一步优选地，还包括若干个与所述第一时钟指针和第二时钟指针对应的截取单元，所述截取单元的两路输入中，其中一路与第一、第二时钟指针对应，另一路与所述第一、第二指令缓存单元的输出对应，所述截取单元被配置为根据其两路输入进行截取，再向一个第二选择器输出，所述第二选择器将截取后的数据顺次组合输出，得到缓存数据。

作为本方案的再进一步优选地，所述第二移位寄存器包含n个触发器，每一触发器的输入都为前一级触发器的输出，所述第二移位寄存器分成第一寄存组和第二寄存组，所述第一寄存组由所述第三分频信号触发，第二寄存组由第四分频信号触发，其中，按照第二移位寄存器的首位触发器至末位触发器的顺序，所述第一寄存组由第二移位寄存器奇数顺位上的触发器构成，第二寄存组由第二移位寄存器偶数顺位上的触发器构成。

作为本方案还优选地，所述第二移位寄存器的位数为所述第一指令缓存单元、第二指令缓存单元深度的两倍，第一指令缓存单元、第二指令缓存单元的深度与第一时钟指针、第二时钟指针的位数相同。

作为本方案还优选地，该反馈电路还包括映射单元，所述映射单元与所述第一延时复制电路连接，所述映射单元包括与第二移位寄存器位数等数量的第三选择器，每一所述第三选择器被配置为根据选择信号，对所述第一反馈时钟指针的相邻两位，以及第二反馈时钟指针的相邻两位进行选择，并映射重组形成第一映射反馈指针和第二映射反馈指针，其中，所述第一指令缓存单元以所述第一时钟指针作为输出指针，以第一映射反馈指针作为输入指针，所述第二指令缓存单元以所述第二时钟指针作为输出指针，以第二映射反馈指针作为输入指针。

本发明的第二方面是提供了一种读取等待时间反馈方法，该反馈方法包括如下步骤：对延时锁相回路的接收外部信号并放大得到的第一时钟信号，和延时链输出的第二时钟信号分别进行二分频，以分别得到第一分频信号对和第二分频信号对的步骤；配置第一移位寄存器根据第一分频信号对锁存指令数据，以及配置第二移位寄存器根据第二分频信号对生成指令缓存单元指针地址的步骤；配置两组指令缓存单元，将所述指针地址的奇数位和偶数位构成的地址，分别作为两组指令缓存单元的输出指针，以及，将所述输出指针经延时复制电路反馈得到的反馈指针，分别作为两组指令缓存单元的输入指针的步骤；配置判断触发器，所述判断触发器被配置为，由所述反馈时钟的首位进行触发，并以所述第一分频信号对为输入生成判断信号；为每个指令缓存单元分别配置选择器，令所述选择器响应所述判断信号，将所述指令数据输出至对应的指令缓存单元。

作为本方案第二方面优选地，还包括配置映射单元的步骤，所述映射单元内包含的多个选择器，以将所述输出指针经延时链反馈的反馈指针地址，映射后重组形成输入指针。

作为本方案的第二方面再优选地，设定输出指针地址为SELOT<n:0>，映射指针地址为SELRT<n:0>，则将所述输出指针映射重组形成输入指针的步骤具体为：通过选择器，对所述输出指针的相邻两位SELRT<m>和SELRT<m+1>进行选择，以将输出指针的一位SELRT<m>赋值映射形成输入指针的一位SELIT<m-1>；则重组所述输入指针地址的步骤具体为：将映射后形成的各位输入指针顺次组成所述输入指针地址。

优选地，其中，该反馈方法还包括，配置n个截取单元的步骤，每一所述截取单元被配置为，对所述输出指针的一位，和所述指令缓存单元的输出进行截取，再顺次向选择器输出以组合形成缓存数据。

由于以上技术方案的采用，本发明相较于现有技术具有如下的有益技术效果：引入分频手段，实现信号侧和时钟侧分别降频，从而以延长时钟周期的技术手段解决时钟抖动带来的问题，使数据锁存的正确率提高，且数据锁存的时间更加充裕，同时，通过判断触发器解决读取等待时间反馈电路中，因分频后带来的数据和时钟不对应的问题。

附图说明

图1为示意图，示例性地示出现有技术下的一种实现固定等待时间的等效框架图；

图2为示意图，示意性地示出了本发明较佳实施例中采用的二分频器的等效电路结构；

图3为时序图，示出了本发明的较佳实施例中延时链时钟信号DCLK经二分频器后生成的分频信号对；

图4为示意图，示例性地示出本发明的较佳实施例中移位寄存器的等效电路结构；

图5为时序图，示出了图4所示移位寄存器输出两组指针地址的时序；

图6为等效电路图，示出了本发明实施例一中所示的读取等待时间反馈电路的结构；

图7为示意图，示出了实施例一中奇偶路同步时的输出波形；

图8为等效电路图，示出了本发明实施例二中所示的读取等待时间反馈电路的结构；

图9为示意图，示出了本发明实施例二中映射单元的等效电路结构。

具体实施方式

如图1所示，读取指令（RD）经放接收器放大后输出的数据DRC200，与锁相环回路中外部时钟经接收器放大后输出的时钟CLK2D属于相同的时钟域，离线驱动前的输入数据DRC280，又与前述的延时链的输出时钟（DCLK）属于相同的时钟域。系统最终期望实现指令数据和时钟的同步，也即时钟信号上，外部时钟信号DCLK至输出数据时钟信号DQS的过程，与指令信号上，读取指令RD输入至输出数据DATA的过程同步进行。图1中分别标出了A、B两位置，该两点位置也即对应一组指令缓存器（CMD-FIFO）的输入指针和输出指针。具体地说，A、B两位置对应的结构分别是两个用于实现指令缓存器地址指针的D触发器，其中，A位置的触发器是对应指令缓存器的输出指针，B位置的触发器是对应指令缓存器的输入指针。

再看触发信号。指令缓存电路的触发信号，是延时链输出时钟信号DCLK，经移位寄存器（shifter）生成并包含若干位数据的指针地址。以八位指针地址为例，延时链输出时钟DCLK，经移位寄存器生成八位指针地址，该八位指针地址被反馈至A位置的触发器，作为输出指针并被记作SELOT<7:0>；相应的，A位置处的输出指针地址，经过延时复制电路replica，形成输入指针地址并被反馈至B位置的触发器，该地址作为输入指针被记作SELIT<7:0>。这样，输出指针地址按照与时钟侧复制电路相同的延时反馈得到输入指针地址，从而指令数据被输入指针暂存后继由输出指针输出的过程，就是与时钟信号侧实现同步。

再看指令缓存器（CMD-FIFO），如前所述的，A、B两位置处的D触发器分别以输入指针地址和输出指针地址作为使能，并根据指针地址对数据DRC200进行锁存和输出。当发生时钟抖动时，时钟抖动的范围会超过时钟周期的大小，时钟域上，原本应当由输入指针地址SELIT<0>锁存的数据，由于时钟抖动超过了一个时钟周期，，会被输入指针地址SELIT<1>锁存，又或者，原本应当由输入指针地址SELIT<1>锁存的数据，由于时钟抖动，会被输入指针地址SELIT<0>提前锁存，显然，时钟和数据之间这种不对应的情形是不被期望的。若尝试将时钟侧和指令数据侧分别降频方式引入该场景下解决时钟抖动，又需要考虑分频后的两路时钟信号和数据信号彼此之间的对应问题。

本发明的较佳实施例尝试对现有技术进行改造的思路包括：

1）仍旧保持分频的方式，将接收放大时钟信号和延时链输出时钟信号分别分频为相隔一个时钟周期的两路时钟信号对，并与之对应地，配置两路指令缓存单元（CMD1-FIFO和CMD2-FIFO），分别与两路时钟一一对应，通过分频方式使得数据锁存的周期被延长，也即，数据和指针的每一位数据都具备更加充裕的锁存时间，以此消除时钟抖动带来的负面影响；

2）将输出指针和反馈指针的奇数位与偶数位分别分配给两路指令缓存单元，为防止数据和时钟的不对应，增加一路触发器，指令数据根据触发器生成的判断信号，选择一路指令缓存单元进行缓存和输出，以解决读取等待时间可变时，数据和时钟可能存在的不对应问题。

本发明的较佳实施例基于上述改进思路，在图1所示的现有结构基础上，引入了两个二分频器。二分频器的作用，是响应时钟信号，并生成一组相互间隔一个周期，且与原时钟信号相比，时钟周期被延长了一倍的分频信号对。参看图2，图2为示意图，示意性地示出了本发明较佳实施例中采用的二分频器的等效电路结构。如图，在本发明的较佳实施例中，以一个D触发器的使能端响应延时链输出的时钟信号DCLK，其输出端Q的输出被接至其输入端，同时，在其输入端和输出端之间再接一个反相器（非门），这样，延时链输出的时钟信号DCLK触发后，就输出了两路相互间隔一个周期的分频信号对，分别定义为DCLK_0<0>和DCLK_0<1>，其时序图可参看图3，图3示出了延时链时钟信号DCLK经二分频器后生成分频信号对的时序，从图中可以看出，分频后的时钟信号，其时钟周期为原输入信号的两倍。

DCLK_0<0>和DCLK_0<1>构成的分频信号对，经过移位寄存器生成一组指针地址。在授权公告号为CN 116153362 B的中国发明专利中，指出：根据DLL的锁定环路，在相同地址的输出指针和下一个循环的输入指针之间存在固定的时间关系，则以该时间作为前述的反馈时间tFB，反馈时间tFB满足：

tFB=tRCV+tOCD；也即输出指针地址延迟tFB=tRCV+tOCD的时间也即可得到输入指针地址。该结论在包括但不限于申请号为CN202311597666.5的中国发明专利申请在内的已知实施例证明，以及，时钟信号经过移位寄存器生成指针地址的过程也同样在该专利申请中披露，因此本申请中，DCLK_0<0>和DCLK_0<1>构成的分频信号对，经过移位寄存器生成一组指针地址的过程，可利用引述发明专利申请公开的内容实现，并且按照引述发明专利公开的内容，将利用DCLK_0<0>和DCLK_0<1>生成一组指针地址作为指令缓存单元的输出指针，按照tFB的时间进行反馈，即可得到指令缓存单元的输入指针。

事实上，与在先申请或者现有技术区别的是，本发明的较佳实施例为应对分频后的时钟信号对，需要对移位寄存器的部分进行相应的改进。一种可能的改进是，根据分频后时钟信号的位数，选用对应位数的两个移位寄存器，分别将时钟信号DCLK_0<0>和DCLK_0<1>转化为两个指针地址；另一种可能的方式是，采用一组移位寄存器，并分配该移位寄存器的不同位数，对应两个分频信号。参看图4，图4为示意图，示例性地示出本发明较佳实施例中的一个移位寄存器的等效电路结构。该实施例中，时钟信号宽度为八位，分频后的分频时钟信号DCLK_0<0>和DCLK_0<1>为四位，则移位寄存器相应配置为八位，其中寄存器的偶数位锁存器对应分频信号DCLK_0<0>，并将该分频信号转化为一组长度为四位的输出指针地址，记作SELOT1，寄存器的奇数位锁存器对应分频信号DCLK_0<1>，并将该分频信号同样转化为四位长度的指针地址，记作SELOT2。应当理解的是，SELOT1和SELOT2组合起来也即完整的八位输出指针地址，若输出指针地址可以记作SELOT<7:0>，根据前述的奇偶对应关系，则SELOT1可被记为SELOT<7,5,3,1>，SELOT2可被记为SELOT<6,4,2,0>，至此，通过图4所示的移位寄存器输出了一组输出指针地址，其时序如图5所示。

两组输出指针地址经过延时复制电路，得到对应的两组反馈指针地址，也即输入指针地址，从而构成了两路按照相同读取等待时间实现反馈的指令支路。回看图1和图3可知，分频后的时钟信号周期为原始时钟信号的两倍，换句话说，由于指令数据信号被分频，可用来锁存一位数据的时间也得到延长。容易进一步想到的是，原时钟信号被分频后形成两路时钟，则应当配置两路数据缓存器（CMD-FIFO）与之对应，继而一组指针地址（包括输入和输出指针地址）即可分别与两路数据缓存器（CMD-FIFO）中的一路对应，并作为该路缓存器的输入指针和输出指针。以及，既然输出指针对应的时钟信号被分频成一个分频信号对，则为保持时钟和数据的同步，应当是将指令数据一侧的时钟信号也相应分频。

本发明实施例的指令电路中，另一个二分频器对时钟侧接收放大器输出的放大时钟信号CLK2D，按照与延时链输出时钟相同的方式，也分频形成一组分频信号对，分别定义为PCLKRD<0>和PCLKRD<1>，同样，PCLK RD<0>和PCLKRD<1>之间也相隔一个时钟周期，又一个移位寄存器响应分频信号对PCLK RD<0>或PCLKRD<1>，锁存指令数据侧的放大数据信号，得到锁存数据DRC200<1:0>。如上所述，由于包含两路指令缓存（CMD1-FIFO和CMD2-FIFO），且输出指针地址SELOT<7:0>，分成两路SELOT<7,5,3,1>和SELOT<6,4,2,0>，输入指针地址SELIT<7:0>，也分成对应的SELIT<7,5,3,1>和SELIT<6,4,2,0>，则需要解决缓存数据DRC200<1:0>如何选择指令缓存器进行输出。

理论上，可以将两组输出指针和输入指针视为包含奇偶两路，奇数路和偶数路各自对应一路指令缓存器，而一位指令数据应当只出现在奇数路或者偶数路上。考虑到延时复制电路复制延时的时间可能是时钟周期的奇数倍或者偶数倍，而这种不确定性会导致读取等待时间的出错，则需要引入一种判断机制，使得缓存数据被正确的指令缓存器锁存。在本发明的较佳实施例中，引入了判断触发器。判断触发器，以PCLK RD<1:0>为输入，以输入指针的首位信号为触发，也即，当输入指针的首位信号到来时，判断触发器根据PCLK RD<1:0>的具体值，输出一个判断信号，例如，指令数据被分频后的PCLK RD<0>锁存，且触发器输出的判断结果是一，则判断此时两移位寄存器生成分频信号的奇偶相同，也即，缓存数据DRC200<1:0>中的DRC200<1>由奇数路指令缓存单元缓存，DRC200<0>由偶数路指令缓存单元缓存；反之，若此时触发器输出的判断结果是零，则判断两移位寄存器生成分频信号的奇偶相反，则需要反向输出。

这种选通输出，是通过两路选择器实现。判断信号被发送至一组包含两个选择器的单元作为选择器的选择信号，每一个选择器与一个指令缓存器（CMD-FIFO）对应，而选择器的选择信号使能一路选择器，以将缓存数据DRC200<1:0>发送至对应的指令缓存器中。这样，解决了CL场景下时钟信号分频后，数据和时钟出现的不对应问题。

除此之外，还需要解决缓存数据DRC200<1:0>的输出问题。如前所述，指令数据选择一路指令缓存器进行输入和输出，由于指令缓存器的深度与指针地址的宽度不对应，因此仍需要引入相应的手段，对数据进行截取后重组。本发明的较佳实施例中，引入的截取单元，是由多个与门构成的，与门的数量与完整的输出指针地址保持一致，这样，八个与门分别对应输出指针地址的一位，并将其与指令缓存器的输出做与运算，以截取重组得到与输出指针地址宽度相同的放大数据信号DRC280<7:0>。

至此，本发明的较佳实施例，就提供了一种在读取等待时间反馈方法，该方法在实现时钟路和指令路同步的前提下，通过分频延长时钟周期的方式，延长锁存时间，以解决时钟抖动问题。下面将参考附图来描述本发明所述的一种读取等待时间延时反馈结构的实施例。本领域的普通技术人员可以认识到，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，附图和描述在本质上是说明性的，而不是用于限制权利要求的保护范围。此外，在本说明书中，附图未按比例画出，并且相同的附图标记表示相同的部分。

需要说明的是，本发明实施例中所使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”、“第二”仅为了表述的方便，不应理解为对发明实施例的限定，后续实施例对此不再一一说明。

实施例一

基于前述内容，本发明的实施例一提供了一种读取等待时间反馈电路。参看图6，图6为等效电路图，示出了本发明实施例一中所示的读取等待时间反馈电路的结构。反馈电路包括延时锁相回路100和指令缓存回路200。延时锁相回路接收外部时钟信号VCLK，通过第一接收放大器（RCV1）放大后输出一个第一时钟信号CLK2D，第一时钟信号CLK2D经延时链（DLL）延时后输出第二时钟信号DCLK，第二时钟信号DCLK经第一离线驱动器（OCD1）驱动输出数据时钟信号DQS。指令缓存电路200接收一个读取指令（RD），读取指令（RD）由第二接收放大器（RCV2）放大后输出一个放大数据信号DRC200，在该较佳实施例中，指令缓存电路200大致是要将放大数据信号DRC200经过判断选通后，由一路选择器选择，再通过一路指令缓存单元缓存后输出。延时锁相回路和指令缓存电路的基本工作过程，可参照引述中国发明专利申请（申请号CN202311597666.5），在此不再赘述。

在图1展示的结构基础上，本申请引入了两路分频器，分别为第一分频器（DIV1）和第二分频器（DIV2），两分频器（DIV1和DIV2）的工作原理与图2和图3所展示的一样，其中，第一分频器（DIV1）是对第一时钟信号CLK2D分频以得到两组分频信号，分别为第一分频信号和第二分频信号，记作PCLKRD<1:0>，第二分频器（DIV2）则是对第二时钟信号DCLK分频也相应得到两组分频信号，分别为第三分频信号和第四分频信号，记作DCLK_0<1:0>。第一、第二分频信号，与第三、第四分频信号，是两组互相间间隔一个时钟周期的分频信号。

先看指令回路。第一移位寄存器（LATCH）根据第一、第二分频信号PCLKRD<1:0>对第二接收放大器（RCV2）接收放大后输出的放大数据信号CRD进行锁存，以得到分频数据信号DRC200<1:0>，该两分频信号和分频数据信号之间的关系应当被理解为，可以是DRC200<0>上有数据，也可以是DRC200<1>上有数据，而DRC200<1:0>上的一位数据，被分频后的PCLKRD<0>锁存，或者被分频后的PCLKRD<1>锁存。

接着，配置了两个第一选择器。如图所示，两个第一选择器（MUX1）被分别配置为，根据一路选择信号，对DRC200<0>和DRC200<1>进行选择，并将指令数据发送至选择器各自对应的一路指令缓存单元中缓存。在此，为便于后续说明，将第一选择器（MUX1）与两路指令缓存单元构成的指令缓存回路分别定义为第一缓存回路和第二缓存回路，需要说明的是，分频数据信号DRC200<1:0>的一位数据，只会出现在第一、第二缓存回路中的一路，而选择器的功能就是根据信号判断锁存数据应当由哪一路缓存回路缓存，该判断信号的产生会在后文中说明。

再看延时锁相回路。第二移位寄存器（output shifter）根据第三、第四分频信号生成两路指针地址。回看上文，并结合图4和图5可知，在本发明的较佳实施例中，第三分频信号DCLK_0<0>和第四分频信号DCLK_0<1>经过第二移位寄存器（output shifter）生成了两个四位指针地址SELOT1和SELOT2，并且按照图4所展示的方式，指针地址SELOT1对应第二移位寄存器（output shifter）的奇数位输出，指针地址SELOT2对应其偶数位输出，则两指针地址又分别记作：SELOT<7,5,3,1>和SELOT<6,4,2,0>，两指针地址合并，也即完整的输出指针SELOT<7:0>。

两指针地址分别经过延时复制电路（replica）反馈，从而在输出指针地址和反馈地址之间，按照时钟侧相同的方式形成延时，延时复制电路反馈后的指针地址，也即输入指针地址SELIT<7:0>，当然，由于是两组指针地址分别经过延时复制电路反馈，因此也相应得到两组与SELOT<7,5,3,1>和SELOT<6,4,2,0>对应的输入指针地址，被记作SELIT<7,5,3,1>和SELIT<6,4,2,0>。参看图6，两组深度（depth）为4的指令缓存单元（CMD1-FIFO和CMD2-FIFO），分别对应前述的第一缓存回路和第二缓存回路，每一指令缓存单元对应一组输入和输出指针。如图，第一指令缓存单元（CMD1-FIFO），以指针地址SELOT<7,5,3,1>为输出指针，以反馈地址SELIT<7,5,3,1>为输入指针，第二指令缓存单元（CMD2-FIFO），以指针地址SELOT<6,4,2,0>为输出指针，以反馈地址SELIT<6,4,2,0>为输入指针。

至此，实施例二就构成了时钟和指令信号分别分频后，通过两路指令缓存单元对读取指令RD进行输出的框架结构。但如前述的，读取等待时间不总是被设置为时钟周期的偶数倍，从而需要一组判断信号，指示指令数据从哪一路缓存单元中输出。继续参看图6，以图6展示方向的左下，设置里一个触发器，该触发器的使能端，与前述输入指针的首位输出相接，也即该触发器通过输入指针地址SELIT<0>触发，其输入端接至第一分频器（DIV1）的输出，该触发器根据是PCLKRD<0>上有数据还是PCLKRD<1>上有数据，来输出一个判断信号，该判断信号被前述的第一选择器（MUX1）作为选择信号，判断DRC200<0>上有数据还是DRC200<1>上有数据，或者说，判断DRC200<1:0>应当由第一指令缓存单元缓存，还是由第二指令缓存单元缓存。仍然可参照前述举例，指令数据被分频后的PCLK RD<0>锁存，且触发器输出的判断结果是一，则判断此时两移位寄存器生成分频信号的奇偶相同，也即，缓存数据DRC200<1:0>中的DRC200<1>由奇数路指令缓存单元缓存，DRC200<0>由偶数路指令缓存单元缓存；反之，若此时触发器输出的判断结果是零，则判断两移位寄存器生成分频信号的奇偶相反，则需要反向输出。

再回看图1，本实施例中，分频后形成两组指针地址，并包含了两组指令缓存单元。而具体的是，第二移位寄存器（output shifter）生成的宽度为八的指针地址，而第一和第二指令缓存单元（CMD1-FIFO和CMD2-FIFO）的深度为四，以及，两组指针地址的宽度也为四，那么，仍需要解决指令缓存单元的输出，与指针地址在宽度上不对应的情况。再看图6，实施例一中，在第二移位寄存器的输出，和两路指令缓存器的输出之间，接了一个截取单元，该截取单元包含了八个与门（图上用一个与门来表示），分别对应第二移位寄存器的八位输出的每一位，截取单元将指针地址与指令数据做截取后，再由第二选择器（MUX2）选择顺次组合，缓存数据经第二离线驱动器（OCD2）驱动后输出最终数据DATA。奇偶路对应时的输出波形是如图7所示。

实施例二

在本发明的实施例一中，每一路指令缓存单元（CMD-FIFO）的深度（depth）也为四位，相应的，分频后的指针地址长度也为四位，那么输出和输入指针地址的宽度都为八位。然而，应当理解的是，实施例一中指针地址位数、分频信号长度以及指令缓存单元（CMD-FIFO）深度之间的这种对应关系，在不同的设计需求中也可以进行调整。

实施例一中，原始时钟信号的宽度为八位，二分频后的分频信号为四位，但为满足一些场景下的设计需要，当信号宽度需要取为奇数时，为满足奇数位地址长度的需要，本发明的实施例二在实施例一的基础上做了进一步改进。需要说明的是，实施例二中仅就其与实施例一不同的部分进行说明，而对于两者相同的部分，在此不再赘述。

参看图8，图8为等效电路图，示出了本发明实施例二中所示的读取等待时间反馈电路的结构。实施例二中与实施例一的区别在于，在延时复制电路（replica）后接一个映射单元（remap）。参看图9，图9为示意图，示出了本发明实施例二中映射单元的等效电路结构，映射单元是由八个第三选择器（MUX3）构成，映射单元中第三选择器（MUX3）数量的配置应当与第二移位寄存器的位数相同，或者说与输出指针地址的位数相同，又或者说应当与两路指令缓存单元的深度和一致。

在该实施例中，为便于说明，将第二移位寄存器输出的两组指针地址（SELOT<7,5,3,1>和SELOT<6,4,2,0>）经过第一延时复制电路反馈的指针定义为第一和第二反馈指针，记作SELRT<7:0>，而该实施例中，输入指针地址是由第一和第二反馈地址经映射单元映射后重组得到。具体地说，参看图8，每一第三选择器（MUX3），顺次地选取第一和第二反馈指针的相邻两位SELOT<m>和SELOT<m+1>作为其两路输入，并根据使能信号，在相邻两位中进行选择，以使输出指针的一位SELRT<m>赋值映射形成输入指针的一位SELIT<m-1>，如图，相邻的SELRT<0>和SELRT<1>经选择后，将SELRT<1>赋值给SELIT<0>，相邻的SELRT<1>和SELRT<2>经选择后，将SELRT<2>赋值给SELIT<1>，以此类推，直至将SELRT<1,2,3,4,5,6,7,0>依次赋值给SELIT<0,1,2,3,4,5,6,7>，也即，当指针地址被期望为奇数时，实施例二在保持输出指针地址不变的情况下，通过映射单元对输入指针地址进行了映射重组。

实施例三

实施例一和实施例二中，都为采用二分频器实施的技术方案，因此，实施例一和二中，分频后得到的分频信号，其周期为原时钟的时钟周期的两倍，并且由于分频后形成了两路分频信号，因此也相应地配置两路指令缓存单元。当然，容易想到的是，在发明的其他实施方式中，也可以根据需求，选用多分频器对时钟信号进行分频，这样处理的考虑是，根据时钟抖动的发生频次以及抖动情况的不同，时钟抖动所产生的影响也不同，在不同的较佳实施例中，考虑到分频后的时钟周期被拉得过长，会导致指令缓存单元的缓存速率被降低，而部分实施例中，分频后时钟周期小于原时钟周期的两倍时，也能够应对不频发的时钟抖动带来的影响。

基于该思路，本领域技术人员知晓的是，根据所采用的多分频器，配置相应数量的指令缓存单元。然而，由于多分频器引入，导致除了指令缓存单元的个数被增加外，在芯片设计的所有前级和后级电路中，都必须引入更多的线路来满足多路信号或者命令的传输，这显然会与缩小版图设计面积的传统认识不相悖，因此，本领域技术人员应当知晓，根据具体的设计需要，在二分频器和多分频器的方案中进行选择。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种读取等待时间反馈电路，该反馈电路包括：

延时锁相回路，该延时锁相回路接收外部信号并放大得到第一时钟信号，再经由延时链输出第二时钟信号后通过第一离线驱动器输出数据时钟信号；第一分频器，第一分频器对所述第一时钟信号分频以得到第一分频信号和第二分频信号，第一移位寄存器根据所述第一、第二分频信号对指令数据进行锁存，以获得分频数据信号；

第二分频器，第二分频器对所述第二时钟信号分频以得到第三分频信号和第四分频信号，第二移位寄存器根据所述第三、第四分频信号生成第一时钟指针和第二时钟指针，第一、第二时钟指针都经过第一延时复制电路反馈，得到对应的第一、第二反馈时钟指针；

第一指令缓存单元和第二指令缓存单元，第一指令缓存单元分别以所述第一时钟指针和第一反馈时钟指针作为输出和输入指针，第二指令缓存单元分别以所述第二时钟指针和第二反馈时钟指针作为输入和输出指针，其中，还包括：

判断触发器，该判断触发器由所述第二反馈时钟指针的首位进行触发，以第一分频信号或第二分频信号中的一路作为输入，生成判断信号；

两个第一选择器，每一第一选择器与一个指令缓存单元对应，并根据所述判断信号，各自响应所述分频数据信号，以择一选择第一指令缓存单元或第二指令缓存单元输出分频数据信号。

2.根据权利要求1所述的读取等待时间反馈电路，其中，所述延时锁相回路还包括：

第一接收器，该第一接收器接收所述外部信号，并将外部信号放大以得到所述第一时钟信号；

延时链，该锁相回路接收所述第一时钟信号，并锁相后输出一个延时链输出时钟信号；

第一离线驱动器，该第一离线驱动器接收所述延时链输出时钟信号，并离线驱动后输出所述数据时钟信号；

第二延时复制电路，该第二延时复制电路复制所述延时链输出时钟信号的延时，并将生成反馈信号反馈至鉴相器，鉴相器将所述反馈信号和所述第一时钟信号的鉴相结果反馈至所述延时链，以调整所述延时链的输出时钟信号；

所述读取等待时间反馈电路还包括：

第二接收器，该第二接收器接收所述指令数据并放大得到放大数据信号；

第二离线驱动器，第二离线驱动器接收所述第一指令缓存单元和第二指令缓存单元输出的数据，离线驱动后输出。

3.根据权利要求2所述的读取等待时间反馈电路，其中，还包括若干个与所述第一时钟指针和第二时钟指针对应的截取单元，所述截取单元的两路输入中，其中一路与第一、第二时钟指针对应，另一路与所述第一、第二指令缓存单元的输出对应，所述截取单元被配置为根据其两路输入进行截取，再向一个第二选择器输出，所述第二选择器将截取后的数据顺次组合输出，得到缓存数据。

4.根据权利要求3所述的读取等待时间反馈电路，其中，所述第二移位寄存器包含n个触发器，每一触发器的输入都为前一级触发器的输出，所述第二移位寄存器分成第一寄存组和第二寄存组，所述第一寄存组由所述第三分频信号触发，第二寄存组由第四分频信号触发，其中，

按照第二移位寄存器的首位触发器至末位触发器的顺序，所述第一寄存组由第二移位寄存器奇数顺位上的触发器构成，第二寄存组由第二移位寄存器偶数顺位上的触发器构成。

5.根据权利要求1至4任一项所述的读取等待时间反馈电路，其中，所述第二移位寄存器的位数为所述第一指令缓存单元、第二指令缓存单元深度的两倍，第一指令缓存单元、第二指令缓存单元的深度与第一时钟指针、第二时钟指针的位数相同。

6.根据权利要求1至4任一项所述的读取等待时间反馈电路，其中，该反馈电路还包括映射单元，所述映射单元与所述第一延时复制电路连接，所述映射单元包括与第二移位寄存器位数等数量的第三选择器，每一所述第三选择器被配置为根据选择信号，对所述第一反馈时钟指针的相邻两位，以及第二反馈时钟指针的相邻两位进行选择，并映射重组形成第一映射反馈指针和第二映射反馈指针，其中，

所述第一指令缓存单元以所述第一时钟指针作为输出指针，以第一映射反馈指针作为输入指针，所述第二指令缓存单元以所述第二时钟指针作为输出指针，以第二映射反馈指针作为输入指针。

7.一种读取等待时间反馈方法，该反馈方法包括如下步骤：

对延时锁相回路的接收外部信号并放大得到的第一时钟信号，和延时链输出的第二时钟信号分别进行二分频，以分别得到第一分频信号对和第二分频信号对的步骤；

配置第一移位寄存器根据第一分频信号对锁存指令数据，以及配置第二移位寄存器根据第二分频信号对生成指令缓存单元指针地址的步骤；

配置两组指令缓存单元，将所述指针地址的奇数位和偶数位构成的地址，分别作为两组指令缓存单元的输出指针，以及，将所述输出指针经延时复制电路反馈得到的反馈指针，分别作为两组指令缓存单元的输入指针的步骤；

配置判断触发器，所述判断触发器被配置为，由所述反馈指针的首位进行触发，并以所述第一分频信号对为输入生成判断信号；

为每个指令缓存单元分别配置选择器，令所述选择器响应所述判断信号，将所述指令数据输出至对应的指令缓存单元。

8.根据权利要求7所述的读取等待时间反馈方法，其中，还包括配置映射单元的步骤，所述映射单元内包含的多个选择器，以将所述输出指针经延时链反馈的反馈指针地址，映射后重组形成输入指针。

9.根据权利要求8所述的读取等待时间反馈方法，其中，设定输出指针地址为SELOT<n:0>，映射指针地址为SELRT<n:0>，

则将所述输出指针映射重组形成输入指针的步骤具体为：

通过选择器，对所述输出指针的相邻两位SELRT<m>和SELRT<m+1>进行选择，以将输出指针的一位SELRT<m>赋值映射形成输入指针的一位SELIT<m-1>；

则重组所述输入指针的步骤具体为：将映射后形成的各位输入指针顺次组成所述输入指针地址。

10.根据权利要求7至9任一项所述的读取等待时间反馈方法，其中，该反馈方法还包括，配置n个截取单元的步骤，每一所述截取单元被配置为，对所述输出指针的一位，和所述指令缓存单元的输出进行截取，再顺次向选择器输出以组合形成缓存数据。