WO2014073483A1 - アクティブマトリクス基板、及びこれを用いた表示装置 - Google Patents

アクティブマトリクス基板、及びこれを用いた表示装置 Download PDF

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bus line
data bus
line
common
active matrix
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吉田昌弘
小笠原功
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シャープ株式会社
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    • G02F1/13629—Multilayer wirings

Definitions

  • the present invention relates to an active matrix substrate in which a plurality of data bus lines and a plurality of gate bus lines are arranged in a matrix, and a display device using the active matrix substrate.
  • liquid crystal display devices have been widely used for liquid crystal televisions, monitors, mobile phones, smartphones, and the like as flat panel displays having features such as thinner and lighter than conventional cathode ray tubes.
  • a plurality of data bus lines (sometimes referred to as signal wiring or source wiring) and a plurality of gate bus lines (sometimes referred to as scanning wiring or gate wiring) are wired in a matrix.
  • An active matrix substrate in which switching elements such as thin film transistors (TFTs) and pixels having pixel electrodes connected to the switching elements are arranged in a matrix in the vicinity of the intersection of the data bus line and the gate bus line Is used for a liquid crystal panel as a display panel.
  • TFTs thin film transistors
  • a switching pad for inspecting an active area of a liquid crystal display device is connected to a drive IC chip (mounting terminal). ) And the inspection wiring, and it is proposed to arrange the driving IC chip corresponding to the region where the inspection wiring is arranged.
  • the active matrix substrate of Patent Document 1 employs a driver whose size is reduced in response to an increase in the number of connection pads (mounting terminals) as the definition becomes higher, or in response to the narrowing of the active matrix substrate.
  • a driver whose size is reduced in response to an increase in the number of connection pads (mounting terminals) as the definition becomes higher, or in response to the narrowing of the active matrix substrate.
  • the necessary inspection configuration including the inspection terminal and the inspection wiring cannot be reliably arranged.
  • three inspection wirings for RGB can be reduced to one for common use to secure a space, but if the inspection wiring is reduced to one, a short circuit between adjacent bus lines can be detected.
  • the function of the wiring and elements outside the display area cannot be maintained.
  • the inspection circuit is arranged between the signal driving circuit and the driving IC and inside the counter substrate, the lead out from the driving IC (driver) to the inspection circuit is provided.
  • a defect such as a short circuit or disconnection cannot be detected in the fan-out portion of the line (for example, the portion where the lead wire is arranged at an angle with respect to the arrangement direction of the data bus line).
  • the interval between adjacent mounting terminals is narrower than the interval between adjacent data bus lines. For this reason, compared to the data bus line, it is necessary to form the lead lines formed in the fan-out portion with a narrower width or with a narrower interval, so a short circuit or disconnection is likely to occur.
  • the lead-line formation region is also reduced, and it is necessary to further reduce the line width and the interval. For this reason, a short circuit or disconnection is likely to occur, which causes a problem that the functions of the wiring and elements outside the display area cannot be maintained.
  • the present invention maintains the functions of wirings and elements outside the display area even when the frame area is reduced or has a high definition, and makes these wirings and elements efficient. It is an object of the present invention to provide an active matrix substrate which can be well arranged and a display device using the same.
  • an active matrix substrate includes: A substrate; A plurality of gate bus lines provided on the substrate; A plurality of data bus lines provided in different layers through the gate bus line and an insulating film; A first switching element connected to the gate bus line and the data bus line; A mounting terminal for supplying a signal from a driver to the gate bus line or the data bus line; A plurality of lead lines connecting the mounting terminal and the gate bus line or the data bus line; A plurality of second switching elements respectively connected to the plurality of lead lines; A first common wiring connected in common to at least two of the plurality of second switching elements; The lead-out line includes a fan-out portion disposed at an angle with respect to a direction in which the gate bus line or the data bus line is disposed, At least a part of the first common wiring and at least a part of the second switching element are respectively disposed between the fan-out portion and the mounting terminal.
  • the fan-out unit is connected via the first common wiring and the second switching element separately from the signal supplied from the mounting terminal. And a signal can be supplied to the data bus line or the gate bus line.
  • a short circuit or disconnection of a lead line formed in the fan-out portion it is possible to inspect a short circuit or disconnection of a lead line formed in the fan-out portion, or to perform a voltage application process for liquid crystal orientation control.
  • the active matrix can retain the functions of the wiring and elements outside the display area and can efficiently arrange these wiring and elements.
  • a substrate can be provided.
  • the insulating film provided between the gate bus line and the data bus line is, for example, a gate insulating film that covers the gate bus line.
  • a third switching element connected to an end of the gate bus line or the data bus line to which the mounting terminal is not connected, and a plurality of the third switching elements
  • the second common wiring connected in common may be provided.
  • the third switching element and the second common wiring are provided on the side where the mounting terminal is not provided, the configuration on the mounting terminal side such as the configuration of the first common wiring is simplified. Even when the mounting area of the driver is small, the second switching element can be arranged more easily. For this reason, even when the region on the mounting terminal side is further reduced or the definition is increased, the functions of the wiring and elements outside the display region can be maintained.
  • a plurality of the second common wirings may be provided, and a predetermined number of the third switching elements may be connected to the plurality of second common wirings.
  • an operation process such as an inspection process or a voltage application process can be performed for each predetermined number of gate bus lines or data bus lines using the second common wiring.
  • a plurality of the first common lines may be provided, and a predetermined number of the second switching elements may be connected to the plurality of first common lines.
  • operation processing such as inspection processing and voltage application processing can be performed for each predetermined number of gate bus lines or data bus lines using the first common wiring.
  • the two second switching elements connected to each of the two adjacent lead lines are respectively disposed between the two adjacent lead lines, and are common May be connected to each other via a control wiring.
  • the plurality of second switching elements can be efficiently arranged while maintaining the function.
  • two adjacent lead lines are formed of the same conductive layer as the gate bus line, and the two other lead lines are It may be formed of the same conductive layer as the data bus line.
  • the interval between adjacent lead lines can be reduced, and the area required for forming the lead lines can be reduced. Further, it is possible to suppress the occurrence of a short circuit or disconnection of the lead wire. For this reason, even when the frame region is reduced, the quality of the active matrix substrate can be maintained high.
  • a plurality of the first common lines are provided and connected to two adjacent lead lines in the lead line formed of the same conductive layer as the gate bus line.
  • the two second switching elements are connected to the first common lines different from each other, and the two second switching elements respectively connected to the lead lines formed by the same conductive layer as the data bus line.
  • the switching elements may be connected to the first common wirings different from each other.
  • the active matrix substrate includes at least one interlayer insulating film provided to cover the first switching element, a pixel electrode connected to the first switching element, and a transparent electrode material.
  • a common electrode provided above or below the pixel electrode, and a metal electrode provided in an upper layer or a lower layer of the common electrode, wherein at least a part of the second switching element includes the common electrode. And among the said metal electrodes, you may be covered with the light shielding film formed with the said metal electrode.
  • the switching element since the switching element is shielded, it is possible to prevent the switching element from malfunctioning due to the occurrence of leakage current due to the incidence of external light.
  • the switching element in order to prevent malfunction of the second switching element, the switching element can be reliably shielded from light without being covered with a highly light-shielding resin or tape or covered with a bezel. .
  • an oxide semiconductor may be used for each of the first and second switching elements.
  • the switching element can be improved in performance and size, and the wiring can be made thin. Therefore, even when the frame area is reduced, the function of the wiring and the element outside the display area is maintained, Wiring and elements can be arranged.
  • the display device of the present invention is characterized by using any of the active matrix substrates described above.
  • the display device configured as described above, even when the frame area is reduced, the functions of the wirings and elements outside the display area can be maintained and the wirings and elements can be efficiently arranged. Since the active matrix substrate is used, the display device can be easily downsized while maintaining the quality.
  • the present invention even when the frame area is reduced or the definition is increased, the functions of the wiring and elements outside the display area are maintained, and these wirings and elements are efficiently arranged. It is possible to provide an active matrix substrate that can be used, and a display device using the same.
  • FIG. 1 is a diagram for explaining a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a diagram for explaining a main part of the active matrix substrate shown in FIG.
  • FIG. 4 is a diagram for explaining the periphery of the data driver mounting area.
  • FIG. 5 is a diagram illustrating a configuration around the pixel. 6 is a cross-sectional view taken along the line VI-VI in FIG.
  • FIG. 7 is a diagram for explaining a main configuration of the active matrix substrate.
  • FIG. 10 is a cross-sectional view taken along line XX of FIG.
  • FIG. 11 is a diagram for explaining a main configuration of an active matrix substrate according to the second embodiment of the present invention.
  • FIG. 12 is a diagram for explaining a main configuration of the active matrix substrate according to the third embodiment of the present invention.
  • FIG. 13 is a diagram for explaining a configuration around a pixel in an active matrix substrate according to the fourth embodiment of the present invention.
  • 14 is a cross-sectional view taken along line XIV-XIV in FIG.
  • FIG. 15 is a diagram for explaining a main configuration of the active matrix substrate.
  • 16 is a cross-sectional view taken along line XVI-XVI in FIG. FIG.
  • FIG. 17 is a diagram for explaining a main part of an active matrix substrate according to the fifth embodiment of the present invention.
  • FIG. 18 is a diagram for explaining a configuration of a main part on the mounting part side of the data driver of the active matrix substrate.
  • FIG. 19 is a diagram for explaining the configuration of the main part of the active matrix substrate on the side opposite to the data driver mounting part.
  • FIG. 1 is a diagram for explaining a liquid crystal display device using an active matrix substrate according to the first embodiment of the present invention.
  • the liquid crystal display device 1 according to the present embodiment includes a liquid crystal panel 2 in which the upper side of FIG. 1 is installed as a viewing side (display surface side), and a non-display surface side of the liquid crystal panel 2 (lower side of FIG. 1). And a backlight device 3 that generates illumination light for illuminating the liquid crystal panel 2.
  • the liquid crystal panel 2 includes a counter substrate 4 constituting the pair of substrates and the active matrix substrate 5 of the present invention, and polarizing plates 6 and 7 provided on the outer surfaces of the counter substrate 4 and the active matrix substrate 5, respectively. Yes. A liquid crystal layer described later is sandwiched between the counter substrate 4 and the active matrix substrate 5.
  • the counter substrate 4 and the active matrix substrate 5 are made of a transparent transparent resin such as a flat transparent glass material or an acrylic resin. Resin films such as TAC (triacetyl cellulose) or PVA (polyvinyl alcohol) are used for the polarizing plates 6 and 7 and correspond to cover at least the effective display area of the display surface provided in the liquid crystal panel 2. It is bonded to the counter substrate 4 or the active matrix substrate 5. In some cases, a ⁇ / 4 retardation plate (quarter wavelength plate) is disposed between the polarizing plates 6 and 7 and the liquid crystal layer.
  • the active matrix substrate 5 constitutes one of the pair of substrates.
  • pixel electrodes and thin film transistors thin film transistors (in accordance with a plurality of pixels included in the display surface of the liquid crystal panel 2) are provided.
  • a TFT (Thin Film Transistor) or the like is formed between the liquid crystal layer (details will be described later).
  • the counter substrate 4 constitutes the other substrate (counter substrate) of the pair of substrates, and a color filter, a counter electrode, and the like are formed between the liquid crystal layer and the counter substrate 4 ( Not shown).
  • the liquid crystal panel 2 is provided with an FPC (Flexible Printed Circuit) 8 connected to a control device (not shown) for controlling the drive of the liquid crystal panel 2 and operates the liquid crystal layer in units of pixels.
  • FPC Flexible Printed Circuit
  • the display surface is driven in units of pixels and a desired image is displayed on the display surface.
  • the liquid crystal mode and pixel structure of the liquid crystal panel 2 are arbitrary. Moreover, the drive mode of the liquid crystal panel 2 is also arbitrary. That is, as the liquid crystal panel 2, any liquid crystal panel that can display information can be used. Therefore, the detailed structure of the liquid crystal panel 2 is not shown in FIG.
  • the backlight device 3 includes a light emitting diode 9 as a light source, and a light guide plate 10 disposed to face the light emitting diode 9.
  • the light emitting diode 9 and the light guide plate 10 are sandwiched by the bezel 14 having an L-shaped cross section in a state where the liquid crystal panel 2 is installed above the light guide plate 10.
  • a case 11 is placed on the counter substrate 4.
  • the backlight device 3 is assembled to the liquid crystal panel 2 and is integrated as a transmissive liquid crystal display device 1 in which illumination light from the backlight device 3 is incident on the liquid crystal panel 2.
  • the light guide plate 10 for example, a synthetic resin such as a transparent acrylic resin is used, and light from the light emitting diode 9 enters.
  • a reflection sheet 12 is installed on the opposite side (opposite surface side) of the light guide plate 10 to the liquid crystal panel 2.
  • an optical sheet 13 such as a lens sheet or a diffusion sheet is provided on the liquid crystal panel 2 side (light emitting surface side) of the light guide plate 10, and the inside of the light guide plate 10 has a predetermined light guide direction (left side in FIG. 1). The light from the light emitting diode 9 guided in the direction from the right side to the right side is changed to the planar illumination light having uniform luminance and applied to the liquid crystal panel 2.
  • the present embodiment is not limited to this, and a direct type backlight device is used. May be.
  • a backlight device having other light sources such as a cold cathode fluorescent tube and a hot cathode fluorescent tube other than the light emitting diode can also be used.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • the liquid crystal display device 1 includes a panel control unit 15 that performs drive control of the liquid crystal panel 2 (FIG. 1) as the display unit that displays information such as characters and images, and the panel control.
  • a data driver (source driver) 16 and a gate driver 17 that operate based on an instruction signal from the unit 15 are provided.
  • the panel control unit 15 is provided in the control device, and receives a video signal from the outside of the liquid crystal display device 1. Further, the panel control unit 15 performs predetermined image processing on the input video signal to generate each instruction signal to the data driver 16 and the gate driver 17, and the input video signal. A frame buffer 15b capable of storing display data for one frame included. Then, the panel control unit 15 performs drive control of the data driver 16 and the gate driver 17 according to the input video signal, so that information corresponding to the video signal is displayed on the liquid crystal panel 2.
  • the data driver 16 and the gate driver 17 are installed on the active matrix substrate 5. Specifically, the data driver 16 is installed on the surface of the active matrix substrate 5 along the lateral direction of the liquid crystal panel 2 in the outer region of the effective display area A of the liquid crystal panel 2 as a display panel. . Further, the gate driver 17 is installed on the surface of the active matrix substrate 5 so as to be along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A. As described in detail later, the gate driver 17 may be divided into two gate drivers provided so as to sandwich the effective display area A, or the gate driver 17 may be the liquid crystal. You may arrange
  • the data driver 16 and the gate driver 17 are driving circuits that drive a plurality of pixels P provided on the liquid crystal panel 2 side by pixel, and the data driver 16 and the gate driver 17 include a plurality of data bus lines ( Source wirings) D1 to DM (M is an integer of 2 or more, hereinafter collectively referred to as “D”) and a plurality of gate bus lines (gate wirings) G1 to GN (N is an integer of 2 or more; Are generally connected by "G").
  • the data bus lines D and the gate bus lines G are arranged in a matrix so as to intersect each other on a transparent glass material or a transparent synthetic resin substrate described later included in the active matrix substrate 5. Yes.
  • the data bus lines D are provided on the substrate so as to be parallel to the matrix column direction (vertical direction of the liquid crystal panel 2), and the gate bus lines G are arranged in the matrix row direction (the liquid crystal panel 2). In the horizontal direction) on the base material.
  • a first thin film transistor 18 as a first switching element and a pixel electrode 19 connected to the first thin film transistor 18 are provided.
  • the pixel P is provided.
  • the counter electrode 20 is configured to face the pixel electrode 19 with the liquid crystal layer provided on the liquid crystal panel 2 interposed therebetween. That is, in the active matrix substrate 5, the first thin film transistor 18 and the pixel electrode 19 are provided for each pixel.
  • regions of a plurality of pixels P are formed in regions partitioned by the data bus lines D and the gate bus lines G in a matrix.
  • the plurality of pixels P include red (R), green (G), and blue (B) pixels.
  • the RGB pixels are sequentially arranged in this order, for example, in parallel with the gate bus lines G1 to GN. Further, these RGB pixels can display corresponding colors by the color filter layer provided on the counter substrate 4 side.
  • the gate driver 17 turns on the gate electrode of the corresponding first thin film transistor 18 for the gate bus lines G1 to GN based on the instruction signal from the image processing unit 15a. Scan signals (gate signals) are sequentially output.
  • the data driver 16 applies data signals (voltage signals (gradation voltages)) corresponding to the luminance (gradation) of the display image based on the instruction signal from the image processing unit 15a to the corresponding data bus lines D1 to DM. Output to.
  • FIG. 3 is a diagram for explaining a main part of the active matrix substrate shown in FIG.
  • FIG. 4 is a view for explaining the periphery of the driver mounting area B (FIG. 3) in the active matrix substrate 5.
  • FIG. 3 is a diagram for explaining a main part of the active matrix substrate shown in FIG.
  • FIG. 4 is a view for explaining the periphery of the driver mounting area B (FIG. 3) in the active matrix substrate 5.
  • a plurality of data bus lines D and a plurality of gate bus lines G are arranged in a matrix in a portion (opposed region) covered with the counter substrate 4. Further, as shown by a one-dot chain line in FIG. 3, the effective display area A is provided.
  • a plurality of gate bus lines G are formed in the gate layer, a gate insulating film (not shown) is provided so as to cover the gate bus lines G, and a plurality of gate bus lines G are formed on the gate insulating film, that is, in the source layer.
  • a data bus line D is formed.
  • the data bus line D and the gate bus line G are wirings provided in the effective display area A, respectively.
  • a bus line indicated by G (a bus line in the horizontal direction on the paper) may be a data bus line
  • a bus line indicated by D (a bus line in the vertical direction on the paper) may be a gate bus line.
  • a data driver composed of a driver chip (driver IC) is connected to a data bus line indicated by G (a bus line in the horizontal direction on the drawing) as shown in FIG.
  • an effective display area A is included in the counter area, and a driver mounting area B and various signal mounting terminals are included in a portion not covered by the counter substrate 4 (non-opposing area).
  • the terminal for inputting a signal to the wiring in the effective display area A is provided outside the effective display area A and on at least one of the side faces surrounding the effective display area A.
  • a plurality of mounting terminals are arranged on the side where the driver mounting area B is arranged.
  • the lead line connected to the mounting terminal is connected to the wiring in the effective display area A from either side of the effective display area A.
  • the wiring connected to the data bus line D or the gate bus line G inside the effective display area A and inside the effective display area A is referred to as a data bus line lead line or a gate bus line lead line. To do.
  • the data bus line lead line 22 is connected to the data bus line D.
  • a data signal (voltage) for driving each pixel is input (applied) to the data bus line D through the data bus line lead line 22.
  • the data bus line lead line 22 includes a fan-out portion FA drawn from the plurality of mounting terminal sides toward the plurality of data bus lines D.
  • the fan-out unit FA has a plurality of lead lines connecting the data bus lines D and the mounting terminals in the arrangement direction of the data bus lines D (that is, the direction in which the data bus lines D extend). ) With respect to the angle.
  • the plurality of lead lines of the fan-out portion FA may be arranged so that the distance between the lead lines increases toward the data bus line D, or the lead lines are arranged in parallel. May be.
  • the shape of the lead line in the fan-out portion FA is not limited to a linear shape, and may be, for example, a curved shape or a polygonal line shape.
  • the data bus line lead line 22 in the gate layer is switched from the gate layer to the source layer.
  • the data bus line lead line 22 of the gate layer is connected from the gate layer to the source layer outside the opposing region.
  • the data bus line lead line 22 is connected to the mounting terminal DT in a state where all the data bus line lead lines 22 are formed in the source layer.
  • the data bus line lead line 22 is configured such that adjacent lines are formed in different layers. Specifically, the plurality of data bus line lead lines 22 are arranged so that lines formed in the source layer and lines formed in the gate layer are alternately arranged. Thereby, the area occupied by the data bus line lead line 22 in the fan-out portion FA can be suppressed.
  • the driver mounting area B is an area where the data driver 16 shown in FIG. 2 is mounted.
  • the data driver 16 is connected to an FPC connection terminal 28c of an FPC (not shown) via a wiring 28b, and an instruction signal from the image processing unit 15a is input via the FPC.
  • the gate driver 17 shown in FIG. 2 may be mounted in the driver mounting area B.
  • the driver mounting area B may be connected to an FPC board on which a driver is mounted instead of the driver itself. In this case, the FPC connection terminal 28c, the FPC terminal lead line 28b, and the driver drive input terminal 28a are unnecessary.
  • the gate drivers 17a and 17b are formed monolithically on the base material (not shown) of the active matrix substrate 5 so as to sandwich the effective display area A.
  • a plurality of gate bus lines G are alternately connected to these gate drivers 17a and 17b. That is, in the plurality of gate bus lines G, the gate bus lines G in which only the left end is connected to the gate driver 17a and the gate bus lines G in which only the right end is connected to the gate driver 17b are alternately arranged.
  • the area of the gate drivers 17a and 17b can be reduced. For this reason, the said structure is suitable for a smart phone with a comparatively small screen, a portable game machine, etc., for example.
  • the left end may be connected to the gate driver 17a and the right end may be connected to the gate driver 17b.
  • display defects flicker
  • the said structure is suitable for tablet PC, notebook PC, television, etc. with a comparatively big screen, for example.
  • the gate drivers 17a and 17b are connected to the FPC connection terminal 21b of the FPC via the wiring 21a, respectively, so that an instruction signal from the image processing unit 15a (FIG. 2) is input via the FPC. It has become.
  • the gate driver 17 may be provided only on one side with respect to the effective display area A. Moreover, the structure which mounts the gate drivers 17a and 17b which consist of IC on a base material may be sufficient.
  • An auxiliary capacitance electrode CS for generating a predetermined auxiliary capacitance is provided for each pixel P on the base material of the active matrix substrate 5, and this auxiliary capacitance electrode CS is an auxiliary capacitance electrode drive signal.
  • the storage capacitor electrode drive signal terminal CS2 is connected via the wiring CS1.
  • the auxiliary capacitor electrode driving signal terminal CS2 is connected to the FPC connection terminal of the FPC 8 so that a voltage is supplied to the auxiliary capacitor electrode CS.
  • the auxiliary capacitance electrode CS constitutes a common electrode, is made of a transparent electrode material, and is provided below the pixel electrode 19.
  • a first common wiring 24 is provided in a direction orthogonal to the data bus line lead line 22 for each of RGB colors. If these first common wirings 24 are used, during the manufacturing process of the active matrix substrate 5, the disconnection or short circuit of the connected data bus line D and data bus line lead-out line 22, inspection of static electricity, etc. It can be performed.
  • a predetermined number of data bus line lead lines 22 corresponding to RGB colors are connected to the first common wiring 24 via second thin film transistors 23 which are second switching elements. Further, for example, a signal terminal 25a (FIG. 3) for inputting an inspection signal is connected to the first common wiring 24, respectively.
  • the inspection signal in the inspection process for each of the plurality of data bus lines D and the voltage in the voltage application process are input from the terminal 25a or the input terminal 25c. In the final product of the liquid crystal display device 1, the input terminal 25c can be grounded via the FPC 8.
  • the second thin film transistor 23 is an example of a switching element that controls connection between the data bus line D and the data bus line lead line 22 and the first common wiring 24.
  • Each of the second thin film transistors 23 can switch ON / OFF of signal input from the signal terminal 25 a to the data bus line lead line 22.
  • a control line 26 for inputting a control signal to the second thin film transistor 23 and a control signal terminal 27a (FIG. 3) connected to the control line 26 are provided. .
  • Each of the second thin film transistors 23, the first common wiring 24, the control line 26, and the like are used for, for example, inspection processing for each of the plurality of data bus lines D, electrostatic countermeasures, or alignment processing of liquid crystal molecules in the liquid crystal layer. It is used for predetermined operation processing such as voltage application processing performed at the time. As a result, a signal input from a system different from the driver signal from the mounting terminal DT becomes possible.
  • the data driver 16 is mounted in the driver mounting area B. That is, the mounting terminal DT is connected to an output electrode (bump / not shown) provided in the data driver 16 so that an instruction signal (drive signal) is output to each data bus line D.
  • An input electrode (not shown) provided in the data driver 16 is connected to the driver drive input terminal 28a, and an instruction signal from the image processing unit 15a (FIG. 2) is an FPC FPC. It is configured to be input to the data driver 16 via the connection terminal 28c, the FPC terminal lead line 28b, and the driver drive input terminal 28a.
  • a second thin film transistor 23 that can be used for lighting inspection is provided above the driver mounting region B (upper side in FIG. 3). Since the inspection configuration is not arranged on the left right side and the lower side, the area for arranging the common electrode signal line can be increased. For this reason, the horizontal width of the common electrode signal line can be increased, and the wiring resistance can be kept low. By reducing the resistance of the common electrode signal line, delay of a signal (common signal or counter signal) input to the common electrode can be suppressed, and display defects such as shadowing can be reduced.
  • FIG. 5 is a diagram for explaining a configuration around a pixel in the active matrix substrate.
  • 6 is a cross-sectional view taken along line VI-VI in FIG. This pixel can operate in a vertical alignment mode called a CPA (Continuous Pinwheel Alignment) mode, for example.
  • CPA Continuous Pinwheel Alignment
  • a pixel is configured by a region partitioned by the gate bus line G and the data bus line D being orthogonal to each other, and the first thin film transistor 18 ( An example of a first switching element) is formed.
  • the first thin film transistor 18 includes a gate electrode 18g extending from the gate bus line G, a gate insulating film 29 formed on the gate electrode 18g, and a gate.
  • a semiconductor layer 18h and a channel protective layer 30 formed on the insulating film 29; a drain electrode 18d formed on the semiconductor layer 18h and the channel protective layer 30; an interlayer insulating film 31 formed on the drain electrode 18d; , And a source electrode 18s extended from the data bus line D.
  • the gate bus line G and the gate electrode 18g include a plurality of stacked metal films, for example, a copper film and a titanium film, a copper film and a molybdenum film, or a two-layered metal film such as a copper film and a molybdenum alloy film, Alternatively, a metal film having a three-layer structure such as an aluminum film, a titanium film, and an aluminum film, or a molybdenum film, an aluminum film, or a molybdenum film is used. In some cases, a molybdenum film, an aluminum film, a chromium film, or an alloy film thereof is used as a single layer.
  • silicon nitride (SiNx) or a laminated film of silicon nitride (SiNx) and silicon oxide (SiO2) is used as the gate insulating film 29, for example.
  • an oxide semiconductor is used for the semiconductor layer 18h.
  • this oxide semiconductor an In—Ga—Zn—O-based amorphous oxide semiconductor containing In, Ga, and Zn at a ratio of 1: 1: 1 is preferably used.
  • the ratio of In, G, and Zn is not limited to the above, and may be appropriately selected.
  • another oxide semiconductor film can be used instead of the In—Ga—Zn—O-based oxide semiconductor film.
  • the semiconductor layer 18h may be formed of an InGaO3 (ZnO) film, magnesium zinc oxide (MgxZn1-xO), cadmium zinc oxide (CdxZn1-xO), cadmium oxide (CdO), or the like.
  • ZnO InGaO3
  • MgxZn1-xO magnesium zinc oxide
  • CdxZn1-xO cadmium zinc oxide
  • CdO cadmium oxide
  • ZnO may be formed using ZnO to which one or a plurality of impurity elements are added among a group 1 element, a group 13 element, a group 14 element, a group 15 element or a group 17 element.
  • An impurity element may not be added to ZnO.
  • ZnO may be in an amorphous state, a polycrystalline state, or a microcrystalline state in which an amorphous state and a polycrystalline state are mixed.
  • An amorphous In—Ga—Zn—O-based oxide semiconductor can be manufactured at a low temperature and has an advantage that high mobility can be realized.
  • an In—Ga—Zn—O-based oxide semiconductor having crystallinity may be used instead of the amorphous In—Ga—Zn—O-based oxide semiconductor.
  • As the crystalline In—Ga—Zn—O-based oxide semiconductor layer a crystalline In—Ga—Zn—O-based oxide semiconductor layer in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a thin film transistor having such an In—Ga—Zn—O-based oxide semiconductor layer is described in, for example, Japanese Patent Application Laid-Open No. 2012-123475.
  • the semiconductor layer 18h may be configured using, for example, amorphous silicon, polysilicon, or microcrystalline silicon.
  • the channel protective layer 30 is not an essential component and can be omitted.
  • the source electrode 18s and the drain electrode 18d for example, a copper film and a titanium film, a copper film and a molybdenum film, or a metal film having a two-layer structure such as a copper film and a molybdenum alloy film, an aluminum film, titanium A metal film having a three-layer structure such as a film and an aluminum film or a molybdenum film, an aluminum film, and a molybdenum film is used. In some cases, a molybdenum film, a chromium film, or an alloy film thereof is used as a single layer.
  • an interlayer insulating film 32 is formed so as to cover the first thin film transistor 18, and the auxiliary capacitance electrode CS, the interlayer insulating film 33, and the pixel electrode are further formed on the interlayer insulating film 32. 19 are sequentially laminated.
  • silicon nitride (SiNx) is used for the interlayer insulating film 31.
  • a photosensitive organic film is used for the interlayer insulating film 32.
  • a transparent electrode material such as ITO or IZO is used for the auxiliary capacitance electrode CS.
  • silicon nitride (SiNx) is used for the interlayer insulating film 33.
  • a storage capacitor is formed for each pixel P by overlapping the storage capacitor electrode CS with a pixel electrode 19 described later via the interlayer insulating film 33.
  • a pixel electrode 19 is formed on the interlayer insulating film 33.
  • the pixel electrode 19 is made of a transparent electrode material such as ITO or IZO.
  • a black matrix film BM is disposed so as to cover the data bus line D, the gate bus line G, and the first thin film transistor 18, and an opening is formed on the pixel electrode 19 in each pixel P.
  • These black matrix films BM are used as a countermeasure against color mixture when a bonding misalignment occurs between the active matrix substrate 5 and the counter substrate 4, or as a light shield for the channel portion of the first thin film transistor 18, or in the contact hole H1. It is provided as a countermeasure against deterioration in display quality due to disorder in the alignment of the liquid crystal.
  • a contact hole H ⁇ b> 1 is formed in the interlayer insulating film 32.
  • the pixel electrode 19 is electrically connected to the drain electrode 18d through the contact hole H1.
  • a liquid crystal having negative dielectric anisotropy (for example, nematic liquid crystal) is sandwiched between the active matrix substrate 5 and the counter substrate 4 ( Not shown).
  • alignment control projections CT are formed between the counter electrode 20 and the vertical alignment film.
  • the orientation control protrusion CT is formed, for example, with an acrylic resin or the like so that the planar shape is an octagon.
  • the planar shape of the orientation control protrusion CT is not limited to this, and may be, for example, a circle or a hexagon.
  • a notch may be provided for each pixel P in the counter electrode 20 as a structure for alignment control instead of the alignment control protrusion CT.
  • the alignment direction of the liquid crystal is continuously changed within one pixel around the alignment control protrusion CT at the substantially central portion of the pixel P. That is, since the alignment control protrusion CT is provided in the substantially central portion of the pixel P, the liquid crystal molecules of the liquid crystal layer are radially emitted around the alignment control protrusion CT, that is, around the pixel central portion when a voltage is applied. Orient. In this way, by using the alignment control protrusion CT, liquid crystal molecules in the pixel P can be radially aligned when a voltage is applied, so that viewing angle characteristics can be improved.
  • a PSA (Polymer Sustained Alignment) technique is applied to the pixel P of the present embodiment.
  • This PSA technique is a technique of forming an alignment maintaining layer (Alignment Sustaining Layer) that gives a pretilt to the liquid crystal when no voltage is applied in order to regulate the alignment direction of liquid crystal molecules when no voltage is applied.
  • This alignment maintaining layer is formed by forming a liquid crystal cell and then photopolymerizing a photopolymerizable monomer (or oligomer) premixed in a liquid crystal material, typically with a voltage applied to the liquid crystal layer. Formed as a layer.
  • the alignment maintaining layer maintains the liquid crystal when no voltage is applied to the pretilt angle in a direction slightly inclined (for example, 2 ° to 3 °) from the direction perpendicular to the substrate surface of the active matrix substrate 5 and the alignment direction (memory). Can be made. Thereby, the response speed of the liquid crystal alignment at the time of voltage application can be improved. Moreover, the return of the orientation when the surface of the liquid crystal panel 2 is pressed with a finger can be accelerated. That is, by implementing the PSA technique in combination with the pixel P in the CPA mode, it is possible to obtain the effect of improving the response speed and the speed of returning when the finger is pressed.
  • voltage application for implementing this PSA technique can be performed using the terminal 25a or the input terminal 25c.
  • all the voltages are supplied via the (input terminal 25c, wiring 25b) terminal 25a, the first common wiring 24, the connection wiring 35, the second thin film transistor 23, the mounting terminal, and the data bus line lead line 22.
  • To the data bus line D by inputting a predetermined signal to the gate driver driving signal terminal 21b, the gate drivers 17a and 17b are driven, and a voltage for turning on the first thin film transistor 18 is supplied to the gate bus line G.
  • the voltage supplied to the data bus line D is supplied to the liquid crystal layer via the first thin film transistor 18 to form the alignment maintaining layer.
  • FIG. 7 is a diagram for explaining a main configuration of the active matrix substrate.
  • FIG. 8 is an enlarged view of a main part configuration shown in the active matrix substrate of FIG. 9 is a cross-sectional view taken along line IX-IX in FIG. 10 is a cross-sectional view taken along line XX of FIG.
  • data bus line lead lines 22r, 22g, and 22b respectively corresponding to, for example, RGB colors are sequentially arranged along the horizontal direction of the drawing. ing.
  • the data bus line lead lines 22r, 22g, and 22b are connected to mounting terminals DTr, DTg, and DTb, respectively.
  • the mounting terminals DTr, DTg, and DTb are arranged in a two-stage zigzag pattern while being shifted in position with respect to other adjacent mounting terminals DT.
  • the plurality of mounting terminals DT can be efficiently arranged, and the probability of occurrence of a short circuit in the vicinity of two adjacent mounting terminals DT can be reduced.
  • two adjacent data bus line lead lines 22 out of the plurality of data bus line lead lines 22r, 22g and 22b continuous from the fan-out portion FA are connected to the gate bus line G.
  • Two other data bus line lead lines 22 formed of the same conductive layer and adjacent to each other are formed of the same conductive layer as the data bus line D.
  • one of the two adjacent data bus line lead lines 22 is a gate layer (first conductive layer) on the substrate 5a (FIG. 6).
  • Two other data bus line lead lines 22 adjacent to each other are formed in the source layer (second conductive layer) on the gate insulating film covering the gate layer.
  • the gate layer can be formed on the substrate 5a (FIG. 6) by the same metal material (single layer or a plurality of kinds of stacked metal materials) and the same manufacturing process as the gate electrode 18g shown in FIG. .
  • the source layer is formed above the base material 5a by the same metal material (single layer or a plurality of kinds of stacked metal materials) and the same manufacturing process as the source electrode 18s and the drain electrode 18d shown in FIG. be able to.
  • the data bus line lead lines 22r, 22g, and 22b formed in the gate layer are connected from the gate layer to the source layer (data bus line) in the switching unit 70.
  • the connection changing unit 70 is disposed between the fan-out unit FA and the second thin film transistor 23.
  • FIG. 9 is a cross-sectional view taken along the line IX-IX of FIG. 8, and shows a configuration example around the switching unit 70 in the data bus line lead line 22g formed in the gate layer on the substrate.
  • the data bus line lead line 22g (1) of the gate layer is formed on the base material 5a, and the gate insulating film 29 and the channel are further formed on the base material 5a so as to cover the data bus line lead line 22g (1).
  • a protective layer 30 is formed.
  • a data bus line lead line 22 g (2) is formed on the gate insulating film 29 and the channel protective layer 30. Where the data bus line lead line 22g (1) and the data bus line lead line 22g (2) overlap, the data bus line lead line 22g (1) and the data bus do not pass through the gate insulating film 29 and the channel protective layer 30.
  • a contact portion 62 is provided in contact with the line lead line 22g (2).
  • an interlayer insulating film 31 is further formed so as to cover them.
  • An interlayer insulating film 33 is further formed on the interlayer insulating film 31.
  • An interlayer insulating film (photosensitive organic film) 32 may be formed between the interlayer insulating film 31 and the interlayer insulating film 33.
  • the data bus line lead line 22g (1) and the data bus line lead line 22g (2) are formed so as to overlap with each other in the layer thickness direction at the switching portion 70.
  • the gate insulating film 29 and the channel protective layer 30 are removed in a part of the overlapping region, and the data bus line lead line 22g (1) is in contact with the data bus line lead line 22g (2).
  • the wiring formed by the data bus line lead line 22g (1) of the gate layer is the data bus of the source layer.
  • the line is connected to the line lead line 22g (2).
  • the data bus line lead lines 22r and 22b formed in the gate layer are also connected from the gate layer to the source layer via the switching unit 70. Be replaced.
  • the data bus line lead-out line 22 has a line width larger than that of the other part in the connecting part 70. Thereby, malfunction occurrence rates, such as a contact failure in the switching part 70, can be suppressed.
  • the width of each of the data bus line lead lines 22r, 22g, and 22b is 3 ⁇ m
  • the area of the switching unit 70 can be 19 ⁇ m ⁇ 19 ⁇ m, for example.
  • two adjacent data bus line lead lines 22 on the left and right sides correspond to the portion where the line width is thick in the switching unit 70 of the data bus line lead line 22.
  • the space between the left and right data bus line lead lines 22r and 22b) of the lead line 22g is widened. In this way, by increasing the interval between adjacent wirings according to the line width of the wiring of the connection switching unit 70, the wiring can be efficiently arranged even in a region where a plurality of wirings are concentrated.
  • connection switching unit 70 is arranged in a staggered manner with a position shifted in the wiring extending direction with respect to the other connection switching unit 70 adjacent via the data bus line lead line 22. Thereby, the some connection part 70 can be arrange
  • connection part 70 is provided between the fan-out part FA and the second thin film transistor 23 (an example of the second switching element), and the data bus line lead line 22 formed in the gate layer is connected to the gate layer.
  • the connection part 70 By switching to the source layer, it is possible to ensure a long data bus line lead line 22 in a state where the gate layer and the source layer are separated in the fan-out portion FA. For this reason, it is possible to reduce the probability that adjacent data bus line lead lines 22 are short-circuited.
  • the data bus line lead lines 22r, 22g, and 22b are control lines 26 formed in the gate layer (first conductive layer). Are connected to the branch wiring 26a or 26b.
  • Each data bus line lead-out line 22 is connected to a first common wiring 24 formed in a gate layer (first conductive layer) via a second thin film transistor 23, respectively.
  • the data bus line lead lines 22r, 22g, and 22b are connected to the first common wiring 24r via terminal contact holes H3r, H3g, and H3b connected to the connection wirings 35r, 35g, and 35b, respectively. , 24g, and 24b, respectively.
  • FIG. 10 is a diagram showing an example of a cross section taken along line XX of FIG.
  • the branch line 26 a of the control line 26 and the branch line 26 a of the control line 26 are formed on the base material 5 a of the active matrix substrate 5.
  • the gate insulating film 29 is provided.
  • the gate layer 23bg of the second thin film transistor 23b is formed by the branch wiring 26a of the control line 26.
  • the gate insulating film 29, the semiconductor layer 23bh of the second thin film transistor 23b, the channel protection layer 30, the data bus line lead line 22b, and the first common wiring 24b are connected via the terminal contact hole H3b.
  • the connection wiring 35b, the interlayer insulating film 31, and the interlayer insulating film 33 are sequentially stacked.
  • the semiconductor layer 23bh may be a conventional amorphous silicon semiconductor layer or an oxide semiconductor layer capable of high-speed movement.
  • An interlayer insulating film (photosensitive organic film) 32 may be formed between the interlayer insulating film 31 and the interlayer insulating film 33.
  • drain electrode 23bd of the second thin film transistor 23b is formed by the data bus line lead line 22b. Further, the source electrode 23bs of the second thin film transistor 23b is formed by the connection wiring 35b.
  • the configuration example of the second thin film transistor 23g is basically the same as that of the second thin film transistor 23b. Specifically, in the second thin film transistor 23g, the gate electrode 23gg is formed by the control line 26b, the drain electrode 23gd is formed by the data bus line lead line 22g, and the first common wiring 24g is connected via the terminal contact hole H3g. The source electrode 23gs is formed by the connection wiring 35g connected in this manner.
  • the configuration example of the second thin film transistor 23r is a configuration in which the positions of the drain electrode 23bd and the source electrode 23bs in the second thin film transistor 23b are switched.
  • the gate electrode 23rg is formed by the branch line 26b of the control line 26
  • the drain electrode 23rd is formed by the data bus line lead line 22r
  • the terminal contact is made to the first common line 24r.
  • a source electrode 23rs is formed by the connection wiring 35r through the hole H3r.
  • the second thin film transistor 23g and the second thin film transistor 23r are positioned opposite to the branch wiring 26b of the common control line 26 between the data bus line lead line 22r and the data bus line lead line 22g. It is connected to the.
  • the branch line 26b is orthogonal to the data bus line lead line 22r and the data bus line lead line 22g. For this reason, the plurality of second thin film transistors 23 can be efficiently arranged.
  • the data bus line lead line 22r includes a first common line 24b, a branch line 26a of the control line 26, a first common line 24g, a branch line 26b of the control line 26, and Width details 22ra, 22rb, 22rc, 22rd, and 22re each having a narrow width dimension are provided at portions that intersect the first common wiring 24r.
  • the data bus line lead line 22r the first common wiring 24b, the branch wiring 26a of the control line 26, and the first common wiring 24g.
  • each cross area of the control line 26 with the branch line 26b and the first common line 24r can be suppressed.
  • signal delay on the data bus line D can be suppressed, and deterioration of display quality after chip mounting of the data driver 16 (that is, the final product of the liquid crystal display device 1) is prevented. be able to.
  • the delay of the inspection control signal with respect to the control line 26 can be suppressed at the time of inspection, display unevenness can be easily reduced when inspection display is performed, and erroneous detection of defects can be suppressed. Can do.
  • each width dimension of the first common wiring 24b, the branch wiring 26a of the control line 26, the first common wiring 24g, the branch wiring 26b of the control line 26, or the first common wiring 24r may be reduced.
  • a signal for turning off the second thin film transistor 23 may be input to the control line 26 through the FPC connection terminal 27c.
  • the second thin film transistor 23 can be reliably turned off, and the display quality (eg, shadowing) of the final product can be prevented from being deteriorated.
  • the first common wires 24r, 24g, and 24b and the second thin film transistors 23r, 23g, and 23b are respectively provided with the fan-out portion FA and the mounting terminal. Arranged between DTr, DTg, and DTb.
  • the fan-out is performed using the second thin film transistors 23r, 23g, and 23b even when the frame region is reduced or the definition is increased. A short circuit or disconnection of the data bus line lead line 22 formed in the part FA can be detected.
  • a plurality of first common lines 24r, 24g, and 24b are provided, and a predetermined number of gate buses are connected to each of the plurality of common lines via a predetermined number of second thin film transistors 23a.
  • Line G or a predetermined number of data bus lines D are connected.
  • one of the two adjacent data bus line lead lines 22 is formed of the same conductive layer (first conductive layer) as the gate bus line G, Two other adjacent data bus line lead lines 22 are formed of the same conductive layer (second conductive layer) as the data bus line D. Therefore, the interval between adjacent data bus line lead lines 22 can be reduced, and the area necessary for forming the data bus line lead lines 22 can be reduced. Therefore, the quality of the active matrix substrate 5 can be maintained high even when the frame region is reduced or the definition is increased.
  • the data bus line lead line 22 formed by the same conductive layer (first conductive layer) as the gate bus line G and the same conductive layer (second conductive layer) as the data bus line D are formed.
  • two adjacent lead lines are respectively connected to two first and second first common lines 24 provided differently from each other. Therefore, adjacent data bus line lead lines 22 in different conductive layers (first conductive layer and second conductive layer) and adjacent in the same conductive layer (between the first conductive layers or between the second conductive layers). Since each data bus line lead-out line 22 can be inspected for disconnection / short circuit, high inspection accuracy can be maintained.
  • an oxide semiconductor layer is used for the semiconductor layer 18h or the semiconductor layer 23bh in the first thin film transistor 18 (first switching element) or the second thin film transistor 23 (second switching element). Yes.
  • the thin film transistor can be further miniaturized and the wiring can be thinned, the wiring and the elements can be arranged efficiently even when the frame region is reduced.
  • the second thin film transistors 23r, 23g, and 23b may not be covered with the counter substrate or the driver chip, so that external light enters and leak current is generated.
  • the second thin film transistors 23r, 23g, and 23b may malfunction.
  • the pretilt angle and the initial alignment direction of the liquid crystal are controlled by irradiation with polarized ultraviolet rays or the like, and the malfunction of the second thin film transistors 23r, 23g, and 23b (second switching elements) due to such ultraviolet rays is prevented. Therefore, it is preferable to shield the second thin film transistors 23r, 23g, and 23b in advance.
  • the data bus line D is provided on the gate bus line G via the gate insulating film 29.
  • the gate bus line is provided on the data bus line D via the insulating film. G may be provided.
  • FIG. 11 is a diagram for explaining a main configuration of the active matrix substrate according to the second embodiment of the present invention.
  • the main difference between the present embodiment and the first embodiment is that a mounting terminal, a second thin film transistor, and a first common wiring are provided in the mounting portion of the gate driver.
  • a mounting terminal, a second thin film transistor, and a first common wiring are provided in the mounting portion of the gate driver.
  • symbol is attached
  • a gate driver (not shown) configured by a driver chip is used instead of the gate drivers 17a and 17b configured by monolithic. Are mounted on mounting terminals DT1 and DT2.
  • the gate driver mounting portion includes gate bus line lead lines 38a, 38b, 38c, and 38d connected to the gate bus line G, a switching portion 70a, and a second switching element. Thin film transistors 41a, 41b, 41c, and 41d are provided.
  • the gate bus line lead lines 38a, 38b, 38c, and 38d are connected to the mounting terminals DT1 or DT2, respectively.
  • the rightmost gate bus line lead line 38a is connected to the first common wiring 39a via the thin film transistor 41a and the terminal contact hole H5a.
  • the gate bus line lead line 38b on the left side is connected from the gate layer to the source layer in the switching unit 70a, and then connected to the first common wiring 39b through the thin film transistor 41b and the terminal contact hole H5b.
  • the left gate bus line lead line 38c is connected to the first common line 39c through the thin film transistor 41c and the terminal contact hole H5c.
  • the gate bus line lead line 38d on the left side is connected from the gate layer to the source layer in the switching unit 70a, and then connected to the first common wiring 39d through the thin film transistor 41d and the terminal contact hole H5d. ing.
  • the gate bus line lead lines 38a and 38c are both formed of the same conductive layer as the data bus line D. However, the gate bus line lead lines 38a and 38c are different from each other in the first common lines 39a and 39c. It is connected to the.
  • the gate bus line lead lines 38b and 38d are both formed of the same conductive layer as the gate bus line G on the upper side (upper side in FIG. 11) of the switching portion 70a. 38b and 38d are connected to different first common lines 39b and 39d. Note that the gate bus line lead lines 38a, 38b, and 38c are connected to the mounting terminals DT1 or DT2, respectively.
  • the second thin film transistor 41a includes a gate electrode 41ag formed integrally with the branch wiring 40a of the control line 40, and a semiconductor formed of an oxide semiconductor.
  • the layer 41ah, the drain electrode 41ad integrally formed with the data bus line lead line 38a, and the source electrode 41as formed of the same conductive layer as the data bus line D are provided.
  • the second thin film transistor 41b is integrated with the gate electrode 41bg formed integrally with the branch wiring 40a of the control line 40, the semiconductor layer 41bh formed of an oxide semiconductor, and the data bus line lead line 38b. And the source electrode 41bs formed of the same conductive layer as the data bus line D.
  • the second thin film transistor 41c is integrated with the gate electrode 41cg configured integrally with the branch wiring 40b of the control line 40, the semiconductor layer 41ch configured with an oxide semiconductor, and the data bus line lead line 38c. And a source electrode 41cs formed of the same conductive layer as the data bus line D.
  • the second thin film transistor 41d is integrated with the gate electrode 41dg formed integrally with the branch wiring 40b of the control line 40, the semiconductor layer 41dh formed of an oxide semiconductor, and the data bus line lead line 38d. And a source electrode 41ds formed of the same conductive layer as the data bus line D.
  • each of the lead lines 38b and 38d formed of the same conductive layer as the gate bus line G and the lead lines 38a and 38c formed of the same conductive layer as the data bus line D the two lead lines to be connected are respectively connected to the two first common wirings 39 that are provided differently from each other.
  • the gate bus line lead lines 38b and 38d are both formed of the same conductive layer as the gate bus line G, but the gate bus line lead lines 38b and 38d are different from each other in the first common. It is connected to wirings 39b and 39d.
  • the gate bus line lead lines 38a and 38c are both formed of the same conductive layer as the data bus line D. However, the gate bus line lead lines 38a and 38c are different from each other in the first common lines 39a and 39c. It is connected to the.
  • width details 38aa each having a narrow width are provided at the intersections of the control lines 40 with the branch lines 40a and 40b.
  • width details 38ab each having a narrow width are provided at the intersections with the first common lines 39a, 39b, 39c, and 39d.
  • width details having a narrow width dimension are respectively provided in the gate bus line lead lines 38b, 38c, and 38d.
  • width details 38aa, width details 38ab, etc. are provided at the intersections of the gate bus line lead lines 38, the control lines 40 and the first common lines 39.
  • Each crossing area between the control line 40 and the control line 40 and each crossing area between the gate bus line lead line 38 and the first common wiring 39 can be suppressed.
  • signal delay in the gate bus line G can be suppressed, and deterioration of display quality after chip mounting of the gate driver (that is, the final product of the liquid crystal display device 1) can be prevented.
  • the delay of the inspection control signal with respect to the control line 40 can be suppressed at the time of inspection, display unevenness can be easily reduced when inspection display is performed, and erroneous detection of defects can be suppressed. Can do.
  • each branch wiring 40a and 40b of the control line 40 may be reduced to reduce the intersection area between the corresponding gate bus line lead line 38 and the control line 40.
  • at the intersection at least one of the gate bus line lead line 38 and the control line 40 may be thinned.
  • the present embodiment can achieve the same operations and effects as the first embodiment. Further, in the present embodiment, it is easy to detect a short circuit between two adjacent gate bus line lead lines 38 formed in the same layer.
  • the gate bus line lead line 38a formed in the source layer can be inspected by inputting an inspection signal to the first common wiring 39a.
  • an inspection signal for example, if a pixel corresponding to the gate bus line connected to the gate bus line lead line 38c formed in the same source layer is turned on, it can be determined that a short circuit has occurred.
  • the gate bus line lead line 38b formed in the gate layer can be inspected by inputting a signal to the first common wiring 39b. In this case, for example, if a pixel corresponding to the gate bus line connected to the gate bus line lead line 38d formed in the same gate layer is turned on, it can be determined that a short circuit has occurred.
  • FIG. 12 is a diagram for explaining a main configuration of the active matrix substrate according to the third embodiment of the present invention.
  • the main difference between the present embodiment and the first embodiment is that each of RGB is formed of the same conductive layer as the lead line and the data bus line formed of the same conductive layer as the gate bus line.
  • Six first common wirings are provided so that each lead line is connected to the same first common wiring.
  • symbol is attached
  • the rightmost data bus line lead line 22r1 is connected to the first common wiring 24r1 via the second thin film transistor 23r1 and the terminal contact hole H4r1.
  • the left data bus line lead line 22g1 is connected to the first common line 24g1 via the second thin film transistor 23g1 and the terminal contact hole H4g1.
  • the left data bus line lead line 22b1 is connected to the first common line 24b1 through the second thin film transistor 23b1 and the terminal contact hole H4b1.
  • the data bus line lead line 22r2 on the left side of the data bus line lead line 22b1 is connected to the first common wiring 24r2 via the second thin film transistor 23r2 and the terminal contact hole H4r2.
  • the left data bus line lead line 22g2 is connected to the first common line 24g2 via the second thin film transistor 23g2 and the terminal contact hole H4g2.
  • the left data bus line lead line 22b2 is connected to the first common line 24b2 through the thin film transistor 24b2 and the terminal contact hole H4b2.
  • control line 26 is branched into branch lines 26a, 26b, and 26c.
  • the structures of the second thin film transistors 23r1, 23g1, 23b1, 23r2, 23g2, and 23b2 are basically the same as those of the second thin film transistor 23b illustrated in FIG.
  • the data bus line lead lines 22r1, 22b1, and 22g2 are formed of the same conductive layer as the data bus line D, and the data bus line lead lines 22g1, 22r2, and 22b2 are formed of the same conductive layer as the gate bus line G. Has been.
  • lead lines 22r1, 22b1, and 22g2 formed of the same conductive layer as the data bus line D, and lead lines 22g1, 22r2, formed of the same conductive layer as the gate bus line G, and In each of 22b2, adjacent two lead lines are connected to two first and second first common wirings 24 provided to be different from each other.
  • the data bus line lead lines 22r1 and 22b1 are both formed of the same conductive layer as the data bus line D, but the data bus line lead lines 22r1 and 22b1 are different from each other in the first common. It is connected to wirings 24r1 and 24b1.
  • the lead lines 22g1 and 22r2 are both formed of the same conductive layer as the gate bus line G, but the lead lines 22g1 and 22r2 are connected to different first common lines 24g1 and 24r2.
  • the present embodiment can achieve the same operations and effects as those of the second embodiment.
  • the inspection of the data bus line lead line 22b1 formed in the source layer can be performed by inputting an inspection signal to the first common wiring 24b1.
  • the data bus line lead line 22r2 formed in the gate layer can be inspected. In this case, it can be determined that a short circuit has occurred if the pixels corresponding to the data bus lines of different colors connected to the data bus line lead lines 22g1 or 22b2 formed in the same gate layer are lit.
  • FIG. 13 is a diagram for explaining a configuration around a pixel in an active matrix substrate according to the fourth embodiment of the present invention.
  • 14 is a cross-sectional view taken along line XIV-XIV in FIG.
  • FIG. 15 is a diagram for explaining a main configuration of the active matrix substrate.
  • 16 is a cross-sectional view taken along line XVI-XVI in FIG.
  • the main difference between the present embodiment and the first embodiment is that a light shielding film for shielding the first thin film transistor 18 and the second thin film transistor 23 is formed.
  • a light shielding film for shielding the first thin film transistor 18 and the second thin film transistor 23 is formed.
  • symbol is attached
  • the auxiliary capacitance electrode CS is formed using a transparent electrode such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide)
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • the resistance increases as the display area is enlarged, and the common signal is delayed.
  • display defects such as flicker and shadowing are likely to occur, and display quality deteriorates.
  • by laminating the metal electrode on the transparent electrode it is possible to reduce the resistance and suppress the display defect as described above.
  • a metal electrode 44 is formed as an upper layer of the auxiliary capacitance electrode CS as a light shielding film of the first thin film transistor 18 around the pixel.
  • an interlayer insulating film 31 is provided so as to cover the first thin film transistor 18 (first switching element), and an interlayer insulating film (photosensitive organic film) is formed on the interlayer insulating film 31.
  • a storage capacitor electrode CS is provided via 32.
  • the metal electrode 44 is provided above the auxiliary capacitance electrode CS, and the pixel electrode 19 is provided above the auxiliary capacitance electrode CS and the metal electrode 44 via an interlayer insulating film (for example, SiNx).
  • the metal electrode 44 has sides 44a and 44b at the upper and lower ends thereof, and the drain electrode 18d, the gate electrode 18g, and the semiconductor of the first thin film transistor 18 (first switching element). It arrange
  • Mo molybdenum
  • Ti titanium
  • Ti aluminum
  • Al aluminum
  • the metal electrode 44 described above is provided as a light shielding film covering the second thin film transistor 23 (second switching element).
  • an interlayer insulating film (SiNx) 31 is provided above the gate electrode 23bg, the semiconductor layer 23bh, the drain electrode 23bd, and the source electrode 23bs.
  • an electrode film CSa formed of the same conductive layer as the auxiliary capacitance electrode CS is provided on the interlayer insulating film 31, and a metal electrode 44 is provided on the electrode film CSa.
  • An interlayer insulating film 33 is provided on the upper layer 44.
  • the second thin film transistors 23r and 23g are also provided with a metal electrode 44, similar to the second thin film transistor 23b.
  • the metal electrode 44 shown in FIGS. 15 and 16 is made of the same metal material as the metal electrode 44 shown in FIGS. It is formed on 5a (FIG. 14).
  • the electrode film CSa is formed above the base material 5a by the same metal material (single layer or plural kinds of metal materials laminated) and the same manufacturing process as the auxiliary capacitance electrode CS shown in FIG. It is. Therefore, it is possible to easily form a light shielding film (metal electrode) for shielding the second thin film transistor 23 (second switching element) without adding a special process.
  • the metal electrode 44 may be formed so as to completely cover the channel portion of the second thin film transistor 23a when viewed from a direction perpendicular to the substrate surface of the active matrix substrate 5 from the viewpoint of suppressing leakage current described later. preferable.
  • the second thin film transistor 23 since the second thin film transistor 23 (second switching element) is shielded by the metal electrode, the second thin film transistor 23 (second switching element) is generated by the generation of a leakage current due to incidence of external light. It is possible to prevent malfunction and maintain high inspection accuracy.
  • the second thin film transistor 23 (second switching element) in order to prevent the second thin film transistor 23 (second switching element) from malfunctioning, the second thin film transistor 23 (second switching element) may be covered with a highly light-shielding resin or tape, or without being covered with a bezel. The two thin film transistors 23 (second switching elements) can be reliably shielded from light.
  • the metal electrode 44 may be provided in the lower layer of the auxiliary capacitance electrode CS, or the electrode film CSa may be omitted.
  • FIG. 17 is a diagram for explaining a main part of an active matrix substrate according to the fifth embodiment of the present invention.
  • FIG. 18 is a diagram for explaining a configuration of a main part on the mounting part side of the data driver of the active matrix substrate.
  • FIG. 19 is a diagram for explaining the configuration of the main part of the active matrix substrate on the side opposite to the data driver mounting part.
  • the main difference between the present embodiment and the first embodiment is that a third thin film transistor is provided at the end of the data bus line on the side where the mounting terminal is not connected, and The second common wiring connected in common to the plurality of data bus lines is provided through the thin film transistor.
  • symbol is attached
  • a driver chip (not shown) in which a gate driver and a data driver are integrated is mounted on the region indicated by Ba in the same figure. It is configured to be.
  • a gate bus line lead line 38 is connected to the gate bus line G in the same manner as in the second embodiment shown in FIG.
  • the gate bus line lead line 38 includes gate bus line lead lines 38b and 38d formed of the same conductive layer as the gate bus line G, and a gate bus line lead formed of the same conductive layer as the data bus line D. Lines 38a and 38c are included.
  • the second thin film transistor 41, the first common wiring 39, and the mounting terminals DT1 or DT2 are sequentially connected to the gate bus line lead line 38.
  • a terminal 50 is connected to the first common wiring 39 so that an inspection signal or the like in an inspection process for the gate bus line G is supplied.
  • the gate bus line lead line 38 includes a fan-out portion FA2 drawn from the plurality of mounting terminal sides toward the plurality of gate bus lines G.
  • the fan-out portion FA2 is, for example, a portion in which a plurality of gate bus line lead lines 38 that connect the gate bus lines G and the mounting terminals are arranged at an angle with respect to the arrangement direction of the data bus lines D in FIG. It is.
  • the data bus line D, a mounting terminal to be described later, a second thin film transistor 46, and a first common wiring 47 are sequentially connected to the data bus line D on the driver chip side.
  • the data bus line lead line 45 includes a fan-out portion FA drawn from the plurality of mounting terminal sides toward the plurality of data bus lines D.
  • a terminal 47a is connected to the first common wiring 47, and an inspection signal, a voltage, and the like in an inspection process for the data bus line D are supplied.
  • data bus line lead lines 45r, 45g, and 45b are provided for each color of RGB, for example.
  • Each of these data bus line lead lines 45r, 45g, and 45b is connected to the RGB data bus line D, respectively.
  • These data bus line lead lines 45r, 45g, and 45b are formed in layers (gate layer and source layer) in which adjacent lines are different. Further, as described with reference to FIGS. 8 and 9 of the first embodiment, the data bus line lead line 45 formed in the gate layer is switched to the source layer in the switching unit 70.
  • the second thin film transistors 46r, 46g, and 46b and the control line 48 are connected to the data bus line lead lines 45r, 45g, and 45b, respectively. Further, the first common wiring 47 branched to the branch wirings 47b and 47c is connected to the second thin film transistors 46r, 46g, and 46b through the terminal contact holes H6 or H7.
  • the second thin film transistor 46r includes a gate electrode 46rg integrally formed with the branch wiring 48a of the control line 48 and a semiconductor formed of an oxide semiconductor.
  • the connection wiring 59r is a wiring connected to the branch wiring 47b of the first common wiring 47 through the terminal contact hole H6.
  • the configuration example of the second thin film transistor 46g is a configuration in which the positions of the drain electrode 46rd and the source electrode 46rs in the second thin film transistor 46r described above are switched.
  • the gate electrode 46gg is formed by the branch line 48b of the control line 48, and the connection line 59g connected to the drain electrode 45gd and the branch line 47b of the common line 47 by the data bus line lead line 45g.
  • Source electrode 46gs comprised by the edge part.
  • the connection wiring 59g is a wiring connected to the branch wiring 47b of the first common wiring 47 through the terminal contact hole H6.
  • the configuration example of the thin film transistor 46b is the same as that of the above-described thin film transistor 46r.
  • a gate electrode 46bg configured integrally with the branch wiring 48b of the control line 48, a semiconductor layer 46bh formed of an oxide semiconductor, and the data bus line 45b are integrated.
  • Drain electrode 46bd and a source electrode 46bs constituted by an end portion of a connection wiring 59b formed of the same conductive layer as that of the data bus line D.
  • the connection wiring 59b is a wiring connected to the branch wiring 47c of the first common wiring 47 through the terminal contact hole H7.
  • the second thin film transistors 41 and 46 are controlled to be turned on / off by a control line 48.
  • a terminal 49a is connected to the control line 48, and the terminal 49a is connected to an input terminal 49c via a wiring 49b.
  • the FPC connection terminal of the FPC 8 is connected to the input terminal 49c.
  • the end on the side to which the mounting terminal is not connected is led out of the effective display area A by a plurality of lead lines 51.
  • a third thin film transistor 52 as a third switching element and a connection wiring 53 are sequentially connected to each of the plurality of lead lines 51.
  • the plurality of connection wirings 53 are connected to any one of the three second common wirings 54.
  • the ON / OFF operation of the third thin film transistor 52 is controlled by the control line 56, that is, the gate electrode (not shown) of the third thin film transistor 52 is controlled by the control line 56. It is configured integrally with. Further, a terminal 57 is connected to the control line 56, and this terminal 57 is connected to an input terminal 58 through a wiring. The input terminal 58 is connected to the FPC connection terminal of the FPC 8. When performing the inspection process or the voltage application process, a control signal for performing the on / off operation of the third thin film transistor 52 is input from the terminal 57 or the input terminal 58. In the final product of the liquid crystal display device 1, a signal for turning off each third thin film transistor 52 is input to the input terminal 58 via the FPC 8.
  • each second common wiring 54 is connected to a terminal 55 through a wiring, and an inspection signal, a voltage, and the like in the inspection processing for the data bus line D are supplied to the terminal 55. It has become.
  • lead lines 51r, 51g, and 51b are provided for each of RGB colors.
  • the lead lines 51r, 51g, and 51b are connected to the non-input side ends of the RGB data bus lines D, respectively.
  • a drain electrode (not shown) of the third thin film transistor 52 is connected to each of the lead lines 51r, 51g, and 51b.
  • any of the second common wirings 54r, 54g, and 54b provided for each of the RGB colors is connected to the source electrode (not shown) of the third thin film transistor 52 via the connection wiring 53 (FIG. 17).
  • the corresponding lead lines 51r, 51g, and 51b are connected via the third thin film transistor 52 for each of the RGB colors.
  • the inspection operation of the data bus line D can be performed for each color of RGB.
  • the active matrix substrate 5 of this embodiment only one first common wiring 47 is provided on the input side of the data bus line D (that is, the driver chip mounting portion side). For this reason, in the inspection operation using the first common wiring 47, it is possible to detect the disconnection of each of the data bus line D and the lead line 45, the defect of the first thin film transistor 18, and the like.
  • RGB monochrome display cannot be performed, and a short circuit between adjacent data bus lines D or adjacent lead lines 45 cannot be detected.
  • the first common wires 54r, 54g, and 54b provided for each of RGB are provided on the non-input side of the data bus line D, thereby providing the first Similar to the embodiment, it is configured so that RGB single color display can be performed, and a short circuit between adjacent data bus lines D or adjacent lead lines 45 can also be detected. Note that the disconnection of the lead wire 45 cannot be detected by the inspection using the second common wirings 54r, 54g, and 54b. Therefore, it is preferable to carry out in combination with the inspection using the first common wiring 47.
  • the second common wirings 54r and 54g are used in the liquid crystal layer alignment process (voltage application process for implementing the PSA technique).
  • And 54b can also be applied, and by applying voltage simultaneously from the first common wiring 47, the time required for the alignment process can be reduced. .
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the third thin film transistor (third switching element) 52 connected to the end of the data bus line D on the side to which the mounting terminal DT is not connected is connected via the third thin film transistor 52.
  • a second common wiring 54 connected in common to the plurality of data bus lines D is provided.
  • the outer dimensions of the active matrix substrate 5 and thus the liquid crystal display device 1 can be further reduced.
  • the auxiliary capacitance electrode driving signal wiring CS1 of the auxiliary capacitance electrode (common electrode) CS is enlarged, that is, the auxiliary capacitance electrode driving signal wiring CS1 is made thicker, and the auxiliary capacitance electrode driving signal wiring is increased.
  • the resistance of CS1 can be reduced. As a result, it is possible to suppress the occurrence of display defects such as flicker and shadowing due to the delay of the signal (voltage signal) to the auxiliary capacitance electrode CS.
  • the active matrix substrate of the present invention is not limited to this, and a display region having a plurality of pixels
  • the active matrix substrate of the present invention can be applied to any display device having a wiring for transmitting a signal for driving a pixel.
  • the present invention can be applied to an organic EL display, a microcapsule-type electrophoresis display device, and other display devices.
  • a microcapsule-type electrophoretic display device can be configured to display an image by applying a voltage to each microcapsule layer formed in a display region for each pixel, for example.
  • the display device can include, for example, a substrate including a display region wiring connected to a pixel electrode provided for each pixel via a switching element and a lead line connected to the display region wiring.
  • this substrate can be configured like the active matrix substrate in the above embodiment.
  • the active matrix substrate of the present invention can be applied to various sensor substrates such as a sensor substrate for an X-ray detection device.
  • the configuration in which the mounting terminals DT and the connection switching unit 70 are arranged in a two-stage staggered manner has been described.
  • the active matrix substrate of the present invention is not limited to this, for example, the mounting terminals DT or
  • the connection changing unit 70 may be configured in a three-stage staggered arrangement (that is, the three adjacent mounting terminals DT or the connection changing unit 70 are sequentially shifted so as to be arranged at different positions in the linear direction. It is good.)
  • the present invention is applied to a CPA mode liquid crystal panel (so-called vertical electric field liquid crystal panel) which is a kind of vertical alignment mode has been described.
  • the active matrix substrate of the present invention is limited to this.
  • the present invention can also be applied to other vertical alignment mode liquid crystal panels using fishbone type pixel electrodes and horizontal alignment mode liquid crystal panels (so-called horizontal electric field liquid crystal panels).
  • the fishbone type pixel electrode can be represented by an azimuth angle that takes a positive angle counterclockwise with the right direction in the horizontal direction (direction in which the gate bus line extends) being 0 °, for example, 45 °, 135 °. It has a plurality of elongated electrode portions (branches) extending at 225 ° and 315 °, respectively. Between the elongated electrode portions, elongated notches (slits) extending in the corresponding directions are provided.
  • the fishbone pixel electrode has a spine (trunk) that extends along the vertical direction (the direction in which the data bus line extends) in the center of the pixel. Each of the elongated electrode portions is connected to the spine.
  • the extending direction of the elongated electrode portion (or slit) is different from each other in each of the four regions obtained by dividing the pixel P into 4 ⁇ 2 ⁇ 2.
  • four liquid crystal alignment regions (4-domain liquid crystal alignment) corresponding to the four regions are formed in one pixel P.
  • the alignment states of the liquid crystal molecules are substantially the same, and in different domains, the alignment states of the liquid crystal molecules are different from each other.
  • the liquid crystal molecules are parallel to the slit extending direction and the upper end of the liquid crystal molecules. Is oriented so as to fall toward the inside of the pixel P.
  • the structure such as the alignment control projection CT for controlling the alignment of the counter substrate 4 is not essential.
  • the vertical alignment mode using the fishbone type pixel electrode it is preferable to implement in combination with the polymer alignment support technology (PSA technology) as in the CPA mode.
  • PSA technology polymer alignment support technology
  • a horizontal alignment film is provided on each inner surface of the active matrix substrate 5 and the counter substrate 4, and liquid crystal having positive dielectric anisotropy is used for the liquid crystal layer. ing. Furthermore, an auxiliary capacitance electrode as a common electrode is used as a counter electrode.
  • a plurality of slits for example, 2 to 4 ⁇ m width
  • a horizontal electric field is generated between the counter electrode (common electrode), The orientation of the liquid crystal is controlled. In this horizontal alignment mode, it is not necessary to form the counter electrode 20 on the counter substrate 4.
  • the counter electrode as the common electrode is made of a transparent electrode material and is provided below the pixel electrode, like the auxiliary capacitance electrode.
  • the counter electrode as the common electrode may be provided above the pixel electrode, unlike the auxiliary capacitance electrode.
  • the slit is not formed in the pixel electrode, and a plurality of slits (for example, 2 to 4 ⁇ m width) parallel to each other are formed in the counter electrode.
  • the gate driver is formed monolithically on the active matrix substrate, and in the second and fifth embodiments, the driver chip (driver IC) is formed.
  • the configuration in which the gate driver and the data driver are arranged on the active matrix substrate has been described.
  • the active matrix substrate of the present invention is not limited to this.
  • the gate driver may be formed monolithically on the active matrix substrate.
  • the configuration in which the data bus line is provided in the pixel for each color of red (R), green (G), and blue (B) is described.
  • the active matrix substrate of the present invention is not limited to this.
  • the configuration may be such that RGB pixels are sequentially provided for one data bus line.
  • the switching element of the present invention is not limited to this.
  • other field effect transistors may be used. It can also be used.
  • the present invention provides an active matrix substrate capable of maintaining the functions of wirings and elements outside the display area and efficiently arranging these wirings and elements even when the frame area is reduced, and This is useful for the display device used.

Abstract

　アクティブマトリクス基板（５）は、ドライバからの信号を供給する実装端子（ＤＴ）と、実装端子（ＤＴ）とゲートバスライン（Ｇ）又はデータバスライン（Ｄ）とを接続する引き出し線（２２）と、複数のゲートバスライン（Ｇ）又は複数のデータバスライン（Ｄ）に共通接続される第１の共通配線（２４）と、引き出し線（２２）と第１の共通配線（２４）との間に接続された第２のスイッチング素子（２３）を備え、引き出し線（２２）はゲートバスライン（Ｇ）又はデータバスライン（Ｄ）が配置される方向に対して角度をもって配置されるファンアウト部（ＦＡ）を含み、第１の共通配線（２４）の少なくとも一部と第２のスイッチング素子（２３）の少なくとも一部はファンアウト部（ＦＡ）と実装端子（ＤＴ）との間に配置される。

Description

アクティブマトリクス基板、及びこれを用いた表示装置
　本発明は、複数のデータバスライン及び複数のゲートバスラインがマトリクス状に配列されたアクティブマトリクス基板、及びこれを用いた表示装置に関する。
　近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話、スマートフォンなどに幅広く利用されている。このような液晶表示装置では、複数のデータバスライン（信号配線又はソース配線と呼ばれることもある）及び複数のゲートバスライン（走査配線又はゲート配線と呼ばれることもある）をマトリクス状に配線するとともに、データバスラインとゲートバスラインとの交差部の近傍に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などのスイッチング素子と、このスイッチング素子に接続された画素電極を有する画素をマトリクス状に配置したアクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。
　例えば下記特許文献１に記載されているように、従来のアクティブマトリクス基板では、液晶表示装置のアクティブエリアを検査するためのスイッチング素子を、駆動ＩＣチップとの接続を可能とする接続パッド（実装端子）と、検査配線との間に配置し、検査用配線が配置された領域に対応して駆動ＩＣチップを配置することが提案されている。
　また、例えば下記特許文献２に記載されているように、別の従来のアクティブマトリクス基板では、画素アレイ部及び信号駆動回路の断線等を検査するために、信号駆動回路と駆動ＩＣとの間に検査回路を配置することが提案されている。
特開２００８－１５３６８公報 特開２００５－４９５１９号公報
　しかしながら、上記のような従来のアクティブマトリクス基板では、額縁領域（表示領域以外の領域）が縮小された場合や、高精細化に伴い配線や素子の数が増加した場合に、表示領域外における配線や素子の機能を保持して、これらの配線や素子を配置することが困難であった。
　例えば特許文献１のアクティブマトリクス基板では、高精細化に伴い、接続パッド（実装端子）の数が増加した場合や、アクティブマトリクス基板の狭額縁化に対応して、サイズが縮小されたドライバを採用した場合に、検査用配線等の配置スペースが十分に取れなくなることがあり得る。この場合、検査端子や検査配線を含む必要な検査構成を確実に配置できなくなる。例えばＲＧＢ用の３本の検査配線を、共通用の１本に削減してスペースを確保することもできるが、検査配線を１本に削減すると隣接するバスライン間の短絡を検出することができなくなり、表示領域外における配線や素子の機能を保持することができない。
　また、例えば特許文献２のアクティブマトリクス基板では、信号駆動回路と駆動ＩＣとの間であって、対向基板の内側に検査回路を配置しているため、駆動ＩＣ（ドライバ）から検査回路に向かう引き出し線のファンアウト部（例えば引き出し線がデータバスラインの配置方向に対して角度をもって配置される部分）について短絡や断線等の不良を検出することはできない。一般に、隣接するデータバスラインの間隔に対して、隣接する実装端子の間隔は狭い。そのため、データバスラインと比べて、ファンアウト部に形成された引き出し線の線幅を細く形成したり、あるいは間隔を狭く形成したりする必要があるため、短絡や断線等が生じやすい。特に、額縁領域が縮小されると、引き出し線の形成領域も縮小され、いっそう線幅を細くしたり、間隔を狭くしたりする必要がある。そのため、短絡や断線等が生じやすくなるため、表示領域外における配線や素子の機能を保持できないという問題が生じる。
　上記の課題を鑑み、本発明は、額縁領域が縮小された場合や高精細化された場合であっても、表示領域外における配線や素子の機能を保持して、これらの配線や素子を効率よく配置することのできるアクティブマトリクス基板、及びこれを用いた表示装置を提供することを目的とする。
　上記の目的を達成するために、本発明にかかるアクティブマトリクス基板は、
　基材と、
　前記基材上に設けられた複数のゲートバスラインと、
　前記ゲートバスラインと絶縁膜を介して異なる層に設けられた複数のデータバスラインと、
　前記ゲートバスラインと前記データバスラインに接続された第１のスイッチング素子と、
　前記ゲートバスライン又は前記データバスラインにドライバからの信号を供給するための実装端子と、
　前記実装端子と、前記ゲートバスライン又は前記データバスラインとを接続する複数の引き出し線と、
　前記複数の引き出し線に、それぞれ接続された複数の第２のスイッチング素子と、
　前記複数の第２のスイッチング素子のうちの少なくとも２つに共通して接続される第１の共通配線を備え、
　前記引き出し線は、前記ゲートバスライン又は前記データバスラインが配置される方向に対して角度をもって配置されるファンアウト部を含み、
　前記第１の共通配線の少なくとも一部と、前記第２のスイッチング素子の少なくとも一部は、それぞれ前記ファンアウト部と前記実装端子との間に配置されている。
　上記アクティブマトリクス基板では、共通配線の少なくとも一部と、第２のスイッチング素子の少なくとも一部は、それぞれファンアウト部と実装端子との間に配置される。これにより、額縁領域が縮小された場合や高精細化された場合であっても、実装端子から供給する信号とは別に、第1の共通配線及び第２のスイッチング素子を介して、ファンアウト部及びデータバスライン又はゲートバスラインに信号を供給することができる。例えば、アクティブマトリクス基板の製造工程において、ファンアウト部に形成された引き出し線の短絡や断線を検査したり、液晶の配向制御のための電圧印加処理を実施したりすることができる。よって、額縁領域が縮小された場合や高精細化された場合であっても、表示領域外における配線や素子の機能を保持して、これらの配線や素子を効率よく配置することのできるアクティブマトリクス基板の提供が可能となる。なお、上記ゲートバスラインとデータバスラインとの間に設けられた絶縁膜は、例えばゲートバスラインを覆うゲート絶縁膜である。
　また、上記アクティブマトリクス基板において、前記ゲートバスライン又は前記データバスラインにおける、前記実装端子が接続されていない側の端部に接続された第３のスイッチング素子と、複数の前記第３のスイッチング素子に共通して接続される第２の共通配線を備えていてもよい。
　この場合、第３のスイッチング素子及び第２の共通配線が、上記実装端子が設けられていない側に設けられているので、上記第１の共通配線の構成等の実装端子側の構成を簡略化することができ、ドライバの実装領域が小さい場合でも、第２のスイッチング素子をより容易に配置することができる。このため、実装端子側の領域がさらに縮小された場合や高精細化された場合であっても、表示領域外における配線や素子の機能を保持することができる。
　また、上記アクティブマトリクス基板において、複数の前記第２の共通配線が設けられるとともに、前記複数の各第２の共通配線には、所定数の前記第３のスイッチング素子が接続されてもよい。
　この場合、ゲートバスライン又はデータバスラインに対して、第２の共通配線を用いて、所定数毎に検査処理や電圧印加処理などの動作処理を実施することができる。
　また、上記アクティブマトリクス基板において、複数の前記第１の共通配線が設けられるとともに、前記複数の各第１の共通配線には、所定数の前記第２のスイッチング素子が接続されてもよい。
　この場合、ゲートバスライン又はデータバスラインに対して、第１の共通配線を用いて、所定数毎に検査処理や電圧印加処理などの動作処理を実施することができる。
　また、上記アクティブマトリクス基板において、隣接する２つの前記引き出し線のそれぞれに接続された２つの前記第２のスイッチング素子は、前記隣接する２つの引き出し線の間にそれぞれ配置されており、かつ、共通する制御配線を介して互いに対向して接続されていてもよい。
　この場合、額縁領域が縮小された場合であっても、複数の第２のスイッチング素子を機能を保持したまま効率よく配置することができる。
　また、上記アクティブマトリクス基板において、複数の前記引き出し線において、隣接する２本の一方の引き出し線が、前記ゲートバスラインと同じ導電層により形成され、隣接する２本の他方の引き出し線が、前記データバスラインと同じ導電層により形成されてもよい。
　この場合、隣接する引き出し線の間隔を小さくすることができ、引き出し線の形成に必要な領域を小さくすることができる。また、引き出し線の短絡や断線の発生を抑制することができる。このため、額縁領域が縮小された場合であっても、アクティブマトリクス基板の品質を高く維持することができる。
　また、上記アクティブマトリクス基板において、前記第１の共通配線が、複数設けられ、前記ゲートバスラインと同じ導電層により形成された前記引き出し線における、隣接する２本の引き出し線に、それぞれ接続された２つの前記第２のスイッチング素子は、互いに異なる前記第１の共通配線に接続されており、前記データバスラインと同じ導電層により形成された前記引き出し線に、それぞれ接続された２つの前記第２のスイッチング素子は、互いに異なる前記第１の共通配線に接続されてもよい。
　この場合、異なる導電層間において隣接する引き出し線毎、かつ、同じ導電層間において隣接する引き出し線毎に、断線・短絡の検査を行うことができるので、額縁領域が縮小された場合であっても、表示領域外における配線や素子の機能を保持することができる。
　また、上記アクティブマトリクス基板において、前記第１のスイッチング素子を覆うように設けられた、少なくとも１層の層間絶縁膜と、前記第１のスイッチング素子に接続された画素電極と、透明電極材料によって構成されるとともに、前記画素電極の上方又は下方に設けられた共通電極と、前記共通電極の上層又は下層に設けられた金属電極を備え、前記第２のスイッチング素子の少なくとも一部は、前記共通電極及び前記金属電極のうち、前記金属電極にて形成した遮光膜によって覆われていてもよい。
　この場合、スイッチング素子を遮光するため、外光の入射によるリーク電流の発生によりスイッチング素子が誤作動することを防止できる。また、第２のスイッチング素子の誤作動を防止するために、遮光性の高い樹脂やテープを用いて被覆したり、ベゼルで覆う構成にしたりすることなく、スイッチング素子を確実に遮光することができる。
　また、上記アクティブマトリクス基板において、前記第１及び第２の各スイッチング素子では、酸化物半導体が用いられてもよい。
　この場合、スイッチング素子をより高性能化・小型化できるとともに、配線を細線化できるので、額縁領域が縮小された場合であっても、表示領域外における配線や素子の機能を保持して、これらの配線や素子を配置することができる。
　また、本発明の表示装置は、上記いずれかのアクティブマトリクス基板を用いたことを特徴とするものである。
　上記のように構成された表示装置では、額縁領域が縮小された場合であっても、表示領域外における配線や素子の機能を保持して、これらの配線や素子を効率よく配置することのできるアクティブマトリクス基板が用いられているので、品質を維持しつつ表示装置の小型化を容易に図ることができる。
　本発明によれば、額縁領域が縮小された場合や高精細化された場合であっても、表示領域外における配線や素子の機能を保持して、これらの配線や素子を効率よく配置することのできるアクティブマトリクス基板、及びこれを用いた表示装置を提供することが可能となる。
図１は、本発明の第１の実施形態にかかる液晶表示装置を説明する図である。 図２は、図１に示した液晶パネルの構成を説明する図である。 図３は、図１に示したアクティブマトリクス基板の主要部を説明する図である。 図４は、データドライバの実装領域の周辺を説明する図である。 図５は、画素周辺の構成を説明する図である。 図６は、図５のＶI－ＶI線断面図である。 図７は、上記アクティブマトリクス基板の要部構成を説明する図である。 図８は、図７のアクティブマトリクス基板に示した要部構成の拡大図である。 図９は、図８のＩＸ－ＩＸ線断面図である。 図１０は、図８のＸ－Ｘ線断面図である。 図１１は、本発明の第２の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。 図１２は、本発明の第３の実施形態にかかる、上記アクティブマトリクス基板の要部構成を説明する図である。 図１３は、本発明の第４の実施形態にかかるアクティブマトリクス基板における画素周辺の構成を説明する図である。 図１４は、図１３のＸＩＶ－ＸＩＶ線断面図である。 図１５は、上記アクティブマトリクス基板の要部構成を説明する図である。 図１６は、図１５のＸＶＩ－ＸＶＩ線断面図である。 図１７は、本発明の第５の実施形態にかかるアクティブマトリクス基板の主要部を説明する図である。 図１８は、上記アクティブマトリクス基板のデータドライバの実装部側の要部構成を説明する図である。 図１９は、上記アクティブマトリクス基板のデータドライバの実装部とは反対側の要部構成を説明する図である。
　以下、本発明のアクティブマトリクス基板及び表示装置の好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　（液晶表示装置の構成例）
　図１は、本発明の第１の実施形態にかかるアクティブマトリクス基板を用いた液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３とが設けられている。
　液晶パネル２は、一対の基板を構成する対向基板４及び本発明のアクティブマトリクス基板５と、対向基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。対向基板４とアクティブマトリクス基板５との間には、後述の液晶層が挟持されている。また、対向基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材又はアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）又はＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されており、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応する対向基板４又はアクティブマトリクス基板５に貼り合わせられている。なお、偏光板６、７と液晶層との間にλ／４位相差板（４分の１波長板）を配置する場合もある。
　また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。一方、対向基板４は、一対の基板の他方の基板（対向基板）を構成するものであり、対向基板４には、カラーフィルタや対向電極などが上記液晶層との間に形成されている（図示せず）。
　また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
　尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。それ故、図１においては液晶パネル２の詳細な構造を図示せず、その説明も省略する。
　バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が挟持されている。また、対向基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
　導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
　尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
　（液晶パネル２の構成例）
　図２は、図１に示した液晶パネルの構成を説明する図である。
　図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行うパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するデータドライバ（ソースドライバ）１６及びゲートドライバ１７が設けられている。
　パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってデータドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂとを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、データドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
　データドライバ１６及びゲートドライバ１７は、アクティブマトリクス基板５上に設置されている。具体的には、データドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルとしての液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。なお、ゲートドライバ１７として、後に詳述するように、有効表示領域Ａを挟むように設けられた、２つのゲートドライバに分けられたものが用いられてもよいし、ゲートドライバ１７を、当該液晶パネル２の横方向に沿うように配置してもよい。
　また、データドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、データドライバ１６及びゲートドライバ１７には、複数のデータバスライン（ソース配線）Ｄ１～ＤＭ（Ｍは、２以上の整数、以下、"Ｄ"にて総称する。）及び複数のゲートバスライン（ゲート配線）Ｇ１～ＧＮ（Ｎは、２以上の整数、以下、"Ｇ"にて総称する。）がそれぞれ接続されている。これらのデータバスラインＤ及びゲートバスラインＧは、アクティブマトリクス基板５に含まれた透明なガラス材又は透明な合成樹脂製の後述の基材上で互いに交差するように、マトリクス状に配列されている。すなわち、データバスラインＤは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲートバスラインＧは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
　また、これらのデータバスラインＤと、ゲートバスラインＧとの交差部の近傍には、第１のスイッチング素子としての第１の薄膜トランジスタ１８と、第１の薄膜トランジスタ１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、対向電極２０が液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、第１の薄膜トランジスタ１８、及び画素電極１９が画素単位に設けられている。
　また、アクティブマトリクス基板５では、データバスラインＤと、ゲートバスラインＧとによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲートバスラインＧ１～ＧＮに平行に順次配設されている。さらに、これらのＲＧＢの画素は、対向基板４側に設けられた上記カラーフィルタ層により、対応する色の表示を行えるようになっている。
　また、アクティブマトリクス基板５では、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲートバスラインＧ１～ＧＮに対して、対応する第１の薄膜トランジスタ１８のゲート電極をオン状態にする走査信号（ゲート信号）を順次出力する。また、データドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するデータバスラインＤ１～ＤＭに出力する。
　（アクティブマトリクス基板の構成例）
　図３は、図１に示したアクティブマトリクス基板の主要部を説明する図である。また、図４は、上記アクティブマトリクス基板５におけるドライバ実装領域Ｂ（図３）の周辺を説明する図である。
　図３に示すように、アクティブマトリクス基板５では、対向基板４に覆われる部分（対向領域）において、複数のデータバスラインＤ及び複数のゲートバスラインＧがマトリクス状に配列されている。また、図３に一点鎖線にて示すように、上記有効表示領域Ａが設けられている。
　有効表示領域Ａにおいては、ゲート層に複数のゲートバスラインＧが形成され、ゲートバスラインＧを覆うようにゲート絶縁膜（図示せず）が設けられ、ゲート絶縁膜上すなわちソース層に複数のデータバスラインＤが形成される。本実施形態では、データバスラインＤ及びゲートバスラインＧは、それぞれ有効表示領域Ａ内に設けられている配線をいう。
　なお、ソース層に形成されているバスラインと、ゲート層に形成されているバスラインとが接続されるポイントは、図３において黒丸で表している。また、ゲートバスラインＧとデータバスラインＤの位置は反対であってもよい。例えば、Ｇで示すバスライン（紙面横方向のバスライン）がデータバスラインで、Ｄで示すバスライン（紙面縦方向のバスライン）がゲートバスラインであってもよい。なお、この構成の場合、Ｇで示すデータバスライン（紙面横方向のバスライン）には、後述する図１７のようにドライバチップ（ドライバＩＣ）からなるデータドライバが接続される。
　アクティブマトリクス基板５において、対向領域には有効表示領域Ａが含まれ、対向基板４に覆われない部分（非対向領域）にはドライバ実装領域Ｂや各種信号の実装端子が含まれる。
　有効表示領域Ａにおける配線へ信号を入力するための端子は、有効表示領域Ａの外側であって、有効表示領域Ａを囲む側面のうちの少なくとも一方の側面に設けられる。図３に示す例では、ドライバ実装領域Ｂが配置される側に、複数の実装端子が配置されている。実装端子に接続された引き出し線は、有効表示領域Ａの辺のうちいずれかの側から、有効表示領域Ａ内の配線へ接続される。本実施形態においては、有効表示領域Ａの内側のデータバスラインＤ又はゲートバスラインＧに接続されており有効表示領域Ａの内側にある配線を、データバスライン引き出し線またはゲートバスライン引き出し線とする。
　有効表示領域Ａの外側においては、データバスライン引き出し線２２がデータバスラインＤへ接続される。データバスライン引き出し線２２を介して、各画素を駆動するためのデータ信号（電圧）がデータバスラインＤへ入力（印加）される。
　データバスライン引き出し線２２は、複数の実装端子の側から複数のデータバスラインＤ側に向けて引き出されたファンアウト部ＦＡを含む。本実施形態において、ファンアウト部ＦＡは、例えば、図３において、データバスラインＤと実装端子とを接続する複数の引き出し線が、データバスラインＤの配置方向（すなわちデータバスラインＤの延びる方向）に対して角度をもって配置されている部分である。なお、ファンアウト部ＦＡの複数の引き出し線は、各引き出し線の間隔がデータバスラインＤ側に向かうにつれて大きくなるように配置されてもよいし、各引き出し線が平行になるように配置されていてもよい。また、ファンアウト部ＦＡにおける引き出し線の形状は、直線形状に限定されず、例えば曲線形状又は折れ線形状であってもよい。
　有効表示領域Ａの外側において、ソース層に形成されたデータバスラインＤの約半数は、ゲート層に形成されたデータバスライン引き出し線２２に繋ぎ替えられる。また、対向領域と非対向領域との境界付近において、ゲート層のデータバスライン引き出し線２２はゲート層からソース層に繋ぎ替えられる。例えば図３に示すように、対向領域の外側において、ゲート層のデータバスライン引き出し線２２はゲート層からソース層に繋ぎ替えられる。これにより、データバスライン引き出し線２２は、全てがソース層に形成された状態で実装端子ＤＴと接続される。
　図３に示す例では、ファンアウト部ＦＡにおいて、データバスライン引き出し線２２は、隣り合う線が異なる層に形成されるよう構成されている。具体的には、ソース層に形成される線と、ゲート層に形成される線とが交互に並ぶよう複数のデータバスライン引き出し線２２がそれぞれ配置される。これにより、ファンアウト部ＦＡにおいてデータバスライン引き出し線２２が占める領域を抑えることができる。
　一方、本実施形態においては、ドライバ実装領域Ｂは、図２に示したデータドライバ１６が実装される領域である。また、データドライバ１６は、配線２８ｂを介してＦＰＣ（図示しない）のＦＰＣ接続端子２８ｃに接続されており、画像処理部１５ａからの指示信号がＦＰＣを経て入力されるようになっている。なお、ドライバ実装領域Ｂに、図２に示したゲートドライバ１７が実装されてもよい。なお、ドライバ実装領域Ｂには、ドライバそのものでなく、ドライバを搭載したＦＰＣ基板が接続されてもよい。この場合、ＦＰＣ接続端子２８ｃ、ＦＰＣ端子引き出し線２８ｂ及びドライバ駆動入力端子２８ａは不要である。
　ゲートドライバ１７ａ、１７ｂは、アクティブマトリクス基板５の基材（図示しない）上で、有効表示領域Ａを挟むように、モノリシックに形成されている。これらのゲートドライバ１７ａ、１７ｂには、複数のゲートバスラインＧが交互となるように接続されている。つまり、複数のゲートバスラインＧにおいて、左側端部のみがゲートドライバ１７ａに接続されたゲートバスラインＧと、右側端部のみがゲートドライバ１７ｂに接続されたゲートバスラインＧとが交互に配置される。この場合、ゲートドライバ１７ａ、１７ｂの領域を小さくすることができる。このため、上記構成は、例えば比較的画面が小さいスマートフォンや携帯ゲーム機等に適している。
　なお、複数のゲートバスラインＧの全てにおいて、左側端部をゲートドライバ１７ａに接続し、右側端部をゲートドライバ１７ｂに接続してもよい。この場合、ゲート信号の遅延による表示不良（フリッカ）を低減することができる。このため、上記構成は、例えば比較的画面が大きいタブレットＰＣやノートＰＣ、テレビ等に適している。
　また、これらのゲートドライバ１７ａ、１７ｂは、配線２１ａをそれぞれ介してＦＰＣのＦＰＣ接続端子２１ｂに接続されており、画像処理部１５ａ（図２）からの指示信号がＦＰＣを経て入力されるようになっている。なお、ゲートドライバ１７は、有効表示領域Ａに対して一方側にのみ設けられてもよい。また、ＩＣからなるゲートドライバ１７ａ、１７ｂを基材上に実装する構成でもよい。
　また、アクティブマトリクス基板５の上記基材上には、画素Ｐ毎に所定の補助容量を発生するための補助容量電極ＣＳが設けられており、この補助容量電極ＣＳは、補助容量電極駆動用信号配線ＣＳ１を介して補助容量電極駆動用信号端子ＣＳ２に接続されている。そして、この補助容量電極駆動用信号端子ＣＳ２には、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっており、補助容量電極ＣＳに対して、電圧が供給されるように構成されている。また、補助容量電極ＣＳは、共通電極を構成するものであり、透明電極材料によって構成されるとともに、画素電極１９の下方に設けられている。
　図４に示すように、本実施形態のアクティブマトリクス基板５では、例えばＲＧＢの色毎に第１の共通配線２４が、データバスライン引き出し線２２に対して直交する方向に設けられている。これらの第１の共通配線２４を用いれば、アクティブマトリクス基板５の製造過程の際に、接続されたデータバスラインＤ及びデータバスライン引き出し線２２についての断線又は短絡の検査や、静電対策などを行うことができる。
　第１の共通配線２４には、ＲＧＢの各色に対応するデータバスライン引き出し線２２が、第２のスイッチング素子である第２の薄膜トランジスタ２３を介して所定数接続される。また、第１の共通配線２４には、例えば検査信号を入力するための信号端子２５ａ（図３）がそれぞれ接続される。複数の各データバスラインＤに対する検査処理での検査信号や電圧印加処理での電圧は、端子２５ａまたは入力端子２５ｃから入力されるようになっている。また、液晶表示装置１の最終製品では、入力端子２５ｃは、上記ＦＰＣ８を介してグランド接続することができる。
　第２の薄膜トランジスタ２３は、データバスラインＤ及びデータバスライン引き出し線２２と第１の共通配線２４との接続を制御するスイッチング素子の一例である。第２の薄膜トランジスタ２３は、それぞれ、信号端子２５ａからデータバスライン引き出し線２２への信号入力のＯＮ／ＯＦＦを切り替えることができる。ＯＮ／ＯＦＦの切り替え制御を行うために、第２の薄膜トランジスタ２３に制御信号を入力するための制御線２６と、この制御線２６に接続される制御信号端子２７ａ（図３）が設けられている。
　これらの各第２の薄膜トランジスタ２３、第１の共通配線２４、及び制御線２６等は、例えば複数の各データバスラインＤに対する検査処理や静電対策、又は上記液晶層の液晶分子の配向処理の際に行われる電圧印加処理などの所定の動作処理に用いられる。これにより、実装端子ＤＴからのドライバ信号とは別の系統での信号入力が可能となる。
　また、アクティブマトリクス基板５では、ドライバ実装領域Ｂにデータドライバ１６が実装される。すなわち、実装端子ＤＴは、データドライバ１６に設けられた出力電極（バンプ／図示せず）に接続され、各データバスラインＤに指示信号（駆動信号）が出力されるようになっている。また、ドライバ駆動入力端子２８ａには、データドライバ１６に設けられた入力電極（図示せず）が接続されるようになっており、画像処理部１５ａ（図２）からの指示信号がＦＰＣのＦＰＣ接続端子２８ｃ、ＦＰＣ端子引き出し線２８ｂ及びドライバ駆動入力端子２８ａを介してデータドライバ１６に入力されるように構成されている。
　本例では、図３に示すように、ドライバ実装領域Ｂに対して上側（図３の紙面上側）に、点灯検査に用いることのできる第２の薄膜トランジスタ２３を設けており、ドライバ実装領域Ｂの左右側及び下側に検査構成を配置していないため、共通電極信号線を配置するための領域を増やすことができる。このため、共通電極信号線の横幅を太くすることができ、配線抵抗を低く抑えることができる。共通電極信号線の低抵抗化により、共通電極に入力される信号（共通信号又は対向信号）の遅延を抑制でき、シャドーイング等の表示不良を低減することが可能となる。
　（画素周辺の構成例）
　図５は、上記アクティブマトリクス基板における画素周辺の構成を説明する図である。図６は、図５のＶＩ－ＶＩ線断面図である。この画素は、例えばＣＰＡ（Continuous Pinwheel Alignment）モードと呼ばれる垂直配向モードで動作することができる。
　図５に示すように、ゲートバスラインＧとデータバスラインＤとが直交することによって区画された領域により画素が構成されており、各画素におけるゲートバスラインＧ上付近に第１の薄膜トランジスタ１８（第１のスイッチング素子の一例）が形成される。具体的には、図５及び図６に示すように、第１の薄膜トランジスタ１８は、ゲートバスラインＧから延長されたゲート電極１８ｇと、ゲート電極１８ｇ上に形成されたゲート絶縁膜２９と、ゲート絶縁膜２９上に形成された半導体層１８ｈ及びチャネル保護層３０と、半導体層１８ｈ及びチャネル保護層３０の上に形成されたドレイン電極１８ｄと、ドレイン電極１８ｄ上に形成された層間絶縁膜３１と、データバスラインＤから延長されたソース電極１８ｓとを含む。
　ゲートバスラインＧ及びゲート電極１８ｇには、互いに積層された複数構造の金属膜、例えば銅膜及びチタン膜、銅膜及びモリブデン膜、あるいは銅膜及びモリブデン合金膜等の２層構造の金属膜、又はアルミニウム膜、チタン膜、及びアルミニウム膜、あるいはモリブデン膜、アルミニウム膜、及びモリブデン膜等の３層構造の金属膜が用いられている。また、モリブデン膜、アルミニウム膜やクロム膜または、これらの合金膜を単層で用いる場合もある。
　ゲート絶縁膜２９には、例えば窒化シリコン（ＳｉＮｘ）、又は窒化シリコン（ＳｉＮｘ）と酸化シリコン（ＳｉＯ2）との積層膜が用いられている。
　また、半導体層１８ｈには、例えば酸化物半導体が用いられている。さらに、この酸化物半導体としては、Ｉｎ、Ｇａ及びＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体が好適に用いられる。ただし、Ｉｎ、Ｇ及びＺｎの割合は上記に限定されず適宜選択されてよい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体膜の代わりに、他の酸化物半導体膜を用いることもできる。
　例えば、半導体層１８ｈは、ＩｎＧａＯ３（ＺｎＯ）膜、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、又は、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）、酸化カドミウム（ＣｄＯ）などから形成されていてよい。また、１族元素、１３族元素、１４族元素、１５族元素又は１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯを用いて形成されていてもよい。ＺｎＯには不純物元素が添加されていなくてもよい。また、ＺｎＯは、非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態であってもよい。
　アモルファスＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体は、低温で製造でき、また、高い移動度を実現できるという利点を有する。ただし、アモルファスＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体に代えて、結晶性を有するＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体を用いても良い。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層を有する薄膜トランジスタは、例えば、特開２０１２－１２３４７５号公報に記載されている。
　尚、上記の説明以外に、例えばアモルファスシリコン、ポリシリコン、又は微結晶シリコンを用いて、半導体層１８ｈを構成してもよい。
　また、チャネル保護層３０には、例えば酸化シリコン（ＳｉＯ2）が用いられている。尚、このチャネル保護層３０は、必須の構成ではなく、その設置を省略することもできる。データバスラインＤ、ソース電極１８ｓ、及びドレイン電極１８ｄには、例えば銅膜及びチタン膜、銅膜及びモリブデン膜、あるいは銅膜及びモリブデン合金膜等の２層構造の金属膜、又はアルミニウム膜、チタン膜、及びアルミニウム膜、あるいはモリブデン膜、アルミニウム膜、及びモリブデン膜等の３層構造の金属膜が用いられている。また、モリブデン膜やクロム膜または、これらの合金膜を単層で用いる場合もある。
　また、図６に示す通り、第１の薄膜トランジスタ１８を覆うように層間絶縁膜３２が形成されており、層間絶縁膜３２の上には、さらに補助容量電極ＣＳ、層間絶縁膜３３、及び画素電極１９が順次積層されている。
　層間絶縁膜３１には、例えば窒化シリコン（ＳｉＮｘ）が用いられている。また、層間絶縁膜３２には、例えば感光性有機膜が用いられている。補助容量電極ＣＳには、例えばＩＴＯやＩＺＯなどの透明電極材料が用いられている。層間絶縁膜３３には、例えば窒化シリコン（ＳｉＮｘ）が用いられている。補助容量電極ＣＳが、この層間絶縁膜３３を介して、後述の画素電極１９と重ねられることにより、画素Ｐ毎に補助容量が形成される。画素電極１９が、層間絶縁膜３３上に形成されている。この画素電極１９には、例えばＩＴＯやＩＺＯなどの透明電極材料が用いられている。
　さらに、図５に示すように、データバスラインＤ、ゲートバスラインＧ、及び第１の薄膜トランジスタ１８を覆うようにブラックマトリクス膜ＢＭが配置され、各画素Ｐにおいて開口部が画素電極１９上に形成されている。これらのブラックマトリクス膜ＢＭは、アクティブマトリクス基板５と対向基板４に貼り合わせズレが生じた際の混色対策として、または、第１の薄膜トランジスタ１８のチャネル部の遮光として、または、コンタクトホールＨ１での液晶の配向乱れによる表示品位低下対策として、設けられている。
　また、図６に示すように、層間絶縁膜３２にはコンタクトホールＨ１が形成されている。これにより、画素電極１９は、コンタクトホールＨ１を介してドレイン電極１８ｄと電気的に接続される。
　本例では、ＣＰＡモードと呼ばれる垂直配向モードで動作するため、誘電率異方性が負である液晶（例えばネマティック液晶）をアクティブマトリクス基板５と対向基板４との間に狭持している（図示しない）。また、図５に示す通り、液晶の配向を応答性よく均一に制御するために、上記対向電極２０と垂直配向膜上の間に配向制御突起ＣＴが形成される。配向制御突起ＣＴは、例えばアクリル樹脂等によって平面形状が八角形となるように形成されている。なお、配向制御突起ＣＴの平面形状はこれに限定されず、例えば円形や六角形であってもよい。また、上記の説明以外に、配向制御突起ＣＴに代えて、配向制御用の構造物として、対向電極２０に切欠きを画素Ｐ毎に設けてもよい。
　例えば、ＣＰＡモードの画素Ｐでは、当該画素Ｐの略中央部分に、上記配向制御突起ＣＴを中心として、液晶の配向方向を１画素内で連続的に異ならせるようになっている。つまり、配向制御突起ＣＴは、画素Ｐの略中央部分に設けられているので、電圧印加時において、液晶層の液晶分子が配向制御突起ＣＴの周りに、すなわち、画素中央部分の周りに放射状に配向する。このようにして、配向制御突起ＣＴを用いることによって、電圧印加時に画素Ｐ内の液晶分子を放射状に配向させることができるので、視野角特性を向上させることができる。
　また、本実施形態の画素Ｐには、ＰＳＡ（Polymer Sustained Alignment）技術が適用されている。このＰＳＡ技術は、電圧無印加時の液晶分子の配向方向を規制するために、電圧無印加時の液晶にプレチルトを与える配向維持層（Alignment Sustaining Layer）を形成する技術である。この配向維持層は、液晶セルを形成した後、液晶材料に予め混合しておいた光重合性モノマー（又はオリゴマー）を典型的には液晶層に電圧を印加した状態で光重合することによってポリマー層として形成される。配向維持層によって、電圧無印加時の液晶に、アクティブマトリクス基板５の基板面に垂直な方向から若干（例えば２°～３°）傾いた方向のプレチルト角と、配向方位とを維持（記憶）させることができる。これにより、電圧印加時における液晶配向の応答速度を向上させることができる。また、液晶パネル２の表面を指押しした際の配向の戻りを速くすることができる。すなわち、ＣＰＡモードの画素Ｐに対して、ＰＳＡ技術を組み合わせて実施することにより、応答速度向上や、指押し時の戻りの早さ向上の効果を得ることができる。
　また、このＰＳＡ技術を実施するための電圧印加は、上述の端子２５ａまたは上述の入力端子２５ｃを用いて行うことができる。例えば、電圧が、（入力端子２５ｃ、配線２５ｂ、）端子２５ａ、第１の共通配線２４、接続配線３５、第２の薄膜トランジスタ２３、上記実装端子、及びデータバスライン引き出し線２２を介して、全てのデータバスラインＤに供給される。さらに、ゲートドライバ駆動用信号端子２１ｂに所定の信号入力することで、ゲートドライバ１７ａ、１７ｂを駆動し、ゲートバスラインＧに第１の薄膜トランジスタ１８をオンする電圧を供給する。これにより、第１の薄膜トランジスタ１８を介して、上記データバスラインＤに供給された電圧が、液晶層に供給されて、配向維持層が形成される。
　（アクティブマトリクス基板５の要部構成例）
　図７は、上記アクティブマトリクス基板の要部構成を説明する図である。図８は、図７のアクティブマトリクス基板に示した要部構成の拡大図である。図９は、図８のＩＸ－ＩＸ線断面図である。図１０は、図８のＸ－Ｘ線断面図である。
　図７及び図８に示すように、本実施形態のアクティブマトリクス基板５では、図の左右方向に沿って、例えばＲＧＢの色にそれぞれ対応したデータバスライン引き出し線２２ｒ、２２ｇ及び２２ｂが順次配列されている。
　また、データバスライン引き出し線２２ｒ、２２ｇ及び２２ｂは、実装端子ＤＴｒ、ＤＴｇ及びＤＴｂにそれぞれ接続されている。図７に示すように、実装端子ＤＴｒ、ＤＴｇ及びＤＴｂは、隣接する他の実装端子ＤＴに対して位置をずらして２段千鳥状に配置されている。これにより、複数の実装端子ＤＴを効率よく配置することができ、近接する２つの実装端子ＤＴの付近において短絡が発生する確率を低減することができる。
　図７及び図８においては、ファンアウト部ＦＡから連続する複数のデータバスライン引き出し線２２ｒ、２２ｇ及び２２ｂのうち、隣接する２本の一方のデータバスライン引き出し線２２が、ゲートバスラインＧと同じ導電層により形成され、隣接する２本の他方のデータバスライン引き出し線２２が、データバスラインＤと同じ導電層で形成されている。具体的には、繋ぎ替え部７０よりも上側（紙面上側）において、隣接する２本の一方のデータバスライン引き出し線２２が、基材５ａ（図６）上のゲート層（第１導電層）に形成され、隣接する２本の他方のデータバスライン引き出し線２２が、このゲート層を覆うゲート絶縁膜の上のソース層（第２導電層）に形成されている。
　上記ゲート層は、図６に示したゲート電極１８ｇと同一の金属材料（単層又は積層された複数種類の金属材料）及び同じ製造工程によって基材５ａ（図６）上に形成することができる。一方、上記ソース層は、図６に示したソース電極１８ｓ及びドレイン電極１８ｄと同一の金属材料（単層又は積層された複数種類の金属材料）及び同じ製造工程によって基材５ａの上方に形成することができる。
　また、アクティブマトリクス基板５において、ゲート層（ゲートバスラインＧと同じ導電層）に形成されたデータバスライン引き出し線２２ｒ、２２ｇ及び２２ｂは、繋ぎ替え部７０においてゲート層からソース層（データバスラインＤと同じ導電層）に繋ぎ替えられる。繋ぎ替え部７０は、ファンアウト部ＦＡと第２の薄膜トランジスタ２３との間に配置される。
　（繋ぎ替え部７０の構成例）
　図９は、図８のＩＸ－ＩＸ線断面図であり、基板上のゲート層に形成されるデータバスライン引き出し線２２ｇにおける繋ぎ替え部７０の周辺における構成例を示す。
　図９では、基材５ａ上にゲート層のデータバスライン引き出し線２２ｇ（１）が形成され、データバスライン引き出し線２２ｇ（１）を覆うように基材５ａ上にさらにゲート絶縁膜２９とチャネル保護層３０が形成される。ゲート絶縁膜２９とチャネル保護層３０上にデータバスライン引き出し線２２ｇ（２）が形成される。データバスライン引き出し線２２ｇ（１）とデータバスライン引き出し線２２ｇ（２）とが重なる箇所では、ゲート絶縁膜２９とチャネル保護層３０を介さずにデータバスライン引き出し線２２ｇ（１）とデータバスライン引き出し線２２ｇ（２）とが接触する接触部６２が設けられる。ゲート絶縁膜２９、チャネル保護層３０及びデータバスライン引き出し線２２ｇ（２）の上には、これらを覆うように、さらに層間絶縁膜３１が形成される。層間絶縁膜３１の上にさらに層間絶縁膜３３が形成される。なお、層間絶縁膜３１と層間絶縁膜３３の間に、層間絶縁膜（感光性有機膜）３２が形成される場合もある。
　データバスライン引き出し線２２ｇ（１）とデータバスライン引き出し線２２ｇ（２）は、繋ぎ替え部７０において層の厚み方向に重なるよう形成される。これらが重なる領域の一部でゲート絶縁膜２９とチャネル保護層３０が除かれて、データバスライン引き出し線２２ｇ（１）がデータバスライン引き出し線２２ｇ（２）に接している。データバスライン引き出し線２２ｇ（１）がデータバスライン引き出し線２２ｇ（２）に接する接触部６２において、ゲート層のデータバスライン引き出し線２２ｇ（１）で形成された配線は、ソース層のデータバスライン引き出し線２２ｇ（２）に繋ぎ替えられる。
　なお、図９において説明した上記データバスライン引き出し線２２ｇと同様に、ゲート層に形成されたデータバスライン引き出し線２２ｒ及び２２ｂについても、繋ぎ替え部７０を介して、ゲート層からソース層に繋ぎ替えられる。
　また、図８に示すように、データバスライン引き出し線２２は、繋ぎ替え部７０において線幅が他の部分より太くなっている。これにより、繋ぎ替え部７０における接触不良等の不具合発生率を抑えることができる。例えば、データバスライン引き出し線２２ｒ、２２ｇ、及び２２ｂの各幅寸法を３μｍとした場合、繋ぎ替え部７０の面積は例えば１９μｍ×１９μｍとすることができる。
　さらに、データバスライン引き出し線２２の繋ぎ替え部７０において線幅が太くなっている部分に対応して、左右の隣接する２つのデータバスライン引き出し線２２（例えば、繋ぎ替え部７０におけるデータバスライン引き出し線２２ｇの左右のデータバスライン引き出し線２２ｒ及び２２ｂ）の配線の間隔が広くなっている。このように、繋ぎ替え部７０の配線の線幅に応じて、隣接する両側の配線の間隔を広げることで、複数の配線が集中する領域でも、効率よく配線を配置することができる。
　さらに、繋ぎ替え部７０は、データバスライン引き出し線２２を介して隣接する他の繋ぎ替え部７０に対して、配線の延びる方向に位置をずらして千鳥状に配置されている。これにより、複数の繋ぎ替え部７０を効率よく配置することができ、近接する２つの繋ぎ替え部７０の付近において短絡が発生する確率を低減することができる。
　このように、ファンアウト部ＦＡと第２の薄膜トランジスタ２３（第２のスイッチング素子の一例）との間に繋ぎ替え部７０を設けてゲート層に形成されたデータバスライン引き出し線２２をゲート層からソース層へ繋ぎ替えることにより、ファンアウト部ＦＡにおいてゲート層とソース層に分離した状態のデータバスライン引き出し線２２を長く確保することができる。このため、隣接するデータバスライン引き出し線２２同士が短絡する確率を低減することができる。
　（第２の薄膜トランジスタ２３（第２のスイッチング素子）の構成例）
　また、図７及び図８に示すように、本実施形態のアクティブマトリクス基板５では、データバスライン引き出し線２２ｒ、２２ｇ、及び２２ｂは、ゲート層（第１導電層）に形成された制御線２６の分岐配線２６ａ又は２６ｂにそれぞれ接続されている。また、各データバスライン引き出し線２２は、第２の薄膜トランジスタ２３をそれぞれ介して、ゲート層（第１導電層）に形成された第１の共通配線２４にそれぞれ接続されている。具体的には、データバスライン引き出し線２２ｒ、２２ｇ、及び２２ｂは、接続配線３５ｒ、３５ｇ、及び３５ｂに接続された端子コンタクトホールＨ３ｒ、Ｈ３ｇ、及びＨ３ｂをそれぞれ介して、第１の共通配線２４ｒ、２４ｇ、及び２４ｂにそれぞれ接続されている。
　図１０は、図８のＸ－Ｘ線断面の一例を示す図である。図１０に例示するように、例えば第２の薄膜トランジスタ２３ｂの近傍では、アクティブマトリクス基板５の基材５ａ上に、制御線２６の分岐配線２６ａと、制御線２６の分岐配線２６ａを覆うように形成されたゲート絶縁膜２９とが設けられている。なお、制御線２６の分岐配線２６ａにより、第２の薄膜トランジスタ２３ｂのゲート層２３ｂｇが形成される。
　さらに、ゲート絶縁膜２９の上方には、第２の薄膜トランジスタ２３ｂの半導体層２３ｂｈ、チャネル保護層３０、データバスライン引き出し線２２ｂ、第１の共通配線２４ｂに端子コンタクトホールＨ３ｂを介して接続された接続配線３５ｂ、層間絶縁膜３１、層間絶縁膜３３が順次積層されている。例えば半導体層２３ｂｈは、従来のアモルファスシリコンの半導体層であってもよいし、高速移動が可能な酸化物半導体層であってもよい。なお、層間絶縁膜３１と層間絶縁膜３３の間に、層間絶縁膜（感光性有機膜）３２が形成されていてもよい。
　また、データバスライン引き出し線２２ｂにより、第２の薄膜トランジスタ２３ｂのドレイン電極２３ｂｄが形成される。また、接続配線３５ｂにより、第２の薄膜トランジスタ２３ｂのソース電極２３ｂｓが形成される。
　なお、第２の薄膜トランジスタ２３ｇの構成例は、上述の第２の薄膜トランジスタ２３ｂと基本的に同様である。具体的には、第２の薄膜トランジスタ２３ｇでは、制御線２６ｂによりゲート電極２３ｇｇが形成され、データバスライン引き出し線２２ｇによりドレイン電極２３ｇｄが形成され、第１の共通配線２４ｇに端子コンタクトホールＨ３ｇを介して接続された接続配線３５ｇによりソース電極２３ｇｓが形成される。
　また、第２の薄膜トランジスタ２３ｒの構成例は、上述の第２の薄膜トランジスタ２３ｂにおけるドレイン電極２３ｂｄとソース電極２３ｂｓの位置を入れ替えた構成となる。具体的には、第２の薄膜トランジスタ２３ｒでは、制御線２６の分岐配線２６ｂによりゲート電極２３ｒｇが形成され、データバスライン引き出し線２２ｒによりドレイン電極２３ｒｄが形成され、第１の共通配線２４ｒに端子コンタクトホールＨ３ｒを介して接続配線３５ｒによりソース電極２３ｒｓが形成される。
　このように、第２の薄膜トランジスタ２３ｇと第２の薄膜トランジスタ２３ｒは、データバスライン引き出し線２２ｒとデータバスライン引き出し線２２ｇとの間において、互いに共通する制御線２６の分岐配線２６ｂに互いに対向する位置に接続されている。この分岐配線２６ｂは、データバスライン引き出し線２２ｒ及びデータバスライン引き出し線２２ｇに直交している。このため、複数の第２の薄膜トランジスタ２３を効率よく配置することができる。
　図７及び図８に示すように、例えばデータバスライン引き出し線２２ｒは、第１の共通配線２４ｂ、制御線２６の分岐配線２６ａ、第１の共通配線２４ｇ、制御線２６の分岐配線２６ｂ、及び第１の共通配線２４ｒと交差する部分には、幅寸法が細く形成された幅細部２２ｒａ、２２ｒｂ、２２ｒｃ、２２ｒｄ、及び２２ｒｅがそれぞれ設けられている。
　このように、幅細部２２ｒａ、２２ｒｂ、２２ｒｃ、２２ｒｄ、及び２２ｒｅを設けることにより、データバスライン引き出し線２２ｒと、第１の共通配線２４ｂ、制御線２６の分岐配線２６ａ、第１の共通配線２４ｇ、制御線２６の分岐配線２６ｂ、及び第１の共通配線２４ｒとの各交差面積を抑制することができる。この結果、本実施形態のアクティブマトリクス基板５では、データバスラインＤでの信号遅延を抑制でき、データドライバ１６のチップ実装後（すなわち、液晶表示装置１の最終製品）の表示品位の低下を防ぐことができる。また、検査時において、制御線２６に対する検査用制御信号の遅延を抑制することができるため、検査表示を行ったときに、表示ムラを容易に少なくすることができ、不良の誤検出を抑えることができる。
　また、上記の説明以外に、例えば第１の共通配線２４ｂ、制御線２６の分岐配線２６ａ、第１の共通配線２４ｇ、制御線２６の分岐配線２６ｂ、又は第１の共通配線２４ｒの各幅寸法を小さくして、対応するデータバスライン引き出し線２２ｒとの交差面積を小さくする構成でもよい。
　また、特に最終製品の段階においては、例えば第２の薄膜トランジスタ２３（第２のスイッチング素子）をオフ状態にするような信号を、ＦＰＣ接続端子２７ｃを介して制御線２６に入力しておくことが好ましい。これにより、第２の薄膜トランジスタ２３を確実にオフ状態にすることができ、最終製品の表示品位の低下（例えばシャドーイング）を防止することができる。
　（第１の実施形態のまとめ）
　以上のように構成された本実施形態のアクティブマトリクス基板５では、第１の共通配線２４ｒ、２４ｇ、及び２４ｂと、第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂは、それぞれファンアウト部ＦＡと実装端子ＤＴｒ、ＤＴｇ、及びＤＴｂとの間に配置されている。これにより、本実施形態では、上記従来例と異なり、額縁領域が縮小された場合や高精細化された場合であっても、第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂ等を用いて、ファンアウト部ＦＡに形成されたデータバスライン引き出し線２２の短絡や断線を検出することができる。
　また、本実施形態では、複数の第１の共通配線２４ｒ、２４ｇ、及び２４ｂが設けられるとともに、複数の各共通配線には、所定数の第２の薄膜トランジスタ２３ａを介して、所定数のゲートバスラインＧ又は所定数のデータバスラインＤが接続されている。これにより、複数の第１の共通配線２４ｒ、２４ｇ、及び２４ｂを用いてＲＧＢの各色の単色表示ができるため、データバスラインＤの短絡を検出しやすくなる。このため、額縁領域が縮小された場合や高精細化された場合であっても、精度の高い点灯検査を行うことができる。
　また、本実施形態では、複数のデータバスライン引き出し線２２において、隣接する２本の一方のデータバスライン引き出し線２２が、ゲートバスラインＧと同じ導電層（第１導電層）により形成され、隣接する２本の他方のデータバスライン引き出し線２２が、データバスラインＤと同じ導電層（第２導電層）で形成されている。このため、隣接するデータバスライン引き出し線２２の間隔を小さくすることができ、データバスライン引き出し線２２の形成に必要な領域を小さくすることができる。よって、額縁領域が縮小された場合や高精細化された場合であっても、アクティブマトリクス基板５の品質を高く維持することができる。
　また、本実施形態では、ゲートバスラインＧと同じ導電層（第１導電層）により形成されたデータバスライン引き出し線２２及びデータバスラインＤと同じ導電層（第２導電層）により形成されたデータバスライン引き出し線２２の各々において、隣接する２本の引き出し線は、互いに異なるように設けられた、２本の一方及び他方の第１の共通配線２４にそれぞれ接続されている。このため、異なる導電層間（第１導電層と第２導電層間）において隣接するデータバスライン引き出し線２２毎、及び同じ導電層間（第１導電層同士間又は第２導電層同士間）において隣接するデータバスライン引き出し線２２毎に、断線・短絡の検査を行うことができるので、検査精度を高く維持することができる。
　また、本実施形態では、第１の薄膜トランジスタ１８（第１のスイッチング素子）又は第２の薄膜トランジスタ２３（第２のスイッチング素子）における半導体層１８ｈ又は半導体層２３ｂｈ等に、酸化物半導体層を用いている。この場合、薄膜トランジスタをより小型化できるとともに配線を細線化できるので、額縁領域が縮小された場合であっても、効率よく配線や素子を配置することができる。
　なお、本実施形態における第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂ（第２のスイッチング素子）は、対向基板やドライバチップに覆われない場合があるため、外光が入射してリーク電流が発生し、第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂが誤作動する場合があり得る。これを防止するため、実際の製品においては、第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂを、遮光性の高い樹脂やテープ等で被覆するか、ベゼルで覆う等する構成を採用することが好ましい。
　特に、偏光紫外線照射等により液晶のプレチルト角や初期配向の方向を制御する場合があり、このような紫外線による第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂ（第２のスイッチング素子）の誤作動を防止するために、第２の薄膜トランジスタ２３ｒ、２３ｇ、及び２３ｂを事前に遮光しておくことが好ましい。
　なお、本実施形態では、ゲートバスラインＧの上にゲート絶縁膜２９を介してデータバスラインＤが設けられていたが、逆に、データバスラインＤの上に絶縁膜を介してゲートバスラインＧが設けられてもよい。
　［第２の実施形態］
　図１１は、本発明の第２の実施形態にかかる、上記アクティブマトリクス基板の要部構成を説明する図である。
　図１１において、本実施形態と上記第１の実施形態との主な相違点は、ゲートドライバの実装部において、実装端子、第２の薄膜トランジスタ、及び第１の共通配線を設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　図１１において、本実施形態のアクティブマトリクス基板５では、モノリシックにより構成されたゲートドライバ１７ａ、１７ｂに代えて、ドライバチップにより構成されたゲートドライバ（図示せず）が用いられており、このゲートドライバは、実装端子ＤＴ１及びＤＴ２に実装されるようになっている。
　また、このゲートドライバの実装部には、ゲートバスラインＧに接続されたゲートバスライン引き出し線３８ａ、３８ｂ、３８ｃ、及び３８ｄと、繋ぎ替え部７０ａと、第２のスイッチング素子としての第２の薄膜トランジスタ４１ａ、４１ｂ、４１ｃ、及び４１ｄとが設けられている。ゲートバスライン引き出し線３８ａ、３８ｂ、３８ｃ、及び３８ｄは、それぞれ実装端子ＤＴ１又はＤＴ２に接続される。
　図１１に示すように、右端のゲートバスライン引き出し線３８ａは、薄膜トランジスタ４１ａ及び端子コンタクトホールＨ５ａを介して、第１の共通配線３９ａに接続されている。また、その左側のゲートバスライン引き出し線３８ｂは、繋ぎ替え部７０ａにおいてゲート層からソース層に繋ぎ替えられた後、薄膜トランジスタ４１ｂ及び端子コンタクトホールＨ５ｂを介して、第１の共通配線３９ｂに接続されている。また、その左側のゲートバスライン引き出し線３８ｃは、薄膜トランジスタ４１ｃ及び端子コンタクトホールＨ５ｃを介して、第１の共通配線３９ｃに接続されている。また、その左側のゲートバスライン引き出し線３８ｄは、繋ぎ替え部７０ａにおいてゲート層からソース層に繋ぎ替えられた後、薄膜トランジスタ４１ｄ及び端子コンタクトホールＨ５ｄを介して、第１の共通配線３９ｄに接続されている。
　すなわち、ゲートバスライン引き出し線３８ａ及び３８ｃは、ともにデータバスラインＤと同じ導電層により形成されているが、これらのゲートバスライン引き出し線３８ａ及び３８ｃは、互いに異なる第１の共通配線３９ａ及び３９ｃに接続されている。また、ゲートバスライン引き出し線３８ｂ及び３８ｄは、繋ぎ替え部７０ａの上側（図１１の紙面上側）において、ともにゲートバスラインＧと同じ導電層により形成されているが、これらのゲートバスライン引き出し線３８ｂ及び３８ｄは、互いに異なる第１の共通配線３９ｂ及び３９ｄに接続されている。なお、ゲートバスライン引き出し線３８ａ、３８ｂ、及び３８ｃは、実装端子ＤＴ１又はＤＴ２にそれぞれ接続されている。
　また、第２の薄膜トランジスタ４１ａは、図１０に例示した第２の薄膜トランジスタ２３ｂと同様に、制御線４０の分岐配線４０ａと一体的に構成されたゲート電極４１ａｇと、酸化物半導体により構成された半導体層４１ａｈと、データバスライン引き出し線３８ａと一体的に構成されたドレイン電極４１ａｄと、データバスラインＤと同じ導電層により形成されたソース電極４１ａｓとを備えている。
　同様に、第２の薄膜トランジスタ４１ｂは、制御線４０の分岐配線４０ａと一体的に構成されたゲート電極４１ｂｇと、酸化物半導体により構成された半導体層４１ｂｈと、データバスライン引き出し線３８ｂと一体的に構成されたドレイン電極４１ｂｄと、データバスラインＤと同じ導電層により形成されたソース電極４１ｂｓとを備えている。
　同様に、第２の薄膜トランジスタ４１ｃは、制御線４０の分岐配線４０ｂと一体的に構成されたゲート電極４１ｃｇと、酸化物半導体により構成された半導体層４１ｃｈと、データバスライン引き出し線３８ｃと一体的に構成されたドレイン電極４１ｃｄと、データバスラインＤと同じ導電層により形成されたソース電極４１ｃｓとを備えている。
　同様に、第２の薄膜トランジスタ４１ｄは、制御線４０の分岐配線４０ｂと一体的に構成されたゲート電極４１ｄｇと、酸化物半導体により構成された半導体層４１ｄｈと、データバスライン引き出し線３８ｄと一体的に構成されたドレイン電極４１ｄｄと、データバスラインＤと同じ導電層により形成されたソース電極４１ｄｓとを備えている。
　また、図１１に示すように、ゲートバスラインＧと同じ導電層により形成された引き出し線３８ｂ及び３８ｄとデータバスラインＤと同じ導電層により形成された引き出し線３８ａ及び３８ｃとの各々において、隣接する２本の引き出し線は、互いに異なるように設けられた、２本の一方及び他方の第１の共通配線３９にそれぞれ接続されている。
　具体的にいえば、ゲートバスライン引き出し線３８ｂ及び３８ｄは、ともにゲートバスラインＧと同じ導電層により形成されているが、これらのゲートバスライン引き出し線３８ｂ及び３８ｄは、互いに異なる第１の共通配線３９ｂ及び３９ｄに接続されている。また、ゲートバスライン引き出し線３８ａ及び３８ｃは、ともにデータバスラインＤと同じ導電層により形成されているが、これらのゲートバスライン引き出し線３８ａ及び３８ｃは、互いに異なる第１の共通配線３９ａ及び３９ｃに接続されている。
　さらに、図１１に示すように、ゲートバスライン引き出し線３８ａにおいて、制御線４０の分岐配線４０ａ及び４０ｂとの交差部には、幅寸法が細く形成された幅細部３８ａａがそれぞれ設けられている。同様に、ゲートバスライン引き出し線３８ａにおいて、第１の共通配線３９ａ、３９ｂ、３９ｃ、及び３９ｄとの交差部には、幅寸法が細く形成された幅細部３８ａｂがそれぞれ設けられている。なお、参照符号を付していないが、図１１に示すように、ゲートバスライン引き出し線３８ｂ、３８ｃ、及び３８ｄにおいて、制御線４０の分岐配線４０ａ及び４０ｂとの交差部、及び、第１の共通配線３９ａ、３９ｂ、３９ｃ、及び３９ｄとの交差部は、幅寸法が細く形成された幅細部がそれぞれ設けられている。
　このように、ゲートバスライン引き出し線３８と、制御線４０及び第１の共通配線３９との交差部に、幅細部（幅細部３８ａａや幅細部３８ａｂ等）を設けることにより、ゲートバスライン引き出し線３８と制御線４０との各交差面積や、ゲートバスライン引き出し線３８と第１の共通配線３９との各交差面積を抑制することができる。この結果、本実施形態のアクティブマトリクス基板５では、ゲートバスラインＧでの信号遅延を抑制でき、ゲートドライバのチップ実装後（すなわち、液晶表示装置１の最終製品）の表示品位の低下を防ぐことができる。また、検査時において、制御線４０に対する検査用制御信号の遅延を抑制することができるため、検査表示を行ったときに、表示ムラを容易に少なくすることができ、不良の誤検出を抑えることができる。
　また、上記の説明以外に、例えば制御線４０の各分岐配線４０ａ及び４０ｂの幅寸法を小さくして、対応するゲートバスライン引き出し線３８と制御線４０との交差面積を小さくする構成でもよい。すなわち、上記交差部において、ゲートバスライン引き出し線３８と制御線４０の少なくとも一方の配線を細くする構成でもよい。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、同じ層において形成された隣り合う２つのゲートバスライン引き出し線３８間の短絡が検出しやすくなる。
　例えば、図１１において、第１の共通配線３９ａに検査信号を入力することにより、ソース層に形成されたゲートバスライン引き出し線３８ａの検査を行うことができる。この場合、例えば同じソース層に形成されたゲートバスライン引き出し線３８ｃに接続されたゲートバスラインに対応する画素が点灯すれば短絡が発生していると判断することができる。
　例えば、図１１において、第１の共通配線３９ｂに信号を入力することにより、ゲート層に形成されたゲートバスライン引き出し線３８ｂの検査を行うことができる。この場合、例えば同じゲート層に形成されたゲートバスライン引き出し線３８ｄに接続されたゲートバスラインに対応する画素が点灯すれば短絡が発生していると判断することができる。
　［第３の実施形態］
　図１２は、本発明の第３の実施形態にかかる、上記アクティブマトリクス基板の要部構成を説明する図である。図１２において、本実施形態と上記第１の実施形態との主な相違点は、ＲＧＢ毎に、ゲートバスラインと同じ導電層により形成された引き出し線及びデータバスラインと同じ導電層により形成された引き出し線が各々同じ第１の共通配線に接続されるように、６本の第１の共通配線を設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　図１２に示すように、右端のデータバスライン引き出し線２２ｒ１は、第２の薄膜トランジスタ２３ｒ１及び端子コンタクトホールＨ４ｒ１を介して、第１の共通配線２４ｒ１に接続されている。その左側のデータバスライン引き出し線２２ｇ１は、第２の薄膜トランジスタ２３ｇ１及び端子コンタクトホールＨ４ｇ１を介して、第１の共通配線２４ｇ１に接続されている。その左側のデータバスライン引き出し線２２ｂ１は、第２の薄膜トランジスタ２３ｂ１及び端子コンタクトホールＨ４ｂ１を介して、第１の共通配線２４ｂ１に接続されている。
　また、データバスライン引き出し線２２ｂ１の左側のデータバスライン引き出し線２２ｒ２は、第２の薄膜トランジスタ２３ｒ２及び端子コンタクトホールＨ４ｒ２を介して、第１の共通配線２４ｒ２に接続されている。その左側のデータバスライン引き出し線２２ｇ２は、第２の薄膜トランジスタ２３ｇ２及び端子コンタクトホールＨ４ｇ２を介して、第１の共通配線２４ｇ２に接続されている。その左側のデータバスライン引き出し線２２ｂ２は、薄膜トランジスタ２４ｂ２及び端子コンタクトホールＨ４ｂ２を介して、第１の共通配線２４ｂ２に接続されている。
　なお、本実施形態では、図１２に示すように、制御線２６は、分岐配線２６ａ、２６ｂ、及び２６ｃに分岐している。また、第２の薄膜トランジスタ２３ｒ１、２３ｇ１、２３ｂ１、２３ｒ２、２３ｇ２、及び２３ｂ２の構成は、図１０に示した第２の薄膜トランジスタ２３ｂと基本的に同様である。
　また、データバスライン引き出し線２２ｒ１、２２ｂ１、及び２２ｇ２は、データバスラインＤと同じ導電層により形成され、データバスライン引き出し線２２ｇ１、２２ｒ２、及び２２ｂ２は、ゲートバスラインＧと同じ導電層により形成されている。
　また、図１２に示すように、データバスラインＤと同じ導電層により形成された引き出し線２２ｒ１、２２ｂ１、及び２２ｇ２と、ゲートバスラインＧと同じ導電層により形成された引き出し線２２ｇ１、２２ｒ２、及び２２ｂ２との各々において、隣接する２本の引き出し線は、互いに異なるように設けられた、２本の一方及び他方の第１の共通配線２４にそれぞれ接続されている。
　具体的にいえば、データバスライン引き出し線２２ｒ１及び２２ｂ１は、ともにデータバスラインＤと同じ導電層により形成されているが、これらのデータバスライン引き出し線２２ｒ１及び２２ｂ１は、互いに異なる第１の共通配線２４ｒ１及び２４ｂ１に接続されている。また、引き出し線２２ｇ１及び２２ｒ２は、ともにゲートバスラインＧと同じ導電層により形成されているが、これらの引き出し線２２ｇ１及び２２ｒ２は、互いに異なる第１の共通配線２４ｇ１及び２４ｒ２に接続されている。
　以上の構成により、本実施形態では、上記第２の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、ＲＧＢの色毎に、同じ層において形成された隣り合う２つのデータバスライン引き出し線２２間の短絡が検出しやすくなる。
　例えば、図１２において、第１の共通配線２４ｂ１に検査信号を入力することにより、ソース層に形成されたデータバスライン引き出し線２２ｂ１の検査を行うことができる。この場合、同じソース層に形成されたデータバスライン引き出し線２２ｒ１又は２２ｇ２に接続された色の異なるデータバスラインに対応する画素が点灯すれば短絡が発生していると判断することができる。
　例えば、図１２において、第１の共通配線２４ｒ２に信号を入力することにより、ゲート層に形成されたデータバスライン引き出し線２２ｒ２の検査を行うことができる。この場合、同じゲート層に形成されたデータバスライン引き出し線２２ｇ１又は２２ｂ２に接続された色の異なるデータバスラインに対応する画素が点灯すれば短絡が発生していると判断することができる。
　［第４の実施形態］
　図１３は、本発明の第４の実施形態にかかるアクティブマトリクス基板における画素周辺の構成を説明する図である。図１４は、図１３のＸＩＶ－ＸＩＶ線断面図である。また、図１５は、上記アクティブマトリクス基板の要部構成を説明する図である。図１６は、図１５のＸＶＩ－ＸＶＩ線断面図である。
　これらの図において、本実施形態と上記第１の実施形態との主な相違点は、第１の薄膜トランジスタ１８及び第２の薄膜トランジスタ２３を遮光するための遮光膜を形成している点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　例えば、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）等の透明電極を用いて補助容量電極ＣＳを形成した場合、表示領域の拡大に応じて抵抗が増加し共通信号が遅延する。共通信号が遅延すると、フリッカやシャドーイング等の表示不良が発生し易くなり表示品質が低下する。この場合、透明電極に金属電極を積層することで、低抵抗化を図り、上記のような表示不良を抑制することが可能となる。
　図１３及び図１４に示すように、本実施形態のアクティブマトリクス基板５では、画素周辺の第１の薄膜トランジスタ１８の遮光膜として、補助容量電極ＣＳの上層に金属電極４４が形成される。上記アクティブマトリクス基板５において、第１の薄膜トランジスタ１８（第１のスイッチング素子）を覆うよう層間絶縁膜３１が設けられており、層間絶縁膜３１の上層には、層間絶縁膜（感光性有機膜）３２を介して補助容量電極ＣＳが設けられる。補助容量電極ＣＳの上層には金属電極４４が設けられ、補助容量電極ＣＳ及び金属電極４４の上層には層間絶縁膜（例えばＳｉＮｘ）を介して画素電極１９が設けられる。
　また、図１３に示すように、金属電極４４は、その上端及び下端に辺４４ａ及び４４ｂを備えており、第１の薄膜トランジスタ１８（第１のスイッチング素子）のドレイン電極１８ｄ、ゲート電極１８ｇ及び半導体層１８ｈを覆うように帯状に配置される。コンタクトホールＨ１においては、金属電極４４の開口部４４ｃが設けられている。なお、金属電極４４としては、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）や、これらの合金又は積層膜を用いることができる。
　図１５及び図１６に示すように、上記アクティブマトリクス基板５において、第２の薄膜トランジスタ２３（第２のスイッチング素子）を覆う遮光膜としても上述の金属電極４４が設けられている。例えば、第２の薄膜トランジスタ２３ｂにおいては、ゲート電極２３ｂｇ、半導体層２３ｂｈ、ドレイン電極２３ｂｄ、及びソース電極２３ｂｓの上層に層間絶縁膜（ＳｉＮｘ）３１が設けられている。また、層間絶縁膜３１の上層には、補助容量電極ＣＳと同じ導電層により形成された電極膜ＣＳａが設けられ、電極膜ＣＳａの上層には金属電極４４が設けられ、電極膜ＣＳａ及び金属電極４４の上層には層間絶縁膜３３が設けられる。
　なお、第２の薄膜トランジスタ２３ｒ及び２３ｇについても、上記第２の薄膜トランジスタ２３ｂと同様に、金属電極４４が設けられる。
　図１５及び図１６に示した上記金属電極４４は、図１３及び図１４に示した金属電極４４と同一の金属材料（単層又は積層された複数種類の金属材料）及び同じ製造工程によって基材５ａ（図１４）上に形成されたものである。一方、上記電極膜ＣＳａは、図１４に示した補助容量電極ＣＳと同一の金属材料（単層又は積層された複数種類の金属材料）及び同じ製造工程によって基材５ａの上方に形成されたものである。このため、特別な工程を追加することなく、容易に第２の薄膜トランジスタ２３（第２のスイッチング素子）を遮光するための遮光膜（金属電極）を形成することができる。
　なお、後述するリーク電流抑制の点からは、金属電極４４は、アクティブマトリクス基板５の基板面に垂直な方向から見て、第２の薄膜トランジスタ２３ａのチャネル部分を完全に覆うように形成することが好ましい。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することに加え、第２の薄膜トランジスタ２３（第２のスイッチング素子）の誤作動を防止することができる。
　すなわち、本実施形態では、第２の薄膜トランジスタ２３（第２のスイッチング素子）を金属電極によって遮光するため、外光の入射によるリーク電流の発生により第２の薄膜トランジスタ２３（第２のスイッチング素子）が誤作動することを防止でき、検査精度を高く維持することができる。また、第２の薄膜トランジスタ２３（第２のスイッチング素子）の誤作動を防止するために、遮光性の高い樹脂やテープを用いて被覆したり、ベゼルで覆う構成を採用したりすることなく、第２の薄膜トランジスタ２３（第２のスイッチング素子）を確実に遮光することができる。
　尚、上記の説明以外に、補助容量電極ＣＳの下層に金属電極４４を設けたり、電極膜ＣＳａの設置を省略したりする構成でもよい。
　［第５の実施形態］
　図１７は、本発明の第５の実施形態にかかるアクティブマトリクス基板の主要部を説明する図である。図１８は、上記アクティブマトリクス基板のデータドライバの実装部側の要部構成を説明する図である。図１９は、上記アクティブマトリクス基板のデータドライバの実装部とは反対側の要部構成を説明する図である。
　これらの図において、本実施形態と上記第１の実施形態との主な相違点は、データバスラインにおける、実装端子が接続されていない側の端部に第３の薄膜トランジスタを設けるとともに、第３の薄膜トランジスタを介して、複数のデータバスラインに共通して接続される第２の共通配線を設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　図１７に示すように、本実施形態のアクティブマトリクス基板５では、同図にＢａにて示す領域に対して、ゲートドライバとデータドライバとを一体的に構成したドライバチップ（図示せず）が実装されるように構成されている。
　ゲートバスラインＧには、図１１に示した第２の実施形態のものと同様に、ゲートバスライン引き出し線３８が接続されている。また、このゲートバスライン引き出し線３８には、ゲートバスラインＧと同じ導電層により形成されたゲートバスライン引き出し線３８ｂ及び３８ｄと、データバスラインＤと同じ導電層により形成されたゲートバスライン引き出し線３８ａ及び３８ｃとが含まれている。また、ゲートバスライン引き出し線３８には、図１１に示したように、第２の薄膜トランジスタ４１と、第１の共通配線３９と、実装端子ＤＴ１又はＤＴ２とが順次接続されている。また、第１の共通配線３９には、端子５０が接続されており、ゲートバスラインＧに対する検査処理での検査信号などが供給されるようになっている。ゲートバスライン引き出し線３８は、複数の実装端子の側から複数のゲートバスラインＧ側に向けて引き出されたファンアウト部ＦＡ２を含む。ファンアウト部ＦＡ２は、例えば、図１７において、ゲートバスラインＧと実装端子とを接続する複数のゲートバスライン引き出し線３８が、データバスラインＤの配置方向に対して角度をもって配置されている部分である。
　データバスラインＤには、その上記ドライバチップ側において、データバスライン引き出し線４５と、後述の実装端子と、第２の薄膜トランジスタ４６と、第１の共通配線４７とが順次接続されている。データバスライン引き出し線４５は、複数の実装端子の側から複数のデータバスラインＤ側に向けて引き出されたファンアウト部ＦＡを含む。
　また、第１の共通配線４７には、端子４７ａが接続されており、データバスラインＤに対する検査処理での検査信号や電圧などが供給されるようになっている。具体的にいえば、図１８に示すように、例えばＲＧＢの色毎に、データバスライン引き出し線４５ｒ、４５ｇ、及び４５ｂが設けられている。これらの各データバスライン引き出し線４５ｒ、４５ｇ、及び４５ｂは、それぞれＲＧＢのデータバスラインＤに接続されている。また、これらの各データバスライン引き出し線４５ｒ、４５ｇ、及び４５ｂは、隣り合う線が異なる層（ゲート層とソース層）に形成される。さらに、上記第１の実施形態の図８及び図９で説明したとおり、ゲート層に形成されたデータバスライン引き出し線４５は、繋ぎ替え部７０においてソース層に繋ぎ替えられる。
　データバスライン引き出し線４５ｒ、４５ｇ、及び４５ｂには、第２の薄膜トランジスタ４６ｒ、４６ｇ、及び４６ｂ及び制御線４８がそれぞれ接続されている。また、第２の薄膜トランジスタ４６ｒ、４６ｇ、及び４６ｂには、端子コンタクトホールＨ６又はＨ７を介して、分岐配線４７ｂ及び４７ｃに分岐した第１の共通配線４７が接続されている。
　また、第２の薄膜トランジスタ４６ｒは、図８に例示した第２の薄膜トランジスタ２３ｒと同様に、制御線４８の分岐配線４８ａと一体的に構成されたゲート電極４６ｒｇと、酸化物半導体により構成された半導体層４６ｒｈと、上記データバスライン４５ｒと一体的に構成されたドレイン電極４６ｒｄと、データバスラインＤと同じ導電層により形成された接続配線５９ｒの端部によって構成されたソース電極４６ｒｓとを備えている。なお、接続配線５９ｒは、端子コンタクトホールＨ６を介して、第１の共通配線４７の分岐配線４７ｂと接続する配線である。
　また、第２の薄膜トランジスタ４６ｇの構成例は、上述の第２の薄膜トランジスタ４６ｒにおけるドレイン電極４６ｒｄとソース電極４６ｒｓの位置を入れ替えた構成となる。具体的には、薄膜トランジスタ４６ｇでは、制御線４８の分岐配線４８ｂによりゲート電極４６ｇｇが形成され、データバスライン引き出し線４５ｇによりドレイン電極４５ｇｄと、共通配線４７の分岐配線４７ｂに接続された接続配線５９ｇの端部によって構成されたソース電極４６ｇｓとを備えている。なお、接続配線５９ｇは、端子コンタクトホールＨ６を介して、第１の共通配線４７の分岐配線４７ｂと接続する配線である。
　また、薄膜トランジスタ４６ｂの構成例は、上述の薄膜トランジスタ４６ｒと同様である。具体的には、薄膜トランジスタ４６ｂでは、制御線４８の分岐配線４８ｂと一体的に構成されたゲート電極４６ｂｇと、酸化物半導体により構成された半導体層４６ｂｈと、上記データバスライン４５ｂと一体的に構成されたドレイン電極４６ｂｄと、データバスラインＤと同じ導電層により形成された接続配線５９ｂの端部によって構成されたソース電極４６ｂｓとを備えている。なお、接続配線５９ｂは、端子コンタクトホールＨ７を介して、第１の共通配線４７の分岐配線４７ｃと接続する配線である。
　また、図１７に示すように、上記第２の薄膜トランジスタ４１及び４６は、制御線４８により、そのオン／オフ動作が制御されるようになっている。また、この制御線４８には、端子４９aが接続されており、この端子４９ａは、配線４９ｂを介して入力端子４９ｃに接続されている。この入力端子４９ｃには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。検査処理や電圧印加処理を行う際には、各第２の薄膜トランジスタ４１及び４６のオン／オフ動作を行うための制御信号が、端子４９ａまたは入力端子４９ｃから入力されるようになっている。また、液晶表示装置１の最終製品では、入力端子４９ｃには、上記ＦＰＣ８を介して、各第２の薄膜トランジスタ４１及び４６をオフさせるような信号が入力される。
　また、データバスラインＤでは、図１７に示すように、実装端子が接続されていない側の端部は、複数の各引き出し線５１により、有効表示領域Ａの外部に引き出されている。また、複数の各引き出し線５１には、第３のスイッチング素子としての第３の薄膜トランジスタ５２と、接続配線５３とが順次接続されている。また、複数の接続配線５３は、３本のいずれかの第２の共通配線５４に接続されている。
　また、第３の薄膜トランジスタ５２は、制御線５６により、そのオン／オフ動作が制御されるようになっている、つまり、第３の薄膜トランジスタ５２では、そのゲート電極（図示せず）が制御線５６と一体的に構成されている。また、この制御線５６には、端子５７が接続されており、この端子５７は、配線を介して入力端子５８に接続されている。この入力端子５８には、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。検査処理や電圧印加処理を行う際には、第３の薄膜トランジスタ５２のオン／オフ動作を行うための制御信号が、端子５７または入力端子５８から入力されるようになっている。また、液晶表示装置１の最終製品では、入力端子５８には、上記ＦＰＣ８を介して、各第３の薄膜トランジスタ５２をオフさせるような信号が入力される。
　また、各第２の共通配線５４には、配線を介して端子５５に接続されており、この端子５５には、データバスラインＤに対する検査処理での検査信号や電圧などが供給されるようになっている。
　具体的にいえば、図１９に示すように、本実施形態のアクティブマトリクス基板５では、例えばＲＧＢの色毎に、引き出し線５１ｒ、５１ｇ、及び５１ｂが設けられている。これらの引き出し線５１ｒ、５１ｇ、及び５１ｂは、それぞれＲＧＢのデータバスラインＤの非入力側の端部に接続されている。また、各引き出し線５１ｒ、５１ｇ、及び５１ｂには、第３の薄膜トランジスタ５２の図示しないドレイン電極が接続されている。また、第３の薄膜トランジスタ５２のソース電極（図示せず）には、接続配線５３（図１７）を介して、ＲＧＢの色毎に設けられた第２の共通配線５４ｒ、５４ｇ、及び５４ｂのいずれかに接続されている。言い換えれば、これらの第２の共通配線５４ｒ、５４ｇ、及び５４ｂでは、ＲＧＢの色毎に、第３の薄膜トランジスタ５２を介して、対応する引き出し線５１ｒ、５１ｇ、及び５１ｂが接続されており、さらには所定数の第３の薄膜トランジスタ５２を介して、所定数のＲＧＢ毎のデータバスラインＤが接続されている。これにより、本実施形態のアクティブマトリクス基板５では、ＲＧＢの色毎に、データバスラインＤの検査動作を行うことができるようになっている。
　つまり、本実施形態のアクティブマトリクス基板５では、データバスラインＤの入力側（つまり、上記ドライバチップの実装部側）に、１本の第１の共通配線４７しか設けられていない。このため、この第１の共通配線４７を用いた検査動作では、データバスラインＤ及び引き出し線４５の各々の断線や、第１の薄膜トランジスタ１８の欠陥等を検出することは可能である。しかしながら、第１の実施形態のように、ＲＧＢの単色表示を行うことができず、また隣接するデータバスラインＤ間、又は隣接する引き出し線４５間の短絡も検出することができない。
　そこで、本実施形態のアクティブマトリクス基板５では、データバスラインＤの非入力側に、ＲＧＢ毎に設けられた３本の第２の共通配線５４ｒ、５４ｇ、及び５４ｂを設けることにより、第１の実施形態と同様に、ＲＧＢの単色表示を行ったり、隣接するデータバスラインＤ間、又は隣接する引き出し線４５間の短絡も検出したりすることができるように構成している。なお、第２の共通配線５４ｒ、５４ｇ、及び５４ｂを用いた検査では、引き出し線４５の断線を検出することができない。そのため、第１の共通配線４７を用いた検査と組み合わせて実施することが好ましい。
　また、本実施形態のアクティブマトリクス基板５では、第１の実施形態と同様に、液晶層の配向処理（ＰＳＡ技術を実施するための電圧印加処理）の際に、第２の共通配線５４ｒ、５４ｇ、及び５４ｂから電圧を印加する事も可能に構成されており、第１の共通配線４７から同時に電圧を印加することにより、当該配向処理に要する時間を短縮することができるように構成されている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、データバスラインＤにおける、実装端子ＤＴが接続されていない側の端部に接続された第３の薄膜トランジスタ（第３のスイッチング素子）５２と、第３の薄膜トランジスタ５２を介して、複数のデータバスラインＤに共通して接続される第２の共通配線５４が設けられている。これにより、本実施形態では、上記第１の共通配線４７の構成等の実装端子ＤＴ側の構成を簡略化することができ、ドライバの実装領域が小さい場合でも、第２の薄膜トランジスタ（第２のスイッチング素子）４６をより容易に配置することができる。さらには、本実施形態では、ドライバの実装領域を狭くすることが可能となり、このため、さらなるアクティブマトリクス基板５、ひいては液晶表示装置１の外形縮小を行うことができる。また、補助容量電極（共通電極）ＣＳの補助容量電極駆動用信号配線ＣＳ１を配線する領域を大きくすること、つまり補助容量電極駆動用信号配線ＣＳ１を太くして、当該補助容量電極駆動用信号配線ＣＳ１の低抵抗化を図ることができる。この結果、補助容量電極ＣＳへの信号（電圧信号）の遅延に起因する、フリッカやシャドーイング等の表示不良の発生を抑制することができる。
　［その他の実施形態］
　尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
　例えば、上記の説明では、本発明を透過型の液晶表示装置に適用した場合について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、複数の画素を有する表示領域と、画素を駆動するための信号を伝達する配線を有するあらゆる表示装置に対して本発明のアクティブマトリクス基板を適用することができる。例えば、有機ＥＬディスプレイ、又は、マイクロカプセル型電気泳動方式の表示装置その他表示装置に本発明を適応することができる。マイクロカプセル型電気泳動方式の表示装置は、例えば、表示領域に形成されたマイクロカプセル層に画素ごとに電圧を印加することで、画像を表示する構成とすることができる。表示装置は、例えば、画素ごとに設けられた画素電極にスイッチング素子を介して接続された表示領域の配線と、表示領域の配線に接続された引き出し線を備える基板を備える構成とすることができ、この基板を例えば、上記実施形態におけるアクティブマトリクス基板のように構成することができる。また、このような表示装置以外に、本発明のアクティブマトリクス基板は、例えばＸ線検出装置用のセンサ基板等の各種センサ基板に適用することができる。
　また、上記の説明では、実装端子ＤＴ及び繋ぎ替え部７０を２段千鳥配置にした構成について説明したが、本発明のアクティブマトリクス基板は、これに限定されるものではなく、例えば実装端子ＤＴ又は繋ぎ替え部７０を３段千鳥配置に構成してもよい（すなわち、隣接する３つの実装端子ＤＴ又は繋ぎ替え部７０を、直線方向で互いに異なる位置に配置されるように順次ずらして配置してもよい。）。
　また、上記の説明では、垂直配向モードの一種であるＣＰＡモードの液晶パネル（いわゆる、縦電界の液晶パネル）に適用した場合について説明したが、本発明のアクティブマトリクス基板は、これに限定されるものではなく、例えばフィッシュボーン型の画素電極を用いた他の垂直配向モードの液晶パネルや、水平配向モードの液晶パネル（いわゆる、横電界の液晶パネル）にも適用することができる。
　具体的には、フィッシュボーン型の画素電極は、水平方向（ゲートバスラインの延びる方向）の右向きを０°として反時計回りに正の角度をとる方位角で表わすと、例えば、４５°、１３５°、２２５°、及び３１５°のそれぞれに延びる複数の細長電極部分（枝部）を有している。細長電極部分の間には、対応する方向に延びる細長い切り欠き（スリット）が設けられている。また、フィッシュボーン型の画素電極は、画素の中央部を垂直方向（データバスラインの延びる方向）に沿って延びる背骨部（幹部）を有している。細長電極部分のそれぞれは背骨部に接続されている。
　細長電極部分（又はスリット）の延びる方向は、画素Ｐを縦横２×２に４等分することによって得られる４領域のそれぞれで互いに異なっている。これによって、電圧印加時には、１つの画素Ｐ内において、４領域に対応する４つの液晶配向領域（４ドメイン液晶配向）が形成される。液晶ドメイン内では液晶分子の配向状態がほぼ同等であるとともに、異なるドメインでは液晶分子の配向状態が互いに異なる。
　より具体的には、フィッシュボーン型の画素電極と対向電極２０との間に電圧が印加されたとき、それぞれのドメインにおいて、液晶分子は、スリットの延びる方向に平行、且つ、液晶分子の上端部が画素Ｐの内側に向って倒れるように配向する。
　また、フィッシュボーン型の画素電極を用いた垂直配向モードでは、対向基板４の配向制御用の配向制御突起ＣＴ等の構造物は必須の構成ではない。
　さらに、フィッシュボーン型の画素電極を用いた垂直配向モードでは、ＣＰＡモードと同様に、上記ポリマー配向支持技術（ＰＳＡ技術）と併せて実施することが好ましい。
　また、水平配向モードの液晶パネルでは、水平配向膜がアクティブマトリクス基板５と対向基板４の各内側表面上に設けられており、さらに液晶層に、誘電率異方性が正の液晶が使用されている。さらに、共通電極としての補助容量電極を対向電極として利用している。そして、水平配向モードの液晶パネルでは、画素電極に互いに平行なスリット（例えば、２～４μｍ幅）を複数本形成し、上記対向電極（共通電極）との間で横電界を生じさせることで、液晶の配向を制御するようになっている。また、この水平配向モードでは、対向基板４に対向電極２０を形成する必要はない。さらに、この水平配向モードでは、共通電極としての対向電極が、補助容量電極と同様に、透明電極材料により構成されるとともに、画素電極の下方に設けられている。また、水平配向モードでは、共通電極としての対向電極が、補助容量電極と異なり、画素電極の上方に設けられる場合もある。この場合、画素電極には、前記のスリットが形成されず、対向電極に互いに平行なスリット（例えば、２～４μｍ幅）が複数本形成される。
　また、上記第１、第３、及び第４の実施形態の説明では、アクティブマトリクス基板上にゲートドライバをモノリシックに形成し、第２及び第５の実施形態では、ドライバチップ（ドライバＩＣ）からなるゲートドライバ及びデータドライバをアクティブマトリクス基板上に配置した構成について説明した。しかしながら、本発明のアクティブマトリクス基板は、これに限定されるものではなく、例えば第２及び第５の実施形態において、ゲートドライバをアクティブマトリクス基板上にモノリシックに形成してもよい。
　また、上記の説明では、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の色毎の画素にデータバスラインを設けた構成について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、例えば１本のデータバスラインに対して、ＲＧＢの画素を順次設ける構成でもよい。
　また、上記の説明では、３色毎の画素にデータバスラインを設けた構成について説明したが、４色以上（例えばＲＧＢ＋Ｙｅｌｌｏｗや、ＲＧＢ＋Ｗｈｉｔｅ）であってもよい。
　また、上記の説明では、第１～第３の各スイッチング素子として、薄膜トランジスタを用いた場合について説明したが、本発明のスイッチング素子はこれに限定されるものではなく、例えば他の電界効果トランジスタを使用することもできる。
　また、上記の説明以外に、上記第１～第５の各実施形態を適宜組み合わせたものでもよい。
　本発明は、額縁領域が縮小された場合であっても、表示領域外における配線や素子の機能を保持して、これらの配線や素子を効率よく配置することのできるアクティブマトリクス基板、及びこれを用いた表示装置に対して有用である。
　１　液晶表示装置（表示装置）
　５　アクティブマトリクス基板
　５ａ　基材
　１６　データドライバ
　１７、１７ａ、１７ｂ　ゲートドライバ
　１８　第１の薄膜トランジスタ（第１のスイッチング素子）
　１９　画素電極
　２２　データバスライン引き出し線
　２３　第２の薄膜トランジスタ（第２のスイッチング素子）
　２４　第１の共通配線
　２６　制御線
　２９　ゲート絶縁膜
　３１、３２、３３　層間絶縁膜
　３９　第１の共通配線
　４４　金属電極（遮光膜）
　５２　第３の薄膜トランジスタ（第３のスイッチング素子）
　５４　第２の共通配線
　ＣＳ　補助容量電極（共通電極）
　Ｄ、Ｄ１～ＤＭ　データバスライン（データ配線）
　Ｇ、Ｇ１～ＧＮ　ゲートバスライン（走査配線）
　ＤＴ　実装端子
　ＦＡ　ファンアウト部
　Ｈ　端子コンタクトホール

Claims (10)

  1. 　基材と、
    　前記基材上に設けられた複数のゲートバスラインと、
    　前記ゲートバスラインと絶縁膜を介して異なる層に設けられた複数のデータバスラインと、
    　前記ゲートバスラインと前記データバスラインに接続された第１のスイッチング素子と、
    　前記ゲートバスライン又は前記データバスラインにドライバからの信号を供給するための実装端子と、
    　前記実装端子と、前記ゲートバスライン又は前記データバスラインとを接続する複数の引き出し線と、
    　前記複数の引き出し線に、それぞれ接続された複数の第２のスイッチング素子と、
    　前記複数の第２のスイッチング素子のうちの少なくとも２つに共通して接続される第１の共通配線を備え、
    　前記引き出し線は、前記ゲートバスライン又は前記データバスラインが配置される方向に対して角度をもって配置されるファンアウト部を含み、
    　前記第１の共通配線の少なくとも一部と、前記第２のスイッチング素子の少なくとも一部は、それぞれ前記ファンアウト部と前記実装端子との間に配置されている、
    　ことを特徴とするアクティブマトリクス基板。
  2. 　前記ゲートバスライン又は前記データバスラインにおける、前記実装端子が接続されていない側の端部に接続された第３のスイッチング素子と、
    　複数の前記第３のスイッチング素子に共通して接続される第２の共通配線を備えている請求項１に記載のアクティブマトリクス基板。
  3. 　複数の前記第２の共通配線が設けられるとともに、
    　前記複数の各第２の共通配線には、所定数の前記第３のスイッチング素子が接続されている請求項２に記載のアクティブマトリクス基板。
  4. 　複数の前記第１の共通配線が設けられるとともに、
    　前記複数の各第１の共通配線には、所定数の前記第２のスイッチング素子が接続されている請求項１～３のいずれか１項に記載のアクティブマトリクス基板。
  5. 　隣接する２つの前記引き出し線のそれぞれに接続された２つの前記第２のスイッチング素子は、前記隣接する２つの引き出し線の間にそれぞれ配置されており、かつ、共通する制御配線を介して互いに対向して接続されている請求項１～４のいずれか１項に記載のアクティブマトリクス基板。
  6. 　複数の前記引き出し線において、隣接する２本の一方の引き出し線が、前記ゲートバスラインと同じ導電層により形成され、
    　隣接する２本の他方の引き出し線が、前記データバスラインと同じ導電層により形成されている請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
  7. 　前記第１の共通配線が、複数設けられ、
    　前記ゲートバスラインと同じ導電層により形成された前記引き出し線における、隣接する２本の引き出し線に、それぞれ接続された２つの前記第２のスイッチング素子は、互いに異なる前記第１の共通配線に接続されており、
    　前記データバスラインと同じ導電層により形成された前記引き出し線における、隣接する２本の引き出し線に、それぞれ接続された２つの前記第２のスイッチング素子は、互いに異なる前記第１の共通配線に接続されている請求項６に記載のアクティブマトリクス基板。
  8. 　前記第１のスイッチング素子を覆うように設けられた、少なくとも１層の層間絶縁膜と、
    　前記第１のスイッチング素子に接続された画素電極と、
    　透明電極材料によって構成されるとともに、前記画素電極の上方又は下方に設けられた共通電極と、
    　前記共通電極の上層又は下層に設けられた金属電極を備え、
    　前記第２のスイッチング素子の少なくとも一部は、前記共通電極及び前記金属電極のうち、前記金属電極にて形成した遮光膜によって覆われている請求項１～７のいずれか１項に記載のアクティブマトリクス基板。
  9. 　前記第１及び第２の各スイッチング素子では、酸化物半導体が用いられている請求項１～８のいずれか１項に記載のアクティブマトリクス基板。
  10. 　請求項１～９のいずれか１項に記載のアクティブマトリクス基板を用いたことを特徴とする表示装置。
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