ゲッタリングするためのメカニズムとしては、結晶質半導体膜のうちのある領域の触媒元素に対する固溶度を他の領域よりも上げると、触媒元素がその所定の領域に移動するという作用(第1のゲッタリング作用)によるものと、結晶質半導膜の一領域に触媒元素をトラップするような欠陥あるいは局所的な偏析サイトが形成されると、その領域に触媒元素が移動してトラップされる作用(第2のゲッタリング作用)によるものとがある。
特許文献2および3に開示される方法のように、触媒元素を移動させる作用を有する周期表第5族Bに属する元素(ゲッタリング元素)を結晶質ケイ素膜に導入すると、ゲッタリング元素が導入された領域での触媒元素に対する固溶度が上がる。すなわち、第1のゲッタリング作用を利用してゲッタリングの移動が行われる。これに対して、特許文献1に開示される方法では、非晶質領域の格子欠陥が触媒元素をトラップする局所的な偏析サイトとなるので、第2のゲッタリング作用を利用したゲッタリングが行われる。また、非晶質領域における触媒元素の自由エネルギーは結晶質領域よりも低いために、触媒元素が非晶質領域へ拡散し易いような性質も持ち合わせている。
ここで、ゲッタリング工程を簡略化するための有効な方法の一つとして、前述のような、TFT半導体層のソース領域またはドレイン領域となる領域に触媒元素を移動させ、チャネル領域から触媒元素を取り除くような方法では、前述の課題に加え、大きな問題点が生じることがわかった。ゲッタリング領域におけるゲッタリング能力を高めるためには、第1のゲッタリング作用および第2のゲッタリング作用を十分に引き出すことが必要である。しかし、結晶質半導体膜のうちTFTのソース領域やドレイン領域となる領域において、ゲッタリング作用を十分に高めることは困難である。なぜなら、ゲッタリング効率を高めるためには、ゲッタリング領域(ソースおよびドレイン領域となる領域)に多量のゲッタリング元素を導入し、さらにその領域を非晶質化させることが有効となるが、このようなプロセスはゲッタリング領域の抵抗値を大きく悪化させる。そのようなゲッタリング領域を、ゲッタリング工程の後にソース領域およびドレイン領域として機能させるのは難しいからである。
ゲッタリング元素を結晶質半導体膜に多量にイオン注入すると、注入された領域の結晶は崩れ非晶質化される。このときの非晶質化は、半導体膜の上面側より開始され、下面側まで完全に非晶質化されてしまうと、その後、加熱処理を行なっても回復しないような状態となる。ソース領域およびドレイン領域をゲッタリング領域として利用する従来の方法では、イオン注入後のゲッタリング領域を、後の加熱処理において、ある程度結晶回復させ、低抵抗化させる必要がある。このため、このような方法では、多量のゲッタリング元素を注入してゲッタリング効率を上げることは難しく、結晶回復できるレベルの注入量に抑えておく必要がある。しかしながら、ゲッタリング元素の注入量が少ないと、ゲッタリング能力が大きく低下するため、ゲッタリング元素の注入量のコントロールが最大の課題となっている。
上記方法をドライバ一体型の液晶表示装置に実際に適用したところ、基板の一部では、ソース領域、ドレイン領域が非晶質化し高抵抗となって、その部分に形成されたTFTのオン特性が不良となり、ドライバ不良が発生した。また、基板の他の一部では、ゲッタリング元素の導入量が少ないために、ゲッタリング不足が生じ、オフ動作時のリーク電流増大により、ライン欠陥や点欠陥が発生した。このように、プロセスマージンが極めて少ないため、上記液晶表示装置の量産に適用できるものではなかった。
特許文献1の方法では、非晶質領域のままではソースおよびドレイン領域として機能しないためレーザー光などを用いて活性化する付加工程が必要としている。但し、上述したように、レーザー照射装置は、高価であると共に装置構造が複雑であり、メンテナンス性も良くないため、結果的に製造コストが大きくなると共に、良品率を低下させる原因にもなる。また、レーザー照射だけでは、チャネル領域とソース領域、ドレイン領域との接合部に生じた結晶欠陥を回復させることができず、信頼性の悪化やオフ動作時のリーク電流の増大などが見られる。また、このようなソース領域およびドレイン領域をそのままゲッタリング領域として利用する従来の方法では、いずれにしても、このチャネル領域とソース・ドレイン領域の接合部はゲッタリング領域と非ゲッタリング領域との境界でもあり、チャネル領域とドレイン領域との接合部に存在する触媒元素の偏析を取り除くことができない。
さらに、特許文献1の方法のように、非晶質状態となっているゲッタリング領域(ソース領域およびドレイン領域)を最終的に結晶化してしまうと、その後のゲッタリング作用は小さくなり、加熱処理で一旦移動させた触媒元素が、その後の工程で逆流することがある。また、製造工程内でこのような触媒元素の逆流がないようにしたとしても、TFTの駆動で少なからず熱が発生し、一旦ゲッタリング領域に移動させた触媒元素が、TFT駆動時にチャネル領域へと逆流し、信頼性において問題が生じる場合が見られる。したがって、TFTの活性層においてゲッタリング領域を設ける場合には、その領域はTFT完成時においても同様のゲッタリング状態を維持し、ゲッタリング工程時と同レベルのゲッタリング能力を保つようにしておくことが望ましいことがわかっている。
本発明は、上述したような従来のゲッタリング方法の課題を解決するためになされたものである。以下、図面を参照しながら、本発明による好ましい実施形態の半導体装置を説明する。なお、本明細書における「半導体装置」は、半導体層を活性層として有する薄膜トランジスタを備えていればよく、薄膜トランジスタ、アクティブリクス基板、液晶表示装置などを含む。
本実施形態の半導体装置は、図1に示す薄膜トランジスタ10を備えている。薄膜トランジスタ10は、基板1の上に形成され、チャネル領域7と、ソース領域およびドレイン領域9と、ゲッタリング領域11とを含む結晶質領域を有する半導体層13と、半導体層13の上に形成されたゲート絶縁膜3と、ゲート絶縁膜3を介してチャネル領域7に対向するように形成されたゲート電極5とを有する。ゲート絶縁膜3は、半導体層13のうち少なくともチャネル領域7と、ソース領域およびドレイン領域9と、ゲッタリング領域11とを覆っている。本実施形態では、ゲート絶縁膜3のうち少なくともゲート電極5と半導体層13との間に位置する部分は、組成または密度の互いに異なる二層を含む複数の絶縁膜で構成され、かつ、ゲッタリング領域11の上のゲート絶縁膜3は、ゲート絶縁膜3のうち少なくともゲート電極5と半導体層13との間に位置する部分よりも薄いことを特徴としている。好ましくは、ゲッタリング領域11の上のゲート絶縁膜3の厚さは、ソースおよびドレイン領域9の上のゲート絶縁膜3の厚さよりも小さい。
薄膜トランジスタ10では、ゲート絶縁膜3は、半導体層13を覆う第1絶縁膜3aと、第1絶縁膜3aの上に形成され、少なくともチャネル領域7を覆う第2絶縁膜3bとから構成される二層構造を有しているが、組成または密度の互いに異なる2層を含んでいればよく、3層以上の積層構造を有していてもよい。
本実施形態では、薄膜トランジスタ10の半導体層13に、ソース領域およびドレイン領域9とは別にゲッタリング領域11を有している。また、そのゲッタリング領域11の上に設けられたゲート絶縁膜3の厚さは、チャネル領域7の上よりも薄くなるよう構成される。すなわち、ゲート絶縁膜3を選択的に薄膜化し、その部分にゲッタリング領域11を形成している。トップゲート型TFTにおいては、半導体層13に対する不純物元素の注入は、一般的にゲート絶縁膜3を越して行なわれる。いわゆるゲート絶縁膜3に対してのスルードープである。このとき、半導体層13に注入される不純物元素の濃度と、その領域での結晶状態(非晶質化度合い)とは、このイオン注入条件(主に加速電圧とドーズ量)とゲート絶縁膜3の厚さによって決まる。
言い換えると、本実施形態では、半導体層13のうちソースおよびドレイン領域9となる領域以外の領域にゲッタリングのための専用領域11を設け、半導体層13の上にゲート絶縁膜3を設ける。このとき、例えば、ゲート絶縁膜3のうち、低抵抗が要求されるソースおよびドレイン領域9の上に位置する部分の厚さが、ゲッタリング能力が要求されるゲッタリング領域11の上に位置する部分の厚さよりも大きくなるようにゲート絶縁膜3を設け、このゲート絶縁膜越しにスルードーピング処理を行なうと、ゲッタリング領域11とソースおよびドレイン領域9とを異なるドーピング状態とすることができる。
本実施形態では、ゲッタリング領域11は、半導体層13において、薄膜トランジスタ10の動作時に電子または正孔が移動する領域(活性領域)以外に形成されている。また、ゲッタリング領域11は、少なくともチャネル領域7とは隣接しない位置に形成されている。
なお、本明細書において、TFTの「活性層」は、結晶質半導体膜からなる島状半導体層から形成され、チャネル領域、ソースおよびドレイン領域、ゲッタリング領域、LDD領域などを含む結晶質半導体層を指す。これに対し、TFTの「活性領域」は、結晶質半導体層のうちソースおよびドレイン領域、チャネル領域、LDD領域などを含み、ゲッタリング領域は含まないものとする。
これにより、薄膜トランジスタ10の動作時に電子または正孔が移動する領域であるソースおよびドレイン領域9は、ゲッタリングに左右されず、実質上分離した工程で形成されるので、低抵抗化を目的としてn型不純物やp型不純物の添加量を最適化できる。また、ゲッタリング領域11の注入量や非晶質化度合いなども、ソースおよびドレイン領域9とは別個に、ゲッタリングの目的のみに絞って最適化することができる。よって、前述のソース/ドレイン領域をゲッタリング領域として利用する従来方法と比べると、本実施形態によるゲッタリング方法は、プロセスの短縮や簡略化はそのままに、プロセスマージンをより広くでき、さらにはゲッタリング能力を大きく高めることができる。また、ドーピング装置のスループットも向上することができる。
さらに、ソースおよびドレイン領域をゲッタリング領域として用いる従来方法とは異なり、ソースおよびドレイン領域9も非ゲッタリング領域となるので、チャネル領域7とソースおよびドレイン領域9との接合部のゲッタリングを、従来方法よりも良好に実効できるので、TFT特性上問題となっているオフ動作時のリーク電流の増大をほぼ完全に抑えることができ、さらに高い信頼性も同時に確保することができる。
本実施形態では、前述したように、少なくともチャネル領域7に対応する領域のゲート絶縁膜3が、組成あるいは密度が異なる二層以上の絶縁膜で構成されている。また、ゲッタリング領域11の上のゲート絶縁膜3は、チャネル領域7のゲート絶縁膜3よりも薄い。例えば、ゲート絶縁膜3のうちゲッタリング領域11の上に位置する部分が、チャネル領域7の上に位置する部分よりも一層以上少ない層から構成されていてもよいし、あるいは、ゲート絶縁膜3のうちゲッタリング領域11の上に位置する部分が、ソース領域およびドレイン領域9の上に位置する部分よりも一層以上少ない層から構成されていてもよい。
薄膜トランジスタ10を備えた半導体装置は、例えば次のような方法で製造できる。
まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜に対して第1の加熱処理を行う。これにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る。次いで、結晶質領域を含む半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する。続いて、島状半導体層上に、組成あるいは密度が互いに異なる複数の絶縁膜を積層させることにより、積層構造を有する絶縁膜(積層絶縁膜)を形成する。
上記積層絶縁膜のうち、少なくとも島状半導体層においてゲッタリング領域となる領域の上に位置する部分を選択的にエッチングして薄膜化する。このとき、積層構造を有する絶縁膜のうち、ゲッタリング領域となる領域上に位置する少なくとも最上層の絶縁膜はエッチング除去されることが好ましい。また、積層構造を有する絶縁膜のうち、少なくとも最下層の絶縁膜はエッチングされずに、ゲッタリング領域となる領域上に残ることが好ましい。このようにして、ゲッタリング領域上で他の領域上よりも薄いゲート絶縁膜が形成される。
この後、島状半導体層のうち少なくともゲッタリング領域に、ゲッタリング能力を持つゲッタリング元素をドープする。次いで、島状半導体層に対して第2の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
上述したように、本実施形態では、ゲッタリング領域上の厚さが、ソース領域およびドレイン領域上の厚さよりも小さいゲート絶縁膜を形成するが、そのためには、ゲッタリング領域上のゲート絶縁膜を局所的に薄くするためのエッチング工程が必要である。このとき、本出願人による未公開の特願2004−56358号明細書で提案しているように、単層構造を有する絶縁膜に対して選択的なエッチングを行おうとすると、基板間および基板面内におけるエッチング量のバラツキを避けることができず、ゲッタリング領域上に位置するゲート絶縁膜の厚さは大きく変動してしまうおそれがある。ゲッタリング領域上のゲート絶縁膜の厚さが変動すると、ゲッタリング領域に入るゲッタリング元素の量およびゲッタリング領域の結晶状態が変動し、ゲッタリング能力が変動する。その結果、安定したゲッタリング処理を行うことは難しいという問題がある。
これに対し、本実施形態では、密度あるいは組成が互いに異なる二層以上の積層構造を有する絶縁膜に対して、上記のような選択的なエッチングを行う。よって、絶縁膜を構成するそれぞれの層をエッチングする際のエッチング速度を変えることにより、除去しようとする層の下層をエッチングストッパーとして用いることができる。その結果、ゲッタリング領域上のゲート絶縁膜の厚さを均一に制御できるので、ゲッタリング領域の能力が強化されると共に安定化され、常に安定したゲッタリング効果が得られるようになる。
本実施形態におけるゲート絶縁膜の最もシンプルな構成は、ゲート絶縁膜が二層構造を有する場合であり、簡略な製造プロセスで十分に高い効果を得ることができる。二層構造を有するゲート絶縁膜は、下層絶縁膜および上層絶縁膜からなる積層絶縁膜を形成した後、上層絶縁膜のうち、島状半導体層の少なくとも後にゲッタリング領域となる領域上に位置する部分を選択的に除去あるいは薄膜化することによって得られる。好ましくは、下層絶縁膜をエッチングストッパーとして用いて、ゲッタリング領域上に位置する上層絶縁膜をエッチングする。
これにより、ゲート絶縁膜のうち少なくともチャネル領域に対応する部分は、組成あるいは密度が互いに異なる二層の絶縁膜で構成されており、ゲッタリング領域に対応する部分は、チャネル領域に対応する領域を構成する絶縁膜のうち下層の絶縁膜のみで構成された薄膜トランジスタを製造できる。なお、ゲート絶縁膜のうちソース領域およびドレイン領域に対応する部分は、チャネル領域に対応する部分のゲート絶縁膜と同様、組成あるいは密度が異なる二層の絶縁膜で構成されていることが好ましい。
ここで、本実施形態における薄膜トランジスタは、半導体層のチャネル形成領域とソース領域あるいはドレイン領域との接合部に、低濃度不純物領域(LDD領域)を備えていてもよい。LDD領域は、接合部にかかる電界集中を緩和し、オフ動作時のリーク電流の低減やホットキャリア耐性の向上のために設けられる。このような場合でも、チャネル領域とLDD領域との接合部、およびLDD領域とソースおよびドレイン領域との接合部を十分にゲッタリングすることができる。
本実施形態の半導体装置は、上述してきたような薄膜トランジスタ(TFT)を少なくとも1つ備えていればよく、例えば複数のTFTを備えていてもよい。例えば、Nチャネル型TFTとPチャネル型TFTとが相補的に構成された装置であってもよく、そのような装置はCMOS回路に好適に用いられ得る。そのような半導体装置では、Nチャネル型TFTおよびPチャネル型TFTのゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分(典型的には、それぞれのTFTにおけるチャネル領域上のゲート絶縁膜)と、チャネル領域上のゲート絶縁膜とは、組成あるいは密度が異なる二層あるいは二層以上の絶縁膜で構成されている。Nチャネル型TFTとPチャネル型TFTの半導体層はいずれもゲッタリング領域を有し、Nチャネル型TFTにおけるゲッタリング領域上のゲート絶縁膜は、Nチャネル型TFTおよびPチャネル型TFTのゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分よりも薄い。
Nチャネル型TFTおよびPチャネル型TFTのゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分が、第1絶縁膜およびその上に形成された第2絶縁膜からなる二層構造を有する場合、前記Pチャネル型TFTにおけるゲッタリング領域、ソース領域およびドレイン領域上のゲート絶縁膜は、ゲート絶縁膜のうち上記部分よりも薄くてもよく、例えば、第1絶縁膜のみから構成されていてもよい。
本実施形態では、ソース領域およびドレイン領域の低抵抗化と、ゲッタリング領域におけるゲッタリング能力の確保とを両立させることが好ましいが、Nチャネル型TFTの場合、これらを両立することは難しい。Nチャネル型TFTでは、N型不純物として一般的にリンを用いるが、リンの質量は、P型不純物として一般的に用いられるホウ素の質量よりも大きいため、リンを半導体層にドープする際に半導体層へのダメージが大きく、結晶破壊を引き起こすおそれがある。前述のように、ゲッタリング領域においては、結晶破壊が生じることは望ましいが、ソース領域およびドレイン領域においては、結晶破壊が起こると、後の活性化アニールで結晶が回復せずに高抵抗化してしまい、ソースおよびドレイン領域として機能できなくなる可能性もある。このため、Pチャネル型TFTとNチャネル型TFTとを組み合わせた構造を有する半導体装置を作製する場合には、ゲッタリング領域上のゲート絶縁膜を選択的に薄くする構成をNチャネル型TFTに積極的に適用することによって、ソース領域およびドレイン領域を低抵抗化し、かつ、ゲッタリング領域におけるゲッタリング能力を確保するとともに、製造プロセスの簡略化を図ることが好ましい。
上記構成をNチャネル型TFTに適用した半導体装置は、例えば以下のような方法(第1の方法)で製造できる。
まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜に対して第1の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化して結晶質領域を含む半導体膜を得る。得られた半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する。次いで、島状半導体層上に、下層絶縁膜、上層絶縁膜をこの順で形成して積層構造を有する積層絶縁膜を形成する。
この積層絶縁膜上にゲート電極を形成した後、Nチャネル型TFTとなる島状半導体層のゲッタリング領域となる領域とPチャネル型TFTとなる島状半導体層全体とが露呈し、Nチャネル型TFTのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第1のマスクを形成する。続いて、第1のマスク及びPチャネル型TFTのゲート電極をマスクとして、それより露呈している領域の半導体層に対し、積層絶縁膜(上層絶縁膜/下層絶縁膜)越しにp型を付与する不純物元素をドープする。
この後、第1のマスク及びPチャネル型TFTのゲート電極より露呈している領域における上層絶縁膜をエッチングにより除去する。これにより、ゲート絶縁膜が得られる。
次に、Nチャネル型TFTとなる島状半導体層全体とPチャネル型TFTとなる島状半導体層のゲッタリング領域となる領域とが露呈し、Pチャネル型TFTのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第2のマスクを形成する。第2のマスク及びNチャネル型TFTのゲート電極をマスクとして、それより露呈している領域における半導体層に対し、Nチャネル型TFTのソース領域及びドレイン領域では、ゲート絶縁膜(第2絶縁膜/第1絶縁膜)越しに、Nチャネル型TFTのゲッタリング領域およびPチャネル型TFTのゲッタリング領域では、第1絶縁膜越しに、それぞれn型を付与する不純物元素をドープする。この後、第2の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
上記第1の方法では、Nチャネル型TFTおよびPチャネル型TFTのソースおよびドレイン領域を形成するためのN型不純物またはP型不純物をドープする工程と、ゲッタリング領域を形成するドーピング工程とを同時に行うことによって、工程簡略化を図っている。また、ドーピング時に用いたマスクをそのまま利用し、絶縁膜のエッチングを行うことで、ゲッタリングのための工程を付加することなく、プロセスを簡略化できる。
第1の方法の代わりに、以下の方法(第2の方法)を用いてもよい。
まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜に対して第1の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化して結晶質領域を含む半導体膜を得る。得られた半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する。島状半導体層上に、下層絶縁膜および上層絶縁膜をこの順で形成することによって、積層絶縁膜を形成する。
次いで、積層絶縁膜上にゲート電極を形成した後、Nチャネル型TFTとなる島状半導体層のゲッタリング領域となる領域とPチャネル型TFTとなる島状半導体層全体とが露呈し、Nチャネル型TFTのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第1のマスクを形成する。続いて、第1のマスク及びPチャネル型TFTのゲート電極より露呈している領域の上層絶縁膜をエッチングにより除去する。これにより、ゲート絶縁膜が得られる。
この後、第1のマスク及びPチャネル型TFTのゲート電極をマスクとして、それより露呈している領域における半導体層に対し、第1絶縁膜越しにp型を付与する不純物元素をドープする。
次いで、Nチャネル型TFTとなる島状半導体層全体とPチャネル型TFTとなる島状半導体層のゲッタリング領域となる領域とが露呈し、Pチャネル型TFTのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第2のマスクを形成する。第2のマスク及びNチャネル型TFTのゲート電極をマスクとして、それより露呈している領域における半導体層に対し、Nチャネル型TFTのソース領域及びドレイン領域では、ゲート絶縁膜(第2絶縁膜/第1絶縁膜)越しに、Nチャネル型TFTのゲッタリング領域およびPチャネル型TFTのゲッタリング領域では、第1絶縁膜越しに、それぞれn型を付与する不純物元素をドープする。この後、第2の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
上述した2つの製造方法のうち、第1の方法では、p型不純物のドーピング後に絶縁膜の選択的なエッチングを行うが、第2の方法では、絶縁膜の選択的なエッチングを行った後、p型不純物のドーピングを行う。第2の方法によると、p型不純物を半導体層にドープする際に、ゲート絶縁膜の厚さが選択的に小さいため、半導体層の所定の領域には、ゲート絶縁膜の下層の第1絶縁膜のみを通してドープされる。従って、p型不純物ドーピング時の加速電圧を小さく設定でき、製造装置としてのマージンが大きくなる。
第1および第の方法の他、以下のような方法(第3の方法、第4の方法)を用いることもできる。
第3の方法では、上述した方法と同様の方法で、複数の島状半導体層、積層絶縁膜、およびゲート電極を形成する。次いで、Nチャネル型TFTとなる島状半導体層のゲッタリング領域となる領域とPチャネル型TFTとなる島状半導体層全体とが露呈し、Nチャネル型TFTのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第1のマスクを形成する。第1のマスク及びPチャネル型TFTのゲート電極をマスクとして、それより露呈している領域における半導体層に対し、積層絶縁膜(第2絶縁膜/第1絶縁膜)越しにp型を付与する不純物元素をドープする。
この後、第1のマスク及びPチャネル型TFTのゲート電極より露呈している領域の上層絶縁膜をエッチングによって除去する。これにより、ゲート絶縁膜が形成される。
次に、Nチャネル型TFTのソース領域及びドレイン領域及びゲッタリング領域となる領域と、Pチャネル型TFTとなる島状半導体層のゲッタリング領域となる領域とが露呈し、Nチャネル型TFTのLDD領域となる領域と、Pチャネル型TFTのソース領域及びドレイン領域となる領域及びゲート電極上とが覆われるように第2のマスクを形成する。第2のマスクより露呈している領域の半導体層に対し、Nチャネル型TFTのソース領域及びドレイン領域では、ゲート絶縁膜(第2絶縁膜/第1絶縁膜)越しに、Nチャネル型TFTのゲッタリング領域およびPチャネル型TFTのゲッタリング領域では、第1絶縁膜越しに、それぞれn型を付与する不純物元素をドープする。この後、第2の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
第4の方法では、上述した方法と同様の方法で、複数の島状半導体層、積層絶縁膜、およびゲート電極を形成する。次いで、Nチャネル型TFTとなる島状半導体層のゲッタリング領域となる領域とPチャネル型TFTとなる島状半導体層全体とが露呈し、Nチャネル型TFTのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第1のマスクを形成する。第1のマスク及びPチャネル型TFTのゲート電極より露呈している領域の上層絶縁膜をエッチングによって除去する。これにより、ゲート絶縁膜が得られる。
この後、第1のマスク及びPチャネル型TFTのゲート電極をマスクとして、それより露呈している領域の半導体層に対し、第1絶縁膜越しにp型を付与する不純物元素をドープする。続いて、Nチャネル型TFTのソース領域及びドレイン領域及びゲッタリング領域となる領域と、Pチャネル型TFTとなる島状半導体層のゲッタリング領域となる領域とが露呈し、Nチャネル型TFTのLDD領域となる領域と、Pチャネル型TFTのソース領域及びドレイン領域となる領域及びゲート電極上とが覆われるように第2のマスクを形成する。第2のマスクより露呈している領域の半導体層に対し、Nチャネル型TFTのソース領域及びドレイン領域では、ゲート絶縁膜(第2絶縁膜/第1絶縁膜)越しに、Nチャネル型TFTのゲッタリング領域およびPチャネル型TFTのゲッタリング領域では、第1絶縁膜越しに、それぞれn型を付与する不純物元素をドープする。その後、第2の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
第3および第4の方法では、Nチャネル型TFTにLDD領域を形成している。LDD領域は、ゲッタリング領域を形成するマスクを利用して、ゲッタリング領域と同時に形成されるので、工程を増やすことなく、Nチャネル型TFTのオフ電流を下げ、信頼性を高めることが可能になる。
上記で例示した第1〜第4の方法によって得られる半導体装置では、Nチャネル型TFTのソース領域およびドレイン領域上のゲート絶縁膜は、Nチャネル型TFTやPチャネル型TFTにおけるゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分と同様に、組成あるいは密度が互いに異なる2層の絶縁膜で構成されている。また、Pチャネル型TFTにおけるゲッタリング領域上のゲート絶縁膜およびソース領域およびドレイン領域上のゲート絶縁膜は、Nチャネル型TFTやPチャネル型TFTにおけるゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分の下層の絶縁膜(第1絶縁膜)のみで構成されている。
なお、積層絶縁膜のうち上層絶縁膜を選択的にエッチングする工程において、上層絶縁膜が完全に除去されるまでエッチングを行うと、上述したように、ゲッタリング領域上には第1絶縁膜のみからなるゲート絶縁膜が形成されるが、上層絶縁膜に対する上記エッチング工程によって上層絶縁膜のうちゲッタリング領域上に位置する部分を薄膜化してもよく、その場合でも、ゲッタリング領域上でソースおよびドレイン領域上よりも薄いゲート絶縁膜を形成できる。
このように、本実施形態の半導体装置やその製造方法において、N型不純物は、それ自体がゲッタリング元素として作用する。そのため、特にNチャネル型TFTを有する半導体装置を製造する方法では、ゲッタリング元素を添加する工程と、ソースおよびドレイン領域を形成するN型不純物のドーピング工程とを、同一のマスクを用いて同一の元素をドープすることによって行うことができる。なお、Pチャネル型TFTにおいては、P型不純物だけではゲッタリング能力を持たないので、P型不純物のドーピング工程とは別個に、ゲッタリング領域へのN型不純物の注入工程を行う必要がある。
また、本実施形態では、Nチャネル型TFTおよびPチャネル型TFTのゲッタリング領域に、N型不純物元素およびP型不純物元素の両方がドープされることが好ましい。すなわち、ゲッタリング領域には、ゲッタリング元素として、n型を付与する周期表第5族Bに属する不純物元素と、p型を付与する周期表第3族Bに属する不純物元素とが含まれていることが好ましい。ゲッタリング領域がn型不純物元素のみを含む場合でも、n型不純物元素導入領域での触媒元素に対する固溶度が上がり、前述の第1のゲッタリング作用が引き起こされる。ところが、ゲッタリング領域が、n型不純物元素に加えてp型不純物元素も含んでいると、ゲッタリング元素としての効果がさらに大きくなる。詳しく説明すると、ゲッタリング領域に5族B元素だけでなく3族B元素をドープすると、ゲッタリングメカニズムが変わり、リンのみの場合の前記第1のゲッタリング作用に加えて、欠陥や局所的歪を利用した第2のゲッタリング作用が優勢になる。従って、ゲッタリング能力が高められ、より大きなゲッタリング効果が得られる。ゲッタリング元素は特に限定されないが、5族B元素からP(燐)を選択し、3族B元素からB(ホウ素)を選択すれば最も高いゲッタリング効果が得られる。また、これらの元素は、ソースおよびドレイン領域にドープされる不純物元素としても用いられるため、ゲッタリング元素としてこれらの元素を選択すると、ゲッタリング元素を添加するため工程と不純物ドープによってソース領域およびドレイン領域を形成する工程とを兼ねたドーピング工程を行うことができる。従って、ゲッタリング元素を添加する工程を別個に付加する必要がなくなり、製造プロセスを大幅に短縮ができる。
ゲッタリング領域には、n型を付与する不純物元素が1×1019/cm3以上3×1021/cm3以下の濃度で含まれ、かつ、p型を付与する不純物元素が1×1019/cm3以上3×1021/cm3以下の濃度で含まれていることが好ましい。不純物元素の濃度を上記範囲内に調整することにより、高いゲッタリング効率が得られる。不純物元素の濃度を上記範囲よりも高くしてもよいが、ゲッタリング効率は飽和しており、余分な処理時間が必要となる点で不利である。
また、本実施形態の半導体装置では、Nチャネル型TFTのゲッタリング領域には、n型を付与する周期表第5族Bに属する不純物元素が、そのNチャネル型薄膜トランジスタのソース領域あるいはドレイン領域よりも高濃度で含まれていることが好ましい。本実施形態では、Nチャネル型TFTでは、ゲート絶縁膜の厚さの差を利用して、ソース領域及びドレイン領域のドーピング状態と、ゲッタリング領域のドーピング状態とを互いに異ならせている。従って、半導体層のうちゲッタリング領域以外の領域にもゲッタリング元素であるn型不純物がドープされるが、より薄いゲート絶縁膜を介してゲッタリング元素がドープされるゲッタリング領域には、それよりも厚いゲート絶縁膜を介してドープされる他の領域よりも多量のゲッタリング元素が導入される。その結果、ゲッタリング領域は強いゲッタリング作用を発揮し、ソースおよびドレイン領域のゲッタリングをも行うことが可能になる。
また、ゲッタリング領域では、チャネル形成領域、ソース領域あるいはドレイン領域に比べて、非晶質成分が多く結晶質成分が少ないことが好ましい。このようなゲッタリング領域を形成するためには、n型不純物元素をドープする工程を、Nチャネル型TFTのソース領域及びドレイン領域に比べて、Nチャネル型TFT及びPチャネル型TFTのゲッタリング領域の方が、より結晶破壊が進み、非晶質化するようなドーピング条件にて行われることが好ましい。
従って、ゲッタリング領域を形成するためのドーピング工程では、島状半導体層のうち薄膜化されたゲート絶縁膜の下に位置する部分(すなわちゲッタリング領域となる部分)における非晶質化を、ソース領域およびドレイン領域となる部分における非晶質化よりも進行させることが好ましい。非晶質化が十分に進んだ領域(非晶質領域)では結晶質領域よりも触媒元素の自由エネルギーが低いので、触媒元素は非晶質領域へ拡散し易いからである。さらに、非晶質領域では、不対結合手や格子欠陥などが触媒元素をトラップする偏析サイトを形成し、そこに触媒元素を移動させてトラップさせるという第2のゲッタリング作用が引き起こされる。本実施形態では、TFT半導体層中にソース領域およびドレイン領域とは別にゲッタリング領域を有し、そのゲッタリング領域はTFTのキャリア(電子または正孔)の移動を妨げないように配置されているため、ゲッタリング領域が非晶質化して高抵抗となっても、それに伴ってTFT特性が低下することはない。よって、従来よりも高いゲッタリング能力を有する非晶質状態のゲッタリング領域を半導体層内に構成することができる。
半導体層の各領域における結晶状態は、ラマン分光スペクトルにおける非晶質半導体のTOフォノンピークPaと結晶半導体のTOフォノンピークPcとの比Pa/Pcを求めることによって評価できる。半導体層がケイ素(Si)膜を用いて形成されている場合、結晶SiのTOフォノンによるピークPcは、520cm-1近傍に現れ、非晶質SiのTOフォノンによるピークPaは、その状態密度を反映して480cm-1近傍にブロードな形状で現れる。ゲッタリング領域におけるラマン分光スペクトルの非晶質半導体のTOフォノンピークPaと結晶半導体のTOフォノンピークPcとの比Pa/Pcを、チャネル形成領域およびソース・ドレイン領域における比Pa/Pcよりも大きくなるように制御すると、高いゲッタリング効率を確保することができるので有利である。なお、本実施形態の製造方法では、ゲッタリング領域におけるラマン分光スペクトルの非晶質半導体のTOフォノンピークPaと結晶半導体のTOフォノンピークPcとの比Pa/Pcがソース領域およびドレイン領域における比Pa/Pcよりも大きい状態となるように各領域を形成した後、前述した第2の加熱処理を行った後も、上記の状態が保持されていることが望ましい。上記の状態を保持したままTFTを完成させると、TFT駆動時においても、常にゲッタリング工程時と同レベルのゲッタリング能力を保つことが可能になり、ゲッタリング領域からの触媒元素の逆拡散を防止できるので、半導体装置の信頼性を高めることができる。
本実施形態では、Nチャネル型TFTとPチャネル型TFTとを同時に形成する際に、それぞれのソースおよびドレイン領域を形成するためのn型ドーピング工程とp型ドーピング工程とを利用して、Pチャネル型TFTに加えて、Nチャネル型TFTにもゲッタリング領域を同時形成することが好ましく、これによって製造工程を大幅に簡略化できる。前述のように、p型不純物そのものはゲッタリング元素として機能しないが、半導体層中にn型不純物と共に存在することによって、強いゲッタリング作用を有する。このため、Nチャネル型TFTの半導体層にもn型不純物とp型不純物とがドープされたゲッタリング領域を形成すると、Nチャネル型TFTにおけるゲッタリング能力をより高められる。また、Nチャネル型TFTのゲッタリング領域には、上層にあるゲート絶縁膜が選択的に薄膜化されているため、ソースおよびドレイン領域に比べてより多くのn型不純物が導入され、その上、結晶へのドーピングダメージが大きく非晶質化が進んでおり、結晶欠陥も多く生成される。そのため、さらに高いゲッタリング能力を実現できる。
従来の半導体装置によると、ゲッタリング領域上のゲート絶縁膜が選択的に薄膜化されていないので、TFT半導体層にソースおよびドレイン領域とは別にゲッタリング領域を形成した場合でも、ゲッタリング能力を高める目的でゲッタリング元素であるn型不純物をゲッタリング領域に多量にドープすると、ソースおよびドレイン領域にも同量のn型不純物がドープされてしまう。このように、ソースおよびドレイン領域に過剰な量のn型不純物がドープされると、ソースおよびドレイン領域では、抵抗が下がるどころか、そのドーピングダメージにより非晶質化が生じて極めて高抵抗化する。p型不純物をドープする場合でも同様であるが、ドーピングダメージによる高抵抗化は、n型不純物をドープする場合の方がより顕著であり、特にNチャネル型TFTで大きな問題となる。
これに対し、本実施形態では、ゲッタリング領域上のゲート絶縁膜の厚さとソースおよびドレイン領域上のゲート絶縁膜の厚さとを異ならせることにより、それぞれの領域において目的に応じたドーピングを行うことが可能になる。ゲッタリング領域上のゲート絶縁膜は薄いので、ゲッタリング領域には、n型不純物やp型不純物がソースおよびドレイン領域よりも多量にドープされ、その結果、ドーピングダメージにより非晶質化が進行し、高いゲッタリング能力を発揮できる状態となっている。一方、ソースおよびドレイン領域上のゲート絶縁膜は厚いので、ソースおよびドレイン領域では、ドーピング時のドーピングダメージが小さく、結晶状態を保ったままで低抵抗化を実現できる。
本発明者らは、SIMS(2次イオン質量分析法)によって、ドーピング装置におけるn型不純物のプロファイルデータを得た。図12は、その一例を示すグラフである。
図12は、n型不純物としてリンが酸化ケイ素膜中にドープされたときの膜厚方向の濃度プロファイルである。図12に示すグラフの横軸は表面からの深さであり、0点が酸化ケイ素膜の最表面である。図12から、表面からの深さが500Å(50nm)の位置におけるリンの濃度は、表面からの深さが1000Å(100nm)の位置におけるリン濃度の約5倍であることがわかる。従って、例えば、ソースおよびドレイン領域上のゲート絶縁膜の厚さを100nmとし、ゲッタリング領域上のゲート絶縁膜の厚さを50nmと薄くし、n型不純物としてリンのドーピングを行なうと、ゲッタリング領域のリンの濃度がソースおよびドレイン領域のリンの濃度の約5倍になる。それだけでなく、上層にあるゲート絶縁膜が薄いために、ゲッタリング領域には、厚いゲート絶縁膜の下にあるソースおよびドレイン領域よりも高い加速電圧でリンイオンが注入される。そのため、ゲッタリング領域では、個々のイオンの衝撃エネルギーが大きく、さらに結晶性が崩れ、非晶質化が進行する。これに対して、ソースおよびドレイン領域では、ゲート絶縁膜が厚いため、リンが過剰に注入されず、また注入時におけるイオンの衝撃エネルギーも低いことから、非晶質化がおこらず、結晶状態を維持することができる。このようにして、簡易に、ゲッタリング領域とソースおよびドレイン領域とを、それぞれの目的に見合った結晶状態に作り分けることができる。
本実施形態では、積層絶縁膜をエッチングする際に、第1のマスク及びPチャネル型TFTのゲート電極より露呈している領域の上層絶縁膜をエッチングによって除去する工程を、上層絶縁膜のエッチング速度が下層絶縁膜のエッチング速度よりも大きくなるような条件下で行うことが好ましい。これにより、単層の絶縁膜を選択的に薄膜化する場合と比べて、厚さばらつきを抑えた信頼性の高いゲート絶縁膜を形成できる。このとき、上層絶縁膜のエッチング速度に対する下層絶縁膜のエッチング速度の比率、エッチング選択比が高ければ高いほど、上層絶縁膜のみをエッチングし、下層絶縁膜をエッチングせずに残すための制御性が向上する。より好ましくは、上記上層絶縁膜をエッチングにより除去する工程において、下層絶縁膜をエッチングストッパー膜として用いる。下層絶縁膜がエッチングストッパーとして機能すれば、下層絶縁膜をほぼ完全に残すことができるので、ゲッタリング領域上のゲート絶縁膜の厚さは下層絶縁膜の厚さと略同じになり、ゲート絶縁膜の厚さを安定して制御できる。
本実施形態におけるゲート絶縁膜は2以上の層から構成されている。ゲート絶縁膜の各層は酸化ケイ素膜あるいは窒化ケイ素膜を用いて形成されていることが好ましい。これらの膜を用いると、ゲート絶縁膜に要求される信頼性、電気特性、カバレッジ等の条件を満足できる。その場合、ゲート絶縁膜を構成する少なくとも2層において、ケイ素の組成率(すなわち酸素および/または窒素の組成率)が互いに異なると、上述したようなエッチングを行う際に有利である。
あるいは、ゲート絶縁膜は、酸化ケイ素を主成分とする膜と、窒化ケイ素を主成分とする膜とを含む多層構造を有していてもよい。好ましくは、酸化ケイ素を主成分とする第1絶縁膜と、窒化ケイ素を主成分とする第2絶縁膜とを含む二層構造を有する。チャネル領域と接する第1絶縁膜として酸化ケイ素膜を用いると、高い電気特性が得られるので望ましい。また、第2絶縁膜として窒化ケイ素膜を用いると、窒化ケイ素膜は酸化ケイ素膜に比べて1.5〜2倍の誘電率を有することから、ゲート絶縁膜の誘電率を高くできるので、より高いTFT特性が得られる。また、窒化ケイ素膜中に含まれる水素が、ケイ素膜(半導体層)中の結晶欠陥やダングリングボンドなどをターミネートし、結晶特性を向上させる効果もある。
上述したようなゲート絶縁膜を形成する場合、まず、半導体層上に積層絶縁膜を形成するが、このとき、積層絶縁膜を構成する複数の層は、大気中に曝すことなく、連続して形成されることが望ましい。ゲート絶縁膜を二層以上で構成することによるデメリットとして、その積層界面での汚染等による界面準位の形成等があるが、積層絶縁膜を形成する工程において、例えば下層絶縁膜を形成した後、大気中に曝すこと無く、上層絶縁膜を連続して形成すると、下層絶縁膜と上層絶縁膜との界面を清浄に保つことができ、界面準位の発生を防止できる。また、製造装置面から見ても、タクトを短縮できるので有利である。
本実施形態では、ゲッタリング領域は、電子または正孔が移動する領域以外の領域に形成される。また、ゲッタリング領域は、薄膜トランジスタのソース領域またはドレイン領域と隣接し、チャネル領域あるいはLDD領域とは隣接しないような位置に形成することが好ましい。より好ましくは、ゲッタリング領域は、半導体層の外縁部に形成され、複数の薄膜トランジスタを電気的に接続する配線と半導体層との接続は、ソース領域あるいはドレイン領域の少なくとも一部の領域で行われる。さらには、複数の薄膜トランジスタを電気的に接続する配線と半島体層の接続は、ゲッタリング領域の一部を含む領域と、ソース領域および/またはドレイン領域とで行われてもよい。このような接続を行なうことにより、薄膜トランジスタにおいて、ゲッタリング領域を介さずに電子あるいはホールのパスを確保することができるので、前述のようにゲッタリング領域として専用化および最適化できる。このような構成を有する半導体装置は、上述した第2の加熱処理の後に、少なくともソース領域あるいはドレイン領域の一部を含む部分とコンタクトする配線を形成することによって製造できる。
また、本実施形態では、ゲッタリングのための第2の加熱処理により、島状半導体層のうち少なくともソース領域およびドレイン領域にドープされたn型不純物および/またはp型不純物の活性化を行うことが好ましい。この第2の加熱処理工程により、ゲッタリングと活性化とを同時に行うことができるので、製造工程を短縮でき、また、従来の製造工程では必須であったゲッタリングのための付加工程を省くことができる。結果として、製造プロセスを簡略化でき、製造コストを削減できる。
上述したように、本実施形態では、ゲッタリングのための第2の加熱処理(温度:例えば500℃以上)をゲート電極形成後に行う必要があるので、ゲート電極の材料として、耐熱性の観点から高融点金属を用いることが望ましい。具体的には、ゲート電極は、W、Ta、Ti、Moから選ばれた元素、またはそれらの元素を含む合金材料の一種または複数種から形成されていることが好ましい。
本実施形態おける結晶質半導体膜は、以下のようにして好適に形成できる。まず、非晶質半導体膜上に、開口部を有するマスクを形成する。次いで、開口部を通して触媒元素を非晶質半導体膜の選択された領域に添加する。このようにして、触媒元素が選択的に添加された非晶質半導体膜が得られる。この非晶質半導体膜に対して第1の加熱処理を行うと、非晶質半導体膜のうち触媒元素が選択的に添加された領域からその周辺部へと横方向に結晶成長が進む。これにより、結晶成長方向がほぼ一方向にそろった良好な結晶質半導体膜が形成される。このような方法で結晶質半導体膜を形成すると、TFTの電流駆動能力をより高めることができるので有利である。
上記触媒元素として、Ni、Co、Sn、Pb、Pd、Fe、Cuから選ばれた一種または複数種の元素を用いることができる。これらから選ばれた一種または複数種類の元素であれば、微量で結晶化を助長する効果を発揮する。
触媒元素は単独では作用せず、ケイ素膜と結合しシリサイド化することで結晶成長に作用する。このとき、シリサイドの結晶構造が、非晶質ケイ素膜結晶化時に一種の鋳型のように作用し、非晶質ケイ素膜の結晶化を促す。触媒元素としてNiを用いると、Niは2つのSiとNiSi2のシリサイドを形成する。NiSi2は螢石型の結晶構造を示し、その結晶構造は、単結晶ケイ素のダイヤモンド構造と非常に類似したものである。しかも、NiSi2はその格子定数が5.406Åであり、結晶シリコンのダイヤモンド構造における格子定数5.430Åに非常に近い値をもつ。従って、NiSi2は非晶質ケイ素膜を結晶化させるための鋳型として最適である。よって、上記に例示した元素の中でも、特にNiを用いると、最も顕著な結晶化を助長する効果を得ることができる。
本実施形態の装置は、触媒元素を用いて作製された結晶質半導体膜を用いて製造されるので、そのゲッタリング領域には、非晶質半導体膜の結晶化を促進する触媒元素が存在している。ゲッタリング領域に存在する触媒元素の濃度は、例えば5×1018atoms/cm3以上である。このとき、チャネル領域におけるその触媒元素の濃度は、例えば1×1015〜1×1017atoms/cm3程度の範囲内にまで低減されている。すなわち、ゲッタリング工程によって、チャネル領域における触媒元素の濃度が上記範囲まで低減され、その結果、ゲッタリング領域の触媒元素濃度がチャネル領域の触媒元素濃度よりも2〜4桁上昇する。
半導体層の少なくともチャネル領域は、その結晶の面配向が主に〈111〉晶帯面で構成されている結晶質半導体膜から形成されることが好ましい。より好ましくは、半導体層の少なくともチャネル領域は、その結晶の面配向が主に〈111〉晶帯面で構成されており、その面配向の割合は、〈111〉晶帯面の中でも、特に(110)面配向と(211)面配向とで全体の50%以上の領域が占められている結晶質半導体膜から形成される。
一般的に触媒元素を用いずに非晶質半導体膜を結晶化させる場合には、半導体膜下地の絶縁体の影響(特に非晶質二酸化ケイ素の場合)で、結晶質半導体膜の面配向は、(111)に向きやすい。これに対して、本実施形態のように非晶質半導体膜に触媒元素を添加して結晶化させる場合には、図13(A)に示すような特異な成長が行われる。図13(A)は、下地絶縁体61の上に形成された非晶質半導体膜の結晶成長を示す図である。図示するように、触媒元素の半導体化合物64は、非晶質半導体膜における未結晶化領域62の結晶成長のドライビングフォースとなる。すなわち、触媒元素化合物64が結晶成長の最前線に存在し、隣接する非晶質領域62を紙面右方向に向かって次々と結晶化して結晶質半導体膜63が形成されていくのであるが、このとき触媒元素化合物64は、〈111〉方向に向かって強く成長する性質がある。その結果、得られる結晶質半導体膜の面方位として、図13(A)に示すように〈111〉晶帯面が現れる。
〈111〉晶帯面を図13(B)に示す。図13(B)において、横軸は(−110)面からの傾斜角度で、縦軸は表面エネルギーである。グループ65は、〈111〉晶帯面となる結晶面である。(100)面および(111)面は〈111〉晶帯面ではないが、比較のために示してある。また、図13(C)には、結晶方位の標準三角形を示す。ここで、〈111〉晶帯面の分布は図13(C)の破線のようになる。数字は代表的な極点の指数である。本実施形態における結晶質半導体膜では、これらの〈111〉晶帯面の中でも、特に(110)面あるいは(211)面が優勢配向となり、これらの面が全体の50%以上を占めるときに優位性が得られる。これらの2つの結晶面は他の面に比べてホール移動度が非常に高く、Nチャネル型TFTに比べ性能の劣るPチャネル型TFTの性能を特に向上でき、半導体回路においてもバランスがとり易いというメリットがある。
本実施形態における触媒元素を利用することにより得られた結晶質半導体膜の面方位分布を図14に示す。図14はEBSP測定による結果で、個々の微小領域に分けてその結晶方位を特定し、それをつなぎ合わせてマッピングしたものである。図14(A)に示すのは、本発明の結晶質半導体膜における面方位分布であり、図14(B)は、図14(A)のデータに基づいて、隣接する各マッピング点間の面方位の傾角が一定値以下(ここでは5°以下)のものを同色で塗り分け、個々の結晶ドメインの分布を浮かび上がらせたものである。また、図14(C)には、先ほど図13(C)で説明した結晶方位の標準三角形を示す。図14(C)からわかるように、本発明による結晶質半導体膜は、概ね〈111〉晶帯面に乗った面配向を示しており、特に(110)面および(211)面に強く配向しているのがわかる。また、図14(B)に示される個々の結晶ドメイン(ほぼ同一の面方位領域)のサイズは、2〜10μmの範囲で分布する。このように、本実施形態の装置では、半導体層を構成する結晶質半導体膜の結晶ドメイン(ほぼ同一の面方位領域)のドメイン径は2〜10μmであることが好ましい。なお、以上の面配向および面配向の割合、結晶ドメインのドメイン径は、EBSP測定により測定された値である。
また、本実施形態の半導体装置の製造方法では、第1の加熱処理の後、結晶質半導体膜にレーザー光を照射することが望ましい。結晶質半導体膜にレーザー光を照射すると、結晶質部分および非晶質部分の融点の相違により、結晶粒界部や微小な残留非晶質領域(未結晶化領域)が集中的に処理される。触媒元素を導入して結晶化された結晶質ケイ素膜は、柱状結晶から形成されており、その内部は単結晶状態である。そのため、レーザー光の照射により結晶粒界部が処理されると、基板全面にわたって単結晶状態に近い良質の結晶質半導体膜が得られるので、結晶性が大きく改善される。この結果、TFTのオン特性は大きく向上し、電流駆動能力により優れた半導体装置が実現できる。
このように、本実施形態によると、触媒元素の偏析によるリーク電流の発生を抑制することができ、特に画素部のスイッチング素子や駆動回路のサンプリング素子やメモリ素子のように、オフ動作時の低リーク電流が要求されるTFTで良好な特性が得られるようになる。また、触媒元素を用いて結晶化させた半導体膜は良好な結晶性を示すため、本実施形態におけるTFTを、高い電界効果移動度を必要とする駆動回路の素子として用いる場合にも良好な特性を得ることができる。
以下、図面を参照しながら、本発明による装置の構成およびその製造方法の実施形態をより具体的に説明する。
(第1実施形態)
図2〜図5を参照しながら、本発明による第1の実施形態について説明する。本実施形態では、周辺駆動回路が画素用TFTと同一基板上に一体形成されたドライバモノリシックのアクティブマトリクス型液晶表示装置の作製工程について説明する。すなわち、本実施形態では、ガラス基板上に、Nチャネル型TFTとPチャネル型TFTとを相補型に構成したCMOS構造の回路と、画素電極をスイッチング駆動する画素TFT(Nチャネル型)とが同時に形成される。
まず、図2(A)に示すように、基板101におけるTFTを形成する表面に、下地膜102、103を形成する。基板101は絶縁性表面を有していればよく、例えば低アルカリガラス基板や石英基板であってもよい。本実施形態では、基板101として低アルカリガラス基板を用いる。この場合、ガラス歪み点よりも10〜20℃程度低い温度で基板101をあらかじめ熱処理しておいても良い。下地膜102、103は基板101からの不純物拡散を防ぐために設けられ、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などであってもよい。本実施形態では、下層の第1下地膜102として、例えばプラズマCVD法でSiH4、NH3、N2Oの材料ガスを用いて酸化窒化ケイ素膜を形成する。また、第2の下地膜103として、第1下地膜102の上に同様にプラズマCVD法によりTEOSおよび酸素を材料ガスとして用いて酸化ケイ素膜を形成する。このとき、第1下地膜(酸化窒化ケイ素膜)102の厚さは、好ましくは25〜400nm、例えば100nmである。また、第2下地膜(酸化ケイ素膜)103の厚さは、好ましくは25〜300nm、例えば100nmである。本実施形態では2層からなる下地膜を形成したが、下地膜は例えば酸化ケイ素膜の単層であってもよい。
次に、非晶質構造を有するケイ素膜(a−Si膜)104を、プラズマCVD法やスパッタ法などの公知の方法で形成する。a−Si膜104の厚さは、例えば20〜150nm、好ましくは30〜80nmである。本実施形態では、プラズマCVD法で、厚さが50nmの非晶質ケイ素膜を形成する。さらに、本実施形態では、マルチチャンバー型のプラズマCVD装置を用い、下地膜102、103とa−Si膜104とを大気雰囲気に晒さないで連続形成した。これにより、下地膜103とa−Si膜104との界面(TFTではバックチャネルとなる)の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやしきい値電圧の変動を低減させることができる。
この後、a−Si膜104の表面上に触媒元素(本実施形態ではニッケル)105の微量添加を行う(図2(A))。このニッケル105の微量添加は、ニッケルを溶かせた溶液をa−Si膜104上に保持した後、スピナーにより溶液を基板101の上に均一に延ばして乾燥させることにより行う。本実施形態では、上記溶液の溶質として酢酸ニッケル、溶媒として水を用いる。また、上記溶液中のニッケル濃度は重量換算で例えば5ppmとなるように調整する。この工程によって添加される触媒元素の量は極微量である。a−Si膜104の表面における触媒元素濃度は、全反射蛍光X線分析(TRXRF)法により管理され、例えば5×1012atoms/cm2程度である。
触媒元素105は、ニッケル(Ni)以外に、鉄(Fe)、コバルト(Co)、スズ(Sn)、鉛(Pb)、パラジウム(Pd)、銅(Cu)から選ばれた一種または複数種の元素であってもよい。これらの元素よりも触媒効果は小さいが、ルテニウム(Ru)、ロジウム(Rh)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)等も触媒元素105として機能する。また、触媒元素105をa−Si膜104に添加する方法としては、触媒元素を含む溶液を塗布する方法以外に、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法なども利用することができる。触媒元素を含む溶液を塗布する方法によると、触媒元素の添加量を容易に制御でき、またごく微量の触媒元素を容易に添加できるので有利である。
続いて、基板101に不活性雰囲気下、例えば窒素雰囲気にて加熱処理を施す。この加熱処理として、550〜620℃で30分〜4時間のアニール処理を行うことが好ましい。本実施形態では、一例として590℃にて1時間の加熱処理を行う。この加熱処理によって、a−Si膜104の表面に添加されたニッケル105がa−Si膜104に拡散すると共に、シリサイド化が起こり、それを核としてa−Si膜104の結晶化が進行する。その結果、図2(B)に示すように、a−Si膜104は結晶化され、結晶質ケイ素膜104aとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるRTA(Rapid Thermal Annealing)装置で結晶化を行ってもよい。
なお、加熱処理に先立って、スピン塗布時のa−Si膜104の表面の濡れ性を向上させるため、オゾン水等でa−Si204表面をわずかに酸化させておいてもよい。この後、基板101に不活性雰囲気下、例えば窒素雰囲気にて第1の加熱処理を行う(図2(B))。このとき、530〜600℃で30分〜8時間の条件でアニール処理を行う。本実施例では、一例として、550℃で4時間の加熱処理を行った。この加熱処理において、a−Si膜104の表面に添加されたニッケル205がa−Si膜204中に拡散すると共に、シリサイド化が起こり、それを核としてa−Si膜104の結晶化が進行する。その結果、a−Si膜104は結晶化され、結晶質ケイ素膜104aとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるRTA(Rapid Thermal Annealing)装置で結晶化を行ってもよい。このようにして得られた結晶質ケイ素膜104aの結晶面配向は、主に〈111〉晶帯面で構成され、その中でも特に(110)面配向と(211)面配向とで全体の50%以上の領域が占められている。また、その結晶ドメイン(ほぼ同一の面方位領域)のドメイン径は、2〜10μmとなっている。
続いて、図2(C)に示すように、加熱処理により得られた結晶質ケイ素膜104aにレーザー光106を照射することで、この結晶質ケイ素膜104aをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜104bを形成する。このときのレーザー光としては、XeClエキシマレーザー(波長308nm、パルス幅40nsec)やKrFエキシマレーザー(波長248nm)が適用できる。このときのレーザー光のビームサイズは、基板101表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜104aの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。このときのレーザー光のエネルギーは、低すぎると結晶性改善効果が小さく、高すぎると前工程で得られた結晶質ケイ素膜104aの結晶状態がリセットされてしまうため、適切な範囲に設定する必要がある。このようにして、固相結晶化により得られた結晶性ケイ素膜104aは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜104bとなる。尚、このレーザー照射工程後においても、レーザー照射前の結晶面配向及び結晶ドメイン状態はそのまま維持され、EBSP測定において大きな変化は見られない。但し、結晶質ケイ素膜104b表面にはリッジが発生しており、その平均表面粗さRaは2〜10nmとなっている。
その後、結晶質ケイ素膜104bの不要な部分を除去して素子間分離を行うことにより、図3(A)に示すように、後にTFTの活性領域(ソースおよびドレイン領域、チャネル領域)となる島状の結晶質ケイ素膜(半導体層)107n、107p、107gが形成される。半導体層107nは後のNチャネル型TFTとなり、半導体層107pはPチャネル型TFTとなり、半導体層107gは画素TFTとなる。
ここで、Nチャネル型TFTとPチャネル型TFTとなる半導体層107n、107pの全面に、しきい値電圧を制御する目的で1×1016〜5×1017/cm3程度の濃度でp型を付与する不純物元素としてボロン(B)を添加してもよい。ボロン(B)の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。また、Nチャネル型TFTのみのしきい値をコントロールする目的で、Pチャネル型TFTの半導体層107pの上をフォトレジストで覆い、Nチャネル型TFTの半導体層107nあるいは画素TFTの半導体層107gのみにボロンを低濃度で添加してもよい。なお、ボロンは必ずしも添加する必要でないが、Nチャネル型TFTのしきい値電圧を所定の範囲内に収めるためには、半導体層107nにボロンを添加することが好ましい。
続いて、図3(B)に示すように、これらの半導体層107n、107p、107gを覆う絶縁膜109aおよび絶縁膜109bをこの順に形成し、二層構造の積層絶縁膜108を形成する。積層絶縁膜108の合計厚さは20〜150nmであることが好ましい。例えば、絶縁膜109aは、厚さが10〜100nmである酸化ケイ素膜であり、絶縁膜109bは、厚さが10〜100nmである窒化ケイ素膜である。ここでは、絶縁膜109aとして、厚さが50nmの酸化ケイ素膜を用い、絶縁膜109bとして厚さが50nmの窒化ケイ素膜を用いる。従って、本実施形態における積層絶縁膜108の合計厚さは100nmである。なお、積層絶縁膜108は2層以上の積層構造を有していればよく、3層以上の多層構造を有していても良い。また、積層絶縁膜108を構成する各層の材料として、酸化ケイ素や窒化ケイ素以外のシリコンを含む絶縁膜を用いても良い。
酸化ケイ素膜109aの形成は、TEOS(Tetra Ethoxy Ortho Silicate)を原料とし、酸素とともに基板温度が150〜600℃、好ましくは300〜450℃で、RFプラズマCVD法で分解・堆積することにより行うことができる。また、窒化ケイ素膜109の形成は、モノシラン(SiH4)とアンモニア(NH3)を原料ガスとし、窒素および水素をキャリアガスとして、酸化ケイ素膜109aの形成と同様に基板温度300〜450℃で、RFプラズマCVD法にて分解・堆積することにより行うことができる。本実施形態では、マルチチャンバー型のプラズマCVD装置を用いて、基板101をチャンバー内に設置し、大気雰囲気に晒すことなく、酸化ケイ素膜109aおよび窒化ケイ素膜109bを続けて形成する。これにより、これらの絶縁膜109aおよび109bの積層界面の汚染を防ぐことが可能となり、作製しようとするTFTの特性バラツキやしきい値電圧の変動を抑えることができる。
積層絶縁膜108を形成した後、絶縁膜108のバルク特性を向上させるとともに、半導体層107n、107pおよび107gと、絶縁膜108との界面特性を向上させるために、不活性ガス雰囲気下、500〜700℃の温度で数分〜数時間のアニールを行ってもよい。このようにして得られた酸化ケイ素膜109aの比誘電率は3.9程度であり、窒化ケイ素膜109bの比誘電率は6.8程度である。従って、積層絶縁膜108の合計厚さは100nmであるが、容量から見積もられる電気的な厚さは、酸化ケイ素膜単層の場合の0.7〜0.8倍となるので、TFTの電気特性を実質的に向上できる。
次に、スパッタリング法で高融点メタルを堆積して導電膜を形成し、これをパターニングすることにより、図3(C)に示すようなゲート電極110n、110pおよび110gを形成する。高融点メタルとして、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)からなる群から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金(代表的にはMo−W合金、Mo−Ta合金)を用いることができる。あるいは、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを用いても良い。本実施形態では、高融点メタルとしてタングステン(W)を用い、厚さが300〜600nm、例えば450nmのゲート電極110n、110pおよび110gを形成する。このとき、これらのゲート電極の低抵抗化を図るために、ゲート電極における不純物濃度を低減させると良く、特に酸素濃度を30ppm以下まで低減させることによって、ゲート電極の比抵抗値を20μΩcm以下に抑えることができる。
上記金属膜のパターニングは、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いて行うことができる。具体的には、エッチング用ガスとしてCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm)に調整し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)の電力を投入することによってプラズマを生成してエッチングを行う。また、基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。
本実施形態では、画素TFTのゲート電極110gは、TFTオフ動作時のリーク電流低減の目的から、2つのTFTを直列接続したデュアルゲート構造を有しているため、島状の結晶質ケイ素膜(半導体層)107gの上に2本のゲート電極110gが形成されている。画素TFTのゲート構造は、デュアルゲート構造の他に、さらにゲート電極の本数(TFTの直列接続数)を増やしたトリプルゲート構造やクワッドゲート構造であってもよい。
次に、図4(A)に示すように、イオンドーピング法によって、ゲート電極110n、110pおよび110gをマスクとして、半導体層107n、107pおよび107gに低濃度の不純物(リン)111を注入する。このとき、ドーピングガスとして、フォスフィン(PH3)を用い、加速電圧を40〜100kV、例えば80kV、ドーズ量を1×1012〜1×1014cm-2、例えば1×1013cm-2とする。これにより、半導体層107n、107pおよび107gのうち、ゲート電極110n、110pおよび110gで覆われていない領域112n、112p、112gに低濃度でリン111が注入される。また、半導体層107n、107pおよび107gのうち、ゲート電極110n、110pおよび110gでゲート電極に覆われ、リンが注入されなかった領域は、それぞれ、後のドライバ部Nチャネル型TFT、Pチャネル型TFT、および画素TFTにおける、チャネル領域113n、113pおよび113gとなる。
続いて、図4(B)に示すように、後のNチャネル型TFTと画素TFTにおけるゲート電極110nおよび110gを覆い、かつ、半導体層107nおよび107gの外縁部を露出させるように、フォトレジストによるマスク114nおよび114gを設ける。このとき、後のPチャネル型TFTにおける半導体層107pの上方にはマスクを形成しないため、Pチャネル型TFTを形成しようとする領域全体は露呈されている。
この状態で、レジストマスク114nおよび114gと、後のPチャネル型TFTにおけるゲート電極110pとをマスクとして、各々の半導体層にp型を付与する不純物(ホウ素)115をイオンドーピング法によって注入する。ドーピングガスとして、ジボラン(B2H6)を用い、加速電圧を40kV〜100kV、例えば75kVとし、ドーズ量は1×1015〜1×1016cm-2、例えば5×1016cm-2とする。これにより、後のNチャネル型TFT及び画素TFTにおける半導体層107n、107gのうち、マスク114nおよび114gより露呈している領域(外縁部)116nおよび116gに、高濃度にホウ素が注入される。また、後のPチャネル型TFTにおける半導体層107pのうち、ゲート電極110pで覆われていない領域(チャネル領域113p以外の領域)116pに高濃度にホウ素115が注入される。領域116pでは、高濃度のp型不純物(ホウ素)によって、先の工程で低濃度に注入されているn型不純物のリンを反転させるので、導電型がp型となる。このときの領域116n、116gと領域116pにおけるp型不純物元素(ホウ素)115の膜中濃度は1×1019〜3×1021/cm3である。
次に、図4(C)に示すように、p型不純物元素(ホウ素)のドーピング工程で使用したレジストマスク114n、114gと、Pチャネル型TFTのゲート電極110pとをマスクとして、積層絶縁膜108のうち上層(窒化ケイ素膜)109bのみをエッチングする。本実施形態では、本エッチング工程をICPエッチング法によって行う。具体的には、エッチングガスとしてCF4とO2とを用い、それぞれのガス流量比を20/40(sccm)に設定した状態で、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入して、実質的に負の自己バイアス電圧を印加する。このような条件では、酸化ケイ素膜109aに対する窒化ケイ素膜109bのエッチング選択比は5〜10程度であり、下層の酸化ケイ素膜109aでエッチングを制御良く停止させることができる。また、剥き出しとなっているPチャネル型TFTのゲート電極110pが若干エッチングされる場合もあるが、問題とならないレベルのエッチング量である。なお、このエッチング(絶縁膜の選択エッチング)工程は、ICPエッチング法以外にも、通常のプラズマエッチング法やRIE(リアクティブイオンエッチング)法等によって行うこともでき、また、エッチングガスとしてSF6等の他のフロン系ガスを利用してもよい。
上記のように窒化ケイ素膜109bを選択的にエッチングした結果、窒化ケイ素膜109bから、各TFTにおけるゲート絶縁膜の上層となる第2絶縁膜117n、117p、117gが得られる。このエッチング工程では、下層の酸化ケイ素膜109aは、エッチングに対するエッチストッパーとして働くので、ほとんどエッチングされず、そのまま残る。これにより、第2絶縁膜117n、117pおよび117gと、酸化ケイ素膜(第1絶縁膜)109aとからなるゲート絶縁膜108n、108pおよび108gが得られる。
この後、レジストマスク114nおよび114gを除去する。レジストマスク114nおよび114pの除去は、酸素プラズマアッシングを用いても良い。その場合、レジストマスク114nおよび114pの除去を上記選択的エッチング工程と連続して同一エッチング装置内で行うと、製造工程を簡略化でき、タクトを短縮できるので有利である。
続いて、図5(A)に示すように、フォトレジストによって新たなドーピングマスク118gおよび118pを形成する。ドーピングマスク118gは、画素TFTの半導体層107gにおけるゲート電極110gを一回り大きく覆うように設けられ、ドーピングマスク118pは、Pチャネル型TFTにおけるゲート電極110pを一回り大きく覆い、かつ、半導体層107pの外縁部を露出させるように設けられる。Nチャネル型TFTにおける半導体層107nの上方にはマスクは形成されない。
この後、イオンドーピング法によって、ドーピングマスク118p、118gおよびNチャネル型TFTのゲート電極110nをマスクとして、それぞれの半導体層107n、107pおよび107gにn型不純物(リン)119を注入する。ここでは、ドーピングガスとして、フォスフィン(PH3)を用い、加速電圧を40〜80kV、例えば60kV、ドーズ量を1×1015〜2×1016cm-2、例えば6×1015cm-2とする。このドーピング工程により、半導体層107n、107p、107gにおけるゲート電極110nおよびレジストマスク118p、118gから露呈している領域に、リンが高濃度で注入されて、高濃度n型不純物領域が形成される。
上記のn型不純物ドーピング工程によって、画素TFTの半導体層107gのうち、ゲート電極110gで覆われていないがレジストマスク118gで覆われ、高濃度のリンがドープされなかった領域120は、低濃度にリンが注入されて、画素TFTにおけるLDD領域となる。画素TFTがLDD領域を有していると、特にオフ動作時のリーク電流を抑制できるので有利である。なお、上述したように、画素TFTの半導体層107gのうち、ゲート電極110gで覆われた領域は、チャネル領域113gである。また、半導体層107gのうち、ゲート絶縁膜の上層(第2絶縁膜)117gで覆われた領域はソースおよびドレイン領域122gとなり、第1絶縁膜109aで覆われているが第2絶縁膜117gで覆われていない領域は、上記ドーピング工程で高濃度のホウ素がドープされた結果、ゲッタリング領域123gとなる。
同様に、ドライバNチャネル型TFTの半導体層107nのうち、ゲート電極110nで覆われ、高濃度のリンがドープされなかった領域は、前述したようにチャネル領域113nとなる。また、第2絶縁膜117gで覆われた領域はソースおよびドレイン領域122nとなり、第1絶縁膜109aで覆われているが第2絶縁膜117gで覆われていない領域は、上記ドーピング工程で高濃度のホウ素がドープされた結果は、ゲッタリング領域123nとなる。
さらに、Pチャネル型TFTの半導体層107pのうち、ゲート電極110pで覆われていないがドーピングマスク118pで覆われ、高濃度のリンがドープされなかった領域121は、図4(B)に示すp型不純物ドーピング工程でホウ素が高濃度で注入されているので、p型不純物領域として残り、Pチャネル型TFTのソースおよびドレイン領域となる。また、半導体層107pのうちドーピングマスク118pで覆われていない領域は、上記n型不純物ドーピング工程で高濃度のリンが注入された結果、ゲッタリング領域123pとなる。
このように、高濃度のリンをドープする工程では、それぞれの半導体層107n、107p、107gのうち、Nチャネル型TFTのゲート電極110nとマスク118p、118gとに覆われていない領域に、リンがゲート絶縁膜108n、108pおよび108gを介してドープされる。このとき、ゲート絶縁膜のうち第2絶縁膜(窒化ケイ素膜)および第1絶縁膜(酸化ケイ素膜)の二層を介してドープされるか、あるいはゲート絶縁膜のうち第1絶縁膜(酸化ケイ素膜)のみを介してドープされるかによって、リンのドーピングの状態が大きく異なってくる。
それぞれのドーピングの状態について、図12に示すリンのドーピングプロファイルを参照しながら、以下に詳しく説明する。図12において、横軸はドーピング深さ、縦軸はリン濃度を示す。上記のドーピング工程では、領域122n、122gに対するリンのドーピングは、合計厚さが100nmである2層の絶縁膜を介して行なわれるため、領域122n、122gにドープされるリン濃度は、図12における深さが1000〜1500Å(100〜150nm)のときのリン濃度と等しくなる。これに対し、領域123n、123p、123gに対するリンのドーピングは、厚さが50nmであるゲート絶縁膜下層(第1絶縁膜)109aのみを介して行われるので、領域123n、123p、123gにドープされるリン濃度は、図12における深さが500〜1000Å(50〜100nm)のときのリン濃度と等しくなる。よって、領域122nおよび122gのリン濃度と、領域123n、123pおよび123gのリン濃度との間で、大きな濃度差が生じる。本実施形態では、第1絶縁膜109aのみで覆われた領域123n、123p、123gにドープされるリンの実量は、第1絶縁膜109aおよび第2絶縁膜117n、117gで覆われた領域122n、122gにドープされるリンの実量の5倍以上となる。その上、第1絶縁膜109aのみで覆われた領域123n、123p、123gでは、上層のゲート絶縁膜が薄いため、第1絶縁膜109aおよび第2絶縁膜117n、117gで覆われた領域122n、122gに比べて、相対的に高い加速電圧でリンイオンが半導体層中に注入される。従って、個々のイオンの衝撃エネルギーが大きく、結晶性が崩れて、より非晶質化されやすい。一方、領域122n、122gでは、厚いゲート絶縁膜によって、注入時におけるイオンの衝撃エネルギーが緩和されるので、非晶質化がおこりにくく、結晶状態が維持される。
このようにして、ゲッタリング能力が必要とされる領域と、ソースおよびドレイン領域として低抵抗が必要とされる領域とを、簡易に、それぞれの目的に見合った状態で作り分けることができる。得られたゲッタリング領域123n、123p、123gにおけるn型不純物元素(リン)の膜中濃度は1×1019〜3×1021/cm3である。また、画素TFTのLDD領域120におけるn型不純物元素(リン)の膜中濃度は、1×1017〜1×1019/cm3である。リン濃度が上記範囲であれば、LDD領域として優れた機能を発揮できる。
次に、上記n型不純物ドーピング工程で用いたドーピングマスク118p、118gを除去した後、不活性雰囲気下、例えば窒素雰囲気にて第2の加熱処理を行う。この加熱処理によって、図5(B)に示すように、それぞれの半導体層107n、107p、107gの活性領域に存在する触媒元素(ニッケル)が、ソースおよびドレイン領域122n、122p、122gの外側に形成されたゲッタリング領域123n、123p、123gに移動する。
ゲッタリング領域123n、123p、123gでは、高濃度でリンおよびホウ素が含まれているため、ニッケルに対する固溶度が高く、さらにニッケルに対する偏析サイトが形成されやすい。また、上層のゲート絶縁膜が薄膜化されているため、上述のドーピング時に非晶質化され、ニッケルに対する自由エネルギーが低下している。そのため、結晶欠陥や不対結合手(ダングリングボンド)もニッケルの偏析サイトとして機能する。これらによって、ゲッタリング領域123n、123p、123gにおけるゲッタリング効果は相乗的に高められている。
従って、第2加熱処理によって、Nチャネル型TFTの半導体層107nのうち、チャネル領域113nやソースおよびドレイン領域122nに存在しているニッケルを、チャネル領域113nからソースおよびドレイン領域112n、そしてゲッタリング領域123nへと、図5(B)の矢印124で示される方向に移動させることができる。同様に、画素TFTの半導体層107gのうち、チャネル領域113g、LDD領域120、およびソースおよびドレイン領域122gに存在しているニッケルを、チャネル領域113gからLDD領域120、さらにソースおよびドレイン領域112g、そしてゲッタリング領域123gへと、矢印124で示される方向に移動させることができる。リンのみがドープされたソースおよびドレイン領域122n、122gもゲッタリング効果を有するが、より多量のリンがドープされて非晶質化し、かつホウ素もドープされたゲッタリング領域123n、123gのゲッタリング能力の方が圧倒的に高いので、ニッケルはゲッタリング領域123n、123gに集められる。さらに、Pチャネル型TFTの半導体層107pにおいても、ソースおよびドレイン領域の外側に形成されたゲッタリング領域123pは、NチャネルTFTのゲッタリング領域123nと同様に非常に高いゲッタリング能力を有するので、チャネル領域113pやソースおよびドレイン領域121に存在しているニッケルを、チャネル領域113pからソース・ドレイン領域121、そしてゲッタリング領域123pへと矢印124で示される方向に移動させる。
第2の加熱処理工程、すなわちゲッタリング工程により、ゲッタリング領域123n、123pおよび123gに触媒元素が移動してくるため、これらのゲッタリング領域における触媒元素の濃度は、例えば5×1018/cm3以上となる。
第2の加熱処理には一般的な加熱炉を用いてもよいが、好ましくはRTA(Rapid Thermal annealing)を用いる。特に、基板表面に高温の不活性ガスを吹き付け、瞬時に昇降温を行う方式のRTAが好適に用いられる。具体的には、保持温度が600〜750℃、保持時間が30秒〜20分程度である条件で行う。昇温速度および降温速度は、いずれも100℃/分以上に設定されることが好ましい。
なお、この加熱処理工程によって、ソースおよびドレイン領域122n、122gとLDD領域120とにドープされたn型不純物(リン)が活性化され、また、Pチャネル型TFTのソースおよびドレイン領域121にドープされたp型不純物(ホウ素)も活性化される。その結果、Nチャネル型TFTおよび画素TFTにおけるソースおよびドレイン領域122n、122gのシート抵抗値は、0.5〜1kΩ/□程度となり、画素TFTのLDD領域120のシート抵抗値は、50〜100kΩ/□になる。また、Pチャネル型TFTのソースおよびドレイン領域121のシート抵抗値は、1〜1.5kΩ/□程度となる。しかしながら、ゲッタリング領域123n、123pおよび123gでは、結晶がほぼ非晶質化しているため、ゲッタリングのための加熱処理によって結晶回復せず、非晶質成分がそのまま保持される。これらのゲッタリング領域の抵抗は極めて高いが、TFTとしてのキャリアの移動を妨げないように、ソース領域またはドレイン領域とは別の領域として形成されるので、ゲッタリング領域の抵抗が高いことがTFT特性を低下させることはない。
第2の加熱工程後に、レーザーラマン分光法により、半導体層の各領域におけるラマン分光スペクトルの非晶質SiのTOフォノンピークPaと結晶SiのTOフォノンピークPcとの比Pa/Pcを測定すると、ゲッタリング領域における比Pa/Pcがチャネル領域やソース/ドレイン領域における比Pa/Pcよりも大きいことがわかる。この測定は、基板101として透光性のあるガラス基板などを用いている場合、基板101の裏面側より行うこともできる。第2の加熱処理工程後、これよりも高温での処理は行われなれないため、各領域におけるPa/Pcの関係はTFT完成後も維持される。
以上の工程により、TFT半導体層のチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において残留している触媒元素のゲッタリングを行うことができ、触媒元素の偏析によるリーク電流の発生を抑制することができる。また、TFTの活性領域において、ソース領域またはドレイン領域とは別の領域にゲッタリング領域を形成するため、ゲッタリング領域の非晶質化によりTFTのソース領域またはドレイン領域の抵抗が上がってしまうという問題を解決できる。
次いで、図5(C)に示すように、層間絶縁膜126と電極および配線127を形成する。層間絶縁膜126は、窒化ケイ素膜、酸化ケイ素膜または窒化酸化ケイ素膜を用いて形成できる。層間絶縁膜126の厚さは400〜1500nm(代表的には500〜1000nm)であることが好ましい。本実施形態では、厚さが200nmの窒化ケイ素膜125aと厚さが700nmの酸化ケイ素膜125bとをこの順で積層した二層構造の層間絶縁膜126を形成する。ここでは、プラズマCVD法を用いて、SiH4およびNH3を原料ガスとして窒化ケイ素膜125aを形成した後、連続して、TEOSおよびO2を原料として酸化ケイ素膜125bを形成する。層間絶縁膜126の材料や構成は上記に限定されるものではなく、他のシリコンを含む絶縁膜を用いて形成されてもよいし、単層または積層構造を有していてもよい。また、シリコンを含む絶縁膜上にアクリル等の有機絶縁膜を設けた構成を有していてもよい。
層間絶縁膜126を形成した後、300〜500℃の温度で30分〜4時間程度の熱処理を行い、半導体層107n、107pおよび107gを水素化する工程を行うことが好ましい。水素化工程では、半導体層の活性領域とゲート絶縁膜との界面へ水素原子を供給し、TFT特性を劣化させる不対結合手(ダングリングボンド)を終端化することによって不活性化させる。本実施形態では、水素を約3%含む窒素雰囲気下、410℃の温度で1時間の熱処理を行う。層間絶縁膜126(特に窒化ケイ素膜125)に含まれる水素の量が十分であれば、窒素雰囲気で熱処理を行っても水素化の効果が得られる。あるいは、プラズマにより励起された水素を用いてプラズマ水素化を行ってもよい。
各TFTの電極および配線127は、層間絶縁膜126にコンタクトホールを形成した後、コンタクトホール内部および層間絶縁膜126の上に金属材料を堆積することによって形成できる。本実施形態では、窒化チタン膜とアルミニウム膜とからなる二層膜によって電極および配線127を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散することを防止するためのバリア膜として設けられる。このとき、画素TFTのドレイン電極は、ITOなど透明導電膜からなる画素電極と接続させる。他方の電極(ソース電極)はソースバスラインを構成し、このソースバスラインを介してビデオ信号が供給され、ゲートバスラインのゲート信号に基づいて画素電極に必要な電荷が書き込まれる。
最後に、350℃の温度で1時間のアニールを行うと、図5(C)に示すように、Nチャネル型薄膜トランジスタ128、Pチャネル型薄膜トランジスタ129および画素薄膜トランジスタ130が完成する。さらに必要に応じて、ゲート電極110nおよび110pの上にもコンタクトホールを設けて、配線127を介して所望の電極とゲート電極110n、110pとのを接続してもよい。また、TFTを保護する目的で、それぞれのTFTの上に窒化ケイ素膜などからなる保護膜を設けてもよい。
以上の方法によって作製されたそれぞれのTFTの特性を説明する。Nチャネル型薄膜トランジスタ128の電界効果移動度は250〜300cm2/Vs、Pチャネル型薄膜トランジスタ129の電界効果移動度は120〜150cm2/Vsと高い。また、Nチャネル型薄膜トランジスタ128の閾値電圧は1V程度、Pチャネル型薄膜トランジスタ129の閾値電圧は−1.5V程度である。このように、これらのTFTは非常に良好な特性を示す。一方、画素薄膜トランジスタ130では、従来例で頻繁に見られたTFTオフ動作時のリーク電流の異常な増大が全く無く、単位W当たり0.数pA以下と非常に低いリーク電流値を安定して示す。この値は、触媒元素を用いずに作製した従来のTFTと比べても全く差が無いものであり、製造歩留まりを大きく向上することができる。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、従来のTFTと比べて非常に高い信頼性を有する。
上記方法で作製したNチャネル型薄膜トランジスタ134とPチャネル型薄膜トランジスタ135とを相補的に構成したCMOS構造回路を用いてドライバ上のインバーターチェーンやリングオシレーター等を形成すると、従来のCMOS構造回路よりも信号遅延が小さく、信頼性が高く、安定した回路特性を示す。また、上記方法で作製した各TFTを液晶表示パネルに適用すると、従来方法で作製したTFTを用いた液晶表示パネルよりも表示むらが少なく、TFTリークによる画素欠陥も極めて少なく、コントラスト比の高い高位の表示が得られる。
(第2実施形態)
図6および図7を参照しながら、本発明による第2の実施形態について説明する。本実施形態では、ガラス基板上に、Nチャネル型TFTとPチャネル型TFTとを相補型に構成したCMOS構造の回路を形成する。
前述の第1実施形態と同様の方法で、図6(A)に示すように、ガラス基板201のTFTを形成する表面に、酸化窒化ケイ素膜からなる第1下地膜202と、酸化ケイ素膜からなる第2下地膜203を順次形成し、続いて、厚さが例えば50nmのa−Si膜204を形成する。次いで、前述の第1実施形態と同様の方法により、a−Si膜204の表面にニッケル205の微量添加を行う。
続いて、第1の加熱処理を行い、a−Si膜204に添加されたニッケル205を触媒として、a−Si膜204を固相状態で結晶化し、結晶質ケイ素膜204aを得る。そして、図6(B)に示すように、前述の第1実施形態と同様の方法で、レーザー光206を照射することにより結晶質ケイ素膜204aの結晶性を向上させ、より高品質な結晶質ケイ素膜204bを得る。
その後、結晶質ケイ素膜204bの不要な部分を除去して素子間分離を行う。本工程により、図6(C)に示すように、後にNチャネル型TFTおよびPチャネル型TFTの半導体層となる島状の結晶質ケイ素層(半導体層)207n、207pが形成される。ここで、Nチャネル型TFTおよびPチャネル型TFTの半導体層207n、207pの全面に、あるいはNチャネル型TFTの半導体層207nのみに対して、しきい値電圧を制御するためにp型を付与する不純物元素(Bなど)を低濃度で添加してもよい。
次に、前述の第1実施形態と同様の方法で、TFTの半導体層207n、207pを覆うように、絶縁膜209aおよび絶縁膜209bをこの順に形成し、二層構造の積層絶縁膜208を形成する。ここでは、絶縁膜209aとして、厚さが50nmの酸化ケイ素膜を用い、絶縁膜209bとして厚さが50nmの窒化ケイ素膜を用いる。従って、本実施形態における積層絶縁膜208の合計厚さは100nmである。なお、積層絶縁膜208を構成する各絶縁膜の厚さは上記に限定されず、適宜決定できる。
続いて、図3(C)を参照しながら説明した方法と同様の方法で、スパッタリング法で高融点メタルを堆積して導電膜を形成し、これをパターニングすることにより、図6(D)に示すようなゲート電極210nおよび210pを形成する。本実施形態では、高融点メタルとしてタングステン(W)を用い、厚さが300〜600nm、例えば450nmのゲート電極210nおよび210pを形成する。
次に、イオンドーピング法によって、ゲート電極210n、210pをマスクとして半導体層207n、207pに低濃度でn型不純物(リン)211を注入する。これにより、半導体層207nおよび207pのうち、ゲート電極210nおよび210pに覆われていない領域212nおよび212pに、低濃度でリン211が注入される。半導体層207nおよび207pのうちゲート電極で覆われ、低濃度でリンが注入されない領域は、後のNチャネル型TFTおよびPチャネル型TFTにおけるチャネル領域213nおよび213pとなる。
次いで、図6(E)に示すように、Nチャネル型TFTのゲート電極210nを覆い、かつ、半導体層207nの外縁部を露出させるようにフォトレジストによるレジストマスク214を形成する。このとき、Pチャネル型TFTの半導体層207pの上方にはマスクは設けられず、TFT全体が露呈されている。この後、図4(C)を参照しながら説明した方法と同様の方法で、レジストマスク214nと、Pチャネル型TFTのゲート電極210pとをマスクして、積層絶縁膜208における上層の窒化ケイ素膜209bのみをエッチングする。その結果、窒化ケイ素膜209bから、各TFTにおけるゲート絶縁膜の上層となる第2絶縁膜217nおよび217pが得られる。このエッチング工程では、下層の酸化ケイ素膜209aは、エッチングに対するエッチストッパーとして働くので、ほとんどエッチングされず、そのまま残る。これにより、第2絶縁膜217nおよび217pと、酸化ケイ素膜(第1絶縁膜)209aとからなるゲート絶縁膜208nおよび208pが得られる。
続いて、図7(A)に示すように、上記エッチング工程で使用したレジストマスク214をそのまま用いて、各々の半導体層207nおよび207pにp型を付与する不純物(ホウ素)215をイオンドーピング法によって注入する。ホウ素のドーピングは、ドーピングガスとしてジボラン(B2H6)を用い、加速電圧が30kV〜70kV、例えば55kVとし、ドーズ量が1×1015〜1×1016cm-2、例えば5×1016cm-2である条件下で行う。本実施形態では、このドーピング工程の前に窒化ケイ素膜209bのエッチングを行っているので、このドーピング工程では、酸化ケイ素膜209aのみを越してホウ素がドープされる。従って、本工程の加速電圧は、窒化ケイ素膜および酸化ケイ素膜の二層を越してドープされる第1実施形態のドーピング工程(図4(B))における加速電圧よりも低く設定される。
上記p型不純物ドーピング工程によって、Nチャネル型TFTの半導体層207nのうちマスク214から露呈している領域216nに高濃度にホウ素が注入され、Pチャネル型TFTの半導体層207pのうちゲート電極210pで覆われたチャネル領域213p以外の領域216pに高濃度にホウ素215が注入される。その結果、領域216pでは、高濃度のp型不純物(ホウ素)が、先の工程で低濃度に注入されているn型不純物のリンを反転させるので、導電型がp型となる。
次に、レジストマスク214を除去した後、図7(B)に示すように、フォトレジストによって新たなドーピングマスク218nおよび218pを形成する。ドーピングマスク218nは、Nチャネル型TFTのゲート電極210nを一回り大きく覆うように設けられ、ドーピングマスク218pは、Pチャネル型TFTのゲート電極210pをさらに一回り大きく覆い、かつ、半導体層207pの外縁部を露出させるように設けられる。
その後、イオンドーピング法によって、レジストマスク218n、218pをマスクとして、それぞれの半導体層207n、207pにn型不純物(リン)219を注入する。このn型不純物ドーピング工程により、半導体層207n、207pのうちレジストマスク218n、218pから露呈している領域にリンが高濃度で注入され、高濃度n型不純物領域が形成される。
上記のn型不純物ドーピング工程によって、Nチャネル型TFTの半導体層207nのうち、ゲート電極210nで覆われていないがレジストマスク218nで覆われ、高濃度のリンがドープされなかった領域220は、低濃度にリンが注入されたLDD領域となる。LDD領域が形成されると、特にオフ動作時のリーク電流を抑制できると共にホットキャリア劣化等に対する信頼性を高めることができる。また、上述したように、半導体層207nのうちゲート電極210nで覆われた領域は、チャネル領域213nとなる。さらに、半導体層207nのうちレジストマスク218nで覆われていないがゲート絶縁膜上層(第1絶縁膜)209aで覆われた領域はソースおよびドレイン領域222となり、半導体層207nの外縁部(第1絶縁膜209aで覆われていない領域)は、高濃度のホウ素がドープされたゲッタリング領域223nとなる。
同様に、Pチャネル型TFT半導体層207pのうち、ゲート電極210pで覆われていないがレジストマスク218pで覆われ、高濃度のリンがドープされなかった領域221は、ホウ素のみが注入された領域として残り、Pチャネル型TFTのソースおよびドレイン領域となる。また、半導体層207pのうち、レジストマスク218pから露呈し、高濃度でリンが注入された領域223pはゲッタリング領域となる。
このように、高濃度のリンをドープする工程では、それぞれの半導体層207n、207pのうちマスク218p、218gで覆われていない領域に、リンがゲート絶縁膜208nおよび208pを介してドープされる。このとき、第1実施形態で説明したように、ゲート絶縁膜のうち第2絶縁膜(窒化ケイ素膜)および第1絶縁膜(酸化ケイ素膜)の二層を介してドープされるか、あるいはゲート絶縁膜のうち第1絶縁膜(酸化ケイ素膜)のみを介してドープされるかによって、リンのドーピングの状態が大きく異なり、同一のドーピング工程によって不純物濃度等が互いに異なる領域を形成することが可能になる。
次に、ドーピングマスク218n、218pを除去した後、不活性雰囲気下、例えば窒素雰囲気にて第2の加熱処理を行う。この加熱処理工程で、図7(C)に示すように、それぞれの半導体層207n、207pの活性領域に存在する触媒元素(ニッケル)を、ソースおよびドレイン領域222、221の外側に形成されたゲッタリング領域223n、223pに移動させることができる。
ゲッタリング領域223n、223pでは、高濃度でリンおよびホウ素が含まれているため、ニッケルに対する固溶度が高く、さらにニッケルに対する偏析サイトが形成されやすい。また、上層のゲート絶縁膜が薄膜化されているため、上述のドーピング時に非晶質化され、ニッケルに対する自由エネルギーが低下している。そのため、結晶欠陥や不対結合手(ダングリングボンド)もニッケルの偏析サイトとして機能する。これらによって、ゲッタリング領域223n、223pにおけるゲッタリング効果は相乗的に高められている。
従って、第2の加熱処理によって、Nチャネル型TFTの半導体層207nのうち、チャネル領域213nやソースおよびドレイン領域222nに存在しているニッケルを、チャネル領域213nからソースおよびドレイン領域212n、そしてゲッタリング領域223nへと、図7(C)の矢印224で示される方向に移動させることができる。同様に、Pチャネル型TFTの半導体層207pにおいても、ソースおよびドレイン領域の外側に形成されたゲッタリング領域223pは、NチャネルTFTのゲッタリング領域223nと同様に非常に高いゲッタリング能力を有するので、チャネル領域213pやソースおよびドレイン領域221に存在しているニッケルを、チャネル領域213pからソースおよびドレイン領域221、そしてゲッタリング領域223pへと矢印224で示される方向に移動させる。
なお、この加熱処理工程によって、ソースおよびドレイン領域222とLDD領域220とにドープされたn型不純物(リン)が活性化され、また、Pチャネル型TFTのソースおよびドレイン領域221にドープされたp型不純物(ホウ素)も活性化される。しかしながら、ゲッタリング領域223nおよび223pでは、結晶がほぼ非晶質化しているため、ゲッタリングのための加熱処理によって結晶回復せず、非晶質成分がそのまま保持される。これらのゲッタリング領域の抵抗は極めて高いが、TFTとしてのキャリアの移動を妨げないように、ソース領域またはドレイン領域とは別の領域として形成されるので、ゲッタリング領域の抵抗が高いことがTFT特性を低下させることはない。
以上の工程により、TFT半導体層のチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において残留している触媒元素をゲッタリングでき、触媒元素の偏析によるリーク電流の発生を抑制することができる。また、TFTの活性領域において、ソース領域またはドレイン領域とは別の領域にゲッタリング領域を形成するため、ゲッタリング領域の非晶質化によりTFTのソース領域またはドレイン領域において抵抗が上がってしまうという問題を解決することができる。
次いで、図7(D)に示すように、層間絶縁膜226と電極および配線227を形成する。層間絶縁膜226は、窒化ケイ素膜、酸化ケイ素膜または窒化酸化ケイ素膜を用いて形成できる。本実施形態では、第1実施形態と同様に、厚さが200nmの窒化ケイ素膜225aと厚さが700nmの酸化ケイ素膜225bとをこの順で積層した二層構造の層間絶縁膜226を形成する。
層間絶縁膜226を形成した後、300〜500℃の温度で30分〜4時間程度の熱処理を行い、半導体層207nおよび207pを水素化する工程を行うことが好ましい。水素化工程では、半導体層の活性領域とゲート絶縁膜との界面へ水素原子を供給し、TFT特性を劣化させる不対結合手(ダングリングボンド)を終端化することによって不活性化させる。本実施形態では、水素を約3%含む窒素雰囲気下、410℃の温度で1時間の熱処理を行う。層間絶縁膜226(特に窒化ケイ素膜225)に含まれる水素の量が十分であれば、窒素雰囲気で熱処理を行っても水素化の効果が得られる。あるいは、プラズマにより励起された水素を用いてプラズマ水素化を行ってもよい。
各TFTの電極および配線227は、層間絶縁膜226にコンタクトホールを形成した後、窒化チタン膜とアルミニウム膜とからなる二層膜によって電極および配線227を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散することを防止するためのバリア膜として設けられる。
最後に、350℃の温度で1時間のアニールを行うと、図7(D)に示すように、Nチャネル型薄膜トランジスタ228おとびPチャネル型薄膜トランジスタ229が完成する。さらに必要に応じて、ゲート電極210nおよび210pの上にもコンタクトホールを設けて、配線227を介して所望の電極とゲート電極210n、210pとのを接続してもよい。また、TFTを保護する目的で、それぞれのTFTの上に窒化ケイ素膜などからなる保護膜を設けてもよい。
以上の方法によって作製されたそれぞれのTFTの電界効果移動度や閾値電圧は、第1実施形態の方法で作製された各TFTと同程度の良好な特性を示す。
上記第1実施形態および第2の実施形態では、ゲッタリング領域は、半導体層のうち活性領域以外の領域に配置されていればよい。以下、図8および図9に示す平面図を参照しながら、TFT半導体層におけるゲッタリング領域の配置例を説明する。
第1および第2の実施形態におけるNチャネル型TFT、Pチャネル型TFT、画素TFTの半導体層には様々な形状のゲッタリング領域を形成することが可能である。また、Nチャネル型TFTの半導体層におけるゲッタリング領域とPチャネル型TFTの半導体層におけるゲッタリング領域との面積を概略等しくし、ゲッタリング領域からチャネル領域までの距離を概略等しくすることで、Nチャネル型TFTとPチャネル型TFTとの触媒元素に対するゲッタリングの効率をより確実に揃えることができる。
なお、Nチャネル型TFTの半導体層におけるゲッタリング領域とPチャネル型TFTの半導体層におけるゲッタリング領域との面積を概略等しくするとは、それぞれのTFTにおいて、半導体層(チャネル領域)の幅をW、ゲッタリング領域の面積Sとしたとき、半導体層(チャネル領域)の幅Wおよびゲッタリング領域の面積Sの比S/WがNチャネル型TFTおよびPチャネル型TFTにおいて概略等しくすることである。
図8(A)〜(D)は、半導体層30およびゲート電極35の構成を例示する平面図である。これらの図において、同じ構成要素には同じ参照符号を付している。半導体層30は、ゲート電極35と重なる領域に形成されるチャネル形成領域と、チャネル形成領域の両側のソースおよびドレイン領域31、32と、ゲッタリング領域とを有している。ソースおよびドレイン領域31、32は、それぞれコンタクト部36、37を有している。本明細書において、各TFTを電気的に接続する配線が半導体層と接続される部分をコンタクト部という。
図8(A)に示す構成では、ゲッタリング領域33a、34aは、チャネル形成領域から離れた位置(半導体層の外縁部)に、ゲート電極35と平行方向に延びる長方形状に配置されている。すなわち、長方形の長辺はゲート電極と平行である。また、長方形のコーナー部は半導体層30のコーナー部に掛かる様に配置されている。
図8(B)に示す構成では、ゲッタリング領域33b、34bは、ゲート電極35の下部にあるチャネル形成領域から離れた位置(半導体層の外縁部)に、ゲート電極35と垂直方向に延びる長方形状の配置されている。また、長方形のコーナー部は半導体層30のコーナー部に掛かる様に配置されている。
図8(C)に示す構成では、ゲッタリング領域33c、34cは、ゲート電極35の下部にあるチャネル形成領域から離れた位置(半導体層の外縁部)に、ゲート電極35と平行方向に延びる長方形と、ゲート電極35と垂直方向に延びる長方形とを組み合わせてできた複雑な形状に配置されている。この形状のコーナー部は半導体層30のコーナー部に掛かる様に配置されている。この場合は、図8(A)または図8(B)の構成よりも、ゲッタリング領域の面積を大きくすることができるので、触媒元素に対するゲッタリング効率をより高められる。
上記の図8(A)〜(C)の何れの構成においても、ゲッタリング領域は、ソース領域またはドレイン領域31、32にそれぞれ形成されるコンタクト部の間を流れる電流を妨げない位置に配置されている。
例えば、図8(A)に示すゲッタリング領域33a、34aは、ソース領域31に形成されているコンタクト部36と、ドレイン領域32に形成されているコンタクト部37との間を流れる電流を妨げない位置に配置されている。同様に、図8(B)に示すゲッタリング領域33b、34bは、ソース領域31に接続しているコンタクト部36とドレイン領域32に形成されているコンタクト部37との間を流れる電流を妨げない位置に配置されている。また、図8(C)に示すゲッタリング領域33c、34cは、ソース領域31に形成されているコンタクト部36とドレイン領域32に形成されているコンタクト部37との間を流れる電流を妨げない位置に配置されている。
図8(D)に示す構成は、図8(C)に示す構成と基本的に同じであるが、ゲッタリング領域33d、34dがコンタクト部36、37の一部に掛かっている点で異なっている。これにより、ゲッタリング領域33d、34dの更なる面積拡大が図られ、ゲッタリング領域33d、34dのゲッタリング効率を向上できる。基本的に、ゲッタリング領域33d、34dがコンタクト部36、37の一部に掛かっても問題ないが、ゲッタリング領域とコンタクト部とが重なる面積は最大でもコンタクト部36、37の半分以下となる様に留意する必要がある。従って、コンタクト部36、37とゲッタリング領域33d、34dとの間の設計距離は、各々の領域形成に対応するフォトリソグラフィ工程で使用する露光装置のアライメント精度を考慮して、好適な設計距離を決める必要がある。
なお、本発明の構成は図8(A)〜(D)に示す構成に限定されるものではない。ゲッタリング領域は、ソース領域とドレイン領域との間を流れる電流に影響を与えない(阻害しない)位置であれば任意の位置に配置され得る。
また、図9(A)は、半導体層30の上を複数のゲート電極35が横切り、半導体層30に複数のチャネル形成領域が形成される場合の、半導体層30およびゲート電極35の構成を例示する平面図である。半導体層30はゲート電極35の下部に形成される複数のチャネル形成領域と、その両側のソースおよびドレイン領域31、32と、ゲッタリング領域33e、34e、38eとを有している。ゲッタリング領域33e、34eは、半導体層30の外縁部に配置されており、例えば図8(A)〜(D)に示すゲッタリング領域33a〜d、34a〜dと同様の形状を有している。ゲッタリング領域33e、34eはコンタクト部36、37の一部に掛かっても構わないが、基本的に、ゲッタリング領域とコンタクト部との重なる面積が最大でもコンタクト部36、37の面積の半分以下になる様に留意する。一方。ゲッタリング領域38eは、複数のゲート電極35の間に位置するソース、領域31(またはドレイン領域32)の間に形成されている。ゲッタリング領域38eも、電流の流れを妨げないように配置される。好ましくはゲート電極35の間に形成されるコンタクト部39と重ならないように配置される。
また、図9(B)も、半導体層30を複数のゲート電極35が横切り、半導体層30にに複数のチャネル形成領域が形成される場合の構成を示す平面図である。図9(B)に示す構成では、2つのTFTが半導体層30を共有して直列に連結されており、その連結部においてコンタクト部を有しない。すなわち、連結部から電気信号を取り出す必要が無い。このような構成のTFTは、クロックトインバータやラッチ回路等回路で実際に使用される。半導体層30は、ゲート電極35の下部に形成される複数のチャネル形成領域と、その両側のソースおよびドレイン領域31、32と、ゲッタリング領域33f、34f、38fとを有している。ゲッタリング領域33f、34fは、半導体層30の外縁部に配置されており、例えば図8(A)〜(D)に示すゲッタリング領域33a〜d、34a〜dと同様の形状を有している。一方、ゲッタリング領域38fは、複数のゲート電極35の間に形成されたソース領域31(またはドレイン領域32)の間に配置されている。ゲッタリング領域38fは、連結部において、コンタクト部36からコンタクト部37へと流れる電流を少なくとも妨げない位置に配置されている。
なお、TFTの半導体層30の形状は、そのTFTに要求される電流量により異なる。図8及び図9に示すようにソースおよびドレイン領域とチャネル領域の幅が同一であるずん胴形となっている場合と、ソースおよびドレイン領域よりもチャネル領域の幅が狭められ、くさび形となっている場合とがあるが、どちらの場合にも同様に本発明を適用できる。
また、どのような形状のゲッタリング領域を適用しても、ゲッタリングのための加熱処理により、ゲッタリング領域には触媒元素が移動してくるため、加熱処理後のゲッタリング領域における触媒元素の濃度は典型的には5×1018/cm3以上となる。
(第3実施形態)
図10を参照しながら、本発明による第3の実施形態について説明する。本実施形態では、第1および第2実施形態で説明した方法とは異なる方法で非晶質半導体膜の結晶化を行う。
まず、第1および第2実施形態と同様に、基板(本実施形態ではガラス基板)401上に、基板からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、下層の第1下地膜402として窒化ケイ素膜を形成し、その上に第2下地膜403として酸化ケイ素膜を形成する。次に、厚さが30〜80nmの非晶質半導体膜(a−Si膜)404を、第1および第2実施形態と同様の方法で形成する。下地絶縁膜402、403とa−Si膜404とを大気解放しないで連続的に形成しても構わない。
次に、酸化ケイ素膜から形成されたマスク絶縁膜(厚さ:200nm程度)405を形成する。マスク絶縁膜405は、図10(A)に示すように、a−Si膜404に触媒元素を添加するための開口部400を有している。
次に、図10(B)に示すように、重量換算で100ppmの触媒元素(本実施形態ではニッケル)を含む水溶液(酢酸ニッケル水溶液)をスピンコート法で塗布して、触媒元素層406を形成する。このとき、マスク絶縁膜405の開口部400において、触媒元素層406は選択的にa−Si膜404と接触し、触媒元素添加領域400sが形成される。
本実施形態ではスピンコート法を用いてニッケルを添加するが、蒸着法やスパッタ法などにより触媒元素から形成される薄膜(本実施形態の場合はニッケル膜)をa−Si膜404の上に形成することによってニッケルを添加しても良い。
次に、500〜650℃(好ましくは550〜600℃)で6〜20時間(好ましくは8〜15時間)の加熱処理を行う。本実施形態では、570℃で14時間の加熱処理を行う。その結果、図10(C)に示すように、触媒元素添加領域400sに結晶核が発生し、触媒元素添加領域400sのa−Si膜404がまず結晶化され、結晶化領域404aとなる。さらにこの結晶化領域404aを起点として概略基板401と平行な方向(矢印407で示した方向)に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素膜404bが形成される。このとき、マスク405上に存在するニッケル406は、マスク膜405に阻まれ、下層のa−Si膜404へは到達しない。従って、触媒元素添加領域400sにおいて導入されたニッケルのみによりa−Si膜404の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質領域404cとして残る。但し、レイアウトによっては、隣接した開口部より横方向に結晶成長した領域とぶつかり合って境界が生じる場合もあり、この場合は非晶質領域とはならない。
マスクとして用いた酸化ケイ素膜405を除去した後、図10(D)で示すように、結晶質シリコン膜404bにレーザー光408を照射して、第1および第2の実施形態と同様に、結晶性の改善を行ってもよい。これにより、横方向の結晶成長により得られた結晶質ケイ素膜404bはより高品質化されて、結晶質ケイ素膜404dとなる。
続いて、図10(E)に示すように、横方向に結晶成長した領域の結晶質ケイ素膜404dを所定の形状にエッチングして、後のTFTの半導体層409を形成する。
本実施形態における結晶化方法は第1および第2の実施形態における結晶化工程に適応することができる。これにより、電流駆動能力の高い高性能なTFTを実現することができる。
(第4実施形態)
本実施形態の半導体装置はアクティブマトリクス基板である。図11(A)および(B)は、本実施形態のアクティブマトリクス基板のブロック図を示す。
図11(A)には、アナログ駆動を行うための回路構成が示されている。本実施形態の半導体装置は、ソース側駆動回路50、画素部51およびゲート側駆動回路52を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称を指している。
ソース側駆動回路50は、シフトレジスタ50a、バッファ50b、サンプリング回路(トランスファゲート)50cを設けている。また、ゲート側駆動回路52は、シフトレジスタ52a、レベルシフタ52b、バッファ52cを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
本実施形態では、画素部51は複数の画素からなり、その複数の画素各々がTFT素子を含んでいる。
なお、図示していないが、画素部51を挟んでゲート側駆動回路22の反対側にさらにゲート側駆動回路を設けても良い。
また、図11(B)には、デジタル駆動を行うための回路構成が示されている。本実施形態の半導体装置は、ソース側駆動回路53、画素部54およびゲート側駆動回路55を有している。デジタル駆動させる場合は、図11(B)に示すように、サンプリング回路の代わりにラッチ(A)53b、ラッチ(B)53cを設ければよい。ソース側駆動回路53は、シフトレジスタ53a、ラッチ(A)53b、ラッチ(B)53c、D/Aコンバータ53d、バッファ53eを設けている。また、ゲート側駆動回路55は、シフトレジスタ55a、レベルシフタ55b、バッファ55cを設けている。また、必要であればラッチ(B)53cとD/Aコンバータ53dとの間にレベルシフタ回路を設けてもよい。
なお、上記構成は、前述の実施形態1〜3に示した製造工程に従って実現することができる。また、本実施形態では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
(第5実施形態)
本実施形態の半導体装置は、上述の実施形態で形成されたCMOS回路や画素部を用いたアクティブマトリクス型液晶表示装置や有機EL表示装置、およびそのような表示装置を表示部として有する電気器具全てである。
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。
本実施形態では、触媒元素を用いた良好な結晶性を有する結晶質半導体膜を形成することができ、さらに十分に触媒元素をゲッタリングできる。また、Nチャネル型TFTとPチャネル型TFTとで、要求される特性や目的に応じて構造を簡易に作り分けることができる。よって、Nチャネル型TFTのホットキャリア耐性を高くし、Pチャネル型TFTの寄生容量を抑えたCMOS回路が得られる。その結果、Nチャネル型TFTとPチャネル型TFTとの特性をともに向上させることができるので、信頼性の高い、安定した回路特性を有する、良好なCMOS駆動回路を実現できる。また、オフ動作時のリーク電流が問題となる画素スイッチングTFTや、アナログスイッチ部のサンプリング回路のTFT等でも、触媒元素の偏析によると考えられるリーク電流の発生を十分に抑制することができる。その結果、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができる。よって、低消費電力化も可能な電気器具(携帯電話、携帯書籍、ディスプレイ)を実現できる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、第5実施形態の電気器具は、第1から第4の実施形態を組み合わせて作製された表示装置を用いて実現することができる。
以上、本発明の実施形態について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
例えば、本発明で対象となる半導体膜としては、前述の実施形態で示した純粋なケイ素膜以外に、ゲルマニウムとケイ素との混成膜(シリコン・ゲルマニウム膜)や純粋なゲルマニウム膜も利用できる。
また、ニッケルを導入する方法としては、非晶質ケイ素膜表面にニッケル塩を溶かせた溶液を塗布する方法を採用したが、非晶質ケイ素膜成膜前に下地膜表面にニッケルを導入し、非晶質ケイ素膜下層よりニッケルを拡散させ結晶成長を行わせる方法でもよい。また、ニッケルの導入方法として、その他、様々な手法を用いることができる。例えば、ニッケル塩を溶かせる溶媒としてSOG(スピンオングラス)材料を用い、SiO2膜より拡散させる方法もある。また、スパッタリング法や蒸着法、メッキ法により薄膜形成する方法や、イオンドーピング法により直接導入する方法なども利用できる。
さらに、前述の実施形態では、ゲッタリング工程でリンを用いたが、それ以外にヒ素、アンチモンを利用しても良い。