KR20190130153A - Tft 패널의 제조 방법 및 tft 패널 - Google Patents

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Abstract

TFT 패널의 제조 방법 및 TFT 패널로서, 상기 방법은, 기판을 준비하는 단계(101); 기판 위에 차례대로 제1 활성 영역, 제1 산화물층, 질화물층, 및 상호 독립된 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계(102, 103, 104); 제1 게이트 전극 및 제2 게이트 전극이 커버하지 못한 질화물층을 제거하는 단계(105); 제2 절연층을 증착시키는 단계(106); 제2 게이트 전극의 상부의 제2 절연층 위에 제1 활성 영역의 재질과 다른 제2 활성 영역을 형성하는 단계(107); 제1 소스 전극 및 제2 소스 전극, 제1 드레인 전극, 제2 드레인 전극을 각각 형성하는 단계(108)를 포함한다. 상기 방법은 상기 TFT 패널의 성능을 향상시킬 수 있다.

Description

TFT 패널의 제조 방법 및 TFT 패널
본 출원은 디스플레이 기술 분야에 관한 것으로, 특히 TFT 패널의 제조 방법 및 TFT 패널에 관한 것이다.
OLED (Organic Light-Emitting Diode, 유기 발광 다이오드) 디스플레이 장치는, 유기 전계 발광 디스플레이 장치(organic electroluminescent display)라고도 불리는데, 이는 신흥의 플랫 패널 디스플레이 장치로서, 제조 공법이 간단하고, 비용이 낮으며, 전력 소모가 낮고, 발광 광도가 높으며, 작업 온도의 적응 범위가 넓고, 부피가 얇고 가벼우며, 반응 속도가 빠른데다, 또한 컬러 디스플레이 및 대형 스크린 디스플레이를 구현하기가 용이하고, 집적 회로 드라이버와의 매칭을 구현하기가 용이하며, 플렉시블 디스플레이를 구현하기가 용이한 등의 우수한 점을 갖고 있으므로, 광범위한 응용 전망을 갖고 있다. OLED는 구동 방식에 따라 수동 매트릭스형 OLED 및 능동 매트릭스형 OLED(Active Matrix OLED, AMOLED)의 두 가지 유형으로 나눌 수 있다.
박막 트랜지스터(Thin Film Transistor, 약칭 TFT)는 AMOLED 디스플레이 장치 중의 주요 구동 소자이며, 고성능 플랫 패널 디스플레이 장치의 발전 방향에 직접 관계된다. 종래의 TFT 패널은 다양한 구조를 가지고, 상응하는 구조를 제조하는 박막 트랜지스터의 활성층의 재료에도 다양한 종류가 있는데, 예를 들어, 동일한 TFT 패널에 있어서 전자 이동도가 높고, 전류 출력 균일성이 좋은 다결정 실리콘 재료 및 스위치 속도가 빠르고 누설전류가 낮은 비다결정 실리콘 재료를 동시에 이용하여 각각 구동에 사용되는 TFT 및 스위치에 사용되는 TFT를 제조하여, 상기 TFT 패널은 상이한 기능 수요에 따라 상이한 TFT를 선택하여 사용할 수 있다.
그러나 본 출원의 발명자는, 현재의 종래기술에서 구동용 TFT의 신뢰성 및 전기 성능을 향상시키기 위해, 상기 TFT의 게이트 전극 절연층으로서 산화물 + 질화물의 구조를 이용할 것이나, 상기 질화물이 증착된 이후의 상기 TFT의 고온 제조 공정에서, 상기 질화물은 확산될 것이어서, 스위칭용 TFT의 비다결정 실리콘 재질을 오염시킬 것이며, 이로써 비다결정 실리콘 재질의 스위치용 TFT의 성능에 영향을 미치고, TFT 패널 전체의 성능을 저하시킴을 장기간의 연구 중에 발견하였다.
본 출원이 주요하게 해결하고자 하는 기술적 문제는 TFT 패널의 제조 방법 및 TFT 패널을 제공하는 것으로, 구동용 TFT의 질화물층이 스위칭용 TFT의 성능에 미치는 영향을 감소시키고, 이로부터 상기 TFT 패널의 성능을 향상시키기 위한 것이다.
상기 기술적 문제를 해결하기 위해, 본 출원이 이용하는 기술적 해결수단은, TFT 패널의 제조 방법을 제공하는 것이다. 상기 방법은, 기판을 준비하는 단계; 상기 기판 위에 제1 활성 영역을 형성하는 단계 - 여기서, 상기 제1 활성 영역은 다결정 실리콘 재질임 - ; 상기 제1 활성 영역 위 및 상기 제1 활성 영역에 의해 커버되지 않은 상기 기판 위에 제1 절연층으로서 산화물층 및 질화물층을 차례대로 증착시키는 단계; 상기 질화물층 위에 상호 독립된 제1 게이트 전극 및 제2 게이트 전극을 각각 형성하되, 상기 제1 게이트 전극은 상기 제1 활성 영역의 상부에 위치하는 단계; 상기 제1 게이트 전극 및 제2 게이트 전극을 자기 정렬(self-alignment)로 하고, 건식 에칭법을 이용하여 상기 제1 게이트 전극 및 제2 게이트 전극에 의해 커버되지 않은 질화물층을 제거하는 단계; 상기 제1 게이트 전극, 제2 게이트 전극 및 상기 질화물층에 의해 커버되지 않은 상기 산화물층 위에 제2 절연층을 증착시키는 단계; 상기 제2 게이트 전극의 상부의 상기 제2 절연층 위에 산화물 제2 활성 영역을 형성하는 단계 - 여기서, 상기 제2 활성 영역은 상기 제1 활성 영역의 재질과 다름 - ; 상기 제1 활성 영역 및 상기 제2 활성 영역에 제1 소스 전극 및 제1 드레인 전극과 제2 소스 전극 및 제2 드레인 전극을 각각 제조하는 단계를 포함한다.
상기 기술적 문제를 해결하기 위해, 본 출원이 이용하는 다른 기술적 해결수단은, TFT 패널의 제조 방법을 제공하는 것이다. 상기 방법은, 기판을 준비하는 단계; 상기 기판 위에 제1 활성 영역을 형성하는 단계 - 여기서, 상기 제1 활성 영역은 다결정 실리콘 재질임 - ; 상기 제1 활성 영역 위 및 상기 제1 활성 영역에 의해 커버되지 않은 상기 기판 위에 제1 절연층으로서 산화물층 및 질화물층을 차례대로 증착시키는 단계; 상기 질화물층 위에 상호 독립된 제1 게이트 전극 및 제2 게이트 전극을 각각 형성하되, 상기 제1 게이트 전극은 상기 제1 활성 영역의 상부에 위치하는 단계; 상기 제1 게이트 전극 및 제2 게이트 전극이 커버하지 못한 상기 질화물층을 제거하는 단계; 상기 제1 게이트 전극, 제2 게이트 전극 및 상기 질화물층에 의해 커버되지 않은 상기 제1 산화물층 위에 제2 절연층을 증착시키는 단계; 상기 제2 게이트 전극의 상부의 상기 제2 절연층 위에 제2 활성 영역을 형성하는 단계 - 상기 제2 활성 영역은 상기 제1 활성 영역의 재질과 다름 - ; 상기 제1 활성 영역 및 상기 제2 활성 영역에 제1 소스 전극 및 제1 드레인 전극과 제2 소스 전극 및 제2 드레인 전극을 각각 제조하는 단계를 포함한다.
상기 기술적 문제를 해결하기 위해, 본 출원이 이용하는 또 다른 기술적 해결수단은, TFT 패널을 제공하는 것이다. 상기 TFT 패널은, 기판; 상기 기판 위에 설치되는 제1 활성 영역 - 여기서, 상기 제1 활성 영역은 다결정 실리콘 재질임 - ; 상기 제1 활성 영역 위 및 상기 제1 활성 영역에 의해 커버되지 않은 상기 기판 위에 설치되는, 제1 절연층 - 여기서, 상기 제1 절연층은 차례대로 증착된 산화물층 및 질화물층을 포함하고, 또한 상기 질화물층은 상호 독립된 제1 질화물층 및 제2 질화물층을 포함함 - ; 상기 제1 질화물층 및 제2 질화물층 위에 각각 설치되는 제1 게이트 전극 및 제2 게이트 전극 - 상기 질화물층은 상기 제1 게이트 전극 및 제2 게이트 전극과 상기 산화물층 사이에만 존재함 - ; 상기 제1 게이트 전극, 제2 게이트 전극 및 상기 질화물층에 의해 커버되지 않은 상기 산화물층 위에 설치되는 제2 절연층; 상기 제2 게이트 전극의 상부의 상기 제2 절연층 위에 설치되는 제2 활성 영역 - 여기서, 상기 제 2 활성 영역은 상기 제1 활성 영역과 재질이 다름 - ; 상기 제1 활성 영역의 양단에 각각 접촉되는 제1 소스 전극 및 제1 드레인 전극; 상기 제2 활성 영역의 양단에 각각 접촉되는 제2 소스 전극 및 제2 드레인 전극을 포함한다.
본 출원의 실시예는 하기와 같은 유익한 효과를 가진다. 종래기술과 구별되는 점은, 본 출원의 실시예는 기판 위에 제1 활성 영역을 형성하고, 상기 제1 활성 영역은 다결정 실리콘 재질이며, 제1 절연층으로서 제1 산화물층 및 질화물층을 차례대로 증착시키고, 산화물층 위의 제1 게이트 전극 및 제2 게이트 전극이 커버하지 못한 질화물층을 제거하고, 그리고 나서 제2 게이트 전극의 상부의 제2 절연층 위에 제2 활성 영역을 형성한다. 알 수 있다시피, 제거되지 않은 질화물층은 산화물층과 제1 게이트 전극 및 제2 게이트 전극 사이에만 존재하고, 또한 상기 제거되지 않은 질화물의 TFT 기판의 후속 고온 제조 공정 중에서의 확산(질화물은 고온에서 위 방향으로 확산)은 제1 게이트 전극 및 제2 게이트 전극에 의해 차단될 것이어서, 따라서, 본 출원의 실시예는 구동용 TFT의 상기 질화물층이 스위치용TFT의 상기 제2 활성 영역를 오염시키는 것을 현저하게 감소시킬 수 있으며, 이로부터 스위치용 TFT의 성능에 미치는 영향을 감소시키고, 나아가 상기 TFT 패널의 성능을 향상시킨다.
도 1은 본 출원의 TFT 패널의 제조 방법의 일 실시예의 흐름 모식도이고,
도 2a는 도 1의 실시예 중 기판의 구조 모식도이고,
도 2b는 도 1의 실시예 중 제1 활성 영역을 형성한 후 TFT 패널의 구조 모식도이고,
도 2c는 도 1의 실시예 중 제1 절연층을 형성한 후 TFT 패널의 구조 모식도이고,
도 2d는 도 1의 실시예 중 제1 게이트 전극 및 제2 게이트 전극을 형성한 후 TFT 패널의 구조 모식도이고,
도 2e는 도 1의 실시예 중 제1 게이트 전극 및 제2 게이트 전극에 의해 커버되지 않은 질화물층을 제거한 후 TFT 패널의 구조 모식도이고,
도 2f는 도 1의 실시예 중 제2 절연층을 형성한 후 TFT 패널의 구조 모식도이고,
도 2g는 도 1의 실시예 중 제2 활성 영역을 형성한 후 TFT 패널의 구조 모식도이고,
도 2h는 도 1의 실시예 중 제1 소스 전극 및 제2 소스 전극과 제1 드레인 전극 및 제2 드레인 전극을 형성한 후 TFT 패널의 구조 모식도이고,
도 3은 본 출원의 TFT 패널 제조 과정에서 TFT 패널의 다른 일 실시예의 구조 모식도이고,
도 4는 본 출원의 TFT 패널 제조 과정에서 TFT 패널의 또 다른 일 실시예의 구조 모식도이고,
도 5는 본 출원의 TFT 패널의 일 실시예의 구조 모식도이다.
도 1, 도 2a 내지 도 2h를 모두 참조하면, 도 1은 본 출원의TFT 패널의 제조 방법의 일 실시예의 흐름 모식도이고, 도 2a 내지 도 2h는 도 1의 실시예의 TFT 패널 제조 과정에서 TFT 패널의 구조 모식도이다. 유의해야 할 것은, 본 실시예에서, 제1 활성 영역(202), 제1 게이트 전극(205), 제1 소스 전극(209) 및 제1 드레인 전극(230)은 구동용 TFT에 대응하고, 상응하게, 제2 활성 영역(208), 제2 게이트 전극(206), 제2 소스 전극(231) 및 제2 드레인 전극(232)은 스위치용 TFT에 대응한다. 본 실시예는 구체적으로 하기와 같은 단계를 포함한다.
단계101에서, 기판(201)을 준비한다(도 2a 참조).
하나의 응용 시나리오(application scenario)에서, 본 실시예는 기판(201)에 대해 세정 및 프리베이킹(pre-baking)을 진행해야 하고, 세정의 목적은 기판(201) 위의 더러운 얼룩, 기름때 및 섬유 등을 제거하여 스프레딩의 최적 효과에 달성하는 데에 있고, 프리베이킹의 목적은 상기 스프레딩의 균일성을 더 좋게 하는 것이다.
본 실시예의 기판(201)은 투명 유리, 투명 수지 등일 수 있지만 이에 한정되지 않는다.
단계102에서, 기판(201) 위에 제1 활성 영역(202)(도 2b 참조)을 형성하되, 여기서, 제1 활성 영역(202)는 다결정 실리콘 재질이다.
본 실시예의 제1 활성 영역(202)은 소스 영역, 드레인 영역 및 전기 전도 채널(미도시)을 포함한다. 하나의 응용 시나리오에서, 본 실시예는 먼저 비결정 실리콘을 증착시킨 다음, 그리고 나서 상기 비결정 실리콘에 대해 가열, 급속 어닐링(rapid annealing) 또는 레이저 결정을 진행하고, 마지막으로 포토리소그래피를 거치는 방법을 이용하여 제1 활성 영역(202)을 형성한다.
단계103에서, 제1 활성 영역(202) 위 및 제1 활성 영역(202)에 의해 커버되지 않은 기판(201) 위에 제1 절연층으로서 산화물층(203) 및 질화물층(204)을 차례대로 증착시킨다(도 2c 참조).
선택 가능하게, 본 실시예의 질화물은 질화규소이다. 물론 다른 실시예에서는, 질화붕소 등 다른 질화물을 이용하여 질화규소를 대체할 수 있다.
단계104에서, 질화물층(204) 위에 상호 독립된 제1 게이트 전극(205) 및 제2 게이트 전극(206)을 각각 형성하고, 또한 제1 게이트 전극(205)은 제1 활성 영역(202)의 상부에 위치한다(도 2d 참조).
본 실시예의 제1 게이트 전극(205), 제2 게이트 전극(206)은 금속 재료이며, 포토리소그래피를 통하여 형성되고, 상기 금속은 구리, 알루미늄, 몰리브덴 등일 수 있다. 물론, 다른 실시예에서는, 제1 게이트 전극(205) 및 제2 게이트 전극(206)은 다른 금속 재료 또는 다른 비금속 재료일 수 있다. 또한 본 출원의 실시예는 제1 게이트 전극(205) 및 제2 게이트 전극(206)의 재료가 서로 동일한지의 여부를 한정하지 않는다.
단계105에서, 제1 게이트 전극(205) 및 제2 게이트 전극(206)에 의해 커버되지 않는 질화물층(204)을 제거한다(도 2e 참조).
선택 가능하게, 본 실시예는 제1 게이트 전극(205) 및 제2 게이트 전극(206)을 자기 정렬로 하여(즉 자기 정렬 공법), 또한 건식 에칭법을 이용하여 제1 게이트 전극(205) 및 제2 게이트 전극(206)에 의해 커버되지 않은 질화물층(204)을 제거한다. 물론, 다른 실시예에서, 알루미늄 게이트 등의 공법을 이용하여 자기 정렬 공법을 대체하고/하거나, 습식 에칭법을 이용하여 건식 에칭법을 대체할 수도 있다.
자기 정렬 공법은 게이트 및 소스 및 드레인의 커버가 불순물이 측면으로 확산하는 것에 의해 완성되도록 하며, 이는 알루미늄 게이트 공법의 커버보다 커패시턴스가 훨씬 작다. 이밖에, 알루미늄 게이트 공법에서, 알루미늄 게이트 전극이 채널보다 짧더라도, 이온 주입 공법을 더 증가시켜 게이트 영역 옆의 연결되지 않은 부분을 충전하여, 자기 정렬을 구현할 수 있으며, 이로써 기생 커패시턴스를 감소시켜, TFT의 스위칭 속도와 작업 빈도를 향상시킬 수 있으며, 동시에 회로의 집적도를 향상시킨다.
해당 단계는 주로 TFT 패널의 후속 고온 제조 공정에서 제1 게이트 전극(205) 및 제2 게이트 전극(206)가 커버하지 못한 질화물층(204)의 위 방향 확산으로 인한 스위치용 TFT의 비다결정 실리콘의 제2 활성 영역(208)(후속하여 소개)의 오염을 감소시킨다. 제1 게이트 전극(205) 및 제2 게이트 전극(206)에 의해 커버된 질화물층(204)의 확산은 제1 게이트 전극(205) 및 제2 게이트 전극(206)에 의해 차단되어, 기본적으로 제2 활성 영역(208)을 오염시키지 않는다.
단계106에서, 제1 게이트 전극(205) 및 제2 게이트 전극(206)과 질화물층(204)에 의해 커버되지 않은 산화물층(203) 위에 제2 절연층(207)을 증착시킨다(도 2f 참조).
하나의 응용 시나리오에서, 제2 절연층(207)은 이산화규소이다.
단계107에서, 제2 게이트 전극(206)의 상부의 제2 절연층(207) 위에 제2 활성 영역(208)을 형성하되(도 2g 참조), 여기서, 제2 활성 영역(208)은 제1 활성 영역(202)의 재질과 다르다. 선택 가능하게, 본 실시예의 제2 활성 영역(208)은, 스위치용 TFT의 스위칭 속도를 향상시키고 그 누설전류를 감소시키기 위한 산화물 재질이다. 상기 산화물은 인듐-갈륨-아연 산화물, 인듐-주석-아연 산화물 등일 수 있지만 이에 한정되지 않는다. 물론, 다른 실시예에서, 제2 활성 영역(208)은 비산화물일 수 있다.
단계108에서, 제1 활성 영역(202) 및 제2 활성 영역(208)에 제1 소스 전극(209) 및 제1 드레인 전극(230)과 제2 소스 전극(231) 및 제2 드레인 전극(232)을 각각 제조한다(도 2h 참조).
구체적으로, 본 실시예의 제1 소스 전극(209) 및 제1 드레인 전극(230)과 제2 소스 전극(231) 및 제2 드레인 전극(232)의 제조 방법의 단계는, 제1 활성 영역(202)의 상부에서, 제2 절연층(207)에 대해 구멍을 뚫어, 제1 전극 구멍 및 제2 전극 구멍을 형성하되, 여기서, 상기 제1 전극 구멍 및 제2 전극 구멍은 모두 전반 제2 절연층(207)을 관통하는 단계; 금속층을 증착시키고 이에 대해 에칭을 진행하여, 제2 절연층(207) 위와 상기 제1 전극 구멍 및 제2 전극 구멍에 제1 소스 전극(209) 및 제1 드레인 전극(230)을 형성하고,또한 제1 소스 전극(209) 및 제1 드레인 전극(230)이 각각 상기 제1 전극 구멍 및 제2 전극 구멍을 통하여 제1 활성 영역(202)의 양단에 접촉하도록 하는 단계를 포함하며, 제1 활성 영역(202)의 양단에 위치하는 소스 영역 및 드레인 영역과 각각 접촉하는 것으로 이해할 수 있고, 동시에 제2 활성 영역(208)의 양단 위에 각각 제2 소스 전극(231) 및 제2 드레인 전극(232)을 형성할 수 있다.
종래기술과 구별되는 점은, 본 실시예의 제거되지 않은 질화물층은 산화물층과 제1 게이트 전극 및 제2 게이트 전극 사이에만 존재하고, 또한 상기 제거되지 않은 질화물의 TFT기판의 후속 고온 제조 공정에서의 확산은 제1 게이트 전극 및 제2 게이트 전극에 의해 차단될 것이므로, 따라서, 본 출원의 실시예는 구동용 TFT의 질화물층의 스위치용 TFT의 제2 활성 영역에 대한 오염을 현저하게 감소시킬 수 있으며, 이로부터 스위치용 TFT의 성능에 미치는 영향을 감소시키고, 나아가 상기 TFT 패널의 성능을 향상시킨다.
선택 가능하게, 도 3을 참조하면, 도 3은 본 출원의 TFT 패널 제조 과정에 있어서 TFT 패널의 다른 일 실시예의 구조 모식도이다. 본 실시예는 기판(301)을 준비한 이후, 기판(301) 위에 제1 활성 영역(302)을 형성하기 전에, 기판(301) 위에 버퍼층(303)을 형성하는데, 즉 기판(301)과 제1 활성 영역(302) 및 제1 절연층(304) 사이에 버퍼층(303)을 설치하여, 제1 활성 영역(302)을 제조할 시의 누설전류 등 문제를 개선하고, 이로부터 TFT 기판의 성능을 더 향상시킨다. 하나의 응용 시나리오에서, 버퍼층(303)은 질화규소층과 산화규소층을 포함한다. 물론, 다른 응용 시나리오에서, 버퍼층(303)은 질화규소층 또는 산화규소층만 포함할 수도 있다.
선택 가능하게, 도 4를 참조하면, 도 4는 본 출원의 TFT 패널 제조 과정에 있어서 TFT 패널의 또 다른 일 실시예의 구조 모식도이다. 본 실시예는 하기 방법으로 도 1의 실시예의 단계108을 대체할 수 있다. 구체적으로, 제2 게이트 전극(401)의 상부의 제2 절연층(402) 위에 제2 활성 영역(403)을 형성한 이후, 제2 활성 영역(403) 위 및 제2 활성 영역(403)에 의해 커버되지 않은 제2 절연층(402) 위에 에칭 차단층(404)를 증착시킨다. 상응하게, 제1 소스 전극(405), 제1 드레인 전극(406) 및 제2 소스 전극(407), 제2 드레인 전극(408)을 형성하는 방법은, 제1 활성 영역(410)의 상부에, 에칭 차단층(404) 및 제2 절연층(402)에 대해 구멍을 뚫어, 제1 전극 구멍 및 제2 전극 구멍을 형성하되, 여기서, 상기 제1 전극 구멍 및 제2 전극 구멍은 전반 에칭 차단층(404) 및 제2 절연층(402)을 관통하는 단계; 금속층을 증착시키고 이에 대해 에칭을 진행하여, 에칭 차단층(404) 및 제2 절연층(402) 위와 상기 제1 전극 구멍 및 제2 전극 구멍에 제1 소스 전극(405) 및 제1 드레인 전극(406)을 형성하고, 또한 제1 소스 전극(407) 및 제1 드레인 전극(408)이 각각 상기 제1 전극 구멍 및 제2 전극 구멍을 통하여 제1 활성 영역(409)의 양단에 접촉하도록 하는 단계; 제2 활성 영역(403)의 양단의 상부에서, 에칭 차단층(404)에 대해 구멍을 뚫어, 제3 전극 구멍 및 제4 전극 구멍을 형성하며, 또한 에칭 차단층(404)을 관통하여 제2 활성 영역(403)의 부분에 위치하며, 금속층을 증착시키고 이에 대해 에칭을 진행하여, 에칭 차단층(404) 위와 제3 전극 구멍 및 제4 전극 구멍에 제2 소스 전극(407) 및 제2 드레인 전극(408)을 형성하고, 또한 제2 소스 전극(407) 및 제2 드레인 전극(408)이 각각 제3 전극 구멍 및 제4 전극 구멍을 통하여 제2 활성 영역(403)의 양단에 접촉하도록 하는 단계를 포함한다.
물론, 본 실시예의 TFT기판의 제조 과정은, 패시베이션층(Passivation layer), 평탄층, 전기 전도층, 픽셀 정의층 및 픽셀 전극의 제조 등과 같은 필수적인 단계를 더 포함하는데, 이들 단계는 본 출원의 발명점이 아니므로, 여기서는 상세한 설명을 하지 않는다.
도 5를 참조하면, 도 5는 본 출원의 TFT 패널의 일 실시예의 구조 모식도이다. 본 실시예는, 기판(501); 기판(501) 위에 설치되는 제1 활성 영역(502) - 여기서, 제1 활성 영역(502)은 다결정 실리콘 재질임 - ; 제1 활성 영역(502) 위 및 제1 활성 영역(502)에 의해 커버되지 않은 기판(501) 위에 설치되는 제1 절연층(503) - 여기서, 제1 절연층(503)은 차례대로 증착되는 산화물층(504) 및 질화물층을 포함하고, 또한 상기 질화물층은 상호 독립된 제1 질화물층(505) 및 제2 질화물층(506)을 포함함 - ; 제1 질화물층(505) 및 제2 질화물층(506) 위에 각각 설치되는 제1 게이트 전극(507) 및 제2 게이트 전극(508) - 상기 질화물층은 제1 게이트 전극(507), 제2 게이트 전극(508)과 산화물층(504) 사이에만 존재함 - ; 제1 게이트 전극(507), 제2 게이트 전극(508) 및 제1 질화물층(505) 및 제2 질화물층(506)에 의해 커버되지 않은 산화물층(504) 위에 설치되는 제2 절연층(509); 제2 게이트 전극(508)의 상부의 제2 절연층(509)에 설치되는 제2 활성 영역(510) - 여기서, 제2 활성 영역(510)은 제1 활성 영역(502)과 재질이 다름 - ; 제1 활성 영역(502)의 양단에 각각 연결되는 제1 소스 전극(511) 및 제1 드레인 전극(512); 제2 활성 영역(510)의 양단에 각각 연결되는 제2 소스 전극(513) 및 제2 드레인 전극(514)을 포함한다.
종래기술과 구별되는 점은, 본 실시예의 구동용 TFT의 질화물층은 산화물층과 제1 게이트 전극 및 제2 게이트 전극 사이에만 존재하고, 또한 상기 제거되지 않은 질화물의 TFT기판의 후속 고온 제조 공정에서의 확산은 제1 게이트 전극 및 제2 게이트 전극에 의해 차단될 것이서, 따라서, 본 출원의 실시예는 구동용 TFT의 질화물층의 스위칭용 TFT의 제2 활성 영역에 대한 오염을 현저하게 감소시킬 수 있으며, 이로부터 스위칭용 TFT의 성능에 미치는 영향을 감소시키고, 나아가 상기 TFT 패널의 성능을 향상시킨다.
선택 가능하게, 본 실시예의 제2 활성 영역(510)은 산화물 재질이어서, 스위칭용 TFT의 스위칭 속도를 향상시키고 그 누설전류를 감소시키도록 한다. 상기 산화물은 인듐-갈륨-아연 산화물, 인듐-주석-아연 산화물일 수 있지만 이에 한정되지 않는다. 물론, 다른 실시예에서, 제2 활성 영역(208)은 비산화물일 수 있다.
선택 가능하게, 본 실시예는 제1 게이트 전극(507) 및 제2 게이트 전극(508)을 자기 정렬(즉 자기 정렬 공법)로 하여, 또한 건식 에칭법을 이용하여 제1 게이트 전극(507) 및 제2 게이트 전극(508)에 의해 커버되지 않은 질화물층(505) 및 질화물층(506)을 제거한다. 물론, 다른 실시예에서, 알루미늄 게이트 등 공법을 이용하여 자기 정렬 공법을 대체하고/하거나 습식 에칭법을 이용하여 건식 에칭법을 대체할 수도 있다.
선택 가능하게, 본 실시예의 질화물은 질화규소이다. 물론 다른 실시예에서, 질화붕소 등 다른 질화물을 이용하여 질화규소를 대체할 수 있다.
선택 가능하게, 본 실시예는, 기판(501)과 제1 활성 영역(502) 사이에 설치된 버퍼층(515)을 더 포함하여, 제1 활성 영역(502)을 제조할 시의 누설전류 등의 문제를 개선하도록 하여, 이로부터 TFT 기판의 성능을 더욱 향상시킨다. 하나의 응용 시나리오에서, 버퍼층(515)은 질화규소층 및 산화규소층을 포함한다. 물론, 다른 응용 시나리오에서, 버퍼층(515)은 질화규소층 또는 산화규소층만 포함할 수도 있고, 또는 다른 재질로 질화규소 및/또는 산화규소를 대체할 수 있다.
선택 가능하게, 본 실시예는 제2 절연층(509)에 설치된 에칭 차단층(516)을 더 포함하여, 제2 소스 전극(513) 및 제2 드레인 전극(514)을 구현하는 비백 채널 에칭(non-back channel etching)에 지원을 제공하도록 한다.
물론, 본 실시예의 TFT 기판은 패시베이션층, 평탄층, 전기전도층, 픽셀 정의층 및 픽셀 전극의 제조 등과 같은 필수적인 단계를 더 포함하는데, 이들 단계는 본 출원의 발명점이 아니므로, 여기서는 상세한 설명을 하지 않는다.
유의해야 할 것은, 본 출원의 실시예의 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극 및 제2 드레인 전극은 구리, 알루미늄, 몰리브덴 등 금속일 수 있다. 물론, 다른 금속 재료 또는 다른 비금속 재료을 이용하여 이들 금속을 대체할 수도 있다. 또한 본원 발명의 실시예는 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 제1 게이트 전극 및 제2 게이트 전극의 재료가 서로 동일한지 여부를 한정하지 않는다.
상술한 설명은 단지 본 출원의 실시형태일 뿐, 그로 인해 본 출원의 특허 범위를 한정하려는 것이 결코 아니며, 본 출원의 명세서 및 도면의 내용을 이용하여 만든 모든 등가 구조 또는 등가 과정의 변환, 또는 다른 관련 기술 분야에의 직접 또는 간접적인 적용은, 모두 마찬가지로 본 출원의 특허 보호범위 내에 포함된다.

Claims (16)

  1. TFT 패널의 제조 방법으로서,
    기판을 준비하는 단계;
    상기 기판에 제1 활성 영역을 형성하는 단계 - 상기 제1 활성 영역은 다결정 실리콘 재질임 - ;
    상기 제1 활성 영역 위 및 상기 제1 활성 영역에 의해 커버되지 않은 상기 기판 위에 산화물층 및 질화물층을 차례대로 증착시켜 제1 절연층으로 사용하는 단계;
    상기 질화물층 위에 상호 독립된 제1 게이트 전극 및 제2 게이트 전극을 각각 형성하되, 상기 제1 게이트 전극은 상기 제1 활성 영역의 상부에 위치하는 단계;
    상기 제1 게이트 전극 및 제2 게이트 전극을 자기 정렬(self-alignment)로 하고, 건식 에칭법을 이용하여 상기 제1 게이트 전극 및 제2 게이트 전극에 의해 커버되지 않은 질화물층을 제거하는 단계;
    상기 제1 게이트 전극, 제2 게이트 전극 및 상기 질화물층에 의해 커버되지 않은 상기 산화물층 위에 제2 절연층을 증착시키는 단계;
    상기 제2 게이트 전극의 상부의 상기 제2 절연층 위에 산화물 제2 활성 영역을 형성하는 단계 - 상기 제2 활성 영역은 상기 제1 활성 영역과 재질이 다름 - ;
    상기 제1 활성 영역 및 상기 제2 활성 영역에 제1 소스 전극 및 제1 드레인 전극과 제2 소스 전극 및 제2 드레인 전극을 각각 제조하는 단계를 포함하는, TFT 패널의 제조 방법.
  2. 제1항에 있어서,
    상기 기판을 준비하는 단계 이후, 상기 기판에 제1 활성 영역을 형성하는 단계 이전에,
    버퍼층을 형성하는 단계를 더 포함하되, 상기 버퍼층은 질화규소층 및/또는 산화규소층을 포함하는, TFT 패널의 제조 방법.
  3. 제1항에 있어서,
    상기 질화물은 SiN인, TFT 패널의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 게이트 전극, 제2 게이트 전극 및 상기 질화물층에 의해 커버되지 않은 상기 산화물층 위에 제2 절연층을 증착시키는 단계 이후, 상기 제2 게이트 전극의 상부의 상기 제2 절연층 위에 산화물 제2 활성 영역을 형성하는 단계 이전에, 상기 제2 절연층 위에 에칭 차단층을 형성하는, TFT 패널의 제조 방법.
  5. TFT 패널의 제조 방법으로서,
    기판을 준비하는 단계;
    상기 기판 위에 제1 활성 영역을 형성하는 단계 - 상기 제1 활성 영역은 다결정 실리콘 재질임 - ;
    상기 제1 활성 영역 위 및 상기 제1 활성 영역에 의해 커버되지 않은 상기 기판 위에 제1 절연층으로서 산화물층 및 질화물층을 차례대로 증착시키는 단계;
    상기 질화물층 위에 상호 독립된 제1 게이트 전극 및 제2 게이트 전극을 각각 형성하되, 상기 제1 게이트 전극은 상기 제1 활성 영역의 상부에 위치하는 단계;
    상기 제1 게이트 전극 및 제2 게이트 전극이 커버하지 못한 상기 질화물층을 제거하는 단계;
    상기 제1 게이트 전극, 제2 게이트 전극 및 상기 질화물층에 의해 커버되지 않은 상기 산화물층 위에 제2 절연층을 증착시키는 단계;
    상기 제2 게이트 전극의 상부의 상기 제2 절연층 위에 제2 활성 영역을 형성하는 단계 - 상기 제2 활성 영역은 상기 제1 활성 영역의 재질과 다름;
    상기 제1 활성 영역 및 상기 제2 활성 영역에 제1 소스 전극 및 제1 드레인 전극과 제2 소스 전극 및 제2 드레인 전극을 각각 제조하는 단계를 포함하는, TFT 패널의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 게이트 전극 및 제2 게이트 전극이 커버하지 못한 상기 질화물층을 제거하는 단계는, 상기 제1 게이트 전극 및 제2 게이트 전극을 자기 정렬로 하고, 건식 에칭법을 이용하여 상기 제1 게이트 전극 및 제2 게이트 전극에 의해 커버되지 않은 질화물층을 제거하는 단계를 포함하는, TFT 패널의 제조 방법.
  7. 제5항에 있어서,
    상기 제2 활성 영역은 산화물 재질인 것을 특징으로 하는, TFT 패널의 제조 방법.
  8. 제5항에 있어서,
    상기 기판을 준비하는 단계 이후, 상기 기판 위에 제1 활성 영역을 형성하는 단계 이전에,
    버퍼층을 형성하는 단계를 더 포함하되, 상기 버퍼층은 질화규소층 및/또는 산화규소층을 포함하는, TFT 패널의 제조 방법.
  9. 제5항에 있어서,
    상기 질화물은 SiN인, TFT 패널의 제조 방법.
  10. 제5항에 있어서,
    상기 제1 게이트 전극, 제2 게이트 전극 및 상기 질화물층에 의해 커버되지 않은 상기 산화물층 위에 제2 절연층을 증착시키는 단계 이후, 상기 제2 게이트 전극의 상부의 상기 제2 절연층 위에 산화물 제2 활성 영역을 형성하는 단계 이전에, 상기 제2 절연층 위에 에칭 차단층을 형성하는, TFT 패널의 제조 방법.
  11. TFT 패널로서,
    기판;
    상기 기판에 설치되는 제1 활성 영역 - 상기 제1 활성 영역은 다결정 실리콘 재질임 - ;
    상기 제1 활성 영역 및 상기 제1 활성 영역에 의해 커버되지 않은 상기 기판에 설치되는 제1 절연층 - 상기 제1 절연층은 차례대로 증착된 산화물층 및 질화물층을 포함하고, 또한 상기 질화물층은 상호 독립된 제1 질화물층 및 제2 질화물층을 포함함 - ;
    상기 제1 질화물층 및 제2 질화물층 위에 각각 설치되는 제1 게이트 전극 및 제2 게이트 전극 - 상기 질화물층은 상기 제1 게이트 전극 및 제2 게이트 전극과 상기 산화물층 사이에만 존재함 - ;
    상기 제1 게이트 전극, 제2 게이트 전극 및 상기 질화물층에 의해 커버되지 않은 상기 산화물층 위에 설치되는 제2 절연층;
    상기 제2 게이트 전극의 상부의 상기 제2 절연층 위에 설치되는 제2 활성 영역 - 상기 제2 활성 영역은 상기 제1 활성 영역의 재질과 다름 - ;
    상기 제1 활성 영역의 양단에 각각 접촉되는 제1 소스 전극 및 제1 드레인 전극;
    상기 제2 활성 영역의 양단에 각각 접촉되는 제2 소스 전극 및 제2 드레인 전극을 포함하는, TFT 패널.
  12. 제11항에 있어서,
    상기 제2 활성 영역은 산화물 재질인, TFT 패널.
  13. 제11항에 있어서,
    상기 제1 질화물층 및 제2 질화물층은 상기 제1 게이트 전극 및 제2 게이트 전극을 자기 정렬로 하고, 건식 에칭법을 이용하여 상기 제1 게이트 전극 및 제2 게이트 전극에 의해 커버되지 않은 질화물층을 제거하여 형성된 것인, TFT 패널.
  14. 제11항에 있어서,
    상기 기판과 상기 제1 활성 영역 사이에 설치되는 버퍼층을 더 포함하되, 상기 버퍼층은 질화규소층 및/또는 산화규소층을 포함하는, TFT 패널.
  15. 제11항에 있어서,
    상기 질화물은 SiN인, TFT 패널.
  16. 제11항에 있어서,
    상기 제1 게이트 전극, 제2 게이트 전극 및 상기 질화물층에 의해 커버되지 않은 상기 산화물층 위에 제2 절연층을 증착시키는 단계 이후, 상기 제2 게이트 전극의 상부의 상기 제2 절연층 위에 산화물 제2 활성 영역을 형성하는 단계 이전에, 상기 제2 절연층 위에 에칭 차단층을 형성하는, TFT 패널.
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