JP2007173307A - 薄膜トランジスタ - Google Patents
薄膜トランジスタ Download PDFInfo
- Publication number
- JP2007173307A JP2007173307A JP2005364933A JP2005364933A JP2007173307A JP 2007173307 A JP2007173307 A JP 2007173307A JP 2005364933 A JP2005364933 A JP 2005364933A JP 2005364933 A JP2005364933 A JP 2005364933A JP 2007173307 A JP2007173307 A JP 2007173307A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- thin film
- film transistor
- opening
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 66
- 239000010408 film Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 95
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 15
- 239000004973 liquid crystal related substance Substances 0.000 claims description 11
- 238000005401 electroluminescence Methods 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 15
- 238000009413 insulation Methods 0.000 abstract 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 51
- 239000011521 glass Substances 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 10
- 239000011347 resin Substances 0.000 description 10
- 229920005989 resin Polymers 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 229910004205 SiNX Inorganic materials 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 206010047571 Visual impairment Diseases 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】本発明は、薄膜トランジスタ（TFT）及びその製造方法を提供する。
【解決課題】本発明は、基板上に配置された円形状のゲート電極開口部を有するゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された半導体層と、前記半導体層上に配置されたソース及びドレイン電極を含み、前記ソース及びドレイン電極のいずれか一方が中央に配置され、他方がそれを囲むように同心円状に配置され、前記同心円状に配置されたソース及びドレイン電極間にチャネル領域を有し、前記ゲート電極開口部の外径は前記中央に配置されたソース又はドレイン電極の外径より小さく、かつ前記ゲート電極開口部の外径が前記ソース又はドレイン電極の外径内に納まるように配置されていることを特徴とする薄膜トランジスタに関する。
【選択図】図４
【解決課題】本発明は、基板上に配置された円形状のゲート電極開口部を有するゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された半導体層と、前記半導体層上に配置されたソース及びドレイン電極を含み、前記ソース及びドレイン電極のいずれか一方が中央に配置され、他方がそれを囲むように同心円状に配置され、前記同心円状に配置されたソース及びドレイン電極間にチャネル領域を有し、前記ゲート電極開口部の外径は前記中央に配置されたソース又はドレイン電極の外径より小さく、かつ前記ゲート電極開口部の外径が前記ソース又はドレイン電極の外径内に納まるように配置されていることを特徴とする薄膜トランジスタに関する。
【選択図】図４
Description
本発明は、薄膜トランジスタ（TFT）に関し、特に、ソース・ドレイン電極を同心円状に形成することによりリーク電流や寄生TFTに起因するオフ電流の低減を実現すると同時に、ゲート電極に開口部を設けることによってゲート・ソース電極間容量とオン電流を最適化した薄膜トランジスタに関する。
液晶表示装置（ＬＣＤ）、電界放出ディスプレイ（ＦＥＤ）及びエレクトロルミネセンス（ＥＬ）ディスプレイに代表される平面表示装置は、ＣＲＴを使ったＴＶに比べて軽量、薄型、そして低消費電力という特徴を有する。この特徴を生かしてこれら平面表示装置は各種分野で利用されるようになっているし、更なる進展が期待されている。
液晶表示装置においては、画素ごとにスイッチ素子が設けられ、そのスイッチ素子制御によりそれぞれの画素が駆動される。このスイッチ素子として、薄膜トランジスタが用いられている。
図１Aは、液晶表示装置に用いられる従来の非晶質シリコン半導体層を使った薄膜トランジスタの構成図、及び図１Bは、図１AのB-B’線に沿って切断された断面図を示す。このような従来の薄膜トランジスタにおいては、図１A に示されるように、ソース・ドレイン電極からはみ出した「ゲート電極上の非晶質シリコン層端部（図中（１））」が必ず存在する。このような非晶質シリコン端部は精密な形状加工や清浄度制御が困難であり、これにより寄生ＴＦＴや汚染物質（例えば、レジスト残り、ドライエッチング残渣）付着による制御しがたいリーク電流が生じるという問題を有していた。このようなリーク電流は、素子ごとに増減し、リーク電流が大きいと、電荷の保持性能が悪くなり、画像にフリッカや残像が生じる。更に、画面内にリーク電流の大小ムラが生じると、画像に濃淡ムラが発生するという問題を有していた。
上記のようなリーク電流の問題に関しては、従来、薄膜トランジスタの電極構造を工夫してリーク電流の低減を図る種々の試みがなされている。例えば、特開２００４−４８０３６号公報は、リーク電流の少ない薄膜トランジスタを提案している。図２A及び２Bは、本公報における薄膜トランジスタの構成図である。これらの図に示されるように、半導体膜の活性層５０４には、TFTの電極が同心円状に配置されている。リング形状を有するゲート電極５０２，５０６は、電極５０１，５０５を囲むように配置されている。電極５０３，５０７は、ゲート電極５０２，５０６を囲むように形成されている。電極５０１，５０５は、ゲート電極を構成する配線金属とは異なる層に配置され、電極５０１，５０５と電極５０３，５０７は、同一層に形成されている。電極５０１，５０５と電極５０３，５０７は、いずれか一方をソース電極とし、他方をドレイン電極とすることができる。このような構造によれば、上記従来技術おいて形成されるような非晶質シリコン層端部が生じない構造を形成することができ、その結果リーク電流の低減が図られている。
更に他の従来技術（韓国公開１０−２００５−０００６３４０号公報）もまた、電極が同心円状に形成された薄膜トランジスタを提案している。図３Aは、表示パネル内に配置された本従来例の薄膜トランジスタの構成図を示す。図３B は、図３Aのb-b’線に沿って切断された断面図を示す。基板１１０上にゲート電極１２４が配置され、その上にゲート絶縁層を介して真性非晶質シリコン（i・a-Si）層１５４が形成される。その上に円形の電極１７５が配置され、それを囲むように同一階層に電極１７６が配置される。電極１７５と電極１７６は、いずれか一方をソース電極とし、他方をドレイン電極とすることができる。このように、電極を円形に同心円状に形成することにより、i・a-Si層の端部を構造的になくすことができる。
このように、従来技術においては非晶質シリコン層端部を形成しない構造を提案し、それによりリーク電流の低減が図られてきた。しかし、薄膜トランジスタには他に表示電極電位のレベルシフトの問題も存在する。レベルシフトはTFTのソース電極とゲート電極の重なりで形成される浮遊容量（以下「Cgs」という。）によって引き起こされる。レベルシフト量はCgsに比例するが、フリッカや残像を視認できないレベルにするためにはCgsが小さいことが望ましく、また面内の分布が少ないことが必須である。
上記従来技術では、リーク電流の低減が図られるとはいえ、表示電極電位のレベルシフトの問題についてはなんら提案や改善策が示されていない。したがって、レベルシフトの問題をリーク電流の低減と同時に解決する技術が望まれる。更に、大型液晶TVの本格的市場参入を実現するためにはHDTVに代表される画面の大型化＆高精細化が必須であり、これを実現するためにはTFTのオン電流を高めることが不可欠である。すなわちリーク電流の低減＆オン電流増大＆浮遊容量低減の3つを最適化することが必須になる。
上記従来技術では、リーク電流の低減が図られるとはいえ、表示電極電位のレベルシフトの問題についてはなんら提案や改善策が示されていない。したがって、レベルシフトの問題をリーク電流の低減と同時に解決する技術が望まれる。更に、大型液晶TVの本格的市場参入を実現するためにはHDTVに代表される画面の大型化＆高精細化が必須であり、これを実現するためにはTFTのオン電流を高めることが不可欠である。すなわちリーク電流の低減＆オン電流増大＆浮遊容量低減の3つを最適化することが必須になる。
そこで、本発明は、上記のようなリーク電流の低減を図ると同時に、表示電極電位のレベルシフトの問題を解決する。更に、薄膜トランジスタ画素回路における液晶駆動に適切なオン電流が供給できる薄膜トランジスタを提供する。
本発明は、基板上に配置された円形状のゲート電極開口部を有するゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して配置された半導体層と、
前記半導体層上に配置されたソース及びドレイン電極を含み、
前記ソース及びドレイン電極のいずれか一方が中央に配置され、他方がそれを囲むように同心円状に配置され、
前記同心円状に配置されたソース及びドレイン電極間にチャネル領域を有し、
前記ゲート電極開口部の外径は前記ソース又はドレイン電極の外径より小さく、かつ前記ゲート電極開口部の外径が前記ソース又はドレイン電極の外径内に納まるように配置されている
ことを特徴とする薄膜トランジスタである。
前記ゲート電極上にゲート絶縁膜を介して配置された半導体層と、
前記半導体層上に配置されたソース及びドレイン電極を含み、
前記ソース及びドレイン電極のいずれか一方が中央に配置され、他方がそれを囲むように同心円状に配置され、
前記同心円状に配置されたソース及びドレイン電極間にチャネル領域を有し、
前記ゲート電極開口部の外径は前記ソース又はドレイン電極の外径より小さく、かつ前記ゲート電極開口部の外径が前記ソース又はドレイン電極の外径内に納まるように配置されている
ことを特徴とする薄膜トランジスタである。
本発明は、実効Cgs面積（以下「S'」という。）が、約１５０πμm２以下であり、
チャネル幅Ｗ対チャネル長Ｌ比（W/L）が、約４．５以上であり、
S'への充電能力指標Fが、約５０以下である薄膜トランジスタである。
チャネル幅Ｗ対チャネル長Ｌ比（W/L）が、約４．５以上であり、
S'への充電能力指標Fが、約５０以下である薄膜トランジスタである。
S'は以下の式により算出される。
式１ S'＝π×（（D＋L）/２）×（（D＋L）/２）−π×（d/２）×（d/２）
式中、DはTFTのソース電極外径、LはTFTのチャネル長、dはゲート電極開口径を意味する。（図４A 参照）
本発明では、D=d+4とした。４の意味は食刻工程の合せ精度、加工精度を勘案した数字であり、同心円の外径差２μmを意味する。
式１ S'＝π×（（D＋L）/２）×（（D＋L）/２）−π×（d/２）×（d/２）
式中、DはTFTのソース電極外径、LはTFTのチャネル長、dはゲート電極開口径を意味する。（図４A 参照）
本発明では、D=d+4とした。４の意味は食刻工程の合せ精度、加工精度を勘案した数字であり、同心円の外径差２μmを意味する。
発明者は、S'が約１５０πμｍ２を越えると表示電極電位のレベルシフトが生じ、画像にフリッカや残像問題が顕在化することを見出した。従って、本発明の薄膜トランジスタにおいては、S'が約１５０πμm２以下になるような数値が選択される。
オン電流を定める指標としてW/Lの値を用いる。本発明の薄膜トランジスタおいては、この値が約４．５以上となるような数値が選択される。W/Lは以下の式により算出される。
式２ W/L＝π×（D/L+1）
式２ W/L＝π×（D/L+1）
電極を同心円状に形成することにより、リーク電流の低減が達成されるとともに、Dを大きくすることによってオン電流も高めることも可能となる。しかし、オン電流を際限なく高めることはゲートとソース及びドレイン電極間のCgsを増やすことになり、レベルシフト量が問題レベルになってくる。本発明においては、ゲート電極に、基板の表面に達するゲート電極開口部を形成することにより、ゲート電極とソース又はドレイン電極の重なりを少なくすると共に、S'を小さくし、これによりゲート電極とソース及びドレイン電極間のCgsの低減を図り、結果としてレベルシフト量の低減を図ることができる。更に、本発明においては、ゲート電極上方に形成されたa-Si島に、前記ゲート電極開口部に対応する端部を有するa-Si島開口部を形成することにより、同様の効果を達成することができる。
発明者は、S'への充電能力指標Fとして以下の式を定義する。
式３ F=S'÷（W/L）
式３ F=S'÷（W/L）
この値は小さい方がよく、約５０を超えるとS' に充電される電荷量がレベルシフト量に及ぼす影響が顕在化する。従って約５０以下になるような数値を選択することにより、オン電流とレベルシフト量への影響問題を解消する。
本発明は、上記式１乃至３により求められる数値のすべてが上記問題回避に必要な数値範囲に含まれるように選択される必要がある。得られた結果を表１に示す。
表１においては、縦欄にソース電極径D、横欄にチャネル長Lを定義し、W/L及びS'を算出した。表中斜線欄の値を示す設計寸法では、上記問題の内の一つ以上が回避できない例を示す。横線欄及び白地欄は本発明の目的を達成できる設計寸法から得られる数値範囲を示す。表中太枠で囲んだ範囲は、TFT液晶ディスプレイの画面の大小を問わず実用最適領域である。尚、横線欄の数値を示す薄膜トランジスタは、パソコンやモニター等用の比較的小さな画面サイズの液晶表示装置に適しており、白地欄の数値を示す薄膜トランジスタは、液晶TV用の比較的大画面の液晶表示装置に適している。
本発明は、表示セルがマトリクス状に配置された表示装置であって、前記表示セルが上記本発明の記載の薄膜トランジスタを
含むことを特徴とする表示装置である。
含むことを特徴とする表示装置である。
本発明は、基板上にゲート電極を形成する工程、
前記ゲート電極に円形状のゲート電極開口部を形成する工程、
前記開口部が形成されたゲート電極上に、ゲート絶縁膜を介して半導体層を形成する工程、
前記半導体層上にフォトレジストを形成する工程、
前記ゲート電極をマスクとして、前記基板底部から背面露光を行い、円形状の遮光膜を有するフォトマスクを介して、前記フォトレジスト上部より正面露光を行うことにより前記フォトレジストを感光させる工程、
前記背面及び正面露光により感光されたフォトレジストを現像除去した後、残存するリング形状のフォトレジストをマスクとして半導体層をエッチングして、リング形状の半導体層形成する工程、
を含むことを特徴とする薄膜トランジスタの製造方法である。
前記ゲート電極に円形状のゲート電極開口部を形成する工程、
前記開口部が形成されたゲート電極上に、ゲート絶縁膜を介して半導体層を形成する工程、
前記半導体層上にフォトレジストを形成する工程、
前記ゲート電極をマスクとして、前記基板底部から背面露光を行い、円形状の遮光膜を有するフォトマスクを介して、前記フォトレジスト上部より正面露光を行うことにより前記フォトレジストを感光させる工程、
前記背面及び正面露光により感光されたフォトレジストを現像除去した後、残存するリング形状のフォトレジストをマスクとして半導体層をエッチングして、リング形状の半導体層形成する工程、
を含むことを特徴とする薄膜トランジスタの製造方法である。
本発明は、基板上にゲート電極を形成する工程、
前記ゲート電極に円形状のゲート電極開口部を形成する工程、
前記開口部が形成されたゲート電極上に、ゲート絶縁膜を介して半導体層を形成する工程、
前記半導体層上にフォトレジストを形成する工程、
中央部に円形開口を有する遮光膜が形成されたフォトマスクを介して、前記フォトレジスト上部より正面露光を行い前記フォトレジストを感光させる工程、
前記正面露光により感光されたフォトレジストを現像除去した後、残存するリング形状のフォトレジストをマスクとして半導体層をエッチングして、リング形状の半導体層を形成する工程、
を含むことを特徴とする薄膜トランジスタの製造方法である。
前記ゲート電極に円形状のゲート電極開口部を形成する工程、
前記開口部が形成されたゲート電極上に、ゲート絶縁膜を介して半導体層を形成する工程、
前記半導体層上にフォトレジストを形成する工程、
中央部に円形開口を有する遮光膜が形成されたフォトマスクを介して、前記フォトレジスト上部より正面露光を行い前記フォトレジストを感光させる工程、
前記正面露光により感光されたフォトレジストを現像除去した後、残存するリング形状のフォトレジストをマスクとして半導体層をエッチングして、リング形状の半導体層を形成する工程、
を含むことを特徴とする薄膜トランジスタの製造方法である。
上記したように、本発明の薄膜トランジスタを用いることにより、ゲート・ソース電極容量、並びにリーク電流の低減を図ると同時に、オン電流の増大とレベルシフト量の低減が併せて実現できる薄膜トランジスタが提供される。
本発明の薄膜トランジスタ、特にボトムゲート型薄膜トランジスタの実施例を、図面を参照しつつ説明する。尚、本発明は下記実施例に限定されるものではなく、本特許請求の範囲に規定された範囲において種々の修正及び変更を加えることができることは明らかである。
図４Aは、本発明の非晶質シリコン薄膜トランジスタの構成を示す上面図である。図４Bは、図４AのB-B’線に沿って切断された断面図である。図５A,A',B',C,D,D',E,E',F,F'は、図４B中、ガラス基板上にゲート電極、ゲート電極開口部、ゲート絶縁層、半導体層（本実施例においては、真性非晶質シリコン(i・a-Si:H)層、及びｎ＋非晶質シリコン(n+・a-Si:H)層を含むa-Si島）の形成を示す工程図である。
図５Aに示すように、ガラス基板１上にスパッタ成膜により２００ｎｍ厚のMoWゲート電極・配線２を形成するための層を形成する。ここで、ガラス基板１は、透明なガラス基板の他、プラスチックやセラミクス等よりなる透明、あるいは不透明基板も使用することができる。
次に、形成された金属層は食刻工程を経て３０μｍ幅のゲート電極・配線層２を電極形状に形成すると同時に、該ゲート電極・配線層２に６μｍ径のゲート電極開口部３を形成する。このように形成されたゲート電極・配線層２及びゲート電極開口部３を図５B、B'及び図６に示す。図６は、電極形状に形成された上記ゲート電極・配線層２及びゲート電極開口部３の配置を示す概略上面図である。MoWのエッチングは通常のケミカルドライエッチング技術を用いた。尚、ガラス基板１とゲート電極・配線層２の間には、適宜およそ２００ｎｍ厚のSiOx層をプラズマ化学気相堆積（PE-CVD）法、以下プラズマCVD法と称す)により形成してもよい。
次に、上記ゲート電極・配線層２から円形状a-Si島１７形成までの工程を図５を参照しつつ説明する。
上記エッチングの後、レジストを剥離し、ガラス基板１上に、上記ゲート電極・配線層２を覆うように２５０ｎｍ厚のゲート絶縁層４（SｉＯｘ）をプラズマCVD法により形成する。次いで、形成されたゲート絶縁層上にTFTのチャンネル用の１８０ｎｍ厚の真性非晶質シリコン（i・a-Si:H）層５、次いで連続的に５０ｎｍ厚のオーミックコンタクト用のn+・a-Si:H層６をプラズマCVD法により形成する。このように形成された各層の構成を図５Cに示す。図５C'は、図５Cの上面図であり、図５Cは、図６C'のa-a'線に沿って切断した断面図である。
次に、図５Dに示されるように、n+・a-Si:H層６上にフォトレジスト１３を塗布する。次いで、図５Dに示されるように、円形状の遮光膜１５が形成されたフォトマスク１４を介して、ＵＶにより正面露光を行う。ここで、遮光膜１５は、その下部に位置するゲート配線開口部３に対して、同軸上に配置される。前記露光により感光された部分を現像除去し、図５E及びE'に示されるような、円形状フォトレジスト１６を形成する。次いで、この円形状フォトレジスト１６をマスクとして、露出したi・a-Si:H層５及びn+・a-Si:H層６を通常のケミカルドライエッチング技術を用いて除去し、図５F及びF'に示されるような直径３０μｍの円形状a-Si島１７を形成する。
次に、ゲート電極配線の端子部にゲート電極駆動用ICとの接続のためのコンタクトホール１９を食刻工程により形成する。図７は、形成されたコンタクトホール１９の配置を示す概略上面図である。
次に、上記シリコンアイランドを含むガラス基板上に３０ｎｍ厚のＭｏ層、その上に３００ｎｍ厚のＡｌ層、次いで２０ｎｍ厚のＭｏ層をスパッタリングにより成膜する。続いて、食刻工程によりソース及びドレイン電極及び信号配線、並びにコンタクトホール１９上にゲート配線接続端子２０を形成する。この際ソース及びドレイン電極は、図４Aに示されるように、a-Si島１７上に同心円状に形成され、D＝１０μｍ径のソース電極を中央にL=５μm幅のチャネル領域１１を挟んで４μｍ幅のドレイン電極が同心円状に配置される。信号線は１０μｍの幅を有する。ドレイン電極は上記シリコンアイランドよりも１μｍ程度内側に作製すると共に、その外径がゲート電極・配線２の上表面内に納まるように配置される。尚、本発明においては、必ずしもドレイン電極の外径がゲート電極・配線２の上表面内に納まる必要はなく、チャネル領域１１の下部全域にゲート電極が存在する限りにおいて、ドレイン電極の配置を設定できる。他の実施例においても同様である。
ゲート電極開口部３は、その外径がソース電極の外径より小さく、ソース電極の下方に同軸上に配置されている。尚、本発明においては、必ずしも同軸上にゲート電極開口部３及びソース電極を配置する必要はなく、ゲート電極開口部３の外径がソース電極の外径内に納まるように配置すればよい。他の実施例においても同様である。
図８は、ゲート電極上に作製されたソース、ドレイン電極、及び信号配線、コンタクトホール１９、ゲート配線接続端子２０及び信号線接続端子２１の配置を示す概略上面図である。図９は、図８のa-a'線に沿って切断した場合の、上記ソース及びドレイン電極が形成された状態を示す断面図である。
次に、作製されたソース及びドレイン電極をマスクとして、チャンネル領域１１に対応するn+・a-Si:H層６をドライエッチングにより除去する。この際、下部層のi・a-Si:H層５がおよそ３０ｎｍエッチングにより除去されてしまう。このようなドライエッチングによりチャンネル領域１１のn+・a-Si:H層が除去された後の構造を図１０に示す。
このように作製された薄膜トランジスタの各構成要素の寸法を、上記１乃至３式に当てはめると、式１のS'が４７．２５π、すなわち１４８μｍ２となり、式２のＷ/Ｌが９．４、式３のFが１５．７となる。尚、総ＴＦＴ面積は６７２μｍ２である。得られたS'は、従来例と比較して約６６％に削減出来た。
本実施例においては、図１１に示すように、上記により得られた図１０の構造物上に４００ｎｍ厚のSｉＮx保護膜２３をプラズマCVD法により形成し、更に、平坦性を改善するために、上記保護膜上に突起部でおよそ１μｍの厚さを有する透明有機樹脂層２２を形成することも可能である。
次いで、ソース電極上面の一部に達するコンタクトホール２４、並びに図８に示されるゲート配線及び信号線接続端子２０、２１へのコンタクトホールを上記保護膜２３、並びに平坦化のための透明有機樹脂層２２に形成する。続いて、上記透明有機樹脂層２２上に、５０ｎｍ厚のＩＴＯ層をスパッタリングにより堆積させ、食刻工程によりＩＴＯ電極１０を形成する。図１１は、このように形成された本発明の薄膜トランジスタの断面図を示す。
図１２Aは、本実施例における本発明の他の態様の薄膜トランジスタの構成を示す上面図である。図１２Bは、図１２AのB-B’線に沿って切断された断面図である。
上記実施例１における図５Dに対応するフォトレジスト１３への露光に代えて、以下の露光工程(図１３D)を行うことを除き、実施例１と同様の工程に従い、リング形状a-Si島１７'を形成した。
図１３A,A',B',C,D,D',E,E',F,F'は、図１２B中、ガラス基板上にゲート電極、ゲート電極開口部、ゲート絶縁層、半導体層（本実施例においては、真性非晶質シリコン(i・a-Si:H)層、及びｎ＋非晶質シリコン(n+・a-Si:H)層を含むa-Si島）の形成を示す工程図である。図１３A,A',B,C,C'に示される工程は、上記実施例１の図５A,A',B',Cの工程と同様である。
図１３Dに示すように、開口部３が形成されたゲート電極２をマスクとして、ガラス基板１の背面側より紫外線（ＵＶ）を自己整合的に露光し、フォトレジスト１３'を感光させる。次いで、図１３Dに示されるように、円形状の遮光膜１５'が形成されたフォトマスク１４'を介して、ＵＶにより正面露光を行う。ここで、前記遮光膜１５'は、前記ゲート電極・配線層２の上部表面内に納まるように配置すると共に、その下方に位置するゲート配線開口部３との関係で、同軸上に配置される。上記背面及び正面露光により感光された部分を現像除去し、図１３E及びE'に示されるような、リング形状フォトレジスト１６'を形成する。次いで、このリング形状フォトレジスト１６'に対応する部分を残して、i・a-Si:H層５及びn+・a-Si:H層６を通常のケミカルドライエッチング技術を用いて除去し、図１３F及びF'に示されるような直径３０μｍのリング形状a-Si島１７'を形成する。このように形成されたリング形状a-Si島１７'の中央に形成されたリング形状a-Si島内径開口部１８の端部は、上記のようにゲート電極２の開口部３に自己整合され、それゆえ寸法的、形状的及び位置的に高い精度を有する。
次に、上記シリコンアイランドを含むガラス基板上に３０ｎｍ厚のＭｏ層、その上に３００ｎｍ厚のＡｌ層、次いで２０ｎｍ厚のＭｏ層をスパッタリングにより成膜する。続いて、食刻工程によりソース及びドレイン電極及び信号配線、並びにコンタクトホール１９上にゲート配線接続端子２０を形成する。この際ソース及びドレイン電極は、図１２Aに示されるように、a-Si島１７上に同心円状に形成され、D＝１０μｍ径のソース電極を中央にL=５μm幅のチャネル領域１１を挟んで４μｍ幅のドレイン電極が同心円状に配置される。信号線は１０μｍの幅を有する。ドレイン電極は上記シリコンアイランドよりも１μｍ程度内側に作製すると共に、その外径がゲート電極・配線２の上表面内に納まるように配置される。ゲート電極開口部３は、その外径がソース電極の外径より小さく、ソース電極の下方に同軸上に配置されている。図８は、ゲート電極上に作製されたソース、ドレイン電極、及び信号配線、コンタクトホール１９、ゲート配線接続端子２０及び信号線接続端子２１の配置を示す概略上面図である。図１４は、図８のa-a'線に沿って切断した場合の、上記ソース及びドレイン電極が形成された状態を示す断面図である。
次に、作製されたソース及びドレイン電極をマスクとして、チャンネル領域１１に対応するn+・a-Si:H層６をドライエッチングにより除去する。この際、下部層のi・a-Si:H層５がおよそ３０ｎｍエッチングにより除去されてしまう。このようなドライエッチングによりチャンネル領域のn+・a-Si:H層が除去された後の構造を図１５に示す。
このように形成された薄膜トランジスタにおいても、上記実施例１の工程により製造された薄膜トランジスタと同様に、S'が従来例と比較して約６６％に削減出来たことにより、同様の効果を達成した。
本実施例においては、実施例１と同様に、図１６に示すように、上記により得られた図１５の構造物上に４００ｎｍ厚のSｉＮx保護膜２３をプラズマCVD法により形成し、更に、平坦性を改善するために、上記保護膜上に突起部でおよそ１μｍの厚さを有する透明有機樹脂層２２を形成することも可能である。
次いで、ソース電極上面の一部に達するコンタクトホール２４、並びに図８に示されるゲート配線及び信号線接続端子２０、２１へのコンタクトホールを上記保護膜２３、並びに平坦化のための透明有機樹脂層２２に形成する。続いて、上記透明有機樹脂層２２上に、５０ｎｍ厚のＩＴＯ層をスパッタリングにより堆積させ、食刻工程によりＩＴＯ電極１０を形成する。図１６は、このように形成された本発明の薄膜トランジスタの断面図を示す。
更に別法として、実施例２におけるガラス基板１からの背面露光を行わず、中央部に開口を形成したリング形状の遮光膜１５を有するフォトマスク１４'を用いる正面露光のみにより、フォトレジスト１３'を感光する方法も採用できる。本方法によれば、上記背面露光を併用する場合に比べて、形成されるリング形状a-Si島１７'の中央に形成されるリング形状a-Si島内径開口部１８の寸法的、形状的及び位置的精度はわずかに劣るが、背面露光工程を減らすことが出来る利点がある。
本発明は、以下のような更に他の態様も可能である。図１７Aは、本態様の薄膜トランジスタの構成を示す上面図であるが、透明有機樹脂膜は使われない。図１７Bは、図１７AのB-B’線に沿って切断された断面図である。
本態様においては、同心円状に形成された電極のうち、中央のソース電極と、ソース電極の周囲に同心円状に形成されたドレイン電極と、これら電極から分離して信号配線１６を配置し、信号配線１６をソース電極に接続し、ＩＴＯ表示電極をドレイン電極に接続する構成を有する点を除いて、実施例１と同様の方法により作製される。
本実施例の薄膜トランジスタは、チャネル長Ｌが５μｍ、チャネル幅Ｗが４７μｍ、Ｗ/Ｌが９．４、及び実効Cgs面積S'が３８０μｍ２として作製される。
本実施例の薄膜トランジスタは、チャネル長Ｌが５μｍ、チャネル幅Ｗが４７μｍ、Ｗ/Ｌが９．４、及び実効Cgs面積S'が３８０μｍ２として作製される。
尚、上記各実施例においては、ゲート電極として、図５に示されるようなゲートラインとゲート電極が同一の層に形成される構成を採用したが、画面サイズや画素数を勘案した上でゲート配線抵抗が同等なら、同じ幅の直線形状に限らず、幅に大小を持たせることも可能である。
上記各実施例においては、同心円状に形成された電極の中央にソース電極を配置し、それを囲むようにドレイン電極を配置したが、本発明においては、中央にドレイン電極を配置し、その周囲にソース電極を配置することも可能である。
本発明における薄膜トランジスタは、液晶表示装置（ＬＣＤ）ばかりでなく、電界放出ディスプレイ（ＦＥＤ）、及びエレクトロルミネセンス（ＥＬ）ディスプレイ等に代表される平面表示装置に適用することも可能である。
１ ガラス基板
２ ゲート電極・配線
３ ゲート電極開口部
４ ゲート絶縁層
５ i・a-Si:H層
６ n+・a-Si:H層
７ ドレイン電極
８ ソース電極
９ 保護膜
１０ ITO電極
１１ チャネル領域
１３，１３' フォトレジスト
１４，１４' フォトマスク
１５，１５' 遮光膜
１６ 円形状フォトレジスト
１６' リング形状フォトレジスト
１７ 円形状a-Si島
１７' リング形状a-Si島
１８ リング形状a-Si島内径開口部
１９ コンタクトホール
２０ ゲート配線接続端子
２１ 信号線接続端子
２２ 透明有機樹脂層
２３ SiNx保護膜
２４ コンタクトホール
２ ゲート電極・配線
３ ゲート電極開口部
４ ゲート絶縁層
５ i・a-Si:H層
６ n+・a-Si:H層
７ ドレイン電極
８ ソース電極
９ 保護膜
１０ ITO電極
１１ チャネル領域
１３，１３' フォトレジスト
１４，１４' フォトマスク
１５，１５' 遮光膜
１６ 円形状フォトレジスト
１６' リング形状フォトレジスト
１７ 円形状a-Si島
１７' リング形状a-Si島
１８ リング形状a-Si島内径開口部
１９ コンタクトホール
２０ ゲート配線接続端子
２１ 信号線接続端子
２２ 透明有機樹脂層
２３ SiNx保護膜
２４ コンタクトホール
Claims (19)
- 基板上に配置された円形状のゲート電極開口部を有するゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して配置された半導体層と、
前記半導体層上に配置されたソース及びドレイン電極を含み、
前記ソース及びドレイン電極のいずれか一方が中央に配置され、他方がそれを囲むように同心円状に配置され、
前記同心円状に配置されたソース及びドレイン電極間にチャネル領域を有し、
前記ゲート電極開口部の外径は前記中央に配置されたソース又はドレイン電極の外径より小さく、かつ前記ゲート電極開口部の外径が前記ソース又はドレイン電極の外径内に納まるように配置されている
ことを特徴とする薄膜トランジスタ。 - 前記半導体層は、前記ゲート電極開口部をも覆って延在する
ことを特徴とする請求項１記載の薄膜トランジスタ。 - 前記半導体層は、前記ゲート電極開口部に対応する半導体層開口部を有する
ことを特徴とする請求項１に記載の薄膜トランジスタ。 - 前記半導体層開口部の端部が、前記ゲート電極開口部に自己整合した形状を有する
ことを特徴とする請求項３に記載の薄膜トランジスタ。 - 前記ゲート電極開口部は前記ソース又はドレイン電極に対して同軸上に配置されることを特徴とする請求項１に記載の薄膜トランジスタ。
- 前記薄膜トランジスタの実効Cgs面積S'が、約１５０πμm２以下であり、
チャネル幅Ｗ対チャネル長Ｌ比（W/L）が、約４．５以上であり、
実効Cgs面積S'への充電能力指標Fが、約５０以下である
ことを特徴とする請求項１に記載の薄膜トランジスタ。 - 前記実効Cgs面積S'はπ×（（D＋L）/２）×（（D＋L）/２）−π×（ｄ/２）×（ｄ/２）なる式より、前記チャネル幅W対チャネル長L比（W/L）はπ×（D/L+1）なる式より、及び前記実効Cgs面積S'への充電能力指標FはS÷（W/L）なる式より算出される
ことを特徴とする請求項６に記載の薄膜トランジスタ。 - 表示セルがマトリクス状に配置された表示装置であって、前記表示セルが請求項１に記載の薄膜トランジスタを
含むことを特徴とする表示装置。 - 前記表示装置は液晶表示装置、電界放出ディスプレイ、エレクトロルミネセンスディスプレイの中の一つである
ことを特徴とする請求項８記載の表示装置。 - 基板上にゲート電極を形成する工程、
前記ゲート電極に円形状のゲート電極開口部を形成する工程、
前記開口部が形成されたゲート電極上に、ゲート絶縁膜を介して半導体層を形成する工程、
前記半導体層上にフォトレジストを形成する工程、
前記ゲート電極をマスクとして、前記基板底部から背面露光を行い、円形状の遮光膜を有するフォトマスクを介して、前記フォトレジスト上部より正面露光を行うことにより前記フォトレジストを感光させる工程、
前記背面及び正面露光により感光されたフォトレジストを現像除去した後、残存するリング形状のフォトレジストをマスクとして半導体層をエッチングして、リング形状の半導体層形成する工程、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記フォトマスクの遮光膜は、前記ゲート電極に形成された前記ゲート電極開口部に対して同軸上に配置される
ことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。 - 前記背面露光は、前記基板底部から自己整合的に行うことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
- 前記リング形状半導体層の開口部は、前記ゲート電極開口部に自己整合したことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
- 前記薄膜トランジスタの実効Cgs面積S'が、約１５０πμm２以下であり、
チャネル幅Ｗ対チャネル長Ｌ比（W/L）が、約４．５以上であり、
実効Cgs面積S'への充電能力指標Fが、約５０以下である
ことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。 - 前記実効Cgs面積S'はπ×（（D＋L）/２）×（（D＋L）/２）−π×（ｄ/２）×（ｄ/２）なる式より、前記チャネル幅W対チャネル長L比（W/L）はπ×（D/L+1）なる式より、及び前記実効Cgs面積S'への充電能力指標FはS÷（W/L）なる式より算出される
ことを特徴とする請求項１４に記載の薄膜トランジスタの製造方法。 - 基板上にゲート電極を形成する工程、
前記ゲート電極に円形状のゲート電極開口部を形成する工程、
前記開口部が形成されたゲート電極上に、ゲート絶縁膜を介して半導体層を形成する工程、
前記半導体層上にフォトレジストを形成する工程、
中央部に円形開口を有する遮光膜が形成されたフォトマスクを介して、前記フォトレジスト上部より正面露光を行い前記フォトレジストを感光させる工程、
前記正面露光により感光されたフォトレジストを現像除去した後、残存するリング形状のフォトレジストをマスクとして半導体層をエッチングして、リング形状の半導体層を形成する工程、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記フォトマスクの遮光膜は、前記ゲート電極に形成された前記ゲート電極開口部に対して同軸上に配置される
ことを特徴とする請求項１６に記載の薄膜トランジスタの製造方法。 - 前記薄膜トランジスタの実効Cgs面積S'が、約１５０πμm２以下であり、
チャネル幅Ｗ対チャネル長Ｌ比（W/L）が、約４．５以上であり、
実効Cgs面積S'への充電能力指標Fが、約５０以下である
ことを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。 - 前記実効Cgs面積S'はπ×（（D＋L）/２）×（（D＋L）/２）−π×（ｄ/２）×（ｄ/２）なる式より、前記チャネル幅W対チャネル長L比（W/L）はπ×（D/L+1）なる式より、及び前記実効Cgs面積S'への充電能力指標FはS÷（W/L）なる式より算出される
ことを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005364933A JP5111758B2 (ja) | 2005-12-19 | 2005-12-19 | 薄膜トランジスタ |
| KR1020060030539A KR101201330B1 (ko) | 2005-12-19 | 2006-04-04 | 박막트랜지스터 및 그의 제조방법 및 이를 이용한액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005364933A JP5111758B2 (ja) | 2005-12-19 | 2005-12-19 | 薄膜トランジスタ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2007173307A true JP2007173307A (ja) | 2007-07-05 |
| JP2007173307A5 JP2007173307A5 (ja) | 2009-02-05 |
| JP5111758B2 JP5111758B2 (ja) | 2013-01-09 |
Family
ID=38299504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005364933A Expired - Fee Related JP5111758B2 (ja) | 2005-12-19 | 2005-12-19 | 薄膜トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5111758B2 (ja) |
| KR (1) | KR101201330B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110090186A1 (en) * | 2009-10-21 | 2011-04-21 | Semiconductor Energy Laboratory Co., Ltd. | E-book reader |
| CN102790056A (zh) * | 2012-08-13 | 2012-11-21 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、goa单元制作方法及显示装置 |
| JP2013179281A (ja) * | 2012-02-03 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014209648A (ja) * | 2010-01-22 | 2014-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2019174136A1 (zh) * | 2018-03-13 | 2019-09-19 | 深圳市华星光电半导体显示技术有限公司 | 像素单元及其制作方法、显示装置 |
| JP7443466B2 (ja) | 2009-10-16 | 2024-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5576796B2 (ja) * | 2010-04-13 | 2014-08-20 | パナソニック株式会社 | 有機半導体装置及び有機半導体装置の製造方法 |
| TWI493724B (zh) | 2012-03-01 | 2015-07-21 | E Ink Holdings Inc | 半導體元件 |
| CN106684125B (zh) * | 2015-11-05 | 2020-05-08 | 群创光电股份有限公司 | 显示设备 |
| KR102576214B1 (ko) | 2018-06-28 | 2023-09-07 | 삼성디스플레이 주식회사 | 배선 기판 및 이를 포함하는 표시 장치 |
| KR20210085218A (ko) * | 2019-12-30 | 2021-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 이를 이용한 표시패널 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482674A (en) * | 1987-09-25 | 1989-03-28 | Casio Computer Co Ltd | Thin film transistor |
| JP2004087682A (ja) * | 2002-08-26 | 2004-03-18 | Chi Mei Electronics Corp | 薄膜トランジスタ、画像表示素子および画像表示装置 |
| JP2005524110A (ja) * | 2002-04-24 | 2005-08-11 | イー−インク コーポレイション | 電子表示装置 |
| JP2006286772A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ |
| JP2006352087A (ja) * | 2005-05-20 | 2006-12-28 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び半導体デバイスの作製方法 |
-
2005
- 2005-12-19 JP JP2005364933A patent/JP5111758B2/ja not_active Expired - Fee Related
-
2006
- 2006-04-04 KR KR1020060030539A patent/KR101201330B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482674A (en) * | 1987-09-25 | 1989-03-28 | Casio Computer Co Ltd | Thin film transistor |
| JP2005524110A (ja) * | 2002-04-24 | 2005-08-11 | イー−インク コーポレイション | 電子表示装置 |
| JP2004087682A (ja) * | 2002-08-26 | 2004-03-18 | Chi Mei Electronics Corp | 薄膜トランジスタ、画像表示素子および画像表示装置 |
| JP2006286772A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ |
| JP2006352087A (ja) * | 2005-05-20 | 2006-12-28 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び半導体デバイスの作製方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7443466B2 (ja) | 2009-10-16 | 2024-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20110090186A1 (en) * | 2009-10-21 | 2011-04-21 | Semiconductor Energy Laboratory Co., Ltd. | E-book reader |
| US9245484B2 (en) * | 2009-10-21 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | E-book reader |
| US9136391B2 (en) | 2010-01-22 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2014209648A (ja) * | 2010-01-22 | 2014-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9865744B2 (en) | 2010-01-22 | 2018-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013179281A (ja) * | 2012-02-03 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9773916B2 (en) | 2012-02-03 | 2017-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN102790056B (zh) * | 2012-08-13 | 2014-12-10 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、goa单元制作方法及显示装置 |
| US9123586B2 (en) | 2012-08-13 | 2015-09-01 | Boe Technology Group Co., Ltd. | Array substrate, method for fabricating the same and display device |
| CN102790056A (zh) * | 2012-08-13 | 2012-11-21 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、goa单元制作方法及显示装置 |
| WO2019174136A1 (zh) * | 2018-03-13 | 2019-09-19 | 深圳市华星光电半导体显示技术有限公司 | 像素单元及其制作方法、显示装置 |
| US11322527B2 (en) | 2018-03-13 | 2022-05-03 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Pixel unit, manufacturing method thereof, and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070065187A (ko) | 2007-06-22 |
| JP5111758B2 (ja) | 2013-01-09 |
| KR101201330B1 (ko) | 2012-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5111758B2 (ja) | 薄膜トランジスタ | |
| JP5243686B2 (ja) | 薄膜トランジスタ | |
| US5852481A (en) | Liquid crystal display with two gate electrodes each having a non-anodizing and one anodizing metallic layer and method of fabricating | |
| US8199303B2 (en) | Method of manufacturing a liquid crystal display unit structure including a patterned etch stop layer above a first data line segment | |
| US8420413B2 (en) | Method for manufacturing pixel structure | |
| US7462503B2 (en) | Liquid crystal display device and fabricating method thereof | |
| US20110169001A1 (en) | Display device, switching circuit and field effect transistor | |
| US20080197356A1 (en) | Thin film transistor substrate and method of manufacturing the same | |
| US7768012B2 (en) | LCD pixel array structure | |
| US8698148B2 (en) | Display devices and fabrication methods thereof | |
| JP2003347556A (ja) | 薄膜トランジスタ平面ディスプレイパネル及びその製造方法 | |
| GB2530223A (en) | Method for manufacturing thin film transistor array substrate | |
| JP2006210876A (ja) | 薄膜トランジスタアレイ基板及びその製造方法、並びに液晶ディスプレイパネル | |
| US7601552B2 (en) | Semiconductor structure of liquid crystal display and manufacturing method thereof | |
| EP2261733A1 (en) | Pixel designs of improving the aperture ratio in an LCD | |
| US7704890B2 (en) | Method for fabricating thin film transistor and pixel structure | |
| US20180233519A1 (en) | Array substrate and fabricating method thereof | |
| US20130106679A1 (en) | Lcd panel and method of manufacturing the same | |
| KR20070115235A (ko) | 개구율이 향상된 표시 장치 및 그 제조 방법 | |
| KR100837884B1 (ko) | 액정표시장치의 제조방법 | |
| US8664703B2 (en) | Display device having a shield | |
| CN111357107A (zh) | Tft基板、esd保护电路及tft基板的制作方法 | |
| JP2009210681A (ja) | 表示装置及びその製造方法 | |
| KR20070051159A (ko) | 액정표시소자의 제조방법 | |
| US20080308808A1 (en) | Thin film transistor array substrate and method for fabricating same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081212 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101027 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120514 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120727 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120911 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121010 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151019 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5111758 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |