KR20080076737A - 전기 광학 장치용 기판 및 그 제조 방법, 그리고 전기 광학장치 및 전자 기기 - Google Patents

전기 광학 장치용 기판 및 그 제조 방법, 그리고 전기 광학장치 및 전자 기기 Download PDF

Info

Publication number
KR20080076737A
KR20080076737A KR1020080009153A KR20080009153A KR20080076737A KR 20080076737 A KR20080076737 A KR 20080076737A KR 1020080009153 A KR1020080009153 A KR 1020080009153A KR 20080009153 A KR20080009153 A KR 20080009153A KR 20080076737 A KR20080076737 A KR 20080076737A
Authority
KR
South Korea
Prior art keywords
region
pixel electrode
opening
data line
semiconductor layer
Prior art date
Application number
KR1020080009153A
Other languages
English (en)
Inventor
다츠야 이시이
미노루 모리와키
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20080076737A publication Critical patent/KR20080076737A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0465—Improved aperture ratio, e.g. by size reduction of the pixel circuit, e.g. for improving the pixel density or the maximum displayable luminance or brightness
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Liquid Crystal (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

과제
예를 들어 액정 장치 등의 전기 광학 장치에 있어서, 높은 개구율을 실현하면서, TFT 에 있어서의 광 리크 전류의 발생을 효과적으로 저감시키고 또한 표시 화상의 고정밀화를 실현한다.
해결 수단
전기 광학 장치용 기판은, 반도체층 (1a) 을 덮도록 배치된 절연막 (202) 에 있어서의 개구부 (202h) 내에 채널 영역 (1a') 에 대해 게이트 절연막 (2) 을 개재하여 배치된 본체부 (31a) 와, 그 본체부 (31a) 로부터 절연막 (202) 상에 화소 전극측 LDD 영역 (1c) 을 덮도록 연장된 연장부 (32a) 를 갖는 게이트 전극 (3a) 을 갖는 TFT (30) 를 구비하고, 화소 전극측 LDD 영역 (1c) 은, 비개구 영역 (99b) 중 제 1 영역 (99ba) 및 제 2 영역 (99bb) 이 서로 교차하는 교차 영역 (99cr) 내에 위치한다.
전기 광학 장치

Description

전기 광학 장치용 기판 및 그 제조 방법, 그리고 전기 광학 장치 및 전자 기기{ELECTRO-OPTICAL DEVICE SUBSTRATE, METHOD OF MANUFACTURING THE SAME, ELECTRO-OPTICAL DEVICE AND ELECTRONIC APPARATUS}
본 발명은, 예를 들어 액정 장치 등의 전기 광학 장치에 사용되는 전기 광학 장치용 기판 및 그 제조 방법, 그리고 그 전기 광학 장치용 기판을 구비하여 이루어지는 전기 광학 장치 및 그 전기 광학 장치를 구비한, 예를 들어 액정 프로젝터 등의 전자 기기의 기술 분야에 관한 것이다.
이 종류의 전기 광학 장치의 일례인 액정 장치는, 직시형 디스플레이뿐만 아니라, 예를 들어 투사형 표시 장치의 광 변조 수단 (라이트 밸브) 로서도 다용되고 있다. 특히 투사형 표시 장치의 경우, 광원으로부터의 강한 광이 액정 라이트 밸브에 입사되기 때문에, 이 광에 의해 액정 라이트 밸브 내의 박막 트랜지스터 (TFT： Thin Film Transistor) 가 리크 전류의 증대나 오동작 등을 일으키지 않도록, 입사광을 차단하는 차광 수단으로서의 차광막이 액정 라이트 밸브에 내장되어 있다. 이러한 차광 수단 혹은 차광막에 대해, 예를 들어 특허 문헌 1 은, TFT 의 채널 영역에 있어서, 게이트 전극으로서 기능하는 주사선에 의해 차광되는 기술을 개시하고 있다. 특허 문헌 2 에 의하면, 채널 영역 상에 형성된 복수의 차광막과, 내면 반사광을 흡수하는 층을 형성함으로써 TFT 의 채널 영역에 도달하는 광을 저감시키고 있다. 특허 문헌 3 은, TFT 의 적합한 동작의 확보 및 주사선의 협소화를 가능하게 하면서, TFT 의 채널 영역에 입사되는 입사광을 매우 저감시키는 기술을 개시하고 있다.
특허 문헌 1 : 일본 공개특허공보 2004-4722호
특허 문헌 2 : 일본 특허 공보 3731447호
특허 문헌 3 : 일본 공개특허공보 2003-262888호
그러나, 예를 들어, 채널 영역과 소스 드레인 영역 사이에 형성되는, 예를 들어 LDD (Lightly Doped Drain) 영역 등의 접합 영역에 광이 조사되었을 경우에는, 접합 영역에 광 리크 전류가 발생된다는 문제점이 있다. 이러한 문제점에 대해, 채널 영역의 양측 각각의 접합 영역 상에 차광 수단을 형성하는 것을 생각할 수 있는데, 화소에 있어서 실질적으로 광이 투과되는 개구 영역을 좁히는 것은, 표시 성능의 관점에서 바람직하지 않다. 한편, 화소 전극에 접속된 소스 드레인 영역과 채널 영역 사이에 형성된 접합 영역에 광이 조사되었을 경우에는, 데이터선에 접속된 소스 드레인 영역과 채널 영역 사이에 형성된 접합 영역에 광이 조사되었을 경우와 비교하여, TFT 에 있어서의 광 리크 전류가 발생되기 쉬운 것으로 본원 발명자는 추측하고 있다.
한편, 이 종류의 전기 광학 장치에서는, 장치의 소형화 및 표시 화상의 고정밀화를 실현시키는 것을 목적으로 하여, 화소의 미세화에 대한 요청도 있다.
본 발명은 상기 문제점 등을 감안하여 이루어진 것으로서, 예를 들어, 액티브 매트릭스 방법으로 구동되는 액정 장치 등의 전기 광학 장치로서, 높은 개구율을 실현시키면서, TFT 에 있어서의 광 리크 전류의 발생을 효과적으로 저감시킬 수 있고, 또한 표시 화상의 고정밀화를 실현시킬 수 있는 전기 광학 장치에 사용되는 전기 광학 장치용 기판 및 그 제조 방법, 그리고 그러한 전기 광학 장치용 기판을 구비한 전기 광학 장치, 및 전자 기기를 제공하는 것을 과제로 한다.
본 발명과 관련되는 전기 광학 장치용 기판은 상기 과제를 해결하기 위해서, 기판 상에, 서로 교차하여 연장되는 데이터선 및 주사선과, 상기 데이터선 및 상기 주사선의 교차에 대응하여 규정되는 화소마다 형성된 화소 전극과, (i) 상기 화소마다의 개구 영역을 서로 사이에 두는 비개구 영역 중 제 1 방향을 따라 연장되는 제 1 영역에 있어서 상기 제 1 방향을 따른 채널 길이를 갖는 채널 영역과, 상기 데이터선에 전기적으로 접속된 데이터선측 소스 드레인 영역과, 상기 화소 전극에 전기적으로 접속된 화소 전극측 소스 드레인 영역과, 상기 채널 영역 및 상기 데이터선측 소스 드레인 영역 사이에 형성된 제 1 접합 영역과, 상기 채널 영역 및 상기 화소 전극측 소스 드레인 영역 사이에 형성된 제 2 접합 영역을 갖는 반도체층, 및 (ⅱ) 상기 반도체층을 덮도록 배치된 절연막에 있어서의 상기 채널 영역에 중첩되는 부분에 개구된 개구부 내에 상기 채널 영역에 대해 게이트 절연막을 개재하여 배치된 본체부와, 그 본체부로부터 상기 절연막 상에 상기 제 2 접합 영역을 덮도록 연장된 연장부를 갖는 게이트 전극을 갖는 트랜지스터를 구비하고, 상기 제 2 접합 영역은, 상기 비개구 영역 중 상기 제 1 방향에 교차되는 제 2 방향을 따라 연장되는 제 2 영역 및 상기 제 1 영역이 서로 교차하는 교차 영역 내에 위치한다.
본 발명의 전기 광학 장치용 기판을 구비한 전기 광학 장치에 의하면, 그 동작시에는, 예를 들어, 전기 광학 장치용 기판에 있어서, 데이터선으로부터 화소 전극으로의 화상 신호의 공급이 제어되고, 소위 액티브 매트릭스 방식에 의한 화상 표시가 가능해진다. 또한, 화상 신호는, 데이터선 및 화소 전극 간에 전기적 으로 접속된 스위칭 소자인 트랜지스터가 주사선으로부터 공급되는 주사 신호를 따라 온 오프됨으로써, 소정의 타이밍으로 데이터선으로부터 트랜지스터를 개재하여 화소 전극에 공급된다. 화소 전극은, 예를 들어 ITO (Indium Tin Oxide) 등의 투명 도전 재료로 이루어지는 투명 전극이며, 데이터선 및 주사선의 교차에 대응하여, 기판 상에 있어서 표시 영역이 되어야 할 영역에 매트릭스상으로 복수 형성된다.
여기에서, 주사선, 데이터선 및 트랜지스터는, 표시의 방해가 되지 않도록, 각 화소의 개구 영역이 아니라, 비개구 영역 내에 형성된다.
여기에서, 본 발명과 관련되는「개구 영역」이란, 화소마다 표시에 실제로 기여하는 광이 출사되는 영역 등, 각 화소에 있어서 전기 광학 소자 혹은 전기 광학 물질에 의한 전기 광학 동작이 실제로 실행되는 영역을 말한다. 본 발명과 관련되는「비개구 영역」은, 화소마다의 개구 영역을 서로 사이에 두는 영역이며, 화소마다 표시에 기여하는 광이 출사되지 않는 영역 등, 각 화소에 있어서 전기 광학 소자 혹은 전기 광학 물질에 의한 전기 광학 동작이 실제로 실행되지 않은 영역을 말한다. 비개구 영역은, 예를 들어, 데이터선이나 주사선의 적어도 일부가 차광성을 갖는 차광막으로 형성되고, 이러한 차광막에 의해 각 화소에 입사되는 광을 차광 가능한 영역으로 하여, 기판 상에 개구 영역을 둘러싸도록 규정된다. 혹은, 전기 광학 장치용 기판뿐만 아니라, 전기 광학 장치에 있어서, 이것과 대향 배치되어 전기 광학 물질로서 예를 들어 액정을 협지하는 다른 기판 상에 형성되는, 차광성을 갖는 차광막에 의해서도, 비개구 영역이 규정되도록 해도 된다.
본 발명에서는, 비개구 영역은, 기판 상에 있어서, 제 1 방향을 따른 제 1 영역, 및 제 1 방향에 교차되는 제 2 방향을 따른 제 2 영역을 포함한다. 본 발명과 관련되는「제 1 방향」이란, 예를 들어 기판 상에서 매트릭스상으로 규정된 복수 화소의 행 방향, 즉 복수의 데이터선이 배열되는 배열 방향 혹은 복수의 주사선의 각각이 연장되는 방향 (예를 들어 후술하는 각 도면에 있어서 나타나는 X 방향), 또는 예를 들어 기판 상에서 매트릭스상으로 규정된 복수의 화소의 열 방향, 즉 복수의 주사선이 배열되는 배열 방향 혹은 복수의 데이터선의 각각이 연장되는 방향 (예를 들어 후술하는 각 도면에 있어서 나타나는 Y 방향) 을 의미한다.
트랜지스터는, 채널 영역을 포함하는 반도체층과 게이트 전극을 가지고 있다.
반도체층은, 복수의 화소 각각의 개구 영역을 서로 사이에 두는 비개구 영역 중 제 1 방향을 따라 연장되는 제 1 영역에 있어서 제 1 방향을 따른 채널 길이를 갖는 채널 영역과, 데이터선에 전기적으로 접속된 데이터선측 소스 드레인 영역과, 상기 화소 전극에 전기적으로 접속된 화소 전극측 소스 드레인 영역과, 채널 영역 및 데이터선측 소스 드레인 영역 사이에 형성된 제 1 접합 영역과, 채널 영역 및 화소 전극측 소스 드레인 영역 사이에 형성된 제 2 접합 영역을 갖는다. 즉, 트랜지스터는 LDD 구조를 가지고 있다. 여기에서, 제 1 접합 영역은, 채널 영역과 데이터선측 소스 드레인 영역의 접합부에 형성되는 영역이며, 제 2 접합 영역은, 채널 영역과 화소 전극측 소스 드레인 영역의 접합부에 형성되는 영역이다. 즉, 제 1 및 제 2 접합 영역은, 예를 들어, 트랜지스터가 예를 들어 NPN 형 혹은 PNP 형 트랜지스터 (즉, N 채널형 혹은 P 채널형 트랜지스터) 로서 형성되었을 경우에 있어서의 PN 접합 영역이나, 트랜지스터가 LDD 구조를 갖는 경우에 있어서의 LDD 영역 (즉, 예를 들어 이온 임플란테이션법 등의 불순물을 주입에 의해 반도체층에 불순물을 주입하여 이루어지는 불순물 영역) 을 의미한다.
본 발명에서는 특히, 게이트 전극은, 본체부 및 연장부를 포함한다. 연장부는, 반도체층에 대해 절연막을 개재하여 상층측에 형성되고, 본체부와 일체적으로 형성된다. 본체부는, 트랜지스터의 동작시에, 게이트 전극으로서 본래적으로 기능하는 부분이다. 절연막에는, 기판 상에서 평면적으로 보아 채널 영역과 중첩되는 부분에 개구부가 개구되어 있고, 본체부는, 개구부 내에 게이트 절연막을 개재하여 채널 영역과 중첩되도록 형성된다. 또, 연장부는, 기판 상에서 평면적으로 보아 제 2 접합 영역과 중첩되도록, 반도체층에 대해 절연막을 개재하여 상층측에 형성된다. 따라서, 제 2 접합 영역에 대해 그것보다 상층측으로부터 입사되는 광을, 연장부에 의해 차광하는 것이 가능해진다. 또한, 연장부는, 절연막을 개재하여 제 2 접합 영역의 바로 위에 배치되기 때문에, 연장부로부터 하층측으로 진행되고, 절연막을 통과하여 제 2 접합 영역에 입사되는 광을 보다 확실히 저감시킬 수 있다.
또한, 연장부는, 반도체층의 연재하는 방향과 동일한 방향, 즉 제 1 방향을 따라 형성되어도 되고, 이것과 교차하는 방향 즉 제 2 방향을 따라 형성되어도 된다.
추가로 본 발명에서는 특히, 제 2 접합 영역은, 비개구 영역에 있어서 제 1 영역 및 제 2 영역이 서로 교차하는 교차 영역에 배치된다. 따라서, 제 2 접합 영역에 대해 그것보다 상층측으로부터 입사되는 광 중, 제 1 방향을 따라 진행하는 성분을 갖는 광은, 제 1 영역에 형성된 예를 들어 주사선 등에 의해 차광하는 것이 가능하고, 제 2 방향을 따라 진행하는 성분을 갖는 광은, 제 2 영역에 형성된 예를 들어 데이터선 등에 의해 차광하는 것이 가능하다.
따라서, 제 2 접합 영역을 덮도록 형성된 연장부에 추가하여, 제 1 및 제 2 영역에 형성된 예를 들어 주사선이나 데이터선 등에 의해, 제 2 접합 영역에 대해 진행되는 광을 차광할 수 있다. 즉, 제 2 접합 영역에 입사되는 광을, 보다 확실히 저감시키는 것이 가능해진다. 이로써, 반도체층에 형성되는 각종 영역 중 제 2 접합 영역에 대한 차광성을 말하자면 핀 포인트로 높일 수 있다. 그 결과, 각 화소 트랜지스터의 광 리크 전류를 효과적으로 저감시킬 수 있다.
또한, 본 발명에서는, 교차 영역과는 별도로 제 2 접합 영역을 차광하기 위한 차광부를 형성하는 영역을 형성하지 않아도, 핀 포인트로 제 2 접합 영역에 대한 차광성을 높일 수 있다. 따라서, 이러한 핀 포인트에 차광성을 높이기 위한 차광부를 형성함으로써, 각 화소의 비개구 영역의 배치 면적이 넓어져, 개구 영역이 보다 작아지는 것을 방지하는 것이 가능해진다. 그 결과, 각 화소를 미세화해도, 핀 포인트에 차광성을 향상시키고 또한 개구율도 보다 향상시킬 수 있다. 또한,「개구율」이란, 개구 영역 및 비개구 영역을 더한 화소의 사이즈에 있어서의 개구 영역의 비율을 의미하고, 개구율이 클수록 장치의 표시 성능이 향상된다.
추가하여, 연장부는, 제 2 접합 영역보다 상층측에 절연막을 개재하여 형성 되고, 제 2 접합 영역과는 전기적으로 절연된다. 따라서, 트랜지스터의 동작시에, 게이트 전극으로서 본래적으로 기능하는 본체부와 일체적으로 형성된 연장부에 발생되는 전계가, 제 2 접합 영역에 전기적인 악 영향을 주어, 트랜지스터에 동작 불량이 발생되는 것을 방지하는 것이 가능해진다.
더욱 추가하여, 연장부와 본체부는, 기판 상의 상하 방향으로 서로 상이한 위치에 배치되지만, 서로 일체적으로 형성된다. 따라서, 이들 연장부와 본체부가 서로 상이한 높이로 배치되기 때문에, 패턴 상 분리된 형상으로 각각 형성되는 경우와 비교하여, 각 화소가 미세화되어도, 연장부와 본체부의 전기적 접속이 분단되거나, 혹은 제 2 접합 영역에 대해 연장부가 합선되거나 하는 문제를 방지하는 것이 가능해진다. 따라서, 이러한 전기적 접속과 관련되는 불량에 의해, 트랜지스터에 동작 불량이 발생되는 것을 방지할 수 있다.
따라서, 이상 설명한 바와 같은 본 발명의 전기 광학 장치용 기판에 의하면, 각 화소의 트랜지스터의 광 리크 전류의 발생에서 기인하는 플리커 등의 표시 불량의 발생을 저감 혹은 방지할 수 있다. 또한, 트랜지스터의 동작 불량이나 개구율의 저하를 방지하면서 용이하게 각 화소를 미세화할 수도 있다. 따라서, 본 발명의 전기 광학 장치용 기판에 의하면, 고품위인 화상 표시가 가능해진다.
본 발명의 전기 광학 장치용 기판의 일 양태에서는, 상기 채널 영역의 적어도 일부는, 상기 제 1 영역 중 상기 교차 영역을 제외한 영역에 배치된다.
이 양태에 의하면, 반도체층에 있어서의 채널 영역은, 그 전부 또는 일부가, 제 1 영역 중 교차 영역 외의 영역에 배치된다. 즉, 채널 영역은, 그 전부가 교차 영역 외에 배치되거나, 혹은, 교차 영역의 일부 및 그 일부로부터 교차 영역 외로 연장되는 영역에 배치된다. 따라서, 채널 영역에 개구부 내에서 중첩되는 게이트 전극에 있어서의 본체부의 적어도 일부는, 교차 영역 외에 배치되고, 연장부는, 교차 영역에 적어도 일부가 배치된다. 이와 같이, 제 1 영역에 있어서 서로 상이한 영역에 배치되는 본체부와 연장부가 일체적으로 형성됨으로써, 게이트 전극을 용이하게 형성할 수 있다. 따라서, 기판 상에 있어서, 교차 영역을, 제 2 접합 영역을 배치하기 위해서 필요로 하는 필요 최소한의 배치 면적으로 형성할 수 있기 때문에, 각 화소를 보다 용이하게 미세화하면서 개구율을 향상시키는 것이 가능해진다.
본 발명의 전기 광학 장치용 기판의 다른 양태에서는, 상기 주사선은, 상기 연장부와 동일 층에 있어서 동일 막에 의해 일체적으로 형성된다.
이 양태에 의하면, 전기 광학 장치용 기판의 제조 프로세스에 있어서, 게이트 전극에 있어서 적어도 연장부와 주사선을 동일 공정에 있어서 동일 막에 의해 동일 기회에 형성하는 것이 가능해지기 때문에, 당해 제조 프로세스를 보다 간략화할 수 있다.
본 발명의 전기 광학 장치용 기판의 다른 양태에서는, 상기 연장부는, 상기 교차 영역에 있어서 상기 데이터선과 중첩되도록 형성된다.
이 양태에 의하면, 교차 영역에 있어서, 제 2 접합 영역에 대해 그것보다 상층측으로부터 입사되는 광에 대해, 데이터선 및 연장부의 각각에 의해 차광하는 것이 가능해진다. 따라서, 제 2 접합 영역에 입사되는 광을 보다 확실하게 저감 시킬 수 있다. 그 결과, 보다 효과적으로 제 2 접합 영역에 대한 차광성을 핀 포인트로 높이는 것이 가능해진다.
본 발명의 전기 광학 장치용 기판의 다른 양태에서는, 상기 반도체층보다 상층측이고 상기 절연막보다 하층측에, 상기 절연막에 상기 개구부를 개구시킬 때의 에칭 처리로부터 상기 채널 영역을 보호하기 위해서 형성된 후, 상기 개구부 내에 위치하는 일부가 제거되어, 상기 개구부의 주위에 형성된 보호막을 구비한다.
이 양태에 의하면, 후술하는 바와 같은 본 발명과 관련되는 전기 광학 장치용 기판의 제조 방법에 의해, 당해 전기 광학 장치용 기판이 제조됨으로써, 트랜지스터의 형성에 있어서, 반도체층의 손상에서 기인하여, 수율이 저하되거나, 혹은 트랜지스터의 동작 불량에 의해 표시 품질이 열화되거나, 신뢰성이 저하되거나 하는 문제를 방지할 수 있다. 또, 보호막을 용이하게 제거할 수 있기 때문에, 제조 프로세스가 번잡화되는 사태도 방지하는 것이 가능해진다.
본 발명의 전기 광학 장치는 상기 과제를 해결하기 위해서, 상기 서술한 본 발명의 전기 광학 장치용 기판 (단, 그 각종 양태도 포함한다) 을 구비한다.
본 발명의 전기 광학 장치에 의하면, 상기 서술한 본 발명의 전기 광학 장치용 기판을 구비하고 있기 때문에, 고품질의 화상을 표시할 수 있는 전기 광학 장치를 제공할 수 있다.
본 발명의 전자 기기는 상기 과제를 해결하기 위해서, 상기 서술한 본 발명의 전기 광학 장치를 구비하여 이루어진다.
본 발명의 전자 기기에 의하면, 상기 서술한 본 발명의 전기 광학 장치를 구 비하여 이루어지므로, 고품질의 표시를 실행할 수 있는, 투사형 표시 장치, 휴대 전화, 전자 수첩, 워드 프로세서, 뷰 파인더형 또는 모니터 직시형의 비디오 테이프 레코더, 워크스테이션, 화상 전화, POS 단말, 터치 패널 등의 각종 전자 기기를 실현할 수 있다. 또, 본 발명과 관련되는 전자 기기로서, 예를 들어 전자 페이퍼 등의 전기 영동 장치 등도 실현하는 것이 가능하다.
본 발명과 관련되는 전기 광학 장치용 기판의 제조 방법은 상기 과제를 해결하기 위해서, 기판 상에, 데이터선 및 주사선의 교차에 대응하여 규정되는 화소 마다의 개구 영역을 서로 사이에 두는 비개구 영역 중 제 1 방향을 따라 연장되는 제 1 영역에 있어서 상기 제 1 방향을 따른 채널 길이를 갖는 채널 영역과, 데이터선에 전기적으로 접속되는 데이터선측 소스 드레인 영역과, 화소 전극에 전기적으로 접속되는 화소 전극측 소스 드레인 영역과, 상기 채널 영역 및 상기 데이터선측 소스 드레인 영역 사이에 형성된 제 1 접합 영역과, 상기 채널 영역 및 상기 화소 전극측 소스 드레인 영역 사이에 형성된 제 2 접합 영역을 갖는 반도체층을, 상기 제 2 접합 영역이, 상기 비개구 영역 중 상기 제 1 방향에 교차되는 제 2 방향을 따라 연장되는 제 2 영역 및 상기 제 1 영역이 서로 교차하는 교차 영역 내에 위치하도록 형성하는 공정과, 상기 채널 영역을 덮도록 보호막을 형성하는 공정과, 상기 보호막을 형성하는 공정 후에, 상기 반도체층을 덮도록 절연막을 형성하는 공정과, 상기 절연막에 있어서의 상기 채널 영역과 중첩되는 부분에, 제 1 에천트를 사용한 에칭을 실시함으로써, 상기 보호막을 노출시키는 개구부를 개구하는 공정과, 상기 개구부로부터 노출된 보호막에, 상기 제 1 에천트와 상이한 제 2 에천트를 사용한 에칭을 실시함으로써, 상기 채널 영역을 노출시키는 공정과, 상기 개구부 내에 있어서의 상기 노출된 채널 영역 상에 게이트 절연막을 형성하는 공정과, 상기 개구부 내에 형성된 본체부와, 그 본체부로부터 상기 절연막 상에 상기 제 2 접합 영역을 덮도록 연장된 연장부를 갖도록 게이트 전극을 형성함으로써, 트랜지스터를 형성하는 공정을 포함하고, 상기 제 1 에천트에 의한 상기 절연막에 대한 에칭 레이트는, 상기 제 1 에천트에 의한 상기 보호막에 대한 에칭 레이트보다 크고, 상기 제 2 에천트에 의한 상기 보호막에 대한 에칭 레이트는, 상기 제 2 에천트에 의한 상기 반도체층에 대한 에칭 레이트보다 크고, 상기 제 1 에천트에 의한 상기 반도체층에 대한 에칭 레이트는, 상기 제 2 에천트에 의한 상기 반도체층에 대한 에칭 레이트보다 크다.
본 발명의 전기 광학 장치용 기판의 제조 방법에 의하면, 상기 서술한 본 발명과 관련되는 전기 광학 장치용 기판을 제조할 수 있다.
본 발명에서는, 먼저, 트랜지스터를 형성시에, 기판 상에, 비개구 영역의 제 1 영역에 있어서, 제 1 방향을 따라 반도체층을 형성한다. 이 때, 제 2 접합 영역을 교차 영역 내에 배치하여 형성한다.
계속하여, 적어도 채널 영역을 덮도록, 보호막을 반도체층보다 상층측에 형성한다. 보호막은, 후술하는 바와 같이 그 일부가 반도체층 상으로부터 제거되지만, 이 때의 에칭 처리에 있어서의 제 2 에천트에 의한 에칭 레이트가, 예를 들어 폴리실리콘이나 아모르퍼스 실리콘으로 형성되는 반도체층보다 커지는 재료, 예를 들어 질화 실리콘 (SiN) 에 의해 형성된다. 여기에 말하는「제 2 에천트 」란, 보호막에 대한 에칭 처리로서 드라이 에칭법을 실행할 때의 에칭 가스, 또는 에칭 처리로서 웨트 에칭법을 실행할 때의 약액을 의미한다.
그 후, 보호막보다 상층측에 절연막을 형성한다. 절연막은, 후술하는 개구부를 형성하는 공정에서의 에칭 처리에 있어서의 제 1 에천트에 의한 에칭 레이트가 보호막보다 커지는 재료, 예를 들어 산화 실리콘 (SiO2) 에 의해 형성한다. 여기에 말하는「제 1 에천트」란, 개구부를 형성할 때의 에칭 처리로서 드라이 에칭법을 실행할 때의 에칭 가스, 또는 에칭 처리로서 웨트 에칭법을 실행할 때의 약액을 의미한다.
계속하여, 제 1 에천트를 사용한 에칭 처리로서, 드라이 에칭법 혹은 웨트 에칭법, 혹은 드라이 에칭법 및 웨트 에칭법의 양방을 절연막에 실시함으로써, 절연막에 있어서의 채널 영역과 중첩되는 부분에 개구부를 개구한다.
여기에서, 반도체층은, 제 1 에천트에 의한 에칭 레이트가, 제 2 에천트에 의한 에칭 레이트보다 커지는 재료, 예를 들어 폴리실리콘에 의해 형성된다.
따라서, 개구부를 개구할 때에, 만일 보호막을 적어도 채널 영역 상에 형성하지 않는 경우에는, 제 1 에천트에 의한 에칭 처리에서, 예를 들어 실리콘 산화막에 의해 형성되는 절연막 및 반도체층의 선택비가 작아지고, 개구부를 개구한 후에, 개구부 내에 노출한 반도체층의 표면이 제 1 에천트에 노출되어, 반도체층의 채널 영역까지 에칭되는 사태가 발생할 수 있다. 혹은, 개구부를 개구한 후에, 반도체층이 제 1 에천트에 의해 손상되고, 그 막질이 열화되는 사태가 발생할 수 있다.
이것에 대해, 본 발명에서는 특히, 반도체층의 적어도 채널 영역을 보호막으로 덮은 상태에서, 제 1 에천트를 사용하여 개구부를 개구한다. 여기에서, 절연막, 보호막 및 반도체층은 각각, 제 2 에천트를 사용한 보호막의 에칭 처리에 있어서의 반도체층의 오버 에칭량이, 제 1 에천트를 사용한 절연막의 에칭 처리에 있어서의 반도체층의 오버 에칭량보다 작아지는 재료에 의해 형성된다. 또, 보호막 및 절연막은 각각, 제 1 에천트에 의한 절연막에 대한 에칭 레이트가, 제 1 에천트에 의한 보호막에 대한 에칭 레이트보다 커지는 재료에 의해 형성된다.
따라서, 제 1 에천트를 사용하는 에칭 처리에 있어서, 보호막과 절연막의 선택비를 높이는 것이 가능해진다. 또, 전술한 바와 같은 재료에 의해 보호막을 형성하는 것에 추가하여, 그 막 두께를 조정함으로써, 보다 효과적으로 선택비를 높일 수 있다. 따라서, 개구부의 개구 후, 제 1 에천트에 그 표면이 개구부 내에서 노출되어도, 보호막이 에칭되어 개구부 내로부터 제거되어, 반도체층의 채널 영역이 손상되는 것을 방지할 수 있다.
그 후, 개구부 내에서 노출되는 보호막에 대해, 제 2 에천트를 사용한 에칭 처리로서, 드라이 에칭법 혹은 웨트 에칭법, 혹은 드라이 에칭법 및 웨트 에칭법의 양방을 실시함으로써, 보호막을 개구부 내로부터 제거한다. 이 때, 제 2 에천트에 의한 반도체층에 대한 에칭 레이트는, 제 2 에천트에 의한 보호막에 대한 에칭 레이트보다 작기 때문에, 제 2 에천트를 사용한 에칭 처리에서는, 반도체층과 보호막과의 선택비를 높일 수 있다. 따라서, 개구부 내에 있어서, 반도체층의 채널 영역이 제 2 에천트에 노출되어 손상되는 것을 방지하여, 보호막을 용이하게 혹은 확실하게 제거하는 것이 가능해진다.
또한, 반도체층보다 상층측이고 절연막보다 하층측에 있어서, 반도체층의 채널 영역으로부터 채널 영역 이외의 영역도 덮도록 보호막이 배치되는 경우에는, 개구부 내에 위치하는 보호막의 일부를 제거 후, 개구부의 주위에 있어서 보호막의 타부(他部) 가 잔존한다.
그 후, 개구부 내에 노출하는 반도체층의 채널 영역 상에, 게이트 절연막을 형성한 후, 게이트 전극을 개구부 내로부터 절연막 상에 연속적으로 형성한다. 보다 구체적으로는, 본체부를 개구부 내에 형성함과 함께, 본체부로부터 연속적으로 절연막 상에 제 2 접합 영역을 덮도록 연장부를 연장하여, 게이트 전극을 형성한다. 이것에 의해 트랜지스터가 형성된다.
따라서, 이상 설명한 바와 같은 본 발명의 제조 방법에 의하면, 트랜지스터의 형성에 있어서, 반도체층의 손상에서 기인하여, 수율이 저하되거나, 혹은 트랜지스터의 동작 불량에 의해 표시 품질이 열화되거나, 장치의 신뢰성이 저하되거나 하는 문제를 방지할 수 있다. 또, 보호막을 용이하게 제거할 수 있기 때문에, 제조 프로세스가 번잡화되는 사태도 방지하는 것이 가능해진다.
본 발명과 관련되는 전기 광학 장치용 기판의 제조 방법의 일 양태에서는, 상기 반도체층을 형성하는 공정은, 상기 반도체층을 실리콘으로 형성하고, 상기 보호막을 형성하는 공정은, 상기 보호막을 실리콘 질화막으로 형성하며, 상기 절연막을 형성하는 공정은, 상기 절연막을 실리콘 산화막으로 형성한다.
이 양태에 의하면, 보호막으로서 실리콘 질화막의 제 2 에천트를 사용한 에칭 처리에 있어서의 반도체층에 대한 오버 에칭량이, 절연막으로서 실리콘 산화막의 제 1 에천트 사용한 에칭 처리에 있어서의 반도체층에 대한 오버 에칭량보다 작아지도록, 반도체층, 보호막 및 절연막을 각각 형성할 수 있다. 또, 제 1 에천트에 의한 절연막에 대한 에칭 레이트가, 제 1 에천트에 의한 보호막에 대한 에칭 레이트보다 커지도록 형성할 수 있다.
따라서, 개구부를 개구하는 공정에서는, 제 1 에천트를 사용하는 에칭 처리 에 있어서, 보호막과 절연막의 선택비를 높이는 것이 가능해진다. 또, 제 2 에천트를 사용한 에칭 처리를 보호막에 실시함으로써, 개구부 내로부터 보호막을 제거할 때에, 반도체층과 보호막의 선택비를 높일 수 있다.
본 발명과 관련되는 전기 광학 장치용 기판의 제조 방법의 다른 양태에서는, 상기 주사선을, 상기 게이트 전극에 전기적으로 접속하도록 형성하는 공정과, 상기 데이터선을, 상기 주사선과 서로 교차하도록 또한 상기 데이터선측 소스 드레인 영역에 전기적으로 접속하도록 형성하는 공정과, 상기 화소 전극을, 상기 화소 전극측 소스 드레인 영역에 전기적으로 접속하도록, 상기 화소마다 형성하는 공정을 포함하고, 상기 데이터선을 형성하는 공정 및 상기 화소 전극을 형성하는 공정의 적어도 일방은, 상기 데이터선 및 상기 화소 전극의 적어도 일방을, 상기 트랜지스터보다 상층측에 형성한다.
이 양태에 의하면, 데이터선을 형성하는 공정 및 화소 전극을 형성하는 공정의 적어도 일방에 의해, 데이터선 및 화소 전극의 적어도 일방은, 트랜지스터보 다 상층측에 형성된다. 따라서, 절연막에는, 개구부에 추가하여, 데이터선 및 화소 전극의 적어도 일방을, 반도체층과 전기적으로 접속하기 위한 컨택트홀을 형성할 필요가 있다.
여기에, 보호막을 형성하는 공정에 있어서, 바람직하게는 보호막을, 채널 영역으로부터 채널 영역 외의 데이터선측 소스 드레인 영역 및 화소 전극측 소스 드레인 영역의 적어도 일방도 덮도록 형성한다. 이 경우, 개구부의 개구 및 보호막의 개구부 내로부터의 제거의 각각과 동일한 제조 프로세스에 의해, 컨택트홀을 형성하는 것이 가능해진다. 따라서, 개구부에 추가하여 상기 서술한 컨택트홀을 절연막에 형성할 때에, 개구부를 개구하는 경우와 동일하게, 절연막에 대한 에칭 처리의 선택비를 높게 할 수 있다. 또, 그 후, 컨택트홀 내로부터 보호막을 제거할 때에도, 개구부로부터 보호막을 제거하는 경우와 동일하게, 에칭 처리의 선택비를 높게 하는 것이 가능해진다.
또, 개구부를 개구할 때와 동일한 제조 장치에 의해 컨택트홀을 형성할 수 있고, 제조 프로세스를 간략화함과 함께, 제조 비용을 삭감하는 등의 이익을 얻는 것이 가능해진다.
본 발명의 작용 및 다른 이득은 다음에 설명하는 실시하기 위한 최선의 형태로부터 분명해진다.
액정 장치 등의 전기 광학 장치에 있어서, 높은 개구율을 실현하면서, TFT 에 있어서의 광 리크 전류의 발생을 효과적으로 저감시키고 또한 표시 화상의 고정 밀화를 실현한다.
이하에서는, 본 발명의 각 실시형태에 대해 도면을 참조하면서 설명한다. 이하의 실시형태에서는, 각각, 본 발명의 전기 광학 장치의 일례인 구동 회로 내장형의 TFT 액티브 매트릭스 구동 방식의 액정 장치를 예로 든다.
＜전기 광학 장치＞
본 실시형태와 관련되는 액정 장치의 전체 구성에 대해, 도 1 및 도 2 를 참조하여 설명한다. 여기에, 도 1 은, TFT 어레이 기판을 그 위에 형성된 각 구성 요소와 함께, 대향 기판 측으로부터 본 액정 장치의 개략적인 평면도이며, 도 2 는, 도 1 의 H-H＇단면도이다.
도 1 및 도 2 에 있어서, 본 실시형태와 관련되는 액정 장치는, 대향 배치된 TFT 어레이 기판 (10) 과 대향 기판 (20) 으로 구성되어 있다. TFT 어레이 기판 (10) 은 예를 들어 석영 기판, 유리 기판, 실리콘 기판 등의 투명 기판이다. 대향 기판 (20) 도 예를 들어 TFT 어레이 기판 (10) 과 동일한 재료로 이루어지는 투명 기판이다. TFT 어레이 기판 (10) 과 대향 기판 (20) 사이에는 액정층 (50) 이 봉입되어 있고, TFT 어레이 기판 (10) 과 대향 기판 (20) 은, 화상 표시 영역 (10a) 의 주위에 위치하는 시일 영역에 형성된 시일재 (52) 에 의해 서로 접착되어 있다.
시일재 (52) 는, 양 기판을 부착시키기 위한, 예를 들어 자외선 경화 수지, 열경화 수지 등으로 이루어지고, 제조 프로세스에 있어서 TFT 어레이 기판 (10) 상 에 도포된 후, 자외선 조사, 가열 등에 의해 경화된 것이다. 또, 예를 들어 시일재 (52) 중에는, TFT 어레이 기판 (10) 과 대향 기판 (20) 의 간격 (기판 간 갭) 을 소정치로 하기 위한 글래스 파이버 혹은 유리 비드 등의 갭재 (gap materials : 56) 가 산포되어 있다. 본 실시형태와 관련되는 액정 장치는, 프로젝터의 라이트 밸브용으로서 소형이고 확대 표시를 실행하는 데 적합하다.
시일재 (52) 가 배치된 시일 영역의 내측에 병행하여, 화상 표시 영역 (10a) 의 프레임 영역을 규정하는 차광성의 프레임 차광막 (53) 이, 대향 기판 (20) 측에 형성되어 있다. 단, 이러한 프레임 차광막 (53) 의 일부 또는 전부는, TFT 어레이 기판 (10) 측에 내장 차광막으로서 형성되어도 된다.
TFT 어레이 기판 (10) 상에 있어서의, 화상 표시 영역 (10a) 의 주변에 위치하는 주변 영역에는, 데이터선 구동 회로 (101) 및 샘플링 회로 (7), 주사선 구동 회로 (104), 외부 회로 접속 단자 (102) 가 각각 형성된다.
TFT 어레이 기판 (10) 상에 있어서의 주변 영역에 있어서, 시일 영역보다 외주측에, 데이터선 구동 회로 (101) 및 외부 회로 접속 단자 (102) 가, TFT 어레이 기판 (10) 의 한 변을 따라 형성되어 있다. 또, TFT 어레이 기판 (10) 상의 주변 영역 중 시일 영역보다 내측에 위치하는 영역에는, TFT 어레이 기판 (10) 의 한 변을 따른 화상 표시 영역 (10a) 의 한 변을 따라 또한 프레임 차광막 (53) 에 덮이도록 하여 샘플링 회로 (7) 가 배치된다.
주사선 구동 회로 (104) 는, TFT 어레이 기판 (10) 의 한 변에 인접하는 2 변을 따라, 또한, 프레임 차광막 (53) 에 덮이도록 하여 형성되어 있다. 또한, 이와 같이 화상 표시 영역 (10a) 의 양측에 형성된 두 개의 주사선 구동 회로 (104) 간을 전기적으로 접속하기 위해, TFT 어레이 기판 (10) 이 남은 한 변을 따라, 또한 프레임 차광막 (53) 에 덮이도록 하여 복수의 배선 (105) 이 형성되어 있다.
또, TFT 어레이 기판 (10) 상의 주변 영역에 있어서, 대향 기판 (20) 의 4 개의 코너부에 대향하는 영역에, 상하 도통 단자 (106) 가 배치됨과 함께, 이 TFT 어레이 기판 (10) 및 대향 기판 (20) 간에는 상하 도통재가 상하 도통 단자 (106) 에 대응하여 그 단자 (106) 에 전기적으로 접속되어 형성된다.
도 2 에 있어서, TFT 어레이 기판 (10) 상에는, 구동 소자인 화소 스위칭용의 TFT 나 주사선, 데이터선 등의 배선이 만들어진 적층 구조가 형성된다. 화상 표시 영역 (10a) 에는, 화소 스위칭용 TFT 나 주사선, 데이터선 등의 배선의 상층에 화소 전극 (9a) 이 매트릭스상으로 형성되어 있다. 화소 전극 (9a) 상에는, 배향막 (16) 이 형성되어 있다. 또한, 본 실시형태에서는, 화소 스위칭 소자는 TFT 외, 각종 트랜지스터 혹은 TFD 등에 의해 구성되어도 된다.
한편, 대향 기판 (20) 에 있어서의 TFT 어레이 기판 (10) 과의 대향면 상에, 차광막 (23) 이 형성되어 있다. 차광막 (23) 은, 예를 들어 차광성 금속막 등으로 형성되어 있고, 대향 기판 (20) 상의 화상 표시 영역 (10a) 내에서, 예를 들어 격자 형상 등이 패터닝되어 있다. 그리고, 차광막 (23) 상 (도 2 중 차광막 (23) 보다 하측) 에, ITO 등의 투명 재료로 이루어지는 대향 전극 (21) 이 복수의 화소 전극 (9a) 과 대향하여 예를 들어 베타상으로 형성되고, 또한 대향 전극 (21) 상 (도 2 중 대향 전극 (21) 보다 하측) 에는 배향막 (22) 이 형성되어 있다.
액정층 (50) 은, 예를 들어 일종 또는 복수종의 네마틱 액정을 혼합한 액정으로 이루어지고, 이들 한 쌍의 배향막 간에서, 소정의 배향 상태를 취한다. 그리고, 액정 장치의 구동시, 각각에 전압이 인가됨으로써, 화소 전극 (9a) 과 대향 전극 (21) 사이에는 액정 유지 용량이 형성된다.
또한, 여기에서는 도시하지 않지만, TFT 어레이 기판 (10) 상에는, 데이터선구동 회로 (101), 주사선 구동 회로 (104) 외에, 복수의 데이터선에 소정 전압 레벨의 프리차지 신호를 화상 신호에 선행하여 각각 공급하는 프리차지 회로, 제조 도중이나 출하시의 당해 액정 장치의 품질, 결함 등을 검사하기 위한 검사 회로 등이 형성되어 있어도 된다.
다음으로, 본 실시형태와 관련되는 액정 장치의 화소부의 전기적인 구성에 대해, 도 3 을 참조하여 설명한다. 여기에 도 3 은, 본 실시형태와 관련되는 액정 장치의 화상 표시 영역을 구성하는 매트릭스상으로 형성된 복수의 화소에 있어서의 각종 소자, 배선 등의 등가 회로도이다.
도 3 에 있어서, 화상 표시 영역 (10a) 을 구성하는 매트릭스상으로 형성된 복수의 화소의 각각에는, 화소 전극 (9a) 및 본 발명과 관련되는「트랜지스터」의 일례로서의 TFT (30) 가 형성되어 있다. TFT (30) 는, 화소 전극 (9a) 에 전기적으로 접속되어 있고, 액정 장치의 동작시에 화소 전극 (9a) 을 스위칭 제어한다. 화상 신호가 공급되는 데이터선 (6a) 은, TFT (30) 의 소스에 전기적으로 접속되어 있다. 데이터선 (6a) 에 기입하는 화상 신호 (S1, S2,…, Sn) 는, 이 순 서로 선 순서대로 공급해도 상관없고, 서로 인접하는 복수의 데이터선 (6a) 끼리에 대해, 그룹마다 공급하도록 해도 된다.
TFT (30) 의 게이트에 주사선 (11a) 이 전기적으로 접속되어 있고, 본 실시형태와 관련되는 액정 장치는, 소정의 타이밍으로, 주사선 (11a) 에 펄스적으로 주사 신호 (G1, G2,…, Gm) 를, 이 순서로 선 순서대로 인가하도록 구성되어 있다. 화소 전극 (9a) 은, TFT (30) 의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT (30) 를 일정 기간만 그 스위치를 닫음으로써, 데이터선 (6a) 으로부터 공급되는 화상 신호 (S1, S2,…, Sn) 가 소정의 타이밍으로 기입된다. 화소 전극 (9a) 을 개재하여 전기 광학 물질의 일례로서의 액정에 기입된 소정 레벨의 화상 신호 (S1, S2,…, Sn) 는, 대향 기판에 형성된 대향 전극과의 사이에서 일정 기간 유지된다.
액정층 (50 ; 도 2 참조) 을 구성하는 액정은, 인가되는 전압 레벨에 의해 분자 집합의 배향이나 질서가 변화됨으로써, 광을 변조시켜, 계조 표시를 가능하게 한다. 노멀리-화이트 모드이면, 각 화소의 단위로 인가된 전압에 따라 입사광에 대한 투과율이 감소되고, 노멀리-블랙 모드이면, 각 화소의 단위로 인가된 전압을 따라 입사광에 대한 투과율이 증가되어, 전체적으로 액정 장치로부터는 화상 신호에 따른 콘트라스트를 갖는 광이 출사된다.
여기에서 유지된 화상 신호가 리크하는 것을 방지하기 위해서, 화소 전극 (9a) 과 대향 전극 (21 ; 도 2 참조) 사이에 형성되는 액정 용량에 대해 전기적으로 병렬로 축적 용량 (70) 이 부가되어 있다. 축적 용량 (70) 은, 화상 신호의 공급을 따라 각 화소 전극 (9a) 의 전위를 일시적으로 유지하는 유지 용량으로서 기능하는 용량 소자이다. 축적 용량 (70) 의 일방의 전극은, 화소 전극 (9a) 과 전기적으로 병렬하여 TFT (30) 의 드레인에 접속되고, 타방의 전극은, 정전위가 되도록, 전위 고정의 용량선 (300) 에 접속되어 있다. 축적 용량 (70) 에 의하면, 화소 전극 (9a) 에 있어서의 전위 유지 특성이 향상되고, 콘트라스트 향상이나 플리커의 저감과 같은 표시 특성의 향상이 가능해진다. 또한, 축적 용량 (70) 은, 후술하는 바와 같이, TFT (30) 에 입사되는 광을 차단하는 내장 차광막으로서도 기능한다.
또한, 상기 서술한 동작을 실현시키는 화소부의 구체적인 구성에 대해, 도 1 내지 도 3 에 추가하여 도 4 내지 도 8 을 참조하여 설명한다. 여기에 도 4 는 화소부의 평면도이며, 도 5 는 트랜지스터의 구성에 주목하여 그 구성을 나타내는 평면도이다. 또, 도 6 은 도 4 의 A-A＇선 단면도이며, 도 7 은 도 4 의 B-B＇선 단면도이다. 또한, 도 8 은 도 5 의 C-C＇단면도이다.
또한, 도 4 내지 도 8 에서는, 각 층·각 부재를 도면 상에서 인식 가능한 정도의 크기로 하기 위해, 그 각 층·각 부재마다 축척을 상이하게 하고 있다. 이 점에 대해서는, 후술의 해당되는 각 도면에 대해 동일하다. 도 4 내지 도 8 에서는, 도 1 또는 도 2 를 참조하여 설명한 구성 중, TFT 어레이 기판측의 구성에 대해서만 설명하는데, 설명의 편의상, 이러한 도면에서는 화소 전극 (9a) 보다 상측에 위치하는 부분의 도시를 생략하고 있다. 또, 도 5 에서는, 트랜지스터에 주목하여, 그 구성을 보다 상세하게 나타냄과 함께, 비개구 영역에 있어서의 트랜 지스터에 대한 데이터선이나 주사선, 축적 용량을 구성하는 각종 막의 배치 관계에 대해서도 개략적으로 나타내고 있다.
여기에, 도 6 에 있어서, TFT 어레이 기판 (10) 으로부터 화소 전극 (9a) 까지의 부분이, 본 발명과 관련되는「전기 광학 장치용 기판」의 일례를 구성하고 있다.
화소 전극 (9a) 은, TFT 어레이 기판 (10) 상에, 매트릭스상으로 복수 형성되어 있다. 그리고, 도 4 에 나타내는 바와 같이, 화소 전극 (9a) 의 가로 세로의 경계를 각각 따라 데이터선 (6a) 및 주사선 (11a) 이 형성되어 있다. 주사선 (11a) 은, 도 4 중 X 방향을 따라 연장되어 있고, 데이터선 (6a) 은, 주사선 (11a) 과 교차하도록, 도 4 중 Y 방향을 따라 연장되어 있다. 주사선 (11a) 및 데이터선 (6a) 이 서로 교차하는 곳의 각각에는 화소 스위칭용의 TFT (30) 가 형성되어 있다.
주사선 (11a), 데이터선 (6a), 축적 용량 (70), 하측 차광막 (110), 중계층 (93) 및 TFT (30) 는, TFT 어레이 기판 (10) 상에서 평면적으로 보아, 화소 전극 (9a) 에 대응하는 각 화소의 개구 영역 (99a ; 즉, 각 화소에 있어서, 표시에 실제로 기여하는 광이 투과 또는 반사되는 영역) 을 둘러싸는 비개구 영역 (99b) 내에 배치되어 있다. 즉, 이러한 주사선 (11a), 축적 용량 (70), 데이터선 (6a), 하측 차광막 (110), 및 TFT (30) 는, 표시의 방해가 되지 않도록, 각 화소의 개구 영역 (99a) 이 아니라, 비개구 영역 (99b) 내에 배치되어 있다.
비개구 영역 (99b) 은, 예를 들어, TFT 어레이 기판 (10) 측의 데이터선 (6a) 이나 주사선 (11a), 혹은 축적 용량 (70) 을 구성하는 도전막의 적어도 일부가 차광성을 갖는 차광막에 의해 규정되고, 이러한 차광막에 의해 각 화소에 입사되는 광을 차광 가능한 영역으로 하여, TFT 어레이 기판 (10) 측에 있어서 규정된다. 보다 구체적으로는, 비개구 영역 (99b) 은, Y 방향을 따른 제 1 영역 (99ba) 및 X 방향을 따른 제 2 영역 (99bb) 을 포함한다. 또, 바람직하게는, 도 2 를 참조하여 설명한 바와 같이, 대향 기판 (20) 측에 있어서 형성된 차광막 (23) 에 의해서도, TFT 어레이 기판 (10) 측의 차광막과 함께 비개구 영역 (99b) 이 규정된다.
도 4, 도 5, 또는 도 6 에 있어서, 하측 차광막 (110) 은, 반도체층 (1a) 보다 하지 절연막 (12) 을 개재하여 하층측에 배치되고, 예를 들어 텅스텐 (W), 티탄 (Ti), 티탄 나이트라이드 (TiN) 등의 고융점 금속 재료 등의 차광성의 도전 재료로 이루어진다. 하측 차광막 (110) 은, 도 4 또는 도 5 에 나타내는 바와 같이, 예를 들어 주사선 (11a) 의 연재 방향 (즉, X 방향) 을 따라 형성되어 있는, 즉, 각 주사선 (11a) 에 대응하여 화상 표시 영역 (10a) 에 스트라이프상으로 형성되어 있다. 이러한 하측 차광막 (110) 에 의하면, TFT 어레이 기판 (10) 에 있어서의 이면(裏面) 반사나, 복판식의 프로젝터 등에서 다른 액정 장치로부터 발하여져 합성 광학계를 통과하여 나오는 광 등의, 복귀광 중 TFT (30) 로 진행하는 광을 차광할 수 있다.
하지 절연막 (12) 은, 예를 들어 실리콘 산화막 등으로 이루어진다. 하지 절연막 (12) 은, TFT 어레이 기판 (10) 의 전체면에 형성됨으로써, TFT 어레이 기판 (10) 의 표면 연마시에 있어서의 거칠기나, 세정 후에 남는 오염 등에서 화소 스위칭용 TFT (30) 의 특성 변화를 방지하는 기능을 갖는다.
도 4 내지 도 6 에 있어서, TFT (30) 는, 반도체층 (1a), 게이트 전극 (3a) 을 포함하여 구성되어 있다.
반도체층 (1a) 은, 예를 들어 폴리실리콘으로 이루어지고, 도 4 중 Y 방향을 따른 채널 길이를 갖는 채널 영역 (1a＇), 데이터선측 LDD 영역 (1b) 및 화소 전극측 LDD 영역 (1c), 그리고 데이터선측 소스 드레인 영역 (1d) 및 화소 전극측 소스 드레인 영역 (1e) 으로 이루어진다. 즉, TFT (30) 는 LDD 구조를 가지고 있다. 또한, 데이터선측 LDD 영역 (1b) 은, 본 발명과 관련되는「제 1 접합 영역」의 일례이며, 화소 전극측 LDD 영역 (1c) 은, 본 발명과 관련되는「제 2 접합 영역」의 일례이다.
도 4 또는 도 5 에 있어서, 데이터선측 소스 드레인 영역 (1d) 및 화소 전극측 소스 드레인 영역 (1e) 은, 채널 영역 (1a') 을 기준으로 하여, Y 방향을 따라 거의 미러 대칭으로 형성되어 있다. 데이터선측 LDD 영역 (1b) 은, 채널 영역 (1a') 및 데이터선측 소스 드레인 영역 (1d) 간에 형성되어 있다. 화소 전극측 LDD 영역 (1c) 은, 채널 영역 (1a') 및 화소 전극측 소스 드레인 영역 (1e) 간에 형성되어 있다. 데이터선측 LDD 영역 (1b), 화소 전극측 LDD 영역 (1c), 데이터선측 소스 드레인 영역 (1d) 및 화소 전극측 소스 드레인 영역 (1e) 은, 예를 들어 이온 임플란테이션법 등의 불순물 주입에 의해 반도체층 (1a) 에 불순물을 주입하여 이루어지는 불순물 영역이다. 데이터선측 LDD 영역 (1b) 및 화소 전극측 LDD 영역 (1c) 은 각각, 데이터선측 소스 드레인 영역 (1d) 및 화소 전극측 소스 드레인 영역 (1e) 보다 불순물이 적은 저농도의 불순물 영역으로서 형성된다. 이러한 불순물 영역에 의하면, TFT (30) 의 비동작시에 있어서, 소스 영역 및 드레인 영역에 흐르는 오프 전류를 저감시키고, 또한 TFT (30) 의 동작시에 흐르는 온 전류의 저하를 억제할 수 있다. 또한, TFT (30) 는, LDD 구조를 갖는 것이 바람직하지만, 데이터선측 LDD 영역 (1b), 화소 전극측 LDD 영역 (1c) 에 불순물 주입을 실시하지 않는 오프셋 구조여도 되고, 게이트 전극을 마스크로 하여 불순물을 고농도로 주입하여 데이터선측 소스 드레인 영역 및 화소 전극측 소스 드레인 영역을 형성하는 자기 정합형이어도 된다.
도 4 내지 도 6 에 있어서, 게이트 전극 (3a) 은, 반도체층 (1a) 보다 절연막 (202) 을 개재하여 상층측에 배치된 연장부 (32a) 와, 절연막 (202) 에 있어서 평면적으로 보아 채널 영역 (1a') 과 중첩되는 부분에 개구된 개구부 (202h) 내에, 연장부 (32a) 와 연속적으로 일체적으로 형성된 본체부 (31a) 를 갖는다.
여기에, 도 8 에는, 도 5 의 C-C＇선을 따른 단면 부분에 대해, 개구부 (202h) 내에 주목하여, 그 구성에 대해서만 나타내고 있다.
도 8 에 나타내는 바와 같이, 본체부 (31a) 는, TFT (30) 의 동작시에, 게이트 전극으로서 본래적으로 기능하는 부분이며, 개구부 (202h) 내에 게이트 절연막 (2) 을 개재하여 채널 영역 (1a') 과 중첩되도록 형성된다.
도 5 또는 도 6 에 있어서, 연장부 (32a) 는, 평면적으로 보아 화소 전극측 LDD 영역 (1c) 과 중첩되도록, 반도체층 (1a) 에 대해 절연막 (202) 을 개재하여 상층측에 형성되어 있다. 따라서, 화소 전극측 LDD 영역 (1c) 에 대해, 그것보다 상층측으로부터 입사되는 광을 연장부 (32a) 에 의해 차광하는 것이 가능해진다. 연장부 (32a) 는, 절연막 (202) 을 개재하여 화소 전극측 LDD 영역 (1c) 의 바로 위에 배치되기 때문에, 연장부 (32a) 보다 하층측으로 진행되고, 절연막 (202) 을 통과하여 화소 전극측 LDD 영역 (1c) 에 입사되는 광을 보다 확실하게 저감시킬 수 있다.
도 5 에 있어서, 화소 전극측 LDD 영역 (1c) 은, 비개구 영역 (99b) 에 있어 제 1 영역 (99ba) 및 제 2 영역 (99bb) 이 서로 교차하는 교차 영역 (99cr) 에 배치되어 있다. 교차 영역 (99cr) 에 있어서는, 화소 전극측 LDD 영역 (1c) 에 대해 그것보다 상층측으로부터 입사되는 광 중, 도 5 에 있어서 화살표 Py 로 나타내는 진행 방향을 따라 진행하는 광은 제 1 영역 (99ba) 에 의해 차광하는 것이 가능하고, 도 5 에 있어서 화살표 Px 로 나타내는 진행 방향을 따라 진행되는 광은 제 2 영역 (99bb) 에 의해 차광하는 것이 가능하다. 또한, 도 5 에 있어서, 화살표 Py 는, Y 방향을 따라 진행되는 성분을 갖는 광 진행 방향의 일례를 나타내고, 화살표 Px 는, X 방향을 따라 진행되는 성분을 갖는 광 진행 방향의 일례를 나타낸다.
따라서, 연장부 (32a) 에 추가하여, 또한 교차 영역 (99cr) 에서는, 제 1 영역 (99ba) 및 제 2 영역 (99bb) 에 의해, 화소 전극측 LDD 영역 (1c) 에 대해 진행하는 광을 차광할 수 있다. 따라서, 화소 전극측 LDD 영역 (1c) 에 입사되는 광을 저감시키는 것이 가능해진다.
여기에, 그 상세한 것에 대해서는 후술하지만, 특히 화소 전극측 LDD 영역 (1c) 에 광이 조사되었을 경우에는, 데이터선측 LDD 영역 (1b) 에 광이 조사되었을 경우와 비교하여, TFT (30) 에 있어서의 광 리크 전류가 발생되기 쉬운 것으로 본원 발명자는 추찰하고 있다. 본 실시형태에서는, 반도체층 (1a) 에 형성되는 각종 영역 중 화소 전극측 LDD 영역 (1c) 에 대한 차광성을 말하자면 핀 포인트에서 높일 수 있다. 따라서, 각 화소의 TFT (30) 의 광 리크 전류를 효과적으로 저감시킬 수 있다.
또, 본 실시형태에서는, 화소 전극측 LDD 영역 (1c) 에 대해 교차 영역 (99cr) 과는 별도로 차광 영역을 형성하지 않아도, 핀 포인트에서 화소 전극측 LDD 영역 (1c) 에 대한 차광성을 높일 수 있다. 따라서, 이러한 핀 포인트에 차광성을 높이기 위한 영역을 형성함으로써, 각 화소의 비개구 영역 (99b) 의 배치 면적이 넓어지고, 개구 영역 (99a) 이 보다 작아지는 것을 방지하는 것이 가능해진다. 그 결과, 각 화소를 미세화해도, 핀 포인트에 차광성을 향상시키고 또한 개구율도 보다 향상시킬 수 있다.
또, 연장부 (32a) 는, 화소 전극측 LDD 영역 (1c) 보다 상층측에 절연막 (202) 을 개재하여 형성되고, 화소 전극측 LDD 영역 (1c) 과는 전기적으로 절연 된다. 따라서, TFT (30) 의 동작시에, 게이트 전극으로서 본래적으로 기능하는 본체부 (31a) 와 일체적으로 형성된 연장부 (32a) 에 발생되는 전계가, 화소 전극측 LDD 영역 (1c) 에 전기적인 영향을 주어, TFT (30) 에 동작 불량이 발생하는 것을 방지하는 것이 가능해진다.
또한, 연장부 (32a) 와 본체부 (31a) 는, TFT 어레이 기판 (10) 의 기판면에 수직을 이루는 상하 방향으로 서로 다른 위치에 배치되지만, 서로 일체적으로 형성된다. 따라서, 이들 연장부 (32a) 와 본체부 (31a) 가 서로 상이한 높이에 배치되기 때문에, 패턴 상 분리된 형상으로 각각 형성되는 경우와 비교하여, 각 화소가 정밀화되어도, 연장부 (32a) 와 본체부 (31a) 의 전기적 접속이 분단되거나 혹은 화소 전극측 LDD 영역 (1c) 에 대해 연장부 (32a) 가 단락되거나 하는 문제를 방지하는 것이 가능해진다. 따라서, 이러한 전기적 접속과 관련되는 불량에 의해, TFT (30) 에 동작 불량이 발생하는 것을 방지할 수 있다.
여기에, 본 실시형태에서는, 예를 들어, 반도체층 (1a) 에 있어서 채널 영역 (1a') 은, 제 1 영역 (99ba) 에 있어서 교차 영역 (99cr) 에 부분적으로 배치됨과 함께, 교차 영역 (99cr) 외의 영역에도 배치된다. 따라서, 본체부 (31a) 는, 교차 영역 (99cr) 외에 채널 영역 (1a') 에 개구부 (202h) 내에서 중첩하여 배치된다. 따라서, 교차 영역 (99cr) 에 화소 전극측 LDD 영역 (1c) 에 대해 중첩하여 배치되는 연장부 (32a) 와, 연장부 (32a) 와는 상이한 영역에 배치되는 본체부 (31a) 가 일체적으로 형성됨으로써, 게이트 전극 (3a) 을 용이하게 형성할 수 있다. 그 결과, 교차 영역 (99cr) 을, 화소 전극측 LDD 영역 (1c) 을 배치하기 위해서 필요로 하는 필요 최소한의 배치 면적으로 형성할 수 있기 때문에, 각 화소를 보다 용이하게 미세화하면서 개구율을 향상시키는 것이 가능해진다.
절연막 (202) 은, 예를 들어 실리콘 산화막 등으로 이루어진다. 본 실시형태의 액정 장치는 후술하는 바와 같은 제조 프로세스에 의해 제조되기 때문에, 절연막 (202) 의 개구부 (202h) 주위에는, 도 5 또는 도 6 에 나타나는 바와 같이, 예를 들어 실리콘 질화막으로 이루어지는 보호막 (205) 이 형성된다.
도 4 또는 도 6 에 있어서, 주사선 (11a) 은, 반도체층 (1a) 보다 절연막 (202) 을 개재하여 상층측에 있어서, X 방향으로 연재시키고, 예를 들어 도전성 폴리실리콘으로 형성된다. 바람직하게는, 게이트 전극 (3a) 의 연장부 (32a) 는 X 방향을 따라 연재하여, 주사선 (11a) 과 일체적으로 형성된다.
도 6 에 있어서, TFT 어레이 기판 (10) 상의 TFT (30) 보다 층간 절연막 (41) 을 개재하여 상층측에는, 축적 용량 (70) 이 형성되어 있다.
축적 용량 (70) 은, 하부 용량 전극 (71) 과 상부 용량 전극 (300) 이 유전체 막 (75) 을 개재하여 대향 배치됨으로써 형성되어 있다.
상부 용량 전극은, 용량선 (300) 의 일부로서 형성되어 있다. 그 구성에 대해서는 도시를 생략하고 있지만, 용량선 (300) 은, 화소 전극 (9a) 이 배치된 화상 표시 영역 (10a) 으로부터 그 주위에 연장되고, 정전위원과 전기적으로 접속된다. 이로써, 상부 용량 전극 (300) 은, 고정 전위로 유지되고, 고정전위측 용량 전극으로서 기능할 수 있다. 상부 용량 전극 (300) 은, 예를 들어 Al (알루미늄), Ag (은) 등의 금속 또는 합금을 함유하는 비투명한 금속막으로 형성되어 있고, TFT (30) 를 차광하는 상측 차광막 (내장 차광막) 으로서도 기능한다. 또한, 상부 용량 전극 (300) 은, 예를 들어, Ti (티탄), Cr (크롬), W (텅스텐), Ta (탄탈), Mo (몰리브덴), Pd (팔라듐) 등의 고융점 금속 중 적어도 하나를 함유하는, 금속 단체 (單體), 합금, 금속 실리사이드, 폴리실리사이드, 이들을 적층한 것 등으로 구성되어 있어도 된다.
도 4 또는 도 6 에 있어서, 하부 용량 전극 (71) 은, TFT (30) 의 화소 전극측 소스 드레인 영역 (1e) 및 화소 전극 (9a) 에 전기적으로 접속된 화소 전위측 용량 전극이다. 보다 구체적으로는, 하부 용량 전극 (71) 은, 컨택트홀 (83 ; 도 4 및 도 6 참조) 을 개재하여 화소 전극측 소스 드레인 영역 (1e) 과 전기적으로 접속됨과 함께, 컨택트홀 (84 ; 도 4 및 도 7 참조) 을 개재하여 중계층 (93) 에 전기적으로 접속되어 있다. 또한, 중계층 (93) 은, 컨택트홀 (85 ; 도 4 및 도 7 참조) 을 개재하여 화소 전극 (9a) 에 전기적으로 접속되어 있다. 즉, 하부 용량 전극 (71) 은, 중계층 (93) 과 함께 화소 전극측 소스 드레인 영역 (1e) 및 화소 전극 (9a) 간의 전기적인 접속을 중계한다. 하부 용량 전극 (71) 은, 예를 들어 도전성의 폴리실리콘, 혹은 예를 들어 Al (알루미늄) 등의 금속 또는 합금을 함유한 비투명한 금속막으로 형성되어 있다.
여기에, 하부 용량 전극 (71) 은, 바람직하게는 화소 전위측 용량 전극으로서의 기능 외에, 상측 차광막으로서의 상부 용량 전극 (300) 과 TFT (30) 사이에 배치되는, 광 흡수층 혹은 차광막으로서의 기능도 갖는다. 따라서, 교차 영역 (99cr) 에 있어서, 화소 전극측 LDD 영역 (1c) 에 대해 그것보다 상층측으로부터 입사되는 광에 대해, 상부 용량 전극 (300) 및 하부 용량 전극 (71) 의 각각에 의해서도, 차광하는 것이 가능하다.
유전체막 (75) 은, 예를 들어 HTO (High Temperature Oxide) 막, LTO (Low Temperature Oxide) 막 등의 산화 실리콘막, 혹은 질화 실리콘막 등으로 구성된 단 층 구조, 혹은 다층 구조를 가지고 있다.
도 6 및 도 7 에 있어서, TFT 어레이 기판 (10) 상의 축적 용량 (70) 보다 층간 절연막 (42) 을 개재하여 상층측에는, 데이터선 (6a) 및 중계층 (93) 이 형성되어 있다.
데이터선 (6a) 은, 반도체층 (1a) 의 데이터선측 소스 드레인 영역 (1d) 에, 절연막 (202), 층간 절연막 (41), 유전체막 (75) 및 층간 절연막 (42) 을 관통하는 컨택트홀 (81) 을 개재하여 전기적으로 접속되어 있다. 데이터선 (6a) 및 컨택트홀 (81) 내부는, 예를 들어, Al-Si-Cu, Al-Cu 등의 Al (알루미늄) 함유 재료, 또는 Al 단체, 혹은 Al 층과 TiN 층 등의 다층막으로 이루어진다. 데이터선 (6a) 은, TFT (30) 를 차광하는 기능도 가지고 있다.
도 4 또는 도 5 에 나타내는 바와 같이, 데이터선 (6a) 은, 교차 영역 (99cr) 에 있어서, 게이트 전극 (3a) 의 연장부 (32a) 와 중첩되도록 형성된다. 따라서, 교차 영역 (99cr) 에 있어서, 화소 전극측 LDD 영역 (1c) 에 대해 그것보다 상층측으로부터 입사되는 광에 대해, 데이터선 (6a) 에 의해서도 차광하는 것이 가능해진다.
도 4 및 도 7 에 있어서, 중계층 (93) 은, 층간 절연막 (42) 상에 있어서 데이터선 (6a ; 도 6 참조) 과 동일 층에 형성되어 있다. 데이터선 (6a) 및 중계층 (93) 은, 예를 들어 금속막 등의 도전 재료로 구성되는 박막을 층간 절연막 (42) 상에 박막 형성법을 사용하여 형성해 두고, 당해 박막을 부분적으로 제거, 즉 패터닝함으로써 서로 이간시킨 상태에서 형성된다. 따라서, 데이터선 (6a) 및 중계층 (93) 을 동일 공정으로 형성할 수 있기 때문에, 장치의 제조 프로세스를 간편하게 할 수 있다.
도 6 및 도 7 에 있어서, 화소 전극 (9a) 은, 데이터선 (6a) 보다 층간 절연막 (43) 을 개재하여 상층측에 형성되어 있다. 화소 전극 (9a) 은, 하부 용량 전극 (71), 컨택트홀 (83, 84 및 85), 및 중계층 (93) 을 개재하여 반도체층 (1a) 의 화소 전극측 소스 드레인 영역 (1e) 에 전기적으로 접속되어 있다. 컨택트홀 (85) 은, 층간 절연층 (43) 을 관통하도록 형성된 구멍부의 내벽에 ITO 등의 화소 전극 (9a) 을 구성하는 도전 재료가 막 형성됨으로써 형성되어 있다. 화소 전극 (9a) 의 상측 표면에는, 러빙 처리 등의 소정의 배향 처리가 행해진 배향막 (16) 이 형성되어 있다.
이상에서 설명한 화소부의 구성은, 각 화소부에 공통이다. 화상 표시 영역 (10a ; 도 1 참조) 에는, 이러한 화소부가 주기적으로 형성되어 있다.
따라서, 이상 설명한 바와 같은 본 실시형태의 액정 장치에서는, 그 동작시 에 있어서, TFT (30) 의 광 리크 전류의 발생에서 기인하는, 표시 불량의 발생을 방지, 혹은 발생해도 표시상, 표시 불량으로 시인되지 않을 정도로 저감시키는 것이 가능해진다. 또, TFT (30) 의 동작 불량이나 개구율의 저하를 방지하면서 용이하게 각 화소를 정밀화할 수도 있다. 그 결과, 본 실시형태에서는, 액정 장치에 있어서 고품질인 화상을 표시할 수 있다.
여기에서, 상기 서술한 TFT (30) 의 동작시에, 화소 전극측 LDD 영역 (1c) 에 있어서, 데이터선측 LDD 영역 (1b) 에 비해 광 리크 전류가 상대적으로 발생하 기 쉬운 이유에 대해, 도 9 내지 도 14 를 참조하여 상세하게 설명한다.
먼저, 테스트용의 TFT 에 광을 조사했을 경우에 있어서의, 드레인 전류의 크기를 측정한 측정 결과에 대해, 도 9 를 참조하여 설명한다. 여기에 도 9 는, 테스트용의 TFT 에 있어서의 광 조사 위치와 드레인 전류의 관계를 나타내는 그래프이다.
도 9 에 있어서, 데이터 (E1) 는, 테스트용의 단체의 TFT, 즉 TEG (Test Element Group) 에 대해, 광 스포트 (약 2.4um 의 가시광 레이저) 를 드레인 영역측으로부터 소스 영역측으로 순서대로 주사하면서 조사했을 경우에 있어서의 드레인 전류의 크기를 측정한 결과를 나타내고 있다. TEG 는, 채널 영역, 소스 영역 및 드레인 영역에 추가하여, 채널 영역과 소스 영역의 접합부에 형성된 소스측 접합 영역, 및 채널 영역과 드레인 영역의 접합부에 형성된 드레인측 접합 영역을 가지고 있다.
또한, 도 9 의 횡축은, 광 스포트가 조사된 광 조사 위치를 나타내고 있고, 채널 영역과 드레인측 접합 영역의 경계 및 채널 영역과 소스측 접합 영역의 경계, 또한 채널 영역을 제로로 하고 있다. 도 9 의 종축은, 드레인 전류의 크기 (단, 소정의 값으로 규격화된 상대치) 를 나타내고 있고, 드레인 전류가 드레인 영역으로부터 소스 영역을 향해 흐르고 있는 경우에는, 정(正) 의 값 (즉, 플러스의 값) 을 나타내고, 드레인 전류가 소스 영역으로부터 드레인 영역을 향해 흐르고 있는 경우에는, 부(負) 의 값 (즉, 마이너스의 값) 을 나타낸다.
도 9 에 있어서, 데이터 (E1) 는, 어느 광 조사 위치에서도 플러스의 값을 나타내고 있다. 즉, 드레인 전류가, 드레인 영역으로부터 소스 영역을 향해 흐르고 있는 것을 나타내고 있다. 또, 데이터 (E1) 는, 드레인측 접합 영역 내에 있어서, 소스측 접합 영역 내에 있어서보다 큰 값을 나타내고 있다. 즉, 드레인측 접합 영역 내에 광 스포트가 조사되었을 경우에는, 소스측 접합 영역 내에 광 스포트가 조사되었을 경우보다, 드레인 전류가 커지는 것을 나타내고 있다. 즉, 드레인측 접합 영역 내에 광 스포트가 조사되었을 경우에는, 소스측 접합 영역 내에 광 스포트가 조사되었을 경우보다, 광 리크 전류가 커지는 것을 나타내고 있다. 또한, 드레인 전류는, 암 전류 (혹은 서브스레숄드 리크, 즉, 광을 조사하지 않는 상태에서도, TEG 의 오프 상태에 있어서 소스 영역 및 드레인 영역 사이에 흐르는 누설 전류) 와 광 리크 전류 (혹은 광여기 전류, 즉, 광이 조사되는 것에 의한 전자의 여기에서 기인하여 발생하는 전류) 로 구성되어 있다.
다음으로, 드레인측 접합 영역 내에 광 스포트가 조사되었을 경우가, 소스측 접합 영역 내에 광 스포트가 조사되었을 경우보다, 광 리크 전류가 커지는 메카니즘에 대해, 도 10 및 도 11 을 참조하여 설명한다. 여기에 도 10 은, 드레인측 접합 영역에 있어서 광여기가 발생했을 경우에 있어서의 캐리어의 거동을 나타내는 개념도이다. 도 11 은, 소스측 접합 영역에 있어서 광여기가 발생했을 경우에 있어서의 캐리어의 거동을 나타내는 개념도이다. 또한, 도 10 및 도 11 에서는, 상기 서술한 TFT (30) 가 전기적으로 접속된 화소 전극 (9a) 에 있어서의 중간 계조의 표시를 상정하여, 소스 전위 (즉, 소스 영역의 전위) 를 4.5V, 게이트 전위 (즉, 채널 영역의 전위) 를 0V, 드레인 전위 (즉, 드레인 영역의 전위) 를 9.5V 로 하고 있다. 도 10 및 도 11 의 횡축은, TEG 를 구성하는 반도체층에 있어서의 각 영역을 나타내고 있다. 도 10 및 도 11 의 종축은, 전자의 포텐셜 (페르미 레벨) 을 나타내고 있다. 전자는 부의 전하를 가지기 때문에, 각 영역에 있어서의 전위가 높을수록, 전자의 포텐셜은 낮아지고, 각 영역에 있어서의 전위가 낮을수록, 전자의 포텐셜은 높아진다.
도 10 은, 채널 영역 및 드레인 영역 사이에 형성된 드레인측 접합 영역에 광 스포트가 조사되고, 드레인측 접합 영역에 있어서 광여기가 발생하는 경우에 있어서의 캐리어의 거동을 나타내고 있다.
도 10 에 있어서, 광 리크 전류는, 2 개의 전류 성분으로 이루어진 것으로 추정할 수 있다.
즉, 제 1 전류 성분으로서, 광여기에 의해 발생한 전자의 이동에 의한 전류 성분이 있다. 보다 구체적으로는, 드레인측 접합 영역에 있어서의 광여기에 의해 발생된 전자 (도면 중,「e」참조) 가, 드레인측 접합 영역으로부터 포텐셜이 보다 낮은 드레인 영역으로 이동함으로써 발생되는 전류 성분 (이 전류 성분은, 드레인 영역으로부터 소스 영역으로 흐른다) 이다.
제 2 전류 성분으로서, 광여기에 의해 생긴 홀 (즉, 정공, 도면 중,「h」참조) 의 이동에 의한 전류 성분이 있다. 보다 구체적으로는, 드레인측 접합 영역에 있어서의 광여기에 의해 생긴 홀이, 드레인측 접합 영역으로부터 포텐셜이 보다 낮은 (즉, 전자의 포텐셜로는 보다 높은) 채널 영역으로 이동함으로써 발생되는 바이폴라 효과에서 기인하는 전류 성분이다. 즉, 채널 영역으로 이동한 홀의 정전하에 의해, 채널 영역의 포텐셜 (즉, 이른바 베이스 포텐셜) 이 포텐셜 (Lc1) 로부터 포텐셜 (Lc2) 로 낮아지기 때문에, 소스 영역으로부터 드레인 영역으로 향하는 전자가 증대된다는 효과에 의한 전류 성분 (이 전류 성분은, 드레인 영역으로부터 소스 영역으로 흐른다) 이다. 따라서, 드레인측 접합 영역에 있어서 광여기가 발생되는 경우에 있어서, 제 1 및 제 2 전류 성분은 모두 드레인 전류 (바꿔 말하면, 콜렉터 전류) 를 증대시키는 방향 (즉, 드레인 영역에서 소스 영역으로 흐르는 방향) 으로 발생한다.
도 11 은, 채널 영역 및 소스 영역 사이에 형성된 소스측 접합 영역에 광 스포트가 조사되고, 소스측 접합 영역에 있어서 광여기가 발생하는 경우에 캐리어의 거동을 나타내고 있다.
도 11 에 있어서, 광 리크 전류는, 도 10 을 참조하여 상기 서술한 드레인측 접합 영역에 있어서 광여기가 발생하는 경우와는 상이하고, 홀이 소스측 접합 영역으로부터 포텐셜이 보다 낮은 (즉, 전자의 포텐셜로는 보다 높은) 채널 영역으로 이동하는 바이폴라 효과에서 기인한 제 2 전류 성분이 지배적인 것으로 추정할 수 있다. 즉, 소스측 접합 영역에 있어서의 광여기에 의해 발생된 전자 (도면 중,「e」참조) 가, 소스측 접합 영역으로부터 포텐셜이 보다 낮은 소스 영역으로 이동함으로써 발생하는 제 1 전류 성분 (이 전류 성분은, 소스 영역으로부터 드레인 영역으로 흐른다) 은, 바이폴라 효과에서 기인한 제 2 전류 성분 (이 전류 성분은, 드레인 영역으로부터 소스 영역으로 흐른다) 보다 적은 것으로 추정할 수 있다.
도 11 에 있어서, 바이폴라 효과에서 기인한 제 2 전류 성분 (즉, 채널 영역 으로 이동한 홀의 정전하에 의해, 베이스 포텐셜이 포텐셜 (Lc1) 로부터 포텐셜 (Lc3) 로 인하되기 때문에, 소스 영역으로부터 드레인 영역으로 향하는 전자가 증대된다는 효과에 의한 전류 성분) 은, 드레인 영역에서 소스 영역으로 흐른다. 한편, 상기 서술한 제 1 전류 성분은, 소스 영역으로부터 드레인 영역으로 흐른다. 즉, 제 1 전류 성분과 제 2 전류 성분은 서로 반대 방향으로 흐른다. 여기에서, 다시 도 9 에 있어서, 소스측 접합 영역에 광 스포트를 조사했을 경우에는, 드레인 전류 (데이터 (E1) 참조) 는 정의 값을 나타내고 있다. 즉, 이 경우에는, 드레인 전류는 드레인 영역에서 소스 영역을 향해 흐르고 있다. 따라서, 제 1 전류 성분은, 암전류나 제 2 전류 성분인 바이폴라 효과에 의한 전류 성분을 억제할 뿐이고, 드레인 전류의 흐름을 소스 영역으로부터 드레인 영역으로 향하게 하는 정도로 크지 않다고 할 수 있다.
또한, 채널 영역 및 소스 영역 간의 전위차는, 채널 영역 및 드레인 영역 간의 전위차보다 작기 때문에, 소스 영역측의 공핍화 영역 (즉, 소스측 접합 영역)은, 드레인 영역측의 공핍화 영역 (즉, 드레인측 접합 영역) 보다 좁다. 이 때문에, 소스측 접합 영역에 광 스포트를 조사했을 경우에는, 드레인측 접합 영역에 광 스포트를 조사했을 경우와 비교하여, 광여기의 절대량이 적다.
이상, 도 10 및 도 11 을 참조하여 설명한 바와 같이, 드레인측 접합 영역에 있어서 광여기가 발생하는 경우, 제 1 및 제 2 전류 성분은 모두 드레인 전류를 증대시키는 방향으로 발생한다. 한편, 소스측 접합 영역에 있어서 광여기가 발생하는 경우, 제 1 전류 성분이 제 2 전류 성분을 억제한다. 따라서, 드레인측 접합 영역 내에 광 스포트가 조사되었을 경우가, 소스측 접합 영역 내에 광 스포트가 조사되었을 경우보다, 드레인 전류가 커진다 (즉, 광 리크 전류가 커진다).
다음으로, 화소 전극측 소스 드레인 영역이 드레인 전위가 됨과 함께 화소 전극측 접합 영역 내에 광 스포트가 조사되었을 경우가, 데이터선측 소스 드레인 영역이 드레인 전위가 됨과 함께 데이터선측 접합 영역 내에 광 스포트가 조사되었을 경우보다, 광 리크 전류가 커지는 메카니즘에 대해, 도 12 및 도 13 을 참조하여 설명한다. 여기에 도 12 는, 데이터선측 소스 드레인 영역이 드레인 전위로 되는 경우에 있어서, 데이터선측 접합 영역 (바꿔 말하면, 드레인측 접합 영역) 에 있어서 광여기가 발생했을 때에 있어서의 캐리어의 거동을 나타내는 개념도이다. 도 13 은, 화소 전극측 소스 드레인 영역이 드레인 전위가 되는 경우에 있어서, 화소 전극측 접합 영역 (바꿔 말하면, 드레인측 접합 영역) 에 있어 광여기가 발생했을 때에 있어서의 캐리어의 거동을 나타내는 개념도이다.
이하에서는, 화소 스위칭용의 TFT 를 포함하는 화소부에 전하가 유지되고, 광여기가 발생하는 경우를 생각한다. 상기 서술한 바와 같은 TEG 를 상정했을 경우와 상이한 점은, 화소 스위칭용 TFT 의 화소 전극측은, 플로팅 상태가 될 수 있는 점이다. 화소 스위칭용 TFT 의 화소 전극측에는, 축적 용량 (70) 과 같은 유지 용량이 접속되는 경우도 있고, 용량치가 충분히 크면, 상기 서술한 TEG 를 사용했을 경우와 동일하게 고정 전극에 가까운 상태가 되지만, 용량이 충분히 크지 않으면, 플로팅 상태 혹은 이것에 가까운 상태가 된다. 또한, 여기에서는, 용량치는 충분히는 크지 않은 것으로 가정한다.
도 12 및 도 13 에 있어서, 액정 장치에서는, 이른바 번-인 (burn-in) 을 방지하기 위해서 교류 구동이 채용된다. 여기에서는, 중간 계조의 표시를 상정하여, 화소 전극에 7V 를 기준 전위로서, 4.5V 의 마이너스 필드의 전하와 9.5V 의 플러스 필드의 전하가 교대로 유지되는 경우를 상정한다. 이 때문에 화소 스위칭용의 TFT 의 소스 및 드레인은, 화소 전극측 소스 드레인 영역과 데이터선측 소스 드레인 영역 사이에서, 고정되지 않고 변화된다. 즉, 도 12 에 나타내는 바와 같이, 화소 전극에 마이너스 필드의 전하가 유지되는 경우 (즉, 화소 전극측 소스 드레인 영역의 전위가 데이터선측 소스 드레인 영역의 전위보다 낮아지는 경우) 에는, 화소 전극측 소스 드레인 영역은, 소스가 되는 것에 대해, 도 13 에 나타내는 바와 같이, 화소 전극에 플러스 필드의 전하가 유지되는 경우 (즉, 화소 전극측 소스 드레인 영역의 전위가 데이터선측 소스 드레인 영역의 전위보다 높아지는 경우) 에는, 화소 전극측 소스 드레인 영역은 드레인이 된다.
도 12 에 있어서, 화소 전극에 마이너스 필드의 전하가 유지되는 경우에는, 화소 전극측 소스 드레인 영역이 소스 (혹은 이미터) 가 되고, 데이터선측 소스 드레인 영역이 드레인 (혹은 콜렉터) 이 된다. 드레인측 접합 영역인 데이터선측 접합 영역에 있어서 광여기가 발생했을 경우, 상기 서술한 바와 같이, 광여기에 의해 발생된 전자의 이동에 의한 제 1 전류 성분과 바이폴라 효과에서 기인하는 제 2 전류 성분이 발생한다. 여기에서, 바이폴라 효과에서 기인하는 제 2 전류 성분이 발생하면 (즉, 베이스 포텐셜이 포텐셜 (Lc1) 로부터 포텐셜 (Lc2) 로 낮아지고, 소스인 화소 전극측 소스 드레인 영역으로부터 드레인인 데이터선측 소스 드레 인 영역으로 전자가 이동하면), 플로팅 상태인 화소 전극측 소스 드레인 영역으로부터 전자가 빠지게 되고, 이미터로서의 화소 전극측 소스 드레인 영역의 포텐셜이, 포텐셜 (Ls1) 로부터 포텐셜 (Ls2) 로 저하된다 (전위는 상승한다). 즉, 드레인측 접합 영역인 데이터선측 접합 영역에 있어서 광여기가 발생했을 경우, 베이스 포텐셜이 저하됨과 함께 이미터로서의 화소 전극측 소스 드레인 영역의 포텐셜도 저하된다. 바꿔 말하면, 드레인측 접합 영역인 데이터선측 접합 영역에 있어서 광여기가 발생했을 경우, 베이스 전위의 상승에 수반하여 이미터 전위도 상승한다. 이 때문에, 드레인 전류 (즉, 콜렉터 전류) 가 억제되게 된다.
한편, 도 13 에 있어서, 화소 전극에 플러스 필드의 전하가 유지되는 경우에는, 데이터 전극측 소스 드레인 영역이, 소스 (혹은 이미터) 가 되고, 화소 전극측 소스 드레인 영역이, 드레인 (혹은 콜렉터) 이 된다. 드레인측 접합 영역인 화소 전극측 접합 영역에 있어서 광여기가 발생했을 경우, 상기 서술한 바와 같이, 광여기에 의해 발생한 전자의 이동에 의한 제 1 전류 성분과 바이폴라 효과에서 기인하는 제 2 전류 성분이 발생한다. 여기에서, 소스가 되는 데이터선측 소스 드레인 영역은 데이터선과 접속되어 있기 때문에, 화소 전극과는 상이하여 플로팅 상태가 아니고, 전위에 변화는 발생하지 않는다. 바이폴라 효과에서 기인하는 제 2 전류 성분이 발생하면 (즉, 베이스 포텐셜이 포텐셜 (Lc1) 로부터 포텐셜 (Lc2) 로 인하되고, 소스인 데이터선측 소스 드레인 영역으로부터 드레인인 화소 전극 소스 드레인 영역으로 전자가 이동하면), 플로팅 상태인 화소 전극측 소스 드레인 영역으로 전자가 흘러들게 되어, 콜렉터로서의 화소 전극측 소스 드레인 영역 의 포텐셜이, 포텐셜 (Ld1) 로부터 포텐셜 (Ld2) 로 상승한다 (전위는 저하된다). 그러나, 콜렉터로서의 화소 전극측 소스 드레인 영역의 포텐셜의 상승은, 상기 서술한 소스로서의 화소 전극측 소스 드레인 영역의 포텐셜의 저하와는 상이하여, 드레인 전류를 억제하는 기능은 거의 없다. 드레인 전류 (즉, 콜렉터 전류) 는, 이미터 전위에 대한 베이스 전위의 크기에 따라 거의 정해지기 때문에, 콜렉터 전위가 저하되어도 드레인 전류를 억제하는 기능은 거의 발생하지 않는, 바꿔 말하면, 바이폴라 트랜지스터의 포화 영역에 들어간 상태이다.
이상, 도 12 및 도 13 을 참조하여 설명한 바와 같이, 화소 전극에 플러스 필드의 전하가 유지되는 경우 (즉, 화소 전극측 소스 드레인 영역이, 드레인이 되는 경우) 에는, 바이폴라 효과에서 기인한 제 2 전류 성분은 거의 억제되지 않는 것에 대해, 화소 전극에 마이너스 필드의 전하가 유지되는 경우 (즉, 데이터측 소스 드레인 영역이, 드레인이 되는 경우) 에는, 바이폴라 효과에서 기인한 제 2 전류 성분은, 플로팅 상태인 화소 전극측 소스 드레인 영역의 전위의 상승에서 기인하여 억제된다. 즉, 화소 전극측 소스 드레인 영역이 드레인이 되는 경우가, 데이터측 소스 드레인 영역이 드레인이 되는 경우보다, 광 리크 전류에서 기인하여 드레인 전류가 증가한다.
여기에서, 도 14 는, 화소 스위칭용의 TFT 전체에, 비교적 강한 광을 조사했을 때의 화소 전극 전위의 파형을 나타내고 있다.
도 14 에 있어서, 데이터 (E2) 는, 화소 전극에 플러스 필드의 전하가 유지되는 경우 (화소 전극 전위가 전위 (V1) 가 되는 경우) 에 있어서의 화소 전극 전 위의 변동 Δ1 은, 화소 전극에 마이너스 필드의 전하가 유지되는 경우 (화소 전극 전위가 전위 V2 가 되는 경우) 에 있어서의 화소 전극 전위의 변동 Δ2 보다 큰 것을 나타내고 있다. 즉, 화소 전극에 있어서, 플러스 필드의 전하는, 마이너스 필드의 전하보다 유지되기 어려운 (즉, 광 리크가 발생하기 쉽다는) 것을 나타내고 있다. 이것은, 화소 전극에 플러스 필드의 전하가 유지되는 경우 (즉, 화소 전극측 소스 드레인 영역이, 드레인이 되는 경우) 가, 화소 전극에 마이너스 필드의 전하가 유지되는 경우 (즉, 데이터선측 소스 드레인 영역이, 드레인이 되는 경우) 보다 광 리크 전류가 발생되기 쉽다는 상기 서술한 메카니즘과 일치하고 있다.
이상, 도 9 내지 도 14 를 참조하여 상세하게 설명한 바와 같이, 화소 스위칭용의 TFT 에 있어서의 드레인측 접합 영역에 있어서 광여기가 발생하는 경우에 드레인 전류가 증가하기 쉽다. 또한, 화소 전극측 소스 드레인 영역이 드레인이 되는 경우에 있어서 드레인 전류가 증가하기 쉽다 (반대로 말하면, 데이터선측 소스 드레인 영역이 드레인이 되는 경우에는, 바이폴라 효과에서 기인한 전류 성분이 억제되어 있다). 따라서, 본 실시형태와 관련되는 액정 장치와 같이, 화소 전극측 접합 영역인 화소 전극측 LDD 영역 (1c) 에 대한 차광성을, 데이터선측 접합 영역인 데이터선측 LDD 영역 (1b) 에 대한 차광성보다 높임으로써, 높은 개구율을 유지하면서 TFT (30) 에 있어서의 광 리크 전류를 지극히 효과적으로 저감시킬 수 있다.
＜전기 광학 장치의 제조 방법＞
이하에서는, 상기 서술한 본 실시형태와 관련되는 액정 장치의 제조 프로세 스에 대해, 도 15 내지 도 19 를 참조하여 설명한다. 도 15 및 도 16, 도 18 및 도 19 는, 제조 프로세스의 각 공정에 있어서의 도 6 에 나타내는 단면 부분의 구성을, 순서를 따라 나타내는 공정도이다. 또, 도 17 은, 개구부를 개구하는 공정에 있어서의 도 8 에 나타내는 단면 부분의 구성을 나타내는 단면도이다.
또한, 이하에 있어서는, 화소부에 있어서, TFT 어레이 기판 (10) 상에 형성되는, 데이터선 (6a), 주사선 (11a), TFT (30) 나 축적 용량 (70) 등의 제조 공정 에 대해 특별히 상세하게 설명하는 것으로 하고, 대향 기판 (20) 상에 형성되는 배향막 (22) 이나 대향 전극 (21) 등의 제조 공정에 관해서는 생략하는 것으로 한다.
먼저 도 15(a) 의 공정에서는, TFT 어레이 기판 (10) 의 전체면에, 하측 차광막 (110) 을 형성한 후, 도 15(b) 의 공정에서는, 하측 차광막 (110) 상에, 하지 절연막 (12) 을 형성한다.
그 후, 하지 절연막 (12) 상에, 감압 CVD 등에 의해 아모르퍼스 실리콘막을 형성하여 열 처리를 실시함으로써, 폴리실리콘막을 고상 성장시킨다. 혹은, 아모르퍼스 실리콘막을 거치지 않고, 감압 CVD 법 등에 의해 폴리실리콘막을 직접 형성한다. 다음으로, 이 폴리실리콘막에 대해, 예를 들어 포토리소그래픽법 및 에칭 처리를 실시함으로써, 반도체층 (1a) 을 형성한다. 다음으로, 저농도 및 고농도의 2 단계에서 불순물 이온을 도프함으로써, 데이터선측 LDD 영역 (1b) 및 화소 전극측 LDD 영역 (1c), 데이터선측 소스 드레인 영역 (1d) 및 화소 전극측 소스 드레인 영역 (1e) 을 포함하는, LDD 구조의 화소 스위칭용 TFT (30) 의 반도체층 (1a) 을 형성한다.
그 후, 도 15(c) 의 공정에서는, 반도체층 (1a) 의 적어도 채널 영역 (1a')을 덮도록, 보호막 (205) 을 반도체층 (1a) 상에 형성한다. 보호막 (205) 은, 후술하는 바와 같이 그 일부가 반도체층 (1a) 상으로부터 제거되지만, 이 때의 에칭 처리에 있어서의 제 2 에천트에 의한 에칭 레이트가 반도체층 (1a) 보다 커지는 재료, 예를 들어 질화 실리콘 (SiN) 에 의해 형성된다.
계속하여, 도 16(a) 의 공정에서는, 보호막 (205) 보다 상층측에 절연막 (202) 을 형성한다. 절연막 (202) 은, 개구부 (202h) 를 형성하는 공정에서의 에칭 처리에 있어서의 제 1 에천트에 의한 에칭 레이트가 보호막 (205) 보다 커지는 재료, 예를 들어 산화 실리콘 (SiO2) 에 의해 형성된다.
계속하여, 도 16(b) 의 공정에서는, 예를 들어 포토리소그래픽법과 함께, 제 1 에천트로서 예를 들어 불소계의 에칭 가스를 사용한 드라이 에칭법, 혹은 불화수소산계의 약액을 제 1 에천트로서 사용한 웨트 에칭법, 혹은 드라이 에칭법 및 웨트 에칭법의 양방을 절연막 (202) 에 실시함으로써, 개구부 (202h) 를 개구한다.
여기에서, 반도체층 (1a) 은, 제 1 에천트에 의한 에칭 레이트가, 제 2 에천트에 의한 에칭 레이트보다 커지는 재료에 의해 형성된다.
따라서, 개구부 (202h) 를 개구할 때에, 만일, 보호막 (205) 을 채널 영역 (1a') 상에 형성하지 않는 경우에는, 제 1 에천트에 의한 에칭 처리에서, 절연막 (202) 및 반도체층 (1a) 의 선택비가 작아지고, 개구부 (202h) 를 개구한 후에, 개구부 (202h) 내에 노출된 반도체층 (1a) 의 표면이 제 1 에천트에 노출되어, 반도 체층 (1a) 의 채널 영역 (1a') 까지 에칭되는 사태가 발생할 수 있다. 혹은, 개구부 (202h) 를 개구한 후에, 반도체층 (1a) 이 제 2 에천트에 의해 손상되어, 그 막질이 열화되는 사태가 발생할 수 있다.
그런데, 본 실시형태에서는 특히, 반도체층 (1a) 의 적어도 채널 영역 (1a')을 보호막 (205) 으로 덮은 상태에서, 제 1 에천트를 사용하여 개구부 (202h) 를 개구한다. 여기에, 절연막 (202), 보호막 (205) 및 반도체층 (1a) 은 각각, 제 2 에천트를 사용한 보호막 (205) 의 에칭 처리에 있어서의 반도체층 (1a) 의 오버 에칭량이, 제 1 에천트를 사용한 절연막 (202) 의 에칭 처리에 있어서의 반도체층 (1a) 의 오버 에칭량보다 작아지는 재료에 의해 형성된다. 또, 보호막 (205) 및 절연막 (202) 은 각각, 제 1 에천트에 의한 절연막 (202) 에 대한 에칭 레이트가, 제 1 에천트에 의한 보호막 (205) 에 대한 에칭 레이트보다 커지는 재료에 의해 형성된다.
따라서, 제 1 에천트를 사용하는 에칭 처리에 있어서, 보호막 (205) 과 절연막 (202) 의 선택비를 높이는 것이 가능해진다. 또, 전술한 바와 같은 재료에 의해 보호막 (205) 을 형성하는 것에 추가하여, 그 막 두께를 조정함으로써, 보다 효과적으로 선택비를 높일 수 있다. 따라서, 개구부 (202h) 의 개구 후, 제 1 에천트에 그 표면이 개구부 (202h) 내에서 노출되어도, 보호막 (205) 이 에칭되어 개구부 (202h) 내로부터 제거되어, 반도체층 (1a) 의 채널 영역 (1a') 이 손상되는 것을 방지할 수 있다.
여기에, 도 17 에 나타내는 바와 같이, 웨트 에칭법을 사용하는 경우에는, 오버 에칭에 의해 개구부 (202h) 의 개구 직경이, 본래의 직경, 즉 채널 영역 (1a') 이외의 영역까지 개구부 (202h) 가 도달하지 않는 설계 상의 값보다 커져 버리는 경우도 있다. 이와 같이 개구부 (202h) 의 개구 직경이 확장되어도, 도 4 또는 도 5 에 나타내는 Y 방향에서는 채널 영역 (1a') 이외의 영역으로까지 개구부 (202h) 가 확장되어 중첩되지 않도록, 에칭 처리의 각 조건을 제어하면 된다.
그 후, 도 16(c) 의 공정에서는, 예를 들어 포토리소그래픽법과 함께, 제 2 에천트로서 예를 들어 열 인산을 사용한 웨트 에칭법을 실시함으로써 보호막 (205) 을 개구부 (202h) 내로부터 제거한다. 또한, 에칭 처리로서 웨트 에칭법에 추가하여 혹은 대신하여 드라이 에칭법을 실시하도록 해도 된다.
이 때, 제 2 에천트에 의한 반도체층 (1a) 에 대한 에칭 레이트는, 제 2 에천트에 의한 보호막 (205) 에 대한 에칭 레이트보다 작기 때문에, 제 2 에천트를 사용한 에칭 처리에서는, 반도체층 (1a) 과 보호막 (205) 의 선택비를 높일 수 있다. 따라서, 개구부 (202h) 내에 있어서, 반도체층 (1a) 의 채널 영역 (1a') 이 제 2 에천트에 노출되어 손상되는 것을 방지하여, 보호막 (205) 을 용이하게 혹은 확실하게 제거하는 것이 가능해진다.
그 후, 도 18(a) 의 공정에서는, 개구부 (202h) 내에 노출되는 반도체층 (1a) 의 채널 영역 (1a') 상에, 게이트 절연막 (2) 을 형성한 후, 도 18(b) 의 공정에서는, 게이트 전극 (3a) 을 개구부 (202h) 내로부터 절연막 (202) 상에 연속적으로 형성한다. 이로써, 본체부 (31a) 는 개구부 (202h) 내에 형성되고, 본체부 (31a) 로부터 연속적으로 절연막 (202) 상에 연장부 (32a) 가 연장된다. 이 로써 TFT (30) 가 형성됨과 함께, 주사선 (11a) 이나 연장부 (32a) 와 일체적으로 형성된다. 따라서, 연장부 (32a) 와 주사선 (11a) 을 동일 공정에 있어서 동일 막에 의해 동일 기회에 형성하는 것이 가능해지기 때문에, 액정 장치의 제조 프로세스를 보다 간략화할 수 있다.
그 후, 도 19(a) 의 공정에서는, 층간 절연막 (41) 을 형성한 후, 축적 용량 (70) 을 형성한다. 계속하여, 도 19(b) 의 공정에서는, 층간 절연막 (42) 을 형성한 후, 데이터선 (6a) 및 중계층 (93) 을 형성한다.
도 19(a) 의 공정 및 도 19(b) 의 공정에서는, 컨택트홀 (83, 81 및 84) 을 각각 개구한다. 특히, 데이터선 (6a) 과 데이터선측 소스 드레인 영역 (1d) 을 전기적으로 접속하기 위한 컨택트홀 (81), 및 화소 전극 (9a) 과 화소 전극측 소스 드레인 영역 (1e) 의 전기적 접속을 중계하는 하부 용량 전극 (71) 을, 화소 전극측 소스 드레인 영역 (1e) 에 전기적으로 접속하기 위한 컨택트홀 (83) 은 각각, 절연막 (202) 을 관통하여, 반도체층 (1a) 의 표면에 이르도록 개구한다.
여기에, 보호막 (205) 을 채널 영역 (1a') 외의 데이터선측 소스 드레인 영역 (1d) 및 화소 전극측 소스 드레인 영역 (1e) 의 적어도 일방도 덮도록 형성하는 경우, 개구부 (202h) 의 개구 및 보호막 (205) 의 개구부 (202h) 내로부터의 제거의 각각과 동일한 제조 프로세스에 의해, 컨택트홀 (81 또는 83) 을 개구하는 것이 가능해진다.
따라서, 개구부 (202h) 에 추가하여 컨택트홀 (81 또는 83) 을 절연막 (202) 에 개구할 때에, 개구부 (202h) 를 개구하는 경우와 동일하게, 절연막 (202) 에 대 한 에칭 처리의 선택비를 높게 할 수 있다. 또, 그 후, 컨택트홀 (81 또는 83) 내로부터 보호막 (205) 을 제거할 때도, 개구부 (202h) 로부터 보호막 (205) 을 제거하는 경우와 동일하게, 에칭 처리의 선택비를 높게 하는 것이 가능해진다.
또, 개구부 (202h) 를 개구할 때와 동일한 제조 장치에 의해 컨택트홀 (81 또는 83) 을 개구할 수 있고, 제조 프로세스를 간략화함과 함께, 제조 코스트를 삭감하는 등의 이익을 얻는 것이 가능해진다.
도 19(b) 의 공정 후, 층간 절연막 (43) 을 형성하고, 컨택트홀 (85) 을 개구한 후, 화소 전극 (9a) 을 형성한다.
따라서, 이상 설명한 바와 같은 액정 장치의 제조 프로세스에 의하면, TFT (30) 의 형성에 있어서, 반도체층 (1a) 의 손상에서 기인하여, 수율이 저하되고, 혹은 TFT (30) 의 동작 불량에 의해 표시 품질이 열화되거나 신뢰성이 저하되거나 하는 문제를 방지할 수 있다. 또, 보호막 (205) 을 용이하게 제거할 수 있기 때문에, 제조 프로세스가 번잡화하는 사태도 방지하는 것이 가능해진다.
＜전자 기기＞
다음으로, 상기 서술한 전기 광학 장치인 액정 장치를 각종 전자 기기에 적용하는 경우에 대해 설명한다. 여기에 도 20 은, 프로젝터의 구성예를 나타내는 평면도이다. 이하에서는, 이 액정 장치를 라이트 밸브로서 사용한 프로젝터에 대해 설명한다.
도 20 에 나타나는 바와 같이, 프로젝터 (1100) 내부에는, 할로겐 램프 등의 백색 광원으로 이루어지는 램프 유닛 (1102) 이 형성되어 있다. 이 램프 유닛 (1102) 으로부터 사출된 투사광은, 라이트 가이드 (1104) 내에 배치된 4 매의 미러 (1106) 및 2 매의 다이크로익 미러 (1108) 에 의해 RGB 의 3 원색으로 분리되고, 각 원색에 대응하는 라이트 밸브로서의 액정 패널 (1110R, 1110B 및 1110G) 에 입사된다.
액정 패널 (1110R, 1110B 및 1110G) 의 구성은, 상기 서술한 액정 장치와 동등하고, 화상 신호 처리 회로로부터 공급되는 R, G, B 의 원색 신호로 각각 구동되는 것이다. 그리고, 이러한 액정 패널에 의해 변조된 광은, 다이크로익 프리즘 (1112) 에 3 방향으로부터 입사된다. 이 다이크로익 프리즘 (1112) 에 있어는, R 및 B 의 광이 90 도로 굴절되는 한편, G 의 광이 직진한다. 따라서, 각 색의 화상이 합성되는 결과, 투사 렌즈 (1114) 를 개재하여, 스크린 등에 컬러 화상이 투사되게 된다.
여기에서, 각 액정 패널 (1110R, 1110B 및 1110G) 에 의한 표시 이미지에 대해 주목하면, 액정 패널 (1110G) 에 의한 표시 이미지는, 액정 패널 (1110R, 1110B) 에 의한 표시 이미지에 대해 좌우 반전하는 것이 필요해진다.
또한, 액정 패널 (1110R, 1110B 및 1110G) 에는, 다이크로익 미러 (1108) 에 의해, R, G, B 의 각 원색에 대응하는 광이 입사되므로, 컬러 필터를 형성할 필요는 없다.
또한, 도 20 을 참조하여 설명한 전자 기기 외에도, 모바일형의 퍼스널 컴퓨터나, 휴대 전화, 액정 TV, 뷰 파인더형, 모니터 직시형의 비디오 테이프 레코더, 카 내비게이션 장치, 페이저, 전자 수첩, 전자식 탁상 계산기, 워드 프로세서, 워 크스테이션, 화상 전화, POS 단말, 터치 패널을 구비한 장치 등을 들 수 있다. 그리고, 이러한 각종 전자 기기에 적용 가능한 것은 말할 필요도 없다.
또, 본 발명은 상기 서술한 각 실시형태에서 설명한 액정 장치 이외에도 반사형 액정 장치 (LCOS), 플라즈마 디스플레이 (PDP), 전계 방출형 디스플레이 (FED, SED), 유기 EL 디스플레이, 디지털 마이크로 미러 디바이스 (DMD), 전기 영동 장치 등에도 적용 가능하다.
본 발명은, 상기 서술한 실시형태에 한정되는 것이 아니고, 청구의 범위 및 명세서 전체로부터 판독할 수 있는 발명의 요지 혹은 사상에 반하지 않는 범위에서 적절하게 변경 가능하고, 그러한 변경을 수반하는 전기 광학 장치용 기판 및 그 제조 방법, 그리고 그 전기 광학 장치용 기판을 구비하여 이루어지는 전기 광학 장치, 및 그 전기 광학 장치를 구비한 전자 기기도 또 본 발명의 기술적 범위에 포함되는 것이다.
도 1 은 본 실시형태와 관련되는 액정 장치의 개략적인 평면도.
도 2 는 도 1 의 H-H＇단면도.
도 3 은 본 실시형태와 관련되는 액정 장치의 화상 표시 영역을 구성하는 매트릭스상으로 형성된 복수의 화소에 있어서의 각종 소자, 배선 등의 등가 회로도.
도 4 는 본 실시형태와 관련되는 액정 장치의 화소부의 평면도.
도 5 는 트랜지스터의 구성에 주목하여, 화소부의 구성을 나타내는 평면도.
도 6 은 도 4 의 A-A＇단면도.
도 7 은 도 4 의 B-B＇단면도.
도 8 은 도 5 의 C-C＇단면도.
도 9 는 테스트용의 TFT 에 있어서의 광 조사 위치와 드레인 전류의 관계를 나타내는 그래프.
도 10 은 드레인측 접합 영역에 있어서 광여기가 발생했을 경우에 있어서의 캐리어의 거동을 나타내는 개념도.
도 11 은 소스측 접합 영역에 있어서 광여기가 발생했을 경우에 있어서의 캐리어의 거동을 나타내는 개념도.
도 12 는 데이터선측 소스 드레인 영역이 드레인 전위가 되는 경우에 있어서, 데이터선측 접합 영역 (바꿔 말하면, 드레인측 접합 영역) 에 있어서 광여기가 발생했을 때에 있어서의 캐리어의 거동을 나타내는 개념도.
도 13 은 화소 전극측 소스 드레인 영역이 드레인 전위가 되는 경우에 있어 서, 화소 전극측 접합 영역 (바꿔 말하면, 드레인측 접합 영역) 에 있어서 광여기가 발생했을 때에 있어서의 캐리어의 거동을 나타내는 개념도.
도 14 는 화소 스위칭용의 TFT 전체에, 비교적 강한 광을 조사했을 때의 화소 전극 전위의 파형을 나타내고 있다.
도 15 는 제조 프로세스의 각 공정에 있어서의 도 6 에 나타내는 단면 부분의 구성을, 순서를 따라 나타내는 공정도 (그 1).
도 16 은 제조 프로세스의 각 공정에 있어서의 도 6 에 나타내는 단면 부분의 구성을, 순서를 따라 나타내는 공정도 (그 2).
도 17 은 개구부를 개구하는 공정에 있어서의 도 8 에 나타내는 단면 부분의 구성을 나타내는 단면도.
도 18 은 제조 프로세스의 각 공정에 있어서의 도 6 에 나타내는 단면 부분의 구성을, 순서를 따라 나타내는 공정도 (그 3).
도 19 는 제조 프로세스의 각 공정에 있어서의 도 6 에 나타내는 단면 부분의 구성을, 순서를 따라 나타내는 공정도 (그 4).
도 20 은 전기 광학 장치를 적용한 전자 기기의 일례인 프로젝터의 구성을 나타내는 평면도.
부호의 설명
1a…반도체층, 1a＇…채널 영역, 1b…데이터선측 LDD 영역, 1c…화소 전극측 LDD 영역, 1d…데이터선측 소스 드레인 영역, 1e…화소 전극측 소스 드레인 영역, 2…게이트 절연막, 3a…게이트 전극, 6a…데이터선, 9a…화소 전극, 10…TFT 어레 이 기판, 10a…화상 표시 영역, 11a…주사선, 30…TFT, 31a…본체부, 32a…연장부, 99a…개구 영역, 99b…비개구 영역, 99ba…제 1 영역, 99bb…제 2 영역, 99cr…교차 영역, 202…절연막, 202h…개구부

Claims (10)

  1. 기판 상에,
    서로 교차하여 연장되는 데이터선 및 주사선과,
    상기 데이터선 및 상기 주사선의 교차에 대응하여 규정되는 화소마다 형성된 화소 전극과,
    (i) 상기 화소마다의 개구 영역을 서로 사이에 두는 비개구 영역 중 제 1 방향을 따라 연장되는 제 1 영역에 있어서 상기 제 1 방향을 따른 채널 길이를 갖는 채널 영역과, 상기 데이터선에 전기적으로 접속된 데이터선측 소스 드레인 영역과, 상기 화소 전극에 전기적으로 접속된 화소 전극측 소스 드레인 영역과, 상기 채널 영역 및 상기 데이터선측 소스 드레인 영역 사이에 형성된 제 1 접합 영역과, 상기 채널 영역 및 상기 화소 전극측 소스 드레인 영역 사이에 형성된 제 2 접합 영역을 갖는 반도체층, 및 (ⅱ) 상기 반도체층을 덮도록 배치된 절연막에 있어서의 상기 채널 영역과 중첩되는 부분에 개구된 개구부 내에 상기 채널 영역에 대해 게이트 절연막을 개재하여 배치된 본체부와, 그 본체부로부터 상기 절연막 상에 상기 제 2 접합 영역을 덮도록 연장된 연장부를 갖는 게이트 전극을 갖는 트랜지스터를 구비하고,
    상기 제 2 접합 영역은, 상기 비개구 영역 중 상기 제 1 방향에 교차되는 제 2 방향을 따라 연장되는 제 2 영역 및 상기 제 1 영역이 서로 교차하는 교차 영역 내에 위치하는 것을 특징으로 하는 전기 광학 장치용 기판.
  2. 제 1 항에 있어서,
    상기 채널 영역의 적어도 일부는, 상기 제 1 영역 중 상기 교차 영역을 제외한 영역에 배치되는 것을 특징으로 하는 전기 광학 장치용 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 주사선은, 상기 연장부와 동일 층에 있어서 동일 막에 의해 일체적으로 형성되는 것을 특징으로 하는 전기 광학 장치용 기판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 연장부는, 상기 교차 영역에 있어서 상기 데이터선과 중첩되도록 형성되는 것을 특징으로 하는 전기 광학 장치용 기판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체층보다 상층측이고 상기 절연막보다 하층측에, 상기 절연막에 상기 개구부를 개구시킬 때의 에칭 처리로부터 상기 채널 영역을 보호하기 위해서 형성된 후, 상기 개구부 내에 위치하는 일부가 제거되고, 상기 개구부의 주위에 형성된 보호막을 구비하는 것을 특징으로 하는 전기 광학 장치용 기판.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 전기 광학 장치용 기판을 구 비한 것을 특징으로 하는 전기 광학 장치.
  7. 제 6 항에 기재된 전기 광학 장치를 구비하여 이루어지는 것을 특징으로 하는 전자 기기.
  8. 기판 상에, 데이터선 및 주사선의 교차에 대응하여 규정되는 화소마다의 개구 영역을 서로 사이에 두는 비개구 영역 중 제 1 방향을 따라 연장되는 제 1 영역에 있어서 상기 제 1 방향을 따른 채널 길이를 갖는 채널 영역과, 데이터선에 전기적으로 접속되는 데이터선측 소스 드레인 영역과, 화소 전극에 전기적으로 접속되는 화소 전극측 소스 드레인 영역과, 상기 채널 영역 및 상기 데이터선측 소스 드레인 영역 사이에 형성된 제 1 접합 영역과, 상기 채널 영역 및 상기 화소 전극측 소스 드레인 영역 사이에 형성된 제 2 접합 영역을 갖는 반도체층을, 상기 제 2 접합 영역이, 상기 비개구 영역 중 상기 제 1 방향에 교차되는 제 2 방향을 따라 연장되는 제 2 영역 및 상기 제 1 영역이 서로 교차하는 교차 영역 내에 위치하도록 형성하는 공정과,
    상기 채널 영역을 덮도록 보호막을 형성하는 공정과,
    상기 보호막을 형성하는 공정 후에, 상기 반도체층을 덮도록 절연막을 형성하는 공정과,
    상기 절연막에 있어서의 상기 채널 영역과 중첩되는 부분에, 제 1 에천트를 사용한 에칭을 실시함으로써, 상기 보호막을 노출시키는 개구부를 개구하는 공정 과,
    상기 개구부로부터 노출된 보호막에, 상기 제 1 에천트와 상이한 제 2 에천트를 사용한 에칭을 실시함으로써, 상기 채널 영역을 노출시키는 공정과,
    상기 개구부 내에 있어서의 상기 노출된 채널 영역 상에 게이트 절연막을 형성하는 공정과,
    상기 개구부 내에 형성된 본체부와 그 본체부로부터 상기 절연막 상에 상기 제 2 접합 영역을 덮도록 연장된 연장부를 갖도록 게이트 전극을 형성함으로써, 트랜지스터를 형성하는 공정을 포함하고,
    상기 제 1 에천트에 의한 상기 절연막에 대한 에칭 레이트는, 상기 제 1 에천트에 의한 상기 보호막에 대한 에칭 레이트보다 크고,
    상기 제 2 에천트에 의한 상기 보호막에 대한 에칭 레이트는, 상기 제 2 에천트에 의한 상기 반도체층에 대한 에칭 레이트보다 크며,
    상기 제 1 에천트에 의한 상기 반도체층에 대한 상기 에칭 레이트는, 상기 제 2 에천트에 의한 상기 반도체층에 대한 에칭 레이트보다 큰 것을 특징으로 하는 전기 광학 장치용 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반도체층을 형성하는 공정은, 상기 반도체층을 실리콘으로 형성하고,
    상기 보호막을 형성하는 공정은, 상기 보호막을 실리콘 질화막으로 형성하고,
    상기 절연막을 형성하는 공정은, 상기 절연막을 실리콘 산화막으로 형성하는 것을 특징으로 하는 전기 광학 장치용 기판의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 주사선을, 상기 게이트 전극에 전기적으로 접속하도록 형성하는 공정과,
    상기 데이터선을, 상기 주사선과 서로 교차하도록 또한 상기 데이터선측 소스 드레인 영역에 전기적으로 접속하도록 형성하는 공정과,
    상기 화소 전극을, 상기 화소 전극측 소스 드레인 영역에 전기적으로 접속하도록, 상기 화소마다 형성하는 공정을 포함하고,
    상기 데이터선을 형성하는 공정 및 상기 화소 전극을 형성하는 공정의 적어도 일방은, 상기 데이터선 및 상기 화소 전극의 적어도 일방을, 상기 트랜지스터보다 상층측에 형성하는 것을 특징으로 하는 전기 광학 장치용 기판의 제조 방법.
KR1020080009153A 2007-02-16 2008-01-29 전기 광학 장치용 기판 및 그 제조 방법, 그리고 전기 광학장치 및 전자 기기 KR20080076737A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007036346A JP4935404B2 (ja) 2007-02-16 2007-02-16 電気光学装置用基板及びその製造方法、並びに電気光学装置及び電子機器
JPJP-P-2007-00036346 2007-02-16

Publications (1)

Publication Number Publication Date
KR20080076737A true KR20080076737A (ko) 2008-08-20

Family

ID=39705866

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080009153A KR20080076737A (ko) 2007-02-16 2008-01-29 전기 광학 장치용 기판 및 그 제조 방법, 그리고 전기 광학장치 및 전자 기기

Country Status (5)

Country Link
US (1) US7839461B2 (ko)
JP (1) JP4935404B2 (ko)
KR (1) KR20080076737A (ko)
CN (1) CN101246290B (ko)
TW (1) TW200903123A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5003366B2 (ja) * 2007-09-10 2012-08-15 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
JP2013057823A (ja) * 2011-09-08 2013-03-28 Sony Corp 空間光変調素子および投射型表示装置
TW201539095A (zh) * 2014-04-01 2015-10-16 Seiko Epson Corp 光電裝置及電子機器
CN104483796A (zh) * 2015-01-04 2015-04-01 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板及显示装置
CN108257981B (zh) * 2018-01-22 2020-11-27 深圳市华星光电半导体显示技术有限公司 显示基板
US10790311B2 (en) 2018-01-22 2020-09-29 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display substrate
JP2022139567A (ja) * 2021-03-12 2022-09-26 セイコーエプソン株式会社 電気光学装置および電子機器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06188422A (ja) * 1992-12-18 1994-07-08 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH09283764A (ja) * 1996-04-17 1997-10-31 Citizen Watch Co Ltd 半導体装置およびその製造方法
US6815151B2 (en) * 1997-09-05 2004-11-09 Tokyo Ohika Kogyo Co., Ltd. Rinsing solution for lithography and method for processing substrate with the use of the same
JP3731447B2 (ja) 2000-06-15 2006-01-05 セイコーエプソン株式会社 電気光学装置及びその製造方法
JP3870897B2 (ja) 2002-01-07 2007-01-24 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2004004722A (ja) 2002-04-25 2004-01-08 Seiko Epson Corp 電気光学装置及び電子機器
JP4214946B2 (ja) * 2004-04-20 2009-01-28 セイコーエプソン株式会社 電気光学装置および電子機器
KR101090250B1 (ko) * 2004-10-15 2011-12-06 삼성전자주식회사 유기 반도체를 이용한 박막 트랜지스터 표시판 및 그 제조방법
JP3969439B2 (ja) * 2005-07-27 2007-09-05 セイコーエプソン株式会社 電気光学装置
JP5034529B2 (ja) * 2007-02-01 2012-09-26 セイコーエプソン株式会社 電気光学装置用基板及び電気光学装置、並びに電子機器
US7633164B2 (en) * 2007-04-10 2009-12-15 Tohoku University Liquid crystal display device and manufacturing method therefor

Also Published As

Publication number Publication date
CN101246290B (zh) 2011-10-19
JP2008203329A (ja) 2008-09-04
US7839461B2 (en) 2010-11-23
TW200903123A (en) 2009-01-16
US20080197355A1 (en) 2008-08-21
JP4935404B2 (ja) 2012-05-23
CN101246290A (zh) 2008-08-20

Similar Documents

Publication Publication Date Title
KR100925135B1 (ko) 전기 광학 장치용 기판 및 전기 광학 장치, 그리고 전자기기
JP4349406B2 (ja) 電気光学装置用基板及び電気光学装置、並びに電子機器
JP5034529B2 (ja) 電気光学装置用基板及び電気光学装置、並びに電子機器
JP5157319B2 (ja) 電気光学装置及び電子機器
JP2009122250A (ja) 電気光学装置及び電子機器
JP4935404B2 (ja) 電気光学装置用基板及びその製造方法、並びに電気光学装置及び電子機器
JP5003366B2 (ja) 電気光学装置及びその製造方法、並びに電子機器
JP5428141B2 (ja) 電気光学装置、及びこれを備えた電子機器
JP2009139417A (ja) 電気光学装置及びその製造方法並びに電子機器
JP5176434B2 (ja) 電気光学装置及び電子機器
JP2007304235A (ja) 電気光学装置用基板及び電気光学装置、並びに電子機器
JP5292738B2 (ja) 電気光学装置用基板及び電気光学装置、並びに電子機器
JP2009053477A (ja) 電気光学装置及び電子機器
JP2009115883A (ja) 電気光学装置及び電子機器
JP5098682B2 (ja) 電気光学装置及びその製造方法、並びに電子機器
JP2010008635A (ja) 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置及び電子機器
JP4967556B2 (ja) 電気光学装置用基板及び電気光学装置、並びに電子機器
JP4395807B2 (ja) 電気光学装置用基板及び電気光学装置、並びに電子機器
JP4591573B2 (ja) 電気光学装置用基板及び電気光学装置、並びに電子機器
JP2009265357A (ja) 電気光学装置及び電子機器
JP2008046187A (ja) 電気光学装置用基板及び電気光学装置、並びに電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right