CN110299368A - 有源矩阵基板及其制造方法 - Google Patents

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Abstract

提供能具有高像素开口率和/或高清晰度的有源矩阵基板。有源矩阵基板的各像素具备TFT，TFT具有：半导体层；栅极电极；下部绝缘层；及源极电极和漏极电极，其分别在源极开口部内和漏极开口部内与半导体层接触，漏极电极包含：第1部分，其与半导体层中的露出部分的仅一部分接触；第2部分，其位于漏极开口部的侧面；及第3部分，覆盖TFT的上部绝缘层具有上部开口部，在从基板的法线方向来看时，上部开口部和漏极开口部位于半导体层的内部，且漏极电极与漏极开口部的仅一部分及上部开口部的仅一部分重叠，像素电极在包含上部开口部和漏极开口部的接触孔内与漏极电极的至少第1部分和第2部分、及半导体层的露出部分的另一部分直接接触。

Description

有源矩阵基板及其制造方法
技术领域
本发明涉及有源矩阵基板及其制造方法。
背景技术
液晶显示装置等所使用的有源矩阵基板按每个像素具备薄膜晶体管(Thin FilmTransistor；以下称为“TFT”)作为开关元件。作为这种TFT(以下称为“像素TFT”)，以往广泛使用将非晶硅膜作为活性层的TFT(以下称为“非晶硅TFT”)、将多晶硅膜作为活性层的TFT(以下称为“多晶硅TFT”)。
作为TFT的活性层的材料，有时使用氧化物半导体来代替非晶硅、多晶硅。将这种TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，与非晶硅TFT相比，氧化物半导体TFT能以高速进行动作。因此，还已知使用氧化物半导体TFT，将栅极驱动器、源极驱动器等驱动电路单片(一体)地设置在基板上的技术。
氧化物半导体TFT大多具有底栅结构，但也提出了具有顶栅结构的氧化物半导体TFT(例如专利文献1)。
现有技术文献
专利文献
专利文献1：特开2015-195363号公报
发明内容
发明要解决的问题
经本发明的发明人研究，在使用了具有顶栅结构的像素TFT的有源矩阵基板中，难以使漏极电极的尺寸变小。因此，可能会无法得到高的像素开口率。另外，由于无法使漏极电极的宽度变小，就难以减小相邻的源极总线间的距离(以下称为“像素宽度”)，可能会无法得到高的清晰度。详细情况后述。
本发明的一个实施方式是鉴于上述情况而完成的，目的在于提供一种有源矩阵基板，其具备具有顶栅结构的TFT，能具有高像素开口率和/或高清晰度。
用于解决问题的方案
本发明的一个实施方式的有源矩阵基板具有多个像素区域，在上述有源矩阵基板中，上述多个像素区域各自具有：薄膜晶体管，其支撑于基板；以及像素电极，上述薄膜晶体管具备：半导体层，其支撑于上述基板；栅极电极，其隔着栅极绝缘层配置在上述半导体层上；下部绝缘层，其覆盖上述栅极电极和上述半导体层，并且形成有使上述半导体层的一部分露出的源极开口部和漏极开口部；以及源极电极和漏极电极，其中，上述源极电极配置在上述下部绝缘层上，在上述源极开口部内与上述半导体层接触，上述漏极电极配置在上述下部绝缘层上，在上述漏极开口部内与上述半导体层接触，上述漏极电极包含：第1部分，其仅与上述半导体层中的因上述漏极开口部而露出的露出部分的一部分接触；第2部分，其位于上述漏极开口部的侧面；以及第3部分，其位于上述下部绝缘层的上表面，还具备覆盖上述薄膜晶体管的上部绝缘层，上述上部绝缘层具有与上述漏极开口部至少部分地重叠的上部开口部，上述上部开口部和上述漏极开口部构成贯通上述上部绝缘层和上述下部绝缘层的接触孔，在从上述基板的法线方向来看时，上述上部开口部和上述漏极开口部位于上述半导体层的内部，在从上述基板的法线方向来看时，上述漏极电极与上述漏极开口部的仅一部分及上述上部开口部的仅一部分重叠，上述像素电极在上述接触孔内与上述漏极电极的至少上述第1部分和上述第2部分、以及上述半导体层的上述露出部分的另一部分直接接触。
在一个实施方式中，在从上述基板的法线方向来看时，上述漏极电极的上述第3部分位于比上述第1部分靠上述栅极电极侧。
在一个实施方式中，在从上述基板的法线方向来看时，上述漏极电极的上述第3部分与上述栅极电极至少部分地重叠。
在一个实施方式中，在从上述基板的法线方向来看时，上述薄膜晶体管的沿着沟道宽度方向的上述漏极电极的宽度小于上述上部开口部的沿着上述沟道宽度方向的宽度。
在一个实施方式中，在垂直于上述基板并且在上述沟道宽度方向上横穿上述漏极电极和上述上部开口部的截面中，上述漏极电极位于上述上部开口部的内部。
在一个实施方式中，在从上述基板的法线方向来看时，上述漏极电极具有：第1端部，其位于上述栅极电极侧；以及第2端部，其位于与上述栅极电极相反的一侧，上述薄膜晶体管的沿着沟道宽度方向的上述漏极电极的宽度在上述第1端部比在上述第2端部大。
在一个实施方式中，在从上述基板的法线方向来看时，上述漏极电极中的上述第1端部的沿着上述沟道宽度方向的宽度大于上述上部开口部的沿着上述沟道宽度方向的宽度，上述漏极电极中的上述第2端部的沿着上述沟道宽度方向的宽度小于上述上部开口部的沿着上述沟道宽度方向的宽度。
在一个实施方式中，在从上述基板的法线方向来看时，上述上部开口部与上述栅极电极至少部分地重叠，在从上述基板的法线方向来看时，上述上部开口部中的与上述栅极电极重叠的整个部分位于上述漏极电极的内部。
在一个实施方式中，上述有源矩阵基板具有：多个源极总线，其在列方向上延伸；以及多个栅极总线，其在与上述列方向交叉的行方向上延伸，上述源极电极连接到上述多个源极总线中的对应的1个源极总线，上述栅极电极连接到上述多个栅极总线中的对应的1个栅极总线，上述源极电极和上述漏极电极与上述多个源极总线由同一导电膜形成。
在一个实施方式中，上述有源矩阵基板具有：多个源极总线，其在列方向上延伸；以及多个栅极总线，其在与上述列方向交叉的行方向上延伸，上述源极电极连接到上述多个源极总线中的对应的1个源极总线，上述栅极电极连接到上述多个栅极总线中的对应的1个栅极总线，上述源极电极和上述漏极电极与上述多个源极总线由同一导电膜形成，在从上述基板的法线方向来看时，上述半导体层中的位于比上述栅极电极靠上述漏极电极侧的部分在上述行方向上延伸，上述漏极电极具有：第1端部，其位于上述对应的1个栅极总线侧；以及第2端部，其位于与上述对应的1个栅极总线相反的一侧，上述漏极电极的沿着上述行方向的宽度在上述第1端部比在上述第2端部大。
在一个实施方式中，在从上述基板的法线方向来看时，上述漏极电极中的上述第1端部的沿着上述行方向的宽度大于上述上部开口部的沿着上述行方向的宽度，上述漏极电极中的上述第2端部的沿着上述行方向的宽度小于上述上部开口部的沿着上述行方向的宽度。
在一个实施方式中，上述有源矩阵基板具有：多个源极总线，其在列方向上延伸；以及多个栅极总线，其在与上述列方向交叉的行方向上延伸，上述源极电极连接到上述多个源极总线中的对应的1个源极总线，上述栅极电极连接到上述多个栅极总线中的对应的1个栅极总线，上述源极电极和上述漏极电极与上述多个源极总线由同一导电膜形成，在从上述基板的法线方向来看时，上述半导体层中的位于比上述栅极电极靠上述漏极电极侧的部分在上述行方向上延伸，在从上述基板的法线方向来看时，上述漏极电极与上述栅极电极空开间隔配置，并且上述漏极电极的上述第3部分与上述对应的1个栅极总线至少部分地重叠。
在一个实施方式中，上述源极开口部配置为与上述对应的1个源极总线重叠，在从上述基板的法线方向来看时，上述半导体层从上述源极开口部起，横穿上述对应的1个栅极总线以L字形延伸到上述接触孔。
在一个实施方式中，上述源极开口部配置为与上述对应的1个源极总线重叠，在从上述基板的法线方向来看时，上述半导体层从上述源极开口部起，以横穿上述对应的1个栅极总线两次的方式以U字形延伸到上述接触孔。
在一个实施方式中，上述半导体层是氧化物半导体层。
在一个实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。
在一个实施方式中，上述氧化物半导体层包含结晶质部分。
在一个实施方式中，上述半导体层是结晶质硅半导体层。
本发明的一个实施方式的有源矩阵基板的制造方法包含：在基板上形成半导体层的工序；隔着栅极绝缘层在上述半导体层的一部分上形成栅极电极的工序；以覆盖上述半导体层和上述栅极电极的方式形成下部绝缘层，并在上述下部绝缘层形成使上述半导体层的一部分露出的漏极开口部的工序；漏极电极形成工序，在上述下部绝缘层上和上述漏极开口部内形成漏极电极，其中，上述漏极电极在上述漏极开口部内仅与上述半导体层的露出部分的一部分接触；以覆盖上述下部绝缘层和上述漏极电极的方式形成上部绝缘层的工序；图案化工序，通过进行上述上部绝缘层的图案化，从而以与上述漏极开口部至少部分地重叠的方式形成上部开口部，其中，在上述图案化中，使上述漏极电极和上述半导体层作为蚀刻阻挡物发挥功能；以及在上述上部绝缘层上、上述上部开口部内以及上述漏极开口部内形成像素电极的工序。
发明效果
根据本发明的一个实施方式，能够提供一种有源矩阵基板，其具备具有顶栅结构的TFT，能高像素开口率和/或高清晰度。
附图说明
图1是示出有源矩阵基板1000的平面结构的一个例子的概略图。
图2的(a)是示出第1实施方式的有源矩阵基板1000的像素区域Pix中的TFT101A和堆叠接触部20A的俯视图，(b)和(c)分别是沿着A-A’线和B-B’线的截面图。
图3的(a)是示出变形例1的TFT101B和堆叠接触部20B的俯视图，(b)和(c)分别是沿着A-A’线和B-B’线的截面图。
图4的(a)和(b)分别是示出变形例2的TFT101C和堆叠接触部20C的俯视图以及沿着B-B’线的截面图。
图5的(a)是示出变形例3的TFT101D和堆叠接触部20D的俯视图，(b)和(c)分别是沿着B-B’线和C-C’线的截面图。
图6的(a)是示出变形例4的TFT101E和堆叠接触部20E的俯视图，(b)和(c)分别是沿着D-D’线和E-E’线的截面图。
图7的(a)～(e)是用于说明TFT101和堆叠接触部20的制造方法的一个例子的工序截面图。
图8的(a)和(b)分别是示出第2实施方式的TFT101F和堆叠接触部20F的俯视图和截面图。
图9是示出变形例的TFT101G和堆叠接触部20G的俯视图。
图10是用于说明像素宽度Pw的示意性截面图。
图11是用于说明现有的有源矩阵基板的接触结构的截面图。
图12是用于说明参考例的有源矩阵基板的接触结构的截面图。
附图标记说明
1 基板
3 氧化物半导体层
3a 低电阻化区域
3c 沟道区域
3d 漏极接触区域
3s 源极接触区域
3p 透明接触区域
5 栅极绝缘层
11 下部绝缘层
11d 漏极开口部
11s 源极开口部
13 上部绝缘层
13d 上部开口部
20、20A～20G 堆叠接触部
21 漏极接触部
30 结晶质硅半导体层
31 沟道区域
32 高浓度杂质区域
101、101A～101G TFT
1000 有源矩阵基板
CH 接触孔
DE 漏极电极
SE 源极电极
SL 源极总线
GE 栅极电极
GL 栅极总线
PE 像素电极
Pix 像素区域
Pw 像素宽度。
具体实施方式
如上所述，在使用了具有顶栅结构的像素TFT的有源矩阵基板中，有时难以减小像素宽度或是提高像素开口率。下面说明其理由。
有源矩阵基板包含多个栅极总线和多个源极总线，各像素TFT的栅极电极电连接到对应的1个栅极总线，源极电极电连接到对应的1个源极总线。像素TFT的栅极电极大多与栅极总线由同一导电膜形成，源极电极和漏极电极大多与源极总线由同一导电膜形成。在本说明书中，将与栅极总线由同一导电膜形成的层称为“栅极金属层”，将与源极总线由同一导电膜形成的层称为“源极金属层”。
图10是用于说明像素宽度Pw的示意性截面图，示出了包含相邻的2根源极总线SL以及位于它们之间的像素TFT的漏极电极DE的截面。
如图10所示，像素TFT的漏极电极DE与源极总线SL形成在同一金属层(源极金属层)，因此，漏极电极DE与位于其两侧的源极总线SL以不导通的方式空开一定以上的距离w1而配置。像素宽度(相邻的源极总线间的距离)Pw由距离w1和漏极电极DE的宽度w2决定。
要想减小像素宽度Pw，优选使漏极电极DE的宽度w2变小。另外，在像素的尺寸相同(源极总线SL和栅极总线GL的排列间距、配线宽度等相同)的情况下，要想提高像素开口率，优选将漏极电极DE的尺寸抑制得小。
但是，在专利文献1所公开的那样的现有的结构中，有时难以减小漏极电极DE的尺寸。
图11是用于说明现有的有源矩阵基板的像素TFT901和接触结构的截面图。该结构例如已公开于专利文献1。
如图11所示，TFT901具有：氧化物半导体层3，其支撑于基板1；栅极电极GE，其隔着栅极绝缘层5配置在氧化物半导体层3的上方(与基板相反的一侧)；以及源极电极SE和漏极电极DE。氧化物半导体层3、栅极绝缘层5以及栅极电极GE被下部绝缘层11覆盖。源极电极SE和漏极电极DE形成于配置在下部绝缘层11上的源极金属层内，在下部绝缘层11的源极开口部11s、11d内与氧化物半导体层3的一部分接触。像素电极PE隔着上部绝缘层13配置在源极金属层上，在设置于上部绝缘层13的上部开口部13d内与漏极电极DE接触。
在本说明书中，将氧化物半导体层3与源极电极SE的接触部21称为“源极接触部”，将氧化物半导体层3与漏极电极DE的接触部22称为“漏极接触部”，将漏极电极DE与像素电极PE的接触部23称为“像素电极接触部”。
在图11所示的现有的接触结构中，在上部绝缘层13图案化时，下部绝缘层11或其基板1侧的绝缘膜(未图示的基底绝缘膜等)有可能被蚀刻(过蚀刻)。因此，通常来说，在从基板1的法线方向来看时，将漏极电极DE配置为在漏极接触部22中与整个漏极开口部11d重叠，并且在像素电极接触部23中与整个上部开口部13d重叠。从而，能够在上部绝缘层13图案化时使漏极电极DE作为蚀刻阻挡物发挥功能，防止下部绝缘层11等绝缘膜被蚀刻(过蚀刻)。
在该结构中，漏极电极DE跨漏极接触部22与像素电极接触部23而形成，因此，漏极电极DE的尺寸会变大。
相对于此，本发明的发明人研究了如下结构(以下称为“堆叠结构”)：通过将漏极接触部22与像素电极接触部23重叠配置，而将漏极电极DE的尺寸抑制得小。
图12是示出参考例的有源矩阵基板中的像素TFT902和接触结构的截面图。
在参考例中，将下部绝缘层11的漏极开口部11d与上部绝缘层13的上部开口部13d配置为至少部分地重叠。从而，形成了具有堆叠(stack)结构的接触部(以下称为“堆叠接触部”)24。
在这一例子中，也是使漏极电极DE跨整个堆叠接触部24而形成，使其在上部绝缘层13图案化时作为蚀刻阻挡物发挥功能。因此，尽管能够使漏极电极DE小于图11所示的现有例，但其尺寸取决于漏极开口部11d、上部开口部13d的尺寸。因此，高开口率化、高清晰化是有限度的。
对此，本发明的发明人发现，在从基板1的法线方向来看时，通过在氧化物半导体层3的内部配置漏极开口部11d和上部开口部13d，并且将漏极电极DE配置为仅与漏极开口部11d的一部分重叠，从而，既能够抑制下部绝缘层11和基底绝缘膜等的过蚀刻，又能够减小漏极电极DE的尺寸。
下面，参照附图来说明本发明的有源矩阵基板的实施方式。
(第1实施方式)
图1是示出第1实施方式的有源矩阵基板1000的平面结构的一个例子的概略图。
有源矩阵基板1000具有显示区域DR和显示区域DR以外的区域(非显示区域或边框区域)FR。显示区域DR包括排列成矩阵状的像素区域Pix。像素区域Pix是与显示装置的像素对应的区域，有时也简称为“像素”。各像素区域Pix具有：TFT101，其是像素TFT；以及像素电极PE。虽未图示，但在将有源矩阵基板1000应用于FFS(Fringe Field Switching；边缘场开关)模式等横电场模式的显示装置的情况下，在有源矩阵基板1000上以与像素电极PE隔着绝缘层(电介质层)相对的方式设置共用电极。
非显示区域FR位于显示区域DR的周边，是不参与显示的区域。非显示区域FR包含形成端子部的端子部形成区域以及一体(单片)地设置有驱动电路的驱动电路形成区域等。在驱动电路形成区域中，例如单片地设置有栅极驱动器GD、检查电路(未图示)等。源极驱动器SD例如安装于有源矩阵基板1000。
在显示区域DR形成有：多个源极总线SL，其在列方向上延伸；以及多个栅极总线GL，其在与列方向交叉的行方向上延伸。各像素例如是由栅极总线GL和源极总线SL来规定的。栅极总线GL分别连接到栅极驱动器GD的各端子。源极总线SL分别连接到安装于有源矩阵基板1000的源极驱动器SD的各端子。
＜像素区域Pix的构成＞
接着，说明有源矩阵基板1000中的各像素区域Pix的构成。作为像素TFT的TFT101A是具有顶栅结构的氧化物半导体TFT。在此，以应用于VA模式的液晶显示面板的有源矩阵基板为例进行说明。
图2的(a)是示出有源矩阵基板1000中的1个像素区域Pix的一部分的俯视图，示出像素TFT以及像素TFT与像素电极的接触部(堆叠接触部)。图2的(b)和(c)分别是图2的(a)中的沿着A-A’线和B-B’线的截面图。
像素区域Pix例如是被相邻的2个源极总线SL(有时称为源极总线SL(1)、SL(2))和相邻的2个栅极总线GL包围起来的区域。像素区域Pix具有：基板1；TFT(像素TFT)101A，其支撑于基板1；以及像素电极PE。
TFT101A具有：基板1；氧化物半导体层(例如In-Ga-Zn-O系半导体层)3，其支撑于基板1；栅极电极GE；以及源极电极SE和漏极电极DE。栅极电极GE隔着栅极绝缘层5配置在氧化物半导体层3的一部分上。也可以在基板1与氧化物半导体层3之间设置有基底绝缘层2。
源极电极SE和漏极电极DE分别与氧化物半导体层3电连接。源极电极SE和漏极电极DE也可以在源极金属层内(即与源极总线SL使用同一导电膜)形成。同样地，栅极电极GE也可以在栅极金属层内(即与栅极总线GL使用同一导电膜)形成。
在这一例子中，栅极绝缘层5仅形成在氧化物半导体层3中的与栅极电极GE重叠的区域。栅极电极GE和栅极绝缘层5例如可以是使用同一个掩模来进行图案化。在这种情况下，在从基板1的法线方向来看时，栅极电极GE的周缘和栅极绝缘层5的周缘对齐。
氧化物半导体层3、栅极绝缘层5以及栅极电极GE被下部绝缘层11覆盖。在下部绝缘层11形成有：源极开口部11s，其使氧化物半导体层3的一部分露出；以及漏极开口部11d，其使氧化物半导体层3的另一部分露出。此外，在图2的(a)以及之后的俯视图中，用虚线示出了各开口部的底面的形状。在本说明书中，从基板1的法线方向来看时的各开口部的形状和配置是指该开口部的底面的形状和配置。
源极电极SE配置在下部绝缘层11上和源极开口部11s内，在源极开口部11s内与氧化物半导体层3的露出部分相接触。如图所示，源极电极SE也可以是源极总线SL(1)的一部分。漏极电极DE配置在下部绝缘层11上和漏极开口部11d内，在漏极开口部11d内仅与氧化物半导体层3的露出部分的一部分相接触。在本说明书中，将氧化物半导体层3中的与源极电极SE和漏极电极DE直接接触的部分分别称为源极接触区域3s和漏极接触区域3d。
源极电极SE覆盖整个源极开口部11s、以及源极开口部11s的周围。也就是说，在从基板1的法线方向来看时，源极开口部11s位于源极电极SE的内部。另一方面，漏极电极DE仅与漏极开口部11d的一部分重叠。也可以是，如图所示，漏极电极DE从漏极开口部11d的底面的一部分起经过侧面的一部分，并以覆盖下部绝缘层11的上表面的一部分的方式延伸。将漏极电极DE中的位于漏极开口部11d的底面上的部分称为第1部分D1，位于漏极开口部11d的侧面上的部分称为第2部分D2，位于下部绝缘层11的上表面的部分称为第3部分D3。也可以是，第3部分D3位于比第1部分D 1靠栅极电极GE侧。另外也可以是，第3部分D3的至少一部分位于下部绝缘层11与上部绝缘层13之间。
在下部绝缘层11和源极金属层(包含源极总线SL、源极电极SE以及漏极电极DE)之上形成有上部绝缘层13。上部绝缘层13具有上部开口部13d。也可以是，在从基板1的法线方向来看时，上部开口部13d仅与漏极电极DE的一部分重叠。也可以是，上部开口部13d的侧面的一部分位于漏极电极DE的第3部分D3上。
在本实施方式中，上部开口部13d配置为在从基板1的法线方向来看时，与漏极开口部11d至少部分地重叠。上部开口部13d和漏极开口部11d构成贯通上部绝缘层13和下部绝缘层11的1个接触孔CH。像素电极PE配置在上部绝缘层13上和接触孔CH内，在接触孔CH内与漏极电极DE直接接触。另外，像素电极PE还与氧化物半导体层3中的因漏极开口部11d而露出并且未与漏极电极DE接触的部分的至少一部分直接接触。将氧化物半导体层3中的与像素电极PE直接接触的部分称为“透明接触区域3p”。
优选像素电极PE是与漏极电极DE的第1部分D1和第2部分D2这两者接触。从而，能够更可靠地确保像素电极PE与漏极电极DE的接触面积。
在从基板1的法线方向来看时，氧化物半导体层3具有比接触孔CH大一圈的形状，配置为与整个接触孔CH(即漏极开口部11d和上部开口部13d)重叠。也就是说，在从基板1的法线方向来看时，漏极开口部11d和上部开口部13d位于氧化物半导体层3的内部。从而，即使是使漏极电极DE的尺寸小于接触孔CH，也能在不存在漏极电极DE的区域使氧化物半导体层3作为蚀刻阻挡物发挥功能。
也可以是，在从基板1的法线方向看时，氧化物半导体层3中的与栅极电极GE重叠的部分是沟道区域3c，与栅极电极GE不重叠的部分是电阻比沟道区域3c的电阻小的低电阻化区域3a。这种构成例如是通过在形成下部绝缘层11时将氧化物半导体层3中的没有隔着栅极绝缘层5被栅极电极GE覆盖的部分低电阻化而得到的。
根据本实施方式，漏极电极DE配置为与漏极开口部11d的仅一部分及上部开口部13d的仅一部分重叠，因此，与图11和图12所示的现有例和参考例相比，能够使漏极电极DE的尺寸变小。因此，能提高像素开口率。另外，在上部绝缘层13的图案化时，通过使漏极电极DE和氧化物半导体层3作为蚀刻阻挡物发挥功能，从而，能够抑制基底绝缘膜的过蚀刻。
在从基板1的法线方向来看时，透明接触区域3p的面积也可以是漏极开口部11d的面积的50％以上80％以下。从而，能够进一步提高像素开口率。
漏极电极DE的第2端部e2与漏极开口部11d的侧面的距离(即，透明接触区域3p的列方向的长度)x也可以是漏极开口部11d的列方向的长度的50％以上80％以下。
漏极电极DE的沿着行方向的宽度w2也可以小于上部开口部13d的宽度。从而，能够更有效地减小像素宽度Pw。例如，也可以如图2的(b)所示，在行方向上横穿漏极电极DE和上部开口部13d的截面中，漏极电极DE的源极总线SL(1)侧的第3端部e3和源极总线SL(2)侧的第4端部e4均位于上部开口部13d的内侧。也可以是，第3端部e3与源极总线SL(1)的距离r1、以及第4端部e4与源极总线SL(2)的距离r2分别是漏极电极DE的宽度w2的10％以上40％以下。
或者，也可以是，虽未图示，但仅有漏极电极DE的第3端部e3和第4端部e4中的一方位于上部开口部13d的内侧，另一方位于上部开口部13d的外侧。
也可以是，如图2的(c)所示，在TFT101A的沿着沟道长度方向的截面中，漏极电极DE的栅极电极GE侧(或栅极总线GL侧)的第1端部e1位于下部绝缘层11上，位于与栅极电极GE(或栅极总线GL侧)相反的一侧的第2端部e2位于漏极开口部11d的底面。在这种情况下，在用于在上部绝缘层13形成上部开口部13d的图案化工序中，在栅极电极GE侧(即栅极电极GE附近的区域)，漏极电极DE能作为蚀刻阻挡物发挥功能，在与栅极电极GE相反的一侧(即充分远离栅极电极GE的区域)，氧化物半导体层3能作为蚀刻阻挡物发挥功能。从而，在上部绝缘层13的图案化工序中，能够抑制下部绝缘层11中的位于栅极电极GE的附近的部分被蚀刻而致使栅极电极GE或栅极总线GL露出，产生栅极－漏极间漏电。另一方面，在充分远离栅极电极GE的区域，由于不存在漏极电极DE，因此，下部绝缘层11有可能被蚀刻。但是，在充分远离栅极电极GE的区域，即使下部绝缘层11被蚀刻，也不会产生栅极－漏极间漏电。另外，即使在该区域中下部绝缘层11被蚀刻，氧化物半导体层3也会作为蚀刻阻挡物发挥功能，因此，能够抑制基底绝缘膜的蚀刻。
也可以是，在从基板1的法线方向来看时，漏极电极DE的第3部分D3与栅极电极GE至少部分地重叠。换言之，也可以是，在从基板1的法线方向来看时，漏极电极DE的栅极电极GE侧的第1端部e1位于栅极电极GE的内部。通过将漏极电极DE与栅极电极GE(或栅极总线GL)重叠配置，既能够维持漏极电极DE的尺寸，又能够进一步提高像素开口率。另外，在上部绝缘层13的图案化时，能够更有效地抑制下部绝缘层11被蚀刻而致使栅极电极GE(或栅极总线GL)露出。
也可以是，如图2的(a)所示，用于将像素电极PE与氧化物半导体层3经由漏极电极DE电连接的堆叠接触部20A配置在像素区域Pix内，用于将氧化物半导体层3与源极电极SE电连接的源极接触部21配置在与像素区域Pix在列方向上相邻的另一像素区域内。在这种情况下，也可以是，氧化物半导体层3从堆叠接触部20A起横穿栅极总线GL以L字形延伸到源极接触部21。
本实施方式的接触结构不限于图2所示的例子。在本实施方式中，只要满足如下条件即可：(1)像素电极PE与氧化物半导体层3的接触部具有堆叠结构(即，在从基板1的法线方向来看时，下部绝缘层11的漏极开口部11d与上部绝缘层13的上部开口部13d至少部分地重叠)，(2)漏极电极DE配置在下部绝缘层11上和漏极开口部11d内，并且，在从基板1的法线方向来看时，与漏极开口部11d的仅一部分及上部开口部13d的仅一部分重叠，(3)在从基板1的法线方向来看时，漏极开口部11d和上部开口部13d位于氧化物半导体层3的内部。只要是这样的结构，就能够使漏极电极DE的尺寸比以往小，因此，能够提高像素开口率和/或清晰度。另外，在上部绝缘层13的图案化时，漏极电极DE和氧化物半导体层3作为蚀刻阻挡物发挥功能，因此，能够抑制基底绝缘膜等被过蚀刻。
＜变形例＞
下面，参照附图来说明本实施方式的接触结构的变形例。在以下的说明中，主要说明与图2所示的结构的不同之处，对于共同的构成，适当地省略说明。
图3的(a)是示出变形例1的TFT101B和堆叠接触部20B的俯视图，图3的(b)和(c)分别是图3的(a)中的沿着A-A’线和B-B’线的截面图。
在变形例1，漏极电极DE的第3部分D3也配置为与栅极电极GE(栅极总线GL)至少部分地重叠。但是，在变形例1中，如图3的(b)所示，漏极电极DE的行方向的宽度w2大于上部开口部13d的宽度，漏极电极DE的第3端部e3和第4端部e4位于下部绝缘层11的上表面(即上部开口部13d的外侧)。从而，在上部绝缘层13的图案化工序中，能够更有效地抑制下部绝缘层11被蚀刻而致使栅极总线GL或栅极电极GE露出。
此外，在这一例子中，也可以是，漏极电极DE的宽度w2大于氧化物半导体层3的沿着行方向的宽度但小于氧化物半导体层3的宽度。
也可以是，如图3的(a)所示，在从基板1的法线方向来看时，上部开口部13d与栅极电极GE是部分地重叠，上部开口部13d中的与栅极电极GE重叠的整个部分位于漏极电极DE的内部。从而，能够更可靠地抑制因栅极电极GE或栅极总线GL的露出而导致的漏电，并且能够进一步提高像素开口率。
图4的(a)和(b)分别是示出变形例2的TFT101C和堆叠接触部20C的俯视图以及沿着B-B’线的截面图。
也可以如变形例2所示，在从基板1的法线方向来看时，漏极电极DE与栅极电极GE不重叠。从而，能够减小栅极－漏极间电容。在这一例子中，也可以是，漏极电极DE的宽度w2大于上部开口部13d的宽度但小于上部开口部13d的宽度。
在图2～图4所示的例子中，漏极电极DE的平面形状是具有在行方向上延伸的2边和在列方向上延伸的2边的矩形，但漏极电极DE的平面形状没有特别限定。也可以是如以下说明的那样，漏极电极DE具有诸如漏极电极DE中的位于栅极电极GE或栅极总线GL附近的部分的宽度大于其它部分的宽度这样的图案。
图5的(a)是示出变形例3的TFT101D和堆叠接触部20D的俯视图，图5的(b)和(c)分别是沿着B-B’线和C-C’线的截面图。
在变形例3中，在从基板1的法线方向来看时，漏极电极DE具有凸形的形状。在此，在从基板1的法线方向来看时，漏极电极DE中的位于栅极电极GE侧的第1端部e1的沟道宽度方向(在此为行方向)的宽度w21大于位于与栅极电极GE相反的一侧的第2端部e2的沟道宽度方向(在此为行方向)的宽度w22。通过使第1端部e1的宽度w21变大，能够在上部绝缘层13的图案化工序中利用漏极电极DE来抑制下部绝缘层11的过蚀刻，因此，能够抑制因栅极电极GE或栅极总线GL的露出而导致的漏电。另外，通过使漏极电极DE的第2端部e2的宽度变小，能提高像素开口率。
从基板1的法线方向看时的透明接触区域3p的面积相对于漏极开口部11d的面积的比例也可以是50％以上80％以下。从而，能够更有效地提高像素开口率。
优选第1端部e1的宽度w21大于上部开口部13d的宽度。从而，能够更可靠地防止上部绝缘层13的图案化工序中的下部绝缘层11的过蚀刻。另外，也可以是，在从基板1的法线方向来看时，第1端部e1与栅极电极GE重叠。也可以是，如图所示，在从基板1的法线方向来看时，上部开口部13d与栅极电极GE是部分地重叠，上部开口部13d中的与栅极电极GE重叠的整个部分位于漏极电极DE的内部。从而，既能够抑制因栅极电极GE或栅极总线GL的露出而导致的漏电，又能够进一步提高像素开口率。
只要将第2端部e2的宽度w22设定为能够确保像素电极PE与漏极电极DE的接触面积即可，也可以使第2端部e2的宽度w22小于上部开口部13d的宽度。或者也可以是，漏极电极DE中的第2端部e2的宽度w22是第1端部e1的宽度w21的0.8倍以下。从而，能够更有效地提高像素开口率。另一方面，只要宽度w22是宽度w21的例如0.3倍以上，就能够更可靠地确保接触面积。
也可以是，如图5的(c)所示，在行方向上横穿漏极电极DE、漏极开口部11d以及上部开口部13d的截面中，漏极电极DE的宽度w22小于上部开口部13d和漏极开口部11d的沿着行方向的宽度。在这种情况下，也可以是，在漏极开口部11d的底面，在漏极接触区域3d的源极总线SL(1)侧和/或源极总线SL(2)侧配置有与像素电极PE接触的透明接触区域3p。
漏极电极DE的平面形状不限于图5所示那样的凸形，也可以是三角形、梯形等。此外，即使在漏极电极DE的图案化工序中使用的抗蚀剂掩模的图案是凸形、三角形等，图案化后的漏极电极DE有时也会具有带圆角的梯形形状。
图6的(a)是示出变形例4的TFT101E和堆叠接触部20E的俯视图，图6的(b)和(c)分别是图6的(a)中的沿着D-D’线和E-E’线的截面图。
在变形例4中，TFT101E的氧化物半导体层3的一部分以与源极总线SL重叠的方式延伸，这一点与图2所示的TFT101A不同。在变形例4中，在从基板1的法线方向来看时，氧化物半导体层3从源极接触部21起在源极总线SL的下方延伸到源极总线SL与栅极总线GL的交点。栅极总线GL中的位于上述交点的部分成为栅极电极GE。氧化物半导体层3中的位于比栅极电极GE靠漏极侧的部分平行于栅极总线GL地(即在行方向上)延伸到堆叠接触部20。
也可以是，在从基板1的法线方向来看时，漏极电极DE与栅极电极GE空开间隔配置(也就是说不与栅极电极GE重叠)，并且，漏极电极DE的第3部分D3与栅极总线GL中的不作为栅极电极GE发挥功能的部分至少部分地重叠。
在这一例子中，漏极电极DE具有：第1端部e1，其位于栅极总线GL(除了作为栅极电极GE发挥功能的部分以外)侧；以及第2端部e2，其位于与栅极总线GL相反的一侧。漏极电极DE的沿着行方向的宽度在第1端部e1比在第2端部e2大(第1端部e1的宽度w21＞第2端部e2的宽度w22)。也可以是，在从基板1的法线方向来看时，漏极电极DE的第1端部e1与栅极总线GL(除了作为栅极电极GE发挥功能的部分以外)重叠。漏极电极DE的宽度w21、w22与上部开口部13d的宽度的关系等与变形例3(图5)是同样的，因此，省略说明。
此外，在图6中，漏极电极DE具有凸形的平面形状，但也可以是矩形(参照图2、图3)。另外，漏极电极DE也可以不与栅极总线GL重叠。
在图2～图6所示的例子中，氧化物半导体层3均具有L字形的图案，但氧化物半导体层3的平面形状没有特别限定。
＜TFT101和堆叠接触部20的制造方法＞
图7的(a)～(e)是用于说明TFT101和堆叠接触部20的制造方法的一个例子的工序截面图。
首先，如图7的(a)所示，在基板1上形成氧化物半导体层3。作为基板1，例如能够使用玻璃基板、硅片基板、具有耐热性的塑料基板(树脂基板)等。也可以在基板1与氧化物半导体层3之间设置基底绝缘层。
氧化物半导体层3以如下方式形成。首先，例如用溅射法形成氧化物半导体膜(厚度：例如15nm以上200nm以下)。氧化物半导体膜例如可以是In-Ga-Zn-O系半导体膜。接着，也可以进行氧化物半导体膜的退火处理。在此，在大气气氛中，以300℃以上500℃以下的温度例如进行30分钟以上2小时以下的热处理。接着，例如用湿式蚀刻来进行氧化物半导体膜的图案化，得到氧化物半导体层3。
接着，如图7的(b)所示，以覆盖氧化物半导体层3的方式按顺序沉积作为栅极绝缘层的绝缘膜5’(厚度：90nm以上200nm以下)和作为栅极电极的导电膜7’(厚度：60nm以上700nm以下)。
绝缘膜5’例如是氧化硅(SiOx)层。作为导电膜7’，例如能够使用钼(Mo)、钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)等金属或它们的合金。导电膜7’也可以具有包含由不同的导电材料形成的多个层的层叠结构。
接下来，如图7的(b)所示，对导电膜7’进行图案化，从而形成包含栅极电极GE和栅极总线(未图示)的栅极金属层。具体来说，首先，利用光刻工序在导电膜7’的一部分上形成作为蚀刻掩模的抗蚀剂层R。接着，将抗蚀剂层R作为掩模，使用湿式蚀刻进行导电膜7’的图案化，得到栅极电极GE。
之后，将抗蚀剂层R作为掩模，使用干式蚀刻进行绝缘膜5’的图案化，得到栅极绝缘层5。氧化物半导体层3中的除了与栅极电极GE重叠的部分以外会露出。露出的氧化物半导体层3的表层有时也会被过蚀刻。接着，除去抗蚀剂层R。此外，为了保护氧化物半导体层3免受抗蚀剂剥离液的影响，也可以在除去抗蚀剂层R之后，将栅极电极GE作为掩模来进行绝缘膜5’的图案化。
接下来，如图7的(c)所示，以覆盖氧化物半导体层3、栅极绝缘层5以及栅极电极GE的方式形成下部绝缘层11。下部绝缘层11例如是氧化硅(SiOx)层、氮化硅(SiNx)层或氧氮化硅(SiNxOy)层。另外，下部绝缘层11也可以具有由这些层层叠而成的层叠结构。下部绝缘层11的厚度例如是150nm以上500nm以下。
下部绝缘层11例如也可以包含氮化硅层等供氢性的层。通过将氮化硅层配置为与氧化物半导体层3接触，从而，氧化物半导体层3中的与氮化硅层接触的部分被还原，成为电阻比与栅极绝缘层5接触的部分(沟道区域3c)的电阻低的低电阻化区域3a。
之后，在下部绝缘层11，以使氧化物半导体层3的一部分露出的方式形成源极开口部11s和漏极开口部11d。蚀刻方法可以是干式蚀刻，也可以是湿式蚀刻。
接着，在下部绝缘层11上以及源极开口部11s和漏极开口部11d内，例如利用溅射法等形成源极/漏极用的导电膜(未图示)，并进行该导电膜的图案化。从而，如图7的(d)所示，形成包含源极电极SE、漏极电极DE以及源极总线(未图示)的源极金属层。源极电极SE和漏极电极DE的厚度例如是100nm以上500nm以下。
在本实施方式中，源极电极SE配置为覆盖整个源极开口部11s，在源极开口部11s内与氧化物半导体层3接触。漏极电极DE配置为仅覆盖漏极开口部11d的一部分，在漏极开口部11d内与氧化物半导体层3接触。这样，制造出TFT101。
作为源极/漏极用的导电膜的材料，例如能够使用钼(Mo)、钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)等金属或它们的合金。作为源极/漏极用的导电膜，也可以是形成从氧化物半导体层3侧起按该顺序将Ti膜(厚度：30nm)、Al(厚度：300nm)以及Ti膜(厚度：50nm)这3层、或者是Ti膜(厚度：30nm)和Cu膜(厚度：300nm)这2层层叠起来的层叠膜。
接着，如图7的(e)所示，以覆盖源极金属层的方式形成上部绝缘层13。接着，进行上部绝缘层13的蚀刻，形成上部开口部13d。上部绝缘层13的蚀刻可以使用湿式蚀刻，也可以使用干式蚀刻。此时，根据各层的材料来选择蚀刻条件，以使得上部绝缘层13被蚀刻，并且氧化物半导体层3和漏极电极DE不被蚀刻。在使用干式蚀刻的情况下，此处所说的蚀刻条件包含蚀刻气体的种类、基板1的温度、腔室内的真空度等。另外，在使用湿式蚀刻的情况下，此处所说的蚀刻条件包含蚀刻液的种类或蚀刻时间等。
上部开口部13d配置为与漏极开口部11d至少部分地重叠。也可以是，在从基板1的法线方向来看时，上部开口部13d的尺寸大于漏极开口部11d，漏极开口部11d位于上部开口部13d的内部。
在上部绝缘层13被蚀刻时，有时下部绝缘层11也会被蚀刻，漏极开口部11d的尺寸变得比其形成时大。在这种情况下，也可以如图所示，上部开口部13d的侧面的一部分与漏极开口部11d的侧面的一部分对齐。此外，即使下部绝缘层11被蚀刻，氧化物半导体层3也会作为蚀刻阻挡物发挥功能，因此，位于氧化物半导体层3的基板1侧的绝缘膜不会被蚀刻。
只要上部绝缘层13的厚度例如是50nm以上，就能够更可靠地确保源极金属层与栅极金属层的电绝缘性。另一方面，只要上部绝缘层13的厚度例如是800nm以下，就能够抑制由于在上部开口部13d的侧面中的未被漏极电极DE遮光的区域产生的光散射而致使显示的对比度下降。
上部绝缘层13可以是无机绝缘层，也可以是有机绝缘层。从抑制上部绝缘层13的厚度的角度出发，优选上部绝缘层13是氧化硅(SiO2)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy)层等无机绝缘层。
接着，虽未图示，但通过在上部绝缘层13上和上部开口部13d内形成透明导电膜并将其图案化，从而得到像素电极PE。像素电极PE在接触孔CH内与漏极电极DE和氧化物半导体层3直接接触。
作为透明导电膜，例如能够使用ITO(铟锡氧化物)膜、In-Zn-O系氧化物(铟锌氧化物)膜、ZnO膜(氧化锌膜)等。这样，制造出有源矩阵基板1000。
＜关于氧化物半导体＞
氧化物半导体层3中包含的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，能够举出多晶氧化物半导体、微晶氧化物半导体、c轴大体垂直于层面进行取向的结晶质氧化物半导体等。
氧化物半导体层3也可以具有两层以上的层叠结构。在氧化物半导体层3具有层叠结构的情况下，氧化物半导体层3可以包含非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包含结晶结构不同的多个结晶质氧化物半导体层。另外，也可以包含多个非晶质氧化物半导体层。在氧化物半导体层3具有包含上层和下层的两层结构的情况下，下层中包含的氧化物半导体的能隙也可以大于上层中包含的氧化物半导体的能隙。但是，在这些层的能隙的差较小的情况下，上层的氧化物半导体的能隙也可以大于下层的氧化物半导体的能隙。
非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等例如已记载于特开2014-007399号公报。为了参考，将特开2014-007399号公报的所有公开内容援引至本说明书中。
氧化物半导体层3例如也可以包含In、Ga以及Zn中的至少1种金属元素。在本实施方式中，氧化物半导体层3例如包含In-Ga-Zn-O系的半导体(例如氧化铟镓锌)。在此，In-Ga-Zn-O系的半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，并且In、Ga以及Zn的比例(组成比)没有特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这种氧化物半导体层3能由包含In-Ga-Zn-O系的半导体的氧化物半导体膜形成。
In-Ga-Zn-O系的半导体可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O系的半导体，优选c轴大体垂直于层面进行取向的结晶质In-Ga-Zn-O系的半导体。
此外，结晶质In-Ga-Zn-O系的半导体的结晶结构例如已公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等。为了参考，将特开2012-134475号公报和特开2014-209727号公报的所有公开内容援引至本说明书中。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(是a-SiTFT的20多倍)和低漏电电流(不到a-SiTFT的百分之一)，因此，适宜用作驱动TFT(例如在包含多个像素的显示区域的周边设置在与显示区域同一个基板上的驱动电路所包含的TFT)和像素TFT(设置于像素的TFT)。
氧化物半导体层3也可以包含其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如也可以包含In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)以及Zn(锌)的三元系氧化物。或者，氧化物半导体层3也可以包含In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体、Al-Ga-Zn-O系半导体、Ga-Zn-O系半导体、In-Ga-Zn-Sn-O系半导体等。
(第2实施方式)
在第2实施方式的有源矩阵基板中，使用具有顶栅结构的多晶硅TFT作为像素TFT，这一点与第1实施方式不同。
图8的(a)和(b)分别是示出本实施方式的TFT101F和堆叠接触部20F的俯视图和截面图。在此，说明其与上述的实施方式的不同之处，对于同样的构成，适当地省略说明。
TFT101F具有结晶质硅半导体层30作为活性层。结晶质硅半导体层30被栅极绝缘层5覆盖，在栅极绝缘层5上，以与结晶质硅半导体层30的一部分重叠的方式配置有栅极电极GE。也可以是，栅极绝缘层5不是仅覆盖栅极电极GE的下方，而是覆盖整个结晶质硅半导体层30(除了后述的源极接触区域30s和漏极接触区域30d以外)。
结晶质硅半导体层30具有：1个或多个沟道区域31，其隔着栅极绝缘层5与栅极电极GE重叠；以及高浓度杂质区域32，其配置在除了沟道区域31以外的部分，以高于沟道区域31的浓度包含杂质。高浓度杂质区域32具有比沟道区域31低的电阻。
栅极绝缘层5和栅极电极GE被下部绝缘层11覆盖。源极电极SE配置在下部绝缘层11上以及设置在下部绝缘层11和栅极绝缘层5中的源极开口部11s内，在源极开口部11s内与高浓度杂质区域32的一部分接触。漏极电极DE配置在下部绝缘层11上以及设置在下部绝缘层11和栅极绝缘层5中的漏极开口部11d内，在漏极开口部11d内与高浓度杂质区域32的一部分接触。在本实施方式中，漏极电极DE也是与因漏极开口部11d而露出的结晶质硅半导体层30的露出部分的仅一部分接触。
在下部绝缘层11和源极金属层(源极电极SE、漏极电极DE以及源极总线SL)上设置有上部绝缘层13。在上部绝缘层13，以部分地与漏极开口部11d重叠的方式设置有上部开口部13d(堆叠结构)。在从基板1的法线方向来看时，漏极开口部11d和上部开口部13d位于结晶质硅半导体层30的内部。像素电极PE配置在上部绝缘层13上，在由上部开口部13d和漏极开口部11d构成的接触孔CH内，与漏极电极DE和结晶质硅半导体层30直接接触。将结晶质硅半导体层30中的与漏极电极DE、源极电极SE接触的部分称为漏极接触区域30d、源极接触区域30s，与像素电极PE接触的部分称为透明接触区域30p。
在本实施方式中，也能够在上部绝缘层13的图案化时使结晶质硅半导体层30作为蚀刻阻挡物发挥功能，因此，能够将漏极电极DE配置为与漏极开口部11d的仅一部分及上部开口部13d的仅一部分重叠。因此，能够使漏极电极DE的尺寸比以往小，能够改善像素开口率。另外，通过使漏极电极DE的行方向的宽度w2比上部开口部13d的宽度小，能够减小像素宽度Pw，能够实现高清晰化。
优选TFT101F具有将2个TFT串联连接起来的结构(称为“双栅结构”)。在双栅结构中，多个(在此为2个)栅极电极GE空开间隔配置于1个结晶质硅半导体层30。也就是说，在结晶质硅半导体层30的源极接触区域30s与漏极接触区域30d之间形成多个(在此为2个)沟道区域31。在相邻的2个沟道区域31之间配置高浓度杂质区域32。
优选TFT101F具有双栅结构的理由如下。液晶显示装置的有源矩阵基板所使用的像素TFT要求截止漏电流小。在液晶显示装置中，需要在到改写画面为止的1帧期间中保持施加到液晶的电压，但如果像素TFT的截止漏电流大，那么，施加到液晶的电压就有可能会随着时间而下降，致使显示特性劣化。多晶硅TFT在截止漏电特性上不如氧化物半导体TFT、非晶硅TFT，因此，若将与氧化物半导体TFT同样的TFT结构(图2～图6)应用于多晶硅TFT，那么，有时截止漏电电流会变大而无法得到期望的显示特性。相对于此，若应用图8所示那样的双栅结构，则能够使施加在源极电极SE与漏极电极DE之间的电压减小到1/2的程度，因此，能将截止漏电电流抑制得小。
在这一例子中，结晶质硅半导体层30以横穿栅极总线GL两次的方式以U字形从源极接触部21延伸到堆叠接触部20F。栅极总线GL中的结晶质硅半导体层30所横穿的2个部位作为栅极电极GE发挥功能。根据该构成，比起另行配置栅极电极GE，能够减小像素宽度Pw，另外，也能够改善像素开口率。
接着，参照图8来说明TFT101F和堆叠接触部20F的制造方法的一个例子。
首先，在基板1上形成基底膜(未图示)，在其上例如通过等离子体CVD(ChemicalVapor Deposition；化学气相沉积)法、溅射法等公知的方法形成非晶硅(a-Si)膜。接着，通过使a-Si结晶化而得到结晶质硅(p-Si)膜。a-Si膜的结晶化例如也可以通过对a-Si膜照射准分子激光来进行。之后，进行p-Si膜的图案化，形成包括结晶质硅的半导体层(厚度：例如30nm以上70nm以下)30。以覆盖结晶质硅半导体层30的方式形成栅极绝缘层5。栅极绝缘层5例如是SiNx层。
接着，在栅极绝缘层5上，形成栅极用的导电膜并将其图案化，从而得到栅极电极GE。也可以是，在该工序中，栅极绝缘层5不被图案化。
之后，将栅极电极GE作为掩模，向结晶质硅半导体层30注入杂质，形成高浓度杂质区域32。结晶质硅半导体层30中的未被注入杂质的区域成为沟道区域3c。
接着，与上述的实施方式同样地，形成下部绝缘层11、源极电极SE和漏极电极DE、以及上部绝缘层13和像素电极PE。这样，制造出有源矩阵基板。
此外，本实施方式的像素TFT和堆叠接触部的结构不限于图8所示的例子。例如，也可以如图9所示，漏极电极DE具有凸形形状等除了矩形以外的平面形状。漏极电极DE的宽度w21、w22、配置等也可以与前面参照图5所述的宽度、配置是同样的。另外，漏极电极DE与上部开口部13d、漏极电极DE与漏极开口部11d的配置关系也没有特别限定，能进行与第1实施方式同样的变化。
工业上的可利用性
本发明的实施方式的有源矩阵基板适宜用于智能手机、头戴显示器等所使用的液晶显示装置。另外，不限于液晶显示装置，还适宜用于有机EL显示装置等各种显示装置。

Claims (19)

1.一种有源矩阵基板，具有多个像素区域，
上述有源矩阵基板的特征在于，
上述多个像素区域各自具有：薄膜晶体管，其支撑于基板；以及像素电极，
上述薄膜晶体管具备：
半导体层，其支撑于上述基板；
栅极电极，其隔着栅极绝缘层配置在上述半导体层上；
下部绝缘层，其覆盖上述栅极电极和上述半导体层，并且形成有使上述半导体层的一部分露出的源极开口部和漏极开口部；以及
源极电极和漏极电极，其中，上述源极电极配置在上述下部绝缘层上，在上述源极开口部内与上述半导体层接触，上述漏极电极配置在上述下部绝缘层上，在上述漏极开口部内与上述半导体层接触；
上述漏极电极包含：第1部分，其仅与上述半导体层中的因上述漏极开口部而露出的露出部分的一部分接触；第2部分，其位于上述漏极开口部的侧面；以及第3部分，其位于上述下部绝缘层的上表面，
还具备覆盖上述薄膜晶体管的上部绝缘层，上述上部绝缘层具有与上述漏极开口部至少部分地重叠的上部开口部，上述上部开口部和上述漏极开口部构成贯通上述上部绝缘层和上述下部绝缘层的接触孔，
在从上述基板的法线方向来看时，上述上部开口部和上述漏极开口部位于上述半导体层的内部，
在从上述基板的法线方向来看时，上述漏极电极与上述漏极开口部的仅一部分及上述上部开口部的仅一部分重叠，
上述像素电极在上述接触孔内与上述漏极电极的至少上述第1部分和上述第2部分、以及上述半导体层的上述露出部分的另一部分直接接触。
2.根据权利要求1所述的有源矩阵基板，
在从上述基板的法线方向来看时，上述漏极电极的上述第3部分位于比上述第1部分靠上述栅极电极侧。
3.根据权利要求1或2所述的有源矩阵基板，
在从上述基板的法线方向来看时，上述漏极电极的上述第3部分与上述栅极电极至少部分地重叠。
4.根据权利要求1至3中的任意一项所述的有源矩阵基板，
在从上述基板的法线方向来看时，上述薄膜晶体管的沿着沟道宽度方向的上述漏极电极的宽度小于上述上部开口部的沿着上述沟道宽度方向的宽度。
5.根据权利要求4所述的有源矩阵基板，
在垂直于上述基板并且在上述沟道宽度方向上横穿上述漏极电极和上述上部开口部的截面中，上述漏极电极位于上述上部开口部的内部。
6.根据权利要求1至3中的任意一项所述的有源矩阵基板，
在从上述基板的法线方向来看时，上述漏极电极具有：第1端部，其位于上述栅极电极侧；以及第2端部，其位于与上述栅极电极相反的一侧，
上述薄膜晶体管的沿着沟道宽度方向的上述漏极电极的宽度在上述第1端部比在上述第2端部大。
7.根据权利要求6所述的有源矩阵基板，
在从上述基板的法线方向来看时，上述漏极电极中的上述第1端部的沿着上述沟道宽度方向的宽度大于上述上部开口部的沿着上述沟道宽度方向的宽度，上述漏极电极中的上述第2端部的沿着上述沟道宽度方向的宽度小于上述上部开口部的沿着上述沟道宽度方向的宽度。
8.根据权利要求6或7所述的有源矩阵基板，
在从上述基板的法线方向来看时，上述上部开口部与上述栅极电极至少部分地重叠，
在从上述基板的法线方向来看时，上述上部开口部中的与上述栅极电极重叠的整个部分位于上述漏极电极的内部。
9.根据权利要求1至8中的任意一项所述的有源矩阵基板，
上述有源矩阵基板具有：多个源极总线，其在列方向上延伸；以及多个栅极总线，其在与上述列方向交叉的行方向上延伸，
上述源极电极连接到上述多个源极总线中的对应的1个源极总线，上述栅极电极连接到上述多个栅极总线中的对应的1个栅极总线，
上述源极电极和上述漏极电极与上述多个源极总线由同一导电膜形成。
10.根据权利要求1所述的有源矩阵基板，
上述有源矩阵基板具有：多个源极总线，其在列方向上延伸；以及多个栅极总线，其在与上述列方向交叉的行方向上延伸，
上述源极电极连接到上述多个源极总线中的对应的1个源极总线，上述栅极电极连接到上述多个栅极总线中的对应的1个栅极总线，
上述源极电极和上述漏极电极与上述多个源极总线由同一导电膜形成，
在从上述基板的法线方向来看时，上述半导体层中的位于比上述栅极电极靠上述漏极电极侧的部分在上述行方向上延伸，
上述漏极电极具有：第1端部，其位于上述对应的1个栅极总线侧；以及第2端部，其位于与上述对应的1个栅极总线相反的一侧，
上述漏极电极的沿着上述行方向的宽度在上述第1端部比在上述第2端部大。
11.根据权利要求10所述的有源矩阵基板，
在从上述基板的法线方向来看时，上述漏极电极中的上述第1端部的沿着上述行方向的宽度大于上述上部开口部的沿着上述行方向的宽度，上述漏极电极中的上述第2端部的沿着上述行方向的宽度小于上述上部开口部的沿着上述行方向的宽度。
12.根据权利要求1所述的有源矩阵基板，
上述有源矩阵基板具有：多个源极总线，其在列方向上延伸；以及多个栅极总线，其在与上述列方向交叉的行方向上延伸，
上述源极电极连接到上述多个源极总线中的对应的1个源极总线，上述栅极电极连接到上述多个栅极总线中的对应的1个栅极总线，
上述源极电极和上述漏极电极与上述多个源极总线由同一导电膜形成，
在从上述基板的法线方向来看时，上述半导体层中的位于比上述栅极电极靠上述漏极电极侧的部分在上述行方向上延伸，
在从上述基板的法线方向来看时，上述漏极电极与上述栅极电极空开间隔配置，并且上述漏极电极的上述第3部分与上述对应的1个栅极总线至少部分地重叠。
13.根据权利要求9至12中的任意一项所述的有源矩阵基板，
上述源极开口部配置为与上述对应的1个源极总线重叠，
在从上述基板的法线方向来看时，上述半导体层从上述源极开口部起，横穿上述对应的1个栅极总线以L字形延伸到上述接触孔。
14.根据权利要求9所述的有源矩阵基板，
上述源极开口部配置为与上述对应的1个源极总线重叠，
在从上述基板的法线方向来看时，上述半导体层从上述源极开口部起，以横穿上述对应的1个栅极总线两次的方式以U字形延伸到上述接触孔。
15.根据权利要求1至13中的任意一项所述的有源矩阵基板，
上述半导体层是氧化物半导体层。
16.根据权利要求15所述的有源矩阵基板，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
17.根据权利要求16所述的有源矩阵基板，
上述氧化物半导体层包含结晶质部分。
18.根据权利要求14所述的有源矩阵基板，
上述半导体层是结晶质硅半导体层。
19.一种有源矩阵基板的制造方法，其特征在于，包含：
在基板上形成半导体层的工序；
隔着栅极绝缘层在上述半导体层的一部分上形成栅极电极的工序；
以覆盖上述半导体层和上述栅极电极的方式形成下部绝缘层，并在上述下部绝缘层形成使上述半导体层的一部分露出的漏极开口部的工序；
漏极电极形成工序，在上述下部绝缘层上和上述漏极开口部内形成漏极电极，其中，上述漏极电极在上述漏极开口部内仅与上述半导体层的露出部分的一部分接触；
以覆盖上述下部绝缘层和上述漏极电极的方式形成上部绝缘层的工序；
图案化工序，通过进行上述上部绝缘层的图案化，从而以与上述漏极开口部至少部分地重叠的方式形成上部开口部，其中，在上述图案化中，使上述漏极电极和上述半导体层作为蚀刻阻挡物发挥功能；以及
在上述上部绝缘层上、上述上部开口部内以及上述漏极开口部内形成像素电极的工序。
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