WO2016039211A1 - 半導体装置、液晶表示装置および半導体装置の製造方法 - Google Patents

半導体装置、液晶表示装置および半導体装置の製造方法 Download PDF

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transparent
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加藤　純男
上田　直樹
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シャープ株式会社
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a thin film transistor including an oxide semiconductor layer.
  • the present invention also relates to a liquid crystal display device including such a semiconductor device and a method for manufacturing such a semiconductor device.
  • the active matrix substrate has a switching element for each pixel.
  • An active matrix substrate having a thin film transistor (TFT) as a switching element is called a TFT substrate.
  • TFT thin film transistor
  • the TFT substrate has a TFT and a pixel electrode provided for each pixel, a gate wiring for supplying a gate signal to the TFT, a source wiring for supplying a source signal to the TFT, and the like.
  • the gate electrode, source electrode, and drain electrode of the TFT are electrically connected to the gate wiring, source wiring, and pixel electrode, respectively.
  • the TFT, gate wiring and source wiring are covered with an interlayer insulating layer.
  • the pixel electrode is provided on the interlayer insulating layer, and is connected to the drain electrode of the TFT in a contact hole formed in the interlayer insulating layer.
  • an insulating layer formed of an organic insulating material (hereinafter referred to as “organic insulating layer”) may be used.
  • organic insulating layer an insulating layer formed of an organic insulating material
  • Patent Documents 1 and 2 disclose a TFT substrate having an inorganic insulating layer and an organic insulating layer formed thereon as an interlayer insulating layer covering the TFT and wiring.
  • Organic insulating material has a lower dielectric constant than inorganic insulating material and is easily deposited thick.
  • an interlayer insulating layer including a relatively thick organic insulating layer for example, having a thickness of about 1 ⁇ m to 3 ⁇ m
  • part of the pixel electrode overlaps the gate wiring and / or the source wiring through the interlayer insulating layer.
  • a parasitic capacitance formed between the pixel electrode and the gate wiring and / or the source wiring when arranged can be reduced. Accordingly, part of the pixel electrode can be disposed so as to overlap the gate wiring and / or the source wiring, so that the pixel aperture ratio can be improved.
  • a contact hole formed in the interlayer insulating layer to connect the drain electrode and the pixel electrode becomes deep. If the contact hole is deep, the alignment state of liquid crystal molecules in the vicinity of the contact hole may be disturbed, and light leakage may occur. Further, since the contact hole formed in the organic insulating layer has a tapered shape, the deeper the contact hole, the larger the opening area of the contact hole.
  • Patent Document 1 In order to suppress light leakage in the vicinity of the contact hole, in Patent Document 1, a contact hole is disposed on the drain electrode, and the vicinity of the contact hole is shielded by the drain electrode (or an extended portion of the drain electrode). In Patent Document 2, a contact hole is arranged on a gate electrode (gate wiring) to shield the vicinity of the contact hole.
  • a gate electrode gate wiring
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device in which a decrease in light use efficiency is suppressed as compared with a conventional method and a method for manufacturing the same.
  • a semiconductor device includes a substrate and a thin film transistor supported on the substrate, and includes a first electrode including the gate electrode of the thin film transistor, a source electrode, and a drain electrode.
  • the second insulating layer and the third insulating layer are formed with first contact holes that overlap the second portion of the oxide semiconductor layer when viewed from the normal direction of the substrate.
  • the one transparent electrode layer includes a transparent conductive layer in contact with the second portion of the oxide semiconductor layer in the first contact hole.
  • a semiconductor device is a semiconductor device including a substrate and a thin film transistor supported by the substrate, the oxide semiconductor layer including an active layer of the thin film transistor, and the oxide semiconductor layer A first insulating layer provided on the first insulating layer, a first metal layer provided on the first insulating layer and including the gate electrode among the gate electrode, the source electrode, and the drain electrode of the thin film transistor; and the first metal layer A second insulating layer provided on the second insulating layer; a second metal layer provided on the second insulating layer and including at least the source electrode; a third insulating layer provided on the second metal layer; A first transparent electrode layer provided on a third insulating layer, wherein the oxide semiconductor layer overlaps the gate electrode and the drain of the gate electrode from the first portion A second portion extending across the pole-side edge, wherein the third insulating layer does not include an organic insulating layer, and the first insulating layer, the second insulating layer, and the third insulating layer;
  • the layer is formed with a first insulating layer provided
  • the second metal layer further includes the drain electrode, and the first contact hole is an end of the drain electrode on the second portion side when viewed from the normal direction of the substrate. It also overlaps.
  • the second metal layer does not include the drain electrode.
  • a semiconductor device has a plurality of pixels, and each of the plurality of pixels includes the thin film transistor and the transparent conductive layer, and the transparent conductive layer functions as a pixel electrode.
  • the semiconductor device according to the present invention further includes a fourth insulating layer covering the first transparent electrode layer, and a second transparent electrode layer provided on the fourth insulating layer,
  • the transparent electrode layer includes a transparent electrode that is not electrically connected to the pixel electrode, and the transparent electrode functions as a common electrode.
  • the second metal layer further includes an upper wiring layer, and the third insulating layer and the fourth insulating layer overlap the upper wiring layer when viewed from the normal direction of the substrate.
  • a second contact hole is formed, and the second transparent electrode layer further includes a transparent connection layer electrically connected to the common electrode, and the transparent connection layer includes the upper portion in the second contact hole. Touch the wiring layer.
  • the second metal layer has an upper wiring layer, and the third insulating layer and the fourth insulating layer overlap the upper wiring layer when viewed from the normal direction of the substrate.
  • a second contact hole is formed, and the first transparent electrode layer further includes a first transparent connection layer that is not electrically connected to the pixel electrode, and the second transparent electrode layer is formed on the common electrode.
  • the second transparent connection layer further includes an electrically connected second transparent connection layer, the first transparent connection layer is in contact with the upper wiring layer in the second contact hole, and the second transparent connection layer is formed in the second contact hole. In contact with the first transparent connecting layer.
  • a semiconductor device includes a fourth insulating layer provided between the third insulating layer and the first transparent electrode layer, and between the third insulating layer and the fourth insulating layer.
  • a second transparent electrode layer provided, wherein the first contact hole is formed over the fourth insulating layer, and the second transparent electrode layer is electrically connected to the pixel electrode. Including a transparent electrode that is not connected, the transparent electrode functions as a common electrode.
  • the semiconductor device according to the present invention further comprises a fourth insulating layer provided on the first transparent electrode layer, and a second transparent electrode layer provided on the fourth insulating layer,
  • the first contact hole is formed over the fourth insulating layer
  • the first transparent electrode layer further includes a first electrode that is not electrically connected to the transparent conductive layer
  • the two transparent electrode layers include a second electrode in contact with the transparent conductive layer in the first contact hole.
  • a semiconductor device has a plurality of pixels, and each of the plurality of pixels includes the thin film transistor, the first electrode, and the second electrode, and the first electrode is a common electrode.
  • the second electrode functions as a pixel electrode.
  • the oxide semiconductor layer includes an In—Ga—Zn—O based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • a liquid crystal display device is a display device including an active matrix substrate, a counter substrate facing the active matrix substrate, and a liquid crystal layer provided between the active matrix substrate and the counter substrate.
  • the active matrix substrate is a semiconductor device having the above-described configuration.
  • a manufacturing method of a semiconductor device is a manufacturing method of a semiconductor device including a substrate and a thin film transistor supported on the substrate, and the gate electrode, the source electrode, and the drain of the thin film transistor on the substrate.
  • a step (a) of forming a first metal layer including the gate electrode, a step (b) of forming a first insulating layer on the first metal layer, and an oxidation on the first insulating layer A step (c) of forming an oxide semiconductor layer, a step (d) of forming a second insulating layer including a portion covering the channel region of the oxide semiconductor layer on the oxide semiconductor layer, and the oxide semiconductor
  • the oxide semiconductor layer formed in (c) has a first portion overlapping the gate electrode and a second portion extending from the first portion across the edge of the gate electrode on the drain electrode side.
  • the third insulating layer formed in the step (f) does not include an organic insulating layer, and the contact hole formed in the step (g) is viewed from the normal direction of the substrate.
  • the transparent electrode layer that is sometimes overlapped with the second portion of the oxide semiconductor layer and formed in the step (h) is a transparent conductive layer in contact with the second portion of the oxide semiconductor layer in the contact hole.
  • a manufacturing method of a semiconductor device is a manufacturing method of a semiconductor device including a substrate and a thin film transistor supported on the substrate, and includes an active layer of the thin film transistor on the substrate.
  • the oxide semiconductor layer has a first portion overlapping the gate electrode and a second portion extending from the first portion across the edge of the gate electrode on the drain electrode side, and the step (f
  • the third insulating layer formed in step (g) does not include an organic insulating layer, and the contact hole formed in the step (g) is the oxide semiconductor when viewed from the normal direction of the substrate.
  • the transparent electrode layer that overlaps the second portion of the layer and is formed in the step (h) includes a transparent conductive layer that is in contact with the second portion of the oxide semiconductor layer in the contact hole.
  • the second metal layer formed in the step (e) further includes the drain electrode, and the contact hole formed in the step (g) is viewed from a normal direction of the substrate. Then, the drain electrode also overlaps with the end portion on the second portion side.
  • the second metal layer formed in the step (e) does not include the drain electrode.
  • the oxide semiconductor layer includes an In—Ga—Zn—O based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • a semiconductor device and a method for manufacturing the same in which a decrease in light use efficiency is suppressed as compared with the conventional case.
  • FIG. 3 is a cross-sectional view schematically showing a TFT substrate 100 according to an embodiment of the present invention, showing a cross-sectional structure taken along line 1A-1A 'in
  • FIG. 1 is a plan view schematically showing a TFT substrate 100 according to an embodiment of the present invention. It is sectional drawing which shows typically the TFT substrate 900 of a comparative example. It is sectional drawing which shows typically the TFT substrate 100 by embodiment of this invention.
  • (A) is a figure which shows an example of the planar structure of TFT substrate 100
  • (b) is sectional drawing which shows the example of a S-COM connection part
  • (c) is provided in the terminal part FRa. It is sectional drawing which shows the example of the terminal which has.
  • FIG. 1 is a cross-sectional view schematically showing a liquid crystal display device 1000 including a TFT substrate 100.
  • FIG. 6 is a cross-sectional view schematically showing a TFT substrate 100B which is a modified example of the TFT substrate 100.
  • FIG. 1 is a cross-sectional view schematically showing a liquid crystal display device 1000 including a TFT substrate 100.
  • FIG. 6 is a cross-sectional view schematically showing a TFT substrate 100B which is a modified example of the TFT substrate 100.
  • FIG. 1 is a cross-
  • FIG. 1 is a cross-sectional view schematically showing a liquid crystal display device 1100 including a TFT substrate 200.
  • FIG. 1 is a cross-sectional view schematically showing typically TFT substrate 200A which is a modification of the TFT substrate 200.
  • FIG. 5 is a cross-sectional view showing an example of an S-COM connection part of a TFT substrate 300.
  • FIGS. 5A to 5E are process cross-sectional views schematically showing the manufacturing process of the TFT substrate 300.
  • FIGS. FIGS. 5A to 5D are process cross-sectional views schematically showing the manufacturing process of the TFT substrate 300.
  • FIGS. It is sectional drawing which shows typically TFT substrate 300A which is a modification of the TFT substrate 300.
  • FIG. It is sectional drawing which shows typically TFT substrate 300B which is a modification of TFT substrate 300.
  • TFT substrate active matrix substrate
  • MEMS Micro Electro Mechanical System
  • FIG. 1 shows a cross-sectional structure taken along line 1A-1A ′ in FIG.
  • the TFT substrate 100 has a plurality of regions P arranged in a matrix as shown in FIG. Each of these regions P corresponds to each pixel of the liquid crystal display device.
  • the region P of the TFT substrate 100 corresponding to each pixel of the liquid crystal display device is also referred to as “pixel”.
  • the TFT substrate 100 includes a substrate 10 and a thin film transistor (TFT) 11 supported by the substrate 10 as shown in FIG.
  • the substrate 10 is an insulating transparent substrate (for example, a glass substrate).
  • the TFT 11 has a gate electrode 12g, a source electrode 16s, and a drain electrode 16d.
  • the gate electrode 12g is electrically connected to a gate wiring (scanning wiring) G, and a gate signal (scanning signal) is supplied from the gate wiring G.
  • the source electrode 16s is electrically connected to the source wiring (signal wiring) S and supplies a source signal (display signal) from the source wiring S.
  • the drain electrode 16d is electrically connected to a pixel electrode described later.
  • the TFT substrate 100 includes a first metal layer 12, a first insulating layer 13, an oxide semiconductor layer 14, a second insulating layer 15, a second metal layer 16, a third insulating layer 17, and a first insulating layer.
  • a transparent electrode layer 18 is provided.
  • the TFT substrate 100 further includes a fourth insulating layer 19 and a second transparent electrode layer 20.
  • the first metal layer 12 is provided on the substrate 10.
  • the first metal layer 12 includes a gate electrode 12g of the TFT 11 and a gate wiring G.
  • the first metal layer 12 may have a single layer structure or a stacked structure in which a plurality of layers are stacked.
  • the first metal layer 12 includes at least a layer formed of a metal material. When the first metal layer 12 has a laminated structure, some layers may be formed from a metal nitride or a metal oxide.
  • the first insulating layer (gate insulating layer) 13 is provided on the first metal layer 12. That is, the first insulating layer 13 is formed so as to cover the gate electrode 12g and the gate wiring G.
  • the first insulating layer 13 is formed from an inorganic insulating material.
  • the oxide semiconductor layer 14 is provided on the first insulating layer 13 and includes the active layer of the TFT 11.
  • the oxide semiconductor layer 14 includes a first portion 14a that overlaps the gate electrode 12g, and a second portion 14b that extends from the first portion 14a across the edge of the gate electrode 12g on the drain electrode 16d side.
  • the second insulating layer (etch stop layer) 15 is provided on the oxide semiconductor layer 14 and includes a portion covering the channel region of the oxide semiconductor layer 14.
  • the second insulating layer 15 is made of an inorganic insulating material. As will be described later, the second insulating layer 15 functions as an etch stop when the conductive film to be the source electrode 16s and the drain electrode 16d is patterned.
  • the second metal layer 16 is provided on the oxide semiconductor layer 14 and the second insulating layer 15.
  • the second metal layer 16 includes a source electrode 16 s and a drain electrode 16 d of the TFT 11 and a source wiring S.
  • the second metal layer 16 may have a single layer structure or a stacked structure in which a plurality of layers are stacked.
  • the second metal layer 16 includes at least a layer formed of a metal material. When the second metal layer 16 has a laminated structure, a part of the layers may be formed from a metal nitride or a metal oxide. Since the first metal layer 12 and the second metal layer 16 including a layer formed of a metal material are generally more conductive than a conductive layer formed of a transparent conductive material, the width of the wiring can be reduced. This is possible, and can contribute to higher definition and improved pixel aperture ratio.
  • the third insulating layer (interlayer insulating layer) 17 is provided on the second metal layer 16.
  • the third insulating layer 17 is made of an inorganic insulating material. That is, the third insulating layer 17 does not include an organic insulating layer.
  • a first contact hole CH1 is formed in the second insulating layer 15 and the third insulating layer 17.
  • the first contact hole CH ⁇ b> 1 includes an opening 15 a formed in the second insulating layer 15 and an opening 17 a formed in the third insulating layer 17.
  • the first contact hole CH1 overlaps the second portion 14b of the oxide semiconductor layer 14 when viewed from the normal direction of the substrate 10.
  • the first contact hole CH1 also overlaps the end of the drain electrode 16d on the second portion 14b side when viewed from the normal direction of the substrate 10. That is, the first contact hole CH1 is formed so that the end portion 16de of the drain electrode 16d and the second portion 14b of the oxide semiconductor layer 14 are exposed.
  • the first transparent electrode layer 18 is provided on the third insulating layer 17.
  • the first transparent electrode layer 18 is made of a transparent conductive material.
  • the first transparent electrode layer 18 includes a transparent conductive layer 18a in contact with the second portion 14b of the oxide semiconductor layer 14 in the first contact hole CH1.
  • the TFT 11 and the transparent conductive layer 18a are provided for each pixel P (that is, each pixel P includes the TFT 11 and the transparent conductive layer 18a), and the transparent conductive layer 18a functions as a pixel electrode.
  • the fourth insulating layer (auxiliary capacitor insulating layer) 19 covers the first transparent electrode layer 18.
  • the fourth insulating layer 19 is made of an inorganic insulating material.
  • the second transparent electrode layer 20 is provided on the fourth insulating layer 19.
  • the second transparent electrode layer 20 includes a transparent electrode 20a that is not electrically connected to the pixel electrode 18a.
  • the transparent electrode 20a functions as a common electrode.
  • the common electrode 20a faces the pixel electrode 18a via the fourth insulating layer 19, and the pixel electrode 18a and the common electrode 20a and the fourth insulating layer 19 positioned therebetween constitute an auxiliary capacitor. Yes.
  • At least one slit 20as is formed in the common electrode 20a.
  • An alignment film (not shown) is provided on the common electrode 20a.
  • the TFT substrate 100 having the above-described configuration is suitably used for an FFS (Fringe Field Switching) mode liquid crystal display device.
  • the first contact hole CH1 has the end portion 16de on the second portion 14b side and the oxide of the drain electrode 16d when viewed from the normal direction of the substrate 10. It overlaps with the second portion 14 b of the semiconductor layer 14. Therefore, a part of the first contact hole CH1 can be a light transmission region T that is not shielded by either the gate electrode 12g or the drain electrode 16d.
  • the interlayer insulating layer (third insulating layer) 17 of the TFT substrate 100 does not include an organic insulating layer, the first contact hole CH1 is relatively shallow.
  • the effects of the TFT substrate 100 of this embodiment will be described more specifically with reference to an interlayer insulating layer including an organic insulating layer as a TFT substrate of a comparative example.
  • FIG. 3 shows a TFT substrate 900 of a comparative example.
  • FIG. 3 is a cross-sectional view schematically showing a TFT substrate 900 of a comparative example.
  • the TFT substrate 900 of the comparative example includes a substrate 910 and a TFT 911 supported by the substrate 910 as shown in FIG.
  • the TFT 911 includes a gate electrode 912g, a source electrode 916s, a drain electrode 916d, and an oxide semiconductor layer 914.
  • a gate electrode 912g is provided over the substrate 910, and a gate insulating layer 913 is provided so as to cover the gate electrode 912g.
  • An oxide semiconductor layer 914 is provided over the gate insulating layer 913. The entire oxide semiconductor layer 914 overlaps with the gate electrode 912g.
  • a source electrode 916 s and a drain electrode 916 d are provided over the gate insulating layer 913 and the oxide semiconductor layer 914.
  • An interlayer insulating layer 917 is provided so as to cover the source electrode 916s and the drain electrode 916d.
  • the interlayer insulating layer 917 includes an inorganic insulating layer 917a formed from an inorganic insulating material and an organic insulating layer 917b provided on the inorganic insulating layer 917a and formed from an organic insulating material.
  • a contact hole CH is formed in the interlayer insulating layer 917.
  • the contact hole CH overlaps with the drain electrode 916d when viewed from the normal direction of the substrate 911.
  • a pixel electrode 918 a is provided on the interlayer insulating layer 917.
  • the pixel electrode 918a is made of a transparent conductive material.
  • the pixel electrode 918a is in contact with the drain electrode 916d in the contact hole CH.
  • An auxiliary capacitance insulating layer 919 is provided so as to cover the pixel electrode 918a, and a common electrode 920a is provided on the auxiliary capacitance insulating layer 919.
  • the entire contact hole CH is shielded from light by the drain electrode 916d.
  • the reason will be described.
  • the interlayer insulating layer 917 replaces the organic insulating layer 917b. Containing configuration is adopted.
  • the organic insulating layer 917b is thick, the entire thickness of the interlayer insulating layer 917 is increased, and the contact hole CH is deepened. Therefore, in the liquid crystal display device provided with the TFT substrate 900, the liquid crystal alignment is largely disturbed due to the contact hole CH, and light leakage may occur. Therefore, the entire contact hole CH is shielded from light.
  • the ratio of the area of the light shielding region to the pixels increases, and the light use efficiency decreases.
  • the first contact hole CH1 is formed so that the end 16de of the drain electrode 16d is exposed. In other words, a part of the first contact hole CH1 does not overlap the drain electrode 16d when viewed from the normal direction of the substrate 10. Further, the first contact hole CH1 is a portion (second portion) extending across the edge on the drain electrode 16d side of the gate electrode 12g from the portion (first portion 14a) overlapping the gate electrode 12g of the oxide semiconductor layer 14 14b). Therefore, the first contact hole CH1 has a portion that does not overlap the gate electrode 12g when viewed from the normal direction of the substrate 10.
  • a part T of the first contact hole CH1 is not shielded by the drain electrode 16d and the gate electrode 12g, and can contribute to display as a light transmission region.
  • the light use efficiency can be improved as compared with the TFT substrate 900 of the comparative example.
  • the third insulating layer (interlayer insulating layer) 17 does not include an organic insulating layer, the light transmittance is also improved.
  • the power consumption of the entire device can be reduced by reducing the power consumption of the backlight (illuminating element).
  • the TFT substrate 100 can reduce the ratio of the area of the light-shielding region to the pixel P, and therefore can display the same brightness as the conventional display even when the power consumption of the backlight is reduced. It is.
  • the third insulating layer (interlayer insulating layer) 17 of the TFT substrate 100 is made of an inorganic insulating material and is relatively thin. Therefore, the first contact hole for electrically connecting the drain electrode 16d and the pixel electrode 18a. There is no need to form CH1 deeply. Further, since the third insulating layer 17 is thin, the hole diameter of the first contact hole CH1 can also be reduced. Therefore, compared with the TFT substrate 900 of the comparative example, light leakage due to the disorder of the alignment state of the liquid crystal molecules in the vicinity of the first contact hole CH1 is suppressed. Therefore, high display quality can be maintained without shielding the entire first contact hole CH1 by the drain electrode 16d and the gate electrode 12g.
  • the area ratio of the drain electrode 16 d in the first contact hole CH 1 is preferably smaller than the area ratio of the oxide semiconductor layer 14.
  • the contact area between the pixel electrode 18a and the drain electrode 16d in the first contact hole CH1 is preferably smaller than the contact area between the pixel electrode 18a and the second portion 14b of the oxide semiconductor layer 14.
  • the hole diameter of the first contact hole CH1 can be reduced. Therefore, it is possible to form an auxiliary capacitor having a larger capacitance value than the conventional one in the pixel P.
  • the capacitance value of the auxiliary capacitance By increasing the capacitance value of the auxiliary capacitance, the ratio of the parasitic capacitance (Cgd) between the gate and drain to the total capacitance of the pixel P (liquid crystal capacitance Clc + auxiliary capacitance Cs + gate-drain parasitic capacitance Cgd) can be reduced. And the influence of the feedthrough voltage can be reduced.
  • the above-described effect (an effect of improving the light utilization efficiency) can be obtained even in a configuration in which the second insulating layer (etch stop layer) 15 of the TFT substrate 100 is omitted.
  • the effects described below can be further obtained by providing the second insulating layer 15 as in the present embodiment.
  • the second insulating layer 15 functions as an etch stop when the conductive film to be the source electrode 16s and the drain electrode 16d is patterned by etching, and protects the channel region of the oxide semiconductor layer 14. Therefore, the reliability of the TFT 11 can be improved.
  • the first contact hole CH1 is composed of the opening 15a of the second insulating layer 15 and the opening 17a of the third insulating layer 17, the second insulating layer 15 and the third insulating layer 17 are separately provided. Etching is performed to make the taper angle of the first contact hole CH1 gentle. Therefore, it is possible to further reduce the occurrence of light leakage due to the alignment disorder of the liquid crystal molecules due to the step of the first contact hole CH1.
  • FIG. 4 shows a cross section of the TFT substrate 100 different from that in FIG.
  • the second insulating layer 15 is located between the first metal layer 12 and the second metal layer 16 as indicated by a region R1 in FIG. Accordingly, the parasitic capacitance between the first metal layer 12 and the second metal layer 16 is reduced.
  • the second insulating layer 13 is interposed between the first metal layer 12 and the first transparent electrode layer 18 as shown in a region R ⁇ b> 2 in FIG. 4.
  • An insulating layer 15 is located. Therefore, the parasitic capacitance between the first metal layer 12 and the first transparent electrode layer 18 is reduced.
  • the first insulating layer 13, the third insulating layer 17, and the fourth insulating layer are provided between the first metal layer 12 and the second transparent electrode layer 20.
  • a second insulating layer 15 is located. Therefore, the parasitic capacitance between the first metal layer 12 and the second transparent electrode layer 20 is reduced.
  • FIG. 5A is a diagram illustrating an example of a planar structure of the TFT substrate 100.
  • the TFT substrate 100 includes a display region (active region) DR and a peripheral region (frame region) FR located around the display region DR.
  • a plurality of pixels P are arranged in a matrix.
  • Each pixel P includes a TFT 11, a pixel electrode 18a, and a common electrode 20a.
  • the common electrode 20a is formed over substantially the entire display area DR except for the vicinity of the first contact hole CH1 of each pixel P, and the same potential is applied to the common electrode 20a in each pixel P.
  • the peripheral region FR includes a terminal portion FRa provided with a plurality of terminals.
  • the peripheral region FR includes an upper wiring layer (not shown in FIG. 5A) formed from the same conductive film as the source wiring S and a lower wiring layer (not shown in FIG. 5A) formed from the same conductive film as the gate wiring G. (Not shown in FIG. 5A).
  • Various signals from the external wiring input to the terminal FRa are supplied to the display region DR via the upper wiring layer and / or the lower wiring layer.
  • the scanning signal and the display signal are supplied to the corresponding gate wiring G and source wiring S through the upper wiring layer and / or the lower wiring layer, respectively, and the common signal is transmitted through the upper wiring layer and / or the lower wiring layer.
  • an S-COM connecting portion for connecting the upper wiring layer and the common electrode 20a is formed in the peripheral region FR.
  • an SG connection portion (connecting portion) for connecting the upper wiring layer and the lower wiring layer may be formed in the peripheral region FR.
  • FIG. 5B shows an example of the cross-sectional structure of the S-COM connection part
  • the right side of FIG. 5B shows another example of the cross-sectional structure of the S-COM connection part.
  • an upper wiring layer 16a formed of the same conductive film as the source wiring S is provided on the second insulating layer 15.
  • the second metal layer 16 includes the upper wiring layer 16a.
  • a second contact hole CH2 that overlaps the upper wiring layer 16a when viewed from the normal direction of the substrate 10 is formed.
  • the second transparent electrode layer 20 further includes a transparent connection layer 20b electrically connected to the common electrode 20a.
  • the transparent connection layer 20b is in contact with the upper wiring layer 16a in the second contact hole CH2. Therefore, in this structure, the upper wiring layer 16a and the common electrode 20a are electrically connected through the transparent connection layer 20b.
  • the first transparent electrode layer 18 further includes a first transparent connection layer 18b that is not electrically connected to the pixel electrode 18a.
  • the second transparent electrode layer 20 further includes a second transparent connection layer 20b that is electrically connected to the common electrode 20a.
  • the first transparent connection layer 18b is in contact with the upper wiring layer 16a in the second contact hole CH2
  • the second transparent connection layer 20b is in contact with the first transparent connection layer 18b in the second contact hole CH2. Therefore, in this structure, the upper wiring layer 16a and the common electrode 20a are electrically connected via the first transparent connection layer 18b and the second transparent connection layer 20b.
  • FIG. 5C shows an example of a cross-sectional structure of a terminal provided in the terminal portion FRa.
  • the lower wiring layer 12 a formed of the same conductive film as the gate wiring G is provided on the substrate 10, and the same as the source wiring S is formed on the second insulating layer 15.
  • An upper wiring layer 16a formed of the conductive film is provided. That is, the first metal layer 12 includes a lower wiring layer 12a, and the second metal layer 16 includes an upper wiring layer 16a.
  • the first transparent electrode layer 18 further includes a third transparent connection layer 18c, and the second transparent electrode layer 20 further includes a fourth transparent connection layer 20b.
  • the first insulating layer 13, the second insulating layer 15, the third insulating layer 17, and the fourth insulating layer 19 include a third layer that overlaps the lower wiring layer 12 a and the upper wiring layer 16 a when viewed from the normal direction of the substrate 10.
  • a contact hole CH3 is formed.
  • the upper wiring layer 16a is in contact with the lower wiring layer 12a
  • the third transparent connection layer 18c is in contact with the upper wiring layer 16a
  • the fourth transparent connection layer 20c is in contact with the third transparent connection layer 18c. Therefore, in this structure, the lower wiring layer 12a and the fourth transparent connection layer 20c are electrically connected via the upper wiring layer 16a and the third transparent connection layer 18c.
  • an SG connection part (connecting part) is interposed between them.
  • the common signals input to the terminals of the terminal portion FRa are passed through the fourth transparent connection layer 20c, the third transparent connection layer 18c, the upper wiring layer 16a, the lower wiring layer 12a, the upper wiring layer 16a, and the transparent connection layer 20b. It can be supplied to the common electrode 20a.
  • an SG connection portion (connecting portion) is interposed between them.
  • the common signal input to the terminals of the terminal portion FRa is converted into the fourth transparent connection layer 20c, the third transparent connection layer 18c, the upper wiring layer 16a, the lower wiring layer 12a, the upper wiring layer 16a, and the first transparent connection.
  • the common electrode 20a can be supplied via the layer 18b and the second transparent connection layer 20b.
  • FIGS. 6A to 6E and FIGS. 7A to 7D are process sectional views schematically showing the manufacturing process of the TFT substrate 100.
  • FIG. 6A to 6E are process sectional views schematically showing the manufacturing process of the TFT substrate 100.
  • a first metal layer 12 including a gate electrode 12g, a gate wiring G, and a lower wiring layer 12a is formed on a substrate (for example, a glass substrate) 10. Specifically, after depositing a first conductive film on the substrate 10, the first metal layer 12 is formed by patterning the first conductive film.
  • a material of the first conductive film for example, aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo) or tungsten (W), or these These alloys can be used.
  • the first conductive film may have a single layer structure or a stacked structure in which a plurality of layers are stacked.
  • a laminate of Ti / Al / Ti (upper layer / intermediate layer / lower layer) or a laminate of Mo / Al / Mo can be used.
  • the stacked structure of the first conductive film is not limited to a three-layer structure, and may be a two-layer structure or a stacked structure of four or more layers. Furthermore, the first conductive film only needs to include at least a layer formed of a metal material. When the first conductive film has a stacked structure, some layers are formed of metal nitride or metal oxide. May be.
  • the first metal layer 12 is formed by patterning the conductive film of the first conductive film by a photolithography process.
  • the first insulating layer 13 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • the first insulating layer 13 is formed by successively depositing a SiN x film having a thickness of 100 nm to 500 nm and a SiO 2 film having a thickness of 20 nm to 100 nm by, for example, CVD (Chemical Vapor Deposition). Form.
  • the oxide semiconductor layer 14 is formed on the first insulating layer 13. Specifically, after depositing an oxide semiconductor film over the first insulating layer 13, the island-shaped oxide semiconductor layer 14 is formed by patterning the oxide semiconductor film.
  • the oxide semiconductor layer 14 formed in this step includes a first portion 14a overlapping the gate electrode 12g and a second portion 14b extending from the first portion 14a across the edge of the gate electrode 12g on the drain electrode 16d side.
  • the oxide semiconductor layer 14 is formed by patterning the semiconductor film by a photolithography process.
  • An In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is particularly limited.
  • In: Ga: Zn 2: 2: 1
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is suitably used as a drive TFT and a pixel TFT.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer is used, power consumption of the display device can be significantly reduced.
  • the In—Ga—Zn—O based semiconductor may be amorphous or may have a crystalline part.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the oxide semiconductor layer 14 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductors In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O based semiconductors, etc. You may go out.
  • an opening for electrically connecting the lower wiring layer 12a and the upper wiring layer 16a to the first insulating layer 13 of the terminal portion FRa and the SG connection portion (here, not shown, the terminal portion FRa is not shown).
  • the first insulating layer 13 is patterned so that the lower wiring layer 12a is exposed.
  • a second insulating layer (etch stop layer) 15 including a portion covering the channel region of the oxide semiconductor layer 14 is formed on the oxide semiconductor layer 14. Openings 15a and 15b are formed by patterning in regions of the second insulating layer 15 corresponding to the drain region and the source region of the oxide semiconductor layer 14. That is, a part of the second insulating layer 15 is removed so that a part of the oxide semiconductor 14 is exposed. Further, during this patterning, an opening (not shown here) for electrically connecting the lower wiring layer 12a and the upper wiring layer 16a to the second insulating layer 15 of the terminal portion FRa and the SG connecting portion.
  • the terminal portion FRa is formed as shown in FIG.
  • the second insulating layer 15 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • a SiO 2 film having a thickness of 10 nm to 500 nm is deposited as the second insulating layer 15 by, for example, CVD.
  • the SiO 2 film is heat-treated at 150 ° C. to 500 ° C. for 0.5 hours to 12 hours in an air atmosphere.
  • the second metal layer 16 including the source electrode 16s, the drain electrode 16d, the source wiring S, and the upper wiring layer 16a on the oxide semiconductor layer 14 and the second insulating layer 15.
  • the second metal layer 16 is formed by patterning the second conductive film. The patterning of the second conductive film is performed so that the source electrode 16s and the drain electrode 16d cover the end portion of the second insulating layer (etch stop layer) 15 corresponding to the channel region.
  • the second conductive film As a material of the second conductive film, for example, aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo) or tungsten (W), or these These alloys can be used.
  • the second conductive film may have a single layer structure or a stacked structure in which a plurality of layers are stacked. For example, a laminate of Ti / Al / Ti (upper layer / intermediate layer / lower layer) or a laminate of Mo / Al / Mo can be used.
  • the stacked structure of the second conductive film is not limited to a three-layer structure, and may be a two-layer structure or a stacked structure of four or more layers.
  • the second conductive film only needs to include at least a layer formed of a metal material.
  • some layers are formed of metal nitride or metal oxide. May be.
  • a Ti layer having a thickness of 10 nm to 100 nm, an Al layer having a thickness of 50 nm to 400 nm, and a Ti layer having a thickness of 50 nm to 300 nm are successively deposited by sputtering, for example.
  • the second metal layer 16 is formed by patterning the second conductive film by a photolithography process. During this patterning, the second insulating layer 15 functions as an etch stop, so that the channel region of the oxide semiconductor layer 14 is protected and the reliability of the TFT 11 is improved.
  • a third insulating layer (interlayer insulating layer) 17 is formed on the second metal layer 16.
  • the third insulating layer 17 formed in this step does not include an organic insulating layer.
  • an opening 17a is formed by patterning. That is, a part of the third insulating layer 17 is removed so that a part of the drain electrode 16d and a part of the oxide semiconductor layer 14 are exposed.
  • an opening for electrically connecting the upper wiring layer 16a and the third transparent connection layer 18c is formed in the third insulating layer 17 of the terminal portion FRa. .
  • an opening for electrically connecting the upper wiring layer 16a and the transparent connection layer 20b to the third insulating layer 17 of the S-COM connection portion, or the upper wiring
  • An opening for electrically connecting the layer 16a and the first transparent connection layer 18b is formed.
  • the third insulating layer 17 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • the SiO 2 film is heat-treated at 200 ° C. to 400 ° C. for 0.5 hours to 4 hours in an air atmosphere, and then 50 nm A SiN x film having a thickness of ⁇ 500 nm is deposited, and these laminated films are used as the third insulating layer 17.
  • the second portion 14b of the oxide semiconductor layer 14 and the drain electrode when viewed from the normal direction of the substrate 10 from the opening 15a of the second insulating layer 15 and the opening 17a of the third insulating layer 17.
  • a first contact hole CH1 overlapping the end 16de of 16d is formed. That is, in the first half of the step of forming the first contact hole CH1 in the second insulating layer 15 and the third insulating layer 17 (step of forming the opening 15a in the second insulating layer 15), the second insulating layer 15 is formed.
  • the second half (the step of forming the opening 17a in the third insulating layer 17) is included in the step of forming the third insulating layer 17.
  • the pixel electrode (transparent conductive layer) 18a and the third transparent connection layer 18c are formed on the third insulating layer 17.
  • the first transparent electrode layer 18 including the first transparent connection layer 18b) is further formed.
  • the first transparent electrode layer 18 is formed by patterning the third conductive film. At this time, patterning is performed so that the pixel electrode 18a is in contact with the drain electrode 16d and the second portion 14b of the oxide semiconductor layer 14 in the first contact hole CH1.
  • the material of the third conductive film various transparent conductive materials can be used, and for example, metal oxides such as ITO, IZO, and ZnO can be used.
  • a third conductive film is formed by depositing a metal oxide film having a thickness of 20 nm to 300 nm by, for example, a sputtering method, the first conductive film is patterned by a photolithography process to form the first conductive film.
  • the transparent electrode layer 18 is formed.
  • a fourth insulating layer (auxiliary capacitor insulating layer) 19 is formed on the first transparent electrode layer 18.
  • an opening (see FIG. 5C) for electrically connecting the third transparent connection layer 18c and the fourth transparent connection layer 20c is formed by patterning.
  • the fourth insulating layer 19 of the S-COM connection portion has an opening (see the left side of FIG. 5B) for electrically connecting the upper wiring layer 16a and the transparent connection layer 20b, or An opening (see the right side of FIG. 5B) for electrically connecting the first transparent connection layer 18b and the second transparent connection layer 20b is formed.
  • the fourth insulating layer 19 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • a SiN x film having a thickness of 50 nm to 500 nm is deposited by, for example, CVD.
  • the common electrode (transparent electrode) 20a and the fourth transparent connection layer 20c are formed on the fourth insulating layer 19.
  • the second transparent electrode layer 20 including the second transparent connection layer 20b is further formed in the case of providing the S-COM connection portion shown on the right side of FIG.
  • the second transparent electrode layer 20 is formed by patterning the fourth conductive film.
  • various transparent conductive materials can be used, and for example, metal oxides such as ITO, IZO, ZnO, and the like can be used.
  • the second conductive film is patterned by a photolithography process to form the second conductive film.
  • the transparent electrode layer 20 is formed.
  • the TFT substrate 100 can be manufactured.
  • the TFT substrate 100 is suitably used for a liquid crystal display device.
  • FIG. 8 shows a liquid crystal display device 1000 including the TFT substrate 100.
  • the liquid crystal display device 1000 is provided between a TFT substrate (active matrix substrate) 100, a counter substrate (color filter substrate) 110 facing the TFT substrate 100, and the TFT substrate 100 and the counter substrate 110.
  • Liquid crystal layer 120 Liquid crystal layer 120.
  • the counter substrate 110 includes a substrate 30, a color filter layer 31 and a light shielding layer (black matrix) 32 supported by the substrate 30.
  • the substrate 30 is a transparent substrate (for example, a glass substrate).
  • the color filter layer 31 typically includes a red color filter, a green color filter, and a blue color filter, and is formed of, for example, a colored photosensitive resin material.
  • the light shielding layer 32 is formed from, for example, a black photosensitive resin material.
  • the width of the light shielding layer 32 is so small that the oxide semiconductor layer 14 protrudes from the light shielding layer 32 when viewed from the normal direction of the display surface. As a result, the aperture ratio is improved.
  • FIG. 9 shows a TFT substrate 100A, which is a modified example of the TFT substrate 100.
  • FIG. 9 is a cross-sectional view schematically showing the TFT substrate 100A.
  • the fourth insulating layer (auxiliary capacitor insulating layer) 19 covers the first transparent electrode layer 18, and the second transparent electrode layer 20 is on the fourth insulating layer 19. Is provided.
  • the fourth insulating layer (auxiliary capacitor insulating layer) 19 is provided between the third insulating layer (interlayer insulating layer) 17 and the first transparent electrode layer 18.
  • the second transparent electrode layer 20 that is provided and includes the common electrode (transparent electrode that is not electrically connected to the pixel electrode 18 a) 20 a is provided between the third insulating layer 17 and the fourth insulating layer 19. ing.
  • the TFT substrate 100A as shown in FIG.
  • the first contact hole CH1 is formed not only in the second insulating layer 15 and the third insulating layer 17, but also in the fourth insulating layer 19. That is, the first contact hole CH1 is composed of the opening 15a of the second insulating layer 15, the opening 17a of the third insulating layer 17, and the opening 19a of the fourth insulating layer 19.
  • the same effect as that of the TFT substrate 100 can be obtained.
  • FIG. 10 shows a TFT substrate 100B, which is a modified example of the TFT substrate 100.
  • FIG. 10 is a cross-sectional view schematically showing the TFT substrate 100B.
  • the first contact hole CH1 is formed not only in the second insulating layer 15 and the third insulating layer 17, but also in the fourth insulating layer 19. That is, the first contact hole CH1 is composed of the opening 15a of the second insulating layer 15, the opening 17a of the third insulating layer 17, and the opening 19a of the fourth insulating layer 19.
  • the first transparent electrode layer 18 includes a first electrode 18d that is not electrically connected to the transparent conductive layer 18a
  • the second transparent electrode layer 20 includes the transparent conductive layer 18a in the first contact hole CH1.
  • the second electrode 20d in contact with is included.
  • each pixel P includes the TFT 11, the first electrode 18d, and the second electrode 20d, the first electrode 18d functions as a common electrode, and the second electrode 20d functions as a pixel electrode.
  • the TFT substrate 100B When the TFT substrate 100B is used in an FFS mode liquid crystal display device, at least one slit is formed in the pixel electrode 20d. Further, the TFT substrate 100B may be used for a liquid crystal display device in a TN (Twisted Nematic) mode or a VA (VerticalmentAlignment) mode.
  • TN Transmission Nematic
  • VA Very SelfAlignment
  • FIG. 11 shows a TFT substrate 100 ⁇ / b> C that is a modified example of the TFT substrate 100.
  • FIG. 11 is a cross-sectional view schematically showing the TFT substrate 100C.
  • the TFT substrate 100C has a configuration in which the fourth insulating layer 19 and the second transparent electrode layer 20 in the TFT substrate 100 are omitted. Also in the TFT substrate 100C having such a configuration, the same effects as those of the TFT substrates 100, 100A and 100B can be obtained.
  • FIG. 12 shows a TFT substrate 200 in the present embodiment.
  • FIG. 12 is a cross-sectional view schematically showing the TFT substrate 200.
  • the TFT substrate 200 will be described with a focus on differences from the TFT substrate 100 in the first embodiment.
  • the TFT substrate 200 is different from the TFT substrate 100 in Embodiment 1 in that the second metal layer 16 does not include the drain electrode of the TFT 11 as shown in FIG.
  • the portion of the first transparent electrode layer 18 that is in contact with the second portion 14 b of the oxide semiconductor layer 14 functions as the drain electrode of the TFT 11.
  • the first contact hole CH1 overlaps the second portion 14b of the oxide semiconductor layer 14 when viewed from the normal direction of the substrate 10. Therefore, a part of the first contact hole CH1 can be a light transmission region T that is not shielded by the gate electrode 12g, so that the light use efficiency can be increased.
  • the second insulating layer (etch stop layer) 15 is provided, so that the reliability of the TFT 11 is improved, and the occurrence of light leakage due to the step of the first contact hole CH1 is reduced.
  • the effect of reducing the parasitic capacitance between the first metal layer 12 and another conductive layer can be obtained.
  • the reliability of the TFT 11 can be further improved because the second metal layer 16 does not include the drain electrode 16d.
  • this effect will be described more specifically with reference to FIGS. 13 (a) and 13 (b).
  • the second metal layer 16 includes the drain electrode 16d, as shown in FIG. 13A, the light L incident on the TFT substrate 100 from the back side is converted into the gate electrode 12g. The light may be reflected by the (first metal layer 12) and the drain electrode 16d (second metal layer 16) and reach the channel region of the oxide semiconductor layer 14 to cause a change in characteristics (depletion) of the TFT 11.
  • the second metal layer 16 does not include the drain electrode. Therefore, as shown in FIG. This can be reduced compared to the substrate 100. Therefore, the characteristic change (depletion) of the TFT 11 can be suppressed.
  • the second metal layer 16 does not include the drain electrode 16d, so that an effect of improving the contrast ratio can be obtained. If the second metal layer 16 does not include the drain electrode 16d, the step at the end portion 16de (see, for example, FIG. 1) of the drain electrode 16d is eliminated, so that the liquid crystal alignment disorder due to the step is reduced. Therefore, light leakage during black display is suppressed, and the contrast ratio is improved.
  • the configuration in which the second metal layer 16 includes the drain electrode 16d is defined by the source electrode 16s and the drain electrode 16d formed of a conductive film having the same channel length. Therefore, there is an advantage that variations in channel length hardly occur.
  • FIGS. 14A to 14C are process cross-sectional views schematically showing the manufacturing process of the TFT substrate 200.
  • FIGS. 15A to 15C are process cross-sectional views schematically showing the manufacturing process of the TFT substrate 200.
  • a substrate for example, a glass substrate
  • the first metal layer 12 including the gate electrode 12g, the first insulating layer (gate insulating layer) 13, the oxide semiconductor layer 14, and the second insulating layer (etch stop layer) 15 are formed.
  • the second metal layer 16 including the source electrode 16 s is formed on the oxide semiconductor layer 14 and the second insulating layer 15. Specifically, after the second conductive film is formed over the oxide semiconductor layer 14 and the second insulating layer 15, the second metal layer 16 is formed by patterning the second conductive film. The patterning of the second conductive film is performed so that the source electrode 16s covers the end portion of the second insulating layer (etch stop layer) 15 corresponding to the channel region.
  • a material of the second conductive film for example, aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo) or tungsten (W), or these These alloys can be used.
  • the second conductive film may have a single layer structure or a stacked structure in which a plurality of layers are stacked.
  • a laminate of Ti / Al / Ti (upper layer / intermediate layer / lower layer) or a laminate of Mo / Al / Mo can be used.
  • the stacked structure of the second conductive film is not limited to a three-layer structure, and may be a two-layer structure or a stacked structure of four or more layers. Further, the second conductive film only needs to include at least a layer formed of a metal material. When the second conductive film has a stacked structure, some layers are formed of metal nitride or metal oxide. May be.
  • a Ti layer having a thickness of 10 nm to 100 nm, an Al layer having a thickness of 50 nm to 400 nm, and a Ti layer having a thickness of 50 nm to 300 nm are successively deposited by sputtering, for example.
  • the second metal layer 16 is formed by patterning the second conductive film by a photolithography process. During this patterning, the second insulating layer 15 functions as an etch stop, so that the channel region of the oxide semiconductor layer 14 is protected and the reliability of the TFT 11 is improved.
  • a third insulating layer (interlayer insulating layer) 17 is formed on the second metal layer 16.
  • the third insulating layer 17 formed in this step does not include an organic insulating layer.
  • an opening 17a is formed by patterning. That is, a part of the third insulating layer 17 is removed so that a part of the oxide semiconductor layer 14 is exposed.
  • the third insulating layer 17 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • the SiO 2 film is heat-treated at 200 ° C. to 400 ° C. for 0.5 hours to 4 hours in an air atmosphere, and then 50 nm A SiN x film having a thickness of ⁇ 500 nm is deposited, and these laminated films are used as the third insulating layer 17.
  • the second portion 14 b of the oxide semiconductor layer 14 overlaps with the second portion 14 b of the oxide semiconductor layer 14 when viewed from the normal direction of the substrate 10 through the opening 15 a of the second insulating layer 15 and the opening 17 a of the third insulating layer 17.
  • One contact hole CH1 is formed. That is, in the first half of the step of forming the first contact hole CH1 in the second insulating layer 15 and the third insulating layer 17 (step of forming the opening 15a in the second insulating layer 15), the second insulating layer 15 is formed. The second half (the step of forming the opening 17a in the third insulating layer 17) is included in the step of forming the third insulating layer 17.
  • a first transparent electrode layer 18 including a pixel electrode (transparent conductive layer) 18 a is formed on the third insulating layer 17. Specifically, after depositing a third conductive film on the third insulating layer 17, the first transparent electrode layer 18 is formed by patterning the third conductive film. At this time, patterning is performed so that the pixel electrode 18a is in contact with the second portion 14b of the oxide semiconductor layer 14 in the first contact hole CH1.
  • the material of the third conductive film various transparent conductive materials can be used, and for example, metal oxides such as ITO, IZO, and ZnO can be used.
  • a third conductive film is formed by depositing a metal oxide film having a thickness of 20 nm to 300 nm by, for example, a sputtering method
  • the first conductive film is patterned by a photolithography process to form the first conductive film.
  • the transparent electrode layer 18 is formed.
  • a fourth insulating layer (auxiliary capacitor insulating layer) 19 is formed on the first transparent electrode layer 18.
  • the fourth insulating layer 19 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • a SiN x film having a thickness of 50 nm to 500 nm is deposited by, for example, CVD.
  • the second transparent electrode layer 20 including the common electrode (transparent electrode) 20 a is formed on the fourth insulating layer 19.
  • the second transparent electrode layer 20 is formed by patterning the fourth conductive film.
  • various transparent conductive materials can be used, and for example, metal oxides such as ITO, IZO, ZnO, and the like can be used.
  • the second conductive film is patterned by a photolithography process to form the second conductive film.
  • the transparent electrode layer 20 is formed.
  • the TFT substrate 200 can be manufactured.
  • the TFT substrate 200 is suitably used for a liquid crystal display device.
  • FIG. 16 shows a liquid crystal display device 1100 provided with a TFT substrate 200.
  • the liquid crystal display device 1100 is provided between a TFT substrate (active matrix substrate) 200, a counter substrate (color filter substrate) 210 facing the TFT substrate 200, and the TFT substrate 200 and the counter substrate 210.
  • the liquid crystal layer 220 is provided.
  • the counter substrate 210 includes a substrate 30, a color filter layer 31 supported by the substrate 30, and a light shielding layer (black matrix) 32.
  • the substrate 30 is a transparent substrate (for example, a glass substrate).
  • the color filter layer 31 typically includes a red color filter, a green color filter, and a blue color filter, and is formed of, for example, a colored photosensitive resin material.
  • the light shielding layer 32 is formed from, for example, a black photosensitive resin material.
  • the width of the light shielding layer 32 is so small that the oxide semiconductor layer 14 protrudes from the light shielding layer 32 when viewed from the normal direction of the display surface. As a result, the aperture ratio is improved.
  • FIG. 17 shows a TFT substrate 200A, which is a modified example of the TFT substrate 200.
  • FIG. 17 is a cross-sectional view schematically showing the TFT substrate 200A.
  • the fourth insulating layer (auxiliary capacitor insulating layer) 19 covers the first transparent electrode layer 18, and the second transparent electrode layer 20 is on the fourth insulating layer 19. Is provided.
  • the fourth insulating layer (auxiliary capacitor insulating layer) 19 is interposed between the third insulating layer (interlayer insulating layer) 17 and the first transparent electrode layer 18.
  • the second transparent electrode layer 20 that is provided and includes the common electrode (transparent electrode that is not electrically connected to the pixel electrode 18 a) 20 a is provided between the third insulating layer 17 and the fourth insulating layer 19. ing.
  • the TFT substrate 200A as shown in FIG.
  • the first contact hole CH1 is formed not only in the second insulating layer 15 and the third insulating layer 17, but also in the fourth insulating layer 19. That is, the first contact hole CH1 is composed of the opening 15a of the second insulating layer 15, the opening 17a of the third insulating layer 17, and the opening 19a of the fourth insulating layer 19.
  • the same effect as that of the TFT substrate 200 can be obtained.
  • FIG. 18 shows a TFT substrate 200B, which is a modified example of the TFT substrate 200.
  • FIG. 18 is a cross-sectional view schematically showing the TFT substrate 200B.
  • the first contact hole CH1 is formed not only in the second insulating layer 15 and the third insulating layer 17, but also in the fourth insulating layer 19. That is, the first contact hole CH1 is composed of the opening 15a of the second insulating layer 15, the opening 17a of the third insulating layer 17, and the opening 19a of the fourth insulating layer 19.
  • the first transparent electrode layer 18 includes a first electrode 18d that is not electrically connected to the transparent conductive layer 18a
  • the second transparent electrode layer 20 includes the transparent conductive layer 18a in the first contact hole CH1.
  • the second electrode 20d in contact with is included.
  • each pixel P includes the TFT 11, the first electrode 18d, and the second electrode 20d.
  • the first electrode 18d functions as a common electrode
  • the second electrode 20d functions as a pixel electrode.
  • the TFT substrate 200B When the TFT substrate 200B is used in an FFS mode liquid crystal display device, at least one slit is formed in the pixel electrode 20d. Further, the TFT substrate 200B may be used in a liquid crystal display device in a TN (Twisted / Nematic) mode or a VA (Vertical / Alignment) mode.
  • TN Transmission / Nematic
  • VA Very / Alignment
  • FIG. 19 shows a TFT substrate 200 ⁇ / b> C that is a modified example of the TFT substrate 200.
  • FIG. 19 is a cross-sectional view schematically showing the TFT substrate 200C.
  • the TFT substrate 200C has a configuration in which the fourth insulating layer 19 and the second transparent electrode layer 20 in the TFT substrate 200 are omitted. Even in the TFT substrate 200C having such a configuration, the same effects as those of the TFT substrates 200, 200A, and 200B can be obtained.
  • FIG. 20 shows a TFT substrate 300 in this embodiment.
  • FIG. 20 is a cross-sectional view schematically showing the TFT substrate 300.
  • the TFT substrates 100 and 200 in the first and second embodiments include the bottom-gate TFT 11, whereas the TFT substrate 300 in the present embodiment includes the top-gate TFT 11 '.
  • the TFT substrate 300 includes a substrate 10 and a TFT 11 ′ supported on the substrate 10.
  • the substrate 10 is an insulating transparent substrate (for example, a glass substrate).
  • the TFT 11 ' has a gate electrode 12g, a source electrode 16s, and a drain electrode 16d.
  • the TFT substrate 300 includes an oxide semiconductor layer 14, a first insulating layer 13, a first metal layer 12, a second insulating layer 15, a second metal layer 16, a third insulating layer 17, and a first insulating layer.
  • a transparent electrode layer 18 is provided.
  • the TFT substrate 300 further includes a fourth insulating layer 19 and a second transparent electrode layer 20.
  • the oxide semiconductor layer 14 is provided on the substrate 10.
  • the oxide semiconductor layer 14 includes an active layer of the TFT 11 ′.
  • the oxide semiconductor layer 14 includes a first portion 14a that overlaps the gate electrode 12g, and a second portion 14b that extends from the first portion 14a across the edge of the gate electrode 12g on the drain electrode 16d side.
  • the first insulating layer (gate insulating layer) 13 is provided on the oxide semiconductor layer 14. That is, the first insulating layer 13 is formed so as to cover the oxide semiconductor layer 14.
  • the first insulating layer 13 is formed from an inorganic insulating material.
  • the first metal layer 12 is provided on the first insulating layer 13.
  • the first metal layer 12 includes a gate electrode 12g of the TFT 11 '.
  • the first metal layer 12 may have a single layer structure or a stacked structure in which a plurality of layers are stacked.
  • the first metal layer 12 includes at least a layer formed of a metal material. When the first metal layer 12 has a laminated structure, some layers may be formed from a metal nitride or a metal oxide.
  • the second insulating layer (interlayer insulating layer) 15 is provided on the first metal layer 12.
  • the second insulating layer 15 is made of an inorganic insulating material.
  • the second metal layer 16 is provided on the second insulating layer 15.
  • the second metal layer 16 includes a source electrode 16s and a drain electrode 16d of the TFT 11 '.
  • the second metal layer 16 may have a single layer structure or a stacked structure in which a plurality of layers are stacked.
  • the second metal layer 16 includes at least a layer formed of a metal material.
  • a part of the layers may be formed from a metal nitride or a metal oxide. Since the first metal layer 12 and the second metal layer 16 including a layer formed of a metal material are generally more conductive than a conductive layer formed of a transparent conductive material, the width of the wiring can be reduced. This is possible, and can contribute to higher definition and improved pixel aperture ratio.
  • the third insulating layer (passivation layer) 17 is provided on the second metal layer 16.
  • the third insulating layer 17 is made of an inorganic insulating material. That is, the third insulating layer 17 does not include an organic insulating layer.
  • the first contact hole CH1 is formed in the first insulating layer 13, the second insulating layer 15, and the third insulating layer 17.
  • the first contact hole CH1 includes an opening 13a formed in the first insulating layer 13, an opening 15a formed in the second insulating layer 15, and an opening 17a formed in the third insulating layer 17. .
  • the first contact hole CH1 overlaps the second portion 14b of the oxide semiconductor layer 14 when viewed from the normal direction of the substrate 10.
  • the first contact hole CH1 also overlaps with the end portion 16de of the drain electrode 16d on the second portion 14b side when viewed from the normal direction of the substrate 10. That is, the first contact hole CH1 is formed so that the end portion 16de of the drain electrode 16d and the second portion 14b of the oxide semiconductor layer 14 are exposed.
  • the first transparent electrode layer 18 is provided on the third insulating layer 17.
  • the first transparent electrode layer 18 is made of a transparent conductive material.
  • the first transparent electrode layer 18 includes a transparent conductive layer 18a in contact with the second portion 14b of the oxide semiconductor layer 14 in the first contact hole CH1.
  • the TFT 11 'and the transparent conductive layer 18a are provided for each pixel (that is, each pixel includes the TFT 11' and the transparent conductive layer 18a), and the transparent conductive layer 18a functions as a pixel electrode.
  • the fourth insulating layer (auxiliary capacitor insulating layer) 19 covers the first transparent electrode layer 18.
  • the fourth insulating layer 19 is made of an inorganic insulating material.
  • the second transparent electrode layer 20 is provided on the fourth insulating layer 19.
  • the second transparent electrode layer 20 includes a transparent electrode 20a that is not electrically connected to the pixel electrode 18a.
  • the transparent electrode 20a functions as a common electrode.
  • the common electrode 20a faces the pixel electrode 18a via the fourth insulating layer 19, and the pixel electrode 18a and the common electrode 20a and the fourth insulating layer 19 positioned therebetween constitute an auxiliary capacitor. Yes.
  • At least one slit (not shown here) is formed in the common electrode 20a.
  • An alignment film (not shown) is provided on the common electrode 20a.
  • the TFT substrate 300 having the above-described configuration is suitably used for an FFS (Fringe Field Switching) mode liquid crystal display device.
  • the first contact hole CH1 has the end portion 16de and the oxide on the second portion 14b side of the drain electrode 16d when viewed from the normal direction of the substrate 10. It overlaps with the second portion 14 b of the semiconductor layer 14. Therefore, a part of the first contact hole CH1 can be a light transmission region T that is not shielded by either the gate electrode 12g or the drain electrode 16d. Since the third insulating layer 17 of the TFT substrate 100 does not include an organic insulating layer, the first contact hole CH1 is relatively shallow.
  • FIG. 21 shows an example of the cross-sectional structure of the S-COM connection part
  • the right side of FIG. 21 shows another example of the cross-sectional structure of the S-COM connection part.
  • an upper wiring layer 16a formed of the same conductive film as the source electrode 16s and the drain electrode 16d is provided on the second insulating layer 15. That is, the second metal layer 16 includes the upper wiring layer 16a.
  • a second contact hole CH2 that overlaps the upper wiring layer 16a when viewed from the normal direction of the substrate 10 is formed.
  • the second transparent electrode layer 20 further includes a transparent connection layer 20b electrically connected to the common electrode 20a.
  • the transparent connection layer 20b is in contact with the upper wiring layer 16a in the second contact hole CH2. Therefore, in this structure, the upper wiring layer 16a and the common electrode 20a are electrically connected through the transparent connection layer 20b.
  • the first transparent electrode layer 18 further includes a first transparent connection layer 18b that is not electrically connected to the pixel electrode 18a.
  • the second transparent electrode layer 20 further includes a second transparent connection layer 20b that is electrically connected to the common electrode 20a.
  • the first transparent connection layer 18b is in contact with the upper wiring layer 16a in the second contact hole CH2
  • the second transparent connection layer 20b is in contact with the first transparent connection layer 18b in the second contact hole CH2. Therefore, in this structure, the upper wiring layer 16a and the common electrode 20a are electrically connected via the first transparent connection layer 18b and the second transparent connection layer 20b.
  • FIGS. 22A to 22E and FIGS. 23A to 23D are process cross-sectional views schematically showing the manufacturing process of the TFT substrate 300.
  • FIG. 22A to 22E are process cross-sectional views schematically showing the manufacturing process of the TFT substrate 300.
  • FIGS. 23A to 23D are process cross-sectional views schematically showing the manufacturing process of the TFT substrate 300.
  • the oxide semiconductor layer 14 is formed on the substrate 10. Specifically, after depositing an oxide semiconductor film over the first insulating layer 13, the island-shaped oxide semiconductor layer 14 is formed by patterning the oxide semiconductor film.
  • the substrate 10 a quartz substrate, a glass substrate, a glass substrate coated with an insulating film, or the like can be used.
  • a glass substrate covered with an insulating film is used as the substrate 10.
  • the oxide semiconductor layer 14 is formed by patterning the semiconductor film by a photolithography process.
  • the first insulating layer (gate insulating layer) 13 is formed over the oxide semiconductor layer 14.
  • the first insulating layer 13 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • the first insulating layer 13 is formed by depositing a SiO 2 film having a thickness of 20 nm to 300 nm by, for example, CVD.
  • the first metal layer 12 including the gate electrode 12 g is formed on the first insulating layer 13. Specifically, after depositing a first conductive film on the first insulating layer 13, the first metal layer 12 is formed by patterning the first conductive film.
  • a material of the first conductive film for example, aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo) or tungsten (W), or these These alloys can be used.
  • the first conductive film may have a single layer structure or a stacked structure in which a plurality of layers are stacked.
  • a laminate of Ti / Al / Ti (upper layer / intermediate layer / lower layer) or a laminate of Mo / Al / Mo can be used.
  • the stacked structure of the first conductive film is not limited to a three-layer structure, and may be a two-layer structure or a stacked structure of four or more layers. Furthermore, the first conductive film only needs to include at least a layer formed of a metal material. When the first conductive film has a stacked structure, some layers are formed of metal nitride or metal oxide. May be.
  • the first metal layer 12 is formed by patterning the conductive film of the first conductive film by a photolithography process.
  • a second insulating layer (interlayer insulating layer) 15 is formed on the first metal layer 12. Openings 15a and 15b are formed by patterning in regions of the second insulating layer 15 corresponding to the drain region and the source region of the oxide semiconductor layer 14. At this time, openings 13 a and 13 b are also formed in regions of the first insulating layer 13 corresponding to the drain region and the source region of the oxide semiconductor layer 14. That is, part of the second insulating layer 15 and the first insulating layer 13 is removed so that part of the oxide semiconductor 14 is exposed.
  • the second insulating layer 15 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • a SiO 2 film having a thickness of 10 nm to 500 nm is deposited as the second insulating layer 15 by, for example, CVD.
  • the SiO 2 film is heat-treated at 150 ° C. to 500 ° C. for 0.5 hours to 12 hours in an air atmosphere.
  • the second metal layer 16 including the source electrode 16s, the drain electrode 16d, and the upper wiring layer 16a is formed on the second insulating layer 15.
  • the second metal layer 16 is formed by patterning the second conductive film. The patterning of the second conductive film is performed so that the source electrode 16s and the drain electrode 16d overlap the end portion of the gate electrode 12g.
  • a material of the second conductive film for example, aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo) or tungsten (W), or these These alloys can be used.
  • the second conductive film may have a single layer structure or a stacked structure in which a plurality of layers are stacked.
  • a laminate of Ti / Al / Ti (upper layer / intermediate layer / lower layer) or a laminate of Mo / Al / Mo can be used.
  • the stacked structure of the second conductive film is not limited to a three-layer structure, and may be a two-layer structure or a stacked structure of four or more layers. Further, the second conductive film only needs to include at least a layer formed of a metal material. When the second conductive film has a stacked structure, some layers are formed of metal nitride or metal oxide. May be.
  • a Ti layer having a thickness of 10 nm to 100 nm, an Al layer having a thickness of 50 nm to 400 nm, and a Ti layer having a thickness of 50 nm to 300 nm are successively deposited by sputtering, for example.
  • the second metal layer 16 is formed by patterning the second conductive film by a photolithography process.
  • a third insulating layer (passivation layer) is formed on the second metal layer 16.
  • the third insulating layer 17 formed in this step does not include an organic insulating layer.
  • an opening 17a is formed in the third insulating layer 17 in a region corresponding to the opening 15a of the second insulating layer 15 and the opening 13a of the first insulating layer 13 by patterning. That is, a part of the third insulating layer 17 is removed so that a part of the drain electrode 16d and a part of the oxide semiconductor layer 14 are exposed. During this patterning, an opening (see the left side of FIG.
  • the third insulating layer 17 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • the SiO 2 film is heat-treated at 200 ° C. to 400 ° C. for 0.5 hours to 4 hours in an air atmosphere, and then 50 nm A SiN x film having a thickness of ⁇ 500 nm is deposited, and these laminated films are used as the third insulating layer 17.
  • the oxide semiconductor when viewed from the normal direction of the substrate 10 from the opening 13 a of the first insulating layer 13, the opening 15 a of the second insulating layer 15, and the opening 17 a of the third insulating layer 17.
  • a first contact hole CH1 is formed to overlap the second portion 14b of the layer 14 and the end portion 16de of the drain electrode 16d. That is, the first half of the step of forming the first contact hole CH1 in the first insulating layer 13, the second insulating layer 15, and the third insulating layer 17 (the openings 13a and 15a are formed in the first insulating layer 13 and the second insulating layer 15).
  • the step of forming) is included in the step of forming the second insulating layer 15, and the latter half (step of forming the opening 17 a in the third insulating layer 17) is included in the step of forming the third insulating layer 17.
  • the first transparent electrode layer 18a (the S-COM connecting portion shown on the right side of FIG. 21 is provided on the third insulating layer 17, the first transparent The first transparent electrode layer 18 including the connection layer 18b) is formed. Specifically, after depositing a third conductive film on the third insulating layer 17, the first transparent electrode layer 18 is formed by patterning the third conductive film. At this time, patterning is performed so that the pixel electrode 18a is in contact with the drain electrode 16d and the second portion 14b of the oxide semiconductor layer 14 in the first contact hole CH1.
  • the material of the third conductive film various transparent conductive materials can be used, and for example, metal oxides such as ITO, IZO, and ZnO can be used.
  • a third conductive film is formed by depositing a metal oxide film having a thickness of 20 nm to 300 nm by, for example, a sputtering method, the first conductive film is patterned by a photolithography process to form the first conductive film.
  • the transparent electrode layer 18 is formed.
  • a fourth insulating layer (auxiliary capacitor insulating layer) 19 is formed on the first transparent electrode layer 18.
  • the fourth insulating layer 19 of the S-COM connecting portion has an opening (see the left side of FIG. 21) for electrically connecting the upper wiring layer 16a and the transparent connecting layer 20b, or a first transparent layer.
  • An opening (see the right side of FIG. 21) for electrically connecting the connection layer 18b and the second transparent connection layer 20b is formed.
  • the fourth insulating layer 19 includes, for example, a silicon oxide (SiO x ) film, a silicon nitride (SiN x ) film, a silicon oxynitride (SiO x N y , x> y) film, a silicon nitride oxide (SiN x O y , x > Y) A film, an aluminum oxide film, a tantalum oxide film, or a laminated film thereof.
  • a SiN x film having a thickness of 50 nm to 500 nm is deposited by, for example, CVD.
  • the second transparent electrode layer 20 including the second transparent connecting layer 20b is further formed.
  • the second transparent electrode layer 20 is formed by patterning the fourth conductive film.
  • the material of the fourth conductive film various transparent conductive materials can be used, and for example, metal oxides such as ITO, IZO, ZnO, and the like can be used.
  • the second conductive film is patterned by a photolithography process to form the second conductive film.
  • the transparent electrode layer 20 is formed.
  • the TFT substrate 300 can be manufactured.
  • the TFT substrate 300 is suitably used for a liquid crystal display device.
  • FIG. 24 shows a TFT substrate 300A which is a modified example of the TFT substrate 300.
  • FIG. 24 is a cross-sectional view schematically showing the TFT substrate 300A.
  • the fourth insulating layer (auxiliary capacitor insulating layer) 19 covers the first transparent electrode layer 18, and the second transparent electrode layer 20 is on the fourth insulating layer 19. Is provided.
  • the fourth insulating layer (auxiliary capacitor insulating layer) 19 is provided between the third insulating layer (interlayer insulating layer) 17 and the first transparent electrode layer 18.
  • the second transparent electrode layer 20 that is provided and includes the common electrode (transparent electrode that is not electrically connected to the pixel electrode 18 a) 20 a is provided between the third insulating layer 17 and the fourth insulating layer 19. ing.
  • the TFT substrate 300A as shown in FIG.
  • the first contact hole CH1 extends not only to the first insulating layer 13, the second insulating layer 15, and the third insulating layer 17, but also to the fourth insulating layer 19. Is formed. That is, the first contact hole CH1 includes the opening 13a of the first insulating layer 13, the opening 15a of the second insulating layer 15, the opening 17a of the third insulating layer 17, and the opening 19a of the fourth insulating layer 19. Has been.
  • the same effect as that of the TFT substrate 300 can be obtained.
  • FIG. 25 shows a TFT substrate 300B, which is a modified example of the TFT substrate 300.
  • FIG. 25 is a cross-sectional view schematically showing the TFT substrate 300B.
  • the first contact hole CH1 is formed not only in the first insulating layer 13, the second insulating layer 15, and the third insulating layer 17, but also in the fourth insulating layer 19. ing. That is, the first contact hole CH1 includes the opening 13a of the first insulating layer 13, the opening 15a of the second insulating layer 15, the opening 17a of the third insulating layer 17, and the opening 19a of the fourth insulating layer 19.
  • the first transparent electrode layer 18 includes a first electrode 18d that is not electrically connected to the transparent conductive layer 18a
  • the second transparent electrode layer 20 includes the transparent conductive layer 18a in the first contact hole CH1. The second electrode 20d in contact with is included.
  • each pixel P includes the TFT 11, the first electrode 18d, and the second electrode 20d, the first electrode 18d functions as a common electrode, and the second electrode 20d functions as a pixel electrode.
  • the TFT substrate 300B When the TFT substrate 300B is used in an FFS mode liquid crystal display device, at least one slit is formed in the pixel electrode 20d. Further, the TFT substrate 300B may be used for a liquid crystal display device in a TN (Twisted Nematic) mode or a VA (Vertical Alignment) mode.
  • TN Transmission Nematic
  • VA Very Alignment
  • FIG. 26 shows a TFT substrate 300C which is a modified example of the TFT substrate 300.
  • FIG. 26 is a cross-sectional view schematically showing the TFT substrate 300C.
  • the TFT substrate 300C has a configuration in which the fourth insulating layer 19 and the second transparent electrode layer 20 in the TFT substrate 300 are omitted. Even in the TFT substrate 300C having such a configuration, the same effects as those of the TFT substrates 300, 300A, and 300B can be obtained.
  • FIG. 27 shows a TFT substrate 400 in the present embodiment.
  • FIG. 27 is a cross-sectional view schematically showing the TFT substrate 400.
  • the TFT substrate 400 will be described focusing on differences from the TFT substrate 300 in the third embodiment.
  • the TFT substrate 400 is different from the TFT substrate 300 in the third embodiment in that the second metal layer 16 does not include the drain electrode of the TFT 11.
  • the portion of the first transparent electrode layer 18 that is in contact with the second portion 14 b of the oxide semiconductor layer 14 functions as the drain electrode of the TFT 11. It should be noted that a part of the first transparent electrode layer 18 (portion functioning as a drain electrode) overlaps the gate electrode 12g when viewed from the normal direction of the substrate 10, as shown in FIG. preferable.
  • the first contact hole CH1 overlaps the second portion 14b of the oxide semiconductor layer 14 when viewed from the normal direction of the substrate 10. Therefore, a part of the first contact hole CH1 can be a light transmission region T that is not shielded by the gate electrode 12g, so that the light use efficiency can be increased.
  • the second metal layer 16 does not include the drain electrode 16d, an effect of improving the contrast ratio can be obtained. If the second metal layer 16 does not include the drain electrode 16d, the step at the end portion 16de (see, for example, FIG. 20) of the drain electrode 16d is eliminated, so that the liquid crystal alignment disorder due to the step is reduced. Therefore, light leakage during black display is suppressed, and the contrast ratio is improved.
  • a semiconductor device and a method for manufacturing the same in which a decrease in light use efficiency is suppressed as compared with the conventional case.
  • the semiconductor device according to the embodiment of the present invention is suitably used as an active matrix substrate for various display devices.

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Abstract

　半導体装置は、ゲート電極を含む第１メタル層と、第１メタル層上に設けられた第１絶縁層と、第１絶縁層上に設けられた酸化物半導体層と、酸化物半導体層上に設けられた第２絶縁層と、酸化物半導体層および第２絶縁層上に設けられ、ソース電極を含む第２メタル層と、第２メタル層上に設けられた第３絶縁層と、第３絶縁層上に設けられた第１透明電極層とを備える。酸化物半導体層は、ゲート電極に重なる第１部分および第１部分からゲート電極のドレイン電極側のエッジを横切って延設された第２部分を有する。第３絶縁層は、有機絶縁層を含んでおらず、第２絶縁層および第３絶縁層には、基板の法線方向から見たときに酸化物半導体層の第２部分に重なる第１コンタクトホールが形成されている。第１透明電極層は、第１コンタクトホール内において酸化物半導体層の第２部分に接する透明導電層を含む。

Description

半導体装置、液晶表示装置および半導体装置の製造方法
　本発明は、半導体装置に関し、特に、酸化物半導体層を含む薄膜トランジスタを備えた半導体装置に関する。また、本発明は、そのような半導体装置を備えた液晶表示装置およびそのような半導体装置の製造方法にも関する。
　現在、アクティブマトリクス基板を備えた液晶表示装置が種々の用途に広く用いられている。アクティブマトリクス基板は、画素ごとにスイッチング素子を有する。スイッチング素子として薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。
　ＴＦＴ基板は、画素ごとに設けられたＴＦＴおよび画素電極、ＴＦＴにゲート信号を供給するゲート配線、ＴＦＴにソース信号を供給するソース配線などを有する。ＴＦＴのゲート電極、ソース電極およびドレイン電極は、それぞれゲート配線、ソース配線および画素電極に電気的に接続されている。ＴＦＴ、ゲート配線およびソース配線は、層間絶縁層で覆われている。画素電極は、層間絶縁層上に設けられており、層間絶縁層に形成されたコンタクトホール内で、ＴＦＴのドレイン電極に接続されている。
　層間絶縁層として、有機絶縁材料から形成された絶縁層（以下では「有機絶縁層」と呼ぶ）が用いられることがある。例えば特許文献１および２には、ＴＦＴや配線を覆う層間絶縁層として、無機絶縁層と、その上に形成された有機絶縁層とを有するＴＦＴ基板が開示されている。
　有機絶縁材料は、無機絶縁材料に比べて低い誘電率を有しており、厚く堆積しやすい。比較的厚い（例えば１μｍから３μｍ程度の厚さを有する）有機絶縁層を含む層間絶縁層を形成すると、画素電極の一部をゲート配線および／またはソース配線に層間絶縁層を介して重なるように配置したときに画素電極とゲート配線および／またはソース配線との間に形成される寄生容量を小さくすることができる。従って、画素電極の一部をゲート配線および／またはソース配線に重なるように配置できるので、画素開口率を向上させることが可能になる。
特開２０１３－１０５１３６号公報 国際公開第２０１３／０７３６３５号
　しかしながら、厚い有機絶縁層を形成すると、ドレイン電極と画素電極とを接続するために層間絶縁層に形成されるコンタクトホールが深くなる。コンタクトホールが深いと、コンタクトホール近傍の液晶分子の配向状態が乱れ、光漏れが発生することがある。また、有機絶縁層に形成されるコンタクトホールは、テーパ形状を有しているので、コンタクトホールが深いほどコンタクトホールの開口面積が大きくなる。
　コンタクトホール近傍における光漏れを抑制するために、特許文献１では、ドレイン電極上にコンタクトホールを配置し、ドレイン電極（またはドレイン電極の延長部分）によってコンタクトホール近傍を遮光している。また、特許文献２では、ゲート電極（ゲート配線）上にコンタクトホールを配置することによって、コンタクトホール近傍を遮光している。ところが、コンタクトホール近傍を遮光するためには、製造プロセスにおけるアライメント誤差等を考慮して、十分に大きな遮光領域を形成する必要がある。従って、特許文献１および２のような構成によりコンタクトホール近傍を遮光する構成を採用すると、画素における表示に寄与する領域が遮光領域の分だけ小さくなるので、光の利用効率が低下する。
　また、近年、表示装置の高精細化が進んでおり、高精細な表示装置では、画素の面積が小さくなるので、画素内に遮光領域が形成されることによる光利用効率の低下がより顕著になる。
　本発明は上記問題に鑑みてなされたものであり、その目的は、従来よりも光の利用効率の低下が抑制された半導体装置およびその製造方法を提供することにある。
　本発明の実施形態による半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、前記薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうちの前記ゲート電極を含む第１メタル層と、前記第１メタル層上に設けられた第１絶縁層と、前記第１絶縁層上に設けられ、前記薄膜トランジスタの活性層を含む酸化物半導体層と、前記酸化物半導体層上に設けられ、前記酸化物半導体層のチャネル領域を覆う部分を含む第２絶縁層と、前記酸化物半導体層および前記第２絶縁層上に設けられ、少なくとも前記ソース電極を含む第２メタル層と、前記第２メタル層上に設けられた第３絶縁層と、前記第３絶縁層上に設けられた第１透明電極層と、を備え、前記酸化物半導体層は、前記ゲート電極に重なる第１部分および前記第１部分から前記ゲート電極の前記ドレイン電極側のエッジを横切って延設された第２部分を有し、前記第３絶縁層は、有機絶縁層を含んでおらず、前記第２絶縁層および前記第３絶縁層には、前記基板の法線方向から見たときに前記酸化物半導体層の前記第２部分に重なる第１コンタクトホールが形成されており、前記第１透明電極層は、前記第１コンタクトホール内において前記酸化物半導体層の前記第２部分に接する透明導電層を含む。
　本発明の他の実施形態による半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、前記薄膜トランジスタの活性層を含む酸化物半導体層と、前記酸化物半導体層上に設けられた第１絶縁層と、前記第１絶縁層上に設けられ、前記薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうちの前記ゲート電極を含む第１メタル層と、前記第１メタル層上に設けられた第２絶縁層と、前記第２絶縁層上に設けられ、少なくとも前記ソース電極を含む第２メタル層と、前記第２メタル層上に設けられた第３絶縁層と、前記第３絶縁層上に設けられた第１透明電極層と、を備え、前記酸化物半導体層は、前記ゲート電極に重なる第１部分および前記第１部分から前記ゲート電極の前記ドレイン電極側のエッジを横切って延設された第２部分を有し、前記第３絶縁層は、有機絶縁層を含んでおらず、前記第１絶縁層、前記第２絶縁層および前記第３絶縁層には、前記基板の法線方向から見たときに前記酸化物半導体層の前記第２部分に重なる第１コンタクトホールが形成されており、前記第１透明電極層は、前記第１コンタクトホール内において前記酸化物半導体層の前記第２部分に接する透明導電層を含む。
　ある実施形態において、前記第２メタル層は、前記ドレイン電極をさらに含み、前記第１コンタクトホールは、前記基板の法線方向から見たとき、前記ドレイン電極の、前記第２部分側の端部にも重なる。
　ある実施形態において、前記第２メタル層は、前記ドレイン電極を含まない。
　ある実施形態において、本発明による半導体装置は、複数の画素を有し、前記複数の画素のそれぞれは、前記薄膜トランジスタおよび前記透明導電層を含み、前記透明導電層は、画素電極として機能する。
　ある実施形態において、本発明による半導体装置は、前記第１透明電極層を覆う第４絶縁層と、前記第４絶縁層上に設けられた第２透明電極層と、をさらに備え、前記第２透明電極層は、前記画素電極に電気的に接続されていない透明電極を含み、前記透明電極は共通電極として機能する。
　ある実施形態において、前記第２メタル層は、上部配線層をさらに含み、前記第３絶縁層および前記第４絶縁層には、前記基板の法線方向から見たときに前記上部配線層に重なる第２コンタクトホールが形成されており、前記第２透明電極層は、前記共通電極に電気的に接続された透明接続層をさらに含み、前記透明接続層は、前記第２コンタクトホール内において前記上部配線層に接する。
　ある実施形態において、前記第２メタル層は、上部配線層を有し、前記第３絶縁層および前記第４絶縁層には、前記基板の法線方向から見たときに前記上部配線層に重なる第２コンタクトホールが形成されており、前記第１透明電極層は、前記画素電極に電気的に接続されていない第１透明接続層をさらに含み、前記第２透明電極層は、前記共通電極に電気的に接続された第２透明接続層をさらに含み、前記第１透明接続層は、前記第２コンタクトホール内において前記上部配線層に接し、前記第２透明接続層は、前記第２コンタクトホール内において前記第１透明接続層に接する。
　ある実施形態において、本発明による半導体装置は、前記第３絶縁層および前記第１透明電極層の間に設けられた第４絶縁層と、前記第３絶縁層および前記第４絶縁層の間に設けられた第２透明電極層と、をさらに備え、前記第１コンタクトホールは、前記第４絶縁層にもわたって形成されており、前記第２透明電極層は、前記画素電極に電気的に接続されていない透明電極を含み、前記透明電極は共通電極として機能する。
　ある実施形態において、本発明による半導体装置は、前記第１透明電極層上に設けられた第４絶縁層と、前記第４絶縁層上に設けられた第２透明電極層と、をさらに備え、前記第１コンタクトホールは、前記第４絶縁層にもわたって形成されており、前記第１透明電極層は、前記透明導電層に電気的に接続されていない第１電極をさらに含み、前記第２透明電極層は、前記第１コンタクトホール内において前記透明導電層に接する第２電極を含む。
　ある実施形態において、本発明による半導体装置は、複数の画素を有し、前記複数の画素のそれぞれは、前記薄膜トランジスタ、前記第１電極および前記第２電極を含み、前記第１電極は、共通電極として機能し、前記第２電極は、画素電極として機能する。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　本発明の実施形態による液晶表示装置は、アクティブマトリクス基板と、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板および前記対向基板の間に設けられた液晶層と、を備える表示装置であって、前記アクティブマトリクス基板は、上述した構成を有する半導体装置である。
　本発明の実施形態による半導体装置の製造方法は、基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置の製造方法であって、前記基板上に、前記薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうちの前記ゲート電極を含む第１メタル層を形成する工程（ａ）と、前記第１メタル層上に第１絶縁層を形成する工程（ｂ）と、前記第１絶縁層上に酸化物半導体層を形成する工程（ｃ）と、前記酸化物半導体層上に、前記酸化物半導体層のチャネル領域を覆う部分を含む第２絶縁層を形成する工程（ｄ）と、前記酸化物半導体層および前記第２絶縁層上に、少なくとも前記ソース電極を含む第２メタル層を形成する工程（ｅ）と、前記第２メタル層上に第３絶縁層を形成する工程（ｆ）と、前記第２絶縁層および前記第３絶縁層にコンタクトホールを形成する工程（ｇ）と、前記工程（ｇ）の後に前記第３絶縁層上に透明電極層を形成する工程（ｈ）と、を包含し、前記工程（ｃ）において形成される前記酸化物半導体層は、前記ゲート電極に重なる第１部分および前記第１部分から前記ゲート電極の前記ドレイン電極側のエッジを横切って延設された第２部分を有し、前記工程（ｆ）において形成される前記第３絶縁層は、有機絶縁層を含んでおらず、前記工程（ｇ）において形成される前記コンタクトホールは、前記基板の法線方向から見たときに前記酸化物半導体層の前記第２部分に重なり、前記工程（ｈ）において形成される透明電極層は、前記コンタクトホール内において前記酸化物半導体層の前記第２部分に接する透明導電層を含む。
　本発明の他の実施形態による半導体装置の製造方法は、基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置の製造方法であって、前記基板上に、前記薄膜トランジスタの活性層を含む酸化物半導体層を形成する工程（ａ）と、前記酸化物半導体層上に第１絶縁層を形成する工程（ｂ）と、前記第１絶縁層上に、前記薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうちの前記ゲート電極を含む第１メタル層を形成する工程（ｃ）と、前記第１メタル層上に第２絶縁層を形成する工程（ｄ）と、前記第２絶縁層上に、少なくとも前記ソース電極を含む第２メタル層を形成する工程（ｅ）と、前記第２メタル層上に第３絶縁層を形成する工程（ｆ）と、前記第１絶縁層、前記第２絶縁層および前記第３絶縁層にコンタクトホールを形成する工程（ｇ）と、前記工程（ｇ）の後に前記第３絶縁層上に透明電極層を形成する工程（ｈ）と、を包含し、前記工程（ａ）において形成される前記酸化物半導体層は、前記ゲート電極に重なる第１部分および前記第１部分から前記ゲート電極の前記ドレイン電極側のエッジを横切って延設された第２部分を有し、前記工程（ｆ）において形成される前記第３絶縁層は、有機絶縁層を含んでおらず、前記工程（ｇ）において形成される前記コンタクトホールは、前記基板の法線方向から見たときに前記酸化物半導体層の前記第２部分に重なっており、前記工程（ｈ）において形成される前記透明電極層は、前記コンタクトホール内において前記酸化物半導体層の前記第２部分に接する透明導電層を含む。
　ある実施形態において、前記工程（ｅ）において形成される前記第２メタル層は、前記ドレイン電極をさらに含み、前記工程（ｇ）において形成される前記コンタクトホールは、前記基板の法線方向から見たとき、前記ドレイン電極の、前記第２部分側の端部にも重なる。
　ある実施形態において、前記工程（ｅ）において形成される前記第２メタル層は、前記ドレイン電極を含まない。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　本発明の実施形態によると、従来よりも光の利用効率の低下が抑制された半導体装置およびその製造方法が提供される。
本発明の実施形態によるＴＦＴ基板１００を模式的に示す断面図であり、図２中の１Ａ－１Ａ’線に沿った断面構造を示している。 本発明の実施形態によるＴＦＴ基板１００を模式的に示す平面図である。 比較例のＴＦＴ基板９００を模式的に示す断面図である。 本発明の実施形態によるＴＦＴ基板１００を模式的に示す断面図である。 （ａ）は、ＴＦＴ基板１００の平面構造の一例を示す図であり、（ｂ）は、Ｓ－ＣＯＭ接続部の例を示す断面図であり、（ｃ）は、端子部ＦＲａに設けられている端子の例を示す断面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１００の製造工程を模式的に示す工程断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１００の製造工程を模式的に示す工程断面図である。 ＴＦＴ基板１００を備える液晶表示装置１０００を模式的に示す断面図である。 ＴＦＴ基板１００の改変例であるＴＦＴ基板１００Ａを模式的に示す断面図である。 ＴＦＴ基板１００の改変例であるＴＦＴ基板１００Ｂを模式的に示す断面図である。 ＴＦＴ基板１００の改変例であるＴＦＴ基板１００Ｃを模式的に示す断面図である。 本発明の実施形態によるＴＦＴ基板２００を模式的に示す断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板２００の効果を説明するための図である。 （ａ）～（ｃ）は、ＴＦＴ基板２００の製造工程を模式的に示す工程断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板２００の製造工程を模式的に示す工程断面図である。 ＴＦＴ基板２００を備える液晶表示装置１１００を模式的に示す断面図である。 ＴＦＴ基板２００の改変例であるＴＦＴ基板２００Ａを模式的に示す断面図である。 ＴＦＴ基板２００の改変例であるＴＦＴ基板２００Ｂを模式的に示す断面図である。 ＴＦＴ基板２００の改変例であるＴＦＴ基板２００Ｃを模式的に示す断面図である。 本発明の実施形態によるＴＦＴ基板３００を模式的に示す断面図である。 ＴＦＴ基板３００のＳ－ＣＯＭ接続部の例を示す断面図である。 （ａ）～（ｅ）は、ＴＦＴ基板３００の製造工程を模式的に示す工程断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板３００の製造工程を模式的に示す工程断面図である。 ＴＦＴ基板３００の改変例であるＴＦＴ基板３００Ａを模式的に示す断面図である。 ＴＦＴ基板３００の改変例であるＴＦＴ基板３００Ｂを模式的に示す断面図である。 ＴＦＴ基板３００の改変例であるＴＦＴ基板３００Ｃを模式的に示す断面図である。 本発明の実施形態によるＴＦＴ基板４００を模式的に示す断面図である。
　以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。以下では、本発明の実施形態による半導体装置として、液晶表示装置用のＴＦＴ基板（アクティブマトリクス基板）を例示するが、本発明の実施形態による半導体装置は、他の表示装置（例えば、電気泳動表示装置、ＭＥＭＳ（Micro Electro Mechanical System）表示装置など）用のＴＦＴ基板であってもよい。
　（実施形態１）
　図１および図２に、本実施形態におけるＴＦＴ基板（アクティブマトリクス基板）１００を示す。図１および図２は、ＴＦＴ基板１００を模式的に示す断面図および平面図である。図１は、図２中の１Ａ－１Ａ’線に沿った断面構造を示している。
　ＴＦＴ基板１００は、図２に示すように、マトリクス状に配列された複数の領域Ｐを有する。これらの領域Ｐのそれぞれは、液晶表示装置の各画素に対応している。本願明細書では、液晶表示装置の各画素に対応する、ＴＦＴ基板１００の領域Ｐも「画素」と称する。
　ＴＦＴ基板１００は、図１に示すように、基板１０と、基板１０に支持された薄膜トランジスタ（ＴＦＴ）１１とを備える。基板１０は、絶縁性を有する透明基板（例えばガラス基板）である。ＴＦＴ１１は、ゲート電極１２ｇ、ソース電極１６ｓおよびドレイン電極１６ｄを有する。ゲート電極１２ｇは、ゲート配線（走査配線）Ｇに電気的に接続されており、ゲート配線Ｇからゲート信号（走査信号）を供給される。ソース電極１６ｓは、ソース配線（信号配線）Ｓに電気的に接続されており、ソース配線Ｓからソース信号（表示信号）を供給する。ドレイン電極１６ｄは、後述する画素電極に電気的に接続されている。
　以下、ＴＦＴ基板１００の構造をより具体的に説明する。ＴＦＴ基板１００は、図１に示すように、第１メタル層１２、第１絶縁層１３、酸化物半導体層１４、第２絶縁層１５、第２メタル層１６、第３絶縁層１７および第１透明電極層１８を備える。また、ＴＦＴ基板１００は、第４絶縁層１９および第２透明電極層２０をさらに備える。
　第１メタル層１２は、基板１０上に設けられている。第１メタル層１２は、ＴＦＴ１１のゲート電極１２ｇと、ゲート配線Ｇとを含む。第１メタル層１２は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。第１メタル層１２は、少なくとも金属材料から形成された層を含む。第１メタル層１２が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。
　第１絶縁層（ゲート絶縁層）１３は、第１メタル層１２上に設けられている。つまり、第１絶縁層１３は、ゲート電極１２ｇおよびゲート配線Ｇを覆うように形成されている。第１絶縁層１３は、無機絶縁材料から形成される。
　酸化物半導体層１４は、第１絶縁層１３上に設けられており、ＴＦＴ１１の活性層を含む。また、酸化物半導体層１４は、ゲート電極１２ｇに重なる第１部分１４ａと、第１部分１４ａからゲート電極１２ｇのドレイン電極１６ｄ側のエッジを横切って延設された第２部分１４ｂとを有する。
　第２絶縁層（エッチストップ層）１５は、酸化物半導体層１４上に設けられており、酸化物半導体層１４のチャネル領域を覆う部分を含む。第２絶縁層１５は、無機絶縁材料から形成されている。第２絶縁層１５は、後述するように、ソース電極１６ｓおよびドレイン電極１６ｄとなる導電膜をパターニングする際にエッチストップとして機能する。
　第２メタル層１６は、酸化物半導体層１４および第２絶縁層１５上に設けられている。第２メタル層１６は、ＴＦＴ１１のソース電極１６ｓおよびドレイン電極１６ｄと、ソース配線Ｓとを含む。第２メタル層１６は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。第２メタル層１６は、少なくとも金属材料から形成された層を含む。第２メタル層１６が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。金属材料から形成された層を含む、第１メタル層１２および第２メタル層１６は、一般に、透明導電材料から形成された導電層よりも導電性が高いので、配線の幅を狭くすることが可能であり、高精細化および画素開口率の向上に寄与し得る。
　第３絶縁層（層間絶縁層）１７は、第２メタル層１６上に設けられている。第３絶縁層１７は、無機絶縁材料から形成されている。つまり、第３絶縁層１７は、有機絶縁層を含んでいない。
　第２絶縁層１５および第３絶縁層１７には、第１コンタクトホールＣＨ１が形成されている。第１コンタクトホールＣＨ１は、第２絶縁層１５に形成された開口部１５ａおよび第３絶縁層１７に形成された開口部１７ａから構成されている。この第１コンタクトホールＣＨ１は、基板１０の法線方向から見たとき、酸化物半導体層１４の第２部分１４ｂに重なる。また、第１コンタクトホールＣＨ１は、基板１０の法線方向から見たとき、ドレイン電極１６ｄの、第２部分１４ｂ側の端部にも重なる。つまり、第１コンタクトホールＣＨ１は、ドレイン電極１６ｄの端部１６ｄｅと、酸化物半導体層１４の第２部分１４ｂとが露出するように形成されている。
　第１透明電極層１８は、第３絶縁層１７上に設けられている。第１透明電極層１８は、透明導電材料から形成されている。第１透明電極層１８は、第１コンタクトホールＣＨ１内において酸化物半導体層１４の第２部分１４ｂに接する透明導電層１８ａを含む。ＴＦＴ１１および透明導電層１８ａは、画素Ｐごとに設けられており（つまり各画素ＰはＴＦＴ１１および透明導電層１８ａを含んでおり）、透明導電層１８ａは、画素電極として機能する。
　第４絶縁層（補助容量絶縁層）１９は、第１透明電極層１８を覆っている。第４絶縁層１９は、無機絶縁材料から形成されている。
　第２透明電極層２０は、第４絶縁層１９上に設けられている。第２透明電極層２０は、画素電極１８ａに電気的に接続されていない透明電極２０ａを含む。この透明電極２０ａは、共通電極として機能する。共通電極２０ａは、第４絶縁層１９を介して画素電極１８ａに対向しており、画素電極１８ａおよび共通電極２０ａと、これらの間に位置する第４絶縁層１９とが補助容量を構成している。共通電極２０ａには、少なくとも１つのスリット２０ａｓが形成されている。
　共通電極２０ａ上には、不図示の配向膜が設けられている。上述した構成を有するＴＦＴ基板１００は、ＦＦＳ（Fringe Field Switching）モードの液晶表示装置に好適に用いられる。
　本実施形態のＴＦＴ基板１００では、既に説明したように、第１コンタクトホールＣＨ１は、基板１０の法線方向から見たとき、ドレイン電極１６ｄの、第２部分１４ｂ側の端部１６ｄｅおよび酸化物半導体層１４の第２部分１４ｂに重なる。そのため、第１コンタクトホールＣＨ１の一部を、ゲート電極１２ｇおよびドレイン電極１６ｄのいずれによっても遮光されない光透過領域Ｔとすることができる。なお、ＴＦＴ基板１００の層間絶縁層（第３絶縁層）１７は、有機絶縁層を含んでいないので、第１コンタクトホールＣＨ１は、比較的浅い。従って、第１コンタクトホールＣＨ１に起因する液晶配向の乱れは小さく、第１コンタクトホールＣＨ１近傍における光漏れは小さいので、上述した光透過領域Ｔを設けても表示への悪影響はない。このように、第１コンタクトホールＣＨ１の一部を光透過領域Ｔとして利用することによって、光の利用効率を高くすることができる。
　ここで、有機絶縁層を含む層間絶縁層を比較例のＴＦＴ基板と参照しながら、本実施形態のＴＦＴ基板１００の効果をより具体的に説明する。
　図３に、比較例のＴＦＴ基板９００を示す。図３は、比較例のＴＦＴ基板９００を模式的に示す断面図である。
　比較例のＴＦＴ基板９００は、図３に示すように、基板９１０と、基板９１０に支持されたＴＦＴ９１１とを備える。ＴＦＴ９１１は、ゲート電極９１２ｇ、ソース電極９１６ｓ、ドレイン電極９１６ｄおよび酸化物半導体層９１４を有する。
　基板９１０上に、ゲート電極９１２ｇが設けられており、ゲート電極９１２ｇを覆うようにゲート絶縁層９１３が設けられている。ゲート絶縁層９１３上に、酸化物半導体層９１４が設けられている。酸化物半導体層９１４は、その全体がゲート電極９１２ｇに重なっている。
　ゲート絶縁層９１３および酸化物半導体層９１４上に、ソース電極９１６ｓおよびドレイン電極９１６ｄが設けられている。ソース電極９１６ｓおよびドレイン電極９１６ｄを覆うように、層間絶縁層９１７が設けられている。層間絶縁層９１７は、無機絶縁材料から形成された無機絶縁層９１７ａと、無機絶縁層９１７ａ上に設けられ、有機絶縁材料から形成された有機絶縁層９１７ｂとを含む。
　層間絶縁層９１７には、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、基板９１１の法線方向から見たとき、ドレイン電極９１６ｄに重なる。
　層間絶縁層９１７上に、画素電極９１８ａが設けられている。画素電極９１８ａは、透明導電材料から形成されている。画素電極９１８ａは、コンタクトホールＣＨ内においてドレイン電極９１６ｄに接している。
　画素電極９１８ａを覆うように、補助容量絶縁層９１９が設けられており、補助容量絶縁層９１９上に、共通電極９２０ａが設けられている。
　比較例のＴＦＴ基板９００では、コンタクトホールＣＨ全体が、ドレイン電極９１６ｄによって遮光されている。以下、この理由を説明する。
　比較例のＴＦＴ基板９００では、画素電極９１８ａ（または共通電極９２０ａ）と、ソース配線および／またはゲート配線とが重なることによって生じる寄生容量を低減するために、層間絶縁層９１７が有機絶縁層９１７ｂを含む構成が採用されている。しかしながら、有機絶縁層９１７ｂが厚いことによって層間絶縁層９１７全体の厚さが大きくなり、コンタクトホールＣＨが深くなる。そのため、このＴＦＴ基板９００を備えた液晶表示装置では、コンタクトホールＣＨに起因する液晶配向の乱れが大きくなり、光漏れが生じるおそれがある。そこで、コンタクトホールＣＨ全体が遮光されている。その結果、比較例のＴＦＴ基板９００では、画素に占める遮光領域の面積の割合が増加し、光の利用効率が低下する。
　これに対し、本実施形態のＴＦＴ基板１００では、ドレイン電極１６ｄの端部１６ｄｅが露出するように第１コンタクトホールＣＨ１が形成されている。言い換えると、第１コンタクトホールＣＨ１の一部は、基板１０の法線方向から見たとき、ドレイン電極１６ｄに重ならない。また、第１コンタクトホールＣＨ１は、酸化物半導体層１４のゲート電極１２ｇに重なる部分（第１部分１４ａ）からゲート電極１２ｇのドレイン電極１６ｄ側のエッジを横切って延設された部分（第２部分１４ｂ）に重なるように形成されている。従って、第１コンタクトホールＣＨ１は、基板１０の法線方向から見たとき、ゲート電極１２ｇにも重ならない部分を有する。そのため、第１コンタクトホールＣＨ１の一部Ｔは、ドレイン電極１６ｄやゲート電極１２ｇによって遮光されず、光透過領域として表示に寄与させることが可能である。その結果、本実施形態のＴＦＴ基板１００では、比較例のＴＦＴ基板９００よりも光の利用効率を向上させることができる。また、第３絶縁層（層間絶縁層）１７に有機絶縁層が含まれていないことにより、光透過率も向上する。
　さらに、ＴＦＴ基板１００を備えた液晶表示装置では、バックライト（照明素子）の消費電力を低下させることによって装置全体の消費電力を低減することができる。既に説明したように、ＴＦＴ基板１００では、画素Ｐに占める遮光領域の面積の割合を小さくできるので、バックライトの消費電力を低下させても従来と同等の明るさの表示を行うことができるからである。
　ここで、本実施形態のＴＦＴ基板１００において第１コンタクトホールＣＨ１全体を遮光しなくてもよい理由を説明する。
　ＴＦＴ基板１００の第３絶縁層（層間絶縁層）１７は、無機絶縁材料から形成されており、比較的薄いので、ドレイン電極１６ｄと画素電極１８ａとを電気的に接続するための第１コンタクトホールＣＨ１を深く形成する必要がない。また、第３絶縁層１７が薄いので、第１コンタクトホールＣＨ１のホール径も縮小できる。従って、比較例のＴＦＴ基板９００に比べ、第１コンタクトホールＣＨ１近傍における液晶分子の配向状態の乱れに起因する光漏れが抑制される。そのため、第１コンタクトホールＣＨ１全体をドレイン電極１６ｄやゲート電極１２ｇで遮光しなくても高い表示品位を維持することができる。
　基板１０の法線方向から見たとき、第１コンタクトホールＣＨ１に占めるドレイン電極１６ｄの面積の割合は、酸化物半導体層１４の面積の割合よりも小さいことが好ましい。また、第１コンタクトホールＣＨ１内における画素電極１８ａとドレイン電極１６ｄとの接触面積は、画素電極１８ａと酸化物半導体層１４の第２部分１４ｂとの接触面積よりも小さいことが好ましい。これらにより、第１コンタクトホールＣＨ１近傍における遮光領域の割合を小さくできるので、光の利用効率の低下をより効果的に抑制できる。
　また、既に説明したように、ＴＦＴ基板１００では、第１コンタクトホールＣＨ１のホール径を縮小できる。従って、従来よりも大きな容量値の補助容量を画素Ｐ内に形成することができる。補助容量の容量値を大きくすることにより、画素Ｐの全容量（液晶容量Ｃｌｃ＋補助容量Ｃｓ＋ゲート・ドレイン間の寄生容量Ｃｇｄ）に対するゲート・ドレイン間の寄生容量（Ｃｇｄ）の比率を小さくすることができ、フィードスルー電圧の影響を低減することができる。
　なお、上述した効果（光の利用効率の向上効果）は、ＴＦＴ基板１００の第２絶縁層（エッチストップ層）１５を省略した構成においても、得ることができる。ただし、本実施形態のような第２絶縁層１５を設けることにより、以下に説明する効果をさらに得ることができる。
　第２絶縁層１５は、ソース電極１６ｓおよびドレイン電極１６ｄとなる導電膜をエッチングによりパターニングする際にエッチストップとして機能し、酸化物半導体層１４のチャネル領域を保護する。そのため、ＴＦＴ１１の信頼性を向上させることができる。
　また、第１コンタクトホールＣＨ１は、第２絶縁層１５の開口部１５ａと第３絶縁層１７の開口部１７ａとから構成されるので、第２絶縁層１５および第３絶縁層１７に対して別々にエッチングを行うことにより、第１コンタクトホールＣＨ１のテーパ角を緩やかにすることができる。そのため、第１コンタクトホールＣＨ１の段差に起因する液晶分子の配向乱れによる光漏れの発生をいっそう低減することができる。
　また、第２絶縁層１５が設けられていることにより、第１メタル層１２と他の導電層（第２メタル層１６、第１透明電極層１８または第２透明電極層２０）との間の寄生容量を低減することができ、消費電力をいっそう低減することができる。図４に、ＴＦＴ基板１００の、図１とは異なる断面を示す。
　図４中の領域Ｒ１に示されているように、第１メタル層１２と第２メタル層１６との間には、第１絶縁層１３に加えて第２絶縁層１５が位置している。従って、第１メタル層１２と第２メタル層１６との間の寄生容量が低減される。
　また、図４中の領域Ｒ２に示されているように、第１メタル層１２と第１透明電極層１８との間には、第１絶縁層１３および第３絶縁層１７に加えて第２絶縁層１５が位置している。従って、第１メタル層１２と第１透明電極層１８との間の寄生容量が低減される。
　さらに、図４中の領域Ｒ３に示されているように、第１メタル層１２と第２透明電極層２０との間には、第１絶縁層１３、第３絶縁層１７および第４絶縁層１９に加えて第２絶縁層１５が位置している。従って、第１メタル層１２と第２透明電極層２０との間の寄生容量が低減される。
　ここで、図５を参照しながら、共通電極２０ａに共通信号を印加するための具体的な構成の例を説明する。
　図５（ａ）は、ＴＦＴ基板１００の平面構造の一例を示す図である。ＴＦＴ基板１００は、図５（ａ）に示すように、表示領域（アクティブ領域）ＤＲと、表示領域ＤＲの周辺に位置する周辺領域（額縁領域）ＦＲとを有する。表示領域ＤＲには、複数の画素Ｐがマトリクス状に配列されている。各画素Ｐは、ＴＦＴ１１、画素電極１８ａおよび共通電極２０ａを含んでいる。共通電極２０ａは、例えば、各画素Ｐの第１コンタクトホールＣＨ１近傍を除く、表示領域ＤＲの略全体にわたって形成されており、各画素Ｐにおける共通電極２０ａには互いに等しい電位が与えられる。
　周辺領域ＦＲは、複数の端子が設けられた端子部ＦＲａを含む。また、周辺領域ＦＲは、ソース配線Ｓと同一の導電膜から形成された上部配線層（図５（ａ）では不図示）と、ゲート配線Ｇと同一の導電膜から形成された下部配線層（図５（ａ）では不図示）とを有する。端子部ＦＲａの端子に入力された、外部配線からの各種の信号は、上部配線層および／または下部配線層を介して表示領域ＤＲに供給される。例えば、走査信号および表示信号は、上部配線層および／または下部配線層を介してそれぞれ対応するゲート配線Ｇおよびソース配線Ｓに供給され、共通信号は、上部配線層および／または下部配線層を介して共通電極２０ａに供給される。以下に例示する構造では、周辺領域ＦＲには、上部配線層と共通電極２０ａとを接続するためのＳ－ＣＯＭ接続部が形成されている。また、周辺領域ＦＲに、上部配線層と下部配線層とを接続するためのＳ－Ｇ接続部（つなぎ換え部）が形成されていてもよい。
　図５（ｂ）の左側は、Ｓ－ＣＯＭ接続部の断面構造の例を示し、図５（ｂ）の右側は、Ｓ－ＣＯＭ接続部の断面構造の他の例を示している。
　図５（ｂ）に例示する構造では、第２絶縁層１５上に、ソース配線Ｓと同一の導電膜から形成された上部配線層１６ａが設けられている。つまり、第２メタル層１６は、上部配線層１６ａを含んでいる。第３絶縁層１７および第４絶縁層１９には、基板１０の法線方向から見たときに上部配線層１６ａに重なる第２コンタクトホールＣＨ２が形成されている。
　図５（ｂ）の左側に示す構造では、第２透明電極層２０は、共通電極２０ａに電気的に接続された透明接続層２０ｂをさらに含む。この透明接続層２０ｂは、第２コンタクトホールＣＨ２内において上部配線層１６ａに接する。従って、この構造では、透明接続層２０ｂを介して、上部配線層１６ａと共通電極２０ａとが電気的に接続される。
　図５（ｂ）の右側に示す構造では、第１透明電極層１８は、画素電極１８ａに電気的に接続されていない第１透明接続層１８ｂをさらに含む。また、第２透明電極層２０は、共通電極２０ａに電気的に接続された第２透明接続層２０ｂをさらに含む。第１透明接続層１８ｂは、第２コンタクトホールＣＨ２内において上部配線層１６ａに接し、第２透明接続層２０ｂは、第２コンタクトホールＣＨ２内において第１透明接続層１８ｂに接する。従って、この構造では、第１透明接続層１８ｂおよび第２透明接続層２０ｂを介して、上部配線層１６ａと共通電極２０ａとが電気的に接続される。
　図５（ｃ）は、端子部ＦＲａに設けられている端子の断面構造の例を示している。
　図５（ｃ）に示す構造では、基板１０上に、ゲート配線Ｇと同一の導電膜から形成された下部配線層１２ａが設けられており、第２絶縁層１５上に、ソース配線Ｓと同一の導電膜から形成された上部配線層１６ａが設けられている。つまり、第１メタル層１２は、下部配線層１２ａを含んでおり、第２メタル層１６は、上部配線層１６ａを含んでいる。また、第１透明電極層１８は、第３透明接続層１８ｃをさらに含んでおり、第２透明電極層２０は、第４透明接続層２０ｂをさらに含んでいる。
　第１絶縁層１３、第２絶縁層１５、第３絶縁層１７および第４絶縁層１９には、基板１０の法線方向から見たときに下部配線層１２ａおよび上部配線層１６ａに重なる第３コンタクトホールＣＨ３が形成されている。この第３コンタクトホールＣＨ３内において、上部配線層１６ａが下部配線層１２ａに接し、第３透明接続層１８ｃが上部配線層１６ａに接し、第４透明接続層２０ｃが第３透明接続層１８ｃに接する。従って、この構造では、上部配線層１６ａおよび第３透明接続層１８ｃを介して、下部配線層１２ａと第４透明接続層２０ｃとが電気的に接続される。
　図５（ｂ）の左側に示すＳ－ＣＯＭ接続部と、図５（ｃ）に示す端子とを組み合わせて用いる場合、これらの間にＳ－Ｇ接続部（つなぎ換え部）を介在させることにより、端子部ＦＲａの端子に入力された共通信号を、第４透明接続層２０ｃ、第３透明接続層１８ｃ、上部配線層１６ａ、下部配線層１２ａ、上部配線層１６ａおよび透明接続層２０ｂを介して共通電極２０ａに供給することができる。同様に、図５（ｂ）の右側に示すＳ－ＣＯＭ接続部と、図５（ｃ）に示す端子とを組み合わせて用いる場合、これらの間にＳ－Ｇ接続部（つなぎ換え部）を介在させることにより、端子部ＦＲａの端子に入力された共通信号を、第４透明接続層２０ｃ、第３透明接続層１８ｃ、上部配線層１６ａ、下部配線層１２ａ、上部配線層１６ａ、第１透明接続層１８ｂおよび第２透明接続層２０ｂを介して共通電極２０ａに供給することができる。
　続いて、図６および図７を参照しながら、ＴＦＴ基板１００の製造方法を説明する。図６（ａ）～（ｅ）および図７（ａ）～（ｄ）は、ＴＦＴ基板１００の製造工程を模式的に示す工程断面図である。
　まず、図６（ａ）に示すように、基板（例えばガラス基板）１０上に、ゲート電極１２ｇ、ゲート配線Ｇおよび下部配線層１２ａを含む第１メタル層１２を形成する。具体的には、基板１０上に第１の導電膜を堆積した後、第１の導電膜をパターニングすることによって第１メタル層１２を形成する。第１の導電膜の材料としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）、または、これらの合金を用いることができる。第１の導電膜は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。例えば、Ｔｉ／Ａｌ／Ｔｉ（上層／中間層／下層）の積層体やＭｏ／Ａｌ／Ｍｏの積層体を用いることができる。また、第１の導電膜の積層構造は、３層構造に限られず、２層構造や４層以上の積層構造であってもよい。さらに、第１の導電膜は、少なくとも金属材料から形成された層を含んでいればよく、第１の導電膜が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。ここでは、５ｎｍ～１００ｎｍの厚さを有するＴａＮ層と、５０～５００ｎｍの厚さを有するＷ層とを例えばスパッタリング法により連続して堆積することによって第１の導電膜を形成した後、第１の導電膜をフォトリソグラフィプロセスでパターニングすることによって第１メタル層１２を形成する。
　次に、図６（ｂ）に示すように、第１メタル層１２上に第１絶縁層（ゲート絶縁層）１３を形成する。第１絶縁層１３は、例えば、酸化珪素（ＳｉＯx）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、１００ｎｍ～５００ｎｍの厚さを有するＳｉＮx膜と、２０ｎｍ～１００ｎｍの厚さを有するＳｉＯ2膜とを例えばＣＶＤ（Chemical Vapor Deposition）により連続して堆積することによって、第１絶縁層１３を形成する。
　続いて、図６（ｃ）に示すように、第１絶縁層１３上に酸化物半導体層１４を形成する。具体的には、第１絶縁層１３上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって島状の酸化物半導体層１４を形成する。この工程において形成される酸化物半導体層１４は、ゲート電極１２ｇに重なる第１部分１４ａおよび第１部分１４ａからゲート電極１２ｇのドレイン電極１６ｄ側のエッジを横切って延設された第２部分１４ｂを有する。ここでは、２０ｎｍ～２００ｎｍの厚さを有するＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を堆積した後、この半導体膜をフォトリソグラフィプロセスでパターニングすることによって酸化物半導体層１４を形成する。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質部分を有していてもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体等を含んでいてもよい。
　次に、端子部ＦＲａおよびＳ－Ｇ接続部の第１絶縁層１３に、下部配線層１２ａと上部配線層１６ａとを電気的に接続するための開口部（ここでは不図示、端子部ＦＲａについては図５（ｃ）参照）を形成する。具体的には、下部配線層１２ａが露出するように、第１絶縁層１３に対してパターニングを行う。
　続いて、図６（ｄ）に示すように、酸化物半導体層１４上に、酸化物半導体層１４のチャネル領域を覆う部分を含む第２絶縁層（エッチストップ層）１５を形成する。第２絶縁層１５の、酸化物半導体層１４のドレイン領域およびソース領域に対応する領域には、パターニングによって開口部１５ａおよび１５ｂが形成される。つまり、酸化物半導体１４の一部が露出するように第２絶縁層１５の一部が除去される。また、このパターニングの際、端子部ＦＲａおよびＳ－Ｇ接続部の第２絶縁層１５に、下部配線層１２ａと上部配線層１６ａとを電気的に接続するための開口部（ここでは不図示、端子部ＦＲａについては図５（ｃ）参照）が形成される。第２絶縁層１５は、例えば、酸化珪素（ＳｉＯx）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、第２絶縁層１５として、１０ｎｍ～５００ｎｍの厚さを有するＳｉＯ2膜を例えばＣＶＤにより堆積する。また、ＳｉＯ2膜に対し、大気雰囲気中で１５０℃～５００℃、０．５時間～１２時間の熱処理を行う。
　次に、図６（ｅ）に示すように、酸化物半導体層１４および第２絶縁層１５上に、ソース電極１６ｓ、ドレイン電極１６ｄ、ソース配線Ｓおよび上部配線層１６ａを含む第２メタル層１６を形成する。具体的には、酸化物半導体層１４および第２絶縁層１５上に第２の導電膜を形成した後、第２の導電膜をパターニングすることによって第２メタル層１６を形成する。第２の導電膜のパターニングは、ソース電極１６ｓおよびドレイン電極１６ｄが、第２絶縁層（エッチストップ層）１５の、チャネル領域に対応する部分の端部を覆うように行われる。第２の導電膜の材料としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）、または、これらの合金を用いることができる。第２の導電膜は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。例えば、Ｔｉ／Ａｌ／Ｔｉ（上層／中間層／下層）の積層体やＭｏ／Ａｌ／Ｍｏの積層体を用いることができる。また、第２の導電膜の積層構造は、３層構造に限られず、２層構造や４層以上の積層構造であってもよい。さらに、第２の導電膜は、少なくとも金属材料から形成された層を含んでいればよく、第２の導電膜が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。ここでは、１０ｎｍ～１００ｎｍの厚さを有するＴｉ層、５０ｎｍ～４００ｎｍの厚さを有するＡｌ層、および、５０ｎｍ～３００ｎｍの厚さを有するＴｉ層を例えばスパッタリング法により連続して堆積することによって第２の導電膜を形成した後、第２の導電膜をフォトリソグラフィプロセスでパターニングすることによって第２メタル層１６を形成する。このパターニングの際、第２絶縁層１５がエッチストップとして機能するので、酸化物半導体層１４のチャネル領域が保護され、ＴＦＴ１１の信頼性が向上する。
　続いて、図７（a）に示すように、第２メタル層１６上に、第３絶縁層（層間絶縁層）１７を形成する。この工程において形成される第３絶縁層１７は、有機絶縁層を含んでいない。また、第３絶縁層１７の、第２絶縁層１５の開口部１５ａに対応する領域には、パターニングによって開口部１７ａが形成される。つまり、ドレイン電極１６ｄの一部および酸化物半導体層１４の一部が露出するように、第３絶縁層１７の一部が除去される。このパターニングの際、端子部ＦＲａの第３絶縁層１７に、上部配線層１６ａと第３透明接続層１８ｃとを電気的に接続するための開口部（図５（ｃ）参照）が形成される。また、Ｓ－ＣＯＭ接続部の第３絶縁層１７に、上部配線層１６ａと透明接続層２０ｂとを電気的に接続するための開口部（図５（ｂ）の左側参照）、または、上部配線層１６ａと第１透明接続層１８ｂとを電気的に接続するための開口部（図５（ｂ）の右側参照）が形成される。第３絶縁層１７は、例えば、酸化珪素（ＳｉＯx）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、５０ｎｍ～５００ｎｍの厚さを有するＳｉＯ2膜を堆積した後、ＳｉＯ2膜に対し、大気雰囲気中で２００℃～４００℃、０．５時間～４時間の熱処理を行い、その後、５０ｎｍ～５００ｎｍの厚さを有するＳｉＮx膜を堆積し、これらの積層膜を第３絶縁層１７とする。
　本実施形態では、第２絶縁層１５の開口部１５ａおよび第３絶縁層１７の開口部１７ａから、基板１０の法線方向から見たときに酸化物半導体層１４の第２部分１４ｂおよびドレイン電極１６ｄの端部１６ｄｅに重なる第１コンタクトホールＣＨ１が構成される。つまり、第２絶縁層１５および第３絶縁層１７に第１コンタクトホールＣＨ１を形成する工程の前半（第２絶縁層１５に開口部１５ａを形成する工程）は、第２絶縁層１５を形成する工程に含まれ、後半（第３絶縁層１７に開口部１７ａを形成する工程）は、第３絶縁層１７を形成する工程に含まれる。
　次に、図７（ｂ）に示すように、第３絶縁層１７上に、画素電極（透明導電層）１８ａおよび第３透明接続層１８ｃ（図５（ｂ）の右側に示すＳ－ＣＯＭ接続部を設ける場合にはさらに第１透明接続層１８ｂ）を含む第１透明電極層１８を形成する。具体的には、第３絶縁層１７上に第３の導電膜を堆積した後、第３の導電膜をパターニングすることによって第１透明電極層１８を形成する。このとき、画素電極１８ａが第１コンタクトホールＣＨ１内でドレイン電極１６ｄおよび酸化物半導体層１４の第２部分１４ｂに接するようにパターニングが行われる。第３の導電膜の材料としては、種々の透明導電材料を用いることができ、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ等の金属酸化物を用いることができる。ここでは、２０ｎｍ～３００ｎｍの厚さを有する金属酸化物膜を例えばスパッタリング法により堆積することによって第３の導電膜を形成した後、第３の導電膜をフォトリソグラフィプロセスでパターニングすることによって第１透明電極層１８を形成する。
　続いて、図７（ｃ）に示すように、第１透明電極層１８上に、第４絶縁層（補助容量絶縁層）１９を形成する。端子部ＦＲａの第４絶縁層１９には、パターニングによって第３透明接続層１８ｃと第４透明接続層２０ｃとを電気的に接続するための開口部（図５（ｃ）参照）が形成される。また、Ｓ－ＣＯＭ接続部の第４絶縁層１９には、上部配線層１６ａと透明接続層２０ｂとを電気的に接続するための開口部（図５（ｂ）の左側参照）、または、第１透明接続層１８ｂと第２透明接続層２０ｂとを電気的に接続するための開口部（図５（ｂ）の右側参照）が形成される。第４絶縁層１９は、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、第４絶縁層１９として、５０ｎｍ～５００ｎｍの厚さを有するＳｉＮx膜を例えばＣＶＤにより堆積する。
　その後、図７（ｄ）に示すように、第４絶縁層１９上に、共通電極（透明電極）２０ａおよび第４透明接続層２０ｃ（図５（ｂ）の左側に示すＳ－ＣＯＭ接続部を設ける場合にはさらに透明接続層２０ｂ、図５（ｂ）の右側に示すＳ－ＣＯＭ接続部を設ける場合にはさらに第２透明接続層２０ｂ）を含む第２透明電極層２０を形成する。具体的には、第４絶縁層１９上に第４の導電膜を堆積した後、第４の導電膜をパターニングすることによって第２透明電極層２０を形成する。第４の導電膜の材料としては、種々の透明導電材料を用いることができ、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ等の金属酸化物を用いることができる。ここでは、２０ｎｍ～３００ｎｍの厚さを有する金属酸化物膜を例えばスパッタリング法により堆積することによって第４の導電膜を形成した後、第４の導電膜をフォトリソグラフィプロセスでパターニングすることによって第２透明電極層２０を形成する。
　このようにして、ＴＦＴ基板１００を製造することができる。ＴＦＴ基板１００は、液晶表示装置に好適に用いられる。
　図８に、ＴＦＴ基板１００を備える液晶表示装置１０００を示す。液晶表示装置１０００は、図８に示すように、ＴＦＴ基板（アクティブマトリクス基板）１００と、ＴＦＴ基板１００に対向する対向基板（カラーフィルタ基板）１１０と、ＴＦＴ基板１００および対向基板１１０の間に設けられた液晶層１２０とを備える。
　対向基板１１０は、基板３０と、基板３０に支持されたカラーフィルタ層３１および遮光層（ブラックマトリクス）３２とを有する。基板３０は、透明基板（例えばガラス基板）である。カラーフィルタ層３１は、典型的には、赤カラーフィルタ、緑カラーフィルタおよび青カラーフィルタを含み、例えば、着色された感光性樹脂材料から形成されている。遮光層３２は、例えば、黒色の感光性樹脂材料から形成されている。
　上述した構成を有するＴＦＴ基板１００を用いることにより、図８に示すように、遮光層３２の幅を、表示面法線方向から見たときに遮光層３２から酸化物半導体層１４がはみ出るほど小さくすることができるので、開口率が向上する。
　続いて、本実施形態におけるＴＦＴ基板１００の改変例を説明する。
　図９に、ＴＦＴ基板１００の改変例であるＴＦＴ基板１００Ａを示す。図９は、ＴＦＴ基板１００Ａを模式的に示す断面図である。
　ＴＦＴ基板１００では、図１に示すように、第４絶縁層（補助容量絶縁層）１９は、第１透明電極層１８を覆っており、第２透明電極層２０は、第４絶縁層１９上に設けられている。これに対し、ＴＦＴ基板１００Ａでは、図９に示すように、第４絶縁層（補助容量絶縁層）１９は、第３絶縁層（層間絶縁層）１７と第１透明電極層１８との間に設けられており、共通電極（画素電極１８ａに電気的に接続されていない透明電極）２０ａを含む第２透明電極層２０は、第３絶縁層１７と第４絶縁層１９との間に設けられている。また、ＴＦＴ基板１００Ａでは、図９に示すように、第１コンタクトホールＣＨ１は、第２絶縁層１５および第３絶縁層１７だけでなく第４絶縁層１９にもわたって形成されている。つまり、第１コンタクトホールＣＨ１は、第２絶縁層１５の開口部１５ａ、第３絶縁層１７の開口部１７ａおよび第４絶縁層１９の開口部１９ａから構成されている。
　このような構成を有するＴＦＴ基板１００Ａにおいても、ＴＦＴ基板１００と同様の効果を得ることができる。
　図１０に、ＴＦＴ基板１００の改変例であるＴＦＴ基板１００Ｂを示す。図１０は、ＴＦＴ基板１００Ｂを模式的に示す断面図である。
　ＴＦＴ基板１００Ｂでは、図１０に示すように、第１コンタクトホールＣＨ１は、第２絶縁層１５および第３絶縁層１７だけでなく第４絶縁層１９にもわたって形成されている。つまり、第１コンタクトホールＣＨ１は、第２絶縁層１５の開口部１５ａ、第３絶縁層１７の開口部１７ａおよび第４絶縁層１９の開口部１９ａから構成されている。また、第１透明電極層１８は、透明導電層１８ａに電気的に接続されていない第１電極１８ｄを含んでおり、第２透明電極層２０は、第１コンタクトホールＣＨ１内において透明導電層１８ａに接する第２電極２０ｄを含んでいる。
　ＴＦＴ基板１００Ｂでは、各画素Ｐが、ＴＦＴ１１、第１電極１８ｄおよび第２電極２０ｄを含んでおり、第１電極１８ｄが共通電極として機能し、第２電極２０ｄが、画素電極として機能する。
　ＴＦＴ基板１００ＢをＦＦＳモードの液晶表示装置に用いる場合、画素電極２０ｄには、少なくとも１つのスリットが形成される。また、ＴＦＴ基板１００Ｂを、ＴＮ（Twisted Nematic）モードやＶＡ（Vertical Alignment）モードの液晶表示装置に用いてもよい。
　このような構成を有するＴＦＴ基板１００Ｂにおいても、ＴＦＴ基板１００および１００Ａと同様の効果を得ることができる。
　図１１に、ＴＦＴ基板１００の改変例であるＴＦＴ基板１００Ｃを示す。図１１は、ＴＦＴ基板１００Ｃを模式的に示す断面図である。
　ＴＦＴ基板１００Ｃは、ＴＦＴ基板１００における第４絶縁層１９および第２透明電極層２０が省略された構成を有する。このような構成を有するＴＦＴ基板１００Ｃにおいても、ＴＦＴ基板１００、１００Ａおよび１００Ｂと同様の効果を得ることができる。
　（実施形態２）
　図１２に、本実施形態におけるＴＦＴ基板２００を示す。図１２は、ＴＦＴ基板２００を模式的に示す断面図である。なお、以下の説明では、ＴＦＴ基板２００が実施形態１におけるＴＦＴ基板１００と異なる点を中心に説明を行う。
　ＴＦＴ基板２００は、図１２に示すように、第２メタル層１６がＴＦＴ１１のドレイン電極を含んでいない点において、実施形態１におけるＴＦＴ基板１００と異なっている。ＴＦＴ基板２００では、第１透明電極層１８の、酸化物半導体層１４の第２部分１４ｂに接する部分が、ＴＦＴ１１のドレイン電極として機能する。
　本実施形態のＴＦＴ基板２００においても、第１コンタクトホールＣＨ１は、基板１０の法線方向から見たとき、酸化物半導体層１４の第２部分１４ｂに重なる。そのため、第１コンタクトホールＣＨ１の一部を、ゲート電極１２ｇによって遮光されない光透過領域Ｔとすることができるので、光の利用効率を高くすることができる。
　また、ＴＦＴ基板２００においても、第２絶縁層（エッチストップ層）１５が設けられていることにより、ＴＦＴ１１の信頼性の向上、第１コンタクトホールＣＨ１の段差に起因する光漏れの発生の低減、および、第１メタル層１２と他の導電層（第２メタル層１６、第１透明電極層１８または第２透明電極層２０）との間の寄生容量の低減、という効果を得ることができる。
　さらに、本実施形態のＴＦＴ基板２００では、第２メタル層１６がドレイン電極１６ｄを含まないことにより、ＴＦＴ１１の信頼性をいっそう向上させることができる。以下、この効果を、図１３（ａ）および（ｂ）を参照しながらより具体的に説明する。
　実施形態１のＴＦＴ基板１００では、第２メタル層１６がドレイン電極１６ｄを含んでいるので、図１３（ａ）に示すように、背面側からＴＦＴ基板１００に入射した光Ｌが、ゲート電極１２ｇ（第１メタル層１２）とドレイン電極１６ｄ（第２メタル層１６）とで反射して酸化物半導体層１４のチャネル領域に到達し、ＴＦＴ１１の特性変化（デプレッション化）を引き起こすことがある。
　これに対し、本実施形態のＴＦＴ基板２００では、第２メタル層１６がドレイン電極を含んでいないので、図１３（ｂ）に示すように、チャネル領域への入射光量を、実施形態１のＴＦＴ基板１００に比べて減らすことができる。そのため、ＴＦＴ１１の特性変化（デプレッション化）を抑制することができる。
　また、本実施形態のＴＦＴ基板２００では、第２メタル層１６がドレイン電極１６ｄを含まないことにより、コントラスト比の向上という効果が得られる。第２メタル層１６がドレイン電極１６ｄを含んでいないと、ドレイン電極１６ｄの端部１６ｄｅ（例えば図１参照）における段差がなくなるので、この段差に起因する液晶配向の乱れが低減される。そのため、黒表示時の光漏れが抑制されるので、コントラスト比が向上する。
　なお、実施形態１のＴＦＴ基板１００のように、第２メタル層１６がドレイン電極１６ｄを含んでいる構成は、チャネル長が同一の導電膜から形成されるソース電極１６ｓおよびドレイン電極１６ｄによって規定されるので、チャネル長のばらつきが発生しにくいという利点がある。
　続いて、図１４および図１５を参照しながら、ＴＦＴ基板２００の製造方法を説明する。図１４（ａ）～（ｃ）および図１５（ａ）～（ｃ）は、ＴＦＴ基板２００の製造工程を模式的に示す工程断面図である。
　まず、実施形態１のＴＦＴ基板１００の製造方法（図６（ａ）～（ｄ）に示す工程）と同様にして、図１４（ａ）に示すように、基板（例えばガラス基板）１０上に、ゲート電極１２ｇを含む第１メタル層１２、第１絶縁層（ゲート絶縁層）１３、酸化物半導体層１４および第２絶縁層（エッチストップ層）１５を形成する。
　次に、図１４（ｂ）に示すように、酸化物半導体層１４および第２絶縁層１５上に、ソース電極１６ｓを含む第２メタル層１６を形成する。具体的には、酸化物半導体層１４および第２絶縁層１５上に第２の導電膜を形成した後、第２の導電膜をパターニングすることによって第２メタル層１６を形成する。第２の導電膜のパターニングは、ソース電極１６ｓが、第２絶縁層（エッチストップ層）１５の、チャネル領域に対応する部分の端部を覆うように行われる。第２の導電膜の材料としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）、または、これらの合金を用いることができる。第２の導電膜は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。例えば、Ｔｉ／Ａｌ／Ｔｉ（上層／中間層／下層）の積層体やＭｏ／Ａｌ／Ｍｏの積層体を用いることができる。また、第２の導電膜の積層構造は、３層構造に限られず、２層構造や４層以上の積層構造であってもよい。さらに、第２の導電膜は、少なくとも金属材料から形成された層を含んでいればよく、第２の導電膜が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。ここでは、１０ｎｍ～１００ｎｍの厚さを有するＴｉ層、５０ｎｍ～４００ｎｍの厚さを有するＡｌ層、および、５０ｎｍ～３００ｎｍの厚さを有するＴｉ層を例えばスパッタリング法により連続して堆積することによって第２の導電膜を形成した後、第２の導電膜をフォトリソグラフィプロセスでパターニングすることによって第２メタル層１６を形成する。このパターニングの際、第２絶縁層１５がエッチストップとして機能するので、酸化物半導体層１４のチャネル領域が保護され、ＴＦＴ１１の信頼性が向上する。
　続いて、図１４（ｃ）に示すように、第２メタル層１６上に、第３絶縁層（層間絶縁層）１７を形成する。この工程において形成される第３絶縁層１７は、有機絶縁層を含んでいない。また、第３絶縁層１７の、第２絶縁層１５の開口部１５ａに対応する領域には、パターニングによって開口部１７ａが形成される。つまり、酸化物半導体層１４の一部が露出するように、第３絶縁層１７の一部が除去される。第３絶縁層１７は、例えば、酸化珪素（ＳｉＯx）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、５０ｎｍ～５００ｎｍの厚さを有するＳｉＯ2膜を堆積した後、ＳｉＯ2膜に対し、大気雰囲気中で２００℃～４００℃、０．５時間～４時間の熱処理を行い、その後、５０ｎｍ～５００ｎｍの厚さを有するＳｉＮx膜を堆積し、これらの積層膜を第３絶縁層１７とする。
　本実施形態では、第２絶縁層１５の開口部１５ａおよび第３絶縁層１７の開口部１７ａから、基板１０の法線方向から見たときに酸化物半導体層１４の第２部分１４ｂに重なる第１コンタクトホールＣＨ１が構成される。つまり、第２絶縁層１５および第３絶縁層１７に第１コンタクトホールＣＨ１を形成する工程の前半（第２絶縁層１５に開口部１５ａを形成する工程）は、第２絶縁層１５を形成する工程に含まれ、後半（第３絶縁層１７に開口部１７ａを形成する工程）は、第３絶縁層１７を形成する工程に含まれる。
　次に、図１５（ａ）に示すように、第３絶縁層１７上に、画素電極（透明導電層）１８ａを含む第１透明電極層１８を形成する。具体的には、第３絶縁層１７上に第３の導電膜を堆積した後、第３の導電膜をパターニングすることによって第１透明電極層１８を形成する。このとき、画素電極１８ａが第１コンタクトホールＣＨ１内で酸化物半導体層１４の第２部分１４ｂに接するようにパターニングが行われる。第３の導電膜の材料としては、種々の透明導電材料を用いることができ、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ等の金属酸化物を用いることができる。ここでは、２０ｎｍ～３００ｎｍの厚さを有する金属酸化物膜を例えばスパッタリング法により堆積することによって第３の導電膜を形成した後、第３の導電膜をフォトリソグラフィプロセスでパターニングすることによって第１透明電極層１８を形成する。
　続いて、図１５（ｂ）に示すように、第１透明電極層１８上に、第４絶縁層（補助容量絶縁層）１９を形成する。第４絶縁層１９は、例えば、酸化珪素（ＳｉＯx）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、第４絶縁層１９として、５０ｎｍ～５００ｎｍの厚さを有するＳｉＮx膜を例えばＣＶＤにより堆積する。
　その後、図１５（ｃ）に示すように、第４絶縁層１９上に、共通電極（透明電極）２０ａを含む第２透明電極層２０を形成する。具体的には、第４絶縁層１９上に第４の導電膜を堆積した後、第４の導電膜をパターニングすることによって第２透明電極層２０を形成する。第４の導電膜の材料としては、種々の透明導電材料を用いることができ、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ等の金属酸化物を用いることができる。ここでは、２０ｎｍ～３００ｎｍの厚さを有する金属酸化物膜を例えばスパッタリング法により堆積することによって第４の導電膜を形成した後、第４の導電膜をフォトリソグラフィプロセスでパターニングすることによって第２透明電極層２０を形成する。
　このようにして、ＴＦＴ基板２００を製造することができる。ＴＦＴ基板２００は、液晶表示装置に好適に用いられる。
　図１６に、ＴＦＴ基板２００を備える液晶表示装置１１００を示す。液晶表示装置１１００は、図１６に示すように、ＴＦＴ基板（アクティブマトリクス基板）２００と、ＴＦＴ基板２００に対向する対向基板（カラーフィルタ基板）２１０と、ＴＦＴ基板２００および対向基板２１０の間に設けられた液晶層２２０とを備える。
　対向基板２１０は、基板３０と、基板３０に支持されたカラーフィルタ層３１および遮光層（ブラックマトリクス）３２とを有する。基板３０は、透明基板（例えばガラス基板）である。カラーフィルタ層３１は、典型的には、赤カラーフィルタ、緑カラーフィルタおよび青カラーフィルタを含み、例えば、着色された感光性樹脂材料から形成されている。遮光層３２は、例えば、黒色の感光性樹脂材料から形成されている。
　上述した構成を有するＴＦＴ基板２００を用いることにより、図１６に示すように、遮光層３２の幅を、表示面法線方向から見たときに遮光層３２から酸化物半導体層１４がはみ出るほど小さくすることができるので、開口率が向上する。
　図１７に、ＴＦＴ基板２００の改変例であるＴＦＴ基板２００Ａを示す。図１７は、ＴＦＴ基板２００Ａを模式的に示す断面図である。
　ＴＦＴ基板２００では、図１２に示すように、第４絶縁層（補助容量絶縁層）１９は、第１透明電極層１８を覆っており、第２透明電極層２０は、第４絶縁層１９上に設けられている。これに対し、ＴＦＴ基板２００Ａでは、図１７に示すように、第４絶縁層（補助容量絶縁層）１９は、第３絶縁層（層間絶縁層）１７と第１透明電極層１８との間に設けられており、共通電極（画素電極１８ａに電気的に接続されていない透明電極）２０ａを含む第２透明電極層２０は、第３絶縁層１７と第４絶縁層１９との間に設けられている。また、ＴＦＴ基板２００Ａでは、図１７に示すように、第１コンタクトホールＣＨ１は、第２絶縁層１５および第３絶縁層１７だけでなく第４絶縁層１９にもわたって形成されている。つまり、第１コンタクトホールＣＨ１は、第２絶縁層１５の開口部１５ａ、第３絶縁層１７の開口部１７ａおよび第４絶縁層１９の開口部１９ａから構成されている。
　このような構成を有するＴＦＴ基板２００Ａにおいても、ＴＦＴ基板２００と同様の効果を得ることができる。
　図１８に、ＴＦＴ基板２００の改変例であるＴＦＴ基板２００Ｂを示す。図１８は、ＴＦＴ基板２００Ｂを模式的に示す断面図である。
　ＴＦＴ基板２００Ｂでは、図１８に示すように、第１コンタクトホールＣＨ１は、第２絶縁層１５および第３絶縁層１７だけでなく第４絶縁層１９にもわたって形成されている。つまり、第１コンタクトホールＣＨ１は、第２絶縁層１５の開口部１５ａ、第３絶縁層１７の開口部１７ａおよび第４絶縁層１９の開口部１９ａから構成されている。また、第１透明電極層１８は、透明導電層１８ａに電気的に接続されていない第１電極１８ｄを含んでおり、第２透明電極層２０は、第１コンタクトホールＣＨ１内において透明導電層１８ａに接する第２電極２０ｄを含んでいる。
　ＴＦＴ基板２００Ｂでは、各画素Ｐが、ＴＦＴ１１、第１電極１８ｄおよび第２電極２０ｄを含んでおり、第１電極１８ｄが共通電極として機能し、第２電極２０ｄが、画素電極として機能する。
　ＴＦＴ基板２００ＢをＦＦＳモードの液晶表示装置に用いる場合、画素電極２０ｄには、少なくとも１つのスリットが形成される。また、ＴＦＴ基板２００Ｂを、ＴＮ（Twisted Nematic）モードやＶＡ（Vertical Alignment）モードの液晶表示装置に用いてもよい。
　このような構成を有するＴＦＴ基板２００Ｂにおいても、ＴＦＴ基板２００および２００Ａと同様の効果を得ることができる。
　図１９に、ＴＦＴ基板２００の改変例であるＴＦＴ基板２００Ｃを示す。図１９は、ＴＦＴ基板２００Ｃを模式的に示す断面図である。
　ＴＦＴ基板２００Ｃは、ＴＦＴ基板２００における第４絶縁層１９および第２透明電極層２０が省略された構成を有する。このような構成を有するＴＦＴ基板２００Ｃにおいても、ＴＦＴ基板２００、２００Ａおよび２００Ｂと同様の効果を得ることができる。
　（実施形態３）
　図２０に、本実施形態におけるＴＦＴ基板３００を示す。図２０は、ＴＦＴ基板３００を模式的に示す断面図である。
　実施形態１および２におけるＴＦＴ基板１００および２００が、ボトムゲート型のＴＦＴ１１を備えているのに対し、本実施形態におけるＴＦＴ基板３００は、トップゲート型のＴＦＴ１１’を備えている。
　ＴＦＴ基板３００は、図２０に示すように、基板１０と、基板１０に支持されたＴＦＴ１１’とを備える。基板１０は、絶縁性を有する透明基板（例えばガラス基板）である。ＴＦＴ１１’は、ゲート電極１２ｇ、ソース電極１６ｓおよびドレイン電極１６ｄを有する。
　以下、ＴＦＴ基板３００の構造をより具体的に説明する。ＴＦＴ基板３００は、図２０に示すように、酸化物半導体層１４、第１絶縁層１３、第１メタル層１２、第２絶縁層１５、第２メタル層１６、第３絶縁層１７および第１透明電極層１８を備える。また、ＴＦＴ基板３００は、第４絶縁層１９および第２透明電極層２０をさらに備える。
　酸化物半導体層１４は、基板１０上に設けられている。酸化物半導体層１４は、ＴＦＴ１１’の活性層を含む。酸化物半導体層１４は、ゲート電極１２ｇに重なる第１部分１４ａと、第１部分１４ａからゲート電極１２ｇのドレイン電極１６ｄ側のエッジを横切って延設された第２部分１４ｂとを有する。
　第１絶縁層（ゲート絶縁層）１３は、酸化物半導体層１４上に設けられている。つまり、第１絶縁層１３は、酸化物半導体層１４を覆うように形成されている。第１絶縁層１３は、無機絶縁材料から形成される。
　第１メタル層１２は、第１絶縁層１３上に設けられている。第１メタル層１２は、ＴＦＴ１１’のゲート電極１２ｇを含む。第１メタル層１２は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。第１メタル層１２は、少なくとも金属材料から形成された層を含む。第１メタル層１２が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。
　第２絶縁層（層間絶縁層）１５は、第１メタル層１２上に設けられている。第２絶縁層１５は、無機絶縁材料から形成されている。
　第２メタル層１６は、第２絶縁層１５上に設けられている。第２メタル層１６は、ＴＦＴ１１’のソース電極１６ｓおよびドレイン電極１６ｄを含む。第２メタル層１６は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。第２メタル層１６は、少なくとも金属材料から形成された層を含む。第２メタル層１６が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。金属材料から形成された層を含む、第１メタル層１２および第２メタル層１６は、一般に、透明導電材料から形成された導電層よりも導電性が高いので、配線の幅を狭くすることが可能であり、高精細化および画素開口率の向上に寄与し得る。
　第３絶縁層（パッシベーション層）１７は、第２メタル層１６上に設けられている。第３絶縁層１７は、無機絶縁材料から形成されている。つまり、第３絶縁層１７は、有機絶縁層を含んでいない。
　第１絶縁層１３、第２絶縁層１５および第３絶縁層１７には、第１コンタクトホールＣＨ１が形成されている。第１コンタクトホールＣＨ１は、第１絶縁層１３に形成された開口部１３ａ、第２絶縁層１５に形成された開口部１５ａおよび第３絶縁層１７に形成された開口部１７ａから構成されている。この第１コンタクトホールＣＨ１は、基板１０の法線方向から見たとき、酸化物半導体層１４の第２部分１４ｂに重なる。また、第１コンタクトホールＣＨ１は、基板１０の法線方向から見たとき、ドレイン電極１６ｄの、第２部分１４ｂ側の端部１６ｄｅにも重なる。つまり、第１コンタクトホールＣＨ１は、ドレイン電極１６ｄの端部１６ｄｅと、酸化物半導体層１４の第２部分１４ｂとが露出するように形成されている。
　第１透明電極層１８は、第３絶縁層１７上に設けられている。第１透明電極層１８は、透明導電材料から形成されている。第１透明電極層１８は、第１コンタクトホールＣＨ１内において酸化物半導体層１４の第２部分１４ｂに接する透明導電層１８ａを含む。ＴＦＴ１１’および透明導電層１８ａは、画素ごとに設けられており（つまり各画素はＴＦＴ１１’および透明導電層１８ａを含んでおり）、透明導電層１８ａは、画素電極として機能する。
　第４絶縁層（補助容量絶縁層）１９は、第１透明電極層１８を覆っている。第４絶縁層１９は、無機絶縁材料から形成されている。
　第２透明電極層２０は、第４絶縁層１９上に設けられている。第２透明電極層２０は、画素電極１８ａに電気的に接続されていない透明電極２０ａを含む。この透明電極２０ａは、共通電極として機能する。共通電極２０ａは、第４絶縁層１９を介して画素電極１８ａに対向しており、画素電極１８ａおよび共通電極２０ａと、これらの間に位置する第４絶縁層１９とが補助容量を構成している。共通電極２０ａには、少なくとも１つのスリット（ここでは不図示）が形成されている。
　共通電極２０ａ上には、不図示の配向膜が設けられている。上述した構成を有するＴＦＴ基板３００は、ＦＦＳ（Fringe Field Switching）モードの液晶表示装置に好適に用いられる。
　本実施形態のＴＦＴ基板３００では、既に説明したように、第１コンタクトホールＣＨ１は、基板１０の法線方向から見たとき、ドレイン電極１６ｄの、第２部分１４ｂ側の端部１６ｄｅおよび酸化物半導体層１４の第２部分１４ｂに重なる。そのため、第１コンタクトホールＣＨ１の一部を、ゲート電極１２ｇおよびドレイン電極１６ｄのいずれによっても遮光されない光透過領域Ｔとすることができる。なお、ＴＦＴ基板１００の第３絶縁層１７は、有機絶縁層を含んでいないので、第１コンタクトホールＣＨ１は、比較的浅い。従って、第１コンタクトホールＣＨ１に起因する液晶配向の乱れは小さく、第１コンタクトホールＣＨ１近傍における光漏れは小さいので、上述した光透過領域Ｔを設けても表示への悪影響はない。このように、第１コンタクトホールＣＨ１の一部を光透過領域Ｔとして利用することによって、光の利用効率を高くすることができる。
　ここで、図２１を参照しながら、ＴＦＴ基板３００のＳ－ＣＯＭ接続部の具体的な構成の例を説明する。図２１の左側は、Ｓ－ＣＯＭ接続部の断面構造の例を示し、図２１の右側は、Ｓ－ＣＯＭ接続部の断面構造の他の例を示している。
　図２１に例示する構造では、第２絶縁層１５上に、ソース電極１６ｓおよびドレイン電極１６ｄと同一の導電膜から形成された上部配線層１６ａが設けられている。つまり、第２メタル層１６は、上部配線層１６ａを含んでいる。第３絶縁層１７および第４絶縁層１９には、基板１０の法線方向から見たときに上部配線層１６ａに重なる第２コンタクトホールＣＨ２が形成されている。
　図２１の左側に示す構造では、第２透明電極層２０は、共通電極２０ａに電気的に接続された透明接続層２０ｂをさらに含む。この透明接続層２０ｂは、第２コンタクトホールＣＨ２内において上部配線層１６ａに接する。従って、この構造では、透明接続層２０ｂを介して、上部配線層１６ａと共通電極２０ａとが電気的に接続される。
　図２１の右側に示す構造では、第１透明電極層１８は、画素電極１８ａに電気的に接続されていない第１透明接続層１８ｂをさらに含む。また、第２透明電極層２０は、共通電極２０ａに電気的に接続された第２透明接続層２０ｂをさらに含む。第１透明接続層１８ｂは、第２コンタクトホールＣＨ２内において上部配線層１６ａに接し、第２透明接続層２０ｂは、第２コンタクトホールＣＨ２内において第１透明接続層１８ｂに接する。従って、この構造では、第１透明接続層１８ｂおよび第２透明接続層２０ｂを介して、上部配線層１６ａと共通電極２０ａとが電気的に接続される。
　続いて、図２２および図２３を参照しながら、ＴＦＴ基板３００の製造方法を説明する。図２２（ａ）～（ｅ）および図２３（ａ）～（ｄ）は、ＴＦＴ基板３００の製造工程を模式的に示す工程断面図である。
　まず、図２２（ａ）に示すように、基板１０上に、酸化物半導体層１４を形成する。具体的には、第１絶縁層１３上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって島状の酸化物半導体層１４を形成する。基板１０としては、石英基板、ガラス基板、および、絶縁性膜で被覆されたガラス基板等を用いることができる。ここでは、基板１０として、絶縁性膜で被覆されたガラス基板を用いる。また、ここでは、２０ｎｍ～２００ｎｍの厚さを有するＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を堆積した後、この半導体膜をフォトリソグラフィプロセスでパターニングすることによって酸化物半導体層１４を形成する。
　次に、図２２（ｂ）に示すように、酸化物半導体層１４上に第１絶縁層（ゲート絶縁層）１３を形成する。第１絶縁層１３は、例えば、酸化珪素（ＳｉＯx）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、２０ｎｍ～３００ｎｍの厚さを有するＳｉＯ2膜を例えばＣＶＤにより堆積することによって、第１絶縁層１３を形成する。
　続いて、図２２（ｃ）に示すように、第１絶縁層１３上に、ゲート電極１２ｇを含む第１メタル層１２を形成する。具体的には、第１絶縁層１３上に第１の導電膜を堆積した後、第１の導電膜をパターニングすることによって第１メタル層１２を形成する。第１の導電膜の材料としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）、または、これらの合金を用いることができる。第１の導電膜は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。例えば、Ｔｉ／Ａｌ／Ｔｉ（上層／中間層／下層）の積層体やＭｏ／Ａｌ／Ｍｏの積層体を用いることができる。また、第１の導電膜の積層構造は、３層構造に限られず、２層構造や４層以上の積層構造であってもよい。さらに、第１の導電膜は、少なくとも金属材料から形成された層を含んでいればよく、第１の導電膜が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。ここでは、５ｎｍ～１００ｎｍの厚さを有するＴａＮ層と、５０～５００ｎｍの厚さを有するＷ層とを例えばスパッタリング法により連続して堆積することによって第１の導電膜を形成した後、第１の導電膜をフォトリソグラフィプロセスでパターニングすることによって第１メタル層１２を形成する。
　次に、図２２（ｄ）に示すように、第１メタル層１２上に第２絶縁層（層間絶縁層）１５を形成する。第２絶縁層１５の、酸化物半導体層１４のドレイン領域およびソース領域に対応する領域には、パターニングによって開口部１５ａおよび１５ｂが形成される。また、このとき、第１絶縁層１３の、酸化物半導体層１４のドレイン領域およびソース領域に対応する領域にも開口部１３ａおよび１３ｂが形成される。つまり、酸化物半導体１４の一部が露出するように、第２絶縁層１５および第１絶縁層１３の一部が除去される。第２絶縁層１５は、例えば、酸化珪素（ＳｉＯx）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、第２絶縁層１５として、１０ｎｍ～５００ｎｍの厚さを有するＳｉＯ2膜を例えばＣＶＤにより堆積する。また、ＳｉＯ2膜に対し、大気雰囲気中で１５０℃～５００℃、０．５時間～１２時間の熱処理を行う。
　続いて、図２２（ｅ）に示すように、第２絶縁層１５上に、ソース電極１６ｓおよびドレイン電極１６ｄおよび上部配線層１６ａを含む第２メタル層１６を形成する。具体的には、第２絶縁層１５上に第２の導電膜を形成した後、第２の導電膜をパターニングすることによって第２メタル層１６を形成する。第２の導電膜のパターニングは、ソース電極１６ｓおよびドレイン電極１６ｄが、ゲート電極１２ｇの端部に重なるように行われる。第２の導電膜の材料としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）、または、これらの合金を用いることができる。第２の導電膜は、単層構造であってもよいし、複数の層が積層された積層構造であってもよい。例えば、Ｔｉ／Ａｌ／Ｔｉ（上層／中間層／下層）の積層体やＭｏ／Ａｌ／Ｍｏの積層体を用いることができる。また、第２の導電膜の積層構造は、３層構造に限られず、２層構造や４層以上の積層構造であってもよい。さらに、第２の導電膜は、少なくとも金属材料から形成された層を含んでいればよく、第２の導電膜が積層構造である場合、一部の層は金属窒化物や金属酸化物から形成されていてもよい。ここでは、１０ｎｍ～１００ｎｍの厚さを有するＴｉ層、５０ｎｍ～４００ｎｍの厚さを有するＡｌ層、および、５０ｎｍ～３００ｎｍの厚さを有するＴｉ層を例えばスパッタリング法により連続して堆積することによって第２の導電膜を形成した後、第２の導電膜をフォトリソグラフィプロセスでパターニングすることによって第２メタル層１６を形成する。
　次に、図２３（ａ）に示すように、第２メタル層１６上に、第３絶縁層（パッシベーション層）を形成する。この工程において形成される第３絶縁層１７は、有機絶縁層を含んでいない。また、第３絶縁層１７の、第２絶縁層１５の開口部１５ａおよび第１絶縁層１３の開口部１３ａに対応する領域には、パターニングによって開口部１７ａが形成される。つまり、ドレイン電極１６ｄの一部および酸化物半導体層１４の一部が露出するように、第３絶縁層１７の一部が除去される。このパターニングの際、Ｓ－ＣＯＭ接続部の第３絶縁層１７に、上部配線層１６ａと透明接続層２０ｂとを電気的に接続するための開口部（図２１の左側参照）、または、上部配線層１６ａと第１透明接続層１８ｂとを電気的に接続するための開口部（図２１の右側参照）が形成される。第３絶縁層１７は、例えば、酸化珪素（ＳｉＯx）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、５０ｎｍ～５００ｎｍの厚さを有するＳｉＯ2膜を堆積した後、ＳｉＯ2膜に対し、大気雰囲気中で２００℃～４００℃、０．５時間～４時間の熱処理を行い、その後、５０ｎｍ～５００ｎｍの厚さを有するＳｉＮx膜を堆積し、これらの積層膜を第３絶縁層１７とする。
　本実施形態では、第１絶縁層１３の開口部１３ａ、第２絶縁層１５の開口部１５ａおよび第３絶縁層１７の開口部１７ａから、基板１０の法線方向から見たときに酸化物半導体層１４の第２部分１４ｂおよびドレイン電極１６ｄの端部１６ｄｅに重なる第１コンタクトホールＣＨ１が構成される。つまり、第１絶縁層１３、第２絶縁層１５および第３絶縁層１７に第１コンタクトホールＣＨ１を形成する工程の前半（第１絶縁層１３および第２絶縁層１５に開口部１３ａおよび１５ａを形成する工程）は、第２絶縁層１５を形成する工程に含まれ、後半（第３絶縁層１７に開口部１７ａを形成する工程）は、第３絶縁層１７を形成する工程に含まれる。
　続いて、図２３（ｂ）に示すように、第３絶縁層１７上に、画素電極（透明導電層）１８ａ（図２１の右側に示すＳ－ＣＯＭ接続部を設ける場合にはさらに第１透明接続層１８ｂ）を含む第１透明電極層１８を形成する。具体的には、第３絶縁層１７上に第３の導電膜を堆積した後、第３の導電膜をパターニングすることによって第１透明電極層１８を形成する。このとき、画素電極１８ａが第１コンタクトホールＣＨ１内でドレイン電極１６ｄおよび酸化物半導体層１４の第２部分１４ｂに接するようにパターニングが行われる。第３の導電膜の材料としては、種々の透明導電材料を用いることができ、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ等の金属酸化物を用いることができる。ここでは、２０ｎｍ～３００ｎｍの厚さを有する金属酸化物膜を例えばスパッタリング法により堆積することによって第３の導電膜を形成した後、第３の導電膜をフォトリソグラフィプロセスでパターニングすることによって第１透明電極層１８を形成する。
　次に、図２３（ｃ）に示すように、第１透明電極層１８上に、第４絶縁層（補助容量絶縁層）１９を形成する。このとき、Ｓ－ＣＯＭ接続部の第４絶縁層１９には、上部配線層１６ａと透明接続層２０ｂとを電気的に接続するための開口部（図２１の左側参照）、または、第１透明接続層１８ｂと第２透明接続層２０ｂとを電気的に接続するための開口部（図２１の右側参照）が形成される。第４絶縁層１９は、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、または、これらの積層膜である。ここでは、第４絶縁層１９として、５０ｎｍ～５００ｎｍの厚さを有するＳｉＮx膜を例えばＣＶＤにより堆積する。
　その後、図２３（ｄ）に示すように、第４絶縁層１９上に、共通電極（透明電極）２０ａ（図２１の左側に示すＳ－ＣＯＭ接続部を設ける場合にはさらに透明接続層２０ｂ、図２１の右側に示すＳ－ＣＯＭ接続部を設ける場合にはさらに第２透明接続層２０ｂ）を含む第２透明電極層２０を形成する。具体的には、第４絶縁層１９上に第４の導電膜を堆積した後、第４の導電膜をパターニングすることによって第２透明電極層２０を形成する。第４の導電膜の材料としては、種々の透明導電材料を用いることができ、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ等の金属酸化物を用いることができる。ここでは、２０ｎｍ～３００ｎｍの厚さを有する金属酸化物膜を例えばスパッタリング法により堆積することによって第４の導電膜を形成した後、第４の導電膜をフォトリソグラフィプロセスでパターニングすることによって第２透明電極層２０を形成する。
　このようにして、ＴＦＴ基板３００を製造することができる。ＴＦＴ基板３００は、液晶表示装置に好適に用いられる。
　続いて、本実施形態におけるＴＦＴ基板３００の改変例を説明する。
　図２４に、ＴＦＴ基板３００の改変例であるＴＦＴ基板３００Ａを示す。図２４は、ＴＦＴ基板３００Ａを模式的に示す断面図である。
　ＴＦＴ基板３００では、図２０に示すように、第４絶縁層（補助容量絶縁層）１９は、第１透明電極層１８を覆っており、第２透明電極層２０は、第４絶縁層１９上に設けられている。これに対し、ＴＦＴ基板３００Ａでは、図２４に示すように、第４絶縁層（補助容量絶縁層）１９は、第３絶縁層（層間絶縁層）１７と第１透明電極層１８との間に設けられており、共通電極（画素電極１８ａに電気的に接続されていない透明電極）２０ａを含む第２透明電極層２０は、第３絶縁層１７と第４絶縁層１９との間に設けられている。また、ＴＦＴ基板３００Ａでは、図２４に示すように、第１コンタクトホールＣＨ１は、第１絶縁層１３、第２絶縁層１５および第３絶縁層１７だけでなく第４絶縁層１９にもわたって形成されている。つまり、第１コンタクトホールＣＨ１は、第１絶縁層１３の開口部１３ａ、第２絶縁層１５の開口部１５ａ、第３絶縁層１７の開口部１７ａおよび第４絶縁層１９の開口部１９ａから構成されている。
　このような構成を有するＴＦＴ基板３００Ａにおいても、ＴＦＴ基板３００と同様の効果を得ることができる。
　図２５に、ＴＦＴ基板３００の改変例であるＴＦＴ基板３００Ｂを示す。図２５は、ＴＦＴ基板３００Ｂを模式的に示す断面図である。
　ＴＦＴ基板３００Ｂでは、図２５に示すように、第１コンタクトホールＣＨ１は、第１絶縁層１３、第２絶縁層１５および第３絶縁層１７だけでなく第４絶縁層１９にもわたって形成されている。つまり、第１コンタクトホールＣＨ１は、第１絶縁層１３の開口部１３ａ、第２絶縁層１５の開口部１５ａ、第３絶縁層１７の開口部１７ａおよび第４絶縁層１９の開口部１９ａから構成されている。また、第１透明電極層１８は、透明導電層１８ａに電気的に接続されていない第１電極１８ｄを含んでおり、第２透明電極層２０は、第１コンタクトホールＣＨ１内において透明導電層１８ａに接する第２電極２０ｄを含んでいる。
　ＴＦＴ基板３００Ｂでは、各画素Ｐが、ＴＦＴ１１、第１電極１８ｄおよび第２電極２０ｄを含んでおり、第１電極１８ｄが共通電極として機能し、第２電極２０ｄが、画素電極として機能する。
　ＴＦＴ基板３００ＢをＦＦＳモードの液晶表示装置に用いる場合、画素電極２０ｄには、少なくとも１つのスリットが形成される。また、ＴＦＴ基板３００Ｂを、ＴＮ（Twisted Nematic）モードやＶＡ（Vertical Alignment）モードの液晶表示装置に用いてもよい。
　このような構成を有するＴＦＴ基板３００Ｂにおいても、ＴＦＴ基板３００および３００Ａと同様の効果を得ることができる。
　図２６に、ＴＦＴ基板３００の改変例であるＴＦＴ基板３００Ｃを示す。図２６は、ＴＦＴ基板３００Ｃを模式的に示す断面図である。
　ＴＦＴ基板３００Ｃは、ＴＦＴ基板３００における第４絶縁層１９および第２透明電極層２０が省略された構成を有する。このような構成を有するＴＦＴ基板３００Ｃにおいても、ＴＦＴ基板３００、３００Ａおよび３００Ｂと同様の効果を得ることができる。
　（実施形態４）
　図２７に、本実施形態におけるＴＦＴ基板４００を示す。図２７は、ＴＦＴ基板４００を模式的に示す断面図である。なお、以下の説明では、ＴＦＴ基板４００が実施形態３におけるＴＦＴ基板３００と異なる点を中心に説明を行う。
　ＴＦＴ基板４００は、図２７に示すように、第２メタル層１６がＴＦＴ１１のドレイン電極を含んでいない点において、実施形態３におけるＴＦＴ基板３００と異なっている。ＴＦＴ基板４００では、第１透明電極層１８の、酸化物半導体層１４の第２部分１４ｂに接する部分が、ＴＦＴ１１のドレイン電極として機能する。なお、第１透明電極層１８の一部（ドレイン電極として機能する部分）は、図２７に示しているように、基板１０の法線方向から見たとき、ゲート電極１２ｇに重なっていることが好ましい。
　本実施形態のＴＦＴ基板４００においても、第１コンタクトホールＣＨ１は、基板１０の法線方向から見たとき、酸化物半導体層１４の第２部分１４ｂに重なる。そのため、第１コンタクトホールＣＨ１の一部を、ゲート電極１２ｇによって遮光されない光透過領域Ｔとすることができるので、光の利用効率を高くすることができる。
　さらに、本実施形態のＴＦＴ基板４００では、第２メタル層１６がドレイン電極１６ｄを含まないことにより、コントラスト比の向上という効果が得られる。第２メタル層１６がドレイン電極１６ｄを含んでいないと、ドレイン電極１６ｄの端部１６ｄｅ（例えば図２０参照）における段差がなくなるので、この段差に起因する液晶配向の乱れが低減される。そのため、黒表示時の光漏れが抑制されるので、コントラスト比が向上する。
　本発明の実施形態によると、従来よりも光の利用効率の低下が抑制された半導体装置およびその製造方法が提供される。本発明の実施形態による半導体装置は、種々の表示装置のアクティブマトリクス基板として好適に用いられる。
　１０　　基板
　１１、１１’　　薄膜トランジスタ（ＴＦＴ）
　１２　　第１メタル層
　１２ａ　　下部配線層
　１２ｇ　　ゲート電極
　１３　　第１絶縁層
　１３ａ、１３ｂ　　第１絶縁層の開口部
　１４　　酸化物半導体層
　１４ａ　　酸化物半導体層の第１部分
　１４ｂ　　酸化物半導体層の第２部分
　１５　　第２絶縁層
　１５ａ、１５ｂ　　第２絶縁層の開口部
　１６　　第２メタル層
　１６ａ　　上部配線層
　１６ｄ　　ドレイン電極
　１６ｄｅ　　ドレイン電極の第２部分側の端部
　１６ｓ　　ソース電極
　１７　　第３絶縁層
　１７ａ　　第３絶縁層の開口部
　１８　　第１透明電極層
　１８ａ　　透明導電層
　１８ｂ　　第１透明接続層
　１８ｃ　　第３透明接続層
　１８ｄ　　第１電極
　１９　　第４絶縁層
　１９ａ　　第４絶縁層の開口部
　２０　　第２透明電極層
　２０ａ　　透明電極
　２０ｂ　　透明接続層、第２透明接続層
　２０ｃ　　第４透明接続層
　２０ｄ　　第２電極
　３０　　基板
　３１　　カラーフィルタ層
　３２　　遮光層（ブラックマトリクス）
　１００、１００Ａ、１００Ｂ、１００Ｃ　　ＴＦＴ基板（アクティブマトリクス基板）
　２００、２００Ａ、２００Ｂ、２００Ｃ　　ＴＦＴ基板（アクティブマトリクス基板）
　３００、３００Ａ、３００Ｂ、３００Ｃ　　ＴＦＴ基板（アクティブマトリクス基板）
　４００　　ＴＦＴ基板（アクティブマトリクス基板）
　１１０、２１０　　対向基板（カラーフィルタ基板）
　１２０、２２０　　液晶層
　１０００、１１００　　液晶表示装置
　Ｐ　　画素
　Ｇ　　ゲート配線
　Ｓ　　ソース配線
　ＣＨ１　　第１コンタクトホール
　ＣＨ２　　第２コンタクトホール
　ＣＨ３　　第３コンタクトホール
　ＤＲ　　表示領域（アクティブ領域）
　ＦＲ　　周辺領域（額縁領域）
　ＦＲａ　　端子部
　Ｔ　　光透過領域

Claims (20)

  1. 　基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、
    　前記薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうちの前記ゲート電極を含む第１メタル層と、
    　前記第１メタル層上に設けられた第１絶縁層と、
    　前記第１絶縁層上に設けられ、前記薄膜トランジスタの活性層を含む酸化物半導体層と、
    　前記酸化物半導体層上に設けられ、前記酸化物半導体層のチャネル領域を覆う部分を含む第２絶縁層と、
    　前記酸化物半導体層および前記第２絶縁層上に設けられ、少なくとも前記ソース電極を含む第２メタル層と、
    　前記第２メタル層上に設けられた第３絶縁層と、
    　前記第３絶縁層上に設けられた第１透明電極層と、
    を備え、
    　前記酸化物半導体層は、前記ゲート電極に重なる第１部分および前記第１部分から前記ゲート電極の前記ドレイン電極側のエッジを横切って延設された第２部分を有し、
    　前記第３絶縁層は、有機絶縁層を含んでおらず、
    　前記第２絶縁層および前記第３絶縁層には、前記基板の法線方向から見たときに前記酸化物半導体層の前記第２部分に重なる第１コンタクトホールが形成されており、
    　前記第１透明電極層は、前記第１コンタクトホール内において前記酸化物半導体層の前記第２部分に接する透明導電層を含む半導体装置。
  2. 　基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、
    　前記薄膜トランジスタの活性層を含む酸化物半導体層と、
    　前記酸化物半導体層上に設けられた第１絶縁層と、
    　前記第１絶縁層上に設けられ、前記薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうちの前記ゲート電極を含む第１メタル層と、
    　前記第１メタル層上に設けられた第２絶縁層と、
    　前記第２絶縁層上に設けられ、少なくとも前記ソース電極を含む第２メタル層と、
    　前記第２メタル層上に設けられた第３絶縁層と、
    　前記第３絶縁層上に設けられた第１透明電極層と、
    を備え、
    　前記酸化物半導体層は、前記ゲート電極に重なる第１部分および前記第１部分から前記ゲート電極の前記ドレイン電極側のエッジを横切って延設された第２部分を有し、
    　前記第３絶縁層は、有機絶縁層を含んでおらず、
    　前記第１絶縁層、前記第２絶縁層および前記第３絶縁層には、前記基板の法線方向から見たときに前記酸化物半導体層の前記第２部分に重なる第１コンタクトホールが形成されており、
    　前記第１透明電極層は、前記第１コンタクトホール内において前記酸化物半導体層の前記第２部分に接する透明導電層を含む半導体装置。
  3. 　前記第２メタル層は、前記ドレイン電極をさらに含み、
    　前記第１コンタクトホールは、前記基板の法線方向から見たとき、前記ドレイン電極の、前記第２部分側の端部にも重なる請求項１または２に記載の半導体装置。
  4. 　前記第２メタル層は、前記ドレイン電極を含まない請求項１または２に記載の半導体装置。
  5. 　複数の画素を有し、
    　前記複数の画素のそれぞれは、前記薄膜トランジスタおよび前記透明導電層を含み、
    　前記透明導電層は、画素電極として機能する請求項１から４のいずれかに記載の半導体装置。
  6. 　前記第１透明電極層を覆う第４絶縁層と、
    　前記第４絶縁層上に設けられた第２透明電極層と、
    をさらに備え、
    　前記第２透明電極層は、前記画素電極に電気的に接続されていない透明電極を含み、前記透明電極は共通電極として機能する請求項５に記載の半導体装置。
  7. 　前記第２メタル層は、上部配線層をさらに含み、
    　前記第３絶縁層および前記第４絶縁層には、前記基板の法線方向から見たときに前記上部配線層に重なる第２コンタクトホールが形成されており、
    　前記第２透明電極層は、前記共通電極に電気的に接続された透明接続層をさらに含み、
    　前記透明接続層は、前記第２コンタクトホール内において前記上部配線層に接する請求項６に記載の半導体装置。
  8. 　前記第２メタル層は、上部配線層を有し、
    　前記第３絶縁層および前記第４絶縁層には、前記基板の法線方向から見たときに前記上部配線層に重なる第２コンタクトホールが形成されており、
    　前記第１透明電極層は、前記画素電極に電気的に接続されていない第１透明接続層をさらに含み、
    　前記第２透明電極層は、前記共通電極に電気的に接続された第２透明接続層をさらに含み、
    　前記第１透明接続層は、前記第２コンタクトホール内において前記上部配線層に接し、
    　前記第２透明接続層は、前記第２コンタクトホール内において前記第１透明接続層に接する請求項６に記載の半導体装置。
  9. 　前記第３絶縁層および前記第１透明電極層の間に設けられた第４絶縁層と、
    　前記第３絶縁層および前記第４絶縁層の間に設けられた第２透明電極層と、
    をさらに備え、
    　前記第１コンタクトホールは、前記第４絶縁層にもわたって形成されており、
    　前記第２透明電極層は、前記画素電極に電気的に接続されていない透明電極を含み、前記透明電極は共通電極として機能する請求項５に記載の半導体装置。
  10. 　前記第１透明電極層上に設けられた第４絶縁層と、
    　前記第４絶縁層上に設けられた第２透明電極層と、
    をさらに備え、
    　前記第１コンタクトホールは、前記第４絶縁層にもわたって形成されており、
    　前記第１透明電極層は、前記透明導電層に電気的に接続されていない第１電極をさらに含み、
    　前記第２透明電極層は、前記第１コンタクトホール内において前記透明導電層に接する第２電極を含む請求項１から４のいずれかに記載の半導体装置。
  11. 　複数の画素を有し、
    　前記複数の画素のそれぞれは、前記薄膜トランジスタ、前記第１電極および前記第２電極を含み、
    　前記第１電極は、共通電極として機能し、
    　前記第２電極は、画素電極として機能する請求項１０に記載の半導体装置。
  12. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項１２に記載の半導体装置。
  14. 　アクティブマトリクス基板と、
    　前記アクティブマトリクス基板に対向する対向基板と、
    　前記アクティブマトリクス基板および前記対向基板の間に設けられた液晶層と、
    を備える表示装置であって、
    　前記アクティブマトリクス基板は、請求項１から１３のいずれかに記載の半導体装置である液晶表示装置。
  15. 　基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置の製造方法であって、
    　前記基板上に、前記薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうちの前記ゲート電極を含む第１メタル層を形成する工程（ａ）と、
    　前記第１メタル層上に第１絶縁層を形成する工程（ｂ）と、
    　前記第１絶縁層上に酸化物半導体層を形成する工程（ｃ）と、
    　前記酸化物半導体層上に、前記酸化物半導体層のチャネル領域を覆う部分を含む第２絶縁層を形成する工程（ｄ）と、
    　前記酸化物半導体層および前記第２絶縁層上に、少なくとも前記ソース電極を含む第２メタル層を形成する工程（ｅ）と、
    　前記第２メタル層上に第３絶縁層を形成する工程（ｆ）と、
    　前記第２絶縁層および前記第３絶縁層にコンタクトホールを形成する工程（ｇ）と、
    　前記工程（ｇ）の後に前記第３絶縁層上に透明電極層を形成する工程（ｈ）と、
    を包含し、
    　前記工程（ｃ）において形成される前記酸化物半導体層は、前記ゲート電極に重なる第１部分および前記第１部分から前記ゲート電極の前記ドレイン電極側のエッジを横切って延設された第２部分を有し、
    　前記工程（ｆ）において形成される前記第３絶縁層は、有機絶縁層を含んでおらず、
    　前記工程（ｇ）において形成される前記コンタクトホールは、前記基板の法線方向から見たときに前記酸化物半導体層の前記第２部分に重なり、
    　前記工程（ｈ）において形成される透明電極層は、前記コンタクトホール内において前記酸化物半導体層の前記第２部分に接する透明導電層を含む半導体装置の製造方法。
  16. 　基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置の製造方法であって、
    　前記基板上に、前記薄膜トランジスタの活性層を含む酸化物半導体層を形成する工程（ａ）と、
    　前記酸化物半導体層上に第１絶縁層を形成する工程（ｂ）と、
    　前記第１絶縁層上に、前記薄膜トランジスタのゲート電極、ソース電極およびドレイン電極のうちの前記ゲート電極を含む第１メタル層を形成する工程（ｃ）と、
    　前記第１メタル層上に第２絶縁層を形成する工程（ｄ）と、
    　前記第２絶縁層上に、少なくとも前記ソース電極を含む第２メタル層を形成する工程（ｅ）と、
    　前記第２メタル層上に第３絶縁層を形成する工程（ｆ）と、
    　前記第１絶縁層、前記第２絶縁層および前記第３絶縁層にコンタクトホールを形成する工程（ｇ）と、
    　前記工程（ｇ）の後に前記第３絶縁層上に透明電極層を形成する工程（ｈ）と、
    を包含し、
    　前記工程（ａ）において形成される前記酸化物半導体層は、前記ゲート電極に重なる第１部分および前記第１部分から前記ゲート電極の前記ドレイン電極側のエッジを横切って延設された第２部分を有し、
    　前記工程（ｆ）において形成される前記第３絶縁層は、有機絶縁層を含んでおらず、
    　前記工程（ｇ）において形成される前記コンタクトホールは、前記基板の法線方向から見たときに前記酸化物半導体層の前記第２部分に重なっており、
    　前記工程（ｈ）において形成される前記透明電極層は、前記コンタクトホール内において前記酸化物半導体層の前記第２部分に接する透明導電層を含む半導体装置の製造方法。
  17. 　前記工程（ｅ）において形成される前記第２メタル層は、前記ドレイン電極をさらに含み、
    　前記工程（ｇ）において形成される前記コンタクトホールは、前記基板の法線方向から見たとき、前記ドレイン電極の、前記第２部分側の端部にも重なる請求項１５または１６に記載の半導体装置の製造方法。
  18. 　前記工程（ｅ）において形成される前記第２メタル層は、前記ドレイン電極を含まない請求項１５または１６に記載の半導体装置の製造方法。
  19. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１５から１８のいずれかに記載の半導体装置の製造方法。
  20. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項１９に記載の半導体装置の製造方法。
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