JP2014132337A - 薄膜トランジスター表示板 - Google Patents

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Abstract

【課題】ゲート電極とドレイン電極間の寄生容量を均一に維持して寄生容量の差に起因する画質低下を防ぐことのできる薄膜トランジスター表示板を提供する。
【解決手段】本発明の実施形態に係る薄膜トランジスター表示板は第１ゲート電極１２１と第２ドレイン電極１７５ｂを形成し、第１ドレイン電極１７５ａと第２ドレイン電極１７５ｂはゲート線１２１が伸びている方向に沿って一定の幅を基準に面積変化が同じように形成し、また第１ドレイン電極１７５ａと第２ゲート電極１２５はゲート線１２１が伸びている方向に沿って一定の幅を基準に面積変化が同じように形成する。
【選択図】図３

Description

本発明は、薄膜トランジスター表示板に関する。
液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）は、現在最も汎用されているフラットパネル表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）の一種であり、電極に電圧を印加して液晶層の液晶分子を再配列させることによって透過する光の量を調節する表示装置である。
一般に、液晶表示装置は、電場生成電極を有する２枚の基板と、これらの間に挟持されている液晶層と、を備える。電場生成電極のうち画素電極は行列状に配列されており、薄膜トランジスター（ＴＦＴ）などのスイッチング素子に接続されて一行ずつ順次にデータ電圧の印加を受ける。
薄膜トランジスターなどのスイッチング素子を有する表示板を製造するとき、写真エッチング工程を利用する。このとき、ゲート配線とデータ配線を形成する工程に際して、露光工程の誤差に起因してゲート配線とデータ配線が領域別に変位することがあり、これらの両配線の位置差によってゲート配線とデータ配線との重合面積が異なってくる。このように、薄膜トランジスターのゲート電極とソースドレイン電極との重合面積が異なってくると寄生容量の差が生じ、これは、スティッチ不良やフリッカーなどの画質低下につながる。
本発明は上記事情に鑑みてなされたものであり、その目的は、ゲート電極とドレイン電極間の寄生容量を均一に維持して寄生容量の差に起因する画質低下を防ぐことのできる薄膜トランジスター表示板を提供することである。
本発明の一実施形態に係る薄膜トランジスター表示板は、基板と、前記基板の上に配設される第１ゲート電極および第２ゲート電極を有するゲート線と、前記第１ゲート電極および前記第２ゲート電極の上に配設されるゲート絶縁膜と、前記ゲート絶縁膜の上に配設される半導体と、前記半導体の上に配設されるソース電極と、第１ドレイン電極および第２ドレイン電極を備え、前記第１ドレイン電極と前記第２ドレイン電極は互いに接続されており、前記第１ドレイン電極は前記第１ゲート電極上において前記ソース電極と相対向し、前記第２ドレイン電極は前記第２ゲート電極と重なり合うか、または、前記第２ゲート電極に隣設され、前記第１ドレイン電極は前記ゲート線が伸びた方向に所定の幅を有する複数の第１領域を備え、前記第２ドレイン電極は前記ゲート線が伸びた方向に所定の幅を有する複数の第２領域を備え、前記複数の第２領域のうちの少なくとも一つは前記ゲート線と０°以上９０°以下の角度を成す周縁部を備え、前記複数の第２領域のうちの少なくとも一つの面積は前記複数の第２領域の残りの領域の各面積とは異なる。
前記第１ドレイン電極の前記複数の第１領域のうちの少なくとも一つは、前記ゲート線と０°以上９０°以下の角度を成す周縁部を備え、前記複数の第１領域のうちの少なくとも一つの面積は前記複数の第１領域の残りの領域の各面積とは異なっていてもよい。
前記複数の第１領域の面積と前記複数の第２領域の面積は、前記ソース電極から遠ざかるにつれて広くなっても狭くなってもよい。
前記複数の第１領域は、前記ソース電極に近い順に配置されている第１副領域と、第２副領域および第３副領域を備え、前記複数の第２領域は前記ソース電極から遠い順に配置されている第４副領域、第５副領域および第６副領域を備え、前記第１副領域の面積は前記第６副領域の面積に等しく、前記第２副領域の面積は前記第５副領域の面積に等しく、前記第３副領域の面積は前記第４副領域の面積に等しくても良い。
前記ソース電極と、前記第１ドレイン電極および前記第２ドレイン電極の上に配設される保護膜と、前記保護膜の上に配設され、前記保護膜に形成された接触孔を介して前記第１ドレイン電極と接続されている画素電極と、をさらに備えていてもよい。
前記画素電極と絶縁膜を挟んで重なり合う共通電極をさらに備えていてもよい。
前記画素電極と前記共通電極のうちのいずれか一つは複数の枝電極を備え、もう一つは平板状を呈していてもよい。
本発明の他の実施形態に係る薄膜トランジスター表示板は、基板と、前記基板の上に配設される第１ゲート電極および第２ゲート電極を有するゲート線と、前記第１ゲート電極および前記第２ゲート電極の上に配設されるゲート絶縁膜と、前記ゲート絶縁膜の上に配設される半導体と、前記半導体の上に配設されるソース電極と、第１ドレイン電極および第２ドレイン電極を備え、前記第１ドレイン電極と前記第２ドレイン電極は互いに接続されており、前記第１ドレイン電極は前記第１ゲート電極上において前記ソース電極と相対向し、前記第２ドレイン電極は前記第２ゲート電極と重なり合うか、または、前記第２ゲート電極に隣設され、前記第１ドレイン電極は前記ゲート線が伸びた方向に所定の幅を有する複数の第１領域を備え、前記第２ゲート電極は前記ゲート線が伸びた方向に所定の幅を有する複数の第３領域を備え、前記複数の第３領域のうちの少なくとも一つの面積は前記複数の第３領域の残りの領域の各面積とは異なっていてもよい。
前記複数の第１領域の面積と前記複数の第３領域の面積は、前記ソース電極から遠ざかるにつれて広くなっても狭くなってもよい。
本発明の実施形態に係る薄膜トランジスター表示板は、ドレイン電極の形状が位置に応じて変化しても、第１ゲート電極および第２ゲート電極間の重合面積と第２ドレイン電極および第２ドレイン電極間の重合面積を一定に維持することができる。これにより、寄生容量を均一に維持して寄生容量の差に起因する画質低下を防ぐことができる。
本発明の一実施形態に係る薄膜トランジスター表示板の配置図である。 図１の薄膜トランジスター表示板をＩＩ-ＩＩ線に沿って切り取った断面図である。 図１の薄膜トランジスター表示板の一部を示す図である。 図３の薄膜トランジスター表示板の誤整列を説明するための図である。 図３の薄膜トランジスター表示板の誤整列を説明するための図である。 本発明の他の実施形態に係る薄膜トランジスター表示板の配置図である。 図６に示す薄膜トランジスター表示板をＶＩＩ-ＶＩＩ線に沿って切り取った断面図である。 図６の薄膜トランジスター表示板の一部を示す図である。 図８の薄膜トランジスター表示板の誤整列を説明するための図である。 図８の薄膜トランジスター表示板の誤整列を説明するための図である。 本発明の他の実施形態に係る薄膜トランジスター表示板の一部を示す図である。 本発明の他の実施形態に係る薄膜トランジスター表示板の一部を示す図である。 本発明の他の実施形態に係る薄膜トランジスター表示板の一部を示す図である。 本発明の他の実施形態に係る薄膜トランジスター表示板の一部を示す図である。 本発明の他の実施形態に係る薄膜トランジスター表示板の一部を示す図である。 本発明の他の実施形態に係る薄膜トランジスター表示板の一部を示す図である。 本発明の他の実施形態に係る薄膜トランジスター表示板の一部を示す図である。
以下における本開示の詳細な説明において、本発明をより詳細に説明するが、本発明は本開示の実施形態に限定されるものではない。本発明は種々の異なる形態で実現可能であり、ここで説明する実施形態に限定されるものではなく、むしろ、これらの実施形態は、本発明が属する技術分野において通常の知識を持った者に本発明の範囲が理解されるために提供される。
図中、明確に表現するために、層、膜、板、領域等の厚さを拡大して示す。明細書全般に亘って同じ参照番号が付されている部分は、同じ構成要素であることを意味する。層、膜、領域、基板などの要素が他の要素の「上に」あるとしたとき、これは、他の部分の「直上に」ある場合だけではなく、これらの間に他の要素がある場合も含む。反対に、ある部分が他の部分の「真上に」あるとしたときには、これらの間に他の要素がないことを意味する。
以下、添付図面に基づき、本発明の実施形態に係る薄膜トランジスター表示板について説明する。
まず、図１から図３に基づき、本発明の一実施形態に係る薄膜トランジスター表示板１００について説明する。図１は、本発明の一実施形態に係る薄膜トランジスター表示板の配置図であり、図２は、図１の薄膜トランジスター表示板をＩＩ-ＩＩ線に沿って切り取った断面図であり、図３は、図１の薄膜トランジスター表示板の一部を示す図である。
透明ガラス製またはプラスチック製の絶縁基板１１０の上に複数のゲート線１２１が形成されている。
ゲート線１２１はゲート信号を転送し、主に横方向（一定の方向）に伸びている。各ゲート線１２１は複数のゲート電極１２４と複数のダミーゲート電極１２５とを備える。図示はしないが、ゲート線１２１は、他の層または外部駆動回路との接続のために大面積のゲートパッド部をさらに備える。ゲート信号を生成するゲート駆動回路（図示せず）は、基板１１０の上に貼着される可撓性プリント回路膜（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（図示せず）の上に取り付けられてもよく、基板１１０の上に直接的に貼り付けられてもよく、基板１１０に集積されてもよい。ゲート駆動回路が基板１１０の上に集積されている場合、ゲート線１２１が伸びてこれと直結されてもよい。
図示はしないが、薄膜トランジスター表示板はゲート線１２１と同一の層からなる維持電極線をさらに備えていてもよい。
ゲート線１２１は、アルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系金属、銀（Ａｇ）や銀合金などの銀系金属、銅（Ｃｕ）や銅合金などの銅系金属、モリブデン（Ｍｏ）やモリブデン合金などのモリブデン系金属、クロム（Ｃｒ）、タンタル（Ｔａ）およびチタン（Ｔｉ）などから作製されてもよい。しかしながら、これらは、物理的な性質が異なる二つの導電膜（図示せず）を備える多重膜構造となっていてもよく、種々の金属または導電体から作製されてもよい。
ゲート線１２１の上には、窒化ケイ素（ＳｉＮｘ）または酸化ケイ素（ＳｉＯｘ）などから作製されたゲート絶縁膜（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）１４０が形成されている。
ゲート絶縁膜１４０の上には、複数の半導体１５４が形成されている。半導体１５４は、水素化非晶質シリコン（ｈｙｄｒｏｇｅｎａｔｅｄ ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）（非晶質シリコンは、ａ-Ｓｉと略称する）、多結晶シリコン（ｐｏｌｙｓｉｌｉｃｏｎ）または酸化物半導体などから作製されてもよい。
半導体１５４の上には、複数の抵抗性接触部材（ｏｈｍｉｃ ｃｏｎｔａｃｔ）１６３、１６５が形成されている。抵抗性接触部材１６３、１６５は、リンなどのｎ型不純物が高濃度にドーピングされているｎ+水素化非晶質シリコンなどの物質から作製されてもよく、シリサイド（ｓｉｌｉｃｉｄｅ）から作製されてもよい。抵抗性接触部材１６３、１６５は、対をなして半導体１５４の上に配置されている。
抵抗性接触部材１６３、１６５の上には、複数のデータ線（ｄａｔａ ｌｉｎｅ）１７１と、複数のドレイン電極（ｄｒａｉｎ ｅｌｅｃｔｒｏｄｅ）１７５ａと、複数のダミードレイン電極１７５ｂと、が形成されている。
データ線１７１はデータ信号を転送し、主に縦方向に伸びてゲート線１２１と交差する。各データ線１７１は、ゲート電極１２４に向かって伸びた複数のソース電極（ｓｏｕｒｃｅ ｅｌｅｃｔｒｏｄｅ）１７３と、他の層または外部駆動回路との接続のための大面積のデータパッド部（図示せず）と、を備える。データ信号を生成するデータ駆動回路（図示せず）は、基板１１０の上に貼着される可撓性プリント回路膜（図示せず）の上に取り付けられてもよく、基板１１０の上に直接的に取り付けられてもよく、基板１１０に集積されてもよい。データ駆動回路が基板１１０の上に集積されている場合、データ線１７１が伸びてこれと直結される。
ドレイン電極１７５ａは、データ線１７１と分離されており、ゲート電極１２４を中心としてソース電極１７３と相対向する。
ドレイン電極１７５ａとダミードレイン電極１７５ｂは互いに接続されており、ダミードレイン電極１７５ｂはダミーゲート電極１２５に隣設されている。
一つのゲート電極１２４と、一つのソース電極１７３および一つのドレイン電極１７５は、半導体１５４とともに一つの薄膜トランジスター（ｔｈｉｎ-ｆｉｌｍ-ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）をなし、薄膜トランジスターのチャンネル（ｃｈａｎｎｅｌ）はソース電極１７３とドレイン電極１７５との間の半導体１５４に形成される。
データ線１７１と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂは、モリブデン、クロム、タンタルおよびチタンなど耐火性金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）またはこれらの合金から作製されることが好ましく、耐火性金属膜（図示せず）と低抵抗導電膜（図示せず）を備える多重膜構造となっていてもよい。しかしながら、本発明はこれに限定されるものではなく、データ線１７１およびドレイン電極１７５は種々の金属または導電体から作製されてもよい。
抵抗性接触部材１６３、１６５は、その下の半導体１５４とその上のデータ線１７１との間、ドレイン電極１７５ａとダミードレイン電極１７５ｂとの間にのみ存在し、これらの間の接触抵抗を下げる。しかしながら、半導体１５４が酸化物半導体である場合、抵抗性接触部材１６３、１６５は省略されてもよい。
データ線１７１と、ドレイン電極１７５ａと、ダミードレイン電極１７５ｂおよび半導体１５４の露出された部分の上には、保護膜（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）１８０が形成されている。
保護膜１８０は、無機絶縁物または有機絶縁物などから作製され、表面が平らであってもよい。無機絶縁物の例としては、窒化ケイ素と酸化ケイ素が挙げられる。有機絶縁物は感光性（ｐｈｏｔｏｓｅｎｓｉｔｉｖｉｔｙ）を有していてもよく、その誘電定数（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）は約４．０以下であることが好ましい。しかしながら、保護膜１８０は、有機膜の優れた絶縁特性を生かしながらも、半導体１５４の露出された部分を損なわないように下部無機膜と上部有機膜の二重膜構造となっていてもよい。
保護膜１８５には、ドレイン電極１７５ａの拡張部を露出させる複数の接触孔１８５が形成されている。
保護膜１８０の上には、複数の画素電極１９１が形成されている。画素電極１９１は、ＩＴＯまたはＩＺＯなどの透明な導電物質やアルミニウム、銀、クロムまたはその合金などの反射性金属から作製されてもよい。
画素電極１９１は、接触孔１８５を介してドレイン電極１７５と物理的・電気的に接続されており、ドレイン電極１７５からデータ電圧の印加を受ける。データ電圧の印加を受けた画素電極１９１は、共通電圧（ｃｏｍｍｏｎ ｖｏｌｔａｇｅ）の印加を受ける対向表示板２００の共通電極（ｃｏｍｍｏｎ ｅｌｅｃｔｒｏｄｅ）２７０と共に電場を生成することにより、両電極１９１、２７０間の液晶層３の液晶分子（図示せず）の方向を決定する。このようにして決定された液晶分子の方向に応じて液晶層３を通過する光の偏光が変わる。
対向表示板２００について簡略に説明する。対向表示板２００は、絶縁基板２１０の上に形成されている複数の遮光部材２２０と、複数の遮光部材２２０が限定する領域内に配設される複数のカラーフィルタ２３０と、複数の遮光部材２２０および複数のカラーフィルタ２３０の上に配設されるオーバーコート膜２５０と、オーバーコート膜２５０の上に配設される共通電極２７０と、を備える。オーバーコート膜２５０は、省略可能である。
以下、図３に基づき、本実施形態に係る薄膜トランジスター表示板のゲート電極１２４およびダミーゲート電極１２５、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂについて詳述する。
図３を参照すると、ドレイン電極１７５ａとダミードレイン電極１７５ｂは互いに接続されている。ドレイン電極１７５ａは、ゲート電極１２４の上においてソース電極１７３と相対向する。ダミードレイン電極１７５ｂは、ドレイン電極１７５ａとは反対側に配設され、ダミーゲート電極１２５に隣設される。
ドレイン電極１７５ａは、ゲート線１２１が伸びている方向を基準として所定の幅を有する複数の副領域Ｒ１、Ｒ２、Ｒ３を備える。ダミードレイン電極１７５ｂもまた、ゲート線１２１が伸びている方向を基準として所定の幅を有する複数の副領域Ｒ４、Ｒ５、Ｒ６を備える。ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３は、ソース電極に近い順に、第１副領域Ｒ１と、第２副領域Ｒ２と、第３副領域Ｒ３と称する。ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６は、ソース電極から遠い順に、第４副領域Ｒ４と、第５副領域Ｒ５と、第６副領域Ｒ６と称する。
同図に示すように、ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３のうちの少なくとも一つはゲート線１２１と第１角度θ１をなす周縁部を備え、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６のうちの少なくとも一つはゲート線１２１と第２角度θ２をなす周縁部を備える。第１角度θ１と第２角度θ２は０°以上９０°以下であってもよい。
ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３の面積は、ソース電極から遠ざかるにつれて広くなっても狭くなってもよい。図示の実施形態において、ドレイン電極１７５ａの副領域Ｒ１、Ｒ２、Ｒ３の面積はソース電極から遠ざかるにつれて広くなっているが、本発明の他の実施形態に係る薄膜トランジスター表示板の場合、ドレイン電極１７５ａの副領域Ｒ１、Ｒ２、Ｒ３の面積はソース電極から遠ざかるにつれて狭くなってもよく、複数の副領域Ｒ１、Ｒ２、Ｒ３のうちのいずれか一つの面積のみが残りの面積と異なっていてもよい。なお、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６の面積はソース電極に近づくにつれて狭くなっても広くなってもよい。図示の実施形態において、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６の面積はソース電極に近づくにつれて狭くなっているが、本発明の他の実施形態に係る薄膜トランジスター表示板の場合、ソース電極に近づくにつれて広くなってもよく、複数の副領域Ｒ４、Ｒ５、Ｒ６のうちのいずれか一つの面積のみが残りの面積と異なっていてもよい。
このとき、ドレイン電極１７５ａの第１副領域Ｒ１の面積は、ダミードレイン電極１７５ｂの第６副領域Ｒ６の面積に等しくても良い。また、ドレイン電極１７５ａの第２副領域Ｒ２の面積は、ダミードレイン電極１７５ｂの第５副領域Ｒ５の面積に等しくてもよく、ドレイン電極１７５ａの第３副領域Ｒ３の面積はダミードレイン電極１７５ｂの第４副領域Ｒ４の面積に等しくてもよい。
以下、図３、図４および図５に基づき、本発明の実施形態に係る薄膜トランジスター表示板の誤整列による寄生容量について説明する。図４および図５は、図３の薄膜トランジスター表示板の誤整列を説明するための図である。図４は、ゲート電極１２４およびダミーゲート電極１２５のゲート配線が右側に移動した場合を示し、図５は、ゲート電極１２４およびダミーゲート電極１２５のゲート配線が左側に移動した場合を示す。
図３において、ゲート電極１２４およびダミーゲート電極１２５、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂの重合部分は斜線で表示されている。より具体的に、ゲート電極１２４とドレイン電極１７５ａとの第１重合領域Ａと、ダミーゲート電極１２５とダミードレイン電極１７５ｂとの第２重合領域Ｂを備える。
図４を参照すると、ゲート電極１２４およびダミーゲート電極１２５が右側に移動して、ゲート電極１２４およびダミーゲート電極１２５の第３重合領域Ａ１の面積は図３に示すゲート電極１２４およびダミーゲート電極１２５の第１重合領域Ａの面積よりも広くなる。より具体的に、ドレイン電極１７５ａの第３副領域Ｒ３の面積に相当する分だけ広くなる。また、ダミーゲート電極１２５とダミードレイン電極１７５ｂとの第４重合領域Ｂ１の面積は、図３に示すダミーゲート電極１２５とダミードレイン電極１７５ｂとの第２重合領域Ｂの面積よりも狭くなる。より具体的に、ダミードレイン電極１７５ｂの第４副領域Ｒ４の面積に相当する分だけ狭くなる。
しかしながら、上述したように、ドレイン電極１７５ａの第３副領域Ｒ３の面積は、ダミードレイン電極１７５ｂの第４副領域Ｒ４の面積に等しい。このため、図３に示す例において、ゲート電極１２４とドレイン電極１７５ａとの第１重合領域Ａの面積およびダミーゲート電極１２５とダミードレイン電極１７５ｂとの第２重合領域Ｂ間の面積の合計は、図４に示す例において、ゲート電極１２４とドレイン電極１７５ａとの第３重合領域Ａ１の面積およびダミーゲート電極１２５とダミードレイン電極１７５ｂとの第４重合領域Ｂ１の面積間の合計に等しくなる。
図５を参照すると、ゲート電極１２４およびダミーゲート電極１２５が左側に移動して、ゲート電極１２４とダミーゲート電極１２５との第５重合領域Ａ２の面積は、図３に示すゲート電極１２４とダミーゲート電極１２５との第１重合領域Ａの面積よりも狭くなる。より具体的に、ドレイン電極１７５ａの第２副領域Ｒ２の面積に相当する分だけ狭くなる。また、ダミーゲート電極１２５とダミードレイン電極１７５ｂとの第６重合領域Ｂ２の面積は、図３に示すダミーゲート電極１２５とダミードレイン電極１７５ｂとの第２重合領域Ｂの面積よりも広くなる。より具体的に、ダミードレイン電極１７５ｂの第５副領域Ｒ５の面積に相当する分だけ広くなる。
しかしながら、上述したように、ドレイン電極１７５ａの第２副領域Ｒ２の面積は、ダミードレイン電極１７５ｂの第５副領域Ｒ５の面積に等しい。このため、図３に示す例において、ゲート電極１２４とドレイン電極１７５ａとの第１重合領域Ａの面積およびダミーゲート電極１２５とダミードレイン電極１７５ｂとの第２重合領域Ｂの面積の合計は、図５に示す例において、ゲート電極１２４とドレイン電極１７５ａとの第５重合領域Ａ２およびダミーゲート電極１２５とダミードレイン電極１７５ｂとの第６重合領域Ｂ２の面積の合計に等しくなる。
このように、本発明の一実施形態に係る薄膜トランジスター表示板によれば、ゲート電極１２４およびダミーゲート電極１２５、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂを備え、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂの周縁部は、ゲート線１２１と所定の角度をなす部分を備え、ドレイン電極１７５ａとダミードレイン電極１７５ｂは、ゲート線１２１が伸びた方向に所定の幅を有する複数の副領域を備え、各副領域の面積は、ソース電極から遠ざかるにつれて広くなっても狭くなってもよく、ドレイン電極１７５ａの副領域とダミードレイン電極１７５ｂの副領域との対応面積が等しい。ドレイン電極１７５ａおよびダミードレイン電極１７５ｂの副領域は、それぞれ３つである必要はなく、ゲート電極１２４およびダミーゲート電極１２５の位置がずれた時に第１重合領域Ａと第２重合領域Ｂの合計面積が変わらないように、対応する形状あるいは対応する面積に形成されていればよい。たとえば、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂの副領域がそれぞれ１つずつで、それらの形状が同じ場合、ゲート電極１２４およびダミーゲート電極１２５の位置がずれても、第１重合領域Ａと第２重合領域Ｂの合計面積は変わらない。
このため、ドレイン電極１７５ａがソース電極１７３から遠ざかるにつれて面積が変化するような形状を有しても、ゲート配線とデータ配線間の整列誤差が生じる場合にもゲート電極１２４およびダミーゲート電極１２５間の重合面積と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂ間の重合面積は一定に維持することができる。したがって、ゲート電極１２４およびダミーゲート電極１２５のゲート配線とドレイン電極１７５ａおよびダミードレイン電極１７５ｂのドレイン配線との合計の重合面積は変化しないため、ゲート配線とドレイン配線との重合による寄生容量は一定になる。
以下、図６から図８に基づき、本発明の他の実施形態に係る薄膜トランジスター表示板１００について説明する。図６は、本発明の他の実施形態に係る薄膜トランジスター表示板の配置図であり、図７は、図６に示す薄膜トランジスター表示板をＶＩＩ-ＶＩＩ線に沿って切り取った断面図であり、図８は、図６の薄膜トランジスター表示板の一部を示す図である。
絶縁基板１１０の上に複数のゲート線１２１が形成されている。各ゲート線１２１は、複数のゲート電極１２４と、複数のダミーゲート電極１２５と、を備える。図示はしないが、ゲート線１２１と同じ層に設けられた維持電極線をさらに備えていてもよい。
ゲート線１２１の上には、ゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０の上には、複数の半導体１５４が形成されている。半導体１５４は、水素化非晶質シリコン（非晶質シリコンは、ａ-Ｓｉと略称する）、多結晶シリコンまたは酸化物半導体などから作製されてもよい。
半導体１５４の上には、複数の抵抗性接触部材１６３、１６５が形成されている。抵抗性接触部材１６３、１６５は、リンなどのｎ型不純物が高濃度にドーピングされているｎ+水素化非晶質シリコンなどの物質から作製されてもよく、シリサイドから作製されてもよい。抵抗性接触部材１６３、１６５は、双をなして半導体１５４の上に配置されている。
抵抗性接触部材１６３、１６５の上には、複数のデータ線１７１と、複数のドレイン電極１７５ａおよび複数のダミードレイン電極１７５ｂが形成されている。
データ線１７１は、液晶表示装置の最大の透過率を得るために折れ曲がった第１屈曲部を有していてもよく、屈曲部は、画素領域の中間領域において遭遇してＶ字状を呈していてもよい。画素領域の中間領域には、第１屈曲部と所定の角度をなすように折れ曲がった第２屈曲部をさらに備えていてもよい。データ線１７１の第１屈曲部は、ゲート線１２１が伸びている方向（ｘ方向）と９０°をなす縦基準線（ｙ、ｙ方向に伸びている基準線）と約７°の角度をなすように折れ曲がっていてもよい。画素領域の中間領域に配置されている第２屈曲部は、第１屈曲部と約７°〜約１５°の角度をなすようにさらに折れ曲がっていてもよい。
ソース電極１７３はデータ線１７１の一部であり、データ線１７１と同じ線の上に配置される。ドレイン電極１７５ａは、ソース電極１７３と並ぶように伸びている。このため、ドレイン電極１７５ａは、データ線１７１の一部と並んでいる。
本実施形態に係る薄膜トランジスター表示板は、データ線１７１と同じ線の上に配設されるソース電極１７３と、データ線１７１と並ぶように伸びているドレイン電極１７５ａと、を備えることにより、データ導電体が占める面積を広げなくても薄膜トランジスターの幅を広げることが可能になり、これにより、液晶表示装置の開口率が増大される。
ドレイン電極１７５ａはデータ線１７１と分離されており、ゲート電極１２４を中心としてソース電極１７３と相対向する。
ドレイン電極１７５ａとダミードレイン電極１７５ｂは互いに接続されており、ダミードレイン電極１７５ｂはダミーゲート電極１２５と隣設される。
抵抗性接触部材１６３、１６５は、その下の半導体１５４とその上のデータ線１７１との間と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂの間にのみ存在し、これらの間の接触抵抗を下げる。しかしながら、半導体１５４が酸化物半導体の場合、抵抗性接触部材１６３、１６５は省略されることができる。
データ線１７１と、ドレイン電極１７５ａと、ダミードレイン電極１７５ｂおよび半導体１５４の露出された部分の上には、第１保護膜１８０ｘが形成されている。第１保護膜１８０ｘは、有機絶縁物質または無機絶縁物質などから作製されてもよい。
第１保護膜１８０ｘの上には、第２保護膜１８０ｙが配置されている。第２保護膜１８０ｙは、省略可能である。第２保護膜１８０ｙは、カラーフィルタであってもよい。第２保護膜１８０ｙがカラーフィルタである場合、第２保護膜１８０ｙは基本色のうちの一つを固有に表示することができ、基本色の例としては、赤色、緑色、青色などの三原色または黄色（ｙｅｌｌｏｗ）、青緑色（ｃｙａｎ）、紫紅色（ｍａｇｅｎｔａ）などが挙げられる。図示はしないが、カラーフィルタは、基本色に加えて、基本色の混合色または白色（ｗｈｉｔｅ）を表示するカラーフィルタをさらに備えていてもよい。
第２保護膜１８０ｙの上には、共通電極２７０が形成されている。共通電極２７０は面状であり、基板１１０の全面の上に板状に形成されていてもよく、ドレイン電極１７５ａの周りに対応する領域に配置されている開口部（図示せず）を有していてもよい。すなわち、共通電極２７０は、平板状を呈していてもよい。
隣り合う画素に配設される共通電極２７０は互いに接続されて、表示領域の外部から供給される所定の大きさの共通電圧の伝達を受ける。
共通電極２７０の上には、第３保護膜１８０ｚが配置されている。第３保護膜１８０ｚは、有機絶縁物質または無機絶縁物質などから作製されてもよい。
第３保護膜１８０ｚの上には、画素電極１９１が形成されている。画素電極１９１は、データ線１７１の第１屈曲部および第２屈曲部と略並ぶ折曲辺を備える。画素電極１９１は、複数の第１切欠部９２を有し、複数の第１枝電極１９２を備える。
第１保護膜１８０ｘと、第２保護膜１８０ｙおよび第３保護膜１８０ｚには、ドレイン電極１７５を露出させる接触孔１８５が形成されている。画素電極１９１は、接触孔１８５を介してドレイン電極１７５ａの拡張部と物理的・電気的に接続されて、ドレイン電極１７５ａから電圧の印加を受ける。
対向表示板２００について説明すると、絶縁基板２１０の上に遮光部材２２０と、複数のカラーフィルタ２３０と、が形成されている。薄膜トランジスター表示板１００の第２保護膜１８０ｙがカラーフィルタである場合、対向表示板２００のカラーフィルタ２３０は省略されてもよい。なお、対向表示板２００の遮光部材２２０もまた、薄膜トランジスター表示板１００に形成されてもよい。
カラーフィルタ２３０および遮光部材２２０の上には、オーバーコート膜２５０が形成されている。カラーフィルタ２３０および遮光部材２２０の上には、オーバーコート膜２５０が形成されている。オーバーコート膜２５０は、省略可能である。
以下、図８に基づき、本実施形態に係る薄膜トランジスター表示板のゲート電極１２４およびダミーゲート電極１２５、並びにドレイン電極１７５ａおよびダミードレイン電極１７５ｂについて詳述する。
図８を参照すると、ドレイン電極１７５ａとダミードレイン電極１７５ｂは互いに接続されている。ドレイン電極１７５ａは、ゲート電極１２４の上においてソース電極１７３と相対向する。ダミードレイン電極１７５ｂはドレイン電極１７５ａとは反対側に配設され、ダミーゲート電極１２５と隣設される。
ドレイン電極１７５ａは、ゲート線１２１が伸びている方向を基準として所定の幅を有する複数の副領域Ｒ１、Ｒ２、Ｒ３を備える。ダミードレイン電極１７５ｂもまた、ゲート線１２１が伸びている方向を基準として所定の幅を有する複数の副領域Ｒ４、Ｒ５、Ｒ６を備える。ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３は、ソース電極に近い順に第１副領域Ｒ１、第２副領域Ｒ２および第３副領域Ｒ３を備える。ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６は、ソース電極から遠い順に第４副領域Ｒ４、第５副領域Ｒ５および第６副領域Ｒ６を備える。
同図に示すように、ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３のうちの少なくとも一つは、ゲート線１２１と第１角度θ１をなす周縁部を備え、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６のうちの少なくとも一つは、ゲート線１２１と第２角度θ２をなす周縁部を備える。第１角度θ１と第２角度θ２は、０°以上９０°以下であってもよい。
ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３の面積は、ソース電極から遠ざかるにつれて広くなっても狭くなってもよい。図示の実施形態において、ドレイン電極１７５ａの副領域Ｒ１、Ｒ２、Ｒ３の面積は、ソース電極から遠ざかるにつれて広くなっているが、本発明の他の実施形態においては、ソース電極から遠ざかるにつれて狭くなってもよく、複数の副領域Ｒ１、Ｒ２、Ｒ３のうちのいずれか一つの面積のみが残りの面積と異なっていてもよい。また、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６の面積は、ソース電極に近づくにつれて狭くなっても広くなってもよい。図示の実施形態において、ドレイン電極１７５ａの副領域Ｒ１、Ｒ２、Ｒ３の面積はソース電極から遠ざかるにつれて狭くなっているが、本発明の他の実施形態においては、ソース電極から遠ざかるにつれて広くなってもよく、複数の副領域Ｒ４、Ｒ５、Ｒ６のうちのいずれか一つの面積のみが残りの面積と異なっていてもよい。
このとき、ドレイン電極１７５ａの第１副領域Ｒ１の面積は、ダミードレイン電極１７５ｂの第６副領域Ｒ６の面積に等しくても良い。また、ドレイン電極１７５ａの第２副領域Ｒ２の面積は、ダミードレイン電極１７５ｂの第５副領域Ｒ５の面積に等しくてもよく、ドレイン電極１７５ａの第３副領域Ｒ３の面積は、ダミードレイン電極１７５ｂの第４副領域Ｒ４の面積に等しくても良い。
以下、図８、図９および図１０に基づき、本発明の実施形態に係る薄膜トランジスター表示板の誤整列による寄生容量について説明する。図９および図１０は、図８の薄膜トランジスター表示板の誤整列を説明するための図である。図９は、ゲート電極１２４およびダミーゲート電極１２５のゲート配線が右側に移動した場合を示し、図１０は、ゲート電極１２４およびダミーゲート電極１２５のゲート配線が左側に移動した場合を示す。
図８において、ゲート電極１２４およびダミーゲート電極１２５間の重合部分と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂ間の重合部分は、斜線で表示されている。より具体的に、重合部分はゲート電極１２４とドレイン電極１７５ａとの第７重合領域ＡＡと、ダミーゲート電極１２５とダミードレイン電極１７５ｂとの第８重合領域ＢＢを備える。
図９を参照すると、ゲート電極１２４およびダミーゲート電極１２５が右側に移動して、ゲート電極１２４とダミーゲート電極１２５との第９重合領域ＡＡ１の面積は、図８に示すゲート電極１２４とダミーゲート電極１２５との第７重合領域ＡＡの面積よりも広くなる。より具体的に、ドレイン電極１７５ａの第２副領域Ｒ２の面積に相当する分だけ広くなる。なお、ダミーゲート電極１２５とダミードレイン電極１７５ｂとの第１０重合領域ＢＢ１の面積は、図８に示すダミーゲート電極１２５とダミードレイン電極１７５ｂとの第８重合領域ＢＢの面積よりも狭くなる。より具体的に、ダミードレイン電極１７５ｂの第５副領域Ｒ５の面積に相当する分だけ狭くなる。
しかしながら、上述したように、ドレイン電極１７５ａの第２副領域Ｒ２の面積は、ダミードレイン電極１７５ｂの第５副領域Ｒ５の面積に等しい。このため、図８に示す例において、ゲート電極１２４とドレイン電極１７５ａとの第７重合領域ＡＡの面積およびダミーゲート電極１２５とダミードレイン電極１７５ｂとの第８重合領域ＢＢの面積の合計は、図９に示す例において、ゲート電極１２４とドレイン電極１７５ａとの第９重合領域ＡＡ１およびダミーゲート電極１２５とダミードレイン電極１７５ｂとの第１０重合領域ＢＢ１の面積の合計に等しい。
図１０を参照すると、ゲート電極１２４およびダミーゲート電極１２５が左側に移動して、ゲート電極１２４とダミーゲート電極１２５との第１１重合領域ＡＡ２の面積は、図８に示すゲート電極１２４とダミーゲート電極１２５との第７重合領域ＡＡの面積よりも狭くなる。より具体的に、ドレイン電極１７５ａの第１副領域Ｒ１の面積に相当する分だけ狭くなる。また、ダミーゲート電極１２５とダミードレイン電極１７５ｂとの第１２重合領域ＢＢ２の面積は、図８に示すダミーゲート電極１２５とダミードレイン電極１７５ｂとの第８重合領域ＢＢの面積よりも広くなる。より具体的に、ダミードレイン電極１７５ｂの第６副領域Ｒ６の面積に相当する分だけ広くなる。
しかしながら、上述したように、ドレイン電極１７５ａの第１副領域Ｒ１の面積は、ダミードレイン電極１７５ｂの第６副領域Ｒ６の面積に等しい。このため、図８に示す例において、ゲート電極１２４とドレイン電極１７５ａとの第７重合領域ＡＡの面積およびダミーゲート電極１２５とダミードレイン電極１７５ｂとの第８重合領域ＢＢの面積の合計は、図１０に示す例において、ゲート電極１２４とドレイン電極１７５ａとの第１１重合領域ＡＡ２の面積およびダミーゲート電極１２５とダミードレイン電極１７５ｂとの第１２重合領域ＢＢ２の面積の合計に等しい。
このように本発明の一実施形態に係る薄膜トランジスター表示板によれば、ゲート電極１２４およびダミーゲート電極１２５、並びにドレイン電極１７５ａおよびダミードレイン電極１７５ｂを備え、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂの周縁部は、ゲート線１２１と所定の角度をなす部分を備え、ドレイン電極１７５ａとダミードレイン電極１７５ｂはゲート線１２１が伸びた方向に所定の幅を有する複数の副領域を備え、各副領域の面積は、ソース電極から遠ざかるにつれて広くなっても狭くなってもよく、ドレイン電極１７５ａの副領域とダミードレイン電極１７５ｂの副領域との対応面積が等しい。ドレイン電極１７５ａおよびダミードレイン電極１７５ｂの副領域は、それぞれ３つである必要はなく、ゲート電極１２４およびダミーゲート電極１２５の位置がずれた時に第１重合領域ＡＡと第２重合領域ＢＢの合計面積が変わらないように、対応する形状あるいは対応する面積に形成されていればよい。たとえば、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂの副領域がそれぞれ１つずつで、それらの形状が同じ場合、ゲート電極１２４およびダミーゲート電極１２５の位置がずれても、第１重合領域ＡＡと第２重合領域ＢＢの合計面積は変わらない。
このため、ドレイン電極１７５ａがソース電極１７３から遠ざかるにつれて面積が変化するような形状を有しても、ゲート配線とデータ配線との整列誤差が生じる場合にもゲート電極１２４およびダミーゲート電極１２５間の重合面積と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂ間の重合面積は一定に維持することができる。したがって、ゲート電極１２４およびダミーゲート電極１２５のゲート配線とドレイン電極１７５ａおよびダミードレイン電極１７５ｂのドレイン配線との全体の重合面積は変化しないため、ゲート配線とドレイン配線との重合による寄生容量の大きさは一定になる。
以下、図１１から図１７に基づき、本発明の他の実施形態に係る薄膜トランジスター表示板のゲート電極配線とドレイン電極配線の例について説明する。図１１から図１７は、本発明の他の実施形態に係る薄膜トランジスター表示板の一部分を示す図である。具体的に、図１１から図１７は、それぞれ本発明の他の実施形態に係る薄膜トランジスター表示板のゲート電極１２４およびダミーゲート電極１２５と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂを示す。
まず、図１１および図１２を参照すると、本実施形態に係る薄膜トランジスター表示板のゲート電極１２４およびダミーゲート電極１２５と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂは、図１から図３に基づいて上述した実施形態に係る薄膜トランジスター表示板とほとんど同様である。
ドレイン電極１７５ａは、ゲート電極１２４の上においてソース電極１７３と相対向してゲート電極１２４と重なり合う。ダミードレイン電極１７５ｂはドレイン電極１７５ａとは反対側に配設され、ダミーゲート電極１２５と隣設される。
ドレイン電極１７５ａは、ゲート線１２１が伸びている方向を基準として所定の幅を有する複数の副領域Ｒ１、Ｒ２、Ｒ３を備える。ダミードレイン電極１７５ｂもまた、ゲート線１２１が伸びている方向を基準として所定の幅を有する複数の副領域Ｒ４、Ｒ５、Ｒ６を備える。
ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３のうちの少なくとも一つは、ゲート線１２１と第１角度θ１をなす周縁部を備える。
ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３の面積は、ソース電極から遠ざかるにつれて広くなっても狭くなってもよい。図示の実施形態において、ドレイン電極１７５ａの副領域Ｒ１、Ｒ２、Ｒ３の面積は、ソース電極から遠ざかるにつれて広くなっているが、本発明の他の実施形態においては、ソース電極から遠ざかるにつれて狭くなってもよく、複数の副領域Ｒ１、Ｒ２、Ｒ３のうちのいずれか一つの面積のみが残りの面積と異なっていてもよい。また、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６の面積は、ソース電極に近づくにつれて広くなっても狭くなってもよい。図示の実施形態において、ドレイン電極１７５ａの副領域Ｒ１、Ｒ２、Ｒ３の面積はソース電極から遠ざかるにつれて狭くなっているが、本発明の他の実施形態においては、ソース電極から遠ざかるにつれて広くなってもよく、複数の副領域Ｒ４、Ｒ５、Ｒ６のうちのいずれか一つの面積のみが残りの面積とは異なっていてもよい。
このとき、ドレイン電極１７５ａの第１副領域Ｒ１の面積は、ダミードレイン電極１７５ｂの第６副領域Ｒ６の面積に等しくてもよい。また、ドレイン電極１７５ａの第２副領域Ｒ２の面積は、ダミードレイン電極１７５ｂの第５副領域Ｒ５の面積に等しくてもよく、ドレイン電極１７５ａの第３副領域Ｒ３の面積は、ダミードレイン電極１７５ｂの第４副領域Ｒ４の面積に等しくてもよい。
しかしながら、図示の実施形態において、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６の平面形状は、ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３とは異なる。具体的に、ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３の周縁部は丸められているが、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６はそれぞれ直方体状を呈する。すなわち、複数の副領域Ｒ４、Ｒ５、Ｒ６は、ゲート線１２１と並ぶ周縁部を備える。
次いで、図１３から図１５を参照すると、本実施形態に係る薄膜トランジスター表示板のゲート電極１２４およびダミーゲート電極１２５と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂは、図１から図３に基づいて上述した実施形態に係る薄膜トランジスター表示板とほとんど同様である。
ドレイン電極１７５ａは、ゲート電極１２４の上においてソース電極１７３と相対向して、ゲート電極１２４と重なり合う。ダミードレイン電極１７５ｂは、ドレイン電極１７５ａとは反対側に配設され、ダミーゲート電極１２５と隣設される。
ドレイン電極１７５ａは、ゲート線１２１が伸びている方向を基準として所定の幅を有する複数の副領域Ｒ１、Ｒ２、Ｒ３を備える。ダミードレイン電極１７５ｂもまた、ゲート線１２１が伸びている方向を基準として所定の幅を有する複数の副領域Ｒ４、Ｒ５、Ｒ６を備える。
ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３のうちの少なくとも一つは、ゲート線１２１と第１角度θ１をなす周縁部を備え、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６のうちの少なくとも一つは、ゲート線１２１と第２角度θ２をなす周縁部を備える。
図示の実施形態において、ドレイン電極１７５ａの副領域Ｒ１、Ｒ２、Ｒ３の面積は、ソース電極から遠ざかるにつれて広くなっているが、本発明の他の実施形態に係る薄膜トランジスター表示板の場合、ドレイン電極１７５ａの副領域Ｒ１、Ｒ２、Ｒ３の面積は、ソース電極から遠ざかるにつれて狭くなってもよく、複数の副領域Ｒ１、Ｒ２、Ｒ３のうちのいずれか一つの面積のみが残りの面積とは異なっていてもよい。なお、図示の実施形態において、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６の面積は、ソース電極に近づくにつれて狭くなっているが、本発明の他の実施形態に係る薄膜トランジスター表示板の場合、ソース電極に近づくにつれて広くなってもよく、複数の副領域Ｒ４、Ｒ５、Ｒ６のうちのいずれか一つの面積のみが残りの面積とは異なっていてもよい。
このとき、ドレイン電極１７５ａの第１副領域Ｒ１の面積は、ダミードレイン電極１７５ｂの第６副領域Ｒ６の面積に等しくてもよい。また、ドレイン電極１７５ａの第２副領域Ｒ２の面積は、ダミードレイン電極１７５ｂの第５副領域Ｒ５の面積に等しくてもよく、ドレイン電極１７５ａの第３副領域Ｒ３の面積は、ダミードレイン電極１７５ｂの第４副領域Ｒ４の面積に等しくてもよい。
しかしながら、図示の実施形態において、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６の平面形状は、ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３とは異なる。具体的に、ドレイン電極１７５ａの複数の副領域Ｒ１、Ｒ２、Ｒ３の周縁部は丸められているが、ダミードレイン電極１７５ｂの複数の副領域Ｒ４、Ｒ５、Ｒ６はそれぞれ台形または直方体状を呈する。すなわち、複数の副領域Ｒ４、Ｒ５、Ｒ６は、角張った周縁部を備え、一部分はゲート線１２１と並ぶ周縁部を備える。
次いで、図１６を参照すると、本実施形態に係る薄膜トランジスター表示板のゲート電極１２４およびダミーゲート電極１２５と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂは、上述した実施形態に係る薄膜トランジスター表示板とは異なる。
具体的に、ダミードレイン電極１７５ｂの複数の副領域は互いに同じ面積を有し、ダミーゲート電極１２５が互いに異なる面積を有する複数の副領域Ｒａ、Ｒｂ、Ｒｃを備える。複数の副領域Ｒａ、Ｒｂ、Ｒｃの面積は、ドレイン電極１７５ａに近づくにつれて広くなっても狭くなってもよい。しかしながら、本発明の他の実施形態に係る薄膜トランジスター表示板の場合、ダミードレイン電極１７５ｂおよびダミーゲート電極１２５は両方とも互いに異なる面積を有する複数の副領域を備えていてもよい。
本実施形態に係る薄膜トランジスター表示板の場合、ダミードレイン電極１７５ｂは所定の形状を有するが、ダミードレイン電極１７５ｂと重なり合うダミーゲート電極１２５が互いに異なる面積を有する複数の副領域Ｒａ、Ｒｂ、Ｒｃを備えることにより、ゲート電極１２４およびダミーゲート電極１２５のゲート配線が右側や左側に移動した場合にも、ドレイン電極１７５ａとゲート電極１２４との重合面積と、ダミードレイン電極１７５ｂとダミーゲート電極１２５との重合面積の合計を一定に維持することができる。このため、ゲート電極１２４およびダミーゲート電極１２５のゲート配線と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂのドレイン配線との全体の重合面積は変化しないため、ゲート配線とドレイン配線との重合による寄生容量の大きさは一定になる。
次いで、図１７を参照すると、本実施形態に係る薄膜トランジスター表示板のゲート電極１２４およびダミーゲート電極１２５と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂは、図６から図８に基づいて説明した実施形態に係る薄膜トランジスター表示板とほとんど同様である。
しかしながら、本実施形態に係る薄膜トランジスター表示板のダミードレイン電極１７５ｂの複数の副領域は互いに同じ面積を有し、ダミーゲート電極１２５は互いに異なる面積を有する複数の副領域Ｒｘ、Ｒｙを有する突出部１２５ａを有する。突出部１２５ａの複数の副領域Ｒｘ、Ｒｙの面積は、ドレイン電極１７５ａに近づくにつれて広くなっても狭くなってもよい。しかしながら、本発明の他の実施形態に係る薄膜トランジスター表示板の場合、ダミードレイン電極１７５ｂおよびダミーゲート電極１２５の突出部１２５ａは両方とも互いに異なる面積を有する複数の副領域を備えていてもよい。
本実施形態に係る薄膜トランジスター表示板の場合、ダミードレイン電極１７５ｂは所定の形状を有するが、ダミードレイン電極１７５ｂと重なり合うダミーゲート電極１２５が互いに異なる面積を有する複数の副領域Ｒｘ、Ｒｙを備える突出部１２５ａを有することにより、ゲート電極１２４およびダミーゲート電極１２５のゲート配線が右側や左側に移動した場合にも、ドレイン電極１７５ａとゲート電極１２４との重合面積およびダミードレイン電極１７５ｂとダミーゲート電極１２５の突出部１２５ａとの重合面積の合計を一定に維持することができる。したがって、ゲート電極１２４およびダミーゲート電極１２５のゲート配線と、ドレイン電極１７５ａおよびダミードレイン電極１７５ｂのドレイン配線との全体の重合面積は変化しないため、ゲート配線とドレイン配線との重合による寄生容量の大きさは一定になる。
ダミーゲート電極１２５の面積変化は、図１６または図１７に示す実施形態に何ら限定されるものではなく、種々の形状に変化可能である。
以上、本発明の好適な実施形態について詳述したが、本発明の権利範囲はこれに何ら限定されるものではなく、下記の請求範囲において定義している本発明の基本概念を用いた当業者の種々の変形および改良形態もまた本発明の権利範囲に属するものである。
１１０ 絶縁基板、
１２１ ゲート線、
１２４ ゲート電極、
１２５ ダミーゲート電極、
１４０ ゲート絶縁膜、
１５４ 半導体、
１７１ データ線、
１７３ ソース電極、
１７５ａ ドレイン電極、
１７５ｂ ダミードレイン電極、
１９１ 画素電極、
２００ 対向表示板、
Ｒ１〜Ｒ６ 副領域。

Claims (7)

  1. 基板と、
    前記基板の上に配設される第１ゲート電極および第２ゲート電極を有するゲート線と、
    前記第１ゲート電極および前記第２ゲート電極の上に配設されるゲート絶縁膜と、
    前記ゲート絶縁膜の上に配設される半導体と、
    前記半導体の上に配設されるソース電極並びに第１ドレイン電極および第２ドレイン電極と、
    を備え、
    前記第１ドレイン電極と前記第２ドレイン電極は互いに接続されており、
    前記第１ドレイン電極は前記第１ゲート電極上において前記ソース電極と相対向し、前記第２ドレイン電極は前記第２ゲート電極と重なり合うか、または、前記第２ゲート電極に隣設され、
    前記第１ドレイン電極は前記ゲート線が伸びた方向に所定の幅を有する複数の第１領域を備え、前記第２ドレイン電極は前記ゲート線が伸びた方向に所定の幅を有する複数の第２領域を備え、
    前記複数の第２領域のうちの少なくとも一つは前記ゲート線と０°以上９０°以下の角度を成す周縁部を備え、
    前記複数の第２領域のうちの少なくとも一つの面積は前記複数の第２領域の残りの領域の各面積とは異なることを特徴とする薄膜トランジスター表示板。
  2. 前記第１ドレイン電極の前記複数の第１領域のうちの少なくとも一つは、前記ゲート線と０°以上９０°以下の角度を成す周縁部を備え、
    前記複数の第１領域のうちの少なくとも一つの面積は前記複数の第１領域の残りの領域の各面積とは異なることを特徴とする請求項１に記載の薄膜トランジスター表示板。
  3. 前記複数の第１領域の面積と前記複数の第２領域の面積は、
    前記ソース電極から遠ざかるにつれて広くなるか、あるいは、狭くなることを特徴とする請求項１または請求項２に記載の薄膜トランジスター表示板。
  4. 前記複数の第１領域は、前記ソース電極に近い順に配置されている第１副領域と、第２副領域および第３副領域を備え、
    前記複数の第２領域は、前記ソース電極から遠い順に配置されている第４副領域と、第５副領域および第６副領域を備え、
    前記第１副領域の面積は前記第６副領域の面積に等しく、
    前記第２副領域の面積は前記第５副領域の面積に等しく、
    前記第３副領域の面積は前記第４副領域の面積に等しいことを特徴とする請求項１〜３のいずれか一項に記載の薄膜トランジスター表示板。
  5. 基板と、
    前記基板の上に配設される第１ゲート電極および第２ゲート電極を有するゲート線と、
    前記第１ゲート電極および前記第２ゲート電極の上に配設されるゲート絶縁膜と、
    前記ゲート絶縁膜の上に配設される半導体と、
    前記半導体の上に配設されるソース電極並びに第１ドレイン電極および第２ドレイン電極と、
    を備え、
    前記第１ドレイン電極と前記第２ドレイン電極は互いに接続されており、
    前記第１ドレイン電極は前記第１ゲート電極上において前記ソース電極と相対向し、前記第２ドレイン電極は前記第２ゲート電極と重なり合うか、または、前記第２ゲート電極に隣設され、
    前記第１ドレイン電極は前記ゲート線が伸びた方向に所定の幅を有する複数の第１領域を備え、前記第２ゲート電極は前記ゲート線が伸びた方向に所定の幅を有する複数の第３領域を備え、
    前記複数の第３領域のうちの少なくとも一つは前記ゲート線と０°以上９０°以下の角度を成す周縁部を備え、
    前記複数の第３領域のうちの少なくとも一つの面積は前記複数の第３領域の残りの領域の各面積とは異なることを特徴とする薄膜トランジスター表示板。
  6. 前記第１ドレイン電極の前記複数の第１領域のうちの少なくとも一つは前記ゲート線と０°以上９０°以下の角度を成す周縁部を備え、
    前記複数の第１領域のうちの少なくとも一つの面積は前記複数の第１領域の残りの領域の各面積とは異なることを特徴とする請求項５に記載の薄膜トランジスター表示板。
  7. 前記複数の第１領域の面積と前記複数の第３領域の面積は、
    前記ソース電極から遠ざかるにつれて広くなるか、あるいは、狭くなることを特徴とする請求項５または請求項６に記載の薄膜トランジスター表示板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016039211A1 (ja) * 2014-09-10 2016-03-17 シャープ株式会社 半導体装置、液晶表示装置および半導体装置の製造方法
WO2016161731A1 (zh) * 2015-04-07 2016-10-13 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928472A (zh) * 2014-03-26 2014-07-16 京东方科技集团股份有限公司 一种阵列基板及其制作方法和显示装置
KR102352305B1 (ko) * 2015-04-03 2022-01-19 삼성디스플레이 주식회사 표시 장치
CN106684125B (zh) * 2015-11-05 2020-05-08 群创光电股份有限公司 显示设备
CN105428370B (zh) * 2015-11-10 2018-09-04 深圳市华星光电技术有限公司 液晶显示面板及液晶显示装置
KR102632265B1 (ko) * 2016-06-30 2024-02-01 엘지디스플레이 주식회사 액정 표시 장치
CN107065361B (zh) * 2017-06-09 2020-01-07 京东方科技集团股份有限公司 阵列基板、显示面板和显示装置
US10711797B2 (en) 2017-06-16 2020-07-14 General Electric Company Inlet pre-swirl gas turbine engine
CN107482021B (zh) * 2017-08-21 2020-01-24 京东方科技集团股份有限公司 阵列基板及显示装置
KR102630594B1 (ko) * 2017-12-28 2024-01-29 엘지디스플레이 주식회사 표시 장치
KR102656012B1 (ko) * 2019-03-19 2024-04-11 삼성전자주식회사 Led 디스플레이 패널 및 수리 방법.
US11024774B2 (en) * 2019-10-15 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Display device reflector having improved reflectivity
CN112825331A (zh) * 2019-11-20 2021-05-21 京东方科技集团股份有限公司 薄膜晶体管、阵列基板以及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203970A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びそれを用いた液晶表示装置
US20090026451A1 (en) * 2007-07-25 2009-01-29 Shin Ki Taeg Thin film transistor array substrate and method for manufacturing the same
US20110089422A1 (en) * 2009-10-16 2011-04-21 Yoon Yeo-Geon Thin film transistor array panel
US20110095294A1 (en) * 2009-10-26 2011-04-28 Samsung Electronics Co., Ltd. Thin film transistor array panel and method of manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2556253B2 (ja) 1993-05-25 1996-11-20 日本電気株式会社 液晶表示装置
KR100511172B1 (ko) 1998-05-21 2005-11-30 엘지.필립스 엘시디 주식회사 박막트랜지스터의 구조
KR100606963B1 (ko) 2000-12-27 2006-08-01 엘지.필립스 엘시디 주식회사 액정 디스플레이 패널 및 그의 제조방법
KR100756251B1 (ko) 2001-08-27 2007-09-06 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
KR20040023276A (ko) 2002-09-11 2004-03-18 비오이 하이디스 테크놀로지 주식회사 샷 뮤라가 방지된 박막트랜지스터 액정표시장치
TWI226962B (en) 2004-01-05 2005-01-21 Au Optronics Corp Liquid crystal display device with a capacitance-compensated structure
KR20060028970A (ko) 2004-09-30 2006-04-04 삼성전자주식회사 박막 트랜지스터 표시판 및 액정 표시 장치
JP4856399B2 (ja) 2005-06-30 2012-01-18 エルジー ディスプレイ カンパニー リミテッド 液晶表示装置のｔｆｔ素子電極形状
KR101133193B1 (ko) 2005-07-07 2012-04-09 삼성전자주식회사 액정 표시 장치
KR101211255B1 (ko) 2005-11-10 2012-12-11 엘지디스플레이 주식회사 액정패널 및 그 제조 방법
KR20070102125A (ko) 2006-04-14 2007-10-18 삼성전자주식회사 액정 표시 장치
KR20080050704A (ko) 2006-12-04 2008-06-10 삼성전자주식회사 어레이 기판 및 이를 갖는 표시패널
CN100583459C (zh) 2008-09-24 2010-01-20 友达光电股份有限公司 像素结构及其薄膜晶体管
KR101542511B1 (ko) 2008-12-24 2015-08-07 삼성디스플레이 주식회사 표시 장치
US8120720B2 (en) 2009-12-03 2012-02-21 Century Display(ShenZhen)Co., Ltd. Pixel structure
KR101973584B1 (ko) 2012-02-10 2019-04-30 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
CN102544110B (zh) 2012-03-19 2014-08-13 深圳市华星光电技术有限公司 具有寄生电容补正结构的薄膜晶体管及用该薄膜晶体管的液晶显示器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203970A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びそれを用いた液晶表示装置
US20090026451A1 (en) * 2007-07-25 2009-01-29 Shin Ki Taeg Thin film transistor array substrate and method for manufacturing the same
US20110089422A1 (en) * 2009-10-16 2011-04-21 Yoon Yeo-Geon Thin film transistor array panel
US20110095294A1 (en) * 2009-10-26 2011-04-28 Samsung Electronics Co., Ltd. Thin film transistor array panel and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016039211A1 (ja) * 2014-09-10 2016-03-17 シャープ株式会社 半導体装置、液晶表示装置および半導体装置の製造方法
US10073314B2 (en) 2014-09-10 2018-09-11 Sharp Kabushiki Kaisha Semiconductor device, liquid crystal display device, and semiconductor device manufacturing method
WO2016161731A1 (zh) * 2015-04-07 2016-10-13 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置

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