JP2010206187A - 半導体装置及び半導体装置の作製方法 - Google Patents

Abstract

【課題】酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を提供することを課題の一つとする。
【解決手段】チャネル形成領域にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用い、電気抵抗値の低い金属材料からなる配線層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層との間にソース領域又はドレイン領域を設ける。ソース領域又はドレイン領域、及び画素領域は同一層のＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。
【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。

金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。

金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は化合物半導体の一種である。化合物半導体とは、２種以上の原子が結合してできる半導体である。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成する元素の組み合わせによっては、半導体となることが知られている。

例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などは半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導体層をチャネル形成領域とする薄膜トランジスタが開示されている（特許文献１乃至４、非特許文献１参照。）。

ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ_３（ＺｎＯ）ｍ（ｍ：自然数）は公知の材料である（非特許文献２乃至４参照。）。

そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物を薄膜トランジスタのチャネル層として適用可能であることが確認されている（特許文献５、非特許文献５及び６参照。）。

特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報

Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７３ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２

本発明の一態様は、酸化物半導体層を用い、電気特性の優れた薄膜トランジスタ及び画素電極層を備えた表示装置を提供することを課題の一つとする。

非晶質の酸化物半導体層を実現するため、チャネル形成領域を有する半導体層に酸化シリコン若しくは酸窒化シリコンを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いた薄膜トランジスタとする。代表的にはＳｉＯ_２を５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以下含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いて成膜を行い、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませることで、薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される薄膜トランジスタを実現する。

チャネル形成領域を有する半導体層に、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いた薄膜トランジスタの電気特性について計算を行った。計算モデル及び計算条件を以下に示す。

計算は、Ｓｉｌｖａｃｏ社製、Ａｔｌａｓを用いて行い、計算モデルの構造は、図３５に示すような逆スタガ構造の薄膜トランジスタである。ゲート電極層８０１（仕事関数４．７ｅＶ）上のゲート絶縁層８０２は酸化窒化珪素層（膜厚１００ｎｍ、比誘電率４．１）、チャネル形成領域を有する半導体層８０３はＩｎ−Ｓｎ−Ｏ系酸化物半導体層（膜厚５０ｎｍ、電子親和力４．３ｅＶ）、配線層８０４ａ、８０４ｂはＩｎ−Ｓｎ−Ｏ系酸化物半導体層（仕事関数４．７ｅＶ）、チャネル形成領域を有する半導体層８０３のチャネル方向の長さ及びチャネル方向の幅は１０μｍ、移動度は電子が０．１ｃｍ^２／Ｖｓ、正孔は０．０１ｃｍ^２／Ｖｓである。

半導体層８０３の導電率は図３２に示すようにドナー（キャリア）濃度より算出し、導電率３．９×１０^−３Ｓ／ｃｍ、１．６×１０^−３Ｓ／ｃｍ、８．８×１０^−４Ｓ／ｃｍ、１．３×１０^−４Ｓ／ｃｍ、１．７×１０^−７Ｓ／ｃｍ、１．９×１０^−１０Ｓ／ｃｍ、８．０×１０^−１２Ｓ／ｃｍの場合の薄膜トランジスタの電気特性を計算した。薄膜トランジスタのゲートソース間の電圧（Ｖｇｓ〔Ｖ〕）及びドレインソース間の電流（Ｉｄｓ／Ｗ〔Ａ／μｍ〕）の計算結果を図３３（Ａ）（Ｂ）に示す。なお、図３３（Ａ）はドレイン電圧を１Ｖ、図３３（Ｂ）はドレイン電圧を１０Ｖとしたものであり、図３３（Ａ）（Ｂ）では各導電率における結果を、３．９×１０^−３Ｓ／ｃｍは下向きの三角形のドット、１．６×１０^−３Ｓ／ｃｍは一点鎖線、８．８×１０^−４Ｓ／ｃｍは上向きの三角形のドット、１．３×１０^−４Ｓ／ｃｍは点線、１．７×１０^−７Ｓ／ｃｍは丸印のドット、１．９×１０^−１０Ｓ／ｃｍは実線、８．０×１０^−１２Ｓ／ｃｍは四角形のドットで示している。

図３３（Ａ）（Ｂ）に示すように、半導体層の導電率が１．６×１０^−３Ｓ／ｃｍ以下であると薄膜トランジスタとしてのスイッチング特性が得られている。また、図３４に薄膜トランジスタのしきい値電圧と導電率の関係を示す。図３４より、さらに半導体層の導電率が１．３×１０^−４Ｓ／ｃｍ以下であるとしきい値電圧がほぼ０Ｖ以下となり、ノーマリーオフの薄膜トランジスタとすることができることがわかる。よって、チャネル形成領域を有する半導体層に、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いた薄膜トランジスタにおいては、半導体層の導電率は１．６×１０^−３Ｓ／ｃｍ以下とすればよく、さらに１．３×１０^−４Ｓ／ｃｍ以下とすればより好ましいと言える。

また、電気抵抗値の低い金属材料からなるソース電極層又はドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層又はドレイン電極層と上記ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層との間にソース領域またはドレイン領域を形成する。ソース領域又はドレイン領域の一方は画素電極領域と同一層の薄膜で形成される。

ソース領域、ドレイン領域、及び画素電極領域は、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。

ソース電極層又はドレイン電極層は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。

本明細書で開示する半導体装置の一態様は、ゲート電極層と、ゲート絶縁層と、ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層と、ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層に接するソース領域及びドレイン領域と、画素電極領域を有し、ソース領域又はドレイン領域及び画素電極領域は同一層の第２のＩｎ−Ｓｎ−Ｏ系酸化物半導体層である。

本明細書で開示する半導体装置の一態様は、絶縁表面を有する基板上に、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上にＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層と、ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層に接するソース領域及びドレイン領域と、画素電極領域を有し、ソース領域又はドレイン領域及び画素電極領域は同一層の第２のＩｎ−Ｓｎ−Ｏ系酸化物半導体層である。

上記構成において、ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層の導電率は１．６×１０^−３Ｓ／ｃｍ以下、さらに１．３×１０^−４Ｓ／ｃｍ以下が好ましい。なお、ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層は、ＳｉＯ_２を５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以上含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法で形成される。

また、上記構造を実現するための本発明の一態様は、絶縁表面を有する基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上にＳｉＯ_２を５重量％以上５０重量％以下含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法でＳｉＯｘを含む第１の酸化物半導体層を成膜し、ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層上に第２のＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法でソース領域、ドレイン領域、及び画素電極領域を形成し、ソース領域又はドレイン領域、及び画素電極領域は同一層の第２のＩｎ−Ｓｎ−Ｏ系酸化物半導体層で形成する半導体装置の作製方法である。

薄膜トランジスタの構造は限定されず、ボトムゲート型の薄膜トランジスタ、またはトップゲート型の薄膜トランジスタを作製することができる。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

本発明の一態様は、酸化物半導体層を用い、信頼性の優れた薄膜トランジスタを備えた半導体装置を提供することを実現する。

半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図１８に示すフリップフロップの接続構成を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。 半導体装置を説明する図。 半導体装置を説明する図。 計算結果を説明する図。 計算結果を説明する図。 計算結果を説明する図。 計算モデルを説明する図。 半導体装置の作製に用いることのできるターゲットを説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

（実施の形態１）
半導体装置及び半導体装置の作製方法を図１及び図２を用いて説明する。

図１（Ａ）は半導体装置の有する薄膜トランジスタ４７０の平面図であり、図１（Ｂ）は図１（Ａ）の線Ｃ１−Ｃ２における断面図である。薄膜トランジスタ４７０は逆スタガ型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３、ソース領域又はドレイン領域として機能するＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８、ソース電極層又はドレイン電極層４０５を含む。また、薄膜トランジスタ４７０を覆い、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３に接する絶縁膜４０７が設けられている。

チャネル形成領域を有する半導体層に、酸化珪素若しくは酸窒化シリコンを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３の導電率は１．６×１０^−３Ｓ／ｃｍ以下、さらに１．３×１０^−４Ｓ／ｃｍ以下が好ましい。なお、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層は、ＳｉＯ_２を５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以上含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法で形成される。

電気抵抗値の低い金属材料からなるソース電極層又はドレイン電極層４０５とＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３との間にソース領域又はドレイン領域として形成されるＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４は、コンタクト抵抗を低減する。ソース領域又はドレイン領域の一方は画素電極領域と同一層のＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８で形成される。よって、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８はソース領域又はドレイン領域と画素電極の機能を兼ねている。

Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８は、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８は、Ｓｉを含まない点でＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３と大きく異なっている。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８は、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３より低抵抗（高導電率）とすることができる。また、ソース領域、ドレイン領域、及び画素電極領域は、窒素添加のＩｎ−Ｓｎ−Ｏ系酸化物半導体を用いてもよく、例えば窒素を含ませたＩｎ−Ｓｎ−Ｏ系非単結晶膜などを用いることができる。

図２（Ａ）乃至（Ｅ）は薄膜トランジスタ４７０の作製工程を示す断面図に相当する。

図２（Ａ）において、絶縁表面を有する基板である基板４００上にゲート電極層４０１を設ける。下地膜となる絶縁膜を基板４００とゲート電極層４０１の間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成することができる。ゲート電極層４０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。

例えば、ゲート電極層４０１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。

ゲート電極層４０１上にゲート絶縁層４０２を形成する。

ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成することができる。また、ゲート絶縁層４０２として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。

ゲート絶縁層４０２上に、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４３０、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体膜４３１を順に積層する。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４３０、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体膜４３１は、それぞれフォトリソグラフィ工程により島状の酸化物半導体層に加工されている。

なお、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４３０をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させるプラズマ処理を行い、ゲート絶縁層４０２の表面に付着しているゴミを除去してもよい。

ゲート絶縁層４０２、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４３０、及びＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４３１上に導電膜４３２を形成する（図２（Ｂ）参照。）。

導電膜４３２の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、Ａｌ（アルミニウム）と、Ｎｄ（ネオジム）、又はＳｃ（スカンジウム）を組み合わせた合金膜を用いてもよい。

導電膜４３２をエッチング工程によりエッチングしソース電極層又はドレイン電極層４０５を形成する。（図２（Ｃ）参照。）。

ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４３１上にマスク４３５を形成する。ソース電極層又はドレイン電極層４０５及びマスク４３５を用いて、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４３０及びＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４３１をエッチングし、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８を形成する（図２（Ｄ）参照。）。なお、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３は一部のみがエッチングされ、溝部（凹部）を有する半導体層となる。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４はソース領域又はドレイン領域として機能し、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８はソース領域又はドレイン領域と画素電極として機能する。

以上の工程で、図２（Ｅ）に示すＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３をチャネル形成領域とする逆スタガ型の薄膜トランジスタ４７０を作製することができる。また、薄膜トランジスタ４７０を覆い、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３に接する絶縁膜４０７を、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８の画素電極領域上を除いて形成する。

絶縁膜４０７は、スパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜などの単層またはこれらの積層を用いることができる。

従って、電気特性の優れた薄膜トランジスタ及び画素電極層を備えた半導体装置を実現することができる。

（実施の形態２）
ここでは、実施の形態１において、チャネル保護層が設けられた薄膜トランジスタを有する半導体装置の例を図３及び図４に示す。従って、他は実施の形態１と同様に行うことができ、実施の形態１と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。

図３（Ａ）は半導体装置の有する薄膜トランジスタ４７１の平面図であり、図３（Ｂ）は図３（Ａ）の線Ｚ１−Ｚ２における断面図である。薄膜トランジスタ４７１は逆スタガ型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３、チャネル保護層４０９、ソース領域又はドレイン領域として機能するＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８、ソース電極層又はドレイン電極層４０５を含む。また、薄膜トランジスタ４７１を覆い絶縁膜４０７が設けられている。絶縁膜４０７は、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８の画素電極領域を除いて形成されている。

本実施の形態の薄膜トランジスタ４７１は、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３のチャネル形成上にチャネル保護層４０９が設けられている。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０３はチャネル保護層４０９がチャネルストッパーとして機能するためエッチングされない。

チャネル保護層４０９としては、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムなど）を用いることができる。作製法としては、スパッタ法を用いることができる。

チャネル形成領域を有する半導体層に、酸化珪素若しくは酸窒化シリコンを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３の導電率は１．６×１０^−３Ｓ／ｃｍ以下、さらに１．３×１０^−４Ｓ／ｃｍ以下が好ましい。なお、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層は、ＳｉＯ_２を５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以上含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法で形成される。

電気抵抗値の低い金属材料からなるソース電極層又はドレイン電極層４０５とＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３との間にソース領域又はドレイン領域として形成されるＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４は、コンタクト抵抗を低減する。ソース領域又はドレイン領域の一方は画素電極領域と同一層のＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８で形成される。よって、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８はソース領域又はドレイン領域と画素電極の機能を兼ねている。

Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８は、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。

図４（Ａ）乃至（Ｅ）は薄膜トランジスタ４７１の作製工程を示す断面図に相当する。

図４（Ａ）において、絶縁表面を有する基板である基板４００上にゲート電極層４０１を設ける。下地膜となる絶縁膜を基板４００とゲート電極層４０１の間に設けてもよい。

ゲート電極層４０１上にゲート絶縁層４０２を形成する。

ゲート絶縁層４０２上に、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３及びチャネル保護層４０９を形成する。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３及びチャネル保護層４０９は、それぞれフォトリソグラフィ工程により島状に加工されている。

ゲート絶縁層４０２、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３及びチャネル保護層４０９上に、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体膜４３１及び導電膜４３２を形成する（図４（Ｂ）参照。）。

導電膜４３２をエッチング工程によりエッチングしソース電極層又はドレイン電極層４０５を形成する。（図４（Ｃ）参照。）。

ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４３１上にマスク４３５を形成する。ソース電極層又はドレイン電極層４０５及びマスク４３５を用いて、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体膜４３１をエッチングし、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８を形成する（図４（Ｄ）参照。）。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４はソース領域又はドレイン領域として機能し、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８はソース領域又はドレイン領域と画素電極として機能する。

以上の工程で、図４（Ｅ）に示すＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３をチャネル形成領域とする逆スタガ型の薄膜トランジスタ４７０を作製することができる。また、薄膜トランジスタ４７０を覆い、チャネル保護層４０９に接する絶縁膜４０７を、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８の画素電極領域上を除いて形成する。

従って、電気特性の優れた薄膜トランジスタ及び画素電極層を備えた半導体装置を実現することができる。

（実施の形態３）
半導体装置及び半導体装置の作製方法の他の例を図５及び図６を用いて説明する。

図５（Ａ）は半導体装置の有する薄膜トランジスタ４６０の平面図であり、図５（Ｂ）は図５（Ａ）の線Ｄ１−Ｄ２における断面図である。薄膜トランジスタ４６０はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、ソース電極層又はドレイン電極層４０５、ソース領域又はドレイン領域として機能するＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８、及びＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３を含む。また、薄膜トランジスタ４６０を覆い、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３に接する絶縁膜４０７が設けられている。絶縁膜４０７は、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８の画素電極領域を除いて形成されている。

薄膜トランジスタ４６０は、薄膜トランジスタ４６０を含む領域全てにおいてゲート絶縁層４０２が存在し、ゲート絶縁層４０２と絶縁表面を有する基板である基板４００の間にゲート電極層４０１が設けられている。ゲート絶縁層４０２上にはソース電極層又はドレイン電極層４０５、及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８が設けられている。そして、ゲート絶縁層４０２、ソース電極層又はドレイン電極層４０５、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８上にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３が設けられている。また、図示しないが、ゲート絶縁層４０２上にはソース電極層又はドレイン電極層４０５に加えて配線層を有し、該配線層はＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３の外周部より外側に延在している。

チャネル形成領域を有する半導体層に、酸化珪素若しくは酸窒化シリコンを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３の導電率は１．６×１０^−３Ｓ／ｃｍ以下、さらに１．３×１０^−４Ｓ／ｃｍ以下が好ましい。なお、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層は、ＳｉＯ_２を５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以上含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法で形成される。

電気抵抗値の低い金属材料からなるソース電極層又はドレイン電極層４０５とＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３との間にソース領域又はドレイン領域として形成されるＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４は、コンタクト抵抗を低減する。ソース領域又はドレイン領域の一方は画素電極領域と同一層のＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８で形成される。よって、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８はソース領域又はドレイン領域と画素電極の機能を兼ねている。

Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８は、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。

図６（Ａ）乃至（Ｅ）は薄膜トランジスタ４６０の作製工程を示す断面図に相当する。

絶縁表面を有する基板である基板４００上にゲート電極層４０１を設ける。下地膜となる絶縁膜を基板４００とゲート電極層４０１の間に設けてもよい。

ゲート電極層４０１上にゲート絶縁層４０２を形成する。次にゲート絶縁層４５２上に、ソース電極層又はドレイン電極層４０５を形成する（図６（Ａ）参照。）。

Ｉｎ−Ｓｎ−Ｏ系酸化物半導体膜を形成し、フォトリソグラフィ工程により島状のＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４５１、４５２を形成する（図６（Ｂ）参照。）。

次に、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体膜４５１、４５２上にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４５０を形成する（図６（Ｃ）参照。）。

フォトリソグラフィ工程によりＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜４５０をエッチング加工し、島状のＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３を形成する（図６（Ｄ）参照。）。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体膜４５０のエッチング工程の際、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体膜４５１、４５２も一部エッチングされ、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８となる。

以上の工程で、図６（Ｅ）に示すＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３をチャネル形成領域とする逆スタガ型の薄膜トランジスタ４６０を作製することができる。また、薄膜トランジスタ４６０を覆い、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３に接する絶縁膜４０７を、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８の画素電極領域上を除いて形成する。

従って、電気特性の優れた薄膜トランジスタ及び画素電極層を備えた半導体装置を実現することができる。

（実施の形態４）
ここでは、トップゲート型の半導体装置の例を図７を用いて説明する。

図７（Ａ）は半導体装置の有する薄膜トランジスタ４８０の平面図であり、図７（Ｂ）は図７（Ａ）の線Ｘ１−Ｘ２における断面図である。薄膜トランジスタ４８０はトップゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ソース電極層又はドレイン電極層４０５、ソース電極層又はドレイン電極層４０５に接するソース領域又はドレイン領域として機能するＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８に接するＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３、ゲート絶縁層４０２、ゲート電極層４０１を含む。また、薄膜トランジスタ４８０を覆い、絶縁膜４０７が設けられている。絶縁膜４０７及びゲート絶縁層４０２は、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８の画素電極領域を除いて形成されている。

薄膜トランジスタ４８０は、ソース電極層又はドレイン電極層４０５、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８、及びＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３上にゲート絶縁層４０２が形成され、ゲート絶縁層４０２上においてＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８、及びＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３と重畳する領域にゲート電極層４０１が設けられる構造である。

チャネル形成領域を有する半導体層に、酸化珪素若しくは酸窒化シリコンを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３の導電率は１．６×１０^−３Ｓ／ｃｍ以下、さらに１．３×１０^−４Ｓ／ｃｍ以下が好ましい。なお、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層は、ＳｉＯ_２を５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以上含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法で形成される。

電気抵抗値の低い金属材料からなるソース電極層又はドレイン電極層４０５とＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３との間にソース領域又はドレイン領域として形成されるＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４は、コンタクト抵抗を低減する。ソース領域又はドレイン領域の一方は画素電極領域と同一層のＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８で形成される。よって、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８はソース領域又はドレイン領域と画素電極の機能を兼ねている。

Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８は、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。

従って、電気特性の優れた薄膜トランジスタ及び画素電極層を備えた半導体装置を実現することができる。

（実施の形態５）
ここでは、トップゲート型の半導体装置の他の例を、図８を用いて説明する。

図８（Ａ）は半導体装置の有する薄膜トランジスタ４８１の平面図であり、図８（Ｂ）は図８（Ａ）の線Ｖ１−Ｖ２における断面図である。薄膜トランジスタ４８１はトップゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３に接するソース領域又はドレイン領域として機能するＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４に接するソース電極層又はドレイン電極層４０５、ゲート絶縁層４０２、ゲート電極層４０１を含む。また、薄膜トランジスタ４８１を覆い、絶縁膜４０７が設けられている。絶縁膜４０７及びゲート絶縁層４０２は、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８の画素電極領域を除いて形成されている。

薄膜トランジスタ４８１は、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８、及びソース電極層又はドレイン電極層４０５上にゲート絶縁層４０２が形成され、ゲート絶縁層４０２上においてＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８と重畳する領域にゲート電極層４０１が設けられる構造である。

チャネル形成領域を有する半導体層に、酸化珪素若しくは酸窒化シリコンを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３の導電率は１．６×１０^−３Ｓ／ｃｍ以下、さらに１．３×１０^−４Ｓ／ｃｍ以下が好ましい。なお、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層は、ＳｉＯ_２を５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以上含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法で形成される。

電気抵抗値の低い金属材料からなるソース電極層又はドレイン電極層４０５とＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３との間にソース領域又はドレイン領域として形成されるＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４は、コンタクト抵抗を低減する。ソース領域又はドレイン領域の一方は画素電極領域と同一層のＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８で形成される。よって、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８はソース領域又はドレイン領域と画素電極の機能を兼ねている。

Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８は、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。

従って、電気特性の優れた薄膜トランジスタ及び画素電極層を備えた半導体装置を実現することができる。

（実施の形態６）
ソース領域又はドレイン領域と画素電極領域とを有するＩｎ−Ｓｎ−Ｏ系酸化物半導体層が、薄膜トランジスタ上の絶縁層に形成された開口に設けられる構成の半導体装置の例を図９及び図１０に示す。

図９（Ａ）は半導体装置の有する薄膜トランジスタ４７５の平面図であり、図９（Ｂ）は図９（Ａ）の線Ｙ１−Ｙ２における断面図である。薄膜トランジスタ４７５は逆スタガ型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３、ソース電極層又はドレイン電極層４０５、ソース領域又はドレイン領域として機能するＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、絶縁層４１０、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８を含む。

図９において、ソース領域又はドレイン領域と画素電極層とを兼ねるＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８は、絶縁層４１０に形成する開口において薄膜トランジスタ４７５のＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３と接しており、電気的に接続している。

図１０（Ａ）は半導体装置の有する薄膜トランジスタ４７６の平面図であり、図１０（Ｂ）は図１０（Ａ）の線Ｙ３−Ｙ４における断面図である。薄膜トランジスタ４７６は逆スタガ型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３、絶縁層４１０、ソース電極層又はドレイン電極層４０５、ソース領域又はドレイン領域として機能するＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０８を含む。

図１０において、ソース領域又はドレイン領域として機能するＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０４及びソース領域又はドレイン領域と画素電極層とを兼ねるＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８は、絶縁層４１０に形成する開口において薄膜トランジスタ４７５のＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３と接しており、電気的に接続している。また、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層４０４上にソース電極層又はドレイン電極層４０５が形成され、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０８の画素電極領域を除いて絶縁膜４０７が形成されている。

このように薄膜トランジスタ上に平坦化絶縁膜として機能する絶縁層を形成後、ソース領域、ドレイン領域、及び画素電極領域となるＩｎ−Ｓｎ−Ｏ系酸化物半導体層を形成してもよい。

平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。

なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。

平坦化絶縁膜の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。

本実施の形態では、実施の形態１で示す薄膜トランジスタを適用する例を示したが、本実施の形態はこれに限定されず他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

従って、電気特性の優れた薄膜トランジスタ及び画素電極層を備えた半導体装置を実現することができる。

（実施の形態７）
本実施の形態では、ゲート電極の幅が実施の形態１とは異なる薄膜トランジスタの一例について図１１乃至図１３、及び図３１を用いて説明する。

図１３は薄膜トランジスタ１７０を有する半導体装置の平面図であり、図１３は図１３の線Ａ１−Ａ２、Ｂ１−Ｂ２における断面図である。薄膜トランジスタ１７０は逆スタガ型の薄膜トランジスタであり、絶縁表面を有する基板である基板１００上に、ゲート電極層１０１、ゲート絶縁層１０２、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３、ソース領域又はドレイン領域として機能するＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１１０、ソース電極層又はドレイン電極層１０５を含む。また、薄膜トランジスタ１７０を覆い、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３に接する保護絶縁層１０７が設けられている。

チャネル形成領域を有する半導体層に、酸化珪素若しくは酸窒化シリコンを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３の導電率は１．６×１０^−３Ｓ／ｃｍ以下、さらに１．３×１０^−４Ｓ／ｃｍ以下が好ましい。なお、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層は、ＳｉＯ_２を５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以上含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法で形成される。

電気抵抗値の低い金属材料からなるソース電極層又はドレイン電極層１０５とＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３との間にソース領域又はドレイン領域として形成されるＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０４は、コンタクト抵抗を低減する。ソース領域又はドレイン領域の一方は画素電極領域と同一層のＩｎ−Ｓｎ−Ｏ系酸化物半導体層１１０で形成される。よって、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１１０はソース領域又はドレイン領域と画素電極の機能を兼ねている。

Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層１１０は、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いる。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層１１０は、Ｓｉを含まない点でＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３と大きく異なっている。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１０４及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層１１０は、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３より低抵抗（高導電率）とすることができる。また、ソース領域、ドレイン領域、及び画素電極領域は、窒素添加のＩｎ−Ｓｎ−Ｏ系酸化物半導体を用いてもよく、例えば窒素を含ませたＩｎ−Ｓｎ−Ｏ系非単結晶膜などを用いることができる。

薄膜トランジスタ１７０は図１２の半導体装置において、画素部のスイッチング素子として機能しており、該半導体装置を作製する例を以下に説明する。

絶縁表面を有する基板１００上導電層を形成する。絶縁表面を有する基板１００にはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。

次いで、導電層をフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート電極層１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１）を形成する。

ゲート電極層１０１を含むゲート配線と容量配線１０８、端子部の第１の端子１２１は、導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓｃ）から選ばれた属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。また、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はこれらを主成分とする合金材料を用いてもよい。

例えば、ゲート電極層１０１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。また、Ｃａを含む銅層上にバリア層となるＣａを含む酸化銅層の積層や、Ｍｇを含む銅層上にバリア層となるＭｇを含む酸化銅層の積層もある。また、３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。

次いで、ゲート電極層１０１上にゲート絶縁層１０２を全面に成膜する。ゲート絶縁層１０２はスパッタ法、ＰＣＶＤ法などを用い、膜厚を５０〜４００ｎｍとする。

例えば、ゲート絶縁層１０２としてスパッタ法により酸化シリコン膜を用い、１００ｎｍの厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化シリコン膜に限定されるものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。積層する場合、例えば、ＰＣＶＤ法により窒化シリコン膜を形成し、その上にスパッタ法で酸化シリコン膜を成膜すればよい。また、ゲート絶縁層１０２として酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板からの不純物、例えばナトリウムなどが拡散し、後に上方に形成する酸化物半導体に侵入することをブロックすることができる。

次に、ゲート絶縁層１０２上に、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜を形成する。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜は、ＳｉＯ_２を５重量％以上５０重量％以下、好ましくは１０重量％以上３０重量％以上含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法で形成される。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体にＳｉＯｘを含ませることにより、成膜されるＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体をアモルファス化することが容易となる。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜を、フォトリソグラフィ工程を行って形成したレジストマスクを用いたエッチングにより、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を形成する。ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３の導電率は１．６×１０^−３Ｓ／ｃｍ以下、さらに１．３×１０^−４Ｓ／ｃｍ以下が好ましい。

次にＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いて、スパッタ法によってＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜を形成する。ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜をフォトリソグラフィ工程を行って形成したレジストマスクを用いたエッチングにより、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を形成する。

スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。

また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。

また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。

また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。

ＳｉＯ_２を含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層は、ＳｉＯ_２を含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲット又はＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法によって形成することができる。ターゲットはターゲット材をバッキングプレート（ターゲットを貼り付けるための基板）に貼り付けて作製されるが、バッキングプレートにターゲットを貼り付ける際、ターゲットを分割して一枚のバッキングプレートにボンディングしてもよい。図３６（Ａ）（Ｂ）にターゲットを分割して一枚のバッキングプレートに貼り付ける（ボンディング）する例を示す。

図３６（Ａ）はバッキングプレート８５０にターゲット８５１をターゲット８５１ａ、８５１ｂ、８５１ｃ、８５１ｄと４分割して貼り付ける例である。また、図３６（Ｂ）はより多数にターゲットを分割した例であり、バッキングプレート８５０にターゲット８５２をターゲット８５２ａ、８５２ｂ、８５２ｃ、８５２ｄ、８５２ｅ、８５２ｆ、８５２ｇ、８５２ｈ、８５２ｉと９分割して貼り付けている。なお、ターゲットの分割数は図３６（Ａ）（Ｂ）に限定されない。ターゲットを分割するとバッキングプレートに貼り付ける際のターゲットの反りを緩和することができる。このような分割したターゲットは、大面積基板に上記薄膜を成膜する場合、それに伴って大型化するターゲットに特に好適に用いることができる。もちろん、一枚のバッキングプレートに一枚のターゲットを貼り付けてもよい。

エッチングは、ウェットエッチング、ドライエッチングを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

ウエットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（過酸化水素：アンモニア：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。

また、ウエットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。

所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。

次いで、フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分（ゲート絶縁層の一部）を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコンタクトホールを形成する。

次に、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層及びＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。

導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｄ、Ｓｃから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。

例えば、導電膜としてチタン膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造などを用いることができる。また、導電膜としてＴｉ膜と、そのＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ−Ｎｄ）膜を積層し、さらにその上にＴｉ膜を成膜する３層構造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単層構造としてもよい。

次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去してソース電極層又はドレイン電極層１０５、第２の端子１２２、第１の端子１２１に接続する導電層１２８を形成する。なお、第２の端子１２２はソース配線（ソース電極層又はドレイン電極層１０５を含むソース配線）と電気的に接続されている。

ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層上に、フォトリソグラフィ工程を行い、レジストマスクを形成する。マスクを用いて、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層及びＩｎ−Ｓｎ−Ｏ系酸化物半導体層をエッチングし、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１０４、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１１０を形成する。なお、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３は一部のみがエッチングされ、溝部（凹部）を有する半導体層となる。Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１０４はソース領域又はドレイン領域として機能し、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１１０はソース領域又はドレイン領域と画素電極として機能する。

以上の工程で画素部には、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層１０３をチャネル形成領域とする薄膜トランジスタ１７０及びＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を画素電極とする半導体装置が作製できる。なお、この段階での平面図が図１３に相当する。

また、多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化が図れる。

次いで、薄膜トランジスタ１７０を覆う保護絶縁層１０７を形成する。保護絶縁層１０７はスパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などを用いることができる。

次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、保護絶縁層１０７のエッチングにより、Ｉｎ−Ｓｎ−Ｏ系酸化物半導体層１１０の画素電極領域を露出する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール、導電層１２８に達するコンタクトホールも形成する。

第１の端子１２１と直接接続された導電層１２８は、ゲート配線の入力端子として機能する接続用の端子電極となる。第２の端子１２２は、ソース配線の入力端子として機能する接続用の端子電極である。

また、図１１（Ａ１）、図１１（Ａ２）は、この段階でのゲート配線端子部の平面図及び断面図をそれぞれ図示している。図１１（Ａ１）は図１１（Ａ２）中のＥ１−Ｅ２線に沿った断面図に相当する。図１１（Ａ１）において、保護絶縁膜１５４が除去され露出されている導電層１５３は、入力端子として機能する接続用の端子電極である。また、図１１（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソース配線と同じ材料で形成される導電層１５３とが接続され、導通している。なお、図１２に図示した導電層１２８と第１の端子１２１とが接触している部分が、図１１（Ａ１）の導電層１５３と第１の端子１５１が接触している部分に対応している。

また、図１１（Ｂ１）、及び図１１（Ｂ２）は、図１２（Ｃ）に示すソース配線端子部とは異なるソース配線端子部の平面図及び断面図をそれぞれ図示している。また、図１１（Ｂ１）は図１１（Ｂ２）中のＦ１−Ｆ２線に沿った断面図に相当する。図１１（Ｂ１）において、保護絶縁膜１５４が除去され露出されている第２の端子１５０は、入力端子として機能する接続用の端子電極である。また、図１１（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極層１５６が、ソース配線と電気的に接続される第２の端子１５０の下方にゲート絶縁層１５２を介して重なる。電極層１５６は第２の端子１５０とは電気的に接続しておらず、電極層１５６を第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。

ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。

こうしてボトムゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１７０、画素電極、及び保持容量を有する画素部及び端子部を完成させることができる。また、同一基板上に駆動回路も形成することもできる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。

アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。

また、本発明は、図１３の画素構成に限定されず、図１３とは異なる平面図の例を図３１に示す。図３１では容量配線を設けず、画素電極領域を隣り合う画素のゲート配線と保護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線と接続する第３の端子は省略することができる。なお、図３１において、図１３と同じ部分には同じ符号を用いて説明する。

アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。

液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。

また、垂直同期周波数を通常の１．５倍、好ましくは２倍以上にすることで動画特性を改善する所謂、倍速駆動と呼ばれる駆動技術もある。

また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。

これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。

酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態８）
半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。

画素部に配置する薄膜トランジスタは、チャネル形成領域を有する半導体層にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層、ソース領域及びドレイン領域にＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を有し、実施の形態１乃至７に従って形成する。また、実施の形態１乃至７に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。

半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図１４（Ａ）に示す。図１４（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。

また、実施の形態１乃至７に示す薄膜トランジスタは、ｎチャネル型ＴＦＴであり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１５を用いて説明する。

図１５に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを有する。

ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される。

なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信号が入力される。

なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿ＭとはＦＰＣなどを介して接続するとよい。

次に、図１５に示した信号線駆動回路の動作について、図１６のタイミングチャートを参照して説明する。なお、図１６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割されている。さらに、図１５の信号線駆動回路は、他の行の走査線が選択されている場合でも図１６と同様の動作をする。

なお、図１６のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について示している。

なお、図１６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５７２１＿Ｊを示している。

なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋１とする。

図１６に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。

以上のことから、図１５の信号線駆動回路は、１ゲート選択期間を３つに分割することで、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力することができる。したがって、図１５の信号線駆動回路は、ドライバＩＣ５６０１が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすることができる。接続数が約１／３になることによって、図１５の信号線駆動回路は、信頼性、歩留まりなどを向上できる。

なお、図１５のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。

例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御するための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は３つのサブ選択期間に分割されることが望ましい。

別の例として、図１７のタイミングチャートに示すように、１つの選択期間をプリチャージ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に分割してもよい。さらに、図１７のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図１７に示すように、プリチャージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。

以上のことから、図１７のタイミングチャートを適用した図１５の信号線駆動回路は、サブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１７において、図１６と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。

また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。

走査線駆動回路の一部に用いるシフトレジスタの一形態について図１８及び図１９を用いて説明する。

図１８にシフトレジスタの回路構成を示す。図１８に示すシフトレジスタは、フリップフロップ５７０１＿１〜５７０１＿ｎという複数のフリップフロップで構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。

図１８のシフトレジスタの接続関係について説明する。図１８のシフトレジスタは、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれか一）は、図１９に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に接続され、図１９に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され、図１９に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図１９に示した第６の配線５５０６が第５の配線５７１５に接続される。

また、図１９に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、図１９に示した第５の配線５５０５が第４の配線５７１４に接続される。

ただし、１段目のフリップフロップ５７０１＿１の図１９に示す第１の配線５５０１は第１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図１９に示す第２の配線５５０２は第６の配線５７１６に接続される。

なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第２の電源線と呼んでもよい。

次に、図１８に示すフリップフロップの詳細について、図１９に示す。図１９に示すフリップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型トランジスタであり、ゲート、ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。

次に、図１８に示すフリップフロップの接続構成について、以下に示す。

第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソース電極またはドレイン電極の他方）が第３の配線５５０３に接続される。

第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。

第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続される。

第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５５７１のゲート電極に接続される。

第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続される。

第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５５７２のゲート電極に接続される。

第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０１に接続される。

なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第２の電極の接続箇所をノード５５４４とする。

なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線と呼んでもよい。

また、信号線駆動回路及び走査線駆動回路を実施の形態１に示すｎチャネル型ＴＦＴのみで作製することも可能である。実施の形態１に示すｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。また、実施の形態１に示すｎチャネル型ＴＦＴはソース領域又はドレイン領域により寄生容量が低減されるため、周波数特性（ｆ特性と呼ばれる）が高い。例えば、実施の形態１に示すｎチャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させることができるため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することができる。

さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができる。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することができる。また、複数の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利である。

また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１４（Ｂ）に示す。

図１４（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０３とを有する。

図１４（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。

発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。

なお、図１４（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴを配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力される信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。

また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至７に示すｎチャネル型ＴＦＴのみで作製することも可能である。

また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。

電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。

このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。

上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。

また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、チャネル形成領域を有する半導体層にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層、ソース領域及びドレイン領域にＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を有し、実施の形態１乃至７に従って形成する薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。

なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。

以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態９）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。

表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。

なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。

半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図２２を用いて説明する。図２２は、第１の基板４００１上に形成された実施の形態１で示したチャネル形成領域を有する半導体層にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層、ソース領域及びドレイン領域にＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を含む薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図２２（Ｂ）は、図２２（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。

第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２２（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２２（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。

また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図２２（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。

薄膜トランジスタ４０１０、４０１１は、チャネル形成領域を有する半導体層にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層、ソース領域及びドレイン領域にＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を含む実施の形態１に示す薄膜トランジスタを適用することができる。また実施の形態２乃至７に示す薄膜トランジスタを適用してもよい。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。

また、液晶素子４０１３が有する画素電極層として機能するＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３０は、薄膜トランジスタ４０１０のソース領域又はドレイン領域も兼ねており、薄膜トランジスタ４０１０と液晶素子４０１３とを電気的に接続している。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。

なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。

また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。

また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。

なお透過型液晶表示装置の他に、反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。

また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。

また、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、薄膜トランジスタ上に平坦化絶縁膜や保護膜として機能する絶縁層を形成してもよい。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。保護膜をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。

ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。

また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制することができる。

平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。

なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。

平坦化絶縁膜の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。

対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。

また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。

端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース配線層と同じ導電膜で形成されている。

端子電極４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

また図２２においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。

図２３は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。

図２３は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。

液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）などを用いることができる。

以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態１０）

半導体装置として電子ペーパーの例を示す。

図３０は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実施の形態１で示す薄膜トランジスタと同様に作製でき、チャネル形成領域を有する半導体層にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層、ソース領域及びドレイン領域にＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を含む薄膜トランジスタである。また、実施の形態２乃至７で示す薄膜トランジスタも本実施の薄膜トランジスタ５８１として適用することもできる。

図３０の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層間に配置し、電極層間に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。

基板５８０上に設けられた薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース領域又はドレイン領域と画素電極層とを兼ねるＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層５８７と、絶縁層５８５に形成する開口において接しており、電気的に接続している。ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層５８７と電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図３０参照。）。電極層５８８が共通電極（対向電極）に相当する。電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して電極層５８８と共通電位線とを電気的に接続することができる。

また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。画素電極層と共通電極層との間に設けられるマイクロカプセルは、画素電極層と共通電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。

以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態１１）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。

図２０は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。

デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここではＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。

画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。

なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。

なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。

ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。

また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図２０と同じ画素構成を用いることができる。

アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。

なお、図２０に示す画素構成は、これに限定されない。例えば、図２０に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。

次に、発光素子の構成について、図２１を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図２１（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実施の形態１で示す薄膜トランジスタと同様に作製でき、チャネル形成領域を有する半導体層にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層、ソース領域及びドレイン領域にＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を含む薄膜トランジスタである。また、実施の形態２乃至７で示す薄膜トランジスタをＴＦＴ７００１、７０１１、７０２１として適用することもできる。

発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。

上面射出構造の発光素子について図２１（Ａ）を用いて説明する。

図２１（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２１（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続されており、反射膜７００６上に陰極７００３、発光層７００４、陽極７００５が順に積層されている。ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜である陰極７００３はＴＦＴ７００１のソース領域又はドレイン領域と画素電極層とを兼ねており、発光素子７００２の電極として機能する。反射膜７００６は光を反射する膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等があげられる。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜である陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。

陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２１（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。

次に、下面射出構造の発光素子について図２１（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２１（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有するＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜である陰極７０１３上に、発光素子７０１２の発光層７０１４、陽極７０１５が順に積層されている。ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜である陰極７０１３は駆動用ＴＦＴ７０１１のソース領域又はドレイン領域と画素電極層とを兼ねており、発光素子７０１２の電極として機能する。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２１（Ａ）の場合と同様に、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体材料を用いることができる。そして発光層７０１４は、図２１（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２１（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。

陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２１（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。

次に、両面射出構造の発光素子について、図２１（Ｃ）を用いて説明する。図２１（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有するＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜である陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２１（Ａ）の場合と同様に、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体材料を用いることができる。ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体膜である陰極７０２３は駆動用ＴＦＴ７０２１のソース領域又はドレイン領域と画素電極層とを兼ねており、発光素子７０２２の電極として機能する。そして発光層７０２４は、図２１（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２１（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。

陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２１（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。

なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。

なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。

なお半導体装置は、図２１に示した構成に限定されるものではなく、本明細書に開示する技術的思想に基づく各種の変形が可能である。

次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図２４を用いて説明する。図２４は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり、図２４（Ｂ）は、図２４（Ａ）のＨ−Ｉにおける断面図に相当する。

第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図２４（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。

薄膜トランジスタ４５０９、４５１０は、チャネル形成領域を有する半導体層にＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層、ソース領域及びドレイン領域にＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層を含む実施の形態１に示す薄膜トランジスタを適用することができる。また実施の形態２乃至７に示す薄膜トランジスタを適用してもよい。薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。

また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極であるＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４５１７は、薄膜トランジスタ４５１０のソース領域又はドレイン領域も兼ねており、薄膜トランジスタ４５１０の半導体層と発光素子４５１１とを電気的に接続している。なお発光素子４５１１の構成は、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４５１７、電界発光層４５１２、電極層４５１３の積層構造であるが、示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。

隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、ＳｉＯｘを含まないＩｎ−Ｓｎ−Ｏ系酸化物半導体層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。

また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。

端子電極４５１６は、薄膜トランジスタ４５０９、４５１０においてと電気的に接続するソース配線層と同じ導電膜から形成されている。

端子電極４５１６は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。

発光素子４５１１からの光の取り出し方向に位置する基板である場合には、第１の基板４５０１、第２の基板４５０６は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。

また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、図２４の構成に限定されない。

以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態１２）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２５、図２６に示す。

図２５（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、本明細書に開示する電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。

また、図２５（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、本明細書に開示する電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩れることなく安定した画像が得られる。なお、広告は無線で情報を送受信できる構成としてもよい。

また、図２６は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２６では表示部２７０５）に文章を表示し、左側の表示部（図２６では表示部２７０７）に画像を表示することができる。

また、図２６では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

（実施の形態１３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。

図２７（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。

テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。

なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

図２７（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。

なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。

また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。

図２８（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図２８（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図２８（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図２８（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。

図２８（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。

図２９（Ａ）は携帯型のコンピュータの一例を示す斜視図である。

図２９（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部９３０３を見て入力操作を行うことができる。

また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有している。

上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。

表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。

また、図２９（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部に表示することができる。また、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。

また、図２９（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電話の一例を示す斜視図である。

この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本体を腕に装着するためのバンド部、腕に対するバンド部の固定状態を調節する調節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されている。

また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッチや、撮像開始指示スイッチの他、例えば押すとインタネット用のプログラムが起動されるスイッチなど、操作スイッチ９２０３を用いて各ファンクションを対応づけることができる。

この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、図２９（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指などで触れることにより入力を行うことができる。

また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。

また、図２９（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テレビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリーなどの記憶装置などを備えた構成として、テレビ放送をメモリーに録画できる。また、図２９（Ｂ）に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。

表示部９２０１は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。図２９（Ｂ）に示す携帯電話は、小型、且つ、軽量であるため、バッテリー容量の限られており、表示部９２０１に用いる表示装置は低消費電力で駆動できるパネルを用いることが好ましい。

なお、図２９（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定されず、携行できる形状を有しているものであればよい。

薄膜トランジスタのチャネル形成領域を有する半導体層に用いるＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜を形成した。以下詳細に説明する。

ＳｉＯ_２を含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲット（Ｉｎ_２Ｏ_３：ＳｎＯ_２：ＳｉＯ_２＝８５：１０：５（ｗｔ％））を用いて、スパッタ法により試料Ａ、試料Ｂ、試料ＣのＳｉＯ_２を含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜を作成し、導電率を測定した。試料Ａ、試料Ｂ、試料Ｃの成膜条件及び導電率を表１に示す。

表１において酸素流量比率とは、成膜中に流される酸素流量を酸素流量及びアルゴンの流量全体で割った比率である。表１に示すように導電率は、酸素流量比率４％の試料Ａは４．２０Ｅ＋０１（４．２０×１０）Ｓ／ｃｍ、酸素流量比率２９％の試料Ｂは３．７６Ｅ−０７（３．７３×１０^−７）Ｓ／ｃｍ、酸素流量比率４０％の試料Ｃは９．２５Ｅ−１０（９．２５×１０^−１０）Ｓ／ｃｍであった。

上記計算結果により、チャネル形成領域を有する半導体層に、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ系酸化物半導体層を用いた薄膜トランジスタにおいては、半導体層の導電率は１．６×１０^−３Ｓ／ｃｍ以下、さらに１．３×１０^−４Ｓ／ｃｍ以下が好ましい値である。

よって、試料Ｂ及び試料ＣのＳｉＯ_２を含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜は、１．３×１０^−４Ｓ／ｃｍ以下の低い導電率であるために、試料Ｂ、試料ＣのＳｉＯ_２を含むＩｎ−Ｓｎ−Ｏ系酸化物半導体膜を用いて電気特性のよい薄膜トランジスタを作製することができる。

Claims (6)

1. ゲート電極層と、ゲート絶縁層と、ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層と、前記ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層に接するソース領域及びドレイン領域と、画素電極領域を有し、
   前記ソース領域又は前記ドレイン領域及び前記画素電極領域は同一層の第２のＩｎ−Ｓｎ−Ｏ系酸化物半導体層であることを特徴とする半導体装置。
2. 絶縁表面を有する基板上に、ゲート電極層と、前記ゲート電極層上にゲート絶縁層と、前記ゲート絶縁層上にＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層と、前記ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層に接するソース領域及びドレイン領域と、画素電極領域を有し、
   前記ソース領域又は前記ドレイン領域及び前記画素電極領域は同一層の第２のＩｎ−Ｓｎ−Ｏ系酸化物半導体層であることを特徴とする半導体装置。
3. 請求項１又は請求項２において、前記第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層の導電率は１．６×１０^−３Ｓ／ｃｍ以下であることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一項において、前記第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層は非晶質であることを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一項において、ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層は、ＳｉＯ_２を５重量％以上５０重量％以下含むＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法で形成されることを特徴とする半導体装置。
6. 絶縁表面を有する基板上にゲート電極層を形成し、
   前記ゲート電極層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上にＳｉＯ_２を５重量％以上５０重量％以下含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法でＳｉＯｘを含む第１の酸化物半導体層を成膜し、
   前記ＳｉＯｘを含む第１のＩｎ−Ｓｎ−Ｏ系酸化物半導体層上に第２のＩｎ−Ｓｎ−Ｏ系酸化物半導体ターゲットを用いたスパッタ法でソース領域、ドレイン領域、及び画素電極領域を形成し、
   前記ソース領域又は前記ドレイン領域、及び前記画素電極領域は同一層の第２のＩｎ−Ｓｎ−Ｏ系酸化物半導体層で形成することを特徴とする半導体装置の作製方法。

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