KR20210030335A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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요시아키 오이카와
호타카 마루야마
히로미치 고도
다이스케 카와에
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체층을 이용하여, 전기 특성이 우수한 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
채널 형성 영역에 SiOx를 포함하는 In-Sn-O계 산화물 반도체층을 이용하여, 전기 저항값이 낮은 금속 재료로 이루어지는 배선층과의 콘택트 저항을 저감하기 위하여, 소스 전극층 및 드레인 전극층과 상기 SiOx를 포함하는 In-Sn-O계 산화물 반도체층과의 사이에 소스 영역 또는 드레인 영역을 형성한다. 소스 영역 또는 드레인 영역, 및 화소 영역은 동일층의 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 이용한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 이용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
금속 산화물은 다양하게 존재하고, 여러 가지 용도로 이용되고 있다. 산화인듐은 잘 알려진 재료이며, 액정 디스플레이 등에서 필요로 하는 투명 전극 재료로서 이용되고 있다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물은 화합물 반도체의 일종이다. 화합물 반도체란, 2종 이상의 원자가 결합하여 이루어진 반도체이다. 일반적으로, 금속 산화물은 절연체가 된다. 그러나, 금속 산화물을 구성하는 원소의 조합에 따라서는, 반도체가 되는 것이 알려져 있다.
예를 들면, 금속 산화물 중에서, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등은 반도체 특성을 나타내는 것이 알려져 있다. 이러한 금속 산화물로 구성되는 투명 반도체층을 채널 형성 영역으로 하는 박막 트랜지스터가 개시되어 있다(특허문헌 1 내지 4, 비특허문헌 1 참조).
그런데, 금속 산화물은 일원계 산화물뿐만 아니라 다원계 산화물도 알려져 있다. 예를 들면, 호모로거스(homologous)상을 가지는 InGaO3(ZnO)m(m: 자연수)는 공지의 재료이다(비특허문헌 2 내지 4 참조).
그리고 상기와 같은 In-Ga-Zn계 산화물을 박막 트랜지스터의 채널층으로서 적용 가능하다는 것이 확인되었다(특허문헌 5, 비특허문헌 5 및 6 참조).
일본특개소60-198861호공보 일본특개평8-264794호공보 일본특표평11-505377호공보 일본특개2000-150900호공보 일본특개2004-103957호공보
M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, 「A ferroelectric transparent thin-film transistor」, Appl. Phys. Lett., 17 June 1996, Vol. 68 p. 3650-3652 M. Nakamura, N. Kimizuka, and T. Mohri, 「The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃」, J. Solid State Chem., 1991, Vol. 93, p. 298-315 N. Kimizuka, M. Isobe, and M. Nakamura, 「Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m = 3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m = 7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System」, J. Solid State Chem., 1995, Vol. 116, p. 170-178 M. Nakamura, N. Kimizuka, T. Mohri, M. Isobe, 「호모로거스상, InFeO3(ZnO)m(m: 자연수)와 그 동형 화합물의 합성 및 결정 구조」, 고체 물리, 1993년, Vol. 28, No. 5, p.317-327 K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, 「Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor」, SCIENCE, 2003, Vol. 300, p. 1269-1272 K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, 「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」, NATURE, 2004, Vol. 432, p. 488-492
본 발명의 일 양태는, 산화물 반도체층을 이용하여, 전기 특성이 우수한 박막 트랜지스터 및 화소 전극층을 구비한 표시 장치를 제공하는 것을 과제의 하나로 한다.
비정질 산화물 반도체층을 실현하기 위해, 채널 형성 영역을 가지는 반도체층에 산화규소 혹은 산질화규소를 포함하는 In-Sn-O계 산화물 반도체층을 이용한 박막 트랜지스터로 한다. 대표적으로는, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이하 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용하여 성막을 행하고, In-Sn-O계 산화물 반도체층에 결정화를 저해하는 SiOx(X＞0)를 포함시킴으로써, 박막 트랜지스터의 게이트 전압이 0 V에 가능한 가까운 정(正)의 스레시홀드 전압에서 채널이 형성되는 박막 트랜지스터를 실현한다.
채널 형성 영역을 가지는 반도체층에, SiOx를 포함하는 In-Sn-O계 산화물 반도체층을 이용한 박막 트랜지스터의 전기 특성에 대하여 계산을 행하였다. 계산 모델 및 계산 조건을 이하에 나타낸다.
계산은, Silvaco사 제품, Atlas를 이용하여 행하고, 계산 모델의 구조는, 도 35에 나타낸 바와 같은 역스태거 구조의 박막 트랜지스터이다. 게이트 전극층(801)(일 함수 4.7 eV) 위의 게이트 절연층(802)은 산화질화규소층(막 두께 100 nm, 비유전율 4.1), 채널 형성 영역을 가지는 반도체층(803)은 In-Sn-O계 산화물 반도체층(막 두께 50 nm, 전자 친화력 4.3 eV), 배선층(804a, 804b)은 In-Sn-O계 산화물 반도체층(일 함수 4.7 eV), 채널 형성 영역을 가지는 반도체층(803)의 채널 방향의 길이 및 채널 방향의 폭은 10 μm, 이동도는 전자가 0.1 cm2/Vs, 정공은 0.01 cm2/Vs이다.
반도체층(803)의 도전율은 도 32에 나타낸 바와 같이 도너(캐리어) 농도로부터 산출하고, 도전율 3.9×10-3 S/cm, 1.6×10-3 S/cm, 8.8×10-4 S/cm, 1.3×10-4 S/cm, 1.7×10-7 S/cm, 1.9×10-10 S/cm, 8.0×10-12 S/cm의 경우의 박막 트랜지스터의 전기 특성을 계산했다. 박막 트랜지스터의 게이트 소스간의 전압(Vgs[V]) 및 드레인 소스간의 전류(Ids/W[A/μm])의 계산 결과를 도 33(A), 도 33(B)에 나타낸다. 또한, 도 33(A)은 드레인 전압을 1 V, 도 33(B)은 드레인 전압을 10 V로 한 것이며, 도 33(A), 도 33(B)에서는 각 도전율에서의 결과를, 3.9×10-3 S/cm는 하향의 삼각형의 도트, 1.6×10-3 S/cm는 일점쇄선, 8.8×10-4 S/cm는 상향의 삼각형의 도트, 1.3×10-4 S/cm는 점선, 1.7×10-7 S/cm는 동그라미 마크의 도트, 1.9×10-10 S/cm는 실선, 8.0×10-12 S/cm는 사각형의 도트로 나타내고 있다.
도 33(A), 도 33(B)에 나타낸 바와 같이, 반도체층의 도전율이 1.6×10-3 S/cm 이하이면 박막 트랜지스터로서의 스위칭 특성이 얻어진다. 또한, 도 34에 박막 트랜지스터의 스레시홀드 전압과 도전율의 관계를 나타낸다. 도 34로부터, 반도체층의 도전율이 1.3×10-4 S/cm 이하이면 스레시홀드 전압이 거의 0 V 이하가 되고, 노멀리 오프(normally-off)의 박막 트랜지스터로 할 수 있다는 것을 알 수 있다. 따라서, 채널 형성 영역을 가지는 반도체층에, SiOx를 포함하는 In-Sn-O계 산화물 반도체층을 이용한 박막 트랜지스터에 있어서는, 반도체층의 도전율은 1.6×10-3 S/cm 이하이면 좋고, 또한, 1.3×10-4 S/cm 이하이면 보다 바람직하다고 할 수 있다.
또한, 전기 저항값이 낮은 금속 재료로 이루어진 소스 전극층 또는 드레인 전극층과의 콘택트 저항을 저감하기 위해, 소스 전극층 또는 드레인 전극층과 상기 SiOx를 포함하는 In-Sn-O계 산화물 반도체층과의 사이에 소스 영역 또는 드레인 영역을 형성한다. 소스 영역 또는 드레인 영역의 한쪽은 화소 전극 영역과 동일층의 박막에서 형성된다.
소스 영역, 드레인 영역, 및 화소 전극 영역은, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 이용한다.
소스 전극층 또는 드레인 전극층은, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 이용한다.
본 명세서에서 개시하는 반도체 장치의 일 양태는, 게이트 전극층과 게이트 절연층과 SiOx를 포함하는 제1 In-Sn-O계 산화물 반도체층과 SiOx를 포함하는 제1 In-Sn-O계 산화물 반도체층에 접하는 소스 영역 및 드레인 영역과, 화소 전극 영역을 가지고, 소스 영역 또는 드레인 영역 및 화소 전극 영역은 동일층의 제2 In-Sn-O계 산화물 반도체층이다.
본 명세서에 개시된 반도체 장치의 일 양태는, 절연 표면을 가지는 기판 위에, 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 SiOx를 포함하는 제1 In-Sn-O계 산화물 반도체층과, SiOx를 포함하는 제1 In-Sn-O계 산화물 반도체층에 접하는 소스 영역 및 드레인 영역과, 화소 전극 영역을 가지고, 소스 영역 또는 드레인 영역 및 화소 전극 영역은 동일층의 제2 In-Sn-O계 산화물 반도체층이다.
상기 구성에서, SiOx를 포함하는 제1 In-Sn-O계 산화물 반도체층의 도전율은 1.6×10-3 S/cm 이하, 또한, 1.3×10-4 S/cm 이하가 바람직하다. 또한, SiOx를 포함하는 제1 In-Sn-O계 산화물 반도체층은, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이상 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법에 의해 형성된다.
또한, 상기 구조를 실현하기 위한 본 발명의 일 양태는, 절연 표면을 가지는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 SiO2를 5 중량% 이상 50 중량% 이하 포함하는 제1 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 SiOx를 포함하는 제1 산화물 반도체층을 성막하고, SiOx를 포함하는 제1 In-Sn-O계 산화물 반도체층 위에 제2 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 소스 영역, 드레인 영역, 및 화소 전극 영역을 형성하고, 소스 영역 또는 드레인 영역, 및 화소 전극 영역은 동일층의 제2 In-Sn-O계 산화물 반도체층에서 형성하는 반도체 장치의 제작 방법이다.
박막 트랜지스터의 구조는 한정되지 않고, 보텀 게이트형의 박막 트랜지스터, 또는 탑 게이트형의 박막 트랜지스터를 제작할 수 있다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
본 발명의 일 양태는, 산화물 반도체층을 이용하여, 신뢰성이 우수한 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것을 실현한다.
도 1은 반도체 장치를 설명한 도면.
도 2는 반도체 장치의 제작 방법을 설명한 도면.
도 3은 반도체 장치를 설명한 도면.
도 4는 반도체 장치의 제작 방법을 설명한 도면.
도 5는 반도체 장치를 설명한 도면.
도 6은 반도체 장치의 제작 방법을 설명한 도면.
도 7은 반도체 장치를 설명한 도면.
도 8은 반도체 장치를 설명한 도면.
도 9는 반도체 장치를 설명한 도면.
도 10은 반도체 장치를 설명한 도면.
도 11은 반도체 장치를 설명한 도면.
도 12는 반도체 장치의 제작 방법을 설명한 도면.
도 13은 반도체 장치를 설명한 도면.
도 14는 반도체 장치의 블럭도를 설명한 도면.
도 15는 신호선 구동 회로의 구성을 설명한 도면.
도 16은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 17은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 18은 시프트 레지스터의 구성을 설명한 도면.
도 19는 도 18에 나타낸 플립 플롭의 접속 구성을 설명한 도면.
도 20은 반도체 장치의 화소 등가 회로를 설명한 도면.
도 21은 반도체 장치를 설명한 도면.
도 22는 반도체 장치를 설명한 도면.
도 23은 반도체 장치를 설명한 도면.
도 24는 반도체 장치를 설명한 도면.
도 25는 전자 페이퍼의 사용 형태의 예를 설명한 도면.
도 26은 전자 서적의 일례를 나타낸 외관도.
도 27은 텔레비전 장치 및 디지털 포토 프레임의 예를 나타낸 외관도.
도 28은 유기기의 예를 나타낸 외관도.
도 29는 휴대전화기의 일례를 나타낸 외관도.
도 30은 반도체 장치를 설명한 도면.
도 31은 반도체 장치를 설명한 도면.
도 32는 계산 결과를 설명한 도면.
도 33은 계산 결과를 설명한 도면.
도 34는 계산 결과를 설명한 도면.
도 35는 계산 모델을 설명한 도면.
도 36은 반도체 장치의 제작에 이용할 수 있는 타겟을 설명한 도면.
실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 이하의 설명에 한정되는 것은 아니고, 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략한다.
[실시형태 1]
반도체 장치 및 반도체 장치의 제작 방법을 도 1 및 도 2를 이용하여 설명한다.
도 1(A)는 반도체 장치가 가지는 박막 트랜지스터(470)의 평면도이며, 도 1(B)는 도 1(A)의 선 C1-C2에서의 단면도이다. 박막 트랜지스터(470)는 역스태거형의 박막 트랜지스터이며, 절연 표면을 가지는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403), 소스 영역 또는 드레인 영역으로서 기능하는 In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408), 소스 전극층 또는 드레인 전극층(405)을 포함한다. 또한, 박막 트랜지스터(470)를 덮어, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)에 접하는 절연막(407)이 형성되어 있다.
채널 형성 영역을 가지는 반도체층에, 산화규소 혹은 산질화규소를 포함하는 In-Sn-O계 산화물 반도체층을 이용한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)의 도전율은 1.6×10-3 S/cm 이하, 또한, 1.3×10-4 S/cm 이하가 바람직하다. 또한, SiOx를 포함하는 In-Sn-O계 산화물 반도체층은, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이상 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 형성된다.
전기 저항값이 낮은 금속 재료로 이루어지는 소스 전극층 또는 드레인 전극층(405)과 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)과의 사이에 소스 영역 또는 드레인 영역으로서 형성되는 In-Sn-O계 산화물 반도체층(404)은, 콘택트 저항을 저감한다. 소스 영역 또는 드레인 영역의 한쪽은 화소 전극 영역과 동일층의 In-Sn-O계 산화물 반도체층(408)으로 형성된다. 따라서, In-Sn-O계 산화물 반도체층(408)은 소스 영역 또는 드레인 영역과 화소 전극의 기능을 겸하고 있다.
In-Sn-O계 산화물 반도체층(404) 및 In-Sn-O계 산화물 반도체층(408)은, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 이용한다. In-Sn-O계 산화물 반도체층(404) 및 In-Sn-O계 산화물 반도체층(408)은, Si를 포함하지 않는 점에서 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)과 크게 상이하다. In-Sn-O계 산화물 반도체층(404) 및 In-Sn-O계 산화물 반도체층(408)은, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)보다 저저항(고도전율)으로 할 수 있다. 또한, 소스 영역, 드레인 영역, 및 화소 전극 영역은 질소 첨가의 In-Sn-O계 산화물 반도체를 이용해도 좋고, 예를 들면, 질소를 포함시킨 In-Sn-O계 비단결정막 등을 이용할 수 있다.
도 2(A) 내지 도 2(E)는 박막 트랜지스터(470)의 제작 공정을 나타낸 단면도에 상당한다.
도 2(A)에서, 절연 표면을 가지는 기판인 기판(400) 위에 게이트 전극층(401)을 형성한다. 하지막이 되는 절연막을 기판(400)과 게이트 전극층(401)의 사이에 형성해도 좋다. 하지막은 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화규소막, 산화규소막, 질화산화규소막, 또는 산화질화규소막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다. 게이트 전극층(401)의 재료는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층 또는 적층하여 형성할 수 있다.
예를 들면, 게이트 전극층(401)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티탄층 혹은 질화탄탈층을 적층한 2층 구조, 질화티탄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 규소의 합금 또는 알루미늄과 티탄의 합금과, 질화티탄층 또는 티탄층을 적층한 적층으로 하는 것이 바람직하다.
게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은, 플라스마 CVD법 또는 스퍼터링법 등을 이용하여, 산화규소층, 질화규소층, 산화질화규소층 또는 질화산화규소층을 단층 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(402)으로서, 유기 실란 가스를 이용한 CVD법에 의해 산화규소층을 형성하는 것도 가능하다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 규소 함유 화합물을 이용할 수 있다.
게이트 절연층(402) 위에, SiOx를 포함하는 In-Sn-O계 산화물 반도체막(430), In-Sn-O계 산화물 반도체막(431)을 순차로 적층한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체막(430), In-Sn-O계 산화물 반도체막(431)은, 각각 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공된다.
또한, SiOx를 포함하는 In-Sn-O계 산화물 반도체막(430)을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라스마를 발생시키는 플라스마 처리를 행하고, 게이트 절연층(402)의 표면에 부착되어 있는 오물을 제거해도 좋다.
게이트 절연층(402), SiOx를 포함하는 In-Sn-O계 산화물 반도체막(430), 및 In-Sn-O계 산화물 반도체막(431) 위에 도전막(432)을 형성한다(도 2(C) 참조).
도전막(432)의 재료로서는, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, Al(알루미늄)과, Nd(네오디뮴), 또는 Sc(스칸듐)를 조합한 합금막을 이용해도 좋다.
도전막(432)을 에칭 공정에 의해 에칭하여 소스 전극층 또는 드레인 전극층(405)을 형성한다(도 2(C) 참조).
SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막(431) 위에 마스크(435)를 형성한다. 소스 전극층 또는 드레인 전극층(405) 및 마스크(435)를 이용하여, SiOx를 포함하는 In-Sn-O계 산화물 반도체막(430) 및 In-Sn-O계 산화물 반도체막(431)을 에칭하고, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403), In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408)을 형성한다(도 2(D) 참조). 또한, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)은 일부만이 에칭되어 홈부(오목부)를 가지는 반도체층이 된다. In-Sn-O계 산화물 반도체층(404)은 소스 영역 또는 드레인 영역으로서 기능하고, In-Sn-O계 산화물 반도체층(408)은 소스 영역 또는 드레인 영역과 화소 전극으로서 기능한다.
이상의 공정으로, 도 2(E)에 나타낸 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)을 채널 형성 영역으로 하는 역스태거형의 박막 트랜지스터(470)를 제작할 수 있다. 또한, 박막 트랜지스터(470)를 덮어, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)에 접하는 절연막(407)을, In-Sn-O계 산화물 반도체층(408)의 화소 전극 영역 위를 제외하고 형성한다.
절연막(407)은, 스퍼터법 등을 이용하여 얻어지는 질화규소막, 산화규소막, 또는 산화질화규소막 등의 단층 또는 이들의 적층을 이용할 수 있다.
따라서, 전기 특성이 우수한 박막 트랜지스터 및 화소 전극층을 구비한 반도체 장치를 실현할 수 있다.
[실시형태 2]
여기에서는, 실시형태 1에서, 채널 보호층이 형성된 박막 트랜지스터를 가진 반도체 장치의 예를 도 3 및 도 4에 나타낸다. 따라서, 그 외는 실시형태 1과 마찬가지로 행할 수 있고, 실시형태 1과 동일 부분 또는 동일한 기능을 가지는 부분, 및 공정의 반복 설명은 생략한다.
도 3(A)는 반도체 장치가 가지는 박막 트랜지스터(471)의 평면도이며, 도 3(B)는 도 3(A)의 선 Z1-Z2에서의 단면도이다. 박막 트랜지스터(471)는 역스태거형의 박막 트랜지스터이며, 절연 표면을 가지는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403), 채널 보호층(409), 소스 영역 또는 드레인 영역으로서 기능하는 In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408), 소스 전극층 또는 드레인 전극층(405)을 포함한다. 또한, 박막 트랜지스터(471)를 덮어 절연막(407)이 형성되어 있다. 절연막(407)은, In-Sn-O계 산화물 반도체층(408)의 화소 전극 영역을 제외하고 형성되어 있다.
본 실시형태의 박막 트랜지스터(471)는, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)의 채널 형성 위에 채널 보호층(409)이 형성되어 있다. In-Sn-O계 산화물 반도체층(403)은 채널 보호층(409)이 채널 스토퍼로서 기능하기 때문에 에칭되지 않는다.
채널 보호층(409)으로서는, 무기 재료(산화규소, 질화규소, 산화질화규소, 질화산화규소, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄 등)를 이용할 수 있다. 제작법으로서는, 스퍼터법을 이용할 수 있다.
채널 형성 영역을 가지는 반도체층에, 산화규소 혹은 산질화규소를 포함하는 In-Sn-O계 산화물 반도체층을 이용한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)의 도전율은 1.6×10-3 S/cm 이하, 또한, 1.3×10-4 S/cm 이하가 바람직하다. 또한, SiOx를 포함하는 In-Sn-O계 산화물 반도체층은, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이상 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 형성된다.
전기 저항값이 낮은 금속 재료로 이루어진 소스 전극층 또는 드레인 전극층(405)과 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)과의 사이에 소스 영역 또는 드레인 영역으로서 형성되는 In-Sn-O계 산화물 반도체층(404)은 콘택트 저항을 저감한다. 소스 영역 또는 드레인 영역의 한쪽은 화소 전극 영역과 동일층의 In-Sn-O계 산화물 반도체층(408)으로 형성된다. 따라서, In-Sn-O계 산화물 반도체층(408)은 소스 영역 또는 드레인 영역과 화소 전극의 기능을 겸하고 있다.
In-Sn-O계 산화물 반도체층(404) 및 In-Sn-O계 산화물 반도체층(408)은, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 이용한다.
도 4(A) 내지 도 4(E)는 박막 트랜지스터(471)의 제작 공정을 나타낸 단면도에 상당한다.
도 4(A)에서, 절연 표면을 가지는 기판인 기판(400) 위에 게이트 전극층(401)을 형성한다. 하지막이 되는 절연막을 기판(400)과 게이트 전극층(401)의 사이에 형성해도 좋다.
게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402) 위에, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403) 및 채널 보호층(409)을 형성한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403) 및 채널 보호층(409)은, 각각 포토리소그래피 공정에 의해 섬 형상으로 가공된다.
게이트 절연층(402), SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403) 및 채널 보호층(409) 위에, In-Sn-O계 산화물 반도체막(431) 및 도전막(432)을 형성한다(도 4(B) 참조).
도전막(432)을 에칭 공정에 의해 에칭하여 소스 전극층 또는 드레인 전극층(405)을 형성한다(도 4(C) 참조).
SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막(431) 위에 마스크(435)를 형성한다. 소스 전극층 또는 드레인 전극층(405) 및 마스크(435)를 이용하여, In-Sn-O계 산화물 반도체막(431)을 에칭하고, In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408)을 형성한다(도 4(D) 참조). In-Sn-O계 산화물 반도체층(404)은 소스 영역 또는 드레인 영역으로서 기능하고, In-Sn-O계 산화물 반도체층(408)은 소스 영역 또는 드레인 영역과 화소 전극으로서 기능한다.
이상의 공정으로, 도 4(E)에 나타낸 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)을 채널 형성 영역으로 하는 역스태거형의 박막 트랜지스터(470)를 제작할 수 있다. 또한, 박막 트랜지스터(470)를 덮어, 채널 보호층(409)에 접하는 절연막(407)을 In-Sn-O계 산화물 반도체층(408)의 화소 전극 영역 위를 제외하고 형성한다.
따라서, 전기 특성이 우수한 박막 트랜지스터 및 화소 전극층을 구비한 반도체 장치를 실현할 수 있다.
[실시형태 3]
반도체 장치 및 반도체 장치의 제작 방법의 다른 예를 도 5 및 도 6을 이용하여 설명한다.
도 5(A)는 반도체 장치가 가지는 박막 트랜지스터(460)의 평면도이며, 도 5(B)는 도 5(A)의 선 D1-D2에서의 단면도이다. 박막 트랜지스터(460)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 가지는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 소스 전극층 또는 드레인 전극층(405), 소스 영역 또는 드레인 영역으로서 기능하는 In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408), 및 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)을 포함한다. 또한, 박막 트랜지스터(460)를 덮어, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)에 접하는 절연막(407)이 형성되어 있다. 절연막(407)은 In-Sn-O계 산화물 반도체층(408)의 화소 전극 영역을 제외하고 형성되어 있다.
박막 트랜지스터(460)는, 박막 트랜지스터(460)를 포함하는 영역 모두에 있어서, 게이트 절연층(402)이 존재하고, 게이트 절연층(402)과 절연 표면을 가지는 기판인 기판(400) 사이에 게이트 전극층(401)이 형성되어 있다. 게이트 절연층(402) 위에는 소스 전극층 또는 드레인 전극층(405), 및 In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408)이 형성되어 있다. 그리고 게이트 절연층(402), 소스 전극층 또는 드레인 전극층(405), In-Sn-O계 산화물 반도체층(404), 및 In-Sn-O계 산화물 반도체층(408) 위에 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)이 형성되어 있다. 또한, 도시하지 않았지만, 게이트 절연층(402) 위에는 소스 전극층 또는 드레인 전극층(405)에 더하여 배선층을 가지고, 이 배선층은 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)의 외주부보다 외측으로 연장되어 있다.
채널 형성 영역을 가지는 반도체층에, 산화규소 혹은 산질화규소를 포함하는 In-Sn-O계 산화물 반도체층을 이용한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)의 도전율은 1.6×10-3 S/cm 이하, 또한, 1.3×10-4 S/cm 이하가 바람직하다. 또한, SiOx를 포함하는 In-Sn-O계 산화물 반도체층은, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이상 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 형성된다.
전기 저항값이 낮은 금속 재료로 이루어지는 소스 전극층 또는 드레인 전극층(405)과 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)과의 사이에 소스 영역 또는 드레인 영역으로서 형성되는 In-Sn-O계 산화물 반도체층(404)은, 콘택트 저항을 저감한다. 소스 영역 또는 드레인 영역의 한쪽은 화소 전극 영역과 동일층의 In-Sn-O계 산화물 반도체층(408)으로 형성된다. 따라서, In-Sn-O계 산화물 반도체층(408)은 소스 영역 또는 드레인 영역과 화소 전극의 기능을 겸하고 있다.
In-Sn-O계 산화물 반도체층(404) 및 In-Sn-O계 산화물 반도체층(408)은, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 이용한다.
도 6(A) 내지 도 6(E)는 박막 트랜지스터(460)의 제작 공정을 나타낸 단면도에 상당한다.
절연 표면을 가지는 기판인 기판(400) 위에 게이트 전극층(401)을 형성한다. 하지막이 되는 절연막을 기판(400)과 게이트 전극층(401) 사이에 형성해도 좋다.
게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다. 다음에 게이트 절연층(452) 위에, 소스 전극층 또는 드레인 전극층(405)을 형성한다(도 6(A) 참조).
In-Sn-O계 산화물 반도체막을 형성하고, 포토리소그래피 공정에 의해 섬 형상의 In-Sn-O계 산화물 반도체막(451, 452)을 형성한다(도 6(B) 참조).
다음에, In-Sn-O계 산화물 반도체막(451, 452) 위에 SiOx를 포함하는 In-Sn-O계 산화물 반도체막(450)을 형성한다(도 6(C) 참조).
포토리소그래피 공정에 의해 SiOx를 포함하는 In-Sn-O계 산화물 반도체막(450)을 에칭 가공하고, 섬 형상의 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)을 형성한다(도 6(D) 참조). In-Sn-O계 산화물 반도체막(450)의 에칭 공정시, In-Sn-O계 산화물 반도체막(451, 452)도 일부 에칭되어, In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408)이 된다.
이상의 공정으로, 도 6(E)에 나타낸 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)을 채널 형성 영역으로 하는 역스태거형의 박막 트랜지스터(460)를 제작할 수 있다. 또한, 박막 트랜지스터(460)를 덮어, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)에 접하는 절연막(407)을 In-Sn-O계 산화물 반도체층(408)의 화소 전극 영역 위를 제외하고 형성한다.
따라서, 전기 특성이 우수한 박막 트랜지스터 및 화소 전극층을 구비한 반도체 장치를 실현할 수 있다.
[실시형태 4]
여기에서는, 탑 게이트형의 반도체 장치의 예를 도 7을 이용하여 설명한다.
도 7(A)는 반도체 장치가 가지는 박막 트랜지스터(480)의 평면도이며, 도 7(B)는 도 7(A)의 선 X1-X2에서의 단면도이다. 박막 트랜지스터(480)는 탑 게이트형의 박막 트랜지스터이며, 절연 표면을 가지는 기판인 기판(400) 위에, 소스 전극층 또는 드레인 전극층(405), 소스 전극층 또는 드레인 전극층(405)에 접하는 소스 영역 또는 드레인 영역으로서 기능하는 In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408), In-Sn-O계 산화물 반도체층(404) 및 In-Sn-O계 산화물 반도체층(408)에 접하는 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403), 게이트 절연층(402), 게이트 전극층(401)을 포함한다. 또한, 박막 트랜지스터(480)를 덮어, 절연막(407)이 형성되어 있다. 절연막(407) 및 게이트 절연층(402)은, In-Sn-O계 산화물 반도체층(408)의 화소 전극 영역을 제외하여 형성된다.
박막 트랜지스터(480)는, 소스 전극층 또는 드레인 전극층(405), In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408), 및 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403) 위에 게이트 절연층(402)이 형성되고, 게이트 절연층(402) 위에서 In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408), 및 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)과 중첩하는 영역에 게이트 전극층(401)이 형성되는 구조이다.
채널 형성 영역을 가지는 반도체층에, 산화규소 혹은 산질화규소를 포함하는 In-Sn-O계 산화물 반도체층을 이용한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)의 도전율은 1.6×10-3 S/cm 이하, 또한, 1.3×10-4 S/cm 이하가 바람직하다. 또한, SiOx를 포함하는 In-Sn-O계 산화물 반도체층은, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이상 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 형성된다.
전기 저항값이 낮은 금속 재료로 이루어지는 소스 전극층 또는 드레인 전극층(405)과 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)과의 사이에 소스 영역 또는 드레인 영역으로서 형성되는 In-Sn-O계 산화물 반도체층(404)은, 콘택트 저항을 저감한다. 소스 영역 또는 드레인 영역의 한쪽은 화소 전극 영역과 동일층의 In-Sn-O계 산화물 반도체층(408)으로 형성된다. 따라서, In-Sn-O계 산화물 반도체층(408)은 소스 영역 또는 드레인 영역과 화소 전극의 기능을 겸하고 있다.
In-Sn-O계 산화물 반도체층(404) 및 In-Sn-O계 산화물 반도체층(408)은, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 이용한다.
따라서, 전기 특성이 우수한 박막 트랜지스터 및 화소 전극층을 구비한 반도체 장치를 실현할 수 있다.
[실시형태 5]
여기에서는, 탑 게이트형의 반도체 장치의 다른 예를, 도 8을 이용하여 설명한다.
도 8(A)는 반도체 장치가 가지는 박막 트랜지스터(481)의 평면도이며, 도 8(B)는 도 8(A)의 선 V1-V2에서의 단면도이다. 박막 트랜지스터(481)는 탑 게이트형의 박막 트랜지스터이며, 절연 표면을 가지는 기판인 기판(400) 위에, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403), SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)에 접하는 소스 영역 또는 드레인 영역으로서 기능하는 In-Sn-O계 산화물 반도체층(404) 및 In-Sn-O계 산화물 반도체층(408), In-Sn-O계 산화물 반도체층(404)에 접하는 소스 전극층 또는 드레인 전극층(405), 게이트 절연층(402), 게이트 전극층(401)을 포함한다. 또한, 박막 트랜지스터(481)를 덮어, 절연막(407)이 형성되어 있다. 절연막(407) 및 게이트 절연층(402)은, In-Sn-O계 산화물 반도체층(408)의 화소 전극 영역을 제외하고 형성된다.
박막 트랜지스터(481)는, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403), In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408), 및 소스 전극층 또는 드레인 전극층(405) 위에 게이트 절연층(402)이 형성되고, 게이트 절연층(402) 위에서 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403), In-Sn-O계 산화물 반도체층(404), 및 In-Sn-O계 산화물 반도체층(408)과 중첩하는 영역에 게이트 전극층(401)이 형성되는 구조이다.
채널 형성 영역을 가지는 반도체층에, 산화규소 혹은 산질화규소를 포함하는 In-Sn-O계 산화물 반도체층을 이용한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)의 도전율은 1.6×10-3 S/cm 이하, 또한, 1.3×10-4 S/cm 이하가 바람직하다. 또한, SiOx를 포함하는 In-Sn-O계 산화물 반도체층은, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이상 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 형성된다.
전기 저항값이 낮은 금속 재료로 이루어지는 소스 전극층 또는 드레인 전극층(405)과 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)과의 사이에 소스 영역 또는 드레인 영역으로서 형성되는 In-Sn-O계 산화물 반도체층(404)은, 콘택트 저항을 저감한다. 소스 영역 또는 드레인 영역의 한쪽은 화소 전극 영역과 동일층의 In-Sn-O계 산화물 반도체층(408)으로 형성된다. 따라서, In-Sn-O계 산화물 반도체층(408)은 소스 영역 또는 드레인 영역과 화소 전극의 기능을 겸하고 있다.
In-Sn-O계 산화물 반도체층(404) 및 In-Sn-O계 산화물 반도체층(408)은, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 이용한다.
따라서, 전기 특성이 우수한 박막 트랜지스터 및 화소 전극층을 구비한 반도체 장치를 실현할 수 있다.
[실시형태 6]
소스 영역 또는 드레인 영역과 화소 전극 영역을 가지는 In-Sn-O계 산화물 반도체층이, 박막 트랜지스터 위의 절연층에 형성된 개구에 형성되는 구성의 반도체 장치의 예를 도 9 및 도 10에 나타낸다.
도 9(A)는 반도체 장치가 가지는 박막 트랜지스터(475)의 평면도이며, 도 9(B)는 도 9(A)의 선 Y1-Y2에서의 단면도이다. 박막 트랜지스터(475)는 역스태거형의 박막 트랜지스터이며, 절연 표면을 가지는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403), 소스 전극층 또는 드레인 전극층(405), 소스 영역 또는 드레인 영역으로서 기능하는 In-Sn-O계 산화물 반도체층(404), 절연층(410), In-Sn-O계 산화물 반도체층(408)을 포함한다.
도 9에서, 소스 영역 또는 드레인 영역과 화소 전극층을 겸하는 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(408)은, 절연층(410)에 형성하는 개구에서 박막 트랜지스터(475)의 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)과 접하고, 전기적으로 접속되어 있다.
도 10(A)는 반도체 장치가 가지는 박막 트랜지스터(476)의 평면도이며, 도 10(B)는 도 10(A)의 선 Y3-Y4에서의 단면도이다. 박막 트랜지스터(476)는 역스태거형의 박막 트랜지스터이며, 절연 표면을 가지는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403), 절연층(410), 소스 전극층 또는 드레인 전극층(405), 소스 영역 또는 드레인 영역으로서 기능하는 In-Sn-O계 산화물 반도체층(404), In-Sn-O계 산화물 반도체층(408)을 포함한다.
도 10에서, 소스 영역 또는 드레인 영역으로서 기능하는 In-Sn-O계 산화물 반도체층(404) 및 소스 영역 또는 드레인 영역과 화소 전극층을 겸하는 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(408)은, 절연층(410)에 형성하는 개구에서 박막 트랜지스터(475)의 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(403)과 접하고, 전기적으로 접속되어 있다. 또한, In-Sn-O계 산화물 반도체층(404) 위에 소스 전극층 또는 드레인 전극층(405)이 형성되고, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(408)의 화소 전극 영역을 제외하고, 절연막(407)이 형성되어 있다.
이와 같이 박막 트랜지스터 위에 평탄화 절연막으로서 기능하는 절연층을 형성한 후, 소스 영역, 드레인 영역, 및 화소 전극 영역이 되는 In-Sn-O계 산화물 반도체층을 형성해도 좋다.
평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 유기 재료를 이용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리: Phosphosilicate Glass), BPSG(인 붕소 유리: Borophosphosilicate Glass) 등을 이용할 수 있다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면, 알킬기나 아릴기)나 플루오로기를 이용해도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
평탄화 절연막의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터법, SOG법, 스핀 코트, 딥 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
본 실시형태에서는, 실시형태 1에 나타낸 박막 트랜지스터를 적용하는 예를 나타냈지만, 본 실시형태는 이것에 한정되지 않고 다른 실시형태에 기재한 구성과 적절히 조합하여 행하는 것이 가능하다.
따라서, 전기 특성이 우수한 박막 트랜지스터 및 화소 전극층을 구비한 반도체 장치를 실현할 수 있다.
[실시형태 7]
본 실시형태에서는, 게이트 전극의 폭이 실시형태 1과는 다른 박막 트랜지스터의 일례에 대하여 도 11 내지 도 13, 및 도 31을 이용하여 설명한다.
도 13은 박막 트랜지스터(170)를 가지는 반도체 장치의 평면도이며, 도 12는 도 13의 선 A1-A2, B1-B2에서의 단면도이다. 박막 트랜지스터(170)는 역스태거형의 박막 트랜지스터이며, 절연 표면을 가지는 기판인 기판(100) 위에, 게이트 전극층(101), 게이트 절연층(102), SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103), 소스 영역 또는 드레인 영역으로서 기능하는 In-Sn-O계 산화물 반도체층(104), In-Sn-O계 산화물 반도체층(110), 소스 전극층 또는 드레인 전극층(105)을 포함한다. 또한, 박막 트랜지스터(170)를 덮어, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103)에 접하는 보호 절연층(107)이 형성되어 있다.
채널 형성 영역을 가지는 반도체층에, 산화규소 혹은 산질화규소를 포함하는 In-Sn-O계 산화물 반도체층을 이용한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103)의 도전율은 1.6×10-3 S/cm 이하, 또한, 1.3×10-4 S/cm 이하가 바람직하다. 또한, SiOx를 포함하는 In-Sn-O계 산화물 반도체층은, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이상 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 형성된다.
전기 저항값이 낮은 금속 재료로 이루어지는 소스 전극층 또는 드레인 전극층(105)과 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103)과의 사이에 소스 영역 또는 드레인 영역으로서 형성되는 In-Sn-O계 산화물 반도체층(104)은, 콘택트 저항을 저감한다. 소스 영역 또는 드레인 영역의 한쪽은 화소 전극 영역과 동일층의 In-Sn-O계 산화물 반도체층(110)으로 형성된다. 따라서, In-Sn-O계 산화물 반도체층(110)은 소스 영역 또는 드레인 영역과 화소 전극의 기능을 겸하고 있다.
In-Sn-O계 산화물 반도체층(104) 및 In-Sn-O계 산화물 반도체층(110)은, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 이용한다. In-Sn-O계 산화물 반도체층(104) 및 In-Sn-O계 산화물 반도체층(110)은, Si를 포함하지 않는다는 점에서 SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103)과 크게 상이하다. In-Sn-O계 산화물 반도체층(104) 및 In-Sn-O계 산화물 반도체층(110)은, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103)보다 저저항(고도전율)으로 할 수 있다. 또한, 소스 영역, 드레인 영역, 및 화소 전극 영역은 질소 첨가의 In-Sn-O계 산화물 반도체를 이용해도 좋고, 예를 들면 질소를 포함시킨 In-Sn-O계 비단결정막 등을 이용할 수 있다.
박막 트랜지스터(170)는 도 12의 반도체 장치에서, 화소부의 스위칭 소자로서 기능하고 있고, 이 반도체 장치를 제작하는 예를 이하에 설명한다.
절연 표면을 가지는 기판(100) 위에 도전층을 형성한다. 절연 표면을 가지는 기판(100)에는 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판을 이용할 수 있다.
다음에, 도전층을 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제1 단자(121))를 형성한다.
게이트 전극층(101)을 포함하는 게이트 배선과 용량 배선(108), 단자부의 제1 단자(121)는, 도전성 재료로서는, 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층 또는 적층하여 형성할 수 있다. 또한, 알루미늄(Al), 구리(Cu), 또는 이것들을 주성분으로 하는 합금 재료를 이용해도 좋다.
예를 들면, 게이트 전극층(101)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티탄층 혹은 질화탄탈을 적층한 2층 구조, 질화티탄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 또한, Ca를 포함하는 구리층 위에 배리어층이 되는 Ca를 포함하는 산화구리층의 적층이나, Mg를 포함하는 구리층 위에 배리어층이 되는 Mg를 포함하는 산화구리층의 적층도 있다. 또한, 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 규소의 합금 또는 알루미늄과 티탄의 합금과, 질화티탄층 또는 티탄층을 적층한 적층으로 하는 것이 바람직하다.
다음에, 게이트 전극층(101) 위에 게이트 절연층(102)을 전면에 성막한다. 게이트 절연층(102)은 스퍼터법, PCVD법 등을 이용하여 막 두께를 50∼400 nm로 한다.
예를 들면, 게이트 절연층(102)으로서 스퍼터법에 의해 산화규소막을 이용하여, 100 nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이와 같은 산화규소막에 한정되는 것은 아니고, 산화질화규소막, 질화규소막, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 산화탄탈막 등의 다른 절연막을 이용하고, 이들 재료로 이루어지는 단층 또는 적층 구조로 형성해도 좋다. 적층하는 경우, 예를 들면, PCVD법에 의해 질화규소막을 형성하고, 그 위에 스퍼터법으로 산화규소막을 성막하면 좋다. 또한, 게이트 절연층(102)으로서 산화질화규소막, 또는 질화규소막 등을 이용하는 경우, 유리 기판으로부터의 불순물, 예를 들면 나트륨 등이 확산하여, 후에 상방에 형성하는 산화물 반도체에 침입하는 것을 막을 수 있다.
다음에, 게이트 절연층(102) 위에, SiOx를 포함하는 In-Sn-O계 산화물 반도체막을 형성한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체막은, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이상 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 형성된다. In-Sn-O계 산화물 반도체에 SiOx를 포함시킴으로써, 성막되는 SiOx를 포함하는 In-Sn-O계 산화물 반도체를 아몰퍼스(amorphous)화하는 것이 용이하게 된다. SiOx를 포함하는 In-Sn-O계 산화물 반도체막을, 포토리소그래피 공정을 행하여 형성한 레지스트 마스크를 이용한 에칭에 의해, SiOx를 포함하는 In-Sn-O계 산화물 반도체층을 형성한다. SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103)의 도전율은 1.6×10-3 S/cm 이하, 또한, 1.3×10-4 S/cm 이하가 바람직하다.
다음에 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체 타겟을 이용하여, 스퍼터법에 의해 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막을 형성한다. SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막을 포토리소그래피 공정을 행하여 형성한 레지스트 마스크를 이용한 에칭에 의해, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 형성한다.
스퍼터법에는 스퍼터용 전원에 고주파 전원을 이용하는 RF 스퍼터법과, DC 스퍼터법이 있고, 또한, 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터법도 있다. RF 스퍼터법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는, 동일 채임버에서 다른 재료막을 적층 성막할 수도, 동일 채임버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 채임버 내부에 자석 기구를 구비한 마그네트론 스퍼터법을 이용하는 스퍼터 장치나, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라스마를 이용하는 ECR 스퍼터법을 이용하는 스퍼터 장치가 있다.
또한, 스퍼터법을 이용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터 가스 성분을 화학 반응시켜 그들 화합물 박막을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터법도 있다.
SiO2를 포함하는 In-Sn-O계 산화물 반도체층, In-Sn-O계 산화물 반도체층은, SiO2를 포함하는 In-Sn-O계 산화물 반도체 타겟 또는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법에 의해 형성할 수 있다. 타겟은 타겟재를 버킹 플레이트(bucking plate: 타겟을 부착하기 위한 기판)에 부착하여 제작되지만, 버킹 플레이트에 타겟을 부착할 때, 타겟을 분할하여 한 장의 버킹 플레이트에 본딩해도 좋다. 도 36(A), 도 36(B)에 타겟을 분할하여 한 장의 버킹 플레이트에 부착(본딩)하는 예를 나타낸다.
도 36(A)는 버킹 플레이트(850)에 타겟(851)을 타겟(851a, 851b, 851c, 851d)으로 4 분할하여 부착하는 예이다. 또한, 도 36(B)는 보다 다수로 타겟을 분할한 예이며, 버킹 플레이트(850)에 타겟(852)을 타겟(852a, 852b, 852c, 852d, 852e, 852f, 852g, 852h, 852i)으로 9 분할하여 부착하고 있다. 또한, 타겟의 분할수는 도 36(A), 도 36(B)에 한정되는 것은 아니다. 타겟을 분할하면 버킹 플레이트에 부착할 때의 타겟의 휨을 완화할 수 있다. 이러한 분할한 타겟은, 대면적 기판에 상기 박막을 성막하는 경우, 그것에 따라 대형화하는 타겟에 특히 적합하게 이용할 수 있다. 물론, 한 장의 버킹 플레이트에 한 장의 타겟을 부착하여도 좋다.
에칭은, 웨트 에칭, 드라이 에칭을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라스마) 에칭법을 이용할 수 있다. 소망의 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서는, 인산과 초산과 황산을 혼합한 용액, 암모니아과수(과산화수소 : 암모니아 : 물 = 5 : 2 : 2) 등을 이용할 수 있다. 또한, ITO07N(칸토 화학사제)를 이용해도 좋다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하여, 포함되는 재료를 재이용해도 좋다. 이 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수해 재이용함으로써, 자원을 유효 활용하여 저비용화할 수 있다.
소망의 가공 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음에, 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분(게이트 절연층의 일부)을 제거하여 게이트 전극층과 같은 재료의 배선이나 전극층에 이르는 콘택트홀을 형성한다. 이 콘택트홀은 후에 형성하는 도전막과 접속하기 위해 형성한다. 예를 들면, 구동 회로부에서, 게이트 전극층과 소스 전극층 혹은 드레인 전극층과 직접 접하는 박막 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속하는 단자를 형성하는 경우에 콘택트홀을 형성한다.
다음에, SiOx를 포함하는 In-Sn-O계 산화물 반도체층 및 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층 위에 금속 재료로 이루어지는 도전막을 스퍼터법이나 진공 증착법으로 형성한다.
도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W, Nd, Sc로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다.
예를 들면, 도전막으로서 티탄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조 등을 이용할 수 있다. 또한, 도전막으로서 Ti막과, 그 Ti막 위에 중첩하여 Nd를 포함하는 알루미늄(Al-Nd)막을 적층하고, 또한, 그 위에 Ti막을 성막하는 3층 구조로 해도 좋다. 도전막은, 규소를 포함하는 알루미늄막의 단층 구조로 해도 좋다.
다음에, 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(105), 제2 단자(122), 제1 단자(121)에 접속하는 도전층(128)을 형성한다. 또한, 제2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105)을 포함하는 소스 배선)과 전기적으로 접속되어 있다.
SiOx를 포함하는 In-Sn-O계 산화물 반도체층 위에, 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성한다. 마스크를 이용하여, SiOx를 포함하는 In-Sn-O계 산화물 반도체층 및 In-Sn-O계 산화물 반도체층을 에칭하여, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103), In-Sn-O계 산화물 반도체층(104), In-Sn-O계 산화물 반도체층(110)을 형성한다. 또한, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103)은 일부만이 에칭되어, 홈부(오목부)를 가지는 반도체층이 된다. In-Sn-O계 산화물 반도체층(104)는 소스 영역 또는 드레인 영역으로서 기능하고, In-Sn-O계 산화물 반도체층(110)은 소스 영역 또는 드레인 영역과 화소 전극으로서 기능한다.
이상의 공정으로 화소부에는, SiOx를 포함하는 In-Sn-O계 산화물 반도체층(103)을 채널 형성 영역으로 하는 박막 트랜지스터(170) 및 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 화소 전극으로 하는 반도체 장치를 제작할 수 있다. 또한, 이 단계에서의 평면도가 도 13에 상당한다.
또한, 다계조 마스크에 의해 형성한 복수(대표적으로는 2종류)의 두께의 영역을 가지는 레지스트 마스크를 이용하면, 레지스트 마스크의 수를 줄일 수 있기 때문에, 공정 간략화, 저비용화를 도모할 수 있다.
다음에, 박막 트랜지스터(170)를 덮는 보호 절연층(107)을 형성한다. 보호 절연층(107)은 스퍼터법 등을 이용하여 얻어지는 질화규소막, 산화규소막, 산화질화규소막, 산화알루미늄막, 산화탄탈막 등을 이용할 수 있다.
다음에, 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연층(107)의 에칭에 의해, In-Sn-O계 산화물 반도체층(110)의 화소 전극 영역을 노출한다. 또한, 여기서의 에칭에 의해 제2 단자(122)에 이르는 콘택트홀, 도전층(128)에 이르는 콘택트홀도 형성한다.
제1 단자(121)와 직접 접속된 도전층(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제2 단자(122)는, 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
또한, 도 11(A1), 도 11(A2)는, 이 단계에서의 게이트 배선 단자부의 평면도 및 단면도를 각각 도시하고 있다. 도 11(A1)는 도 11(A2) 중의 E1-E2선에 따른 단면도에 상당한다. 도 11(A1)에서, 보호 절연막(154)을 제거함으로써 노출되는 도전층(153)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 11(A1)에서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제1 단자(151)와, 소스 배선과 같은 재료로 형성되는 도전층(153)이 접속되어 도통하고 있다. 또한, 도 12에 도시한 도전층(128)과 제1 단자(121)가 접촉하고 있는 부분이, 도 11(A1)의 도전층(153)과 제1 단자(151)가 접촉하고 있는 부분에 대응하고 있다.
또한, 도 11(B1), 및 도 11(B2)는, 도 12(C)에 나타낸 소스 배선 단자부와는 다른 소스 배선 단자부의 평면도 및 단면도를 각각 도시하고 있다. 또한, 도 11(B1)은 도 11(B2) 중의 F1-F2선에 따른 단면도에 상당한다. 도 11(B1)에서, 보호 절연막(154)을 제거함으로써 노출되는 제2 단자(150)는, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 11(B1)에서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 전극층(156)이, 소스 배선과 전기적으로 접속되는 제2 단자(150)의 하방에 게이트 절연층(152)을 통하여 중첩된다. 전극층(156)은 제2 단자(150)와는 전기적으로 접속하고 있지 않고, 전극층(156)을 제2 단자(150)와 다른 전위, 예를 들면 플로팅, GND, 0 V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수개 설치되는 것이다. 또한, 단자부에서는, 게이트 배선과 동전위의 제1 단자, 소스 배선과 동전위의 제2 단자, 용량 배선과 동전위의 제3 단자 등을 복수 나열되어 배치된다. 각각의 단자의 수는, 각각 임의인 수로 형성하면 좋은 것으로 하고, 실시자가 적절히 결정하면 된다.
이렇게 하여, 보텀 게이트형의 n 채널형 박막 트랜지스터인 박막 트랜지스터(170), 화소 전극, 및 보유 용량을 가지는 화소부 및 단자부를 완성시킬 수 있다. 또한, 동일 기판 위에 구동 회로도 형성할 수 있다. 그리고, 이것들을 개개의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 설치된 대향 기판과의 사이에 액정층을 형성하여, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 설치된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속하는 제4 단자를 단자부에 형성한다. 이 제4 단자는, 공통 전극을 고정 전위, 예를 들면 GND, 0 V 등으로 설정하기 위한 단자이다.
또한, 본 발명은, 도 13의 화소 구성에 한정되지 않고, 도 13과는 다른 평면도의 예를 도 31에 나타낸다. 도 31에서는 용량 배선을 형성하지 않고, 화소 전극 영역을 서로 인접한 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 통하여 중첩하여 보유 용량을 형성하는 예이며, 이 경우, 용량 배선 및 용량 배선과 접속하는 제3 단자는 생략할 수 있다. 또한, 도 31에서, 도 13과 같은 부분에는 같은 부호를 이용하여 설명한다.
액티브 매트릭스형의 액정 표시 장치에서는, 매트릭스 형상으로 배치된 화소 전극을 구동하는 것에 의해, 화면 위에 표시 패턴이 형성된다. 상세하게는 선택된 화소 전극과 이 화소 전극에 대응하는 대향 전극과의 사이에 전압이 인가되는 것에 의해, 화소 전극과 대향 전극과의 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치의 동영상 표시에서, 액정 분자 자체의 응답이 늦기 때문에, 잔상이 생긴다, 또는 동영상의 번짐 현상(blur)이 생긴다는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위해, 전체면 흑표시를 1 프레임 간격으로 행하는, 소위, 흑삽입으로 불리는 구동 기술이 있다.
또한, 수직 동기 주파수를 통상의 1.5배, 바람직하게는 2배 이상으로 함으로써 동영상 특성을 개선하는 소위, 배속(倍速) 구동으로 불리는 구동 기술도 있다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위해, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 이용하여 면광원을 구성하고, 면광원을 구성하고 있는 각 광원을 독립하여 1 프레임 기간 내에 간헐 점등 구동하는 구동 기술도 있다. 면광원으로서 3 종류 이상의 LED를 이용해도 좋고, 백색 발광의 LED를 이용해도 좋다. 독립하여 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 전환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은, LED를 부분적으로 소등할 수 있기 때문에, 특히 한 화면을 차지하는 흑표시 영역의 비율이 많은 영상 표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이러한 구동 기술을 조합하는 것에 의해, 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
산화물 반도체를 이용한 박막 트랜지스터로 형성함으로써, 제조 비용을 저감할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 8]
반도체 장치의 일례인 표시 장치에서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 채널 형성 영역을 가지는 반도체층에 SiOx를 포함하는 In-Sn-O계 산화물 반도체층, 소스 영역 및 드레인 영역에 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 가지고, 실시형태 1 내지 7에 따라 형성한다. 또한, 실시형태 1 내지 7에 나타낸 박막 트랜지스터는 n 채널형 TFT이기 때문에, 구동 회로 중, n 채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
반도체 장치의 일례인 액티브 매트릭스형 액정 표시 장치의 블럭도의 일례를 도 14(A)에 나타낸다. 도 14(A)에 나타낸 표시 장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 가진다.
또한, 실시형태 1 내지 7에 나타낸 박막 트랜지스터는, n 채널형 TFT이며, n 채널형 TFT로 구성하는 신호선 구동 회로에 대하여 도 15를 이용하여 설명한다.
도 15에 나타낸 신호선 구동 회로는, 드라이버 IC(5601), 스위치군(5602_1∼5602_M), 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선(5621_1∼5621_M)을 가진다. 스위치군(5602_1∼5602_M) 각각은, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 가진다.
드라이버 IC(5601)는 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선(5621_1∼5621_M)에 접속된다. 그리고 스위치군(5602_1∼5602_M) 각각은, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 스위치군(5602_1∼5602_M) 각각에 대응한 배선(5621_1∼5621_M)에 접속된다. 그리고 배선(5621_1∼5621_M) 각각은, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여, 3개의 신호선에 접속된다. 예를 들면, J번째열의 배선(5621_J)(배선(5621_1)∼배선(5621_M) 중 어느 하나)는, 스위치군(5602_J)이 가지는 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여, 신호선(Sj－1), 신호선(Sj), 신호선(Sj＋1)에 접속된다.
또한, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613)에는, 각각 신호가 입력된다.
또한, 드라이버 IC(5601)는, 단결정 기판 위에 형성되어 있는 것이 바람직하다. 또한, 스위치군(5602_1∼5602_M)은, 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치군(5602_1∼5602_M)은 FPC 등을 통하여 접속하면 좋다.
다음에, 도 15에 나타낸 신호선 구동 회로의 동작에 대하여, 도 16의 타이밍 차트를 참조하여 설명한다. 또한, 도 16의 타이밍 차트는, i번째행의 주사선(Gi)이 선택되어 있는 경우의 타이밍 차트를 나타내고 있다. 또한, i번째행의 주사선(Gi)의 선택 기간은, 제1 서브 선택 기간(T1), 제2 서브 선택 기간(T2) 및 제3 서브 선택 기간(T3)으로 분할되어 있다. 또한, 도 15의 신호선 구동 회로는, 다른 행의 주사선이 선택되어 있는 경우에도 도 16과 같은 동작을 한다.
또한, 도 16의 타이밍 차트는, J번째열의 배선(5621_J)이 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여, 신호선(Sj－1), 신호선(Sj), 신호선(Sj＋1)에 접속되는 경우에 대하여 나타내고 있다.
또한, 도 16의 타이밍 차트는, i번째행의 주사선(Gi)이 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온ㆍ오프의 타이밍(5703a), 제2 박막 트랜지스터(5603b)의 온ㆍ오프의 타이밍(5703b), 제3 박막 트랜지스터(5603c)의 온ㆍ오프의 타이밍(5703c) 및 J번째열의 배선(5621_J)에 입력되는 신호(5721_J)를 나타내고 있다.
또한, 배선(5621_1)∼배선(5621_M)에는 제1 서브 선택 기간(T1), 제2 서브 선택 기간(T2) 및 제3 서브 선택 기간(T3)에서, 각각 다른 비디오 신호가 입력된다. 예를 들면, 제1 서브 선택 기간(T1)에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj－1)에 입력되고, 제2 서브 선택 기간(T2)에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력되고, 제3 서브 선택 기간(T3)에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj＋1)에 입력된다. 또한, 제1 서브 선택 기간(T1), 제2 서브 선택 기간(T2) 및 제3 서브 선택 기간(T3)에서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j－1, Data_j, Data_j＋1로 한다.
도 16에 나타낸 바와 같이, 제1 서브 선택 기간(T1)에 대하여 제1 박막 트랜지스터(5603a)가 온하고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j－1이, 제1 박막 트랜지스터(5603a)를 통하여 신호선(Sj－1)에 입력된다. 제2 서브 선택 기간(T2)에서는, 제2 박막 트랜지스터(5603b)가 온하고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)를 통하여 신호선(Sj)에 입력된다. 제3 서브 선택 기간(T3)에서는, 제3 박막 트랜지스터(5603c)가 온하고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j＋1이, 제3 박막 트랜지스터(5603c)를 통하여 신호선(Sj＋1)에 입력된다.
이상으로부터, 도 15의 신호선 구동 회로는, 1 게이트 선택 기간을 3개로 분할함으로써, 1 게이트 선택 기간 중에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 15의 신호선 구동 회로는, 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판과의 접속수를 신호선의 수에 비해 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써, 도 15의 신호선 구동 회로는 신뢰성, 수율 등을 향상할 수 있다.
또한, 도 15와 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어느 하나의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있다면, 박막 트랜지스터의 배치나 수, 구동 방법 등은 한정되지 않는다.
예를 들면, 3개 이상의 서브 선택 기간 각각에 있어서, 1개의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우에는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 단, 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1 게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 17의 타이밍 차트에 나타낸 바와 같이, 1개의 선택 기간을 프리차지 기간(Tp), 제1 서브 선택 기간(T1), 제2 서브 선택 기간(T2), 제3 서브 선택 기간(T3)으로 분할해도 좋다. 또한, 도 17의 타이밍 차트는, i번째행의 주사선(Gi)이 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온ㆍ오프의 타이밍(5803a), 제2 박막 트랜지스터(5603b)의 온ㆍ오프의 타이밍(5803b), 제3 박막 트랜지스터(5603c)의 온ㆍ오프의 타이밍(5803c) 및 J번째열의 배선(5621_J)에 입력되는 신호(5821_J)를 나타낸다. 도 17에 나타낸 바와 같이, 프리차지 기간(Tp)에 있어서 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 온한다. 이 때, 배선(5621_J)에 입력되는 프리차지 전압(Vp)이 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여 각각 신호선(Sj－1), 신호선(Sj), 신호선(Sj＋1)에 입력된다. 제1 서브 선택 기간(T1)에 있어서 제1 박막 트랜지스터(5603a)가 온하고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j－1이, 제1 박막 트랜지스터(5603a)를 통하여 신호선(Sj－1)에 입력된다. 제2 서브 선택 기간(T2)에서는, 제2 박막 트랜지스터(5603b)가 온하고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)를 통하여 신호선(Sj)에 입력된다. 제3 서브 선택 기간(T3)에서는, 제3 박막 트랜지스터(5603c)가 온하고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j＋1이, 제3 박막 트랜지스터(5603c)를 통하여 신호선(Sj＋1)에 입력된다.
이상으로부터, 도 17의 타이밍 차트를 적용한 도 15의 신호선 구동 회로는, 서브 선택 기간의 전에 프리차지 선택 기간을 형성하는 것에 의해, 신호선을 프리차지할 수 있기 때문에, 화소에 대한 비디오 신호의 기입을 고속으로 행할 수 있다. 또한, 도 17에 있어서, 도 16과 같은 것에 관해서는 공통의 부호를 이용하여 나타내고, 동일 부분 또는 동일한 기능을 가지는 부분의 상세한 설명은 생략한다.
또한, 주사선 구동 회로의 구성에 대하여 설명한다. 주사선 구동 회로는, 시프트 레지스터, 버퍼를 가지고 있다. 또한, 경우에 따라서는 레벨 시프터를 가지고 있어도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력되는 것에 의해, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에서 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는, 1 라인분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1 라인분의 화소의 트랜지스터를 일제히 ON으로 해야 하기 때문에, 버퍼는 큰 전류를 흘리는 것이 가능한 것이 이용된다.
주사선 구동 회로의 일부에 이용하는 시프트 레지스터의 일 형태에 대하여 도 18 및 도 19를 이용하여 설명한다.
도 18에 시프트 레지스터의 회로 구성을 나타낸다. 도 18에 나타낸 시프트 레지스터는, 플립 플롭(5701_1∼5701_n)이라는 복수의 플립 플롭으로 구성된다. 또한, 제1 클록 신호, 제2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 18의 시프트 레지스터의 접속 관계에 대하여 설명한다. 도 18의 시프트 레지스터는, i번째단의 플립 플롭(5701_i)(플립 플롭(5701_1∼5701_n) 중 어느 하나)은, 도 19에 나타낸 제1 배선(5501)이 제7 배선(5717_i-1)에 접속되고, 도 19에 나타낸 제2 배선(5502)이 제7 배선(5717_i＋1)에 접속되고, 도 19에 나타낸 제3 배선(5503)이 제7 배선(5717_i)에 접속되고, 도 19에 나타낸 제6 배선(5506)이 제5 배선(5715)에 접속된다.
또한, 도 19에 나타낸 제4 배선(5504)이 홀수번째단의 플립 플롭에서는 제2 배선(5712)에 접속되고, 짝수번째단의 플립 플롭에서는 제3 배선(5713)에 접속되고, 도 19에 나타낸 제5 배선(5505)이 제4 배선(5714)에 접속된다.
단, 1번째단의 플립 플롭(5701_1)의 도 19에 나타낸 제1 배선(5501)은 제1 배선(5711)에 접속되고, n번째단의 플립 플롭(5701_n)의 도 19에 나타낸 제2 배선(5502)은 제6 배선(5716)에 접속된다.
또한, 제1 배선(5711), 제2 배선(5712), 제3 배선(5713), 제6 배선(5716)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선이라고 불러도 좋다. 또한, 제4 배선(5714), 제5 배선(5715)을 각각 제1 전원선, 제2 전원선이라고 불러도 좋다.
다음에, 도 18에 나타낸 플립 플롭의 상세한 사항에 대하여, 도 19에 나타낸다. 도 19에 나타낸 플립 플롭은, 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)를 가진다. 또한, 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)는 n 채널형 트랜지스터이며, 게이트, 소스간 전압(Vgs)이 스레시홀드 전압(Vth)을 상회했을 때 도통 상태가 되는 것으로 한다.
다음에, 도 18에 나타낸 플립 플롭의 접속 구성에 대하여, 이하에 나타낸다.
제1 박막 트랜지스터(5571)의 제1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제4 배선(5504)에 접속되고, 제1 박막 트랜지스터(5571)의 제2 전극(소스 전극 또는 드레인 전극의 한쪽)이 제3 배선(5503)에 접속된다.
제2 박막 트랜지스터(5572)의 제1 전극이 제6 배선(5506)에 접속되고, 제2 박막 트랜지스터(5572)의 제2 전극이 제3 배선(5503)에 접속된다.
제3 박막 트랜지스터(5573)의 제1 전극이 제5 배선(5505)에 접속되고, 제3 박막 트랜지스터(5573)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제3 박막 트랜지스터(5573)의 게이트 전극이 제5 배선(5505)에 접속된다.
제4 박막 트랜지스터(5574)의 제1 전극이 제6 배선(5506)에 접속되고, 제4 박막 트랜지스터(5574)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제4 박막 트랜지스터(5574)의 게이트 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제5 박막 트랜지스터(5575)의 제1 전극이 제5 배선(5505)에 접속되고, 제5 박막 트랜지스터(5575)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제5 박막 트랜지스터(5575)의 게이트 전극이 제1 배선(5501)에 접속된다.
제6 박막 트랜지스터(5576)의 제1 전극이 제6 배선(5506)에 접속되고, 제6 박막 트랜지스터(5576)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제6 박막 트랜지스터(5576)의 게이트 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제7 박막 트랜지스터(5577)의 제1 전극이 제6 배선(5506)에 접속되고, 제7 박막 트랜지스터(5577)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제7 박막 트랜지스터(5577)의 게이트 전극이 제2 배선(5502)에 접속된다. 제8 박막 트랜지스터(5578)의 제1 전극이 제6 배선(5506)에 접속되고, 제8 박막 트랜지스터(5578)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제8 박막 트랜지스터(5578)의 게이트 전극이 제1 배선(5501)에 접속된다.
또한, 제1 박막 트랜지스터(5571)의 게이트 전극, 제4 박막 트랜지스터(5574)의 게이트 전극, 제5 박막 트랜지스터(5575)의 제2 전극, 제6 박막 트랜지스터(5576)의 제2 전극 및 제7 박막 트랜지스터(5577)의 제2 전극의 접속 개소를 노드(5543)로 한다. 또한, 제2 박막 트랜지스터(5572)의 게이트 전극, 제3 박막 트랜지스터(5573)의 제2 전극, 제4 박막 트랜지스터(5574)의 제2 전극, 제6 박막 트랜지스터(5576)의 게이트 전극 및 제8 박막 트랜지스터(5578)의 제2 전극의 접속 개소를 노드(5544)로 한다.
또한, 제1 배선(5501), 제2 배선(5502), 제3 배선(5503) 및 제4 배선(5504)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선이라고 불러도 좋다. 또한, 제5 배선(5505)을 제1 전원선, 제6 배선(5506)을 제2 전원선이라고 불러도 좋다.
또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1에 나타낸 n 채널형 TFT만으로 제작하는 것도 가능하다. 실시형태 1에 나타낸 n 채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동 회로의 구동 주파수를 높게 하는 것이 가능하게 된다. 또한, 실시형태 1에 나타낸 n 채널형 TFT는 소스 영역 또는 드레인 영역에 의해 기생 용량이 저감되기 때문에, 주파수 특성(f 특성이라고 불린다)이 높다. 예를 들면, 실시형태 1에 나타낸 n 채널형 TFT를 이용한 주사선 구동 회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑화면 삽입을 실현하는 것 등도 실현될 수 있다.
또한, 주사선 구동 회로의 트랜지스터의 채널폭을 크게 하는 것이나, 복수의 주사선 구동 회로를 배치하는 것 등에 의해, 더욱 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우는, 짝수행의 주사선을 구동하기 위한 주사선 구동 회로를 한쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대측에 배치함으로써, 프레임 주파수를 높게 하는 것을 실현할 수 있다. 또한, 복수의 주사선 구동 회로에 의해, 같은 주사선에 신호를 출력하면, 표시 장치의 대형화에 유리하다.
또한, 반도체 장치의 일례인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 위해, 주사선 구동 회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블럭도의 일례를 도 14(B)에 나타낸다.
도 14(B)에 나타낸 발광 표시 장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5401)와, 각 화소를 선택하는 제1 주사선 구동 회로(5402) 및 제2 주사선 구동 회로(5404)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 가진다.
도 14(B)에 나타낸 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온과 오프의 전환에 의해, 발광 혹은 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 이용하여 계조의 표시를 행할 수 있다. 면적 계조법은, 1 화소를 복수의 부화소로 분할하고, 각 부화소를 독립적으로 비디오 신호에 따라 구동시킴으로써, 계조 표시를 행하는 구동법이다. 또한, 시간 계조법은, 화소가 발광하는 기간을 제어하는 것에 의해, 계조 표시를 행하는 구동법이다.
발광소자는, 액정 소자 등에 비해 응답 속도가 높기 때문에, 액정 소자보다 시간 계조법에 적합하다. 구체적으로 시간 계조법으로 표시를 행하는 경우, 1 프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고 비디오 신호에 따라, 각 서브 프레임 기간에서 화소의 발광소자를 발광 또는 비발광 상태로 한다. 복수의 서브 프레임 기간으로 분할하는 것에 의해, 1 프레임 기간 중에 화소가 실제로 발광하는 기간의 토탈의 길이를 비디오 신호에 의해 제어할 수 있어, 계조를 표시할 수 있다.
또한, 도 14(B)에 나타낸 발광 표시 장치에서는, 하나의 화소에 2개의 스위칭용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제1 주사선에 입력되는 신호를 제1 주사선 구동 회로(5402)로 생성하고, 다른 한쪽의 스위칭용 TFT의 게이트 배선인 제2 주사선에 입력되는 신호를 제2 주사선 구동 회로(5404)에서 생성하고 있는 예를 나타내었지만, 제1 주사선에 입력되는 신호와, 제2 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로로 생성하도록 해도 좋다. 또한, 예를 들면, 1개의 화소가 가지는 스위칭용 TFT의 수에 의해, 스위칭 소자의 동작을 제어하는데 이용되는 주사선이, 각 화소에 복수 설치되는 경우도 있을 수 있다. 이 경우, 복수의 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로로 생성해도 좋고, 복수의 각 주사선 구동 회로로 생성해도 좋다.
또한, 발광 표시 장치에 있어서도, 구동 회로 중, n 채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 내지 7에 나타낸 n 채널형 TFT만으로 제작하는 것도 가능하다.
또한, 상술한 구동 회로는, 액정 표시 장치나 발광 표시 장치에 한정하지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 이용해도 좋다. 전자 페이퍼는, 전기 영동(泳動) 표시 장치(전기 영동 디스플레이)라고도 불리며, 종이와 같이 읽기에 편하고, 다른 표시 장치에 비해 저소비 전력이며, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 디스플레이는, 다양한 형태를 생각할 수 있지만, 플러스의 전하를 가지는 제1 입자와, 마이너스의 전하를 가지는 제2 입자를 포함하는 마이크로캡슐이 용매 또는 용질에 복수 분산된 것으로, 마이크로캡슐에 전계를 인가하는 것에 의해, 마이크로캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽측에 집합한 입자의 색만을 표시하는 것이다. 또한, 제1 입자 또는 제2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또한, 제1 입자의 색과 제2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 디스플레이는, 유전정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전영동적 효과를 이용한 디스플레이이다. 전기 영동 디스플레이는, 액정 표시 장치에는 필요한 편광판, 대향 기판도 전기 영동 표시 장치에는 필요 없고, 두께나 무게가 반감한다.
상기 마이크로캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 이용하는 것에 의해 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 2개의 전극 사이에 끼워지도록 상기 마이크로캡슐을 복수 배치하면 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면, 채널 형성 영역을 가지는 반도체층에 SiOx를 포함하는 In-Sn-O계 산화물 반도체층, 소스 영역 및 드레인 영역에 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 가지고, 실시형태 1 내지 7에 따라 형성하는 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
또한, 마이크로캡슐 중의 제1 입자 및 제2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하면 좋다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 표시 장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 9]
박막 트랜지스터를 제작하고, 이 박막 트랜지스터를 화소부, 또한, 구동 회로에 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 박막 트랜지스터를 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시 장치는, 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 이 표시 장치를 제작하는 과정에서, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것이고, 이 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다.
또한, 본 명세서 중에서 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible Printed Circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여, 도 22를 이용하여 설명한다. 도 22는, 제1 기판(4001) 위에 형성된 실시형태 1에 나타낸 채널 형성 영역을 가지는 반도체층에 SiOx를 포함하는 In-Sn-O계 산화물 반도체층, 소스 영역 및 드레인 영역에 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 포함하는 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를, 제2 기판(4006)과의 사이에 시일재(4005)에 의해 봉지한 패널의 평면도이며, 도 22(B)는 도 22(A1), 도 22(A2)의 M-N에서의 단면도에 상당한다.
제1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 형성되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004)의 위에 제2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 또한, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG 방법, 와이어 본딩 방법, 혹은 TAB 방법 등을 이용할 수 있다. 도 22(A1)는, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 22(A2)는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는 박막 트랜지스터를 복수 가지고 있고, 도 22(B)에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터 (4011)를 예시하고 있다.
박막 트랜지스터(4010, 4011)는, 채널 형성 영역을 가지는 반도체층에 SiOx를 포함하는 In-Sn-O계 산화물 반도체층, 소스 영역 및 드레인 영역에 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 포함하는 실시형태 1에 나타낸 박막 트랜지스터를 적용할 수 있다. 또한, 실시형태 2 내지 7에 나낸 박막 트랜지스터를 적용해도 좋다. 본 실시형태에서, 박막 트랜지스터(4010, 4011)는 n 채널형 박막 트랜지스터이다.
또한, 액정 소자(4013)가 가지는 화소 전극층으로서 기능하는 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(4030)은, 박막 트랜지스터(4010)의 소스 영역 또는 드레인 영역도 겸하고 있으며, 박막 트랜지스터(4010)와 액정 소자(4013)를 전기적으로 접속하고 있다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되는 부분이 액정 소자(4013)에 상당한다. 또한, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 통하여 액정층(4008)을 협지하고 있다.
또한, 제1 기판(4001), 제2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스 스틸), 세라믹, 플라스틱을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 형성되어 있다. 또한, 구상(球狀)의 스페이서를 이용하여도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 시일재(4005)에 함유시킨다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온(昇溫)해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서 밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 5 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정층(4008)에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10 μs∼100 μs로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 투과형 액정 표시 장치 외에, 반사형 액정 표시 장치에서도 반투과형액정 표시 장치에서도 적용할 수 있다.
또한, 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 설치하고, 내측에 착색층, 표시 소자에 이용하는 전극층의 순으로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 설치해도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성해도 좋다.
또한, 박막 트랜지스터의 표면 요철을 저감하기 위해, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해, 박막 트랜지스터 위에 평탄화 절연막이나 보호막으로서 기능하는 절연층을 형성해도 좋다. 또한, 보호막은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이며, 치밀한 막이 바람직하다. 보호막은, 스퍼터법을 이용하여, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 보호막을 스퍼터법으로 형성하는 예를 나타내지만, 특별히 한정되지 않고 다양한 방법으로 형성하면 좋다.
여기에서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 1번째층으로서, 스퍼터법을 이용하여 산화규소막을 형성한다. 보호막으로서 산화규소막을 이용하면, 소스 전극층 및 드레인 전극층으로서 이용하는 알루미늄막의 힐록 방지에 효과가 있다.
또한, 보호막의 2번째층으로서 절연층을 형성한다. 여기에서는, 절연층(4020)의 2번째층으로서 스퍼터법을 이용하여 질화규소막을 형성한다. 보호막으로서 질화규소막을 이용하면, 나트륨 등의 가동 이온이 반도체 영역 중으로 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 유기 재료를 이용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 이용할 수 있다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면, 알킬기나 아릴기)나 플루오로기를 이용해도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
평탄화 절연막의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터법, SOG법, 스핀 코트, 딥 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또한, 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 조성물을 이용하여 형성한 화소 전극은, 시트 저항이 10000 Ω/□ 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1 Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004) 또는 화소부(4002)에 부여할 수 있는 각종 신호 및 전위는, FPC(4018)로부터 공급된다.
단자 전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 배선층과 같은 도전막으로 형성되어 있다.
단자 전극(4016)은, 이방성 도전막(4019)을 통하여 FPC(4018)가 가지는 단자와 전기적으로 접속되어 있다.
또한, 도 22에서는, 신호선 구동 회로(4003)를 별도 형성하여, 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만 이 구성에 한정되는 것은 아니다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
도 23은, 본 명세서에 개시하는 제작 방법에 의해 제작되는 TFT 기판(2600)을 이용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 나타내고 있다.
도 23은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은 플렉서블(flexible) 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 콘트롤 회로나 전원 회로 등의 외부 회로가 내장되어 있다. 또한, 편광판과 액정층 사이에 위상차판을 가진 상태로 적층해도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 10]
반도체 장치로서 전자 페이퍼의 예를 나타낸다.
도 30은, 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)로서는, 실시형태 1에 나타낸 박막 트랜지스터와 마찬가지로 제작할 수 있고, 채널 형성 영역을 가지는 반도체층에 SiOx를 포함하는 In-Sn-O계 산화물 반도체층, 소스 영역 및 드레인 영역에 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 포함하는 박막 트랜지스터이다. 또한, 실시형태 2 내지 7에 나타낸 박막 트랜지스터도 본 실시형태의 박막 트랜지스터(581)로서 적용할 수 있다.
도 30의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 흰색과 검은색으로 나누어 도포한 구형 입자를 표시 소자에 이용하는 전극층간에 배치하고, 전극층간에 전위차를 발생시킨 구형 입자의 방향을 제어함으로써 표시를 행하는 방법이다.
기판(580) 위에 설치된 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 영역 또는 드레인 영역과 화소 전극층을 겸하는 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(587)과, 절연층(585)에 형성하는 개구에서 접하여 전기적으로 접속되어 있다. SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(587)과 전극층(588)과의 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 가지고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 제공되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 30 참조). 전극층(588)이 공통 전극(대향 전극)에 상당한다. 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 통하여 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 이용하는 것도 가능하다. 투명한 액체와, 정(正)으로 대전한 흰 미립자와 부(負)로 대전한 검은 미립자를 봉입한 직경 10 μm∼200 μm 정도의 마이크로캡슐을 이용한다. 화소 전극층과 공통 전극층과의 사이에 제공되는 마이크로캡슐은, 화소 전극층과 공통 전극층에 의해, 전장(電場)이 부여되면, 흰 미립자와 검은 미립자가 반대 방향으로 이동하여, 흰색 또는 검은색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불리고 있다. 전기 영동 표시 소자는, 액정 표시 소자에 비해 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한, 소비 전력이 작고, 어두운 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한 번 표시한 상(像)을 보유하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능이 있는 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 11]
반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 가지는 표시 소자로서는, 여기에서는 일렉트로 루미네슨스를 이용하는 발광소자를 이용하여 나타낸다. 일렉트로 루미네슨스를 이용하는 발광소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는, 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 복귀할 때에 발광한다. 이와 같은 메카니즘으로부터, 이와 같은 발광소자는, 전류 여기형의 발광소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층에서 끼워 넣고, 또한, 그것을 전극으로 끼운 구조이며, 발광 메카니즘은 금속 이온 중 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광소자로서 유기 EL 소자를 이용하여 설명한다.
도 20은, 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기에서는 SiOx를 포함하는 In-Sn-O계 산화물 반도체층을 채널 형성 영역에 이용하는 n 채널형의 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제1 전극이 전원선(6407)에 접속되고, 제2 전극이 발광소자(6404)의 제1 전극(화소 전극)에 접속되어 있다. 발광소자(6404)의 제2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
또한, 발광소자(6404)의 제2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또한, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위＜고전원 전위를 만족하는 전위이며, 저전원 전위로서는 예를 들면 GND, 0 V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위와의 전위차를 발광소자(6404)에 인가하여, 발광소자(6404)에 전류를 흘려 발광소자(6404)를 발광시키기 때문에, 고전원 전위와 저전원 전위와의 전위차가 발광소자(6404)의 순방향 스레시홀드 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극과의 사이에 용량이 형성되어 있어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하거나, 오프하거나의 2가지 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 때문에, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는, (전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 20과 같은 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광소자(6404)의 순방향 전압이란, 소망의 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 스레시홀드 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 20에 나타낸 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 20에 나타낸 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
다음에, 발광소자의 구성에 대하여, 도 21을 이용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 21(A), 도 21(B), 도 21(C)의 반도체 장치에 이용되는 구동용 TFT인 TFT(7001, 7011, 7021)는 실시형태 1에 나타낸 박막 트랜지스터와 마찬가지로 제작할 수 있고, 채널 형성 영역을 가지는 반도체층에 SiOx를 포함하는 In-Sn-O계 산화물 반도체층, 소스 영역 및 드레인 영역에 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 포함하는 박막 트랜지스터이다. 또한, 실시형태 2 내지 7에 나타낸 박막 트랜지스터를 TFT(7001, 7011, 7021)로서 적용할 수도 있다.
발광소자는 발광을 취출하기 위해 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광소자를 형성하여, 기판과는 반대측의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광소자가 있고, 화소 구성은 어느 사출 구조의 발광소자에도 적용할 수 있다.
상면 사출 구조의 발광소자에 대하여 도 21(A)를 이용하여 설명한다.
도 21(A)에, 구동용 TFT인 TFT(7001)가 n형이고, 발광소자(7002)로부터 발해지는 광이 양극(7005)측으로 빠지는 경우의 화소의 단면도를 나타낸다. 도 21(A)에서는, 발광소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되어 있고, 반사막(7006) 위에 음극(7003), 발광층(7004), 양극(7005)이 순차로 적층되어 있다. SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막인 음극(7003)은 TFT(7001)의 소스 영역 또는 드레인 영역과 화소 전극층을 겸하고 있으며, 발광소자(7002)의 전극으로서 기능한다. 반사막(7006)은 광을 반사하는 막이라면 다양한 재료를 이용할 수 있다. 예를 들면, Ca, Al, CaF, MgAg, AlLi 등을 들 수 있다. 그리고 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다. 복수의 층으로 구성되어 있는 경우, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막인 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순으로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 가지는 도전성 재료를 이용하여 형성하고, 예를 들면 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 도전막을 이용해도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼우고 있는 영역이 발광소자(7002)에 상당한다. 도 21(A)에 나타낸 화소의 경우, 발광소자(7002)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 양극(7005)측으로 사출된다.
다음에, 하면 사출 구조의 발광소자에 대하여 도 21(B)를 이용하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광소자(7012)로부터 발해지는 광이 음극(7013)측으로 사출하는 경우의 화소의 단면도를 나타낸다. 도 21(B)에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 가지는 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막인 음극(7013) 위에, 발광소자(7012)의 발광층(7014), 양극(7015)이 순차로 적층되어 있다. SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막인 음극(7013)은 구동용 TFT(7011)의 소스 영역 또는 드레인 영역과 화소 전극층을 겸하고 있으며, 발광소자(7012)의 전극으로서 기능한다. 또한, 양극(7015)이 투광성을 가지는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 21(A)의 경우와 마찬가지로, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체 재료를 이용할 수 있다. 그리고 발광층(7014)은, 도 21(A)과 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 21(A)와 마찬가지로, 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들면 광을 반사하는 금속 등을 이용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면, 검은색의 안료를 첨가한 수지 등을 이용할 수도 있다.
음극(7013) 및 양극(7015)에서, 발광층(7014)을 끼우고 있는 영역이 발광소자(7012)에 상당한다. 도 21(B)에 나타낸 화소의 경우, 발광소자(7012)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 음극(7013)측으로 사출된다.
다음에, 양면 사출 구조의 발광소자에 대하여, 도 21(C)을 이용하여 설명한다. 도 21(C)에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 가지는 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막인 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층되어 있다. 음극(7023)은, 도 21(A)의 경우와 마찬가지로, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체 재료를 이용할 수 있다. SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체막인 음극(7023)은 구동용 TFT(7021)의 소스 영역 또는 드레인 영역과 화소 전극층을 겸하고 있으며, 발광소자(7022)의 전극으로서 기능한다. 그리고 발광층(7024)은, 도 21(A)과 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도, 어느 쪽이어도 좋다. 양극(7025)은, 도 21(A)와 마찬가지로, 광을 투과하는 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다.
음극(7023)과 발광층(7024)과 양극(7025)이 중첩되어 있는 부분이 발광소자(7022)에 상당한다. 도 21(C)에 나타낸 화소의 경우, 발광소자(7022)로부터 발해지는 광은 화살표로 나타낸 바와 같이 양극(7025)측과 음극(7023)측의 양쪽으로 사출된다.
또한, 여기에서는, 발광소자로서 유기 EL 소자에 대하여 설명했지만, 발광소자로서 무기 EL 소자를 형성하는 것도 가능하다.
또한, 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광소자가 전기적으로 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광소자와의 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 좋다.
또한, 반도체 장치는 도 21에 나타낸 구성에 한정되는 것은 아니고, 본 명세서에 개시하는 기술적 사상에 기초한 각종 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여, 도 24를 이용하여 설명한다. 도 24는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광소자를 제2 기판과의 사이에 시일재에 의해 봉지한 패널의 평면도이며, 도 24(B)는 도 24(A)의 H-I에서의 단면도에 상당한다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 시일재(4505)가 제공되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제2 기판(4506)이 설치되어 있다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제1 기판(4501)과 시일재(4505)와 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한, 제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 가지고 있고, 도 24(B)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509, 4510)는, 채널 형성 영역을 가지는 반도체층에 SiOx를 포함하는 In-Sn-O계 산화물 반도체층, 소스 영역 및 드레인 영역에 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층을 포함하는 실시형태 1에 나타낸 박막 트랜지스터를 적용할 수 있다. 또한, 실시형태 2 내지 7에 나타낸 박막 트랜지스터를 적용해도 좋다. 박막 트랜지스터(4509, 4510)는 n 채널형 박막 트랜지스터이다.
또한, 부호 4511은 발광소자에 상당하고, 발광소자(4511)가 가지는 화소 전극인 SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(4517)은, 박막 트랜지스터(4510)의 소스 영역 또는 드레인 영역도 겸하고 있으며, 박막 트랜지스터(4510)의 반도체층과 발광소자(4511)를 전기적으로 접속하고 있다. 또한, 발광소자(4511)의 구성은, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(4517), 전계 발광층(4512), 전극층(4513)의 적층 구조이지만, 상기 구성에 한정되는 것은 아니다. 발광소자(4511)로부터 취출하는 광의 방향 등에 맞추어, 발광소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(隔璧)(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 특히 감광성의 재료를 이용하여, SiOx를 포함하지 않는 In-Sn-O계 산화물 반도체층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화규소막, 질화산화규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 부여할 수 있는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되고 있다.
단자 전극(4516)은, 박막 트랜지스터(4509, 4510)와 전기적으로 접속하는 소스 배선층과 같은 도전막으로 형성되어 있다.
단자 전극(4516)은, FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 통하여 전기적으로 접속되어 있다.
발광소자(4511)로부터의 광의 취출 방향에 위치하는 기판의 경우에는, 제1 기판(4501), 제2 기판(4506)은 투광성이어야 한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 이용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성의 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들면, 충전재로서 질소를 이용하면 좋다.
또한, 필요하다면, 발광소자의 사출면에 편광판, 또는, 원편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 저감할 수 있는 안티글레어(anti-glare) 처리를 실시할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로로 실장되어 있어도 좋다. 또한, 신호선 구동 회로만, 혹은 일부, 또는 주사선 구동 회로만, 혹은 일부만을 별도 형성하여 실장해도 좋고, 도 24의 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 12]
본 명세서에 개시하는 반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 모든 분야의 전자기기에 이용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 이용하여, 전자 서적(전자 북), 포스터, 전철 등의 탈 것의 차내 광고, 신용카드 등의 각종 카드에서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 25, 도 26에 나타낸다.
도 25(A)는, 전자 페이퍼로 만들어진 포스터(2631)를 나타내고 있다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 본 명세서에 개시하는 전자 페이퍼를 이용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 깨지지 않고 안정된 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다.
또한, 도 25(B)는, 전철 등의 탈 것의 차내 광고(2632)를 나타내고 있다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 본 명세서에 개시하는 전자 페이퍼를 이용하면 사람의 손을 대부분 거치지 않고 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 깨지지 않고 안정된 화상을 얻을 수 있다. 또한, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다.
또한, 도 26은, 전자 서적(2700)의 일례를 나타내고 있다. 예를 들면, 전자 서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는, 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능하게 된다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 연속 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 26에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 26에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 26에서는, 케이스(2701)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 케이스(2701)에 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 장치 등을 구비하는 구성으로 해도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2700)은, 전자 사전으로서의 기능을 구비한 구성으로 해도 좋다.
또한, 전자 서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
[실시형태 13]
본 명세서에 개시하는 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 27(A)는, 텔레비전 장치(9600)의 일례를 나타내고 있다. 텔레비전 장치(9600)는, 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타내고 있다.
텔레비전 장치(9600)의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 이 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 혹은 수신자들간 등)의 정보통신을 행하는 것도 가능하다.
도 27(B)는, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들면, 디지털 포토 프레임(9700)은, 케이스(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는, 각종 화상을 표시하는 것이 가능하고, 예를 들면 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진 장치와 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은, 표시부와 동일면에 내장되어 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 전송하여, 전송한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 소망의 화상 데이터를 전송하여, 표시시키는 구성으로 할 수도 있다.
도 28(A)는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되어 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 28(A)에 나타낸 휴대형 유기기는, 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광,액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 향기 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 구비한 구성이면 좋고, 그 외 부속설비가 적절히 설치된 구성으로 할 수 있다. 도 28(A)에 나타낸 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선통신을 행하여 정보를 공유하는 기능을 가진다. 또한, 도 28(A)에 나타낸 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 28(B)는 대형 유기기인 슬롯 머신(9900)의 일례를 나타내고 있다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 내장되어 있다. 또한, 슬롯 머신(9900)은, 그 외, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯 머신(9900)의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 구비한 구성이면 좋고, 그 외 부속설비가 적절히 설치된 구성으로 할 수 있다.
도 29(A)는 휴대형의 컴퓨터의 일례를 나타낸 사시도이다.
도 29(A)의 휴대형의 컴퓨터는, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 경첩 유닛을 닫힌 상태로 하여 표시부(9303)를 가지는 상부 케이스(9301)와, 키보드(9304)를 가지는 하부 케이스(9302)를 중첩한 상태로 할 수 있고, 운반이 편리함과 동시에, 사용자가 키보드 입력하는 경우에는, 경첩 유닛을 열린 상태로 하여, 표시부(9303)를 보고 입력 조작을 행할 수 있다.
또한, 하부 케이스(9302)는 키보드(9304) 외에 입력 조작을 행하는 포인팅 디바이스(9306)를 가진다. 또한, 표시부(9303)를 터치 입력 패널로 하면, 표시부의 일부에 터치하여 입력 조작을 행할 수도 있다. 또한, 하부 케이스(9302)는 CPU나 하드 디스크 등의 연산 기능부를 가지고 있다. 또한, 하부 케이스(9302)는 다른 기기, 예를 들면 USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 가지고 있다.
상부 케이스(9301)에는 상부 케이스(9301) 내부에 슬라이드시켜 수납 가능한 표시부(9307)를 가지고 있고, 넓은 표시 화면을 실현할 수 있다. 또한, 수납 가능한 표시부(9307)의 화면의 방향을 사용자는 조절할 수 있다. 또한, 수납 가능한 표시부(9307)를 터치 입력 패널로 하면, 수납 가능한 표시부의 일부에 접함으로써 입력 조작을 행할 수도 있다.
표시부(9303) 또는 수납 가능한 표시부(9307)는, 액정 표시 패널, 유기 발광소자 또는 무기 발광소자 등의 발광 표시 패널 등의 영상 표시 장치를 이용한다.
또한, 도 29(A)의 휴대형의 컴퓨터는, 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신하여 영상을 표시부에 표시할 수 있다. 또한, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 경첩 유닛을 닫힌 상태로 한 채로, 표시부(9307)를 슬라이드시켜 화면 전면을 노출시키고, 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 이 경우에는, 경첩 유닛을 열린 상태로 하여 표시부(9303)를 표시시키지 않고, 또한, 텔레비전 방송을 표시할 뿐인 회로의 기동만을 행하기 위해, 최소한의 소비 전력으로 할 수 있어, 배터리 용량이 한정되어 있는 휴대형의 컴퓨터에서 유용하다.
또한, 도 29(B)는, 손목 시계와 같이 사용자의 팔에 장착 가능한 형태를 가지고 있는 휴대전화의 일례를 나타낸 사시도이다.
이 휴대전화는, 적어도 전화 기능을 가지는 통신 장치 및 배터리를 가지는 본체, 본체를 팔에 장착하기 위한 밴드부, 팔에 대한 밴드부의 고정 상태를 조절하는 조절부(9205), 표시부(9201), 스피커(9207), 및 마이크(9208)로 구성되어 있다.
또한, 본체는, 조작 스위치(9203)를 가지고, 전원 입력 스위치나, 표시 전환 스위치나, 촬상 개시 지시 스위치 외에, 예를 들어, 누르면 인터넷용의 프로그램이 기동되는 스위치 등, 조작 스위치(9203)를 이용하여 각 기능을 대응시킬 수 있다.
이 휴대전화의 입력 조작은, 표시부(9201)에 손가락이나 입력 펜 등으로 터치하는 것, 또는 조작 스위치(9203)의 조작, 또는 마이크(9208)에 대한 음성 입력에 의해 행해진다. 또한, 도 29(B)에서는, 표시부(9201)에 표시된 표시 버튼(9202)을 도시하고 있고, 손가락 등으로 터치하여 입력을 행할 수 있다.
또한, 본체는, 촬영 렌즈를 통해 결상(結像)되는 피사체상을 전자 화상 신호로 변환하는 촬상 수단을 가지는 카메라부(9206)를 가진다. 또한, 특히 카메라부는 형성하지 않아도 좋다.
또한, 도 29(B)에 나타낸 휴대전화는, 텔레비전 방송의 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신하여 영상을 표시부(9201)에 표시할 수 있고, 또한, 메모리 등의 기억 장치 등을 구비한 구성으로서, 텔레비전 방송을 메모리에 녹화할 수 있다. 또한, 도 29(B)에 나타낸 휴대전화는, GPS 등의 위치 정보를 수집할 수 있는 기능을 가지고 있어도 좋다.
표시부(9201)는, 액정 표시 패널, 유기 발광소자 또는 무기 발광소자 등의 발광 표시 패널 등의 영상 표시 장치를 이용한다. 도 29(B)에 나타낸 휴대전화는, 소형이고, 경량이기 때문에, 배터리 용량이 한정되어 있고, 표시부(9201)에 이용하는 표시 장치는 저소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다.
또한, 도 29(B)에서는 "팔"에 장착하는 타입의 전자기기를 도시하였지만, 특별히 한정되지 않고, 휴대할 수 있는 형상을 가지고 있는 것이면 좋다.
[실시예 1]
박막 트랜지스터의 채널 형성 영역을 가지는 반도체층에 이용하는 SiOx를 포함하는 In-Sn-O계 산화물 반도체막을 형성했다. 이하 상세하게 설명한다.
SiO2를 포함하는 In-Sn-O계 산화물 반도체 타겟(In2O3 : SnO2 : SiO2 = 85 : 10 : 5(wt%))을 이용하여, 스퍼터법에 의해 시료 A, 시료 B, 시료 C의 SiO2를 포함하는 In-Sn-O계 산화물 반도체막을 작성하여, 도전율을 측정했다. 시료 A, 시료 B, 시료 C의 성막 조건 및 도전율을 표 1에 나타낸다.
시료명 시료 A 시료 B 시료 C



형성상태
 전원 [kW] 3.2 3.2 3.2
압력 [Pa] 0.16 0.23 0.15
아르곤의 유량비
[sccm]		 72 50 30
산소의 유량비
[sccm]		 3 20 20
산소 유량 비율
[%]		 4 29 40
도전율 [S/cm] 4.20E+01 3.76E-07 9.25E-10
표 1에서 산소 유량 비율이란, 성막 중에 흐르는 산소 유량을 산소 유량 및 아르곤의 유량 전체로 나눈 비율이다. 표 1에 나타낸 바와 같은 도전율은, 산소 유량 비율 4%의 시료 A는 4.20E＋01(4.20×10) S/cm, 산소 유량 비율 29%의 시료 B는 3.76E-07(3.73×10-7) S/cm, 산소 유량 비율 40%의 시료 C는 9.25E-10(9.25×10-10) S/cm였다.상기 계산 결과에 의해, 채널 형성 영역을 가지는 반도체층에, SiOx를 포함하는 In-Sn-O계 산화물 반도체층을 이용한 박막 트랜지스터에 있어서는, 반도체층의 도전율은 1.6×10-3 S/cm 이하, 또한, 1.3×10-4 S/cm 이하가 바람직한 값이다.
따라서, 시료 B 및 시료 C의 SiO2를 포함하는 In-Sn-O계 산화물 반도체막은, 1.3×10-4 S/cm 이하의 낮은 도전율이기 때문에, 시료 B, 시료 C의 SiO2를 포함하는 In-Sn-O계 산화물 반도체막을 이용하여 전기 특성이 좋은 박막 트랜지스터를 제작할 수 있다.

Claims (2)

  1. 반도체 장치로서,
    기판 위의 게이트 전극;
    상기 게이트 전극 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 산화물 반도체층을 가지고,
    상기 게이트 전극은 상기 기판에 접하는 제1 층과, 상기 제1 층 위의 제2 층이 적층된 2층의 적층 구조로 이루어지고,
    상기 제1 층은 알루미늄을 포함하고,
    상기 제2 층은 몰리브덴을 포함하고,
    상기 산화물 반도체층은 In 및 Sn을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    기판 위의 게이트 전극;
    상기 게이트 전극 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 산화물 반도체층을 가지고,
    상기 게이트 전극은 상기 기판에 접하는 제1 층과, 상기 제1 층 위의 제2 층이 적층된 2층의 적층 구조로 이루어지고,
    상기 제1 층은 알루미늄을 포함하고,
    상기 제2 층은 몰리브덴을 포함하고,
    상기 게이트 절연층은 질화규소막과, 상기 질화규소막 위의 산화규소막을 포함하고,
    상기 산화물 반도체층은 In 및 Sn을 포함하는, 반도체 장치.
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