JP4569295B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法 Download PDFInfo
- Publication number
- JP4569295B2 JP4569295B2 JP2004378475A JP2004378475A JP4569295B2 JP 4569295 B2 JP4569295 B2 JP 4569295B2 JP 2004378475 A JP2004378475 A JP 2004378475A JP 2004378475 A JP2004378475 A JP 2004378475A JP 4569295 B2 JP4569295 B2 JP 4569295B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- ohmic contact
- insulating film
- contact layer
- pattern shape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Description
また、請求項2に記載の発明は、請求項1に記載の発明において、前記絶縁膜が窒化シリコン膜からなることを特徴とするものである。
また、請求項3に記載の発明は、請求項2に記載の発明において、前記オーミックコンタクト層は、水酸化ナトリウム水溶液をエッチング液にしてパターン形成されていることを特徴とするものである。
また、請求項4に記載の発明は、請求項1から3の何れかに記載の発明において、前記上面保護膜を介して前記第2のパターン形状にパターニングされた前記オーミックコンタクト層上に形成されるとともに、前記コンタクトホールに対応する位置に開口部が形成された上層絶縁膜を備え、前記ソース電極および前記ドレイン電極がそれぞれに対応した前記開口部を介して前記オーミックコンタクト層に接続されていることを特徴とするものである。
また、請求項5に記載の発明は、ゲート絶縁膜を介してゲート電極上に形成された酸化亜鉛からなる半導体薄膜を有する薄膜トランジスタの製造方法であって、前記ゲート電極に重畳する領域における前記半導体薄膜上に中央保護膜を形成した後、前記半導体薄膜の上層側にn型酸化亜鉛からなるオーミックコンタクト層を成膜し、前記オーミックコンタクト層上に所定のパターン形状を有する絶縁膜からなる上面保護膜を形成し、前記所定のパターン形状を有する前記絶縁膜をマスクにして、前記半導体薄膜の前記ゲート電極に重畳する領域とは異なる領域の前記半導体薄膜における端面の全てが覆われるように、前記オーミックコンタクト層を前記所定のパターン形状にパターニングし、前記所定のパターン形状にパターニングされた前記オーミックコンタクト層の一部が露出するように前記所定のパターン形状を有する絶縁膜にコンタクトホールを形成し、それぞれに対応する前記コンタクトホールを介して前記オーミックコンタクト層に接続するようにソース電極およびドレイン電極を形成することを特徴とするものである。
また、請求項6に記載の発明は、請求項5に記載の発明において、前記上面保護膜が窒化シリコン膜からなることを特徴とするものである。
また、請求項7に記載の発明は、請求項6に記載の発明において、前記オーミックコンタクト層は、水酸化ナトリウム水溶液をエッチング液にしてパターン形成されることを特徴とするものである。
また、請求項8に記載の発明は、請求項5から7の何れかに記載の発明において、前記所定のパターン形状を有する前記絶縁膜を介して、前記所定のパターン形状にパターニングされた前記オーミックコンタクト層上に上層絶縁膜を成膜し、その後、前記上層絶縁膜及び前記所定のパターン形状を有する絶縁膜に、前記所定のパターン形状にパターニングされた前記オーミックコンタクト層の一部が露出するように、開口部としてのコンタクトホールを形成し、その後、前記ソース電極およびドレイン電極を形成することを特徴とするものである。
図1(A)はこの発明の第1実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図1(B)は図1(A)のB−B線に沿う断面図を示す。この液晶表示素子はガラス基板1を備えている。ガラス基板1の上面には、マトリクス状に配置された複数の画素電極2と、各画素電極2に接続された薄膜トランジスタ3と、行方向に配置され、各薄膜トランジスタ3に走査信号を供給する走査ライン4と、列方向に配置され、各薄膜トランジスタ3にデータ信号を供給するデータライン5とが設けられている。
2 画素電極
3 薄膜トランジスタ
4 走査ライン
5 データライン
6 ゲート電極
7 ゲート絶縁膜
8 半導体薄膜
9 中央保護膜
10、11 オーミックコンタクト層
12、13 上面保護膜
14、15 コンタクトホール
16 上層絶縁膜
17 ソース電極
18 ドレイン電極
19 オーバーコート膜
20 コンタクトホール
Claims (8)
- ゲート絶縁膜を介してゲート電極上に形成された酸化亜鉛からなる半導体薄膜と、
前記半導体薄膜の上層側に第1のパターン形状にパターニングされた絶縁膜からなる上面保護膜と、
前記第1のパターン形状にパターニングされる前の第2のパターン形状を有した前記絶縁膜をマスクにして、該絶縁膜の下層側に、前記半導体薄膜の前記ゲート電極に重畳する領域とは異なる領域の前記半導体薄膜における端面の全てを覆うように、前記第2のパターン形状にパターニングされたn型酸化亜鉛からなるオーミックコンタクト層と、
前記第1のパターン形状にパターニングされた前記絶縁膜に形成されているそれぞれに対応するコンタクトホールを介して、前記オーミックコンタクト層に接続されたソース電極およびドレイン電極と、
前記半導体薄膜と前記オーミックコンタクト層との間の層として形成されるとともに、前記ゲート電極に重畳する領域であって前記オーミックコンタクト層から露出する領域における前記半導体薄膜の少なくとも一部を覆うように形成された中央保護膜と、
を具備することを特徴とする薄膜トランジスタ。 - 前記絶縁膜が窒化シリコン膜からなることを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記オーミックコンタクト層は、水酸化ナトリウム水溶液をエッチング液にしてパターン形成されていることを特徴とする請求項2に記載の薄膜トランジスタ。
- 前記上面保護膜を介して前記第2のパターン形状にパターニングされた前記オーミックコンタクト層上に形成されるとともに、前記コンタクトホールに対応する位置に開口部が形成された上層絶縁膜を備え、
前記ソース電極および前記ドレイン電極がそれぞれに対応した前記開口部を介して前記オーミックコンタクト層に接続されていることを特徴とする請求項1から3の何れかに記載の薄膜トランジスタ。 - ゲート絶縁膜を介してゲート電極上に形成された酸化亜鉛からなる半導体薄膜を有する薄膜トランジスタの製造方法であって、
前記ゲート電極に重畳する領域における前記半導体薄膜上に中央保護膜を形成した後、前記半導体薄膜の上層側にn型酸化亜鉛からなるオーミックコンタクト層を成膜し、
前記オーミックコンタクト層上に所定のパターン形状を有する絶縁膜からなる上面保護膜を形成し、
前記所定のパターン形状を有する前記絶縁膜をマスクにして、前記半導体薄膜の前記ゲート電極に重畳する領域とは異なる領域の前記半導体薄膜における端面の全てが覆われるように、前記オーミックコンタクト層を前記所定のパターン形状にパターニングし、
前記所定のパターン形状にパターニングされた前記オーミックコンタクト層の一部が露出するように前記所定のパターン形状を有する絶縁膜にコンタクトホールを形成し、
それぞれに対応する前記コンタクトホールを介して前記オーミックコンタクト層に接続するようにソース電極およびドレイン電極を形成することを特徴とする薄膜トランジスタの製造方法。 - 前記上面保護膜が窒化シリコン膜からなることを特徴とする請求項5に記載の薄膜トランジスタの製造方法。
- 前記オーミックコンタクト層は、水酸化ナトリウム水溶液をエッチング液にしてパターン形成されることを特徴とする請求項6に記載の薄膜トランジスタの製造方法。
- 前記所定のパターン形状を有する前記絶縁膜を介して、前記所定のパターン形状にパターニングされた前記オーミックコンタクト層上に上層絶縁膜を成膜し、
その後、前記上層絶縁膜及び前記所定のパターン形状を有する絶縁膜に、前記所定のパターン形状にパターニングされた前記オーミックコンタクト層の一部が露出するように、開口部としてのコンタクトホールを形成し、
その後、前記ソース電極およびドレイン電極を形成することを特徴とする請求項5から7の何れかに記載の薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004378475A JP4569295B2 (ja) | 2004-12-28 | 2004-12-28 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004378475A JP4569295B2 (ja) | 2004-12-28 | 2004-12-28 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006186119A JP2006186119A (ja) | 2006-07-13 |
JP4569295B2 true JP4569295B2 (ja) | 2010-10-27 |
Family
ID=36739013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004378475A Expired - Fee Related JP4569295B2 (ja) | 2004-12-28 | 2004-12-28 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4569295B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100793105B1 (ko) | 2006-12-07 | 2008-01-10 | 엘지전자 주식회사 | 박막트랜지스터 및 박막트랜지스터를 포함한평판표시소자와 그 제조방법 |
KR101410926B1 (ko) | 2007-02-16 | 2014-06-24 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
KR20090011704A (ko) | 2007-07-27 | 2009-02-02 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
US7768008B2 (en) | 2007-11-13 | 2010-08-03 | Toppan Printing Co., Ltd. | Thin film transistor, method for manufacturing the same and display using the same |
JP5704790B2 (ja) * | 2008-05-07 | 2015-04-22 | キヤノン株式会社 | 薄膜トランジスタ、および、表示装置 |
TWI495108B (zh) | 2008-07-31 | 2015-08-01 | Semiconductor Energy Lab | 半導體裝置的製造方法 |
TWI642113B (zh) | 2008-08-08 | 2018-11-21 | 半導體能源研究所股份有限公司 | 半導體裝置的製造方法 |
TWI613489B (zh) * | 2008-12-03 | 2018-02-01 | 半導體能源研究所股份有限公司 | 液晶顯示裝置 |
US8174021B2 (en) * | 2009-02-06 | 2012-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
WO2011027664A1 (en) * | 2009-09-04 | 2011-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
US8624239B2 (en) * | 2010-05-20 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2012204548A (ja) * | 2011-03-24 | 2012-10-22 | Sony Corp | 表示装置およびその製造方法 |
KR20130092848A (ko) * | 2012-02-13 | 2013-08-21 | 삼성전자주식회사 | 박막 트랜지스터 및 이를 채용한 디스플레이 패널 |
KR101438642B1 (ko) * | 2013-11-04 | 2014-09-17 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
KR101987800B1 (ko) * | 2019-02-08 | 2019-10-01 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61145582A (ja) * | 1984-12-20 | 1986-07-03 | キヤノン株式会社 | 表示装置 |
JPH1048607A (ja) * | 1996-08-02 | 1998-02-20 | Sharp Corp | 表示素子用基板およびその製造方法並びにその製造装置 |
-
2004
- 2004-12-28 JP JP2004378475A patent/JP4569295B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61145582A (ja) * | 1984-12-20 | 1986-07-03 | キヤノン株式会社 | 表示装置 |
JPH1048607A (ja) * | 1996-08-02 | 1998-02-20 | Sharp Corp | 表示素子用基板およびその製造方法並びにその製造装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2006186119A (ja) | 2006-07-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5333160B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
JP2006100760A (ja) | 薄膜トランジスタおよびその製造方法 | |
JP4569295B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
JP2006344849A (ja) | 薄膜トランジスタ | |
JP4958764B2 (ja) | 液晶表示装置用アレイ基板の製造方法 | |
JP5324111B2 (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
JP5413549B2 (ja) | 薄膜トランジスタパネルおよびその製造方法 | |
JP5332091B2 (ja) | 薄膜トランジスタの製造方法 | |
KR20100024569A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
JP2006269469A (ja) | 薄膜トランジスタおよびその製造方法 | |
CN110112196B (zh) | 显示面板及其制作方法、显示装置 | |
JP2015501549A (ja) | 薄膜トランジスターアレイ基板 | |
JP4458048B2 (ja) | 薄膜トランジスタの製造方法 | |
JP5200366B2 (ja) | 薄膜トランジスタパネルおよびその製造方法 | |
CN114335018A (zh) | 一种显示面板的制备方法及显示面板 | |
JP5228295B2 (ja) | 半導体装置の製造方法 | |
KR20080057386A (ko) | 표시 기판 및 이의 제조 방법 | |
KR20070053490A (ko) | 표시기판의 제조 방법 | |
KR20090129824A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
KR100701069B1 (ko) | 티에프티 엘씨디의 데이터 라인간 쇼트 방지 패턴 형성방법 | |
JP2005345585A (ja) | 表示装置およびその製造方法 | |
KR20090071109A (ko) | 박막트랜지스터 어레이 기판 및 이의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080519 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080829 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081027 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090703 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100126 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100301 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100510 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100713 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100726 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |