JP4958764B2 - 液晶表示装置用アレイ基板の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 41
- 239000000758 substrate Substances 0.000 title claims description 38
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 64
- 239000002184 metal Substances 0.000 claims description 64
- 239000000463 material Substances 0.000 claims description 36
- 230000004888 barrier function Effects 0.000 claims description 29
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 19
- 239000010949 copper Substances 0.000 claims description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- ZPZCREMGFMRIRR-UHFFFAOYSA-N molybdenum titanium Chemical compound [Ti].[Mo] ZPZCREMGFMRIRR-UHFFFAOYSA-N 0.000 claims description 7
- 229910000838 Al alloy Inorganic materials 0.000 claims description 6
- 229910001069 Ti alloy Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- IUYOGGFTLHZHEG-UHFFFAOYSA-N copper titanium Chemical compound [Ti].[Cu] IUYOGGFTLHZHEG-UHFFFAOYSA-N 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 6
- 239000011241 protective layer Substances 0.000 claims 2
- 238000010030 laminating Methods 0.000 claims 1
- 239000010409 thin film Substances 0.000 description 15
- 239000010408 film Substances 0.000 description 13
- 230000005540 biological transmission Effects 0.000 description 12
- 230000000903 blocking effect Effects 0.000 description 11
- 238000000059 patterning Methods 0.000 description 9
- 238000000926 separation method Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 6
- 238000002834 transmittance Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Description
本発明は、液晶表示装置に係り、特に、チャンネルの幅(ＣＤ(Critical Dimension))の偏差を最小化して、素子の特性が均一な薄膜トランジスタを含む液晶表示装置用アレイ基板の製造方法に関する。
一般的に、液晶表示装置の駆動原理は、液晶物質の光学的異方性と分極性質を利用する。液晶は、分子構造が細長く、配列に方向性を有しており、人為的に液晶に電場を印加して分子配列の方向を制御する。
従って、液晶分子の配列方向を人為的に調節すると、液晶分子の配列が変化し、光学的異方性によって液晶分子の配列方向に光が屈折して画像情報を表現する。
また、液晶表示装置は、共通電極が形成されたカラーフィルター基板と画素電極が形成されたアレイ基板と、二つの基板の間に充填された液晶とで構成され、このような液晶表示装置は、共通電極と画素電極の間の上下に印加される垂直電界によって駆動させる方式であり、透過率と開口率などの特性が優れている。
以下、添付した図面を参照して、従来の薄膜トランジスタ液晶表示装置及びその製造方法を説明する。図１は、従来の薄膜トランジスタ液晶表示装置用アレイ基板の単位画素を示した平面図である。図１に示したように、基板１０上に一方向にゲート配線２０と、ゲート配線２０から延長されたゲート電極３６が構成される。ゲート配線２０と交差するデータ配線３０と、データ配線３０から延長されたソース電極３２と、これとは離隔されたドレイン電極３４が構成される。この時、ゲート配線２０とデータ配線３０が交差して定義する領域を画素領域Ｐとする。
ゲート電極３６とソース電極３２及びドレイン電極３４間には、純粋非晶質シリコンで構成されたアクティブ層４０と、不純物非晶質シリコンで構成されたオーミックコンタクト層(図示せず)が積層構成される。また、ゲート電極３６とアクティブ層４０及びオーミックコンタクト層(図示せず)とソース電極３２及びドレイン電極３４を含んで薄膜トランジスタＴが構成される。また、ドレイン電極３４とドレインコンタクトホール３８を通じて連結される画素電極５０が画素領域Ｐに構成される。
ここで、ソース電極３２及びドレイン電極３４間に露出されたアクティブ層４０の部分がチャンネル領域として定義され、薄膜トランジスタＴの特性は、主にチャンネル領域によって決定される。
以下、添付した図面を参照して、従来の薄膜トランジスタ液晶表示装置用アレイ基板の製造方法を説明する。図２Ａないし図２Ｄは、図１のII−II線に沿って切断して工程順に示した断面図である。画素領域Ｐ内に、薄膜トランジスタが形成される領域をスイッチング領域Ｓで定義する。
図２Ａに示したように、基板１０上に第１金属層(図示せず)を形成して、これを第１マスク工程によってパターニングすると、一方向にゲート配線(図示せず)と、ゲート配線(図示せず)から延長されたゲート電極３６が形成される。ゲート電極３６は、スイッチング領域Ｓに位置する。
ゲート電極３６とゲート配線(図示せず)が形成された基板１０の上部全面に、窒化シリコンＳｉＮＸまたは酸化シリコンＳｉＯ２などのような無機絶縁物質グループのうちから選択された一つでゲート絶縁膜４５が形成される。
図２Ｂに示したように、ゲート絶縁膜４５の上部に純粋非晶質シリコン層(図示せず)と不純物非晶質シリコン層(図示せず)を積層して、これを第２マスク工程によってパターニングすると、ゲート電極３６とその一部が重なるアイランド状のアクティブ層４０と不純物非晶質シリコンパターン４１が形成される。すなわち、アクティブ層４０と不純物非晶質シリコンパターン４１は、スイッチング領域Ｓに位置する。
図２Ｃに示したように、アクティブ層４０及び不純物非晶質シリコンパターン４１が形成された基板１０上に銅（Ｃｕ）、アルミニウム（Ａｌ）及びアルミニウム合金（ＡｌＮｄ）のような導電性金属グループのうちから選択された、少なくとも一つを積層して第２金属層(図示せず)を形成し、これを第３マスク工程によってパターニングすると、ゲート配線(図示せず)と垂直に交差するデータ配線(図示せず)と、データ配線から延長されたソース電極３２と、これとは離隔されたドレイン電極３４が形成される。ソース電極３２及びドレイン電極３４は、スイッチング領域Ｓに位置する。ソース電極３２及びドレイン電極３４間の領域は、ゲート電極３６の中心部に対応する。
ソース電極３２及びドレイン電極３４をマスクとして利用し、ソース電極３２及びドレイン電極３４間に露出された不純物非晶質シリコンパターン(図２Ｂの４１)を除去してオーミックコンタクト層４２を形成して、アクティブ層４０を露出させる。ここで、アクティブ層４０の露出された部分は、チャンネル領域として利用される。
図２Ｄに示したように、ソース電極３２及びドレイン電極３４とデータ配線(図示せず)が形成された基板１０の上部に、窒化シリコンＳｉＮＸまたは酸化シリコンＳｉＯ２などのような無機絶縁物質グループのうちから選択された一つで保護膜５５を形成する。
ドレイン電極３４の一部分に対応する保護膜５５を第４マスク工程によってパターニングすると、ドレイン電極３４の一部が露出されるドレインコンタクトホール３８が形成される。
ドレインコンタクトホール３８を含む保護膜５５の上部に、透明導電性金属層(図示せず)を形成して、これを第５マスク工程によってパターニングすると、ドレイン電極３４とドレインコンタクトホール３８を通じて連結される画素電極５０が画素領域Ｐに形成される。
以上、前述した工程を通じて従来の薄膜トランジスタ液晶表示装置用アレイ基板を製作することができる。
ところが、前述した製造過程のうち、第３マスク工程であるチャンネルｃｈを形成する過程において、第２金属層は、銅Ｃｕ、アルミニウムＡｌ及びアルミニウム合金ＡｌＮｄが利用されて、湿式エッチング方式で行われる。
その際、湿式エッチング工程を行う過程で、第２金属層がオーバーエッチングされて、これによりソース電極及びドレイン電極の離隔領域、すなわち、チャンネル領域ｃｈの長さが異なってチャンネル領域ｃｈでのＣＤ(critical dimension)の偏差が発生する。このようなＣＤの偏差は、薄膜トランジスタの特性を阻害する要因として作用する。
図３Ａないし図３Ｄを参照して、第３マスク工程を詳しく説明する。図３Ａないし図３Ｄは、第３マスク工程段階を細分化して示した断面図である。図３Ａに示したように、ゲート電極３６、ゲート絶縁膜４５、アクティブ層４０及び不純物非晶質シリコンパターン４１が形成されている基板１０上に、第２金属層６５と感光物質層７０を連続して形成する。この時、感光物質層７０は、露光及び現像されない部分がパターンとして残るポジティブタイプを利用する。
感光物質層物質７０の上部に、透過部ＴＡと遮断部ＢＡを含むマスクＭを位置させる。透過部ＴＡは、約１００％の光の透過率を有し、遮断部ＢＡは、約０％の光の透過率を有する。ここで、遮断部ＢＡは、アクティブ層４０の両端に対応して、透過部ＴＡは、スイッチング領域Ｓにおいて、遮断部ＢＡの間に位置する。すなわち、透過部ＴＡは、ゲート電極３６に対応する。また、透過部ＴＡは、第２金属層６５が残る部分に対応して位置する。マスクＭを通じて感光物質層７０が露光及び現像される。
図３Ｂに示したように、露光及び現像工程を行うと、透過部ＴＡに対応する感光物質層(図３Ａの７０)は、完全に除去され第２金属層６５が露出し、遮断部ＢＡに対応する感光物質層(図３Ａの７０)は、そのまま残って第２金属層６５上に感光物質パターン７１を形成する。
図３Ｃに示したように、感光物質パターン７１をマスクとして利用し、その下部に露出した第２金属層(図３Ｂの６５)をエッチングすることによって、ソース電極３２及びドレイン電極３４を形成し、その間に不純物非晶質シリコンパターン４１を露出させる。
その際、一般的に第２金属層(図３Ｂの６５)として利用される物質が銅（Ｃｕ）、アルミニウム（Ａｌ）及びアルミニウム合金（ＡｌＮｄ）の場合、湿式エッチングを利用する。
ところが、第２金属層(図３Ｂの６５)を湿式エッチングする場合、感光物質パターン層７１の下部に露出した第２金属層(図３Ｂの６５)がエッチング液に影響を受けて両側面部Ｂ、Ｃがオーバーエッチングされるため、ソース電極３２及びドレイン電極３４間の距離は、望む離隔間隔ＣＤ１より大きい値を有する。すなわち、ソース電極３２及びドレイン電極３４間の距離は、感光物質パターン７１間の距離より大きい値を有する。
図３Ｄに示したように、ソース電極３２及びドレイン電極３４をマスクとして利用し、ソース電極３２とドレイン電極３４を離隔した間に露出した不純物非晶質シリコンパターン４１を除去することによって、互いに離隔するオーミックコンタクト層４２を形成し、その下部のアクティブ層４０を露出する段階を行う。
前述したように、露出されたアクティブ層４０は、チャンネル領域ｃｈとして定義される。ここで、ソース電極３２及びドレイン電極３４の距離が望む隔離距離ＣＤ１より大きいため、チャンネル領域ｃｈの幅ＣＤ２も望む隔離距離ＣＤ１より大きい値を有するようになる。
一般的に、チャンネル領域ｃｈの幅は、５μｍの範囲で設計されるが、ソース電極３２及びドレイン電極３４がオーバーエッチングされるので、両側に２μｍ以上ずつ外れると、これは、薄膜トランジスタの特性の均一度を低下させる要因になる。
また、図面には示してないが、共通電極と画素電極を同一平面上に構成する横電界方式に加え、従来の液晶表示装置用アレイ基板において、各々のアレイ配線を製作する場合、前述した工程によって各配線の幅が減少し信号遅延などのような問題が発生する。
本発明は、前述したように、設計値よりチャンネル領域の幅が増加して、薄膜トランジスタの特性の均一度を低下させる問題を解決する。
すなわち、ソース電極及びドレイン電極を湿式エッチングして形成する工程において、湿式エッチングに利用されるエッチング液と反応しないバリア層をソース電極及びドレイン電極の下部に位置させることによって、チャンネル領域の幅がソース電極及びドレイン電極のオーバーエッチングに影響を受けないで望む設計値を有するようにする。
また、オーミックコンタクト層とソース電極及びドレイン電極の間に位置するバリアパターンによって、オーミックコンタクトの特性を向上させる。
前述したような目的を達成するために、本発明に係る液晶表示装置用アレイ基板の製造方法は、基板上にゲート配線と、前記ゲート配線に連結されるゲート電極を形成する段階と；前記ゲート電極及びゲート配線上にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上に、各々が前記ゲート電極に対応するアクティブ層、不純物非晶質シリコンパターン及び金属パターンを順に積層する段階と；前記金属パターンの上部表面と接触する金属層を形成する段階と；前記金属層上に第１距離だけ離隔する第１及び第２感光物質パターンを形成する段階と；前記第１及び第２感光物質パターンをマスクとして湿式エッチングを行い、前記金属層をパターニングすることにより、前記ゲート配線と交差するデータ配線と、前記データ配線に連結されたソース電極と、前記ソース電極から前記第１距離より大きい第２距離だけ離隔するドレイン電極を形成し、前記ソース電極及びドレイン電極間に前記金属パターンの上部表面を露出させる段階と；前記第１及び第２感光物質パターンをマスクとして乾式エッチングを行い、前記金属パターンと前記不純物非晶質シリコンパターンをパターニングすることにより、前記第１距離と同一な第３距離だけ離隔する第１及び第２バリアパターンと、前記第１及び第２バリアパターン下部に位置し、互いに前記第３距離だけ離隔する第１及び第２オーミックコンタクト層を形成する段階と；前記ドレイン電極に連結される画素電極を形成する段階とを含む。
本発明は、ソース電極及びドレイン電極を形成するための金属層の下部に、金属層をパターニングするエッチング液に反応しないで異方性の乾式エッチングができる物質でバリアパターンを形成することによって、ソース電極及びドレイン電極を形成する際のオーバーエッチングによるチャンネル領域の幅の偏差を減少させる。すなわち、ソース電極及びドレイン電極がオーバーエッチングされる場合でも、チャンネル領域の幅はバリアパターンによって決定され、バリアパターンを異方性の乾式エッチングでパターニングすることによって、望むチャンネル領域の幅を確保することができる。
また、バリアパターンによって、ソース電極及びドレイン電極とオーミックコンタクト層の間のオーミックコンタクトの特性が向上される。
従って、素子の特性が均一な薄膜トランジスタを含む液晶表示装置用アレイ基板を得ることができる。
図４は、本発明による液晶表示装置用アレイ基板の単位画素に対する概略的な断面図である。図４に示したように、ゲート配線１２０、ゲート電極１２２、アクティブ層１３０及びオーミックコンタクト層(図示せず)で構成される半導体層(図示せず)、ソース電極１４２及びドレイン電極１４４、バリアパターン１３６、画素電極１５０が画素領域Ｐを含んでいる基板１１０上に形成される。
ゲート配線１２０とデータ配線１４０は、互いに交差して画素領域Ｐを定義する。ゲート電極１２２は、ゲート配線１２０に連結され、アクティブ層１３０は、ゲート電極１２２の上部に形成される。ソース電極１４２は、データ配線１４０に連結され、ドレイン電極１４４から離隔されている。
ここで、ゲート電極１２２、アクティブ層１３０、オーミックコンタクト層(図示せず)、ソース電極１４２及びドレイン電極１４４は、薄膜トランジスタＴを構成する。また、画素電極１５０は、画素領域Ｐに位置し、ドレインコンタクトホール１４９を通じてドレイン電極１４４に連結されている。
バリアパターン１３６は、アクティブ層１３６の上部に位置し、かつソース電極及１４２びドレイン電極１４４各々の下部に位置する。バリアパターン１３６間の距離は、ソース電極１４２及びドレイン電極１４４間の離隔間隔より小さい。バリアパターン１３６間に露出したアクティブ層１３０は、チャンネル領域として定義され、薄膜トランジスタＴの特性は、主にチャンネル領域によって決定される。
また、ソース電極１４２及びドレイン電極各々は、銅（Ｃｕ）、銅−チタン合金（Ｃｕ−Ｔｉ）、アルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）のうち、少なくとも一つで構成され、バリアパターン１３６は、モリブデン（Ｍｏ）またはモリブデン−チタン合金（ＭｏＴｉ）のうち、少なくとも一つで構成される。
図５Ａないし図５Ｈは、図４のＶ−Ｖ線に沿って切断した部分の製造工程を示した断面図である。本発明において、バリアパターンは、ソース電極及びドレイン電極各々の下部に位置する。バリアパターンは、ソース電極及びドレイン電極のパターニングのためのエッチング液と反応しないバリア金属物質で構成されることを特徴とする。従って、ソース電極及びドレイン電極がオーバーエッチングされても、望む幅のチャンネル領域が形成でき、これによって、特性の向上した薄膜トランジスタを得ることができる。
図５Ａは、第１マスク工程である。図５Ａに示したように、基板１１０上に第１金属層(図示せず)を形成し、これを第１マスク工程によってパターニングし、一方向に延長されたゲート配線(図示せず)とゲート配線(図示せず)から延長されたゲート電極１２２を形成する。ゲート電極１２２は、画素領域Ｐのうち、薄膜トランジスタが形成されるスイッチング領域Ｓに位置する。
ゲート電極１２２とゲート配線(図示せず)が形成された基板１１０の上部全面に、窒化シリコン（ＳｉＮＸ）または酸化シリコン（ＳｉＯ２）などのような無機絶縁物質グループのうちから選択された一つでゲート絶縁膜１２６を形成する。
図５Ｂは、第２マスク工程である。図５Ｂに示したように、ゲート絶縁膜１２２の上部に、純粋非晶質シリコン層(図示せず)と不純物非晶質シリコン層(図示せず)と第２金属層(図示せず)を順に積層する。ここで、第２金属層(図示せず)は、後続工程として行われるソース電極及びドレイン電極をパターニングするエッチング液に反応せず、乾式エッチングできる金属で構成される。例えば、第２金属層(図示せず)は、モリブデン（Ｍｏ）、モリブデン−チタン合金（ＭｏＴｉ）のうち、少なくとも一つで構成される。
純粋非晶質シリコン層(図示せず)と不純物非晶質シリコン層(図示せず)及び第２金属層(図示せず)を第２マスク工程によってパターニングし、ゲート電極１２２と重なるアイランド状のアクティブ層１３０と不純物非晶質シリコンパターン１３１及び金属パターン１３４を形成する。アクティブ層１３０と不純物非晶質シリコンパターン１３１及び金属パターン１３４は、スイッチング領域Ｓにおいて、ゲート電極１２２に対応して位置する。
図５Ｃないし図５Ｇは、第３マスク工程の段階を詳しく示した断面図である。図５Ｃに示したように、アクティブ層１３０と不純物非晶質シリコンパターン１３１及び金属パターン１３４が形成された基板１１０の上部に、銅（Ｃｕ）、銅−チタン合金（ＣｕＴｉ）、アルミニウム（Ａｌ）及びアルミニウム合金（ＡｌＮｄ）のような導電性金属グループのうちから選択された一つまたはそれ以上を積層して第３金属層１３８を形成する。特に、第３金属層１３８が銅（Ｃｕ）で構成される場合、第３金属層１３８を二重層で形成して、銅層からの汚染及び拡散(diffusion)などを防ぐ。
第３金属層１３８が形成された基板１１０上に感光物質層１７０を形成し、感光物質層１７０の上部に、透過部ＴＡと遮断部ＢＡを含むマスクＭを位置させる。感光物質層１７０は、フォトレジスト物質で構成される。この際、感光物質層１７０、露光及び現像されない部分がパターンとして残るポジティブタイプであったり、ネガティブタイプであり、ネガティブタイプの場合は、ポジティブタイプに比べて、透過部ＴＡと遮断部ＢＡの位置が変わる。透過部ＴＡは、約１００％の光の透過率を有し、遮断部ＢＡは、約０％の光の透過率を有する。
ここで、遮断部ＢＡは、アクティブ層１３０の両端に対応し、透過部ＴＡは、スイッチング領域Ｓにおいて、遮断部ＢＡの間に位置する。すなわち、透過部ＴＡは、ゲート電極１２２に対応する。また、透過部ＴＡは、第３金属層１３８が残る部分に対応して位置する。すなわち、透過部ＴＡは、ソース電極及びドレイン電極、データ配線が形成される領域に対応して位置する。上記マスクＭを通じて感光物質層７０が露光及び現像される。
図５Ｄに示したように、露光及び現像工程を行うことによって、透過部(図５ＣのＴＡ)に対応する感光物質層(図５Ｃの１７０)は、完全に除去され第２金属層１３８が露出し、遮断部(図５ＣのＢＡ)に対応する感光物質層(図５Ｃの１７０)は、そのまま残って第２金属層１３８上に感光物質パターン１７１を形成する。
ここで、感光物質パターン１７１間の領域は、ゲート電極１２２に対応し、感光物質パターン１７１間の距離は、臨むチャンネル領域の隔離距離ＣＤに当たる。
図５Ｅに示したように、残された感光物質パターン１７１をマスクとして利用し、その下部に露出された第３金属層１３８を湿式エッチングすることによって、互いに離隔するソース電極１４２及びドレイン電極１４４を形成する。また、図面には示してないが、ゲート配線と交差して画素領域Ｐを定義するデータ配線を同時に形成する。
ここで、湿式エッチング工程は、等方性であるため、第３金属層(図５Ｄの１３８)は、Ｅ及びＦ部分までオーバーエッチングされる。従って、ソース電極１４２及びドレイン電極１４４間の距離は、感光物質パターン１７１間の距離ＣＤより大きい値を有する。第３金属層(図５Ｄの１３８)のエッチングによって、ソース電極１４２及びドレイン電極１４４間にその下部の金属パターン１３４が露出される。
この際、モリブデン（Ｍｏ）またはモリブデン−チタン（ＭｏＴｉ）合金のうち、少なくとも一つで構成される金属パターン１３４は、第３金属層(図５Ｄの１３８)をエッチングするエッチング液によってエッチングされない。従って、第３金属層(図５Ｄの１３８)がオーバーエッチングされる場合でも、チャンネル領域の幅は影響を受けない。
より詳しく説明すると、第３金属層(図５Ｄの１３８)をパターニングして、その下部に金属パターン１３４が露出されるようにする。この際、バリア層１３４は、第３金属層(図５Ｄの１３８)をパターニングするエッチング液に対して反応しないので、ソース電極１３２及びドレイン電極１３４がオーバーエッチングされても、その下部の金属パターン１３４には全く影響を及ばない。
また、金属パターン１３４は、導電性金属で構成されるため、ソース電極１３２及びドレイン電極１３４と、以後形成されるオーミックコンタクト層の間のオーミックコンタクトの特性を向上させる役割をする。
図５Ｆに示したように、露出された金属パターン(図５Ｅの１３４)とその下部の不純物非晶質シリコンパターン(図５Ｅの１３１)を、感光物質パターン１７１をマスクとして利用し、順に乾式エッチングで除去することによって、バリアパターン１３６及びオーミックコンタクト層１３２を形成する。
ここで、乾式エッチングは、異方性の特性を有する。オーミックコンタクト層１３２は、アクティブ層１３０上に位置し、オーミックコンタクト層１３２とアクティブ層１３０は、半導体層１３３を構成する。また、バリアパターン１３６は、オーミックコンタクト層１３２上に位置する。
オーミックコンタクト層１３２は、アクティブ層１３０の両端に対応して位置し、従って、ゲート電極１２２に対応するアクティブ層１３０の中心部は、オーミックコンタクト層１３２間に露出される。
ここで、アクティブ層１３０の露出された部分は、チャンネル領域ｃｈで定義される。また、バリアパターン１３６もアクティブ層１３０の両端に対応して位置する。すなわち、バリアパターン１３６は、オーミックコンタクト層１３２と完全に重なるように位置する。
バリアパターン１３６とオーミックコンタクト層１３２は、乾式エッチングによって形成されるので、チャンネル領域ｃｈの幅は、感光物質パターン１７１の離隔距離ＣＤと同一であって、バリアパターン１３６間の離隔領域とオーミックコンタクト層１３２間の離隔領域は、完全に重なる。すなわち、バリアパターン１３６間の距離は、ソース電極１４２及びドレイン電極１４４間の距離より小さい値を有し、チャンネル領域ｃｈの幅は、ソース電極１４２及びドレイン電極１４４間の距離ではない、バリアパターン１３６間の距離によって決定される。
図５Ｇに示したように、乾式エッチング工程を行った後、残された感光物質パターン１７１をアッシング(ashing)またはストリップ(strip)工程によって除去し、ソース電極１４２及びドレイン電極１４４を露出させる。
図５Ｈは、第４及び第５マスク工程である。図５Ｈに示したように、ソース電極１４２及びドレイン電極１４４とデータ配線(図示せず)が形成された基板１１０の上部全面に、窒化シリコン（ＳｉＮＸ）または酸化シリコン（ＳｉＯ２）などのような無機絶縁物質グループのうちから選択された一つで保護膜１４８を形成して、保護膜１４８を第４マスク工程によってパターニングし、ドレイン電極１４４の一部を露出するドレインコンタクトホール１４９を形成する。
ドレインコンタクトホール１４９を含む保護膜１４８の上部に、インジウムースズーオキサイド（ＩＴＯ）とインジウムージンクーオキサイド（ＩＺＯ）を含む透明な導電性金属を蒸着して、これを第５マスク工程によってパターニングし、ドレイン電極１４４とドレインコンタクトホール１４９を通じて連結される画素電極１５０を画素領域Ｐに形成する。
以上、前述した工程を通じて、本発明による液晶表示装置用アレイ基板を製作することができる。
本発明による液晶表示装置用アレイ基板において、ソース電極及びドレイン電極をパターニングするエッチング液に反応せず、異方性の乾式エッチングできる物質で構成されるバリアパターンを利用するので、チャンネル領域の幅の偏差を最小化して、これによって、素子の特性が均一な液晶表示装置用アレイ基板を製作することができる。
また、本発明は、チャンネル領域に対してのみ重点的に説明したが、共通電極と画素電極が同一平面上に形成される横電界方式の液晶表示装置用アレイ基板に各々のアレイ配線を形成する段階で、各配線の幅が一定に形成できるので、信号遅延(signal delay)などのような問題が防げる。
さらに、液晶表示装置用アレイ基板を５マスク工程で形成する例を提示しているが、その外に、４マスク工程にも適用できる。一般的に、４マスク工程では、ソース電極及びドレイン電極と半導体層が同一なマスク工程によって形成され、この時、バリアパターンも同一なマスク工程によって形成される。
本発明は、前述した実施の形態に限られるのではなく、本発明の趣旨に反しない限度内で、多様に変更して実施できる。
１１０：基板 １４２：ソース電極
１４４：ドレイン電極 １２２：ゲート電極
１３０ ： アクティブ層
１３２：オーミックコンタクトパターン
１３６：バリアパターン １５０：画素電極
ｃｈ：チャンネル
１４４：ドレイン電極 １２２：ゲート電極
１３０ ： アクティブ層
１３２：オーミックコンタクトパターン
１３６：バリアパターン １５０：画素電極
ｃｈ：チャンネル
Claims (5)
- 基板上にゲート配線と、前記ゲート配線に連結されるゲート電極を形成する段階と；
前記ゲート電極及びゲート配線上にゲート絶縁膜を形成する段階と；
前記ゲート絶縁膜上に、各々が前記ゲート電極に対応するアクティブ層、不純物非晶質シリコンパターン及び金属パターンを順に積層する段階と；
前記金属パターンの上部表面と接触する金属層を形成する段階と；
前記金属層上に第１距離だけ離隔する第１及び第２感光物質パターンを形成する段階と；
前記第１及び第２感光物質パターンをマスクとして湿式エッチングを行い、前記金属層をパターニングすることにより、前記ゲート配線と交差するデータ配線と、前記データ配線に連結されたソース電極と、前記ソース電極から前記第１距離より大きい第２距離だけ離隔するドレイン電極を形成し、前記ソース電極及びドレイン電極間に前記金属パターンの上部表面を露出させる段階と；
前記第１及び第２感光物質パターンをマスクとして乾式エッチングを行い、前記金属パターンと前記不純物非晶質シリコンパターンをパターニングすることにより、前記第１距離と同一な第３距離だけ離隔する第１及び第２バリアパターンと、前記第１及び第２バリアパターン下部に位置し、互いに前記第３距離だけ離隔する第１及び第２オーミックコンタクト層を形成する段階と；
前記ドレイン電極に連結される画素電極を形成する段階と
を含む液晶表示装置用アレイ基板の製造方法。 - 前記金属パターンは、モリブデン（Ｍｏ）、モリブデン−チタン合金（ＭｏＴｉ）のうち、少なくとも一つを含んで構成される
ことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。 - 前記ソース電極及びドレイン電極は、銅（Ｃｕ）、銅−チタン合金（ＣｕＴｉ）、アルミニウム（Ａｌ）及びアルミニウム合金（ＡｌＮｄ）のうち、少なくとも一つを含んで構成される
ことを特徴とする請求項２に記載の液晶表示装置用アレイ基板の製造方法。 - 前記ソース電極及びドレイン電極上に、ドレインコンタクトホールを含む保護層を形成する段階を含み、
前記保護層上の前記画素電極は、前記ドレインコンタクトホールを通じて前記ドレイン電極に連結される
ことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。 - 前記第１及び第２バリアパターンの間の離隔領域は、前記第１及び第２オーミックコンタクト層間の離隔領域と完全に重なる
ことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2006-0133795 | 2006-12-26 | ||
| KR1020060133795A KR100937173B1 (ko) | 2006-12-26 | 2006-12-26 | 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008166789A JP2008166789A (ja) | 2008-07-17 |
| JP4958764B2 true JP4958764B2 (ja) | 2012-06-20 |
Family
ID=39611202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007334465A Active JP4958764B2 (ja) | 2006-12-26 | 2007-12-26 | 液晶表示装置用アレイ基板の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8497507B2 (ja) |
| JP (1) | JP4958764B2 (ja) |
| KR (1) | KR100937173B1 (ja) |
| CN (1) | CN100594408C (ja) |
| TW (1) | TWI363915B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101446249B1 (ko) * | 2007-12-03 | 2014-10-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 제조방법 |
| KR101294235B1 (ko) * | 2008-02-15 | 2013-08-07 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| US9666719B2 (en) | 2008-07-31 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TWI711182B (zh) * | 2008-07-31 | 2020-11-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置的製造方法 |
| JP5627071B2 (ja) * | 2008-09-01 | 2014-11-19 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101621546B1 (ko) * | 2009-11-17 | 2016-05-16 | 동우 화인켐 주식회사 | 액정표시장치용 어레이 기판의 제조 방법 |
| KR101943051B1 (ko) | 2009-11-27 | 2019-01-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작방법 |
| CN102763203B (zh) | 2010-02-26 | 2016-10-26 | 株式会社半导体能源研究所 | 制造半导体装置的方法 |
| WO2012015088A1 (ko) * | 2010-07-30 | 2012-02-02 | 동우 화인켐 주식회사 | 액정표시장치용 어레이 기판의 제조방법 |
| EP2674981A4 (en) * | 2011-02-07 | 2017-08-30 | Sharp Kabushiki Kaisha | Active matrix substrate, display panel, and display device |
| KR101338688B1 (ko) | 2011-06-02 | 2013-12-06 | 엘지이노텍 주식회사 | 태양전지 및 그의 제조방법 |
| JP6006558B2 (ja) * | 2012-07-17 | 2016-10-12 | 株式会社半導体エネルギー研究所 | 半導体装置及びその製造方法 |
| CN102981332B (zh) * | 2012-11-21 | 2015-07-08 | 京东方科技集团股份有限公司 | 线宽测量方法和装置 |
| CN104730789B (zh) * | 2012-11-21 | 2018-01-30 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
| KR102223139B1 (ko) * | 2014-09-02 | 2021-03-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 포함하는 표시 패널 |
| CN104617112B (zh) * | 2015-02-09 | 2017-10-17 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| US9859305B2 (en) | 2015-10-14 | 2018-01-02 | Samsung Display Co., Ltd. | Liquid crystal display device and method of manufacturing the same |
| KR20230043232A (ko) | 2016-11-23 | 2023-03-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치, 표시 모듈, 및 전자 기기 |
| CN107609542B (zh) * | 2017-10-24 | 2021-01-26 | 京东方科技集团股份有限公司 | 光感器件、显示装置及指纹识别方法 |
| CN110190072B (zh) * | 2019-06-20 | 2021-09-07 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板 |
| JP2022049604A (ja) * | 2020-09-16 | 2022-03-29 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187274A (ja) * | 1989-12-16 | 1991-08-15 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| JP4169896B2 (ja) * | 1999-06-23 | 2008-10-22 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタとその製造方法 |
| KR100646792B1 (ko) | 2000-07-27 | 2006-11-17 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR100799464B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| KR100799463B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| JP4920140B2 (ja) | 2001-05-18 | 2012-04-18 | ゲットナー・ファンデーション・エルエルシー | 液晶表示装置及びその製造方法 |
| US6900856B2 (en) * | 2002-12-04 | 2005-05-31 | Lg. Philips Lcd Ltd. | Liquid crystal display device and manufacturing method thereof |
| KR101100674B1 (ko) | 2004-06-30 | 2012-01-03 | 엘지디스플레이 주식회사 | 씨오티 구조 액정표시장치용 어레이 기판 제조방법 |
| KR101090252B1 (ko) * | 2004-09-24 | 2011-12-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| KR20060064388A (ko) | 2004-12-08 | 2006-06-13 | 삼성전자주식회사 | 박막 트랜지스터, 이의 제조 방법, 이를 갖는 표시장치 및표시장치의 제조 방법 |
-
2006
- 2006-12-26 KR KR1020060133795A patent/KR100937173B1/ko active IP Right Grant
-
2007
- 2007-12-25 CN CN200710302362A patent/CN100594408C/zh active Active
- 2007-12-26 US US12/003,488 patent/US8497507B2/en active Active
- 2007-12-26 TW TW096150389A patent/TWI363915B/zh active
- 2007-12-26 JP JP2007334465A patent/JP4958764B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI363915B (en) | 2012-05-11 |
| US8497507B2 (en) | 2013-07-30 |
| CN100594408C (zh) | 2010-03-17 |
| JP2008166789A (ja) | 2008-07-17 |
| KR100937173B1 (ko) | 2010-01-15 |
| TW200830015A (en) | 2008-07-16 |
| US20080210942A1 (en) | 2008-09-04 |
| KR20080059889A (ko) | 2008-07-01 |
| CN101211075A (zh) | 2008-07-02 |
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| A977 | Report on retrieval |
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