KR20070053490A - 표시기판의 제조 방법 - Google Patents

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Abstract

표시기판의 품질과 제조 공정의 생산성을 향상시키는 표시기판의 제조 방법이 개시된다. 표시기판의 제조 방법은 베이스 기판 위의 게이트 패턴 영역에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 베이스 기판 위에 정의된 소스 패턴 영역에 구리를 무전해도금(electroless plating)하여 소스 패턴을 형성하는 단계와, 상기 소스 패턴이 형성된 베이스 기판 위에 투명 도전층을 형성하는 단계와, 상기 투명 도전층을 식각하여 화소 전극을 형성하는 단계를 포함한다. 따라서, 표시기판의 응답속도가 향상되고 구리층의 에칭 공정이 생략되어 제조 공정의 생산성이 향상된다.
구리, 질화탈탄, 무전해도금, 게이트, 소스, 에칭

Description

표시기판의 제조 방법{METHOD OF FABRICATING DISPLAY SUBSTRATE}
도 1은 본 발명의 일 실시예에 따른 표시기판의 제조 방법에 의해 제조된 표시기판의 부분 평면도이다.
도 2는 도 1에 도시된 표시기판을 I-I' 선을 따라 절단한 부분 단면도이다.
도 3a 내지 도 5는 본 발명의 일 실시예에 따른 표시기판의 제조 방법을 도시한 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 표시기판 110 : 베이스 기판
121, 161 : 포토레지스트층 123, 163 : 포토레지스트 패턴
125, 165 : 질화탈탄층 127, 167 : 구리층
130 : 게이트 절연막 150 : 반도체층
170 : 보호 절연막 190 : 화소 전극
본 발명은 표시기판의 제조 방법에 관한 것이다. 보다 상세하게는, 구리로 이루어진 금속층에 대한 에칭 공정을 생략하고 구리 배선을 형성한 표시기판의 제 조 방법에 관한 것이다.
일반적으로 표시장치는 전기적인 신호를 인간이 직접 정보를 인식할 수 있는 영상으로 변환시키는 전기광학적 장치이다. 이러한 표시장치 중 액정표시장치는 전계를 인가하여 액정 분자의 배열을 변화시켜 액정을 투과하는 광량을 제어하여 영상을 표시하는 표시장치이다. 이 때, 전계를 인가하기 위해서는 상기 액정표시장치는 표시기판에 형성된 전극을 필요로 하며, 상기 전극에 데이터 전압을 인가하는 스위칭 소자, 예를 들어, 박막트랜지스터를 필요로 한다.
한편, 상기 액정표시장치의 진보에 따라, 더 큰 디스플레이 영역과, 고해상도 및 더 빠른 응답시간이 요구되고 있다. 이와 같은 요구 사항의 달성을 위한 노력의 성공여부는 상기 액정표시장치의 제조공정의 진보 및 적절한 금속 배선의 재질의 선택에 크게 의존한다.
예를 들어, 상기 박막 트랜지스터가 대형 표시기판에 적용되는 경우, 신호의 지연이나 이미지의 깜박거림을 방지하기 위해서는 게이트 저항이 작아야 한다. 작은 비저항과 큰 전기 전도도를 가지는 상기 박막트랜지스터의 배선 재료의 예로는 구리, 은 및 알루미늄 등을 들 수 있다.
배선 물질로 주로 사용되고 있는 알루미늄의 경우, 저항이 비교적 낮고 SiO2와의 접착력이 좋은 장점이 있으나, 600도(°C) 정도로 녹는점이 낮아 고온 공정에서 힐락(hillock)이 쉽게 생기며 EM(electro migration), SM(stress migration)에 취약하여 배선에 대한 전류밀도가 높아질 경우 배선 안정성이 떨어지는 문제점이 있다.
이러한 문제점을 해결해 줄 수 있는 배선 물질로서 구리에 대한 연구가 최근 국내외적으로 활발히 이루어지고 있다. 구리 박막은 알루미늄 박막에 비해 낮은 비저항을 가지고 있어 신호 지연 시간을 줄여 박막트랜지스터의 동작 속도를 향상시킬 수 있고, EM(electro migration)과 SM에 대한 내성이 알루미늄보다도 뛰어난 것으로 알려져 있다.
그러나, 순수 구리는 리프팅(lifting) 및 에칭(etching) 상의 문제점으로 인해 그 사용이 제한되는 문제점이 있다. 구체적으로, 상기 구리(Cu)는 에천트에 대한 식각율이 너무 커서 상기 구리층의 에칭이 균일하게 이루어지지 못하며, 이로 인해 상기 구리층에 대한 습식에칭(wet etching) 공정을 제어하기가 쉽지 않은 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 구리층을 에칭 공정을 통하지 않고 패터닝하여 구리 배선을 형성한 표시기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일 실시예에 따른 표시기판의 제조 방법은 화소 영역이 정의되고, 상기 화소 영역에는 게이트 배선과 소스 배선에 연결된 스위칭 소자와 상기 스위칭 소자에 연결된 화소 전극이 형성된 표시기판의 제조에 이용된다. 상기 표시기판의 제조 방법은 베이스 기판 위에 정의된 게이트 패턴 영역에 상기 게이트 배선들, 상기 스위칭 소자의 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 베이스 기판 위에 정의된 소스 패턴 영역에 구리를 무전해도금(electroless plating)하여 상기 소스 배선들, 상기 스위칭 소자의 소스 전극 및 드레인 전극을 포함하는 소스 패턴을 형성하는 단계와, 상기 소스 패턴이 형성된 베이스 기판 위에 투명 도전층을 형성하는 단계와, 상기 투명 도전층을 식각하여 상기 드레인 전극과 연결된 상기 화소 전극을 형성하는 단계를 포함한다.
바람직하게는, 상기 게이트 패턴을 형성하는 단계는 상기 베이스 기판 위에 상기 게이트 패턴 영역을 정의하는 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴이 형성된 베이스 기판 위에 제1 질화금속층을 형성하는 단계와, 상기 제1 포토레지스트 패턴 위의 제1 질화금속층 및 제1 포토레지스트 패턴을 제거하는 단계와, 상기 게이트 패턴 영역에 잔류한 제1 질화금속층에 구리를 무전해도금(electroless plating)하여 상기 게이트 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 소스 패턴을 형성하는 단계는 상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 전극에 대응하는 상기 게이트 절연막 위에 반도체층을 형성하는 단계와, 상기 반도체층이 형성된 베이스 기판 위에 상기 소스 패턴 영역을 정의하는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴이 형성된 베이스 기판 위에 제2 질화금속층을 형성하는 단계와, 상기 제2 포토레지스트 패턴 위의 제2 질화금속층 및 제2 포토레지스트 패턴을 제 거하는 단계와, 상기 소스 패턴 영역에 잔류한 제2 질화금속층에 구리를 무전해도금(electroless plating)하여 상기 소스 패턴을 형성하는 단계를 포함한다.
이러한, 표시기판의 제조 방법에 의하면, 표시기판의 응답속도의 향상 및 표시기판에 형성되는 배선의 집적도의 향상 등의 표시기판의 품질을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
표시기판의 제조 방법
도 1은 본 발명의 일 실시예에 따른 표시기판의 제조 방법에 의해 제조된 표시기판의 부분 평면도이다. 도 2는 도 1에 도시된 표시기판을 I-I' 선을 따라 절단한 부분 단면도이다.
도 1 및 도 2를 참조하면, 표시기판(100)은 베이스 기판(110), 게이트 배선(GL), 소스 배선(SL), 스위칭 소자 및 화소 전극(190)을 포함한다.
상기 베이스 기판(110)은 광을 투과시킬 수 있는 투명한 재질의 유리를 포함한다.
상기 게이트 배선(GL)은 상기 베이스 기판(110) 위에 가로 방향으로 N개가 배치된다. 상기 게이트 배선(GL)은 다층 구조를 갖는다. 구체적으로, 상기 게이트 배선(GL)은 제1 질화금속층(125) 및 제1 구리층(127)을 포함한다.
상기 제1 질화금속층(125)은 질화티타늄(TiN), 질화텅스텐(WN) 및 질화탈탄 (TaN) 중 어느 하나를 포함한다. 본 실시예에서, 상기 제1 질화금속층(125)은 상기 질화탈탄(TaN)으로 이루어진다. 상기 제1 구리층(127)은 상기 제1 질화금속층(125)의 표면을 커버하도록 배치된다.
후술될 상기 스위칭 소자가 포함하는 게이트 전극(GE)은 상기 다층 구조의 게이트 배선(GL)으로부터 세로 방향으로 연장되어 형성되며, 상기 게이트 배선(GL)과 동일하게 상기 제1 질화금속층(125) 및 상기 제1 질화금속층(125)을 커버하는 제1 구리층(127)을 포함한다.
상기 표시기판(100)은 게이트 절연막(130)을 더 포함한다. 상기 게이트 절연막(130)은 상기 게이트 전극(GE)을 덮도록 배치되며 질화실리콘 또는 산화실리콘과 같은 절연물질을 포함한다.
상기 소스 배선(SL)은 상기 게이트 절연막(130)이 형성된 상기 베이스 기판(110) 위에 세로 방향으로 M 개가 배치된다. 상기 N개의 게이트 배선(GL)과 상기 M개의 소스 배선(SL)은 상기 베이스 기판(110)에 N×M개 화소 영역을 정의한다.
상기 소스 배선(SL)은 다층 구조를 갖는다. 구체적으로, 상기 소스 배선(GL)은 제2 질화금속층(165) 및 제2 구리층(167)을 포함한다. 상기 제2 질화금속층(165)은 질화티타늄(TiN), 질화텅스텐(WN) 및 질화탈탄(TaN) 중 어느 하나를 포함한다. 본 실시예에서, 상기 제2 질화금속층(165)은 상기 질화탈탄(TaN)으로 이루어진다. 상기 제2 구리층(167)은 상기 제2 질화금속층(165)의 표면을 커버하도록 배치된다.
상기 스위칭 소자는 상기 게이트 전극(GE), 반도체층(150), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 반도체층(150)은 상기 게이트 전극(GE)에 대응하는 상기 게이트 절연막(130) 위에 배치되며 활성층(151) 및 오믹 콘택층(153)을 포함한다. 상기 활성층(151)은 불순물이 도핑되지 않은 비정질 실리콘(a-Si)을 포함하며, 상기 오믹 콘택층(153)은 N형 불순물이 고농도로 도핑된 비정질 실리콘을 포함한다.
상기 소스 전극(SE) 및 드레인 전극(DE)은 상기 다층 구조의 소스 배선(SL)으로부터 가로 방향으로 연장되어 형성되며, 상기 소스 배선(GL)과 동일하게 상기 제2 질화금속층(165) 및 상기 제2 질화금속층(165)을 커버하는 제2 구리층(167)을 포함한다. 상기 소스 전극(SE)은 상기 소스 배선(SL)으로부터 상기 반도체층(150) 위로 연장되고 상기 드레인 전극(DE)은 상기 소스 전극(SE)과 대향하며 상기 반도체층(150) 위에 배치된다. 이때, 상기 소스 전극(SE)과 드레인 전극(DE)의 사이의 상기 오믹 콘택층(153)은 제거되어 상기 활성층(151)이 노출된다.
상기 표시기판(100)은 보호 절연막(170)을 더 포함한다. 상기 보호 절연막(170)은 상기 소스 배선(SL)이 배치된 상기 베이스 기판(110) 위에 상기 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 배치된다. 상기 보호 절연막(170)은 질화실리콘 또는 산화실리콘 등의 무기 절연 물질을 포함하거나, 아크릴계(acryl) 유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 저유전 상수를 갖는 유기 절연 물질을 포함한다. 상기 보호 절연막(170)에는 상기 드레인 전극(DE)의 일부를 노출시키는 콘텍홀(180)이 형성된다.
상기 화소 전극(190)은 상기 화소 영역에 대응하는 상기 보호 절연막(170) 상에 배치되며, 상기 콘텍홀(180)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 보호 절연막(170)은 투명한 전도성 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)를 포함한다.
도 3a 내지 도 5는 본 발명의 일 실시예에 따른 표시기판의 제조 방법을 도시한 공정도들이다.
도 1 내지 도 5를 참조하면, 표시기판의 제조 방법은 화소 영역이 정의되고, 상기 화소 영역에는 다층 구조의 게이트 배선(GL)과 소스 배선(SL)에 연결된 스위칭 소자와 상기 스위칭 소자에 연결된 화소 전극(190)이 형성된, 도 1 및 도 2에 도시된 바와 같은, 표시기판(100)의 제조에 이용된다.
상기 표시기판의 제조 방법은 베이스 기판(110) 위에 정의된 게이트 패턴 영역에 상기 게이트 배선(GL)들, 상기 스위칭 소자의 게이트 전극(GE)을 포함하는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 베이스 기판(110) 위에 정의된 소스 패턴 영역에 구리를 무전해도금(electroless plating)하여 상기 소스 배선(SL)들, 상기 스위칭 소자의 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 소스 패턴을 형성하는 단계와, 상기 소스 패턴이 형성된 베이스 기판(110) 위에 투명 도전층을 형성하는 단계와, 상기 투명 도전층을 식각하여 상기 드레인 전극(DE)과 연결된 상기 화소 전극(190)을 형성하는 단계를 포함한다.
도 3a 내지 도 3e는 게이트 패턴을 형성하는 단계를 도시한 공정도들이다.
도 3a 내지 도 3e를 참조하면, 상기 게이트 패턴을 형성하는 단계는 상기 베이스 기판(110) 위에 상기 게이트 패턴 영역을 정의하는 제1 포토레지스트 패턴(123)을 형성하는 단계와, 상기 제1 포토레지스트 패턴(123)이 형성된 베이스 기판(110) 위에 제1 질화금속층(125)을 형성하는 단계와, 상기 제1 포토레지스트 패턴(123) 위의 제1 질화금속층(125) 및 제1 포토레지스트 패턴(123)을 제거하는 단계와, 상기 게이트 패턴 영역에 잔류한 제1 질화금속층(125)에 구리를 무전해도금(electroless plating)하여 상기 게이트 패턴을 형성하는 단계를 포함한다.
구체적으로, 도 3a에 도시된 바와 같이, 상기 베이스 기판(110) 위에 포토레지스트층(121)을 형성하고, 상기 포토레지스트층(121)을 부분적으로 노광 및 현상하여, 도 3b에 도시된 바와 같이, 후속 공정에서 형성될 게이트 패턴에 대응하는 부분이 개구된 제1 포토레지스트 패턴(123)을 형성한다. 이때, 상기 제1 포토레지스트 패턴(123)의 측면은 상기 베이스 기판(110)의 표면에 대하여 역경사지게 형성된다. 즉, 상기 제1 포토레지스트 패턴(123)의 폭은 상기 베이스 기판(110)의 표면으로부터 멀어질수록 증가하도록 형성된다.
이후, 상기 제1 포토레지스트 패턴(123)이 형성된 베이스 기판(110) 위에 화학기상층착(CVD) 방법 또는 스퍼터링(sputtering) 방법을 이용해, 도 3c에 도시된 바와 같이, 제1 질화금속층(125)을 형성한다. 여기서, 상기 제1 질화금속층(125)은 질화티타늄(TiN), 질화텅스텐(WN) 및 질화탈탄(TaN) 중 어느 하나를 포함한다. 본 실시예에서, 상기 제1 질화금속층(125)은 질화탈탄(TaN)층(125)으로 이루어진다.
이때, 상기 제1 포토레지스트 패턴(123)의 전술한 바와 같은 프로파일로 인 해, 상기 제1 포토레지스트 패턴(123) 위에 형성된 제1 질화탈탄층(125)과, 상기 게이트 패턴 영역에 형성된 제1 질화탈탄층(125)은 불연속적으로 형성된다. 또한, 상기 게이트 패턴 영역에 형성된 제1 질화탈탄층(125)과 상기 제1 포토레지스트 패턴(123)의 측면은 소정 간격 이격되게 형성된다.
이후, 포토리소그래피 공정을 통하여 상기 제1 포토레지스트 패턴(123) 위의 상기 제1 질화탈탄층(125)을 제거한다. 다음, 애싱 공정(ashing process) 및 스트립 공정을 통해 상기 제1 포토레지스트 패턴(123)을 제거한다. 이에 따라, 도 3d에 도시된 바와 같이, 상기 게이트 패턴 영역에 상기 제1 질화탈탄층(125)이 잔류된다. 이때, 상기 제1 포토레지스트 패턴(123)의 측면이 전술한 바와 같은 프로파일을 가짐에 따라, 상기 게이트 패턴 영역에 잔류한 제1 질화탈탄층(125)의 측면에는 상기 제1 포토레지스트 패턴(123)이 잔류하지 않고 완전히 제거된다.
계속해서, 도 3e에 도시된 바와 같이, 무전해도금(electroless plating) 방법을 통해 상기 제1 질화탈탄층(125)의 표면에 제1 구리층(127)을 형성한다. 그 결과, 상기 제1 질화탈탄층(125) 및 제1 구리층(127)을 갖는 다층 구조의 게이트 패턴이 형성되며, 상기 게이트 패턴은 게이트 배선(GL) 및 게이트 전극(GE)을 포함한다. 상기 게이트 배선(GL)은 상기 베이스 기판(110) 위에 가로 방향으로 N개가 형성되며, 상기 게이트 전극(GE)은 상기 게이트 배선(GL)으로부터 세로 방향으로 연장되어 형성된다.
이와 다른 실시예에서, 상기 게이트 패턴을 형성하는 단계는 상기 베이스 기판(110) 위에 게이트 금속층을 형성하는 단계, 상기 게이트 금속층 위에 포토레지 스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 마스크로 상기 게이트 금속층을 식각하여 상기 게이트 배선(GL) 및 게이트 전극(GE)을 형성하는 단계를 포함할 수 있다.
도 4a 및 도 4e는 소스 패턴을 형성하는 단계를 도시한 공정도들이다.
도 4a 및 도 4e를 참조하면, 상기 소스 패턴을 형성하는 단계는 상기 게이트 패턴 위에 게이트 절연막(130)을 형성하는 단계와, 상기 게이트 전극(GE)에 대응하는 상기 게이트 절연막 위에 반도체층(150)을 형성하는 단계와, 상기 반도체층(150)이 형성된 베이스 기판(110) 위에 상기 소스 패턴 영역을 정의하는 제2 포토레지스트 패턴(163)을 형성하는 단계와, 상기 제2 포토레지스트 패턴(163)이 형성된 베이스 기판(110) 위에 제2 질화금속층(165)을 형성하는 단계와, 상기 제2 포토레지스트 패턴(163) 위의 제2 질화금속층(165) 및 제2 포토레지스트 패턴(163)을 제거하는 단계와, 상기 소스 패턴 영역에 잔류한 제2 질화금속층(165)에 구리를 무전해도금(electroless plating)하여 상기 소스 패턴을 형성하는 단계를 포함한다.
먼저, 도 4a에 도시된 바와 같이, 상기 베이스 기판(110)위에 상기 게이트 전극(GE)을 덮도록 게이트 절연막(130)을 형성하고, 상기 반도체층(150)인 활성층(151) 및 오믹 콘택층(153)을 화학기상증착(Chemical Vapor Deposition : 이하 "CVD" 라함) 방법으로 순차적으로 증착한다.
상기 게이트 절연막(130)은 질화 실리콘 또는 산화 실리콘과 같은 절연물질로 형성하고, 상기 활성층(151)은 불순물이 도핑되지 않은 비정질 실리콘(a-Si)으로 형성한다. 상기 오믹 콘택층(153)은 N형 불순물이 고농도로 도핑된 비정질 실리 콘으로 형성한다. 물론, 상기 활성층(151)은 불순물이 도핑되지 않은 다결정 실리콘(poly-Si)으로 형성한다면, 상기 오믹 콘택층(153)은 P형의 불순물이 고농도로 도핑된 다결정 실리콘으로 형성할 수도 있다.
상기 활성층(151) 및 오믹 콘택층(153)은 상기 게이트 전극(GE)과 대응하는 부분에만 잔류되도록 포토리소그래픽 공정으로 상기 게이트 절연막(130)이 노출되도록 패터닝한다.
계속해서, 상기 반도체층(150)이 형성된 베이스 기판(110) 위에 포토레지스트층(161)을 형성하고, 상기 포토레지스트층(161)을 부분적으로 노광 및 현상하여, 도 4b에 도시된 바와 같이, 후속 공정에서 형성될 소스 패턴에 대응하는 부분이 개구된 제2 포토레지스트 패턴(163)을 형성한다. 이때, 상기 제2 포토레지스트 패턴(163)의 측면은 상기 베이스 기판(110)의 표면에 대하여 역경사지게 형성된다. 즉, 상기 제2 포토레지스트 패턴(163)의 폭은 상기 베이스 기판(110)의 표면으로부터 멀어질수록 증가하도록 형성된다.
이후, 도 4c에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(163)이 형성된 베이스 기판(110) 위에 화학기상층착(CVD) 방법 또는 스퍼터링(sputtering) 방법을 이용해, 상기 오믹 콘택층(153)을 덮도록 제2 질화금속층(165)을 형성한다. 여기서, 상기 제1 질화금속층(125)은 질화티타늄(TiN), 질화텅스텐(WN) 및 질화탈탄(TaN) 중 어느 하나를 포함한다. 본 실시예에서, 상기 제1 질화금속층(125)은 상기 질화탈탄(TaN)으로 이루어진다.
이후, 포토리소그래피 공정을 통하여 상기 제2 포토레지스트 패턴(163) 위의 상기 제2 질화금속층(165)인 제2 질화탈탄(TaN)층(125)을 제거한다. 다음, 애싱 공정(ashing process) 및 스트립 공정을 통해 상기 제2 포토레지스트 패턴(163)을 제거한다. 이에 따라, 도 4d에 도시된 바와 같이, 상기 소스 패턴 영역에 상기 제2 질화탈탄층(165)이 잔류된다.
계속해서, 도 4e에 도시된 바와 같이, 무전해도금(electroless plating) 방법을 통해 상기 제2 질화탈탄층(165)의 표면에 제2 구리층(167)을 형성한다.
구체적으로, 먼저, 상기 소스 패턴 영역에 상기 제2 질화탈탄층(165)이 잔류된 베이스 기판(110)을 세척하고 세정액으로 상기 제2 질화탈탄층(165)의 표면의 오염물질 및 자연산화막을 제거한다. 이후, 디아이 워터(DI water)로 상기 베이스 기판(110)을 씻은 후 질소 가스를 이용하여 건조시킨다.
계속해서, 무전해도금 반응기 내에서 상기 제2 질화탈탄층(165)의 표면에 구리를 무전해도금한다. 예를 들어, 구리이온, 수산화나트륨, EDTA 및 포름알데히드 성분을 포함하는 수용액이 담긴 상기 반응기에 상기 제2 질화탈탄층(165)이 잔류된 베이스 기판(110)을 침전시킨다. 상기 수용액의 pH를 11이상으로 올려주면 상기 포름알데히드는 강력한 환원작용을 하여 전자를 상기 구리이온에 제공한다. 그 결과, 구리이온이 환원되어 상기 제2 질화탈탄층(165)이 표면에 제2 구리층(167)이 형성된다.
여기서, 상기 제2 질화탈탄층(165)은 상기 구리의 무전해도금 공정에서 상기 제2 구리층(167)을 형성하기 위한 촉매역할을 하며, 상기 제2 질화탈탄층(165)은 상기 게이트 절연막(130)에 대한 점착성이 우수하여 상기 게이트 절연막(130)에 대 한 상기 제2 구리층(167)의 점착성이 양호하지 못한 점을 보완한다.
이에 따라, 제2 질화탈탄층(161) 및 제2 구리층(167)을 갖는 다층 구조의 소스 패턴이 형성되며, 상기 소스 패턴은 상기 소스 배선(SL), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 상기 소스 배선(SL)은 상기 베이스 기판(110) 위에 세로 방향으로 M개가 형성되어 상기 게이트 배선(GL)과 함께 N×M 개의 화소 영역을 정의한다. 상기 소스 전극(SE) 및 드레인 전극(DE)은 상기 소스 배선(SL)으로부터 가로 방향으로 연장되어 형성된다.
도 5를 참조하면, 상기 표시기판의 제조 방법은 보호 절연막(170)을 형성하는 단계를 더 포함한다. 상기 소스 패턴이 형성된 베이스 기판(110) 위에 상기 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 보호 절연막(170)을 증착한다. 상기 보호 절연막(170)은 질화 실리콘 또는 산화 실리콘 등의 무기 절연 물질을 갖거나, 아크릴계(acryl) 유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 저유전 상수를 갖는 유기 절연 물질을 갖는다. 포토리소그래픽 공정으로 상기 보호 절연막(170)을 패터닝하여 상기 드레인 전극(DE)의 일부를 노출시키는 콘텍홀(180)을 형성한다.
계속해서, 상기 투명 도전층을 형성하는 단계에서는 상기 보호 절연막(170) 위에 투명한 전도성 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)를 증착한다.
마지막으로, 포토리소그래피 공정을 통해 상기 투명 도전층을 식각하여, 도 5에 도시된 바와 같이, 화소 전극(190)을 형성한다. 상기 화소 전극(190)은 상기 콘텍홀(180)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다.
이상에서 상세하게 설명한 바와 같이 본 발명에 따르면, 표시기판에 게이트 배선, 소스 배선 및 스위칭 소자의 게이트 전극, 소스 전극 및 드레인 전극을 무전해도금법을 통해 다층 구조로 형성하며, 상기 다층 구조는 질화금속층 및 구리층을 포함한다. 상기 구리층은 큰 전기전도도 및 낮은 비저항 등 전기적 특성이 우수하며, 무전해 도금된 구리층은 전해도금에 비해 치밀하고 균일한 두께를 갖는다. 따라서, 표시기판의 작동의 응답속도의 향상 및 표시기판에 형성되는 배선의 집접도의 향상 등의 표시기판의 품질을 향상시킬 수 있다.
또한, 게이트 패턴 및 소스 패턴을 구성하는 구리층을 에칭 공정에 의하지 않고, 게이트 패턴 영역 및 소스 패턴 영역에 형성된 질화금속층에 무전해도금시켜 형성한다. 따라서, 제조가 쉽지 않은 구리층에 대한 습식에칭 공정이 생략되어 표시기판의 제조 공정의 생산성이 향상된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 화소 영역이 정의되고, 상기 화소 영역에는 게이트 배선과 소스 배선에 연결된 스위칭 소자와 상기 스위칭 소자에 연결된 화소 전극이 형성된 표시기판의 제조 방법에서,
    베이스 기판 위에 정의된 게이트 패턴 영역에 상기 게이트 배선들, 상기 스위칭 소자의 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 베이스 기판 위에 정의된 소스 패턴 영역에 구리를 무전해도금(electroless plating)하여 상기 소스 배선들, 상기 스위칭 소자의 소스 전극 및 드레인 전극을 포함하는 소스 패턴을 형성하는 단계;
    상기 소스 패턴이 형성된 베이스 기판 위에 투명 도전층을 형성하는 단계; 및
    상기 투명 도전층을 식각하여 상기 드레인 전극과 연결된 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 패턴을 형성하는 단계는
    상기 베이스 기판 위에 상기 게이트 패턴 영역을 정의하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴이 형성된 베이스 기판 위에 제1 질화금속층을 형성하는 단계;
    상기 제1 포토레지스트 패턴 위의 제1 질화금속층 및 제1 포토레지스트 패턴을 제거하는 단계; 및
    상기 게이트 패턴 영역에 잔류한 제1 질화금속층에 구리를 무전해도금(electroless plating)하여 상기 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
  3. 제2항에 있어서, 상기 제1 포토레지스트 패턴의 폭은 상기 베이스 기판으로부터 멀어질수록 증가하여, 상기 제1 포토레지스트 패턴의 측면은 상기 베이스 기판에 대하여 역경사진 것을 특징으로 하는 표시기판의 제조 방법.
  4. 제2항에 있어서, 상기 제1 질화금속층은 질화티타늄(TiN), 질화텅스텐(WN) 및 질화탈탄(TaN) 중 어느 하나를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
  5. 제1항에 있어서, 상기 소스 패턴을 형성하는 단계는
    상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 전극에 대응하는 상기 게이트 절연막 위에 반도체층을 형성하는 단계;
    상기 반도체층이 형성된 베이스 기판 위에 상기 소스 패턴 영역을 정의하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴이 형성된 베이스 기판 위에 제2 질화금속층을 형성하는 단계;
    상기 제2 포토레지스트 패턴 위의 제2 질화금속층 및 제2 포토레지스트 패턴을 제거하는 단계; 및
    상기 소스 패턴 영역에 잔류한 제2 질화금속층에 구리를 무전해도금(electroless plating)하여 상기 소스 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
  6. 제5항에 있어서, 상기 제2 포토레지스트 패턴의 폭은 상기 베이스 기판으로부터 멀어질수록 증가하여, 상기 제2 포토레지스트 패턴의 측면은 상기 베이스 기판에 대하여 역경사진 것을 특징으로 하는 표시기판의 제조 방법.
  7. 제5항에 있어서, 상기 제2 질화금속층은 질화티타늄(TiN), 질화텅스텐(WN) 및 질화탈탄(TaN) 중 어느 하나를 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
  8. 제5항에 있어서, 상기 소스 패턴이 형성된 상기 베이스 기판 위에 상기 드레인 전극의 일부영역을 노출시키는 콘택홀을 포함하는 보호 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조 방법.
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