KR20180039034A - 반도체 장치의 제작 방법 - Google Patents

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겐고 아키모토
미유키 호소바
마사유키 사카쿠라
요시아키 오이카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 동일 기판 위의 화소 회로 및 구동 회로를 상기 회로의 특성에 각각 맞춘 구조가 상이한 트랜지스터로 형성하고, 표시 특성이 우수한 표시 장치를 제공한다.
동일 기판 위에 화소부와 구동 회로부를 갖고, 상기 구동 회로부는 게이트 전극층, 소스 전극층 및 드레인 전극층이 금속막으로 구성되고, 또 채널층이 산화물 반도체로 구성된 구동 회로용 트랜지스터를 갖는다. 또한, 상기 화소부는 게이트 전극층, 소스 전극층 및 드레인 전극층이 산화물 도전체로 구성되고, 또 반도체층이 산화물 반도체로 구성된 화소용 트랜지스터를 갖는다. 상기 화소용 트랜지스터는 투광성을 갖는 재료로 형성되고, 고개구율의 표시 장치를 제작할 수 있다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은, 산화물 반도체를 사용하는 표시 장치에 관한 것이다.
근년에 들어, 절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목되고 있다. 트랜지스터는, IC나 전기 광학 장치와 같은 전자 디바이스에 광범위하게 응용되어, 특히, 화상 표시 장치의 스위칭 소자로서 개발이 시급해지고 있다. 금속 산화물은 다양하게 존재하고, 여러 가지 용도에 사용되고 있다. 산화인듐은, 잘 알려진 재료이고, 액정 디스플레이 등에서 필요하게 되는 투명 전극 재료로서 사용되고 있다.
금속 산화물 중에는, 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이와 같은 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 하는 트랜지스터가 이미 알려져 있다(특허 문헌 1 및 특허 문헌 2 참조).
또한, 산화물 반도체를 적용한 트랜지스터는, 비교적으로 전계 효과 이동도가 높다. 따라서, 상기 트랜지스터를 사용하여 표시 장치 등의 구동 회로를 구성할 수도 있다.
특개2007-123861호 공보 특개2007-96055호 공보
표시 장치 등에 있어서, 화소부(화소 회로라고도 한다)와 구동 회로부를 동일 기판 위에 형성하는 경우, 화소부에 사용하는 트랜지스터에는 우수한 스위칭 특성, 예를 들어, 온·오프 비율이 큰 것이 요구되고, 구동 회로에 사용하는 트랜지스터에는 고속 동작이 요구된다.
특히, 표시 장치의 화소 밀도가 높을수록, 표시 화상의 기록 시간이 단축되기 때문에, 구동 회로에 사용되는 트랜지스터는 고속으로 동작하는 것이 바람직하다. 또한, 화소부에 있어서는, 화소 밀도가 높을수록 개구율이 작아지는 문제가 있었다.
따라서, 본 명세서에서 개시하는 본 발명의 일 형태는, 상기 과제를 해결하는 표시 장치 및 그 제작 방법에 관한 것이다.
본 명세서에서 개시하는 본 발명의 일 형태는, 동일 기판 위에 화소부와, 구동회로부를 갖고, 화소부는 제 1 게이트 전극층과, 제 1 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 제 1 게이트 전극층과 일부가 중첩하는 제 1 소스 전극층 및 제 1 드레인 전극층과, 게이트 절연층 위에 제 1 소스 전극층 및 제 1 드레인 전극층과 일부가 중첩하는 제 1 산화물 반도체층을 포함하는 제 1 트랜지스터와, 제 1 소스 전극층, 제 1 드레인 전극층, 및 제 1 산화물 반도체층 위에 제 1 산화물 절연층과, 제 1 산화물 절연층 위에 제 1 드레인 전극층과 전기적으로 접속하는 접속 전극층과, 제 1 산화물 절연층 및 접속 전극층 위에 제 2 산화물 절연층과, 제 2 산화물 절연층 위에 보호 절연층과, 보호 절연층 위에 접속 전극층과 전기적으로 접속하는 화소 전극층을 갖고, 구동 회로부는, 제 2 게이트 전극층과, 제 2 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 제 2 산화물 반도체층과, 제 2 산화물 반도체층 위에 제 2 산화물 반도체층과 일부가 중첩하는 제 2 소스 전극층 및 제 2 드레인 전극층을 포함하는 제 2 트랜지스터와, 제 2 소스 전극층, 제 2 드레인 전극층, 및 제 2 산화물 반도체층 위에 제 2 산화물 절연층과, 제 2 산화물 절연층 위에 보호 절연층을 갖고, 제 1 게이트 전극층, 게이트 절연층, 제 1 산화물 반도체층, 제 1 소스 전극층, 제 1 드레인 전극층, 제 1 산화물 절연층, 제 2 산화물 절연층, 보호 절연층, 및 화소 전극층은 투광성을 갖는 것을 특징으로 하는, 표시 장치이다.
또한, 본 명세서에 있어서, “제 1” 또는 “제 2”등으로 붙이는 서수사(序數詞)는 편의상 사용하는 것이고, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
상기 제 1 트랜지스터의 제 1 게이트 전극층, 제 1 소스 전극층 및 제 1 드레인 전극층은, 금속 산화물로 형성되고, 제 2 트랜지스터의 제 2 게이트 전극층, 제 2 소스 전극층 및 제 2 드레인 전극층은 금속으로 형성된다.
상기 금속 산화물에는, 산화인듐, 산화인듐산화주석 합금, 산화인듐산화아연 합금, 또는 산화아연을 사용할 수 있다.
또한, 화소부의 제 2 산화물 절연층과 보호 절연층의 사이에는, 투광성을 갖는 평탄화 절연층이 형성되어도 좋다.
또한, 구동 회로부의 제 2 산화물 반도체층과 중첩하는 보호 절연층 위에는, 도전층이 형성되어도 좋다.
또한, 제 1 산화물 절연층 및 제 2 산화물 절연층에는, 스퍼터링법에 의하여 형성되는, 무기 절연막을 사용하면 좋다. 예를 들어, 산화실리콘, 질화산화실리콘, 산화알루미늄, 또는 산화질화알루미늄 등을 사용할 수 있다.
또한, 제 2 트랜지스터의 제 2 산화물 반도체층과 제 2 소스 전극층의 사이, 및 제 2 산화물 반도체층과 제 2 드레인 전극층의 사이 각각에는, 산화물 도전층이 형성되는 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써, 접촉 저항을 저감시킬 수 있고, 고속 동작할 수 있는 트랜지스터를 실현할 수 있다. 또한, 산화물 도전층으로서는, 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 이와 같은 산화물 도전층으로서, 산화아연, 산화아연알루미늄, 산화질화아연알루미늄, 산화아연갈륨 등을 들 수 있다.
또한, 본 명세서에서 개시하는 본 발명의 다른 일 형태는, 화소부가 되는 영역에 제 1 게이트 전극층을 형성하고, 구동 회로부가 되는 영역에 제 2 게이트 전극층을 형성하고, 제 1 게이트 전극층 및 제 2 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 제 1 게이트 전극층의 일부와 중첩하는 제 1 소스 전극층 및 제 1 드레인 전극층을 형성하고, 게이트 절연층 위에 제 1 소스 전극층의 일부, 및 제 1 드레인 전극층의 일부와 중첩하는 제 1 산화물 반도체층을 형성하여 제 1 트랜지스터를 형성하고, 게이트 절연층 위에 제 2 게이트 전극층의 일부와 중첩하는 제 2 산화물 반도체층을 형성하고, 제 1 산화물 반도체층 위에 제 1 산화물 절연층을 형성하고, 제 1 산화물 절연층 위에 제 2 산화물 반도체층의 일부와 중첩하는 제 2 소스 전극층 및 제 2 드레인 전극층을 형성하여 제 2 트랜지스터를 형성하고, 제 1 드레인 전극층과 전기적으로 접속하는 접속 전극층을 형성하고, 제 1 산화물 절연층, 제 2 산화물 반도체층, 제 2 소스 전극층 및 제 2 드레인 전극층 위에 제 2 산화물 절연층을 형성하고, 제 2 산화물 절연층 위에 보호 절연층을 형성하고, 화소부가 되는 영역의 보호 절연층 위에 접속 전극층과 전기적으로 접속하는 화소 전극층을 형성하는 것을 특징으로 하는 표시 장치의 제작 방법이다.
상기 제작 방법의 구성에 있어서, 제 1 게이트 전극층, 게이트 절연층, 제 1 산화물 반도체층, 제 1 소스 전극층, 제 1 드레인 전극층, 제 1 산화물 절연층, 제 2 산화물 절연층, 보호 절연층 및 화소 전극층은 투광성을 갖는다.
또한, 제 1 산화물 반도체층 및 제 2 산화물 반도체층 위에 형성되는 산화물 절연층의 형성은, 산화물 반도체층을 탈수화 또는 탈수소화시킨 후, 대기에 노출시키지 않고 행하여 산화물 반도체층으로의 물이나 수소의 재혼입을 방지하는 것이 바람직하다.
본 명세서에 있어서, 탈수화 또는 탈수소화란, 물이나 수소(H2)를 탈리(脫離)시키는 것만을 나타내는 것이 아니라, H, OH 등을 탈리하는 것도 포함한다.
탈수화 또는 탈수소화는, 질소 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 400℃ 이상 기판의 변형점 미만, 바람직하게는, 425℃ 이상 700℃ 이하의 가열 처리로 행하는 것이 바람직하다.
질소, 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 가열 처리를 행한 경우, 산화물 반도체층은 가열 처리에 의하여 산소 결핍형이 되어 저저항화, 즉, n형화(n-형화 등)시키고, 그 후, 산화물 반도체층에 접하는 산화물 절연층의 형성을 행함으로써, 산화물 반도체층을 산소 과잉의 상태로 함으로써 고저항화, 즉 i형화시킨다고도 말할 수 있다. 이로써, 전기 특성이 양호하고 신뢰성이 좋은 트랜지스터를 갖는 표시 장치를 제작하고, 제공할 수 있다.
탈수화 또는 탈수소화를 행한 산화물 반도체층의 열 처리 조건은, 탈수화 또는 탈수소화 후의 산화물 반도체층에 대해서 TDS(승온 탈리 가스 분석)에 의하여 450℃까지 측정하여도 물의 탈리를 나타내는 2개의 피크, 적어도 300℃ 부근에 나타나는 1개의 피크는 검출되지 않는 정도로 한다. 따라서, 탈수화 또는 탈수소화가 행해진 산화물 반도체층을 사용한 트랜지스터에 대해서 TDS에 의하여 450℃까지 측정을 행하여도 적어도 300℃ 부근에 나타나는 물의 피크는 검출되지 않는다.
탈수화 또는 탈수소화를 행한 산화물 반도체층은 대기에 노출시키지 않고, 물 또는 수소를 다시 혼입시키지 않는 것이 중요하다. 탈수화 또는 탈수소화를 행하여 산화물 반도체층을 저저항화, 즉, n형화(n-형화, n+형화 등)시킨 후, 고저항화시켜 i형으로 한 산화물 반도체층을 사용한 트랜지스터는, 그 임계값 전압이 양(正)이며, 소위 노멀리 오프 특성을 나타낸다. 표시 장치에 사용하는 트랜지스터는, 게이트 전압이 가능한 한 0V에 가까운 양의 임계값 전압인 것이 바람직하다. 액티브 매트릭스형의 표시 장치에 있어서는, 회로를 구성하는 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 표시 장치의 성능을 좌우(左右)한다. 특히, 트랜지스터의 임계값 전압은 중요하다. 트랜지스터의 임계값 전압값이 음(負)이라면, 게이트 전압이 0V라도 소스 전극과 드레인 전극 사이에 전류가 흐르는, 소위 노멀리 온 특성이 되고, 상기 트랜지스터로 구성한 회로를 제어하는 것이 어렵다. 또한, 임계값 전압값이 양이라도, 그 절대값이 높은 트랜지스터의 경우에는, 구동 전압이 부족하여 스위칭 동작 자체를 행할 수 없는 경우가 있다. n채널형의 트랜지스터의 경우는, 게이트 전압에 양의 전압을 인가하여 비로소 채널이 형성되어 드레인 전류가 흐르는 트랜지스터인 것이 바람직하다. 구동 전압을 높이지 않으면 채널이 형성되지 않는 트랜지스터나, 음의 전압 상태라도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는, 회로에 사용하는 트랜지스터로서는 적합하지 않다.
탈수화 또는 탈수소화를 행한 온도로부터 강온(降溫)시킬 때의 분위기는, 승온(昇溫)시 또는 가열 처리시의 분위기와 상이한 분위기로 바꾸어도 좋다. 예를 들어, 탈수화 또는 탈수소화를 행한 같은 노에서 대기에 노출시키지 않고, 노 안에 고순도의 산소 가스, N2O 가스, 또는 초건조 에어(air)(노점(露點)이 -40℃ 이하, 바람직하게는 -60℃ 이하)를 충전하여 냉각을 행할 수 있다.
또한, 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대해서 화소부의 트랜지스터의 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는, 산화물 반도체층을 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
본 발명의 일 형태의 표시 장치는, 동일 기판 위에 있어서, 구동 회로용 트랜지스터를 갖는 구동 회로부, 및 화소용 트랜지스터를 갖는 화소부가 제작된다. 따라서, 표시 장치의 제조 비용을 저감시킬 수 있다.
탈수화 또는 탈수소화를 행하는 가열 처리가 행해진 산화물 반도체층을 사용함으로써, 전기 특성이 양호한 트랜지스터를 제작할 수 있다. 또한, 화소 회로에 사용하는 트랜지스터를 투광성을 갖는 재료로 형성함으로써, 개구율이 높고, 표시 특성이 우수한 표시 장치를 제작할 수 있다. 또한, 동일 기판 위에 화소 회로와 구동 회로를 갖는 표시 장치에 있어서, 상기 회로가 필요로 하는 전기 특성을 얻기 쉽게 하도록 상기 회로의 각각을 구조가 상이한 트랜지스터로 형성할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 형태를 도시하는 단면 공정도.
도 2a 내지 도 2e는 본 발명의 일 형태를 도시하는 단면 공정도.
도 3은 본 발명의 일 형태를 도시하는 단면도.
도 4a1, 도 4a2, 도 4b1, 및 도 4b2는 본 발명의 일 형태를 도시하는 단면도 및 평면도.
도 5a1, 도 5a2, 및 도 5b는 본 발명의 일 형태를 도시하는 단면도 및 평면도.
도 6은 본 발명의 일 형태를 도시하는 단면도.
도 7a 및 도 7b는 표시 장치의 블록도를 설명하는 도면.
도 8a 및 도 8b는 신호선 구동 회로의 구성을 설명하는 도면 및 동작을 설명하는 타이밍 차트.
도 9a 내지 도 9d는 시프트 레지스터의 구성을 도시하는 회로도.
도 10a 및 도 10b는 시프트 레지스터의 구성을 설명하는 도면 및 동작을 설명하는 타이밍 차트.
도 11은 표시 장치를 설명하는 단면도.
도 12는 표시 장치를 설명하는 평면도.
도 13은 표시 장치를 설명하는 평면도.
도 14는 표시 장치의 등가 회로를 도시하는 도면.
도 15는 표시 장치를 설명하는 단면도.
도 16은 표시 장치를 설명하는 평면도.
도 17은 표시 장치를 설명하는 평면도.
도 18은 표시 장치의 등가 회로를 도시하는 도면.
도 19는 표시 장치를 설명하는 단면도.
도 20은 표시 장치를 설명하는 평면도.
도 21은 표시 장치를 설명하는 단면도.
도 22는 표시 장치를 설명하는 평면도.
도 23은 표시 장치를 설명하는 단면도.
도 24는 표시 장치를 설명하는 평면도.
도 25a 및 도 25b는 전자 기기를 도시하는 도면.
도 26a 및 도 26b는 전자 기기를 도시하는 도면.
도 27은 전자 기기를 도시하는 도면.
도 28a 및 도 28b는 본 발명의 일 형태를 도시하는 단면도.
이하에서는, 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명을 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 본 명세서 중의 도면에 있어서, 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 설명은 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 표시 장치 및 그 제작 방법의 일 형태를, 도면을 사용하여 자세히 설명한다. 도 1e에 동일 기판 위에 형성된 구동 회로의 트랜지스터, 화소부의 트랜지스터 및 게이트 배선(게이트 전극)의 콘택트부의 단면 구조의 일례를 도시한다.
트랜지스터(450)는, 채널 에치형이라고 불리는 보텀 게이트형의 트랜지스터이며, 트랜지스터(460)는, 보텀 콘택트형(역코플래너형이라고도 부른다)이라고 불리는 보텀 게이트형의 트랜지스터이다.
화소에 배치되는 트랜지스터(460)는, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(451a), 게이트 절연층(402), 채널 형성 영역을 포함하는 산화물 반도체층(454), 소스 전극층(455a) 및 드레인 전극층(455b)을 갖는다. 또한, 트랜지스터(460)를 덮어 산화물 반도체층(454) 상면 및 측면에 접하는 산화물 절연층(426)이 형성된다.
또한, 화소에 배치되는 트랜지스터(460)에는, 싱글 게이트 구조의 트랜지스터를 사용하는 예를 설명하였지만, 필요에 따라, 채널 형성 영역을 복수 갖는 멀티 게이트 구조의 트랜지스터를 사용하여도 좋다.
또한, 산화물 반도체층(454)은 투광성을 갖고, 소스 전극층(455a)의 일부, 및 드레인 전극층(455b)의 일부와 중첩하도록 형성된다. 또한, 산화물 반도체층(454)은, 투광성을 갖는 게이트 절연층(402)을 사이에 두고 게이트 전극층(451a)과 중첩한다. 화소에 배치되는 트랜지스터(460)의 채널 형성 영역은, 산화물 반도체층(454) 중, 소스 전극층(455a)의 측면과 상기 측면과 대향하는 드레인 전극층(455b)의 측면에 의하여 끼워지는 영역, 즉, 게이트 절연층(402)과 접하고, 또 게이트 전극층(451a)과 중첩하는 영역이다.
또한, 고개구율을 갖는 표시 장치를 실현하기 위해서, 트랜지스터(260)의 소스 전극층(455a) 및 드레인 전극층(455b)에는 투광성을 갖는 도전막을 사용한다.
또한, 트랜지스터(460)의 게이트 전극층(451a)에도 투광성을 갖는 도전막을 사용한다.
또한, 구동 회로부에 배치되는 트랜지스터(450)는, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(421a), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(425a) 및 드레인 전극층(425b)으로 구성된다. 여기서, 산화물 반도체층(403)은, 적어도 채널 형성 영역(423), 고저항 소스 영역(424a), 및 고저항 드레인 영역(424b)을 갖는다. 또한, 채널 형성 영역(423), 소스 전극층(425a), 및 드레인 전극층(425b) 위에는 투광성을 갖는 산화물 절연층(427) 및 보호 절연층(428)이 형성된다.
또한, 산화물 절연층(426)과 중첩하는 산화물 반도체층(403)의 제 1 영역(424c), 제 2 영역(424d)은, 채널 형성 영역(423)과 같은 산소 과잉 상태이며, 리크 전류의 저감이나 기생 용량을 저감시키는 역할을 한다. 또한, 산화물 절연층(426)이 산화물 반도체층(403)과 중첩하지 않는 구성으로 하는 경우는, 산화물 반도체층(403)의 제 1 영역(424c), 제 2 영역(424d)은 형성되지 않는다.
이하, 도 1a 내지 도 1e를 사용하여 동일 기판 위에 트랜지스터(450) 및 트랜지스터(460)를 제작하는 공정을 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 금속막을 형성한 후, 제 1 포토리소그래피 공정 및 에칭 공정에 의하여 게이트 전극층(421a, 421b)을 형성한다. 또한, 게이트 전극층(421b)은, 게이트 배선에 상당하지만, 편의상, 게이트 전극층으로서 표기한다.
또한, 포토리소그래피 공정에 사용하는 레지스트 마스크는 잉크 젯법에 의하여 형성하여도 좋다. 잉크 젯법에서는, 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
게이트 전극층(421a, 421b)에 사용하는 금속막으로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 적층막 등을 들 수 있다.
기판(400)에는, 예를 들어, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨 보로실리케이트 유리 등을 사용할 수 있다. 또한, 후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 유리 기판을 사용하면 좋다.
또한, 유리 기판 대신에 세라믹스 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 기판을 사용하여도 좋다.
또한, 하지막이 되는 절연층을 기판(400)과 게이트 전극층(421a, 421b)의 사이에 형성하여도 좋다. 하지막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막 중에서 선택된 막의 단층 구조, 또는 상기 복수의 막의 적층 구조에 의하여 형성할 수 있다.
다음에, 게이트 전극층(421a, 421b)을 덮어 투광성을 갖는 도전막을 형성한 후, 제 2 포토리소그래피 공정 및 에칭 공정에 의하여 게이트 전극층(451a, 451b)을 형성한다. 또한, 게이트 전극층(451b)은, 게이트 배선층에 상당하지만, 편의상, 게이트 전극층으로서 표기한다. 투광성을 갖는 도전막에는, 가시광에 대해서 투광성을 갖는 도전 재료, 예를 들어 In-Sn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계 등의 금속 산화물을 사용할 수 있다. 상기 도전막의 막 두께는, 50nm 이상 300nm 이하의 범위 내에서 적절히 선택한다. 또한, 스퍼터링법을 사용하는 경우, 상기 도전 재료에 2wt% 이상 10wt% 이하의 SiO2를 포함하는 타깃을 사용하여 성막하여도 좋다.
본 실시형태에서는, 배선 저항을 저감하기 위해서 화소부에 배치되는 게이트 배선의 일부를 게이트 전극층(421a, 421b)과 같은 금속막으로 형성한다.
다음에, 게이트 전극층(421a, 421b, 451a, 451b) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)에는, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 또는 질화산화실리콘층 등의 투광성을 갖는 절연막을 사용할 수 있고, 플라즈마 CVD법이나 스퍼터링법 등을 사용하여 형성한다. 또한, 게이트 절연층(402)은, 상기 절연막의 단층에 한정되지 않고, 상이한 막의 적층이라도 좋다. 예를 들어, 성막 가스로서 실란(SiH4), 산소 및 질소를 사용하여 플라즈마 CVD법에 의하여 산화질화실리콘막을 형성할 수 있다. 게이트 절연층(402)의 막 두께는, 100nm 이상 500nm 이하로 하고, 적층의 경우는 예를 들어, 막 두께 50nm 이상 200nm 이하의 제 1 게이트 절연층을 형성하고, 제 1 게이트 절연층 위에 막 두께 5nm 이상 300nm 이하의 제 2 게이트 절연층을 형성한다.
본 실시형태에서는, 게이트 절연층(402)에 플라즈마 CVD법에 의하여 형성한 막 두께 100nm의 산화질화실리콘(SiON (조성비 N<O))을 사용한다.
다음에, 게이트 절연층(402) 위에 투광성을 갖는 도전막을 형성한 후, 제 3 포토리소그래피 공정 및 에칭 공정에 의하여 소스 전극층(455a) 및 드레인 전극층(455b)을 형성한다(도 1a 참조).
투광성을 갖는 도전막에는, 게이트 전극층(451a, 451b)과 같은 재료를 사용할 수 있다.
다음에, 제 4 포토리소그래피 공정 및 에칭 공정에 의하여 게이트 절연층(402)을 선택적으로 에칭하여 게이트 전극층(421b)에 도달하는 콘택트 홀을 형성한다.
다음에, 게이트 절연층(402) 위에 막 두께 5nm 이상 200nm 이하, 바람직하게는, 10nm 이상 20nm 이하의 투광성을 갖는 산화물 반도체막을 스퍼터링법에 의하여 형성한다. 산화물 반도체막의 형성 후에 탈수화 또는 탈수소화를 위한 가열 처리를 행하여도 산화물 반도체막을 비정질의 상태로 하기 위해서, 막 두께를 50nm 이하로 하는 것이 바람직하다. 산화물 반도체막의 막 두께를 얇게 함으로써 후에 가열 처리를 행한 경우에, 결정화해 버리는 것을 억제할 수 있다.
산화물 반도체막으로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O막이나, 3원계 금속 산화물인 In-Ga-Zn-O막, In-Sn-Zn-O막, In-Al-Zn-O막, Sn-Ga-Zn-O막, Al-Ga-Zn-O막, Sn-Al-Zn-O막이나, 2원계 금속 산화물인 In-Zn-O막, Sn-Zn-O막, Al-Zn-O막, Zn-Mg-O막, Sn-Mg-O막, In-Mg-O막이나, In-O막, Sn-O막, Zn-O막 등의 산화물 반도체막을 사용할 수 있다. 또한, 상기 산화물 반도체막에 SiO2를 포함하여도 좋다.
또한, 산화물 반도체막은, InMO3(ZnO)m(m>0)로 표기되는 박막을 사용할 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co 중에서 선택된 1개 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다. InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체막 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
본 실시형태에서는, 산화물 반도체막으로서 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법에 의하여 막 두께 15nm의 In-Ga-Zn-O계 비단결정막을 형성한다.
In-Ga-Zn-O계 비단결정막은, In-Ga-Zn-O계 산화물반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1[mol수 비율](즉, In:Ga:Zn=1:1:0.5[atom 비율]))을 사용하여 기판과 타깃간의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전력 0.5kW, 산소(산소 유량 비율 100%) 분위기하에서 형성할 수 있다. 또한, 그 외에도 In:Ga:Zn=1:1:1[atom 비율]이나, In:Ga:Zn=1:1:2[atom 비율]의 조성 비율을 갖는 타깃을 사용하여도 좋다. 이들이 타깃의 충전율은, 90% 이상 100% 이하, 바람직하게는, 95% 이상, 99.9% 이하이다. 충전율이 높은 금속 산화물 타깃을 사용함으로써 형성한 산화물 반도체막은, 치밀한 막이 된다.
스퍼터링법에는, 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과 DC 스퍼터링법이 있고, 또한, 펄스적으로 바이어스를 주는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 사용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 사용된다.
또한, 성막 중에 발생하는 먼지를 저감하고 막 두께 분포의 균일성을 향상시키기 위해서는, 펄스 직류(DC) 전원을 사용하여 스퍼터링을 행하는 것이 바람직하다.
또한, 재료가 상이한 타깃을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일 챔버에서 상이한 재료를 적층 형성하는 것이나, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수 있다.
또한, 챔버 내부에 자석(磁石) 기구(機構)를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시켜 그들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법 등도 있다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 게이트 절연층(402)의 표면에 부착하여 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 이온화한 아르곤을 기판에 충돌시켜 표면을 개질하는 방법이다. 또한, 아르곤 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다.
또한, 산화물 반도체막을 형성하기 전에 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하에 있어서, 가열 처리(400℃ 이상 기판의 변형점 미만)를 행하여 게이트 절연층(402) 내에 포함되는 수소 및 물 등의 불순물을 제거하여도 좋다.
다음에, 산화물 반도체막을 제 5 포토리소그래피 공정 및 에칭 공정에 의하여 섬 형상의 산화물 반도체층(403, 453)으로 가공한다(도 1b 참조). 또한, 섬 형상의 산화물 반도체층(403, 453)을 형성하기 위한 레지스트 마스크는, 잉크 젯법에 의하여 형성하여도 좋다. 잉크 젯법을 사용함으로써, 제조 비용을 저감할 수 있다.
또한, 본 실시형태에서는, 게이트 전극층(421b)에 도달하는 콘택트 홀의 형성은, 산화물 반도체막을 형성하기 전에 제 4 포토리소그래피 공정 및 에칭 공정에 의하여 게이트 절연층을 선택적으로 에칭하여 행한다. 한편, 상기 콘택트 홀의 형성은, 상술한 섬 형상의 산화물 반도체층(403, 453)을 형성한 후에 행하여도 좋다. 그 경우에는, 역 스퍼터링을 행하여 산화물 반도체층(403, 453) 및 게이트 절연층(402)의 표면에 부착하여 있는 레지스트 잔사(殘渣) 등을 제거하는 것이 바람직하다.
또한, 게이트 절연층 위에 산화물 반도체막을 형성한 후에 게이트 전극층(421b)에 도달하는 콘택트 홀을 형성하고, 그 후, 산화물 반도체막을 선택적으로 에칭하여 섬 형상의 산화물 반도체층(403, 453)으로 가공하는 공정으로 하여도 좋다.
다음에, 산화물 반도체층(403, 453)의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는, 400℃ 이상 기판의 변형점 미만, 바람직하게는, 425℃ 이상으로 한다. 또한, 425℃ 이상이면 열 처리 시간은 1시간 이하로 하여도 좋지만, 425℃ 이하이면 가열 처리 시간은 1시간보다 긴 시간 동안 행한다.
여기서는, 가열 처리 장치인 전기로(電氣盧)에 기판을 도입하여 산화물 반도체층(403, 453)에 대해서 질소 분위기하에서 가열 처리를 행한다. 본 실시형태에서는, 산화물 반도체층(403, 453)의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터 다시 물이 도입되지 않는 온도까지 같은 노를 사용하고, 구체적으로는, 가열 온도 T보다 100℃ 이상 내릴 때까지 질소 분위기하에서 서냉(徐冷)한다. 또한, 분위기는 질소에 한정되지 않고, 헬륨, 네온, 아르곤 등을 사용하여도 좋다.
또한, 제 1 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에 물이나 수소 등이 포함되지 않는 것이 바람직하다. 여기서, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도는, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상으로 하는 것이 바람직하다.
산화물 반도체층(403, 453)은, 제 1 가열 처리에 의하여 결정화하여 미결정막 또는 다결정막이 되는 경우가 있다. 또한, 산화물 반도체층(403, 453)은, 제 1 가열 처리에 의하여 산소 결핍형(缺乏型)이 되고, 캐리어 농도가 1×1018/cm3 이상으로 높아지기 때문에 저저항화한다. 또한, 게이트 전극층(451a, 451b)도 제 1 가열 처리에 의하여 결정화하고, 미결정막 또는 다결정막이 되는 경우가 있다. 예를 들어, 게이트 전극층(451a, 451b)에 산화인듐산화주석 합금막을 사용하는 경우는, 450℃에서 1시간의 제 1 가열 처리에 의하여 용이하게 결정화되지만, 상기 게이트 전극층(451a, 451b)에 산화실리콘을 포함하는 산화인듐산화주석 합금막을 사용하는 경우는, 결정화가 일어나기 어렵다.
또한, 산화물 반도체층의 제 1 가열 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 그 경우에는, 제 1 가열 처리 후에 제 5 포토리소그래피 공정을 행한다.
다음에, 게이트 절연층(402), 및 산화물 반도체층(403, 453) 위에 스퍼터링법에 의하여 투광성을 갖는 산화물 절연층을 형성한다. 그리고, 제 6 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 에칭 공정에 의하여 선택적으로 산화물 절연층(426)을 형성하고, 그 후 레지스트 마스크를 제거한다. 이 단계에서는, 산화물 반도체층(403, 453)의 주연(周緣) 및 측면은 산화물 절연층(426)과 중첩하는 구조가 된다. 또한, 제 6 포토리소그래피 공정 및 에칭 공정에 의하여 게이트 전극층(421b)에 도달하는 콘택트 홀과 드레인 전극층(455b)에 도달하는 콘택트 홀의 형성도 행한다(도 1c 참조).
산화물 절연층(426)은, 1nm 이상의 막 두께로 하고, 상술한 산화물 절연층에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성할 수 있다. 본 실시형태에서는, 스퍼터링법에 의하여 형성한 산화실리콘막으로 산화물 절연층(426)을 형성한다.
성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는, 100℃로 한다. 산화실리콘막의 스퍼터링법에 의한 성막은, 희 가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는, 아르곤) 및 산소 분위기하에서 행할 수 있다.
또한, 타깃에는, 산화실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하는 경우는, 산소 및 희 가스 분위기하에서 스퍼터링을 행함으로써 산화실리콘을 형성할 수 있다. 저저항화한 산화물 반도체층(403, 453)에 접하여 형성하는 산화물 절연층은, 수분, 수소 이온, 또는 OH- 등의 불순물을 극력(極力) 포함하지 않고, 이들의 외부로부터의 침입을 블로킹할 수 있는 무기 절연막을 사용하면 좋다. 대표적으로는, 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용할 수 있다.
본 실시형태에서는, 붕소를 첨가한 기둥 형상 다결정 실리콘 타깃(저항률 0.01Ωcm, 순도 6N)을 사용하여 기판과 타깃 사이의 거리(T-S간 거리)를 89mm, 압력 0.4Pa, 직류(DC) 전력 6kW, 산소(산소 유량 비율 100%) 분위기하에서 펄스 DC 스퍼터링법에 의하여 형성한다. 막 두께는 300nm로 한다.
다음에, 게이트 절연층(402), 산화물 절연층(426), 및 산화물 반도체층(403, 453) 위에 금속막을 형성한 후, 제 7 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 에칭 공정에 의하여 소스 전극층(425a) 및 드레인 전극층(425b)을 형성한다. 또한, 게이트 전극층(421b)에 전기적으로 접속하는 접속 전극층(429)과, 드레인 전극층(455b)과 전기적으로 접속하는 접속 전극층(452)도 형성한다.
상기 금속막의 성막 방법에는, 스퍼터링법, 진공 증착법(전자 빔 중착법 등), 아크(arc) 방전 이온플레이팅법, 또는 스프레이법을 사용할 수 있다. 금속막으로서는, Ti, Mo, W, Al, Cr, Cu, Ta 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 합금 등을 사용한다. 또한, 상기 금속막은 상술한 원소의 단층에 한정되지 않고, 상이한 원소의 적층을 사용하여도 좋다. 본 실시형태에서는, 티타늄막(막 두께 100nm)과 알루미늄막(막 두께 200nm)과 티타늄막(막 두께 100nm)의 3층 구조의 금속막을 형성한다. 또한, 티타늄막 대신에 질화티타늄막을 사용하여도 좋다.
또한, 제 7 포토리소그래피 공정 후의 에칭 공정에 있어서는, 산화물 반도체층(403, 453) 위에 접하는 금속막을 선택적으로 제거할 필요가 있다. 이와 같은 경우에는, 알칼리성의 에천트(예를 들어, 암모니아과수(31wt% 과산화수소:28wt% 암모니아:물=5:2:2)) 등을 사용하면, 금속막을 선택적으로 제거하여 In-Ga-Zn-O계 산화물 반도체로 이루어지는 산화물 반도체층(403, 453)을 잔존시킬 수 있다.
또한, 소스 전극층(425a) 및 드레인 전극층(425b)을 형성하기 위한 레지스트 마스크를 잉크 젯법에 의하여 형성하여도 좋다. 잉크 젯법을 사용함으로써 제조 비용을 저감할 수 있다.
다음에, 산화물 절연층(426), 소스 전극층(425a), 드레인 전극층(425b), 접속 전극층(429), 및 접속 전극층(452) 위에 투광성을 갖는 산화물 절연층(427)을 형성한다(도 1d 참조). 산화물 절연층(427)으로서는, 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용한다. 본 실시형태에서는, 스퍼터링법에 의하여 형성한 산화실리콘막을 사용하여 산화물 절연층(427)을 형성한다.
다음에, 질소 가스 등의 불활성 가스 분위기하, 200℃ 이상 400℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하에서 제 2 가열 처리를 행한다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다.
제 2 가열 처리에서는, 산화물 절연층(427)과 산화물 반도체층(403)의 일부, 및 산화물 절연층(426)과 산화물 반도체층(453)이 접한 상태로 가열된다. 이로써, 제 1 가열 처리에서 저저항화된 산화물 반도체층(403, 453)은, 산화물 절연층(427, 426)으로부터 산소가 공급되어 산소 과잉의 상태가 되어 고저항화(i형화)된다.
또한, 산화물 반도체층(403)이 15nm 미만의 경우, 산화물 반도체층(403)에 있어서, 금속막으로 이루어지는 소스 전극층(425a) 및 드레인 전극층(425b)과 중첩하는 영역에서는, 상기 영역의 산소가 상기 금속막 측에 이동하기 쉽게 되어 상기 영역은 모두 n형화된다. 또한, 산화물 반도체층(403)의 막 두께가 15nm 이상 50nm 이하의 경우는, 상기 금속막과 상기 영역의 계면 근방이 n형화되지만, 그 아래 측은 i형화 또는 n-형화한 상태가 된다.
또한, 본 실시형태에서는, 산화실리콘막을 형성한 후에 제 2 가열 처리를 행하였지만, 가열 처리의 타이밍은 산화실리콘막을 형성한 후라면 문제가 없고, 산화실리콘막을 형성한 직후에 한정되지 않는다.
다음에, 산화물 절연층(427) 위에 투광성을 갖는 보호 절연층(428)을 형성한다(도 1e 참조). 보호 절연층(428)으로서는, 질화실리콘막, 질화산화실리콘막, 또는 질화알루미늄막 등을 사용한다. 본 실시형태에서는, RF 스퍼터링법을 사용하여 형성한 질화실리콘막으로 보호 절연층(428)을 형성한다.
또한, 도시하지 않지만, 화소부에 있어서 산화물 절연층(427)과 보호 절연층(428) 사이에 투광성을 갖는 평탄화 절연층을 형성하여도 좋다. 평탄화 절연층으로서는, 아크릴계 수지, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아미드, 또는 에폭시계 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연층을 복수 적층시켜도 좋다.
상술한 공정에 의하여 동일 기판 위에 채널 에치형의 트랜지스터(450), 및 보텀 콘택트형의 트랜지스터(460)를 제작할 수 있다. 또한, 보텀 콘택트형의 트랜지스터(460)는, 접속 전극층(452) 이외는 투광성을 갖는 재료로 구성되기 때문에, 개구율을 향상시킬 수 있다.
트랜지스터(450)와 같은 채널 에치형은, 채널 길이를 짧게 형성하기 쉽고, 구동 회로와 같은 고속 동작을 필요로 하는 트랜지스터를 형성하기에 유리하다. 즉, 동일 기판 위에 형성하는 복수의 회로 모두를 트랜지스터(460)와 같은 보텀 콘택트형으로 형성하는 일보다 고속 동작할 수 있는 표시 장치를 제작할 수 있다.
또한, 표시 장치에 필요한 화소 전극은, 화소부의 보호 절연층(428) 위에 형성되고, 트랜지스터(460)의 드레인 전극층과 전기적으로 접속된다. 여기서는, 접속 전극층(452)과 접속시키면 좋다. 또한, 화소 전극에는 게이트 전극층(451a, 451b), 소스 전극층(455a) 및 드레인 전극층(455b)과 같은 투광성을 갖는 도전막을 사용할 수 있다.
본 발명의 일 형태는, 동일 기판 위에 구동 회로와 화소 회로를 갖는 표시 장치에 있어서, 상기 구동 회로와 화소 회로가 필요로 하는 전기 특성을 얻기 쉽게 하도록 상기 구동 회로와 화소 회로의 각각을 구조가 상이한 트랜지스터로 형성하는 것이며, 본 실시형태와 같이, 구동 회로에 채널 에치형의 트랜지스터(450), 화소 회로에 보텀 콘택트형의 트랜지스터(460)를 사용함으로써 표시 특성이 우수한 표시 장치를 제작할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 트랜지스터의 제작 공정의 일부가 실시형태 1과 다른 예를 도 2a 내지 도 2e에 도시한다. 도 2a 내지 도 2e는, 도 1a 내지 도 1e와 공정이 일부 다른 점 이외는 동일하기 때문에, 동일한 개소에는 같은 부호를 붙이고, 동일한 개소의 자세한 설명은 생략한다.
우선, 실시형태 1에 따라, 기판 위에 게이트 전극층(421a, 451a) 및 게이트 절연층(402)을 형성하고, 게이트 절연층(402)을 사이에 두고 게이트 전극층(451a)과 일부가 중첩하는 소스 전극층(455a) 및 드레인 전극층(455b)을 형성한다. 그리고, 게이트 절연층(402), 소스 전극층(455a) 및 드레인 전극층(455b) 위에 산화물 반도체막의 형성을 행한다.
다음에, 산화물 반도체막의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는, 400℃ 이상 기판의 변형점 미만, 바람직하게는 425℃ 이상으로 한다. 또한, 425℃ 이상이면 열 처리 시간은 1시간 이하로 하여도 좋지만, 425℃ 미만이면 가열 처리 시간은 1시간보다 긴 시간 동안 행한다. 여기서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하여 산화물 반도체막에 대해서 질소 분위기하에 있어서 가열 처리를 행한 후, 대기에 노출시키지 않고, 산화물 반도체막으로의 물이나 수소의 재혼입을 방지한다. 그 후, 같은 노에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)를 도입하여 냉각을 행한다. 산소 가스 또는 N2O 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm) 이하로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 행하는 제 1 가열 처리 후에 200℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 300℃ 이하의 온도에서 산소 가스 또는 N2O 가스 분위기하에서의 가열 처리를 행하여도 좋다.
상술한 공정을 거쳐 산화물 반도체막 전체는 산소 과잉의 상태가 되어, 산화물 반도체막을 고저항화, 즉 i형화시킬 수 있다. 또한, 본 실시형태에서는, 산화물 반도체막 형성 직후에 제 1 가열 처리를 행하는 예를 나타내지만, 제 1 가열 처리는 산화물 반도체막 형성 후의 공정이라면 특히 한정되지 않는다.
다음에, 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 에칭 공정에 의하여 산화물 반도체막 및 게이트 절연층(402)을 선택적으로 에칭하여 게이트 전극층(421b)에 도달하는 콘택트 홀을 형성한다. 그 후, 레지스트 마스크를 제거한다(도 2a 참조).
다음에, 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 에칭 공정에 의하여 산화물 반도체막을 선택적으로 에칭하여 섬 형상으로 가공한다. 그리고, 레지스트 마스크를 제거하여 게이트 절연층(402) 위에 산화물 반도체층(404, 405)을 형성한다(도 2b 참조).
다음에, 게이트 절연층(402) 및 산화물 반도체층(404, 405) 위에 스퍼터링법에 의하여 산화물 절연층을 형성한 후, 포토리소그래피 공정에 의하여 레지스트 마스크를 형성한다. 그리고, 에칭 공정에 의하여 산화물 절연층(426)을 형성하고 레지스트 마스크를 제거한다. 이 단계에서, 산화물 반도체층(404, 405)과 산화물 절연층(426)이 중첩하는 영역이 형성된다. 또한, 이 공정에 의하여 게이트 전극층(421b)에 도달하는 콘택트 홀의 형성과, 드레인 전극층(455b)에 도달하는 콘택트 홀의 형성도 행한다(도 2c 참조).
산화물 절연층에는, 수분, 수소 이온, OH- 등의 불순물을 극력 포함하지 않고, 이들이 외부로부터 침입하는 것을 블로킹하는 무기 절연막을 사용하면 좋다. 대표적으로는, 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용할 수 있다.
다음에, 게이트 절연층(402), 산화물 절연층(426) 및 산화물 반도체층(404, 405) 위에 산화물 도전막과 금속막의 적층을 형성한다. 스퍼터링법을 사용하면, 산화물 도전막과 금속막의 적층을 대기에 노출시키지 않고 연속적으로 형성할 수 있다.
산화물 도전막으로서는, 산화아연을 성분으로 하여 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 이와 같은 산화물 도전막으로서, 산화아연, 산화아연알루미늄, 산화질화아연알루미늄, 산화아연갈륨 등을 들 수 있다. 본 실시형태에서는, 산화아연막을 사용한다.
또한, 금속막으로서는, Ti, Mo, W, Al, Cr, Cu, Ta 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 합금 등을 사용할 수 있다. 또한, 상술한 금속막은, 상술한 원소의 단층에 한정되지 않고, 상이한 원소의 적층이라도 좋다. 본 실시형태에서는, 몰리브덴막, 알루미늄막, 및 몰리브덴막을 적층한 3층 적층막을 사용한다.
다음에, 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 에칭 공정에 의하여 금속막을 선택적으로 에칭하여 소스 전극층(445a), 드레인 전극층(445b), 접속 전극층(449), 및 접속 전극층(442)을 형성한 후, 레지스트 마스크를 제거한다.
또한, 레지스트 마스크를 제거하기 위해서 사용되는 레지스트 박리액은, 알칼리성 용액이며, 레지스트 박리액을 사용하는 경우는, 상기 전극층을 마스크로 하여 산화아연막도 선택적으로 에칭된다. 따라서, 소스 전극층(445a)에 접하는 산화물 도전층(446a), 드레인 전극층(445b)에 접하는 산화물 도전층(446b)이 형성된다.
또한, 산화물 반도체층과 산화물 도전층은 에칭 속도에 차이가 있기 때문에, 산화물 반도체층 위에 접하는 산화물 도전층은 에칭의 시간을 제어함으로써 제거할 수 있다.
또한, 금속막을 선택적으로 에칭한 후, 산소 애싱 처리에 의하여 레지스트 마스크를 제거한 후, 소스 전극층(445a), 드레인 전극층(445b), 접속 전극층(449), 및 접속 전극층(442)을 마스크로 하여 산화아연막을 선택적으로 에칭하여도 좋다.
소스 전극층(445a)과 산화물 반도체층(404) 사이에 형성되는 산화물 도전층(446a)은, 소스 영역으로서 기능하고, 드레인 전극층(445b)과 산화물 반도체층(404) 사이에 형성되는 산화물 도전층(446b)은 드레인 영역으로서 기능한다. 산화물 도전층(446a) 및 산화물 도전층(446b)을 형성함으로써, 산화물 반도체층(404)과 소스 전극층(445a) 및 드레인 전극층(445b)의 접촉 저항을 내릴 수 있다. 이와 같이, 전류 경로(徑路)의 저저항화가 도모된 트랜지스터는 고속 동작할 수 있고, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
몰리브덴은, 산화물 반도체와의 접촉 저항이 비교적으로 높은 재료이다. 몰리브덴은, 티타늄과 비교하여 산화되기 어렵기 때문에, 산화물 반도체층으로부터 산소를 뽑은 작용이 약하여 산화물 반도체층의 접촉 계면이 n형화되지 않기 때문이다. 이와 같은 경우에 있어서, 산화물 반도체층과 금속 전극층의 사이에 산화물 도전층을 개재시키는 것은, 접촉 저항을 저감시키기 위한 매우 유효한 수단이다.
또한, 같은 공정에서 접속 전극층(449)에 접하는 산화물 도전층(448)이 형성되고, 접속 전극층(442)에 접하는 산화물 도전층(447)이 형성된다(도 2d 참조).
다음에, 트랜지스터의 전기적 특성의 편차를 경감하기 위해서, 불활성 가스 분위기하, 예를 들어, 질소 가스 분위기하에서 제 2 가열 처리를 행하여도 좋다. 제 2 가열 처리는, 150℃ 이상 350℃ 미만으로 행하는 것이 바람직하고, 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다.
또한, 제 2 가열 처리에 의하여 산화물 반도체층(404, 454) 중에 산소의 함침 또는 확산이 행해진다. 산화물 반도체층(404, 454) 중에 산소가 함침되거나, 또는 확산됨으로써, 채널 형성 영역의 고저항화(i형화)를 도모할 수 있다. 따라서, 전기 특성이 노멀리 오프가 되는 트랜지스터를 얻을 수 있다. 또한, 제 2 가열 처리에 의하여 산화물 도전층(446a, 446b, 447, 448)을 결정화시켜 도전성을 향상시킬 수도 있다.
다음에, 산화물 절연층(426), 소스 전극층(445a), 드레인 전극층(445b) 위에 산화물 절연층(427), 보호 절연층(428)을 형성한다(도 2e 참조). 산화물 절연층(427), 보호 절연층(428)은, 실시형태 1과 같은 재료 및 제작 방법에 의하여 형성할 수 있다.
상술한 공정에 의하여, 동일 기판 위에 트랜지스터(440)와 트랜지스터(460)를 제작할 수 있다.
구동 회로부에 배치되는 트랜지스터(440)는, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(421a), 게이트 절연층(402), 산화물 반도체층(404), 산화물 도전층(446a, 446b), 소스 전극층(445a) 및 드레인 전극층(445b)으로 구성된다. 여기서, 산화물 반도체층(404)은, 적어도 채널 형성 영역(443), 고저항 소스 영역(444a), 및 고저항 드레인 영역(444b)을 갖는다. 또한, 채널 형성 영역(443), 소스 전극층(445a) 및 드레인 전극층(445b) 위에는 산화물 절연층(427) 및 보호 절연층(428)이 형성된다.
고저항 소스 영역(444a)과 소스 전극층(445a) 사이에는 소스 영역으로서 기능하는 산화물 도전층(446a)이 형성되고, 고저항 드레인 영역(444b)과 드레인 전극층(445b)의 사이에는 드레인 영역으로서 기능하는 산화물 도전층(446b)이 형성됨으로써, 접촉 저항의 저감을 도모한다.
또한, 산화물 절연층(426)과 중첩하는 산화물 반도체층(404)의 제 1 영역(444c), 제 2 영역(444d)은, 채널 형성 영역(443)과 같은 산소 과잉의 상태이며, 리크 전류의 저감이나 기생 용량을 저감하는 역할도 한다. 또한, 산화물 절연층(426)이 산화물 반도체층(404)과 중첩하지 않는 구성으로 하는 경우는, 산화물 반도체층(404)의 제 1 영역(444c), 제 2 영역(444d)은 형성되지 않는다.
또한, 본 실시형태는, 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에 도시한 액티브 매트릭스 기판을 사용하여 액정 표시 장치를 구성하는 일례를 나타낸다.
액티브 매트릭스 기판의 단면 구조의 일례를 도 3에 도시한다.
실시형태 1 및 실시형태 2에서는, 동일 기판 위에 구동 회로부의 트랜지스터, 화소부의 트랜지스터 및 게이트 배선(게이트 전극) 콘택트부를 도시하지만, 본 실시형태에서는, 그들에 더하여 유지 용량, 게이트 배선과 소스 배선의 교차부도 도시하여 설명한다.
용량, 게이트 배선, 소스 배선은, 실시형태 1 또는 실시형태 2에 나타내는 제작 공정과 같은 공정에 의하여 형성할 수 있고, 포토마스크의 매수나, 공정수를 증가시키지 않고 제작할 수 있다. 또한, 화소부의 표시 영역이 되는 부분에 있어서는, 게이트 배선, 소스 배선, 및 용량 배선층이 투광성을 갖는 도전막으로 형성되고, 높은 개구율을 실현한다. 또한, 표시 영역이 아닌 부분의 소스 배선층은, 배선 저항을 저감시키기 위해서 금속 배선을 사용할 수 있다.
도 3에 있어서, 트랜지스터(450)는, 구동 회로부에 형성되는 트랜지스터이며, 화소 전극층(457)과 전기적으로 접속하는 트랜지스터(460)는, 화소부에 형성되는 트랜지스터이다.
기판(400) 상방에 형성되는 트랜지스터(460)로서, 본 실시형태에서는, 실시형태 1 또는 실시형태 2의 트랜지스터(460)와 같은 구조를 사용한다.
트랜지스터(460)의 게이트 전극층(451a)과 같은 투광성을 갖는 재료, 및 같은 공정에 의하여 형성되는 용량 배선층(430)은, 유전체가 되는 게이트 절연층(402)을 사이에 두고 용량 전극(431)과 중첩하여 유지 용량을 형성한다. 또한, 용량 전극(431)은, 트랜지스터(460)의 소스 전극층(455a) 또는 드레인 전극층(455b)과 같은 투광성을 갖는 재료, 및 같은 공정에 의하여 형성된다. 따라서, 트랜지스터(460)가 투광성을 갖는 것에 더하여 유지 용량도 투광성을 갖기 때문에, 개구율을 향상시킬 수 있다.
유지 용량이 투광성을 갖는 것은, 개구율을 향상시키기 위해서 중요하다. 특히, 10인치 이하의 소형(小型) 액정 패널에 있어서, 화소 사이즈를 미세화(微細化)하여도 높은 개구율을 실현할 수 있다. 또한, 트랜지스터(460) 및 유지 용량의 구성 부재에 투광성을 갖는 막을 사용함으로써, 넓은 시야각을 실현하기 때문에, 1화소를 복수의 서브 픽셀로 분할하여도 높은 개구율을 실현할 수 있다. 예를 들어, 1개의 화소 내에 2개 내지 4개의 서브 픽셀 및 유기 용량을 갖는 경우에 있어서도, 트랜지스터가 투광성을 갖는 것에 더하여 각각 유지 용량도 투광성을 갖기 때문에, 개구율을 향상시킬 수 있다.
또한, 유지 용량은, 화소 전극층(457)의 하방에 형성되고, 용량 전극(431)은 화소 전극층(457)과 전기적으로 접속된다.
본 실시형태에서는, 용량 배선층(430), 게이트 절연층(402), 및 용량 전극(431)을 사용하여 유지 용량을 형성하는 예를 나타내지만, 유지 용량을 형성하는 구조에 대해서는 특히 한정되지 않는다. 예를 들어, 용량 배선층을 형성하지 않고, 인접하는 화소의 게이트 배선의 일부를 용량 배선층으로 하여도 좋다. 또한, 게이트 절연층 외에 보호 절연층이나 평탄화 절연층 등의 화소부의 구성에 사용되는 절연층을 유전체로서 사용하여도 좋다.
또한, 게이트 배선층, 소스 배선층, 및 용량 배선층은 화소 밀도에 따라 복수 형성된다. 또한, 단자부에 있어서는, 게이트 배선과 같은 전위의 제 1 단자 전극, 소스 배선과 같은 전위의 제 2 단자 전극, 용량 배선층과 같은 전위의 제 3 단자 전극 등이 복수 나란히 배치된다. 각각 단자 전극의 개수는, 각각 임의(任意)의 개수로 형성하면 좋고, 실시자(實施者)가 적절히 결정하면 좋다.
게이트 배선 콘택트부에 있어서, 게이트 전극층(421b)은, 저저항의 금속 재료로 형성할 수 있다. 게이트 전극층(421b)은 게이트 배선에 도달하는 콘택트 홀을 통하여 접속 전극층(429)과 전기적으로 접속된다.
구동 회로의 트랜지스터(450)의 게이트 전극층은, 산화물 반도체층의 상방에 형성된 도전층(417)과 전기적으로 접속시키는 구조로 하여도 좋다.
또한, 배선 교차부에 있어서, 도 3에 도시하는 바와 같이, 기생 용량을 저감시키기 위해서, 게이트 배선층(421c)과 소스 배선층(422)의 사이에는 게이트 절연층(402) 및 산화물 절연층(426)을 적층하는 구성으로 한다. 또한, 도 3에서는, 게이트 배선층(421c)을 금속막으로 하는 예를 도시하지만, 트랜지스터(460)의 게이트 전극층(451a)과 같은 투광성을 갖는 도전막을 사용하여 형성할 수도 있다.
또한, 액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판의 사이에 액정층을 형성하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 형성된 대향 전극과 전기적으로 접속되는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속하는 제 4 단자 전극을 단자부에 형성한다. 이 제 4 단자 전극은, 공통 전극을 고정 전위, 예를 들어 GND, 0V 등으로 설정하기 위한 단자이다. 제 4 단자 전극은, 화소 전극층(457)과 같은 투광성을 갖는 재료로 형성할 수 있다.
또한, 게이트 전극, 소스 전극, 드레인 전극, 화소 전극, 그 이외의 전극, 및 각종 배선층에 같은 재료를 사용하면, 스퍼터링 타깃이나 제조 장치를 공통적으로 할 수 있다. 또한, 그 재료 비용 및 에칭시에 사용하는 에천트나 에칭 가스의 비용을 저감시킬 수 있고, 결과적으로 제조 비용을 삭감할 수 있다.
또한, 도 3의 구조에 있어서, 평탄화 절연층(456)으로서 감광성의 수지 재료를 사용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 4)
또한, 본 실시형태에서는, 트랜지스터와 동일 기판 위에 형성되는 단자부의 구성의 일례를 도 4a1, 도 4a2, 도 4b1, 도 4b2를 사용하여 설명한다. 또한, 도 4a1, 도 4a2, 도 4b1, 도 4b2에 있어서, 도 3과 동일한 개소에는 같은 부호를 붙여 설명한다.
도 4a1 및 도 4a2는, 게이트 배선 단자부의 단면도 및 상면도를 각각 도시한다. 도 4a1은, 도 4a2 중의 C1-C2선을 따른 단면도에 상당한다.
도 4a1에 있어서, 산화물 절연층(427)과 보호 절연층(428)의 적층 위에 형성되는 도전층(415)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 4a1에 있어서, 단자부에서는, 게이트 배선층(421c)과 같은 재료로 형성되는 제 1 단자(411)와 소스 배선층(422)과 동일한 재료로 형성되는 접속 전극층(412)이 게이트 절연층(402)을 사이에 두고 중첩하고, 도전층(415)에서 도통된다. 도전층(415)은, 화소 전극층(457)과 같은 투광성을 갖는 재료, 같은 공정에 의하여 형성할 수 있다.
또한, 도 4b1 및 도 4b2는, 소스 배선 단자부의 단면도 및 상면도를 각각 도시한다. 또한, 도 4b1은, 도 4b2 중의 C3-C4선을 따른 단면도에 상당한다.
도 4b1에 있어서, 산화물 절연층(427)과 보호 절연층(428)의 적층 위에 형성되는 도전층(418)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 4b1에 있어서, 단자부에서는 게이트 배선층(421c)과 같은 재료로 형성되는 전극층(416)이 게이트 절연층(402)을 사이에 두고, 소스 배선과 전기적으로 접속되는 제 2 단자(414)의 하방에 중첩한다. 전극층(416)은 제 2 단자(414)와 전기적으로 접속되지 않고, 전극층(416)을 제 2 단자(414)와 상이한 전위, 예를 들어, 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량으로 할 수 있다. 또한, 제 2 단자(414)는, 도전층(418)과 전기적으로 접속한다. 도전층(418)은, 화소 전극층(457)과 같은 투광성을 갖는 재료, 같은 공정에 의하여 형성할 수 있다.
게이트 배선, 소스 배선, 공통 전위선, 및 전원 공급선은 화소 밀도에 따라 복수 형성된다. 또한, 단자부에 있어서는, 게이트 배선과 같은 전위의 제 1 단자, 소스 배선과 같은 전위의 제 2 단자, 전원 공급선과 같은 전위의 제 3 단자, 공통 전위선과 같은 전위의 제 4 단자 등이 복수 나란히 배치된다. 각각의 단자의 개수는 각각 임의의 개수로 형성되면 좋고, 실시자가 적절히 결정하면 좋다.
또한, 본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 액정 표시 장치의 구성 및 제작 방법의 일례에 대해서 설명한다.
본 실시형태에 있어서는, 액정 소자(액정 표시 소자라고도 한다)를 포함하는 표시 장치에 대해서 설명하지만, 이것에 한정되지 않고, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 본 명세서 중에 있어서의 표시 장치에는, 표시 소자가 밀봉된 상태인 패널과, 상기 패널을 동작시키기 위한 IC(집적 회로) 등이 포함된다. 또한, 상기 표시 소자가 형성되는 소자 기판에는 전류를 표시 소자에 공급하기 위한 수단이 각 화소에 구비된다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
표시 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서, 도 5a1, 도 5a2, 및 도 5b를 사용하여 설명한다. 도 5a1 및 도 5a2는, 트랜지스터(4010, 4011), 및 액정 소자(4013)를 제 1 기판(4001)과 제 2 기판(4006)과의 사이에 씰재(4005)에 의하여 밀봉한 패널의 평면도이다. 또한, 도 5b는, 도 5a1 및 도 5a2의 M-N선을 따른 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록, 씰재(4005)가 형성된다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005) 및 제 2 기판(4006)에 의하여, 액정층(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싸인 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 설치되어 있다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특히 한정되지 않고, COG법, 와이어 본딩법, 또는 TAB법 등을 사용할 수 있다. 도 5a1은, COG법에 의하여 신호선 구동 회로(4003)를 실장하는 예이며, 도 5a2는, TAB법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 트랜지스터를 복수 갖는다. 도 5b에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시한다. 트랜지스터(4010, 4011) 위에는 절연층(4041, 4020, 4021)이 형성된다.
트랜지스터(4010, 4011)에는, 실시형태 1 또는 실시형태 2에서 나타낸 산화물 반도체층을 포함하는 신뢰성이 높은 트랜지스터를 적용할 수 있다. 구동 회로용의 트랜지스터(4011)로서는, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(450), 화소용의 트랜지스터(4010)로서는 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(460)를 사용할 수 있다. 본 실시형태에 있어서, 트랜지스터(4010, 4011)는 n채널형 트랜지스터이다.
절연층(4021) 위에 있어서, 구동 회로용의 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 도전층(4040)이 형성된다. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 형성함으로써, 트랜지스터(4011)의 임계값 전압의 변화량을 저감할 수 있다. 또한, 도전층(4040)은, 전위가 트랜지스터(4011)의 게이트 전극과 동일하여도 좋고, 달라도 좋고, 제 2 게이트 전극으로서 기능시킬 수도 있다. 또한, 도전층(4040)의 전위는 GND, 0V, 또는 플로팅 상태라도 좋다.
또한, 액정 소자(4013)가 갖는 화소 전극(4030)은 트랜지스터(4010)와 전기적으로 접속된다. 그리고, 액정 소자(4013)의 대향 전극(4031)은, 제 2 기판(4006) 위에 형성된다. 화소 전극(4030)과 대향 전극(4031)과 액정층(4008)이 중첩하는 부분이, 액정 소자(4013)에 상당한다. 또한, 화소 전극(4030), 대향 전극(4031)에는, 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성된다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 투광성 기판을 사용할 수 있고, 유리, 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플로라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다.
또한, 부호 4035는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극(4031)의 사이의 거리(셀갭)를 제어하기 위하여 형성된다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다.
또한, 대향 전극(4031)은, 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 대향 전극(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상(Blue Phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 계속해서 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 액정층(4008)에 사용하는 경우는, 온도 범위를 개선하기 위해서 5wt% 이상의 키랄제를 혼합시킨 액정 조성물로 하는 것이 바람직하다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 1msec 이하이며 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작은 특징을 갖는다.
트랜지스터(4011)에서는, 산화물 반도체층에 접하여 절연층(4041)이 형성된다. 절연층(4041)은, 실시형태 1에서 나타낸 산화물 절연층(427)과 같은 재료 및 방법에 의하여 형성할 수 있고, 여기서는, 스퍼터링법에 의하여 형성한 산화실리콘막을 사용한다.
또한, 절연층(4041) 위에 보호 절연층(4020)을 형성한다. 보호 절연층(4020)은, 실시형태 1에서 나타낸 보호 절연층(428)과 같은 재료 및 방법에 의하여 형성하면 좋다. 여기서는, 보호 절연층(4020)으로서 플라즈마 CVD법에 의하여 형성한 질화실리콘막을 사용한다.
또한, 평탄화 절연층으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는 아크릴계 수지, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시계 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(붕소 인 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지의 치환기로서는 유기기(예를 들어, 알킬기나 아릴기)나 플루오르기를 사용하여도 좋다. 또한, 유기기는 플루오르기를 가져도 좋다.
절연층(4021)의 형성법은, 특히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코팅, 딥, 스프레이 도포, 잉크젯, 스크린 인쇄, 오프셋 인쇄 등을 사용할 수 있고, 또한 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용하여 형성할 수 있다. 절연층(4021)의 소성 공정과 반도체층의 어닐을 겸함으로써 공정을 삭감할 수 있다.
화소 전극층(4030), 대향 전극(4031)은 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재한다), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극(4030), 대향 전극(4031)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항(sheet resistance)이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)를 통하여 공급된다.
또한, 접속 단자 전극(4015)은, 화소 전극(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은, 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은, 이방성 도전막(4019)을 통하여 FPC(4018)가 갖는 단자와 전기적으로 접속된다.
또한, 도 5a1, 도 5a2, 도 5b에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하는 예를 도시하지만, 이 구성에 한정되지 않는다. 주사선 구동 회로만을 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋다.
도 6은 본 명세서에 개시하는 제작 방법에 의하여 제작되는 트랜지스터 기판(2600)을 사용한 표시 장치로서 액정 표시 모듈을 구성하는 일례를 도시한다.
트랜지스터 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되고, 그 사이에 트랜지스터 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성한다.
착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우, 적색, 녹색 및 청색에 대응한 착색층들이 각 화소에 대응하여 형성된다. 트랜지스터 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606, 2607), 확산판(2613)이 설치된다.
광원은 냉음극관(2610)과, 반사판(2611)에 의하여 구성된다. 회로 기판(2612)에는, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장되고, 플렉시블 배선 기판(2609)을 통하여 트랜지스터 기판(2600)의 배선 회로부(2608)와 접속된다. 또한, 편광판과 액정층의 사이에 위상차판을 형성하여도 좋다.
액정 표시 모듈에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정에 의하여, 표시 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 동일 기판 위에 제작한 트랜지스터로 구성된 구동 회로 및 화소부를 동작시키는 예에 대해서 설명한다.
본 실시형태에서는, 실시형태 1에 따른 트랜지스터의 제작 방법에 대해서 동일 기판 위에 화소부 및 구동 회로부를 형성한다. 또한, 실시형태 1에 나타내는 트랜지스터는, n채널형 트랜지스터이며, 상기 구동 회로부는 n채널형 트랜지스터만으로 구성할 수 있는, 일부의 회로에 한정된다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 7a에 도시한다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)가 배치된다. 화소부(5301)에는 복수의 신호선이 신호선 구동 회로(5304)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(5302), 및 제 2 주사선 구동 회로(5303)로부터 연장되어 배치되어 있다. 또한, 주사선과 신호선의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스 상태로 배치되어 있다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(5305)(컨트롤러, 제어 IC라고도 한다)에 접속되어 있다.
도 7a에 도시하는 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)는, 화소부(5301)와 같은 기판(5300) 위에 형성된다. 따라서, 외부에 형성하는 구동 회로 등의 부품의 개수가 줄기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판(5300)과 외부의 구동 회로의 접속부(FPC 등)를 줄일 수 있기 때문에, 신뢰성이나 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는, 제 1 주사선 구동 회로(5302)에 대해서 제 1 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클록 신호(GCLK1) 등을 공급한다. 또한, 제 2 주사선 구동 회로(5303)에 대해서 제 2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 한다), 주사선 구동 회로용 클록 신호(GCLK2) 등을 공급한다.
또한, 신호선 구동 회로(5304)에 대해서는, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCLK), 비디오 신호용 데이터(DATA)(단순히 비디오 신호라고도 한다), 래치 신호(LAT) 등을 공급한다. 또한, 각 클록 신호는, 주기가 어긋난 복수의 클록 신호라도 좋고, 클록 신호를 반전시킨 신호(CKB)와 함께 공급되는 것이라도 좋다. 또한, 제 1 주사선 구동 회로(5302), 또는 제 2 주사선 구동 회로(5303)의 한쪽을 생략할 수 있다.
도 7b에서는, 구동 주파수가 낮은 회로(예를 들어, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303))를 화소부(5301)와 같은 기판(5300)에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)와 다른 기판에 형성하는 구성에 대해서 도시한다. 상기 구성에 의하여 전계 효과 이동도가 비교적으로 작은 트랜지스터를 사용하여도, 화소부와 동일 기판 위에 구동 회로의 일부를 구성할 수 있다. 따라서, 비용의 저감이나 수율의 향상 등을 도모할 수 있다.
다음에, n채널형 트랜지스터로 구성하는 신호선 구동 회로의 구성 및 동작의 일례에 대해서 도 8a 및 도 8b를 사용하여 설명한다.
신호선 구동 회로는, 시프트 레지스터(5601), 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는, 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)(N은 자연수)로 구성된다. 또한, 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)는, 각각 트랜지스터(5603_1) 내지 트랜지스터(5603_k)(k는 자연수)로 구성된다. 여기서, 트랜지스터(5603_1) 내지 트랜지스터(5603_k)는, n채널형 트랜지스터이다.
신호선 구동 회로의 접속 관계에 대해서 스위칭 회로(5602_1)를 예로 하여 설명한다. 트랜지스터(5603_1) 내지 트랜지스터(5603_k)의 제 1 단자는, 각각 배선(5604_1) 내지 배선(5604_k)과 접속된다. 트랜지스터(5603_1) 내지 트랜지스터(5603_k)의 제 2 단자는, 각각 신호선(S1) 내지 신호선(Sk)과 접속된다. 트랜지스터(5603_1) 내지 트랜지스터(5603_k)의 게이트는, 배선(5605_1)과 접속된다.
시프트 레지스터(5601)는, 배선(5605_1) 내지 배선(5605_N)에 순차로 H레벨(H신호, 고전원 전위 레벨이라고도 한다)의 신호를 출력하고, 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)를 순차로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)과의 도통 상태(제 1 단자와 제 2 단자 사이의 도통)를 제어하는 기능, 즉 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는지 아닌지를 제어하는 기능을 갖는다. 이와 같이, 스위칭 회로(5602_1)는, 셀렉터로서의 기능을 갖는다. 또한, 트랜지스터(5603_1) 내지 트랜지스터(5603_k)는, 각각 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)의 도통 상태를 제어하는 기능, 즉, 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는 기능을 갖는다. 이와 같이, 트랜지스터(5603_1) 내지 트랜지스터(5603_k)는, 각각 스위치로서의 기능을 갖는다.
또한, 배선(5604_1) 내지 배선(5604_k)에는, 각각 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는, 화상 정보 또는 화상 신호에 따른 아날로그 신호인 경우가 많다.
다음에, 도 8a의 신호선 구동 회로의 동작에 대해서 도 8b의 타이밍 차트를 참조하여 설명한다. 도 8b에는, 신호(Sout_1) 내지 신호(Sout_N), 및 신호(Vdata_1) 내지 신호(Vdata_k)의 일례를 도시한다. 신호(Sout_1) 내지 신호(Sout_N)는, 각각 시프트 레지스터(5601)의 출력 신호의 일례이며, 신호(Vdata_1) 내지 신호(Vdata_k)는, 각각 배선(5604_1) 내지 배선(5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 1동작 기간은, 표시 장치에 있어서의 1게이트 선택 기간에 대응한다. 1게이트 선택 기간은, 일례로서 기간 T1 내지 기간 TN로 분할된다. 기간 T1 내지 기간 TN은 각각 선택된 행(行)에 속하는 화소에 비디오 신호용 데이트(DATA)를 기록하기 위한 기간이다.
또한, 본 실시형태의 도면에 있어서, 신호 파형의 왜곡 등은, 명료화를 위해 과장되어 표기되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
기간 T1 내지 기간 TN에 있어서, 시프트 레지스터(5601)는, H레벨의 신호를 배선(5605_1) 내지 배선(5605_N)에 순차로 출력한다. 예를 들어, 기간 T1에 있어서, 시프트 레지스터(5601)는, 하이 레벨의 신호를 배선(5605_1)에 출력한다. 이 때, 트랜지스터(5603_1) 내지 트랜지스터(5603_k)는 온되어, 배선(5604_1) 내지 배선(5604_k)과, 신호선(S1) 내지 신호선(Sk)이 도통 상태가 된다. 그리고, 배선(5604_1) 내지 배선(5604_k)에는 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는, 각각 트랜지스터(5603_1) 내지 트랜지스터(5603_k)를 통하여, 선택되는 행에 속하는 화소 중, 1열째 내지 k열째의 화소에 기록된다. 이와 같이, 기간 T1 내지 기간 TN에 있어서 선택된 행에 속하는 화소에 k열씩 순차로 비디오 신호용 데이터(DATA)가 기록된다.
상술한 바와 같이, 비디오 신호용 데이터(DATA)가 복수의 열(列)씩 화소에 기록됨으로써, 비디오 신호용 데이터(DATA)의 수, 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기록됨으로써, 기록 시간을 길게 할 수 있고, 비디오 신호의 기록 부족을 방지할 수 있다.
또한, 시프트 레지스터(5601) 및 스위칭 회로부(5602)로서는, 실시형태 1 또는 실시형태 2에 나타내는 트랜지스터로 구성되는 회로를 사용할 수 있다. 이 경우, 시프트 레지스터(5601)가 갖는 모든 트랜지스터를 단극성(單極性)의 트랜지스터로 구성할 수 있다.
다음에, 주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는, 시프트 레지스터를 갖는다. 또한, 경우에 따라서는 레벨 시프터나 버퍼 등을 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는 1라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON해야 하기 때문에, 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해서 도 9a 내지 도 10b를 사용하여 설명한다.
시프트 레지스터는, 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)(N은 3 이상의 자연수)를 갖는다(도 9a 참조). 시프트 레지스터의 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)에는, 제 1 배선(11)으로부터 제 1 클록 신호(CK1), 제 2 배선(12)으로부터 제 2 클록 신호(CK2), 제 3 배선(13)으로부터 제 3 클록 신호(CK3), 제 4 배선(14)으로부터 제 4 클록 신호(CK4)가 공급된다.
또한, 제 1 펄스 출력 회로(10_1)에서는, 제 5 배선(15)으로부터의 스타트 펄스(SP1)(제 1 스타트 펄스)가 입력된다. 또한, 2단째 이후의 제 n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에서는, 1단 전단의 펄스 출력 회로로부터의 신호(전단 신호 (OUT(n-1))라고 한다)가 입력된다.
또한, 제 1 펄스 출력 회로(10_1)에서는, 2단 후단의 제 3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제 n 펄스 출력 회로(10_n)에서는, 2단 후단의 제 (n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호(OUT(n+2))라고 한다)가 입력된다.
따라서, 각 단의 펄스 출력 회로로부터는, 후단 및/또는 2개 전단의 펄스 출력 회로에 입력하기 위한 제 1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR)), 다른 회로 등에 전기적으로 입력되는 제 2 출력 신호(OUT(1) 내지 OUT(N))가 출력된다. 또한, 도 9a에 도시하는 바와 같이, 시프트 레지스터의 최종단(最終段)의 2개의 단에는 후단 신호(OUT(n+2))가 입력되지 않기 때문에, 일례로서는, 별도 제 2 스타트 펄스(SP2), 제 3 스타트 펄스(SP3)를 각각 입력하는 구성으로 하면 좋다.
또한, 클록 신호(CK)는, 일정한 간격으로 H레벨과 L레벨(L신호, 저전원 전위 레벨이라고도 한다)을 반복하는 신호이다. 여기서, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는, 순차로 1/4 주기분 지연한다(즉, 서로 90° 위상이 어긋난다). 본 실시형태에서는, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)를 이용하여 펄스 출력 회로의 구동의 제어 등을 행한다. 또한, 클록 신호는 입력되는 구동 회로에 따라, GCK, SCK라고 하는 경우도 있지만, 여기서는 CK로서 설명한다.
제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23)는, 제 1 배선(11) 내지 제 4 배선(14)의 어느 것과 전기적으로 접속된다. 예를 들어, 도 9a에 있어서, 제 1 펄스 출력 회로(10_1)는, 제 1 입력 단자(21)가 제 1 배선(11)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 3 배선(13)과 전기적으로 접속된다. 또한, 제 2 펄스 출력 회로(10_2)는, 제 1 입력 단자(21)가 제 2 배선(12)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 4 배선(14)과 전기적으로 접속된다.
제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)의 각각은, 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23), 제 4 입력 단자(24), 제 5 입력 단자(25), 제 1 출력 단자(26), 제 2 출력 단자(27)를 갖는다(도 9b 참조).
제 1 펄스 출력 회로(10_1)에 있어서, 제 1 입력 단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력된다.
또한, 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)는, 3단자의 트랜지스터 외에, 4단자의 트랜지스터(28)를 사용할 수 있다(도 9c 참조). 또한, 본 명세서에 있어서 트랜지스터가 반도체층을 사이에 두고 2개의 게이트 전극을 갖는 경우, 반도체층보다 하방에 있는 게이트 전극을 하방의 게이트 전극, 반도체층에 대해서 상방에 있는 게이트 전극을 상방의 게이트 전극이라고도 부른다. 트랜지스터(28)는, 하방의 게이트 전극에 입력되는 제 1 제어 신호(G1) 및 상방의 게이트 전극에 입력되는 제 2 제어 신호(G2)에 의하여 In 단자와 Out 단자간의 전기적인 제어를 행할 수 있는 소자이다.
산화물 반도체를 트랜지스터의 채널 형성 영역을 포함하는 반도체층에 사용한 경우, 제작 공정에 따라, 임계값 전압이 마이너스 측, 또는 플러스 측으로 시프트하는 경우가 있다. 따라서, 채널 형성 영역을 포함하는 반도체층에 산화물 반도체를 사용한 트랜지스터에서는, 임계값 전압의 제어를 행할 수 있는 구성이 바람직하다. 도 9c에 도시하는 트랜지스터(28)는, 채널 형성 영역의 상하(上下)에 게이트 절연층을 사이에 두고 게이트 전극이 형성되고, 상방 및/또는 하방의 게이트 전극의 전위를 제어함으로써 임계값 전압을 원하는 값으로 제어할 수 있다.
다음에, 펄스 출력 회로의 구체적인 회로 구성의 일례에 대해서 도 9d를 사용하여 설명한다.
도 9d에 도시한 펄스 출력 회로는, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)를 갖는다. 또한, 상술한 제 1 입력 단자(21) 내지 제 5 입력 단자(25), 및 제 1 출력 단자(26), 제 2 출력 단자(27)에 더하여 제 1 고전원 전위 VDD가 공급되는 전원선(51), 제 2 고전원 전위 VCC가 공급되는 전원선(52), 및 저전원 전위 VSS가 공급되는 전원선(53)을 갖고, 각각에 접속된 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)에 신호, 또는 전원 전위를 공급한다.
여기서, 도 9d의 각 전원선의 전원 전위의 대소 관계는, 제 1 전원 전위 VDD는 제 2 전원 전위 VCC 이상의 전위로 하고, 제 2 전원 전위 VCC는 제 3 전원 전위 VSS보다 큰 전위로 한다. 또한, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는, 일정한 간격으로 H레벨과 L레벨을 반복하는 신호이며, 예를 들어, H레벨일 때에는 VDD, L레벨일 때에는 VSS로 한다.
또한, 전원선(51)의 전위 VDD를, 전원선(52)의 전위 VCC보다 높게 함으로써, 동작에 영향을 주지 않고, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있고, 트랜지스터의 임계값의 시프트를 저감하고, 열화를 억제할 수 있다.
또한, 도 9d에 도시하는 바와 같이, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43) 중, 제 1 트랜지스터(31), 제 6 트랜지스터(36) 내지 제 9 트랜지스터(39)에는 도 9c에서 도시한 4단자의 트랜지스터(28)를 사용하는 것이 바람직하다.
제 1 트랜지스터(31), 제 6 트랜지스터(36) 내지 제 9 트랜지스터(39)의 동작은, 소스 또는 드레인이 되는 전극의 한쪽이 접속된 노드의 전위를 게이트 전극의 제어 신호에 의하여 스위칭하는 것이 요구된다. 또한, 게이트 전극에 입력되는 제어 신호에 대한 응답이 빠름으로써(온 전류의 상승이 급준(急峻)), 보다 펄스 출력 회로의 오동작을 저감할 수 있는 트랜지스터인 것이 바람직하다. 따라서, 4단자의 트랜지스터(28)를 사용함으로써 임계값 전압을 제어할 수 있고, 오동작이 보다 저감될 수 있는 펄스 출력 회로로 할 수 있다. 또한, 도 9d에서는, 제 1 제어 신호(G1) 및 제 2 제어 신호(G2)를 같은 제어 신호로 하지만, 상이한 제어 신호가 입력되는 구성으로 하여도 좋다.
도 9d에 있어서, 제 1 트랜지스터(31)는, 제 1 단자가 전원선(51)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 4 입력 단자(24)에 전기적으로 접속된다.
제 2 트랜지스터(32)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다.
제 3 트랜지스터(33)는, 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다.
제 4 트랜지스터(34)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다.
제 5 트랜지스터(35)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력 단자(24)에 전기적으로 접속된다.
제 6 트랜지스터(36)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 5 입력 단자(25)에 전기적으로 접속된다.
제 7 트랜지스터(37)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 3 입력 단자(23)에 전기적으로 접속된다.
제 8 트랜지스터(38)는, 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 2 입력 단자(22)에 전기적으로 접속된다.
제 9 트랜지스터(39)는, 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되고, 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 전원선(52)에 전기적으로 접속된다.
제 10 트랜지스터(40)는, 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속된다.
제 11 트랜지스터(41)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다.
제 12 트랜지스터(42)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 전기적으로 접속된다.
제 13 트랜지스터(43)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 전기적으로 접속된다.
도 9d에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극, 및 제 9 트랜지스터(39)의 제 2 단자의 접속 개소를 노드 A로 한다. 또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자, 및 제 11 트랜지스터(41)의 게이트 전극의 접속 개소를 노드 B로 한다(도 10a 참조).
도 10a에 도 9d에서 설명한 펄스 출력 회로를 제 1 펄스 출력 회로(10_1)에 적용한 경우에 제 1 입력 단자(21) 내지 제 5 입력 단자(25)와 제 1 출력 단자(26) 및 제 2 출력 단자(27)에 입력 또는 출력되는 신호를 도시한다.
구체적으로는, 제 1 입력 단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력된다.
또한, 트랜지스터는, 게이트, 드레인, 및 소스를 포함하는 적어도 3개의 단자를 갖는 소자이고, 드레인 영역과 소스 영역의 사이에 채널 영역을 갖고, 드레인 영역과 채널 영역과 소스 영역을 통하여 전류를 흘릴 수 있다. 여기서, 소스와 드레인은, 트랜지스터의 구조나 동작 조건 등에 따라 변화하기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기 어렵다. 그래서, 소스 및 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는, 각각 제 1 단자, 제 2 단자라고 표기하는 경우가 있다.
또한, 도 10a에 있어서, 노드 A를 부유 상태로 함으로써 부트스트랩 동작을 행하기 위한 용량 소자를 별도 형성하여도 좋다. 또한, 노드 B의 전위를 유지하기 위해서 한쪽의 전극을 노드 B에 전기적으로 접속한 용량 소자를 별도 형성하여도 좋다.
여기서, 도 10a에 도시한 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍 차트를 도 10b에 도시한다. 또한, 시프트 레지스터가 주사선 구동 회로인 경우, 도 10b 중의 기간(61)은 수직 귀선(歸線) 기간이고, 기간(62)은, 게이트 선택 기간에 상당한다.
또한, 도 10a에 도시하는 바와 같이, 게이트에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성해 둠으로써, 부트스트랩 동작의 전후에 있어서, 이하와 같은 이점이 있다.
게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의하여 노드 A의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스의 전위가 상승해 가, 제 1 전원 전위 VDD보다 크게 된다. 그리고, 제 1 트랜지스터(31)의 소스가 제 1 단자 측, 즉 전원선(51) 측으로 바뀐다. 따라서, 제 1 트랜지스터(31)에 있어서는, 게이트와 소스 사이, 게이트와 드레인 사이의 양쪽 모두에, 큰 바이어스 전압이 인가되기 때문에 큰 스트레스가 가해져, 트랜지스터의 열화의 요인이 될 수 있다.
그래서, 게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성해 둠으로써, 부트스트랩 동작에 의해, 노드 A의 전위는 상승하지만, 제 1 트랜지스터(31)의 제 2 단자의 전위의 상승을 일으키지 않도록 할 수 있다. 즉, 제 9 트랜지스터(39)를 형성함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태의 회로 구성으로 함으로써 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 값을 작게 할 수 있기 때문에, 스트레스에 의한 제 1 트랜지스터(31)의 열화를 억제할 수 있다.
또한, 제 9 트랜지스터(39)를 형성하는 개소에 대해서는, 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트의 사이에 제 1 단자와 제 2 단자를 개재하여 접속되도록 형성하는 구성이라면 좋다. 또한, 본 실시형태에서의 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 경우, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는, 제 9 트랜지스터(39)를 생략하여도 좋고, 트랜지스터 수를 삭감하는 이점이 있다.
또한, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)의 반도체층으로서, 산화물 반도체를 사용함으로써, 트랜지스터의 오프 전류를 저감하고, 온 전류 및 전계 효과 이동도를 높일 수 있는 것과 함께, 열화의 정도를 저감할 수 있기 때문에, 회로 내의 오동작을 저감할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는, 비정질 실리콘을 사용한 트랜지스터와 비교하여 게이트 전극에 고전위가 인가되는 것에 의한 트랜지스터의 열화의 정도가 작다. 따라서, 제 2 전원 전위 VCC를 공급하는 전원선에 제 1 전원 전위 VDD를 공급하여도 같은 동작을 얻을 수 있고, 또 회로간을 리드(lead)하는 전원선의 수를 저감할 수 있기 때문에, 회로의 소형화를 도모할 수 있다.
또한, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호는, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호가 되도록 결선(結線) 관계를 바꾸어도 같은 작용을 얻을 수 있다.
또한, 도 10a에 도시하는 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)의 양쪽 모두가 온 상태로부터, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 온 상태, 다음에 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태로 됨으로써, 제 2 입력 단자(22; CK2) 및 제 3 입력 단자(23; CK3)의 전위가 저하함으로써 생기는 노드 B의 전위의 저하가 제 7 트랜지스터(37)의 게이트 전극의 전위의 저하, 및 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2회 생긴다.
한편, 도 10a에 도시하는 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)의 양쪽 모두가 온 상태로부터 제 7 트랜지스터(37)가 온 상태, 제 8 트랜지스터(38)가 오프 상태, 다음에, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태로 됨으로써, 제 2 입력 단자(22; CK2) 및 제 3 입력 단자(23; CK3)의 전위가 저하하는 것에 기인하여 생기는 노드 B의 전위의 저하를 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의한 1회까지 저감할 수 있다.
따라서, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)로부터 클록 신호(CK3)가 공급되고, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)로부터 클록 신호(CK2)가 공급되는 결선(結線) 관계로 하는 것이 바람직하다. 왜냐하면, 노드 B의 전위의 변동 횟수가 저감되어 노이즈를 저감시킬 수 있기 때문이다.
이와 같이, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위를 L레벨로 유지하는 기간에 노드 B에 정기적으로 H레벨의 신호가 공급되는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 표시 장치의 일 형태로서 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터를 갖고, 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도 11 내지 도 24를 사용하여 설명한다.
우선, VA(Vertical Alignment)형의 액정 표시 장치에 대해서 나타낸다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중의 1종이다. VA형의 액정 표시 장치는 전압이 인가되지 않을 때에 패널 면에 대해서 액정 분자가 수직 방향을 향하는 방식이다. 본 실시형태에서는, 특히 화소(픽셀)를 여러 개의 영역(예를 들어, 2개 내지 4개의 서브 픽셀)으로 분할하여, 각각 다른 방향으로 분자를 배향하도록 되어 있다. 이것을 멀티 도메인화 또는 멀티 도메인 설계라고 한다. 이하의 설명에서는, 멀티 도메인 설계가 고려된 액정 표시 장치에 대해서 설명한다.
도 12 및 도 13은, 각각 화소 전극 및 대향 전극을 도시한다. 또한, 도 12는, 화소 전극이 형성되는 기판 측의 평면도이고, 도면 중에 도시하는 절단선 E-F에 대응하는 단면 구조를 도 11에 도시한다. 또한, 도 13은 대향 전극이 형성되는 기판 측의 평면도이다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
도 11은 트랜지스터(628)와 그것에 접속하는 화소 전극층(624), 및 유지 용량부(630)가 형성된 기판(600)과, 대향 전극층(640) 등이 형성되는 대향 기판(601)이 중첩되어, 액정이 주입된 상태를 도시한다.
대향 기판(601)에는 착색막(636), 대향 전극층(640)이 형성되고, 대향 전극층(640) 위에 볼록부(644)가 형성된다. 화소 전극층(624) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극층(640) 및 볼록부(644) 위에도 배향막(646)이 형성된다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성된다.
기판(600) 위에는 TFT(628)와 그것에 접속하는 화소 전극층(624), 및 유지 용량부(630)가 형성된다. 화소 전극층(624)은, 절연막(620, 621, 622)에 형성된 콘택트 홀(623)을 통하여 배선(618)과 접속한다. 트랜지스터(628)에는 실시형태 1 및 실시형태 2에서 나타내는 트랜지스터를 적절히 사용할 수 있다. 또한, 유지 용량부(630)는, 트랜지스터(628)의 게이트 배선(602)과 동시에 형성한 제 1 용량 배선(604)과, 게이트 절연층(606)과, 배선(616, 618)과 동시에 형성한 제 2 용량 배선(617)으로 구성된다.
화소 전극층(624)과 액정층(650)과 대향 전극층(640)이 중첩함으로써, 액정 소자가 형성된다.
도 12에 기판(600) 위의 평면 구조를 도시한다. 화소 전극층(624)은, 실시형태 1에서 나타낸 재료를 사용하여 형성한다. 화소 전극층(624)에는 슬릿(625)을 형성한다. 슬릿(625)은, 액정의 배향을 제어하기 위한 것이다.
도 12에 도시하는 트랜지스터(629)와 그것에 접속하는 화소 전극층(626), 및 유지 용량부(631)는, 각각 트랜지스터(628), 화소 전극층(624), 및 유지 용량부(630)와 마찬가지로 형성할 수 있다. 트랜지스터(628)와 트랜지스터(629)는 양쪽 모두 배선(616)과 접속한다. 이 액정 표시 패널의 화소(픽셀)는 화소 전극층(624)과 화소 전극층(626)에 의하여 구성되어 있다. 즉, 화소 전극층(624)과 화소 전극층(626)은 서브 픽셀이다. 본 실시형태에서는, 2개의 서브 픽셀로 화소가 구성되지만, 2개 이상의 서브 픽셀로 화소를 구성할 수도 있다.
도 13에 대향 기판 측의 평면 구조를 도시한다. 대향 전극층(640)은, 화소 전극층(624)과 같은 재료를 사용하여 형성하는 것이 바람직하다. 대향 전극층(640) 위에는 액정의 배향을 제어하는 볼록부(644)가 형성된다. 또한, 도 13에 기판(600) 위에 형성되는 화소 전극층(624) 및 화소 전극층(626)을 파선으로 도시하고, 대향 전극층(640)과 화소 전극층(624) 및 화소 전극층(626)이 중첩하여 배치되는 상태를 도시한다.
이 화소 구조의 등가 회로를 도 14에 도시한다. 트랜지스터(628)와 트랜지스터(629)는, 양쪽 모두 게이트 배선(602), 배선(616)과 접속한다. 이 경우, 용량 배선(604)과 용량 배선(605)의 전위를 상이하게 함으로써, 액정 소자(651)와 액정 소자(652)의 동작을 상이하게 할 수 있다. 즉, 용량 배선(604)과 용량 배선(605)의 전위를 개별로 제어함으로써 액정의 배향을 정밀하게 제어하여 시야각을 확대하고 있다.
슬릿(625)을 형성한 화소 전극층(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계의 왜곡(distortion)(경사 전계)이 발생한다. 이 슬릿(625)과, 대향 기판(601) 측의 볼록부(644)를 교대로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어함으로써, 액정이 배향하는 방향을 장소에 따라 다르게 한다. 즉, 멀티 도메인화함으로써 액정 표시 패널의 시야각을 확대하고 있다.
다음에, 상기와 다른 VA형의 액정 표시 장치에 대해서 도 15 내지 도 18을 사용하여 설명한다.
도 15와 도 16은 VA형의 액정 표시 패널의 화소 구조를 도시한다. 도 16은 기판(600)의 평면도이며, 도면 중에 도시하는 절단선 Y-Z에 대응하는 단면 구조를 도 15에 도시한다.
이 화소 구조는 1개의 화소에 복수의 화소 전극이 있고, 각각의 화소 전극에 트랜지스터가 접속되어 있다. 각 트랜지스터는 상이한 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티 도메인 설계된 화소에 있어서, 개개의 화소 전극에 인가하는 신호를 독립하여 제어하는 구성을 갖는다.
화소 전극층(624)은, 콘택트 홀(623)에서 배선(618)을 통하여 트랜지스터와 접속된다. 또한, 화소 전극층(626)은, 콘택트 홀(627)에서 배선(619)을 통하여 트랜지스터(629)와 접속된다.
트랜지스터(628)와 트랜지스터(629)는, 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터를 적절히 사용할 수 있다. 트랜지스터(628)의 게이트 배선(602)과, 트랜지스터(629)의 게이트 배선(603)은, 상이한 게이트 신호를 줄 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 배선(616)은, 트랜지스터(628)와 트랜지스터(629)에 있어서 공통적으로 사용된다. 또한, 배선(618, 619)의 하부에는, 게이트 절연층(606)을 사이에 두고 용량 배선(690)이 형성된다.
화소 전극층(624)과 화소 전극층(626)의 형상은 상이하고, 슬릿(625)으로 분리된다. V자형으로 넓어지는 화소 전극층(624)의 외측을 둘러싸도록 화소 전극층(626)이 형성되어 있다. 화소 전극층(624)과 화소 전극층(626)에 인가하는 전압을 트랜지스터(628) 및 트랜지스터(629)에 의하여 다르게 함으로써, 액정의 배향을 제어한다. 이 화소 구조의 등가 회로를 도 18에 도시한다. 트랜지스터(628)는 게이트 배선(602)과 접속하고, 트랜지스터(629)는 게이트 배선(603)과 접속하여 있다. 또한, 트랜지스터(628)와 트랜지스터(629)는, 양쪽 모두 배선(616)과 접속한다. 게이트 배선(602)과 게이트 배선(603)에 상이한 게이트 신호를 줌으로써, 액정 소자(651)와 액정 소자(652)의 동작을 다르게 할 수 있다. 즉, 트랜지스터(628)와 트랜지스터(629)의 동작을 개별로 제어함으로써, 액정 소자(651)와 액정 소자(652)의 액정의 배향을 정밀하게 제어하여 시야각을 확대할 수 있다.
대향 기판(601)에는 착색막(636), 대향 전극층(640)이 형성되어 있다. 또한, 착색막(636)과 대향 전극층(640) 사이에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 도 17에 대향 기판 측의 평면 구조를 나타낸다. 대향 전극층(640)은 상이한 화소간에서 공통화되어 있는 전극이고, 슬릿(641)이 형성되어 있다. 이 슬릿(641)과, 화소 전극층(624) 및 화소 전극층(626) 측의 슬릿(625)을 교대로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 이로써, 액정이 배향하는 방향을 장소에 따라 다르게 할 수 있고, 시야각을 확대한다. 또한, 도 17에는 기판(600) 위에 형성되는 화소 전극층(624) 및 화소 전극층(626)을 파선으로 도시하고, 대향 전극층(640)과 화소 전극층(624) 및 화소 전극층(626)이 중첩하여 배치되는 상태를 도시한다.
화소 전극층(624) 및 화소 전극층(626) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극층(640) 위에도 배향막(646)이 형성되어 있다. 기판(600)과 대향 기판(601)의 사이에 액정층(650)이 형성되어 있다. 또한, 화소 전극층(624)과 액정층(650)과 대향 전극층(640)이 중첩함으로써, 제 1 액정 소자(651)가 형성되어 있다. 또한, 화소 전극층(626)과 액정층(650)과 대향 전극층(640)이 중첩함으로써, 제 2 액정 소자(652)가 형성되어 있다. 도 15 내지 도 18에서 설명하는 표시 패널의 화소 구조는, 1화소에 제 1 액정 소자와 제 2 액정 소자가 형성된 멀티 도메인 구조가 된다.
다음에, 횡전계 방식의 액정 표시 장치에 대해서 나타낸다. 횡전계 방식은, 셀 내의 액정 분자에 대해서 수평 방향으로 전계를 가함으로써 액정을 구동하여 계조 표현하는 방식이다. 이 방식에 의하면, 시야각을 약 180도까지 확대할 수 있다. 이하의 설명에서는 횡전계 방식을 채용하는 액정 표시 장치에 대해서 설명한다.
도 19는, 전극층(607), 트랜지스터(628), 및 화소 전극층(624)이 형성된 기판(600)과, 대향 기판(601)을 중첩하여 액정을 주입한 상태를 도시한다. 대향 기판(601)에는 착색막(636), 평탄화막(637) 등이 형성된다. 또한, 화소 전극은, 기판(600) 측에 있기 때문에, 대향 기판(601) 측에 대향 전극은 형성되지 않는다. 또한, 기판(600)과 대향 기판(601) 사이에 배향막(646) 및 배향막(648)을 사이에 두고 액정층(650)이 형성된다.
기판(600) 위에는, 전극층(607) 및 전극층(607)에 접속하는 용량 배선(604), 및 트랜지스터(628)가 형성된다. 용량 배선(604)은, 트랜지스터(628)의 게이트 배선(602)과 동시에 형성할 수 있다. 트랜지스터(628)로서는, 실시형태 1 내지 실시형태 5에서 나타낸 트랜지스터를 적용할 수 있다. 전극층(607)은, 실시형태 1 또는 실시형태 2에서 나타내는 화소 전극층과 같은 재료를 사용할 수 있다. 또한, 전극층(607)은, 대략 화소의 형성으로 구획화(區劃化)된 형상으로 형성한다. 또한, 전극층(607) 및 용량 배선(604) 위에는, 게이트 절연층(606)이 형성된다.
트랜지스터(628)의 배선(616), 배선(618)이 게이트 절연층(606) 위에 형성된다. 배선(616)은 액정 표시 패널에서 비디오 신호를 전송하는 데이터선이고, 일 방향으로 연장하는 배선임과 동시에, 트랜지스터(628)의 소스 영역 또는 드레인 영역과 접속되어, 소스 및 드레인 중의 한쪽의 전극이 된다. 배선(618)은 소스 및 드레인의 다른 쪽 전극이 되고, 화소 전극층(624)과 접속하는 배선이다.
배선(616), 배선(618) 위에 절연막(620) 및 절연막(621)이 형성된다. 또한, 절연막(621) 위에는, 절연막(620) 및 절연막(621)에 형성되는 콘택트 홀(623)을 통하여 배선(618)에 접속하는 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시형태 3에서 나타낸 화소 전극층(457)과 같은 재료를 사용하여 형성할 수 있다.
이와 같이, 기판(600) 위에 트랜지스터(628)와 그것에 접속되는 화소 전극층(624)이 형성된다. 또한, 유지 용량은 전극층(607)과 화소 전극층(624) 사이에서 형성되어 있다.
도 20은, 화소 전극의 구조를 도시하는 평면도이다. 도 20에 도시하는 절단선 O-P에 대응하는 단면 구조를 도 19에 도시한다. 화소 전극층(624)에는 슬릿(625)이 형성된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다.
이 경우, 전계는 전극층(607)과 화소 전극층(624) 사이에서 발생한다. 전극(607)과 화소 전극층(624) 사이에는 게이트 절연층(606)이 형성되지만, 게이트 절연층(606)의 막 두께는 50nm 내지 200nm이고, 2㎛ 내지 10㎛인 액정층의 두께와 비교하여 충분히 얇기 때문에 실질적으로 기판(600)과 평행한 방향(수평 방향)으로 전계가 발생한다. 이 전계에 의하여 액정의 배향이 제어되어 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어떤 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트의 변화는 없고, 시야각이 확대한다. 또한, 전극층(607)과 화소 전극층(624)은 양쪽 모두 투광성 전극이기 때문에, 개구율을 향상시킬 수 있다.
다음에, 횡전계 방식의 액정 표시 장치의 다른 일례에 대해서 나타낸다.
도 21과 도 22는, IPS형의 액정 표시 장치의 화소 구조를 도시한다. 도 22는, 평면도이며, 도면 중에 도시하는 절단선 V-W에 대응하는 단면 구조를 도 21에 도시한다.
도 21은 트랜지스터(628)와 그것에 접속하는 화소 전극층(624)이 형성된 기판(600)과, 대향 기판(601)을 중첩시켜 액정을 주입한 상태를 도시한다. 대향 기판(601)에는 착색막(636), 평탄화막(637) 등이 형성되어 있다. 또한, 대향 기판(601) 측에 대향 전극은 형성되지 않는다. 또한, 기판(600)과 대향 기판(601) 사이에 배향막(646) 및 배향막(648)을 사이에 두고 액정층(650)이 형성된다.
기판(600) 위에는, 공통 전위선(609), 및 트랜지스터(628)가 형성된다. 공통 전위선(609)은, 트랜지스터(628)의 게이트 배선(602)과 동시에 형성될 수 있다. 또한, 트랜지스터(628)에는 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 사용할 수 있다.
트랜지스터(628)의 배선(616), 배선(618)은, 게이트 절연층(606) 위에 형성된다. 배선(616)은, 액정 표시 패널에 있어서 비디오 신호를 공급하기 위한 데이터선이며, 트랜지스터(628)의 소스 영역 또는 드레인 영역과 접속하고, 소스 및 드레인의 한쪽의 전극으로서도 작용한다. 배선(618)은, 화소 전극층(624)과 접속하는 배선이며, 트랜지스터(628)의 소스 및 드레인의 다른 쪽의 전극으로서도 작용한다.
배선(616), 배선(618) 위에는 절연막(620) 및 절연막(621)이 형성된다. 또한, 절연막(620), 절연막(621) 위에는, 콘택트 홀(623)을 통하여 배선(618)에 접속되는 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시형태 3에서 나타낸 화소 전극층(457)과 같은 재료를 사용하여 형성할 수 있다. 또한, 도 22에 도시하는 바와 같이, 화소 전극층(624)은, 공통 전위선(609)과 동시에 형성한 빗(comb) 형상 전극의 사이에 횡전계가 발생하도록 형성된다. 또한, 화소 전극층(624)의 빗살 부분은 공통 전위선(609)과 동시에 형성한 빗 형상의 전극과 교대로 맞물리도록 형성된다.
화소 전극층(624)과 공통 전위선(609)의 사이에 전계를 생기게 하면, 이 전계에 의하여 액정의 배향이 제어된다. 따라서, 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킬 수 있다. 이 경우, 액정 분자는 어떤 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트의 변화는 없고, 시야각이 확대된다.
이와 같이, 기판(600) 위에 트랜지스터(628)와 그것에 접속되는 화소 전극층(624)이 형성된다. 유지 용량은, 공통 전위선(609), 게이트 절연층(606), 및 용량 전극(615)에서 형성된다. 또한, 용량 전극(615)과 화소 전극층(624)은 콘택트 홀(633)을 통하여 접속된다.
다음에, TN형의 액정 표시 장치의 형태에 대해서 나타낸다.
도 23과 도 24는, TN형의 액정 표시 장치의 화소 구조를 도시한다. 도 24는 평면도이며, 도면 중에 도시하는 절단선 K-L에 대응하는 단면 구조를 도 23에 도시한다.
화소 전극층(624)은, 콘택트 홀(623)에서, 배선(618)을 통하여 트랜지스터(628)와 접속하여 있다. 데이터선으로서 기능하는 배선(616)은 트랜지스터(628)와 접속하여 있다. 트랜지스터(628)에는, 실시형태 1 또는 실시형태 2에 나타내는 트랜지스터 중의 어느 것을 사용할 수 있다.
화소 전극층(624)은 실시형태 3에서 나타낸 화소 전극층(457)과 같은 재료를 사용하여 형성할 수 있다.
대향 기판(601)에는, 착색막(636), 대향 전극층(640)이 형성되어 있다. 또한, 착색막(636)과 대향 전극층(640) 사이에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 액정층(650)은 화소 전극층(624)과 대향 전극층(640) 사이에 배향막(648) 및 배향막(646)을 개재시켜 형성된다. 액정 소자는, 화소 전극층(624), 액정층(650) 및 대향 전극층(640)이 중첩함으로써 형성된다.
또한, 착색막(636)은, 기판(600) 측에 형성되어도 좋다. 또한, 기판(600)의 트랜지스터가 형성되는 면과 반대 측의 면, 및 대향 기판(601)의 대향 전극층(640)이 형성되는 면과 반대 측의 면에 편광판을 접합한다.
상술한 공정에 따라, 개구율이 높은 액정 표시 장치를 제작할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 8)
본 명세서에 개시하는 표시 장치는, 다양한 전자 기기(게임기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 25a는 휴대 전화기의 일례를 도시한다. 휴대 전화기(1100)는 케이스(1101)에 조립된 표시부(1102) 외에, 조작 버튼(1103), 외부 접속 포트(1104), 스피커(1105), 마이크(1106) 등을 구비한다.
도 25a에 도시하는 휴대 전화기(1100)는 표시부(1102)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 통화나 메일을 송수신하는 등의 조작은 표시부(1102)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1 모드는, 화상의 표시를 주로 하는 표시 모드이며, 제 2 모드는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시+입력 모드이다.
예를 들어, 통화나 메일을 작성하는 경우는, 표시부(1102)를 문자의 입력이 주된 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1102)에 인식성(認識性) 좋게 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1100) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 형성함으로써, 휴대 전화기(1100)의 방향(세로인지 가로인지)을 판단하여 표시부(1102)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(1102)를 터치하는 것, 또는 케이스(1101)의 조작 버튼(1103)의 조작에 의해 행해진다. 또한, 표시부(1102)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1102)의 광 센서로 검출되는 신호를 검지하고, 표시부(1102)의 터치 조작에 의한 입력이 일정 기간 없을 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1102)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1102)에서 장문(掌紋)이나 지문(指紋) 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 근적외광(近赤外光)을 발광하는 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다. 여기서, 표시부(1102)에는, 실시형태 1 또는 실시형태 2에 나타내는 트랜지스터(460)가 복수 배치되어 있다. 트랜지스터(460)는 투광성을 갖기 때문에, 트랜지스터(460)의 하부에 광 센서를 배치할 수 있다. 또한, 근적외광을 발광하는 광원을 사용하는 경우에 있어서도, 트랜지스터(460)에 의하여 차광되지 않기 때문에, 피사체(被寫體)에 대해서 충분한 광량의 근적외광을 조사할 수 있다.
도 25b도 휴대 전화기의 일례이다. 도 25b를 일례로 한 휴대형 정보 단말은, 복수의 기능을 구비할 수 있다. 예를 들어, 전화 기능에 더하여 컴퓨터를 내장하고, 다양한 데이터 처리 기능을 구비할 수도 있다.
도 25b에 도시하는 휴대형 정보 단말은, 케이스(1800) 및 케이스(1801)의 두 개의 케이스로 구성된다. 케이스(1800)에는, 표시 패널(1802), 스피커(1803), 마이크로폰(1804), 포인팅 디바이스(1806), 카메라(1807), 외부 접속 단자(1808) 등을 구비하고, 케이스(1801)에는 키보드(1810), 외부 메모리 슬롯(1811) 등을 구비한다. 또한, 안테나는 케이스(1801)의 내부에 내장된다.
또한, 표시 패널(1802)은, 터치 패널을 구비하고, 도 25b에는 영상 표시되는 복수의 조작 키(1805)를 점선으로 도시한다.
또한, 상기 구성에 더하여 비접촉 IC칩, 소형 기록 장치 등을 내장하여도 좋다.
표시 장치는, 표시 패널(1802)로서 사용되고, 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(1802)과 동일 면 위에 카메라(1807)를 구비하기 때문에, 영상 전화를 할 수 있다. 스피커(1803) 및 마이크로폰(1804)은 음성 통화에 한정하지 않고, 녹음, 재생 등에도 사용할 수 있다. 또한, 케이스(1800)와 케이스(1801)는 슬라이드하여 도 25b에 도시하는 바와 같이 전개하는 상태로부터 중첩하는 상태로 할 수 있고, 휴대하기에 적합한 소형화가 가능하다.
외부 접속 단자(1808)는 전원 입력이나 정보 통신을 위한 입출력 단자이며, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신을 할 수 있다. 또한, 외부 메모리 슬롯(1811)에 기록 매체를 삽입하고, 더욱 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 26a는 텔레비전 장치의 일례를 도시한다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 조립된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널의 전환이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반의 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 행할 수도 있다.
도 26b는 디지털 포토 프레임의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)에는 케이스(9701)에 표시부(9703)가 조립된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자 등), 외부 메모리 슬롯 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 조립되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 외부 메모리 슬롯에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상의 데이터를 취득하여, 표시시키는 구성으로 할 수도 있다.
도 27은 휴대형 게임기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되어 있고, 연결부(9893)에 의하여 개폐할 수 있도록 연결되어 있다. 케이스(9881)에는, 표시부(9882)가 조립되고, 케이스(9891)에는 표시부(9883)가 조립되어 있다.
또한, 도 27에 도시하는 휴대형 게임기는, 스피커(9884), 외부 메모리 슬롯(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로 폰(9889)) 등을 구비한다. 물론, 휴대용 게임기의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 표시 장치를 구비한 구성이라면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 27에 도시된 휴대형 게임기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 27에 도시하는 휴대형 게임기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
상술한 바와 같이, 다른 실시형태에서 나타낸 표시 장치는, 상기와 같은 전자 기기의 표시부에 배치할 수 있다.
또한, 본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 9)
본 실시형태에서는, 유지 용량의 구성에 대해서 실시형태 3과 다른 예를 도 28a 및 도 28b를 사용하여 설명한다. 도 28a 및 도 28b는, 화소부의 트랜지스터(460)와 유지 용량의 단면도이다. 또한, 도 28a 및 도 28b에서는, 도 3과 유지 용량의 구성이 다른 점 이외는 동일하기 때문에, 동일한 개소에는 동일한 부호를 붙이고, 동일한 개소의 자세한 설명은 생략한다.
도 28a는, 유전체에 산화물 절연층(426, 427), 보호 절연층(428) 및 평탄화 절연층(456)을 사용하여 화소 전극층(457)과 용량 배선층(432)으로 유지 용량을 형성하는 예이다. 용량 배선층(432)은, 화소부의 트랜지스터(460)의 소스 전극층과 같은 투광성을 갖는 재료, 및 같은 공정에 의하여 형성되기 때문에, 트랜지스터(460)의 소스 배선층과 중첩하지 않도록 레이아웃된다.
도 28a에 도시하는 유지 용량은, 한 쌍의 전극 및 유전체가 투광성을 갖고, 유지 용량 전체로 투광성을 갖는다.
또한, 도 28b는, 도 28a와 상이한 유지 용량의 구성의 예이다.
도 28b는, 유전체에 게이트 절연층(402)을 사용하여 용량 배선층(430), 용량 전극(431) 및 산화물 반도체층(405)으로 유지 용량을 형성하는 예이다. 여기서, 용량 전극(431)에 접하여 형성된 산화물 반도체층(405)은, 유지 용량의 한쪽의 전극으로서 기능한다. 또한, 산화물 반도체층(405)은, 트랜지스터(460)의 소스 전극층 또는 드레인 전극층과 같은 투광성을 갖는 재료, 및 같은 공정에 의하여 형성한다. 또한, 용량 배선층(430)은, 트랜지스터(460)의 게이트 전극층과 같은 투광성을 갖는 재료, 및 같은 공정에 의하여 형성되기 때문에, 트랜지스터(460)의 게이트 배선층과 중첩하지 않도록 레이아웃된다.
또한, 도시하지 않지만, 용량 전극(431)은 화소 전극층(457)과 전기적으로 접속된다.
도 28b에 도시하는 유지 용량도 한 쌍의 전극 및 유전체가 투광성을 갖고, 유지 용량 전체로 투광성을 갖는다.
도 28a 및 도 28b에 도시하는 유지 용량은, 투광성을 갖고, 표시 화상의 고정세화(高精細化)를 도모하기 위해서 화소 치수를 미세화하여도 충분한 용량을 얻을 수 있고, 또 높은 개구율을 실현할 수 있다.
또한, 본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
400: 기판
402: 게이트 절연층
417: 도전층
421b: 게이트 전극층
421c: 게이트 배선층
422: 소스 배선층
423: 채널 형성 영역
424a: 고저항 소스 영역
424b: 고저항 드레인 영역
424c: 제 1 영역
424d: 제 2 영역
425a: 소스 전극층
425b: 드레인 전극층
426: 산화물 절연층
428: 보호 절연층
429: 접속 전극층
430: 용량 배선층
431: 용량 전극
450: 트랜지스터
451a: 게이트 전극층
451b: 게이트 전극층
452: 접속 전극층
454: 산화물 반도체층
455a: 소스 전극층
455b: 드레인 전극층
456: 평탄화 절연층
457: 화소 전극층
460: 트랜지스터

Claims (9)

  1. 반도체 장치의 제작 방법에 있어서,
    절연층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 실리콘 산화물층을 형성하는 단계로서, 상기 실리콘 산화물층은 상기 산화물 반도체층의 일부와 접하는, 상기 실리콘 산화물층을 형성하는 단계와;
    상기 실리콘 산화물층을 가열하여 상기 산화물 반도체층에 i형 영역을 형성하는 단계를 포함하고,
    상기 i형 영역은 적어도 제 1 n형 영역과 제 2 n형 영역 사이에 형성되고,
    상기 제 1 n형 영역은 상기 소스 전극층과 접하고,
    상기 제 2 n형 영역은 상기 드레인 전극층과 접하는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법에 있어서,
    절연층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 실리콘 산화물층을 형성하는 단계로서, 상기 실리콘 산화물층은 상기 산화물 반도체층의 일부와 접하는, 상기 실리콘 산화물층을 형성하는 단계와;
    상기 실리콘 산화물층을 가열하여 상기 산화물 반도체층에 i형 영역을 형성하는 단계를 포함하고,
    상기 i형 영역은 적어도 제 1 n형 영역과 제 2 n형 영역 사이에 형성되고,
    상기 제 1 n형 영역은 상기 소스 전극층과 접하고,
    상기 제 2 n형 영역은 상기 드레인 전극층과 접하고,
    상기 실리콘 산화물층이 가열될 때 상기 실리콘 산화물층으로부터 상기 산화물 반도체층으로 산소가 공급되는, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법에 있어서,
    절연층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 실리콘 산화물층을 형성하는 단계로서, 상기 실리콘 산화물층은 상기 산화물 반도체층의 일부와 접하는, 상기 실리콘 산화물층을 형성하는 단계와;
    상기 실리콘 산화물층을 가열하여 상기 산화물 반도체층에 i형 영역을 형성하는 단계와;
    상기 i형 영역은 적어도 제 1 n형 영역과 제 2 n형 영역 사이에 형성되고,
    상기 제 1 n형 영역은 상기 소스 전극층과 접하고,
    상기 제 2 n형 영역은 상기 드레인 전극층과 접하고,
    상기 i형 영역은 상기 실리콘 산화물층으로부터 상기 산화물 반도체층으로의 산소의 확산에 의해 형성되는, 반도체 장치의 제작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 실리콘 산화물층을 형성하는 단계들 전에 상기 산화물 반도체층에 가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  5. 제 4 항에 있어서,
    상기 가열 처리는 질소 분위기 또는 희 가스 분위기에서 행해지는, 반도체 장치의 제작 방법.
  6. 제 4 항에 있어서,
    상기 산화물 반도체층은 상기 가열 처리의 단계 후 산소 분위기 또는 N2O 가스 분위기에서 냉각되는, 반도체 장치의 제작 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 실리콘 산화물층의 상기 가열은 질소 분위기 또는 희 가스 분위기에서 행해지는, 반도체 장치의 제작 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층의 두께는 15nm 이상 50nm 이하인, 반도체 장치의 제작 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 전계 효과 트랜지스터, 액정 표시 장치, 텔레비전 장치, 휴대 전화기, 카메라, 휴대 정보 단말, 또는 퍼스널 컴퓨터를 포함하는, 반도체 장치의 제작 방법.
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