JP2016106402A - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

Info

Publication number
JP2016106402A
JP2016106402A JP2015255664A JP2015255664A JP2016106402A JP 2016106402 A JP2016106402 A JP 2016106402A JP 2015255664 A JP2015255664 A JP 2015255664A JP 2015255664 A JP2015255664 A JP 2015255664A JP 2016106402 A JP2016106402 A JP 2016106402A
Authority
JP
Japan
Prior art keywords
semiconductor layer
transistor
layer
oxide
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2015255664A
Other languages
English (en)
Inventor
佑太 遠藤
Yuta Endo
佑太 遠藤
俊成 佐々木
Toshinari Sasaki
俊成 佐々木
耕生 野田
Kosei Noda
耕生 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016106402A publication Critical patent/JP2016106402A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors

Abstract

【課題】キャリア密度の制御された酸窒化物半導体を用いた半導体装置を提供する。【解決手段】酸化物半導体層中に、制御された窒素を導入することによって、目的とするキャリア密度及びオン特性を有する酸窒化物半導体をチャネルに用いたトランジスタを作製することができる。さらに、該酸窒化物半導体を用いることによって、酸窒化物半導体層と、ソース電極及びドレイン電極との間に、低抵抗層などを設けなくても、良好なコンタクト特性を示すことができる。【選択図】図１

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファ
スシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用い
たトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することがで
きる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板
の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、
電子デバイスや光デバイスに応用する技術が注目されている。例えば酸化物半導体として
、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素
のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物は、膜中に窒素を導入して酸窒化物とすることにより、
トランジスタではなく、透明導電膜としても使用できる技術が特許文献３で開示されてい
る。これは、Ｉｎ−Ｇａ−Ｚｎ系酸化物に窒素を導入することにより、導電率を変化させ
ることができるためである、とされている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１０−１３３０２０号公報
本発明の一態様は、キャリア密度の制御された半導体装置又は半導体装置の作製方法を提
供することを目的とする。
Ｉｎ−Ｇａ−Ｚｎ系酸化物などの酸化物半導体を活性層に用いたトランジスタにおいては
、活性層の成膜工程以降の熱処理によって酸化物半導体層中に酸素欠損を生成させること
で、キャリア密度を増加させることができる。しかし、熱処理によるキャリア密度の増加
は制御性が悪く、目的とする半導体装置に合わせたオン特性を有する酸化物半導体層を得
ることは困難である。
また、酸化物半導体を用いた半導体装置において大型化、大面積化を考えた場合、熱処理
を行うことは、製造タクトタイム及びコストの増加となってしまうため、好ましくない。
そこで、本発明の一態様は、酸化物半導体層中に含まれる窒素量を制御することによりキ
ャリア密度を制御し、それによって、目的とするキャリア密度及びオン特性を有する酸窒
化物半導体をチャネルに用いたトランジスタを作製する。
また、スパッタリング法による成膜時において、被成膜面の温度は１００℃以上としても
よい。それにより、水、水素などの不純物の被成膜物中への混入を防ぐことができる。
酸窒化物半導体層を形成する方法として、酸化物半導体層をスパッタリング法により成膜
する際に、成膜ガスとして窒素又は窒素を含むガスを導入することで、酸窒化物半導体層
を成膜できる。また、酸化物半導体層に対して、窒素又は窒素を含むガスをドーパントと
して添加することによっても、酸窒化物半導体層を形成できる。ドーパントを添加する方
法として、例えばイオンドーピング法やイオンインプランテーション法を用いることがで
きる。さらに、酸化物半導体層に対して、ドライエッチング装置及びプラズマＣＶＤ装置
などを用いて、窒素雰囲気でのプラズマ照射によっても、酸窒化物半導体層を形成するこ
とができる。
また、トランジスタの構造としては、トップゲート型のトランジスタ、ボトムゲート型の
トランジスタを適宜適用することができる。さらに、半導体層が、ソース電極及びドレイ
ン電極と基板との間に設けられるトップコンタクト型、ソース電極及びドレイン電極が、
半導体層と基板との間に設けられるボトムコンタクト型も適宜適用することができる。
本発明の一態様により、酸化物半導体と同等以上の性能を有する、酸窒化物半導体をチャ
ネルに用いたトランジスタを作製できる。
また、本発明の一態様により、キャリア密度の制御された酸窒化物半導体を用いた半導体
装置を作製することができ、熱処理を行わなくても十分なオン特性を有することができる
。さらに、半導体層と、ソース電極及びドレイン電極との間に、低抵抗層などを設けなく
ても、良好なコンタクト特性を示すことができる。
本発明の一態様である半導体装置の一例を示す上面図及び断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の一形態を説明する図。 本発明の一態様である半導体装置の一形態を説明する図。 本発明の一態様である半導体装置の一形態を説明する図。 本発明の一態様である半導体装置の一形態を説明する図。 本発明の一態様である半導体装置としての電子機器を示す図。 本発明の一態様である半導体装置の一形態を説明する図。 薄膜トランジスタの電気特性を説明する図。 本発明の一態様である半導体装置の一例を示す断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符
号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを
同じくし、特に符号を付さない場合がある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図７及び
図１５を用いて説明する。
図１には、本発明の一態様の半導体装置の例として、トップゲートトップコンタクト型で
あるトランジスタ１５１の上面図及び断面図を示す。ここで、図１（Ａ）は上面図であり
、図１（Ｂ）及び図１（Ｃ）はそれぞれ、図１（Ａ）におけるＡ−Ｂ断面及びＣ−Ｄ断面
における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジ
スタ１５１の構成要素の一部（例えば、ゲート絶縁層１１２など）の図示を省略している
。
図１に示すトランジスタ１５１は、基板１００上の、下地絶縁層１０２、酸窒化物半導体
層１０６、ソース電極１０８ａ、ドレイン電極１０８ｂ、ゲート絶縁層１１２、ゲート電
極１１４を含む。
酸窒化物半導体層１０６としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）
を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸窒化物を用い
たトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加
えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ
）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有するこ
とが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好まし
い。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸窒化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸
化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ
系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属
の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚ
ｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ
系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系
酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸
化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化
物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物
、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、
Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ
−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ
−Ｈｆ−Ａｌ−Ｚｎ系酸化物などのターゲットを用い、窒素を含む雰囲気中でのスパッタ
リング法などにより形成することができる。なお、スパッタリング法に限らず、真空蒸着
法、パルスレーザ堆積法、ＣＶＤ法などを用いて形成することができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。
成膜の雰囲気は、希ガス（代表的にはアルゴン）と窒素の混合雰囲気、９９％以上の窒素
雰囲気、又は希ガス、酸素及び窒素の混合雰囲気とするとよい。
形成した酸窒化物半導体層１０６に含まれる窒素濃度は、０．１ａｔｏｍｉｃ％以上３０
ａｔｏｍｉｃ％以下、より好ましくは５ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下とす
る。酸窒化物半導体層１０６に含まれる窒素濃度が０．１ａｔｏｍｉｃ％よりも低いと、
キャリア密度が不十分であり、酸窒化物半導体層１０６に含まれる窒素濃度が３０ａｔｏ
ｍｉｃ％より高いと、絶縁性が高くなってしまうため、半導体としての機能が損なわれて
しまう。
トランジスタ１５１上には、さらに保護絶縁層が設けられていてもよい。保護絶縁層は、
下地絶縁層１０２と同様の構成とすることができる。また、ソース電極１０８ａ及びドレ
イン電極１０８ｂ並びに配線と、を電気的に接続させるために、ゲート絶縁層１１２など
には開口部が形成されていてもよい。また、酸窒化物半導体層１０６の下方に、さらに、
第２のゲート電極を有していてもよい。なお、酸窒化物半導体層１０６は島状に加工され
ていることが好ましいが、島状に加工されていなくてもよい。
図２および図１５に、トランジスタ１５１とは異なる構成のトランジスタの断面構造を示
す。
図２（Ａ）に示すトランジスタ１５２は、下地絶縁層１０２、酸窒化物半導体層１３６、
ソース電極１３８ａ、ドレイン電極１３８ｂ、ゲート絶縁層１３２、ゲート電極１３４を
有する。トランジスタ１５２とトランジスタ１５１との相違は、酸窒化物半導体層と、ソ
ース電極およびドレイン電極とが接続する位置である。即ち、トランジスタ１５２では、
酸窒化物半導体層１３６の下部において、酸窒化物半導体層１３６と、ソース電極１３８
ａやドレイン電極１３８ｂとが接している。その他の構成要素については、図１のトラン
ジスタ１５１と同様である。
図２（Ｂ）に示すトランジスタ１５３は、下地絶縁層１０２、酸窒化物半導体層１６６、
ソース電極１６８ａ、ドレイン電極１６８ｂ、ゲート絶縁層１６２、ゲート電極１６４を
有する。トランジスタ１５３とトランジスタ１５１との相違は、酸窒化物半導体層に対す
るゲート電極の位置である。即ち、トランジスタ１５３では、酸窒化物半導体層１６６の
下部にゲート絶縁層１６２を介してゲート電極１６４が設けられている。また、トランジ
スタ１５３では、ソース電極１６８ａ及びドレイン電極１６８ｂ及び酸窒化物半導体層１
６６を覆うように保護絶縁層１６９が設けられる。その他の構成要素については、図２（
Ａ）のトランジスタ１５２と同様である。
図２（Ｃ）に示すトランジスタ１５４は、下地絶縁層１０２、酸窒化物半導体層１７６、
ソース電極１７８ａ、ドレイン電極１７８ｂ、ゲート絶縁層１６２、ゲート電極１６４を
有する。トランジスタ１５４とトランジスタ１５１との相違は、酸窒化物半導体層に対す
るゲート電極の位置である。即ち、トランジスタ１５４では、酸窒化物半導体層１７６の
下部にゲート絶縁層１６２を介してゲート電極１６４が設けられている。また、トランジ
スタ１５４では、ソース電極１７８ａ及びドレイン電極１７８ｂ及び酸窒化物半導体層１
７６を覆うように保護絶縁層１７９が設けられる。その他の構成要素については、図１の
トランジスタ１５１と同様である。
図２（Ｄ）に示すトランジスタ１５５は、下地絶縁層１０２、ゲート絶縁層１８２、ゲー
ト電極１８４、ソース電極１８８ａ、ドレイン電極１８８ｂを有する。トランジスタ１５
５は、同一平面上の酸窒化物半導体層中にチャネル領域１２６、ソース領域１２２ａ、ド
レイン領域１２２ｂを形成する点でトランジスタ１５１及びトランジスタ１５２との相違
がある。ソース領域１２２ａ及びドレイン領域１２２ｂには、保護絶縁層１８９を介して
、それぞれソース電極１８８ａ及びドレイン電極１８８ｂが接続される。なお、チャネル
領域１２６は、ゲート電極１８４と重畳する領域ということであり、ソース領域１２２ａ
、ドレイン領域１２２ｂと同じもので形成されてもよい。
下地絶縁層１０２は、トランジスタ１５１と同様の構成とすることができる。酸窒化物半
導体層が形成された後、ゲート絶縁層１８２及びゲート電極１８４を形成する。ゲート電
極１８４とゲート絶縁層１８２は同一のマスクを使用して加工することができる。あるい
は、ゲート電極１８４を加工した後、ゲート電極１８４をマスクに用いてゲート絶縁層１
８２を加工してもよい。次に、ゲート電極１８４をマスクに用い、酸窒化物半導体層を低
抵抗化し、ソース領域１２２ａ及びドレイン領域１２２ｂを形成する。ゲート電極１８４
下の領域はチャネル領域１２６となる。なお、該低抵抗化を行わなくても、酸窒化物半導
体層の抵抗値を適宜調節することによりソース領域１２２ａ及びドレイン領域１２２ｂを
形成すること無く、トランジスタ１５５を形成できる。
また、図２（Ｄ）に示すトランジスタ１５５において、ソース領域１２２ａ及びドレイン
領域１２２ｂの低抵抗化の際にゲート絶縁層１８２となる絶縁層の一部が除去され、酸窒
化物半導体層の一部が露出しているが、図１５に示すトランジスタ１５６のように、ゲー
ト絶縁層１１３を除去せずとも、例えばイオンインプランテーション法などによって酸窒
化物半導体層にドーパントを添加することによって、酸窒化物半導体層の低抵抗化ができ
る。
次に、図３（Ａ）乃至図３（Ｅ）を用いて、図１に示すトランジスタ１５１の作製工程の
一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図３（Ａ）参照。）。
基板１００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板などを、基板１００として用いることができる。また、シリコンや炭化シリコ
ンなどの単結晶半導体基板、多結晶半導体基板、ＧａＡｓ及びシリコンゲルマニウムなど
の化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半
導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設
ける場合、可撓性基板上に直接的にトランジスタを作り込んでもよいし、他の基板にトラ
ンジスタを形成した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジス
タを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に剥離
層を形成するとよい。
下地絶縁層１０２の材料には、酸化シリコン、酸化窒化シリコンなどを用いればよい。ま
た、下地絶縁層１０２には、前述の材料と酸化シリコン、窒化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、
酸化ガリウム、酸化ハフニウム、酸化イットリウム等またはこれらの混合材料等を積層し
て用いてもよい。例えば、下地絶縁層１０２を窒化シリコン層と酸化シリコン層の積層構
造とすると、基板などからトランジスタ１５１への水分の混入を防ぐことができる。下地
絶縁層１０２を積層構造で形成する場合、酸窒化物半導体層１０６と接する側を酸化シリ
コン層または酸化窒化シリコン層などとするとよい。なお、下地絶縁層１０２はトランジ
スタ１５１の下地層として機能する。
また、下地絶縁層１０２は化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁層
を用いることが好ましい。
化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁層は、ＴＤＳ（Ｔｈｅｒｍａ
ｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｃｏｐｙ：昇温脱離ガス分光法）分析にて、
酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好まし
くは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏ
ｍｓ／ｃｍ３以上である。
ここで、ＴＤＳ分析による、酸素原子に換算したときの酸素の放出量の測定方法について
、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、酸化
物絶縁層のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量
を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトル
の積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び酸化物絶縁層のＴＤＳ分析結果から、酸化物絶縁層の酸素分子の放出量（Ｎ（Ｏ２））
は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出され
るスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあ
るが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体で
ある質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然
界における存在比率が極微量であるため考慮しない。
Ｎ（Ｏ２）＝Ｎ（Ｈ２）／Ｓ（Ｈ２）×Ｓ（Ｏ２）×α （数１）
Ｎ（Ｈ２）は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ（Ｈ２）は
、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準
値を、Ｎ（Ｈ２）／Ｓ（Ｈ２）とする。Ｓ（Ｏ２）は、酸化物絶縁層をＴＤＳ分析したと
きのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係
数である。数式１の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、
上記酸化物絶縁層の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−Ｗ
Ａ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を
含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、Ｎ（Ｏ２）は酸素分子の放出量である。酸化物絶縁層においては、酸素原子に換算
したときの酸素の放出量は、酸素分子の放出量の２倍となる。
化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁層をスパッタリング法により
形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガ
スの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１
００％以下にすることが好ましい。
化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁層の代表例として酸化シリコ
ン膜を形成する場合、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃
以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離
（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以
下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、
高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガ
ス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％
以下）として、ＲＦスパッタリング法により酸化シリコン膜を形成することが好ましい。
なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いること
もできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
次に、下地絶縁層１０２上に酸窒化物半導体層を形成し、当該酸窒化物半導体層を加工し
て島状の酸窒化物半導体層１０６を形成する（図３（Ｂ）参照。）。
酸窒化物半導体層１０６は、例えば、成膜ガスに窒素を用いたスパッタリング法などを用
いて形成することができる。また、酸窒化物半導体層１０６の厚さは、３ｎｍ以上５０ｎ
ｍ以下とすることが好ましい。酸窒化物半導体層１０６を厚くしすぎると（例えば、厚さ
を１００ｎｍ以上）、短チャネル効果の影響が大きくなり、チャネル長の小さなトランジ
スタでノーマリーオンになるおそれがあるためである。ここで、「ノーマリーオン」とは
、ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてし
まう状態のことである。なお、下地絶縁層１０２及び酸窒化物半導体層１０６は、大気に
触れさせることなく連続して成膜するのが好ましい。
また、酸窒化物半導体層１０６の形成方法として、上述の酸化物ターゲットを用いて酸化
物半導体層を成膜した後、酸化物半導体層へ窒素を導入することによって形成してもよい
。
酸化物半導体層へ窒素を導入する方法としては、イオンドーピング法又はイオンインプラ
ンテーション法により、酸化物半導体層に窒素を導入することができる。また、窒素又は
窒素を含むガスによるプラズマに曝すことによっても、酸化物半導体層に窒素を導入する
ことができる。
本実施の形態では、酸窒化物半導体層１０６を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲ
ットを用いて、アルゴンと窒素の混合雰囲気でスパッタリングすることにより形成する。
また、スパッタリング法による成膜時において、被成膜面の温度は１００℃以上、基板の
熱処理上限温度以下とするのが好ましい。それにより水、水素などの不純物の被成膜物中
への混入を防ぐことができる。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下
とすることで、スパッタリング法による成膜途中における結晶性酸化物半導体膜への、ア
ルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸
着型の真空ポンプを用いることで、排気系からアルカリ金属、水素原子、水素分子、水、
水酸基、または水素化物等の不純物の逆流を低減することができる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ
３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることが
できる。なお、ターゲットの材料及び組成を上述したものに限定する必要はない。例えば
、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲ
ットを用いることもできる。
酸化物ターゲットの相対密度は、９０％以上１００％以下、好ましくは９５％以上９９．
９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸
窒化物半導体層１０６を緻密な層とすることができるためである。
成膜は、酸窒化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水
素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気と
することが好ましい。
酸窒化物半導体層１０６の加工は、所望の形状のマスクを酸窒化物半導体層上に形成した
後、当該酸窒化物半導体層をエッチングすることによって行うことができる。上述のマス
クは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジ
ェット法などの方法を用いてマスクを形成してもよい。
なお、酸窒化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでも
よい。また、これらを組み合わせて用いてもよい。
次いで、下地絶縁層１０２及び酸窒化物半導体層１０６上に、ソース電極及びドレイン電
極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電
層を加工して、ソース電極１０８ａ及びドレイン電極１０８ｂを形成する（図３（Ｃ）参
照。）。なお、ここで形成されるソース電極１０８ａの端部とドレイン電極１０８ｂの端
部との間隔によって、トランジスタのチャネル長Ｌが決定されることになる。
ソース電極１０８ａ及びドレイン電極１０８ｂに用いる導電層としては、例えば、Ａｌ、
Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属層または上述した元素を
成分とする金属窒化物層などを用いることができる。また、Ａｌ、Ｃｕなどの金属層の下
側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層またはこれらの金属
窒化物層を積層させた構成を用いてもよい。
また、ソース電極１０８ａ及びドレイン電極１０８ｂに用いる導電層は、導電性の金属酸
化物で形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸
化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―Ｓｎ
Ｏ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料
に酸化シリコンを含ませたものを用いることができる。
導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。当該エ
ッチングに用いるレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレ
ーザ光などを用いるとよい。
なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、例えば、数ｎｍ〜数１０ｎｍ
と極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて、レ
ジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度
も大きい。したがって、後に形成されるトランジスタのチャネル長Ｌを微細化することが
可能であり、回路の動作を速くすることができる。
また、いわゆる多階調マスクによって形成されたレジストマスクを用いてエッチングを行
ってもよい。多階調マスクを用いて形成されたレジストマスクは、複数の厚さを有する形
状となり、アッシングによってさらに形状を変形させることができるため、異なるパター
ンに加工する複数のエッチング工程に用いることが可能である。このため、一枚の多階調
マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形
成することができる。つまり、工程の簡略化が可能となる。
なお、導電層のエッチングの際に、酸窒化物半導体層１０６の一部がエッチングされ、溝
部（凹部）を有する酸窒化物半導体層となることもある。
その後、酸素、オゾン、二酸化窒素などのガスを用いたプラズマ処理を行い、露出してい
る酸窒化物半導体層１０６の表面を酸化し、酸素欠損を埋めてもよい。プラズマ処理を行
った場合、当該プラズマ処理に続けて大気に触れさせることなく、酸窒化物半導体層１０
６の一部に接するゲート絶縁層１１２を形成することが好ましい。
次に、ソース電極１０８ａ及びドレイン電極１０８ｂを覆い、かつ、酸窒化物半導体層１
０６の一部と接するように、ゲート絶縁層１１２を形成する（図３（Ｄ）参照。）。
ゲート絶縁層１１２は、下地絶縁層１０２と同様の構成とすることができる。ただし、ト
ランジスタのゲート絶縁層として機能することを考慮して、酸化ハフニウムや酸化アルミ
ニウムなどの比誘電率が高い材料を採用してもよい。また、ゲート絶縁耐圧や酸窒化物半
導体との界面状態などを考慮し、酸化シリコン、酸化窒化シリコン、窒化シリコンに酸化
ハフニウムや酸化アルミニウムなどの比誘電率の高い材料を積層してもよい。ゲート絶縁
層１１２の合計の膜厚は、好ましくは１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ
以上５０ｎｍ以下とする。ゲート絶縁層が厚いほど短チャネル効果が顕著となり、しきい
値電圧がマイナス側へシフトしやすい傾向となる。また、ゲート絶縁層が５ｎｍ以下とな
るとトンネル電流によるリークが増大することがわかっている。
その後、ゲート絶縁層１１２を介して、酸窒化物半導体層１０６上に、ゲート電極１１４
を形成する（図３（Ｅ）参照。）。ゲート電極１１４は、モリブデン、チタン、タンタル
、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの金属材料、これらの
窒化物、またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲ
ート電極１１４は、単層構造としてもよいし、積層構造としてもよい。
以上の工程でトランジスタ１５１が作製される。
次に、図４（Ａ）乃至図４（Ｅ）を用いて、図２（Ａ）に示すトランジスタ１５２の作製
工程の一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図４（Ａ）参照。）。
次に、下地絶縁層１０２上に、ソース電極及びドレイン電極（これと同じ層で形成される
配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１３
８ａ及びドレイン電極１３８ｂを形成する（図４（Ｂ）参照。）。
次に、下地絶縁層１０２、ソース電極１３８ａ及びドレイン電極１３８ｂ上に、酸窒化物
半導体層を形成し、当該酸窒化物半導体層を加工して島状の酸窒化物半導体層１３６を形
成する（図４（Ｃ）参照。）。
次に、ソース電極１３８ａ及びドレイン電極１３８ｂを覆い、かつ、酸窒化物半導体層１
３６の一部と接するように、ゲート絶縁層１３２を形成する（図４（Ｄ）参照。）。
その後、ゲート絶縁層１３２を介して酸窒化物半導体層１３６上に、ゲート電極１３４を
形成する（図４（Ｅ）参照。）。
以上の工程でトランジスタ１５２が形成される。
次に、図５（Ａ）乃至図５（Ｅ）を用いて、図２（Ｂ）に示すトランジスタ１５３の作製
工程の一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図５（Ａ）参照。）。
次に、下地絶縁層１０２上に、ゲート電極１６４を形成する（図５（Ｂ）参照。）。
次に、ゲート電極１６４を覆う、ゲート絶縁層１６２を形成する（図５（Ｃ）参照。）。
次に、ゲート絶縁層１６２上に、ソース電極１６８ａ及びドレイン電極１６８ｂを形成し
、ソース電極１６８ａ及びドレイン電極１６８ｂ上に、酸窒化物半導体層を形成し、当該
酸窒化物半導体層を加工して島状の酸窒化物半導体層１６６を形成する（図５（Ｄ）参照
。）。
次に、酸窒化物半導体層１６６及びソース電極１６８ａ及びドレイン電極１６８ｂを覆う
ように保護絶縁層１６９を形成する（図５（Ｅ）参照。）。
なお、保護絶縁層１６９は、ゲート絶縁層１６２と同様の構成とすることができる。
以上の工程でトランジスタ１５３が形成される。
次に、図６（Ａ）乃至図６（Ｅ）を用いて、図２（Ｃ）に示すトランジスタ１５４の作製
工程の一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図６（Ａ）参照。）。
次に、下地絶縁層１０２上に、ゲート電極１６４を形成する（図６（Ｂ）参照。）。
次に、ゲート電極１６４を覆う、ゲート絶縁層１６２を形成する（図６（Ｃ）参照。）。
次に、ゲート絶縁層１６２上に、酸窒化物半導体層を形成し、当該酸窒化物半導体層を加
工して島状の酸窒化物半導体層１７６を形成する。その後、酸窒化物半導体層１７６に接
してソース電極１７８ａ及びドレイン電極１７８ｂを形成する（図６（Ｄ）参照。）。
次に、酸窒化物半導体層１７６及びソース電極１７８ａ及びドレイン電極１７８ｂを覆う
ように保護絶縁層１７９を形成する（図６（Ｅ）参照。）。
以上の工程でトランジスタ１５４が形成される。
図７（Ａ）乃至図７（Ｅ）を用いて、図２（Ｄ）に示すトランジスタ１５５の作製工程の
一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図７（Ａ）参照。）。
次に、下地絶縁層１０２上に、酸窒化物半導体層を形成し、当該酸窒化物半導体層を加工
して島状の酸窒化物半導体層１０６を形成する（図７（Ｂ）参照。）。
次に、ゲート絶縁層１８２及びゲート電極１８４を形成し、フォトリソグラフィにより同
様のパターンに加工する（図７（Ｃ）参照。）。このとき、ゲート電極１８４を加工し、
その後、ゲート電極１８４をマスクにゲート絶縁層１８２を加工してもよい。
次に、ゲート電極１８４をマスクに酸窒化物半導体層１０６を低抵抗化し、ソース領域１
２２ａ及びドレイン領域１２２ｂを形成する。低抵抗化されないゲート電極下の領域はチ
ャネル領域１２６となる（図７（Ｄ）参照。）。このとき、ゲート電極の幅によってトラ
ンジスタのチャネル長Ｌが決定されることになる。このように、ゲート電極をマスクに用
いてパターニングすることで、ゲート電極とソース領域、ドレイン領域の重なりが生じず
、この領域における寄生容量が生じないため、トランジスタ動作を速くすることができる
。
低抵抗化の方法としては、アルゴンなどの希ガスプラズマ処理、水素プラズマ処理または
アンモニアプラズマ処理などが挙げられる。さらに、リン（Ｐ）またはボロン（Ｂ）を含
む雰囲気におけるプラズマ処理と組み合わせて行ってもよい。
次に、保護絶縁層１８９を形成し、ソース領域及びドレイン領域と重畳する部分の保護絶
縁層１８９に開口部を設ける。ソース電極及びドレイン電極（これと同じ層で形成される
配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１８
８ａ及びドレイン電極１８８ｂを形成する（図７（Ｅ）参照。）。
以上の工程でトランジスタ１５５が作製される。
以上のように、酸窒化物半導体をチャネルに用いることで、熱処理を行わなくても、チャ
ネル領域、ソース領域及びドレイン領域のキャリア密度の制御された、酸化物半導体と同
等以上の性能を有するトランジスタを作製できる。
また、酸窒化物半導体を活性層に用いることにより、特別に低抵抗層を設けなくてもソー
ス電極及びドレイン電極と良好なコンタクトを示すことができ、オン電流を大きくするこ
とができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
実施の形態１で例示したトランジスタを用いて表示機能を有する半導体装置（表示装置と
もいう）を作製することができる。また、トランジスタを含む駆動回路の一部または全体
を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図８（Ａ）において、第１の基板２０１上に設けられた画素部２０２を囲むようにして、
シール材２０５が設けられ、第２の基板２０６によって封止されている。図８（Ａ）にお
いては、第１の基板２０１上のシール材２０５によって囲まれている領域とは異なる領域
に、別途用意された基板上に単結晶半導体層または多結晶半導体層で形成された走査線駆
動回路２０４、信号線駆動回路２０３が実装されている。また別途形成された信号線駆動
回路２０３と、走査線駆動回路２０４または画素部２０２に与えられる各種信号及び電位
は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）２１８ａ、２１８ｂ
から供給されている。
図８（Ｂ）及び図８（Ｃ）において、第１の基板２０１上に設けられた画素部２０２と、
走査線駆動回路２０４とを囲むようにして、シール材２０５が設けられている。また画素
部２０２と、走査線駆動回路２０４の上に第２の基板２０６が設けられている。よって画
素部２０２と、走査線駆動回路２０４とは、第１の基板２０１とシール材２０５と第２の
基板２０６とによって、表示素子と共に封止されている。図８（Ｂ）及び図８（Ｃ）にお
いては、第１の基板２０１上のシール材２０５によって囲まれている領域とは異なる領域
に、別途用意された基板上に単結晶半導体層または多結晶半導体層で形成された信号線駆
動回路２０３が実装されている。図８（Ｂ）及び図８（Ｃ）においては、別途形成された
信号線駆動回路２０３と、走査線駆動回路２０４または画素部２０２に与えられる各種信
号及び電位は、ＦＰＣ２１８から供給されている。
また図８（Ｂ）及び図８（Ｃ）においては、信号線駆動回路２０３を別途形成し、第１の
基板２０１に実装している例を示しているが、この構成に限定されない。走査線駆動回路
を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図８（Ａ）は、Ｃ
ＯＧ方法により信号線駆動回路２０３、走査線駆動回路２０４を実装する例であり、図８
（Ｂ）は、ＣＯＧ方法により信号線駆動回路２０３を実装する例であり、図８（Ｃ）は、
ＴＡＢ方法により信号線駆動回路２０３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣなどを実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもし
くはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が
設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装さ
れたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有して
おり、実施の形態１で一例を示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって
輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気的作用
によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図９乃至図１１を用いて説明する。図９乃至図１１は、図
８（Ｂ）のＭ−Ｎにおける断面図に相当する。
図９乃至図１１で示すように、半導体装置は接続端子電極２１５及び端子電極２１６を有
しており、接続端子電極２１５及び端子電極２１６はＦＰＣ２１８が有する端子と異方性
導電層２１９を介して、電気的に接続されている。
接続端子電極２１５は、第１の電極２３０と同じ導電層から形成され、端子電極２１６は
、トランジスタ２１０、トランジスタ２１１のソース電極及びドレイン電極と同じ導電層
で形成されている。
また第１の基板２０１上に設けられた画素部２０２と、走査線駆動回路２０４は、トラン
ジスタを複数有しており、図９乃至図１１では、画素部２０２に含まれるトランジスタ２
１０と、走査線駆動回路２０４に含まれるトランジスタ２１１とを例示している。
本実施の形態では、トランジスタ２１０、トランジスタ２１１として、実施の形態１で示
したトランジスタを適用することができる。トランジスタ２１０、トランジスタ２１１は
、高温で熱処理などを行わなくても、十分なオン特性を得ることができる。よって、図９
乃至図１１で示す本実施の形態の半導体装置として低コストで半導体装置を提供すること
ができる。
画素部２０２に設けられたトランジスタ２１０は表示素子と電気的に接続し、表示パネル
を構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用
いることができる。
図９に表示素子として液晶素子を用いた液晶表示装置の例を示す。図９において、表示素
子である液晶素子２１３は、第１の電極２３０、第２の電極２３１、及び液晶層２０８を
含む。なお、液晶層２０８を挟持するように配向層として機能する絶縁層２３２、２３３
が設けられている。第２の電極２３１は第２の基板２０６側に設けられ、第１の電極２３
０と第２の電極２３１とは液晶層２０８を介して積層する構成となっている。
また、スペーサ２３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサ
であり、液晶層２０８の厚さ（セルギャップ）を制御するために設けられている。なお球
状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いることができる。これ
らの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カ
イラルネマチック相、等方相などを示す。
また、液晶層２０８に、配向層を不要とすることができるブルー相を示す液晶を用いても
よい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステ
リック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか
発現しないため、温度範囲を改善するためにカイラル剤を混合させた液晶組成物を用いて
液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１
ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小
さい。また配向層を設けなくてもよいのでラビング処理も不要となるため、ラビング処理
によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不
良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能
となる。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１
１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明
細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流などを考慮して、所定の期間の間電荷を保持できるように設定される。酸窒化物半
導体層を有するトランジスタはリーク電流が小さいため、各画素における液晶容量に対し
て１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分で
ある。
また、本実施の形態で用いる酸窒化物半導体層を有するトランジスタは、高い電界効果移
動度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記トラ
ンジスタを用いることで、高画質な画像を提供することができる。また、上記トランジス
タは、同一基板上に駆動回路部または画素部に作り分けて作製することができるため、液
晶表示装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液
晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対
して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられ
るが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅ
ｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＡＳＶモードなどを用いることができる。また、画素（ピクセル）をいくつかの
領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチ
ドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式
（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシ
ャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うこ
とができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式などを用い
ることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒ
は赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す
）、またはＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものがある。
なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明
はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用する
こともできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔が
それぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、これらキャリ
ア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す
上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面
から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用する
ことができる。
図１０に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子
２４３は、画素部２０２に設けられたトランジスタ２１０と電気的に接続している。なお
発光素子２４３の構成は、第１の電極２３０、発光層２４１、第２の電極２３１の積層構
造であるが、示した構成に限定されない。発光素子２４３から取り出す光の方向などに合
わせて、発光素子２４３の構成は適宜変えることができる。
隔壁２４０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂
材料を用い、第１の電極２３０上に開口部を形成し、その開口部の側壁が連続した曲率を
持って形成される傾斜面となるように形成することが好ましい。
発光層２４１は、単数の層で構成されていても、複数の層が積層されるように構成されて
いてもどちらでもよい。
発光素子２４３に酸素、水素、水分、二酸化炭素などが侵入しないように、第２の電極２
３１及び隔壁２４０上に保護層を形成してもよい。保護層としては、窒化シリコン層、窒
化酸化シリコン層、ＤＬＣ層などを形成することができる。また、第１の基板２０１、第
２の基板２０６、及びシール材２０５によって封止された空間には充填材２４４が設けら
れ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保
護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルムなど）やカバー材でパッケー
ジング（封入）することが好ましい。
充填材２４４としては窒素やアルゴンなどの不活性ガスの他に、紫外線硬化樹脂または熱
硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド
、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレ
ンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板または円偏光板に反射防止層を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能であ
る。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙
と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と
、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数
分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプ
セル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するも
のである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移
動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む
）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわ
ゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子及び第２の粒子は、導電体材料、絶縁体材料、半
導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクト
ロクロミック材料、磁気泳動材料から選ばれた一種の材料またはこれらの複合材料を用い
ればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することが
できる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用
いる電極である第１の電極及び第２の電極の間に配置し、第１の電極及び第２の電極に電
位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
図１１に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図
１１の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ２１０と接続する第１の電極２３０と、第２の基板２０６に設けられた第２
の電極２３１との間には、黒色領域２５５ａ及び白色領域２５５ｂを有し、周りに液体で
満たされているキャビティ２５２を含む球形粒子２５３が設けられており、球形粒子２５
３の周囲は樹脂などの充填材２５４で充填されている。第２の電極２３１が共通電極（対
向電極）に相当する。第２の電極２３１は、共通電位線と電気的に接続される。
なお、図９乃至図１１において、第１の基板２０１、第２の基板２０６としては、ガラス
基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック
基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ
−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フ
ィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また
、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを
用いることもできる。
絶縁層２２１は、無機絶縁材料または有機絶縁材料を用いて形成することができる。なお
、アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂など
の、耐熱性を有する有機絶縁材料を用いると、平坦化絶縁層として好適である。また上記
有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リ
ンガラス）、ＢＰＳＧ（リンボロンガラス）などを用いることができる。なお、これらの
材料で形成される絶縁層を複数積層させることで、絶縁層２２１を形成してもよい。
絶縁層２２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、スピ
ンコート法、ディッピング法、スプレー塗布、液滴吐出法（インクジェット法、スクリー
ン印刷、オフセット印刷など）、ロールコーティング、カーテンコーティング、ナイフコ
ーティングなどを用いることができる。
表示装置は光源または表示素子からの光を透過させて表示を行う。よって光が透過する画
素部に設けられる基板、絶縁層、導電層などの薄膜はすべて可視光の波長領域の光に対し
て透光性とする。
表示素子に電圧を印加する第１の電極及び第２の電極（画素電極、共通電極、対向電極な
どともいう）においては、取り出す光の方向、電極が設けられる場所、及び電極のパター
ン構造によって透光性、反射性を選択すればよい。
第１の電極２３０、第２の電極２３１には、酸化タングステンを含むインジウム酸化物、
酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸
化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化
ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることがで
きる。
また、第１の電極２３０、第２の電極２３１はタングステン（Ｗ）、モリブデン（Ｍｏ）
、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タ
ンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ
）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、または
その合金、もしくはその窒化物から一つ、または複数種を用いて形成することができる。
また、第１の電極２３０、第２の電極２３１として、導電性高分子（導電性ポリマーとも
いう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわ
ゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその
誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくはア
ニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体等が
あげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１で例示したトランジスタを適用することにより低温プロセス、
低コストで、高いオン特性を有する半導体装置を提供することができる。なお、実施の形
態１で例示したトランジスタは上述の表示機能を有する半導体装置のみでなく、電源回路
に搭載されるパワーデバイス、ＬＳＩなどの半導体集積回路、対象物の情報を読み取るイ
メージセンサ機能を有する半導体装置など様々な機能を有する半導体装置に適用すること
が可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本発明の一態様である半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビまたはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について
説明する。
図１２（Ａ）は、ノート型のパーソナルコンピュータの一例であり、本体３０１、筐体３
０２、表示部３０３、キーボード３０４などによって構成されている。実施の形態１また
は２で示した半導体装置を適用することにより、低コストのノート型のパーソナルコンピ
ュータとすることができる。
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）の一例であり、本体３１１には表示部３１３と
、外部インターフェイス３１５と、操作ボタン３１４などが設けられている。また操作用
の付属品としてスタイラス３１２がある。実施の形態１または２で示した半導体装置を適
用することにより、より低コストの携帯情報端末（ＰＤＡ）とすることができる。
図１２（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍３２０は、筐体３２１
及び筐体３２２の２つの筐体で構成されている。筐体３２１及び筐体３２２は、軸部３２
５により一体とされており、該軸部３２５を軸として開閉動作を行うことができる。この
ような構成により、紙の書籍のような動作を行うことが可能となる。
筐体３２１には表示部３２３が組み込まれ、筐体３２２には表示部３２４が組み込まれて
いる。表示部３２３及び表示部３２４は、続き画面を表示する構成としてもよいし、異な
る画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右
側の表示部（図１２（Ｃ）では表示部３２３）に文章を表示し、左側の表示部（図１２（
Ｃ）では表示部３２４）に画像を表示することができる。実施の形態１または２で示した
半導体装置を適用することにより、低コストの電子書籍とすることができる。
また、図１２（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１において、電源３２６、操作キー３２７、スピーカー３２８などを備えている。
操作キー３２７により、頁を送ることができる。なお、筐体の表示部と同一面にキーボー
ドやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に
、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成として
もよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
図１２（Ｄ）は、携帯電話の一例であり、筐体３３０及び筐体３３１の二つの筐体で構成
されている。筐体３３１には、表示パネル３３２、スピーカー３３３、マイクロフォン３
３４、ポインティングデバイス３３６、カメラ用レンズ３３７、外部接続端子３３８など
を備えている。また、筐体３３０には、携帯電話の充電を行う太陽電池セル３４０、外部
メモリスロット３４１などを備えている。また、アンテナは筐体３３１内部に内蔵されて
いる。実施の形態１または２で示した半導体装置を適用することにより、低コストの携帯
電話とすることができる。
また、表示パネル３３２はタッチパネルを備えており、図１２（Ｄ）には映像表示されて
いる複数の操作キー３３５を点線で示している。なお、太陽電池セル３４０で出力される
電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル３３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
３２と同一面上にカメラ用レンズ３３７を備えているため、テレビ電話が可能である。ス
ピーカー３３３及びマイクロフォン３３４は音声通話に限らず、テレビ電話、録音、再生
などが可能である。さらに、筐体３３０と筐体３３１は、スライドし、図１２（Ｄ）のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。
外部接続端子３３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能で
あり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メ
モリスロット３４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１２（Ｅ）は、テレビジョン装置の一例を示している。テレビジョン装置３６０は、筐
体３６１に表示部３６３が組み込まれている。表示部３６３により、映像を表示すること
が可能である。また、ここでは、スタンド３６５により筐体３６１を支持した構成を示し
ている。実施の形態１または２で示した半導体装置を適用することにより、低コストのテ
レビジョン装置３６０とすることができる。
テレビジョン装置３６０の操作は、筐体３６１が備える操作スイッチや、別体のリモコン
操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力
する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置３６０は、受信機やモデムなどを備えた構成とする。受信機によ
り一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線によ
る通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（
送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
本実施例では、本発明の一態様を用いて作製したトランジスタについて説明する。
本実施例におけるトランジスタの構造を図１３に示す。
図１３に示すトランジスタ５１０は、基板５００上に設けられた下地絶縁層５０２と、酸
窒化物半導体層５０６と、ソース電極５０８ａ及びドレイン電極５０８ｂと、ソース電極
５０８ａ及びドレイン電極５０８ｂ上に設けられたゲート絶縁層５１２と、ゲート絶縁層
５１２上に設けられたゲート電極５１４と、ゲート電極５１４上に設けられた保護絶縁層
５１６と、保護絶縁層５１６を介してソース電極５０８ａ及びドレイン電極５０８ｂにそ
れぞれ接続されたソース配線５１８ａ及びドレイン配線５１８ｂと、を有する。
本実施例では、基板５００として０．７ｍｍのガラス基板を用い、下地絶縁層５０２とし
て酸化シリコン層を３００ｎｍ形成し、酸窒化物半導体層５０６としてＩｎ−Ｇａ−Ｚｎ
−Ｏ−Ｎ系非単結晶層を５０ｎｍ形成し、ソース電極５０８ａ及びドレイン電極５０８ｂ
としてチタン層を１５０ｎｍ形成し、ゲート絶縁層５１２として酸化シリコン層を２００
ｎｍ形成し、ゲート電極５１４としてチタン層を３００ｎｍ形成し、保護絶縁層５１６と
して酸化シリコン層を３００ｎｍ形成し、ソース配線５１８ａ及びドレイン配線５１８ｂ
としてチタン層とアルミニウム層とチタン層をそれぞれ５０ｎｍと１００ｎｍと５ｎｍ積
層して形成した。
本実施例のトランジスタ５１０は、酸窒化物半導体層５０６としてＩｎ−Ｇａ−Ｚｎ−Ｏ
系金属酸化物ターゲットを用い、窒素を含む雰囲気中でのスパッタリング法により形成し
ている。そのため、熱処理を行わなくても、十分なオン特性を得ることができる。
本実施例のトランジスタ５１０における酸窒化物半導体層５０６の形成条件は以下の通り
である。また、本条件にて作製した酸窒化物半導体層５０６中の窒素濃度は約６．５ａｔ
ｏｍｉｃ％である。なお、濃度分析はＥＰＭＡ（Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｍｉｃ
ｒｏ Ａｎａｌｙｚｅｒ）分析によっておこなった結果である。
・成膜法：ＤＣスパッタリング法
・ターゲット組成比：（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５）
・成膜ガス：Ａｒ（３５ｓｃｃｍ）、Ｎ２（５ｓｃｃｍ）
・電力：０．５ｋＷ（ＤＣ）
・圧力：０．４Ｐａ
・Ｔ−Ｓ間距離：６０ｍｍ
・基板温度：室温
本実施例のトランジスタ５１０におけるドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）測定
結果について図１４（Ａ）に示す。測定は、基板面内で２５点行っており、図１４（Ａ）
には重ねて表示している。チャネル長Ｌは１０μｍであり、チャネル幅Ｗは５０μｍであ
る。なお、トランジスタのソース電極とドレイン電極の間の電圧Ｖｄは１Ｖ及び１０Ｖと
した。
図１４（Ａ）より、本実施例のトランジスタ５１０は良好なオン特性が得られていること
がわかった。
また、比較例として活性層に酸化物半導体層を形成し、さらに活性層形成後に３５０℃で
熱処理を行って、その他の作製条件を上記した条件と同条件にてトランジスタを作製した
。活性層形成条件は以下の通りである。また、そのトランジスタのドレイン電流（Ｉｄ）
−ゲート電圧（Ｖｇ）測定結果を図１４（Ｂ）に示す。
・成膜法：ＤＣスパッタリング法
・ターゲット組成比：（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５）
・成膜ガス：Ａｒ（３０ｓｃｃｍ）、Ｏ２（１５ｓｃｃｍ）
・電力：０．５ｋＷ（ＤＣ）
・圧力：０．４Ｐａ
・Ｔ−Ｓ間距離：６０ｍｍ
・基板温度：室温
また、図１４（Ｂ）に示す酸化物半導体のキャリア密度をホール効果測定によって測定し
た結果、酸化物半導体層形成後は約２×１０１３ｃｍ−３であり、それを３５０℃で熱処
理を行うことによって約２×１０１７ｃｍ−３に増加することがわかった。本願では示し
ていないが、熱処理していない酸化物半導体層を活性層に用いてトランジスタを作製して
も、オン特性を得ることはできない。しかし、図１４（Ｂ）に示すように、熱処理によっ
て酸化物半導体層のキャリア密度を増加させることで、トランジスタのオン特性が得られ
るようになる。
図１４（Ａ）及び図１４（Ｂ）の結果より、図１４（Ａ）に示す酸窒化物半導体層を活性
層に用いたトランジスタと、図１４（Ｂ）に示す酸化物半導体層に熱処理を行って作製し
たトランジスタは、同等の特性であることがわかり、図１４（Ａ）に示すトランジスタに
用いた酸窒化物半導体層のキャリア密度は、オン特性が得られる十分なキャリア密度であ
ることがわかる。
上述の通り、本実施例のトランジスタ５１０は、熱処理なしで作製しても、オン電流が大
きく、良好なトランジスタ特性が得られていることがわかった。
１００ 基板
１０２ 下地絶縁層
１０６ 酸窒化物半導体層
１０８ａ ソース電極
１０８ｂ ドレイン電極
１１２ ゲート絶縁層
１１３ ゲート絶縁層
１１４ ゲート電極
１２２ａ ソース領域
１２２ｂ ドレイン領域
１２６ チャネル領域
１３２ ゲート絶縁層
１３４ ゲート電極
１３６ 酸窒化物半導体層
１３８ａ ソース電極
１３８ｂ ドレイン電極
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１５４ トランジスタ
１５５ トランジスタ
１５６ トランジスタ
１６２ ゲート絶縁層
１６４ ゲート電極
１６６ 酸窒化物半導体層
１６８ａ ソース電極
１６８ｂ ドレイン電極
１６９ 保護絶縁層
１７６ 酸窒化物半導体層
１７８ａ ソース電極
１７８ｂ ドレイン電極
１７９ 保護絶縁層
１８２ ゲート絶縁層
１８４ ゲート電極
１８８ａ ソース電極
１８８ｂ ドレイン電極
１８９ 保護絶縁層
２０１ 基板
２０２ 画素部
２０３ 信号線駆動回路
２０４ 走査線駆動回路
２０５ シール材
２０６ 基板
２０８ 液晶層
２１０ トランジスタ
２１１ トランジスタ
２１３ 液晶素子
２１５ 接続端子電極
２１６ 端子電極
２１９ 異方性導電層
２２１ 絶縁層
２３０ 電極
２３１ 電極
２３２ 絶縁層
２３３ 絶縁層
２３５ スペーサ
２４０ 隔壁
２４１ 発光層
２４３ 発光素子
２４４ 充填材
２５２ キャビティ
２５３ 球形粒子
２５４ 充填材
２５５ａ 黒色領域
２５５ｂ 白色領域
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２２ 筐体
３２３ 表示部
３２４ 表示部
３２５ 軸部
３２６ 電源
３２７ 操作キー
３２８ スピーカー
３３０ 筐体
３３１ 筐体
３３２ 表示パネル
３３３ スピーカー
３３４ マイクロフォン
３３５ 操作キー
３３６ ポインティングデバイス
３３７ カメラ用レンズ
３３８ 外部接続端子
３４０ 太陽電池セル
３４１ 外部メモリスロット
３６０ テレビジョン装置
３６１ 筐体
３６３ 表示部
３６５ スタンド
５００ 基板
５０２ 下地絶縁層
５０６ 酸窒化物半導体層
５０８ａ ソース電極
５０８ｂ ドレイン電極
５１０ トランジスタ
５１２ ゲート絶縁層
５１４ ゲート電極
５１６ 保護絶縁層
５１８ａ ソース配線
５１８ｂ ドレイン配線

Claims (6)

  1. 酸化物半導体層と、
    ゲート電極と、
    前記ゲート電極及び前記酸化物半導体層の間のゲート絶縁層と、
    前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、を有し、
    前記酸化物半導体層は、窒素を含み、
    前記酸化物半導体層に含まれる窒素の濃度は、０．１ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物半導体層は、低抵抗化された領域を有することを特徴とする半導体装置。
  3. 酸化物半導体層と、
    ゲート電極と、
    前記ゲート電極及び前記酸化物半導体層の間のゲート絶縁層と、
    前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、を有する半導体装置の作製方法であって、
    前記酸化物半導体層は、イオンドーピング法又はイオンインプランテーション法により、酸化物半導体層に窒素を導入して形成することを特徴とする半導体装置の作製方法。
  4. 酸化物半導体層と、
    ゲート電極と、
    前記ゲート電極及び前記酸化物半導体層の間のゲート絶縁層と、
    前記酸化物半導体層と電気的に接続されたソース電極及びドレイン電極と、を有する半導体装置の作製方法であって、
    前記酸化物半導体層は、窒素又は窒素を含むガスによるプラズマに曝すことにより、酸化物半導体層に窒素を導入して形成することを特徴とする半導体装置の作製方法。
  5. 請求項３又は４において、
    前記酸化物半導体層の一部に低抵抗化の処理を行うことを特徴とする半導体装置の作製方法。
  6. 請求項３乃至５のいずれか一において、
    前記酸化物半導体層に含まれる窒素の濃度は、０．１ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置の作製方法。
JP2015255664A 2010-11-05 2015-12-28 半導体装置及び半導体装置の作製方法 Withdrawn JP2016106402A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010248379 2010-11-05
JP2010248379 2010-11-05

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011238329A Division JP5866092B2 (ja) 2010-11-05 2011-10-31 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017171931A Division JP2017228797A (ja) 2010-11-05 2017-09-07 酸化物半導体層の作製方法及び半導体装置の作製方法

Publications (1)

Publication Number Publication Date
JP2016106402A true JP2016106402A (ja) 2016-06-16

Family

ID=46018747

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2011238329A Active JP5866092B2 (ja) 2010-11-05 2011-10-31 半導体装置
JP2015255664A Withdrawn JP2016106402A (ja) 2010-11-05 2015-12-28 半導体装置及び半導体装置の作製方法
JP2017171931A Withdrawn JP2017228797A (ja) 2010-11-05 2017-09-07 酸化物半導体層の作製方法及び半導体装置の作製方法
JP2019072906A Withdrawn JP2019117948A (ja) 2010-11-05 2019-04-05 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011238329A Active JP5866092B2 (ja) 2010-11-05 2011-10-31 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2017171931A Withdrawn JP2017228797A (ja) 2010-11-05 2017-09-07 酸化物半導体層の作製方法及び半導体装置の作製方法
JP2019072906A Withdrawn JP2019117948A (ja) 2010-11-05 2019-04-05 半導体装置

Country Status (4)

Country Link
US (2) US9299851B2 (ja)
JP (4) JP5866092B2 (ja)
KR (3) KR20120048500A (ja)
TW (1) TWI555205B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019121634A (ja) * 2017-12-28 2019-07-22 日本放送協会 薄膜トランジスタおよびその製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI654764B (zh) 2010-11-11 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102161077B1 (ko) * 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2738815B1 (en) * 2012-11-30 2016-02-10 Samsung Electronics Co., Ltd Semiconductor materials, transistors including the same, and electronic devices including transistors
JP6217196B2 (ja) * 2013-07-11 2017-10-25 三菱電機株式会社 半導体材料、薄膜トランジスタ、および薄膜トランジスタの製造方法
KR102148957B1 (ko) * 2013-09-02 2020-08-31 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
DE112014006046T5 (de) 2013-12-27 2016-09-15 Semiconductor Energy Laboratory Co., Ltd. Licht emittierende Vorrichtung
JP2015149414A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体装置及び撮像装置
CN104167448B (zh) * 2014-08-05 2017-06-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN104681619B (zh) * 2015-01-21 2017-12-29 石以瑄 具有金属氮氧化物有源沟道的集成功率器件
US11024725B2 (en) * 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
TWI559191B (zh) * 2015-07-31 2016-11-21 明興光電股份有限公司 觸控裝置
US10177199B2 (en) * 2016-05-03 2019-01-08 Tsinghua University Method for making three dimensional complementary metal oxide semiconductor carbon nanotube thin film transistor circuit
KR20180016330A (ko) * 2016-07-08 2018-02-14 보에 테크놀로지 그룹 컴퍼니 리미티드 박막 트랜지스터, 게이트 드라이브 온 어레이 및 이를 갖는 디스플레이 장치, 및 그 제조 방법
JP2018024939A (ja) * 2016-07-28 2018-02-15 パナソニック株式会社 小さいキャリア密度を有するストロンチウムニオブ酸窒化物膜の製法およびその用途
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
US11869975B2 (en) * 2021-04-19 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-film transistors and method for manufacturing the same
US11791420B2 (en) 2021-04-19 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same
US20220352379A1 (en) * 2021-04-29 2022-11-03 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric memory devices having improved ferroelectric properties and methods of making the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005154832A (ja) * 2003-11-25 2005-06-16 Kyocera Corp 複合材料とその製造方法及びウェハ保持部材
WO2006090684A1 (ja) * 2005-02-23 2006-08-31 A. L. M. T. Corp. 半導体素子搭載部材とそれを用いた半導体装置
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2008166716A (ja) * 2006-12-05 2008-07-17 Canon Inc ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置
JP2008300518A (ja) * 2007-05-30 2008-12-11 Canon Inc アモルファス酸化物及び電界効果型トランジスタ
JP2009010362A (ja) * 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2009275236A (ja) * 2007-04-25 2009-11-26 Canon Inc 酸窒化物半導体
JP2010003822A (ja) * 2008-06-19 2010-01-07 Idemitsu Kosan Co Ltd 薄膜トランジスタおよびその製造方法
JP2010525602A (ja) * 2007-04-25 2010-07-22 エルジー・ケム・リミテッド 薄膜トランジスタおよびその製造方法

Family Cites Families (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4307635B2 (ja) * 1999-06-22 2009-08-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
TW200401944A (en) * 2002-02-01 2004-02-01 Seiko Epson Corp Circuit substrate, electro-optical device and electronic appliances
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2005005509A (ja) * 2003-06-12 2005-01-06 Canon Inc 薄膜トランジスタ及びその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR100841148B1 (ko) 2003-10-27 2008-06-24 교세라 가부시키가이샤 복합재료와 웨이퍼 유지부재 및 이들의 제조방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
US7268051B2 (en) * 2005-08-26 2007-09-11 Corning Incorporated Semiconductor on glass insulator with deposited barrier layer
JP4958253B2 (ja) 2005-09-02 2012-06-20 財団法人高知県産業振興センター 薄膜トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101245216B1 (ko) * 2006-05-17 2013-03-19 엘지디스플레이 주식회사 평판표시소자 및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5360789B2 (ja) * 2006-07-06 2013-12-04 独立行政法人産業技術総合研究所 ｐ型酸化亜鉛薄膜及びその作製方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5007792B2 (ja) 2006-08-24 2012-08-22 株式会社ブリヂストン ｐ型Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
KR100848341B1 (ko) * 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
US8247273B2 (en) * 2007-07-17 2012-08-21 Sharp Kabushiki Kaisha Semiconductor device provided with thin film transistor and method for manufacturing the semiconductor device
TWI434420B (zh) 2007-08-02 2014-04-11 Applied Materials Inc 使用薄膜半導體材料的薄膜式電晶體
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR100976459B1 (ko) * 2007-12-27 2010-08-17 삼성모바일디스플레이주식회사 박막 트랜지스터 및 제조방법 및 그를 구비하는평판표시장치
KR101461127B1 (ko) * 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
CN102132414B (zh) * 2008-08-27 2013-05-22 出光兴产株式会社 场效应型晶体管、其制造方法和溅射靶
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101603303B1 (ko) 2008-10-31 2016-03-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 도전성 산질화물 및 도전성 산질화물막의 제작 방법
KR101552975B1 (ko) * 2009-01-09 2015-09-15 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
KR101064402B1 (ko) * 2009-01-12 2011-09-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치
US8436350B2 (en) 2009-01-30 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using an oxide semiconductor with a plurality of metal clusters
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
US8013339B2 (en) * 2009-06-01 2011-09-06 Ishiang Shih Thin film transistors and arrays with controllable threshold voltages and off state leakage current
KR101097322B1 (ko) * 2009-12-15 2011-12-23 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
WO2011145467A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101260957B1 (ko) * 2010-12-31 2013-05-06 연세대학교 산학협력단 산화물 박막용 조성물, 산화물 박막용 조성물 제조 방법, 산화물 박막용 조성물을 이용한 산화물 박막 및 전자소자
JP6401483B2 (ja) * 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005154832A (ja) * 2003-11-25 2005-06-16 Kyocera Corp 複合材料とその製造方法及びウェハ保持部材
WO2006090684A1 (ja) * 2005-02-23 2006-08-31 A. L. M. T. Corp. 半導体素子搭載部材とそれを用いた半導体装置
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2008166716A (ja) * 2006-12-05 2008-07-17 Canon Inc ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置
JP2009275236A (ja) * 2007-04-25 2009-11-26 Canon Inc 酸窒化物半導体
JP2010525602A (ja) * 2007-04-25 2010-07-22 エルジー・ケム・リミテッド 薄膜トランジスタおよびその製造方法
JP2008300518A (ja) * 2007-05-30 2008-12-11 Canon Inc アモルファス酸化物及び電界効果型トランジスタ
JP2009010362A (ja) * 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2010003822A (ja) * 2008-06-19 2010-01-07 Idemitsu Kosan Co Ltd 薄膜トランジスタおよびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019121634A (ja) * 2017-12-28 2019-07-22 日本放送協会 薄膜トランジスタおよびその製造方法

Also Published As

Publication number Publication date
JP5866092B2 (ja) 2016-02-17
JP2019117948A (ja) 2019-07-18
US9299851B2 (en) 2016-03-29
KR20200000405A (ko) 2020-01-02
KR20120048500A (ko) 2012-05-15
JP2012114421A (ja) 2012-06-14
KR20200123766A (ko) 2020-10-30
TW201225296A (en) 2012-06-16
US20160181406A1 (en) 2016-06-23
US10170598B2 (en) 2019-01-01
TWI555205B (zh) 2016-10-21
JP2017228797A (ja) 2017-12-28
KR102320343B1 (ko) 2021-11-03
US20120112183A1 (en) 2012-05-10

Similar Documents

Publication Publication Date Title
KR102320343B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP6305581B2 (ja) 半導体装置
JP5908221B2 (ja) 半導体装置
TWI588994B (zh) 半導體裝置
JP6373333B2 (ja) 半導体装置
JP5771451B2 (ja) 半導体装置
JP2017011286A (ja) 半導体装置の作製方法
US20120001169A1 (en) Semiconductor device and manufacturing method thereof
JP6212583B2 (ja) 半導体装置
JP2012256938A (ja) 半導体装置
JP2013123041A (ja) 半導体装置及び半導体装置の作製方法
JP2018029196A (ja) 半導体装置
JP2016042584A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170123

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170613

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20170912