JP2010525602A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法 Download PDF

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Abstract

本発明は、薄膜トランジスタおよびその製造方法に関する。具体的に、本発明は、薄膜トランジスタにおいて、半導体層のチャネル物質としてSiを含む酸化亜鉛系物質を用いる薄膜トランジスタおよびその製造方法に関する。また、本発明は、チャネル物質の蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法に関する。さらに、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層が、Siを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタに関する。

Description

本発明は、薄膜トランジスタおよびその製造方法に関し、より詳しくは、薄膜トランジスタにおいて、半導体層のチャネル物質としてSiを含む酸化亜鉛系物質を用いる薄膜トランジスタおよびその製造方法に関する。
一般的に、薄膜トランジスタは、ソース(sourse)電極、ドレイン(drain)電極、ゲート(gate)電極、半導体層、絶縁層、基板などからなる。
前記半導体層のチャネル物質としては、ZnOが一般的に用いられているが、具体的に、ZnOに1族アルカリ(Li、Na)または5族(N、P、As)をドーピングしてp型チャネル物質として用いる。
しかしながら、ZnOは、n型ドーパント(dopant)として作用することができる酸素空孔(oxygen vacancy)、Zn間隙(interstitial)などの形成エンタルピーが極めて低く、自発的に生成された正孔キラー(hole killer)と作用しやすいため、半導体層としてp型ドーピングは困難であるという問題点がある。
また、酸素空孔(oxygen vacancy)、Zn間隙(interstitial)などの形成エンタルピーが低いZnOの固有な特性により、ZnO薄膜トランジスタの製造時に強いn型のチャネルが形成され、閾値電圧およびチャネルの移動も経時変化するという不安定な様子を見せている。
一方、韓国特許公開公報第2004−79516号明細書には、5族(N、P、As、Sb、Bi)元素または5族元素の酸化物が含まれた酸化亜鉛化合物を用いて基板上にドーパントとして5族元素が添加された亜鉛酸化物薄膜を形成し、前記ドーパントを活性化させる方法が記載されているが、前記活性化が容易ではないという短所がある。
したがって、ZnO薄膜トランジスタの製造時に、ZnO物質自体だけではp型ドーピングが困難であるため、1族アルカリ(Li、Naなど)または5族(N、P、Asなど)を用いたp型ドーピングが可能な物質の開発が求められている。
上述した問題点を解決するために、本発明者は、薄膜トランジスタにおいて半導体層のチャネルのn型伝導度を低め、窒素ドーピングを円滑になすことができる薄膜トランジスタの製造方法を開発した。
これにより、本発明は、薄膜トランジスタの製造方法において、半導体層のチャネル物質としてSiを含む酸化亜鉛系物質を用いる薄膜トランジスタの製造方法を提供する。
また、本発明は、薄膜トランジスタの製造方法において、前記チャネル物質の蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法を提供する。
さらに、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層は、Siを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタを提供する。
具体的に、本発明は、
A)基板にゲート電極を形成するゲート電極形成ステップ;
B)前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ;
C)前記絶縁層上にチャネル物質としてSiを含む酸化亜鉛系物質を用いて半導体層を形成する半導体層形成ステップ;および
D)前記半導体層に連結するようにソース電極およびドレイン電極を形成するソースおよびドレイン電極形成ステップ;
を含む薄膜トランジスタの製造方法を提供する。
また、本発明は、前記薄膜トランジスタの製造方法において、C)半導体層形成ステップ以後に、
1)前記半導体層にプラズマ窒化工程を用いて窒素ドーピング処理するステップ;および
2)前記窒素ドーピング処理された半導体層を酸素熱処理するステップ;をさらに含む薄膜トランジスタの製造方法を提供する。
また、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層が、Siを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタを提供する。
本発明は、薄膜トランジスタの製造方法において、半導体層のチャネル物質としてSiを含む酸化亜鉛系物質を用いる薄膜トランジスタの製造方法および前記チャネル物質蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法を用いることにより、半導体層のチャネルのn型伝導度を低め、半導体層に窒素ドーピングが円滑になされるようにする。
本発明の一実施例に係る薄膜トランジスタの断面を示す図である。 本発明の一実施例に係る薄膜トランジスタの製造時に用いられるプラズマ窒化工程を示す図である。 本発明の一実施例に係る薄膜トランジスタの製造時に用いられる酸素熱処理を示す図である。 本発明の一実施例に係る薄膜トランジスタのトランスファ(transfer)特性を示す図である。 本発明の一実施例に係る薄膜トランジスタのアウトプット(output)特性を示す図である。 本発明の一実施例に係る薄膜トランジスタのトランスファ(transfer)特性を示す図である。 本発明の一実施例に係る薄膜トランジスタのアウトプット(output)特性を示す図である。
以下、本発明について詳細に説明する。
本発明は、
A)基板にゲート電極を形成するゲート電極形成ステップ;
B)前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ;
C)前記絶縁層上にチャネル物質としてSiを含む酸化亜鉛系物質を用いて半導体層を形成する半導体層形成ステップ;および
D)前記半導体層に連結するようにソース電極およびドレイン電極を形成するソース電極およびドレイン電極形成ステップ;
を含む薄膜トランジスタの製造方法を提供する。
本発明に係る薄膜トランジスタの製造方法において、前記A)ゲート電極形成ステップの基板は、薄膜トランジスタのための熱力学的および機械的要求事項を満たすことができるガラス、半導体ウエハ(semiconductor wafer)、金属酸化物、セラミック物質、プラスチックなどを用いることができる。特に、前記基板は、ガラスまたはプラスチックであることが好ましいが、これにのみ限定されるものではない。
前記A)のゲート電極形成ステップは、基板上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法によって実行することができる。また、前記A)のゲート電極形成ステップは、基板上に導電性物質を直接印刷してパターニングする方法によっても実行することができる。
前記A)ゲート電極形成ステップの導電性物質は、炭素、アルミニウム、バナジウム、クロム、銅、亜鉛、銀、金、マグネシウム、カルシウム、ナトリウム、カリウム、チタニウム、インジウム、イットリウム、リチウム、ガドリニウム、スズ、鉛、類似金属(similar metals)、およびこれらの合金;p−またはn−ドーピングされた(doped)シリコン;酸化亜鉛、酸化インジウム、酸化インジウムスズ(ITO)、酸化インジウム亜鉛、類似スズ酸化物(similar tin oxide)、およびスズ酸化物インジウム系複合化合物(tin oxide indium−based complex compounds);ZnO:Al、SnO:Sbのような酸化物と金属の混合物;ポリ(3−メチルチオフェン)(poly(3−methyl thiophene))、ポリ[3,4−(エチレン−1,2−ジオキシ)チオフェン](poly[3,4−(ethylene−1,2−dioxy)thiophene])、ポリピロール(polypyrrole)、およびポリアニリンのような導電性高分子などがあるが、これにのみ限定されるものではない。
前記A)ゲート電極形成ステップの導電性物質層形成ステップでは、化学蒸着法(Chemical Vapor Deposition;CVD)、プラズマ化学蒸着法(Plasma−Enhanced Chemical Vapor Deposition;PECVD)、スパッタリング法(Sputtering)、電子ビーム蒸着法(E−beam evaporation)、熱蒸着法(Thermal evaporation)、レーザ分子ビーム蒸着法(Laser Molecular Beam Epitaxy;L−MBE)、パルスレーザ蒸着法(Pulsed Laser Deposition;PLD)、および原子層蒸着法(Atomic layer deposition)のうちから選択される方法を用いることができる。導電性物質層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の導電性物質層形成方法をすべて適用することができる。
前記A)ゲート電極形成ステップの電極パターン形成ステップでは、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、およびシャドーマスク(Shadow Mask)を用いた方法のうちから選択される方法を用いることができる。
前記A)ゲート電極形成ステップのゲート電極の厚さは、50nm以上400nm以下で用いられ、好ましくは200nmが適当である。
本発明に係る薄膜トランジスタの製造方法において、前記B)絶縁層形成ステップの絶縁層としては、シリコン酸化物、シリコン窒化物と、ポリイミド、ポリ(2−ビニルピリジン)、ポリ(4−ビニルフェノール)、ポリメチルメタクリレートのようなプラスチック絶縁体などがあるが、これにのみ限定されるものではない。
前記B)の絶縁層形成ステップでは、化学蒸着法(Chemical Vapor Deposition;CVD)、プラズマ化学蒸着法(Plasma−Enhanced Chemical Vapor Deposition;PECVD)、スパッタリング法(Sputtering)、電子ビーム蒸着法(E−beam evaporation)、熱蒸着法(Thermal evaporation)、レーザ分子ビーム蒸着法(Laser Molecular Beam Epitaxy;L−MBE)、パルスレーザ蒸着法(Pulsed Laser Deposition;PLD)、および原子層蒸着法(Atomic layer deposition)のうちから選択される方法を用いることができる。絶縁層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の絶縁層形成方法をすべて適用することができる。
前記B)絶縁層形成ステップの絶縁層の厚さは、100nm以上500nm以下で用いられ、好ましくは300nmが適当である。
本発明に係る薄膜トランジスタの製造方法において、前記C)半導体層形成ステップのチャネル物質として用いられるSiを含む酸化亜鉛系物質は、ZnO、ZnO:Al、ZnO:Ga、ZnO:In、またはこれらの複合酸化物に0超過30モル%以下のSiを含む物質であることが好ましいが、これにのみ限定されるものではない。
本発明に係る薄膜トランジスタの製造方法において、前記C)半導体層形成ステップのチャネル物質として用いられるSiを含む酸化亜鉛系物質は、ZnO−In−SiOであることがより好ましい。
前記ZnO−In−SiOにおいて、Siの含量は0超過30モル%以下、Znの含量は0超過66モル%以下、およびInの含量は0超過33モル%以下であることが好ましいが、これにのみ限定されるものではない。前記ZnO−In−SiOにおいて、Siの含量が増加する場合には、半導体層の伝導度が大きく減少して半導体層の役割を喪失することがあり、Inの含量が増加する場合には、伝導度が大きく増加して電極のような役割をすることができる。
また、ZnO−In−SiOにおいて、Zn:In:Siのモル%比は1:1:1であることが好ましいが、これにのみ限定されるものではない。
前記C)半導体層形成ステップのチャネル物質として用いられるSiを含む酸化亜鉛系物質は、単独として用いることができるだけでなく、Siを含む酸化亜鉛系物質に周期律表1族または5族物質を添加して用いることも可能である。前記1族物質はLiまたはNaが好ましく、前記5族物質はN、P、またはAsが好ましいが、これにのみ限定されるものではない。
前記C)半導体層形成ステップのチャネル物質は、スパッタリング(sputtering)方法、化学蒸着法(Chemical Vapor Deposition;CVD)、原子層蒸着法(Atomic Layer Deposition;ALD)、パルスレーザ蒸着法(Pulsed Laser Deposition;PLD)、レーザ分子ビーム蒸着法(Laser Molecular Beam Epitaxy;L−MBE)、電子ビーム蒸着法(E−beame vaporation)、イオンビーム蒸着法(Ion−beame vaporation)などの方法を用いて半導体層に蒸着することができ、Siが含まれているため、周期律表5族ドーパントがZnOに直接ドーピングされるよりも容易にドーピングすることができる。また、半導体層のカウンタ(counter)ドーピングを容易になすことができる。
前記C)半導体層形成ステップの半導体層の厚さは、10nm以上200nm以下で使用が可能であり、好ましくは10nm以上100nm以下が適当である。
前記D)のソース電極およびドレイン電極形成ステップは、前記絶縁層と半導体層が共にカバーされるように、前記絶縁層および前記半導体層上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法によって実行することができる。また、前記D)のソース電極およびドレイン電極形成ステップは、絶縁層および半導体層上に導電性物質を直接印刷してパターニングする方法によっても実行することができる。
前記D)ソース電極およびドレイン電極形成ステップの導電性物質は、炭素、アルミニウム、バナジウム、クロム、銅、亜鉛、銀、金、マグネシウム、カルシウム、ナトリウム、カリウム、チタニウム、インジウム、イットリウム、リチウム、ガドリニウム、スズ、鉛、ネオジム(neodymium)、白金、類似金属(similar metals)、およびこれらの合金;p−またはn−ドーピングされた(doped)シリコン;酸化亜鉛、酸化インジウム、インジウムスズ酸化物(ITO)、酸化インジウム亜鉛、スズ類似酸化物(similar tin oxide)、およびスズ酸化物インジウム系複合化合物(tin oxide indium−based complex compounds);ZnO:Al、SnO:Sbのような酸化物と金属の混合物;ポリ(3−メチルチオフェン)(poly(3−methylthiophene))、ポリ[3,4−(エチレン−1,2−ジオキシ)チオフェン](poly[3,4−(ethylene−1、2−dioxy)thiophene])、ポリピロール(polypyrrole)、およびポリアニリン(polyaniline)のような導電性高分子などがあるが、これにのみ限定されるものではない。
前記D)ソース電極およびドレイン電極形成ステップの導電性物質層形成ステップでは、化学蒸着法(Chemical Vapor Deposition;CVD)、プラズマ化学蒸着法(Plasma−Enhanced Chemical Vapor Deposition;PECVD)、スパッタリング法(Sputtering)、電子ビーム蒸着法(E−beame vaporation)、熱蒸着法(Thermal evaporation)、レーザ分子ビーム蒸着法(Laser Molecular Beam Epitaxy;L−MBE)、パルスレーザ蒸着法(Pulsed Laser Deposition;PLD)、および原子層蒸着法(Atomic layer deposition)のうちから選択される方法を用いることができる。導電性物質層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の導電性物質層形成方法をすべて適用することができる。
前記D)ソース電極およびドレイン電極形成ステップの電極パターン形成ステップでは、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、およびシャドーマスク(Shadow Mask)を用いた方法のうちから選択される方法を用いることができる。
前記D)ソース電極およびドレイン電極形成ステップのソース電極およびドレイン電極の厚さは、50nm以上400nm以下で使用が可能であり、好ましくは200nmが適当である。
本発明に係る薄膜トランジスタの製造方法は、半導体層のチャネル物質としてSiを含む酸化亜鉛系物質を用いるため、半導体層のチャネルのn型伝導度を低め、半導体層に窒素ドーピングが円滑になされるようにできる。
また、本発明は、前記薄膜トランジスタの製造方法において、C)半導体層形成ステップ以後に、
1)前記半導体層にプラズマ窒化工程を用いて窒素ドーピング処理するステップ;および
2)前記窒素ドーピング処理された半導体層を酸素熱処理するステップ;をさらに実行することができる。
本発明に係る薄膜トランジスタの製造方法において、前記1)窒素ドーピング処理するステップのプラズマ窒化工程は、薄膜トランジスタの半導体層内にNを注入させる役割をし、前記2)酸素熱処理ステップは、薄膜トランジスタの半導体層内に注入したNをより堅固に結合させる役割をする。
前記1)窒素ドーピング処理するステップのプラズマ窒化工程は、NH、NO、N、NO、およびNFのうちから選択された1種以上を用いることができるが、これにのみ限定されるものではない。
前記プラズマ窒化工程を用いた窒素ドーピング処理は、特に制限されるものではないが、好ましくは200〜500℃の温度で60分以下の時間実行することができる。
前記プラズマ窒化工程を用いた窒素ドーピング処理の具体的な一実施例として、使用圧力1mTorr、プラズマ電力(plasma power)200W、温度300℃、3分を基本工程として実施することができ、このとき、使用ガスは、N 1050sccm、NH 80sccmを注入することができる。また、ドーピング濃度は、プラズマ電力(plasma power)で調節することができ、ICP(Inductively Coupled Plasma)タイプのプラズマドーピングがより好ましい。
前記2)の酸素熱処理は、酸素雰囲気下で急速熱処理(Rapid Thermal Annealing;RTA)する方法を用いることができる。前記急速熱処理は、基板に加えられる温度変化、すなわち、温度ランピング(ramping)速度が速い熱処理方式を通称するものである。
前記酸素熱処理の具体的な一実施例として、200℃以上500℃以下の温度で1時間以下の時間、酸素雰囲気下で急速熱処理をすることができるが、これにのみ限定されるものではない。
本発明に係る薄膜トランジスタの製造方法は、半導体層のチャネル物質としてSiを含む酸化亜鉛系を用い、前記チャネル物質の蒸着後にプラズマ窒化工程および酸素熱処理工程を経る薄膜トランジスタの製造方法を用いることにより、亜鉛酸化物半導体の問題点である酸素空孔と亜鉛間隙による自発的なn型ドーパントを取り除くと共に、5族p型ドーパントであるNがSiと結合してチャネルとして適した伝導度を形成して維持させることができる。
また、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層が、Siを含む酸化亜鉛系半導体チャネル物質を含む薄膜トランジスタを提供する。
本発明において、前記半導体層は、半導体層形成後にプラズマ窒化工程および酸素熱処理を順に受けたものとすることができる。
前記Siを含む酸化亜鉛系物質は、薄膜トランジスタの製造方法で記述したように、ZnO、ZnO:Al、ZnO:Ga、ZnO:In、またはこれらの複合酸化物に0超過30モル%以下のSiを含む物質であることが好ましいが、これにのみ限定されるものではない。
また、前記半導体層は、Siを含む酸化亜鉛系物質単独、またはSiを含む酸化亜鉛系物質に周期律表1族または5族物質を添加したチャネル物質を用いて形成することができる。
以下、本発明の理解を助けるために、好ましい実施例を提示する。しかしながら、下記の実施例は、本発明をより容易に理解するために提供されるものに過ぎず、これによって本発明の内容が限定されるものではない。
<実施例>
本発明の一実施例に係る薄膜トランジスタ製造方法は、1)基板10にゲート電極20を形成するゲート電極形成ステップ;2)前記基板および前記ゲート電極20上に絶縁層30を形成する絶縁層形成ステップ;3)前記絶縁層30上にチャネル物質としてSiを含む酸化亜鉛系物質を用いて半導体層40を形成する半導体層形成ステップ;4)前記半導体層40にプラズマ窒化工程を用いて窒素ドーピング処理するステップ;5)前記窒素ドーピング処理された半導体層40を酸素熱処理するステップ;および6)前記酸素熱処理された半導体層40に連結するようにソース電極50およびドレイン電極60を形成するソース電極およびドレイン電極形成ステップを含む。
1)ステップでは、スパッタリング法でガラス基板10上に酸化インジウムスズ(ITO)を蒸着した後、フォトリソグラフィ法を用いてパターニングし、複数のゲート配線とゲート電極20を形成した。
2)ステップでは、スパッタリング方法でゲート電極配線を形成し、PECVD法を用いてゲート電極20が形成されたガラス基板10の上部面に絶縁層30を形成した。ここで、ゲート絶縁層30は、SiNxで形成することができる。
3)ステップでは、チャネル物質としてZnO−In−SiOを(モル%比Zn:In:Si=1:1:1)用いてスパッタリング法で半導体層40を形成した。
4)ステップでは、NHを用いて半導体層40をプラズマ電力(plasma power)200W、温度300℃、圧力1mTorrで、3分間プラズマ窒素ドーピング処理した。
5)ステップでは、窒素ドーピング処理された半導体層40を急速酸素熱処理(RTO)した。
6)ステップでは、スパッタリング法で半導体層40の上部と絶縁層30の上部にモリブデン層を蒸着した後、フォトリソグラフィ法でパターニングしてゲート配線と交差する方向にデータ配線を形成し、ソース電極50とドレイン電極60を形成した。
本発明に係る薄膜トランジスタの製造方法の具体的な一実施例として、半導体層のチャネル物質としてZnO−In−SiOを用い、チャネル物質蒸着後にプラズマ窒化工程および酸素熱処理工程を経た薄膜トランジスタの特性を図6および図7に示した。また、プラズマ窒化工程を経ずに酸素熱処理工程を経た薄膜トランジスタの特性を図4および図5に示した。
図4は、プラズマ窒化工程を経ずに酸素熱処理工程を経た薄膜トランジスタのトランスファ(transfer)特性を示す図であり、4V程度の閾値電圧移動が発生することが分かる。図5は、プラズマ窒化工程を経ずに酸素熱処理工程を経た薄膜トランジスタのアウトプット(output)特性を示す図であり、薄膜トランジスタのアウトプット(output)特性が飽和せずにV(ドレイン電圧)増加によって継続して上昇する結果が現れることが分かる。
この反面、図6は、本発明に係るプラズマ窒化工程および酸素熱処理工程を経た薄膜トランジスタのトランスファ(transfer)特性を示す図であり、0.75V程度の閾値電圧移動が発生することが分かる。図7は、本発明に係るプラズマ窒化工程および酸素熱処理工程を経た薄膜トランジスタのアウトプット(output)特性を示す図であり、薄膜トランジスタのアウトプット(output)特性がV(ドレイン電圧)増加によって飽和して安定する結果が現れることが分かる。
図4〜図7において、Iはドレイン電流、Vはゲート電圧、Vはドレイン電圧、およびW/Lはチャネルの幅と長さを示す。
10:基板
20:ゲート電極
30:絶縁層
40:半導体層
50:ソース電極
60:ドレイン電極

Claims (22)

  1. A)基板にゲート電極を形成するゲート電極形成ステップ;
    B)前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ;
    C)前記絶縁層上にチャネル物質としてSiを含む酸化亜鉛系物質を用いて半導体層を形成する半導体層形成ステップ;および
    D)前記半導体層に連結するようにソース電極およびドレイン電極を形成するソース電極およびドレイン電極形成ステップ;
    を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 前記C)半導体層形成ステップのSiを含む酸化亜鉛系物質は、ZnO、ZnO:Al、ZnO:Ga、ZnO:In、またはこれらの複合酸化物に0超過30モル%以下のSiを含む物質であることを特徴とする、請求項1に記載の薄膜トランジスタの製造方法。
  3. 前記C)半導体層形成ステップのSiを含む酸化亜鉛系物質は、ZnO−In−SiOであることを特徴とする、請求項1に記載の薄膜トランジスタの製造方法。
  4. 前記ZnO−In−SiOのSiの含量は0超過30モル%以下、Znの含量は0超過66モル%以下、およびInの含量は0超過33モル%以下であることを特徴とする、請求項3に記載の薄膜トランジスタの製造方法。
  5. 前記ZnO−In−SiOのZn:In:Siのモル%比は、1:1:1であることを特徴とする、請求項3に記載の薄膜トランジスタの製造方法。
  6. 前記C)半導体層形成ステップのチャネル物質は、Siを含む酸化亜鉛系物質単独、またはSiを含む酸化亜鉛系物質に周期律表1族または5族物質を添加して用いることを特徴とする、請求項1に記載の薄膜トランジスタの製造方法。
  7. 前記D)のソース電極およびドレイン電極形成ステップは、前記絶縁層および前記半導体層上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法、または前記絶縁層および前記半導体層上に導電性物質を直接印刷するパターニングする方法によって実行されることを特徴とする、請求項1に記載の薄膜トランジスタの製造方法。
  8. 前記C)半導体層形成ステップ以後に、
    1)前記半導体層にプラズマ窒化工程を用いて窒素ドーピング処理するステップ;および
    2)前記窒素ドーピング処理された半導体層を酸素熱処理するステップ;
    をさらに含むことを特徴とする、請求項1に記載の薄膜トランジスタの製造方法。
  9. 前記C)半導体層形成ステップのSiを含む酸化亜鉛系物質は、ZnO、ZnO:Al、ZnO:Ga、ZnO:In、またはこれらの複合酸化物に0超過30モル%以下のSiを含む物質であることを特徴とする、請求項2に記載の薄膜トランジスタの製造方法。
  10. 前記C)半導体層形成ステップのSiを含む酸化亜鉛系物質は、ZnO−In−SiOであることを特徴とする、請求項2に記載の薄膜トランジスタの製造方法。
  11. 前記ZnO−In−SiOのSiの含量は0超過30モル%以下、Znの含量は0超過66モル%以下、およびInの含量は0超過33モル%以下であることを特徴とする、請求項10に記載の薄膜トランジスタの製造方法。
  12. 前記ZnO−In−SiOのZn:In:Siのモル%比は、1:1:1であることを特徴とする、請求項10に記載の薄膜トランジスタの製造方法。
  13. 前記C)半導体層形成ステップのチャネル物質は、Siを含む酸化亜鉛系物質単独、またはSiを含む酸化亜鉛系物質に周期律表1族または5族物質を添加して用いることを特徴とする、請求項2に記載の薄膜トランジスタの製造方法。
  14. 前記1)ステップのプラズマ窒化工程は、NH、NO、N、NO、およびNFのうちから選択された1種以上を用いることを特徴とする、請求項2に記載の薄膜トランジスタの製造方法。
  15. 前記1)ステップのプラズマ窒化工程は、200〜500℃の温度で60分以下の時間実行されることを特徴とする、請求項2に記載の薄膜トランジスタの製造方法。
  16. 前記1)ステップのプラズマ窒化工程は、ICP(Inductively Coupled Plasma)タイプのプラズマ窒化工程であることを特徴とする、請求項2に記載の薄膜トランジスタの製造方法。
  17. 前記2)ステップは、200℃以上500℃以下の温度で1時間以下の時間、酸素雰囲気下で急速熱処理をすることを特徴とする、請求項2に記載の薄膜トランジスタの製造方法。
  18. 前記D)のソース電極およびドレイン電極形成ステップは、前記絶縁層および前記半導体層上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法、または絶縁層および前記半導体層上に導電性物質を直接印刷するパターニングする方法によって実行されることを特徴とする、請求項2に記載の薄膜トランジスタの製造方法。
  19. 基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記半導体層は、Siを含む酸化亜鉛系半導体チャネル物質を含むことを特徴とする薄膜トランジスタ。
  20. 前記半導体層は、半導体層形成後にプラズマ窒化工程および酸素熱処理工程が順に実行された半導体層であることを特徴とする、請求項19に記載の薄膜トランジスタ。
  21. 前記Siを含む酸化亜鉛系半導体チャネル物質は、ZnO、ZnO:Al、ZnO:Ga、ZnO:In、またはこれらの複合酸化物に0超過30モル%以下のSiを含む物質であることを特徴とする、請求項19に記載の薄膜トランジスタ。
  22. 前記半導体層は、Siを含む酸化亜鉛系物質単独、またはSiを含む酸化亜鉛系物質に周期律表1族または5族物質を添加したチャネル物質を用いて形成されたことを特徴とする、請求項19に記載の薄膜トランジスタ。
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