JP2017224860A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017224860A
JP2017224860A JP2017176833A JP2017176833A JP2017224860A JP 2017224860 A JP2017224860 A JP 2017224860A JP 2017176833 A JP2017176833 A JP 2017176833A JP 2017176833 A JP2017176833 A JP 2017176833A JP 2017224860 A JP2017224860 A JP 2017224860A
Authority
JP
Japan
Prior art keywords
film
thin film
film transistor
layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2017176833A
Other languages
English (en)
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
秋元　健吾
Kengo Akimoto
健吾 秋元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017224860A publication Critical patent/JP2017224860A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Abstract

【課題】アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジス
タの電気特性が重要であり、この電気特性が表示装置の性能を左右する。従って、逆スタ
ガ型の薄膜トランジスタに水素を徹底的に排除した酸化物半導体膜を用い、電気特性のバ
ラツキを低減する。
【解決手段】課題を解決するため、大気に触れることなくゲート絶縁膜と、酸化物半導体
層と、チャネル保護膜との三層をスパッタ法により連続成膜を行う。また、酸化物半導体
層の成膜は、酸素が流量比で５０％以上１００％以下含まれる雰囲気中で行う。また、酸
化物半導体層のチャネル形成領域の上層及び下層が、窒素含有量が３原子％以上３０原子
％以下の酸化窒化珪素膜であることを特徴的な構造とする。
【選択図】図１

Description

本発明はチャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴと
いう）で構成された回路を有する半導体装置及びその作製方法に関する。例えば、液晶表
示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭
載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知ら
れた材料であり、液晶ディスプレイ等で必要とされる透光性を有する電極材料として用い
られている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛等があり、このような
半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られて
いる（特許文献１乃至４、非特許文献１）。
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、
ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎ
を有する多元系酸化物半導体として知られている（非特許文献２乃至４）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体を薄膜トラン
ジスタのチャネル層として適用可能であることが確認されている（特許文献５、非特許文
献５及び６）。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成及び結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
酸化物半導体にチャネル形成領域を設ける薄膜トランジスタは、アモルファスシリコンを
用いた薄膜トランジスタよりも高い電界効果移動度が得られている。
このような酸化物半導体を用いてガラス基板、プラスチック基板等に薄膜トランジスタを
形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイまたは電子ペーパー等
の表示装置への応用が期待されている。
アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気
特性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタ
の電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。電界効果移動度が高い方が良
いことは無論であるが、電界効果移動度が高くともしきい値電圧値が高い、或いはしきい
値電圧値がマイナスであると、回路として制御することが困難である。しきい値電圧値が
高く、しきい値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧が低い状態
ではＴＦＴとしてのスイッチング機能を果たすことができず、負荷となる恐れがある。ま
た、しきい値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電
極の間に電流が流れる、所謂ノーマリーオンとなりやすい。
ｎチャネル型の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャ
ネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くし
ないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されて
ドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きで
ある。
酸化物半導体膜を用いる薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしき
い値電圧でチャネルが形成される構造を提供することを課題の一つとする。
また、酸化物半導体膜を用いる薄膜トランジスタの電気特性のバラツキを低減することも
課題の一つとする。特に、液晶表示装置においては、個々の素子間でのバラツキが大きい
場合、そのＴＦＴ特性のバラツキに起因する表示むらが発生する恐れがある。
また、発光素子を有する表示装置においても、画素電極に一定の電流が流れるように配置
されたＴＦＴ（駆動回路または画素に配置される発光素子に電流を供給するＴＦＴ）のオ
ン電流（Ｉｏｎ）のバラツキが大きい場合、表示画面において輝度のバラツキが生じる恐
れがある。
酸化物半導体を用い、信頼性の高い半導体装置を提供することを課題の一とする。
本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。
酸化物半導体層の特性を向上させ、特性のバラツキを少なくするためには、酸化物半導体
層中の水素濃度の低減が重要である。
そこで、含有水素を徹底的に低減させた酸化物半導体を用いることによって、薄膜トラン
ジスタの電気特性を向上させるとともに、特性のバラツキが少なく、信頼性の高い薄膜ト
ランジスタを実現する。
酸化物半導体にチャネル形成領域を設ける薄膜トランジスタの特性は、酸化物半導体層の
界面、即ち、酸化物半導体層とゲート絶縁膜の界面、酸化物半導体層と保護絶縁膜の界面
、または酸化物半導体層と電極との界面の影響を受けるが、酸化物半導体層自体の特性に
も大きく影響を受ける。
これらの界面を清浄な状態で形成するため、大気に触れることなくゲート絶縁膜と、酸化
物半導体層と、チャネル保護膜を連続成膜で行う。好ましくは、減圧下でこれら三層を連
続成膜することで良好な界面を有する酸化物半導体層を実現でき、ＴＦＴのオフ時のリー
ク電流が低く、且つ、電流駆動能力の高い薄膜トランジスタを実現することができる。特
に酸化物半導体層の成膜を、酸素を流量比で５０％以上１００％以下好ましくは７０％以
上１００％以下含んだ雰囲気中でスパッタ法にて行うことで、酸化物半導体層中への水素
混入を防ぐことができる。
なお、酸化物半導体膜としては、１族元素（例えば、リチウム（Ｌｉ）、ナトリウム（Ｎ
ａ）、カリウム（Ｋ）、ルビジウム（Ｒｂ）、セシウム（Ｃｓ））、１３族元素（例えば
、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ））、１４族
元素（例えば、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、
鉛（Ｐｂ））、１５族元素（例えば、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモ
ン（Ｓｂ）、ビスマス（Ｂｉ））または１７族元素（例えば、フッ素（Ｆ）、塩素（Ｃｌ
）、臭素（Ｂｒ）、ヨウ素（Ｉ））等の不純物元素のうち一種、または複数種が添加され
た酸化亜鉛（ＺｎＯ）の非晶質（アモルファス）状態、多結晶状態または非晶質状態と多
結晶状態が混在する微結晶（マイクロクリスタルとも呼ばれる。）状態の酸化物半導体を
用いることができる。または、何も不純物元素が添加されていない酸化亜鉛の非晶質状態
、多結晶状態または非晶質状態と多結晶状態が混在する微結晶状態の酸化物半導体を用い
ることができる。
具体的な一例としては、酸化マグネシウム亜鉛（ＭｇｘＺｎ（１−ｘ）Ｏ）または酸化カ
ドミウム亜鉛（ＣｄｘＺｎ（１−ｘ）Ｏ）、酸化カドミウム（ＣｄＯ）などの酸化物半導
体、もしくは、ＩｎＧａＯ３（ＺｎＯ）５に代表されるＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物
半導体（ａ−ＩＧＺＯ）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の酸化物半導体、Ｇａ−Ｓｎ−Ｚｎ−
Ｏ系の酸化物半導体、Ｉｎ−Ｚｎ−Ｏ系の酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系の酸化物半導
体、Ｉｎ−Ｓｎ−Ｏ系の酸化物半導体、または、Ｇａ−Ｚｎ−Ｏ系の酸化物半導体のうち
いずれかを用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体は、エネ
ルギーギャップ（Ｅｇ）が広い材料であるため、酸化物半導体膜の上下に２つのゲート電
極を設けてもオフ電流の増大を抑えることができ、好適である。
また酸化物半導体膜として、ＳｉＯｘを含む酸化物半導体ターゲットを用いてスパッタ法
により得られる酸化シリコンを含む酸化物半導体膜を用いてもよく、代表的にはＳｉＯ２
を０．１重量％以上２０重量％以下、好ましくは１重量％以上６重量％以下含む酸化物半
導体ターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞
０）を含ませることで、薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしき
い値電圧でチャネルが形成される薄膜トランジスタを実現することができる。
酸化物半導体層は、パルスレーザー蒸着法（ＰＬＤ法）及び電子ビーム蒸着法等の気相法
を用いて形成することができるが、水素低減の観点から、酸素のみの雰囲気中で行うスパ
ッタ法が適している。一般に、スパッタ法ではＡｒやＫｒ等の希ガスを含む雰囲気中で行
われることが多いが、これらの希ガス元素は酸素に比較して質量が大きいため、スパッタ
時に成膜チャンバー内壁や治具に付着していた水分やハイドロカーボン等の水素を含んだ
ガスの脱離を促進するおそれがある。
スパッタ中の雰囲気を酸素のみとすることにより、成膜チャンバー内壁や治具に付着して
いるガスの脱離を防ぐことができる。ただし、成膜速度を早めるために、成膜チャンバー
内壁等からのガスの脱離に影響の無い範囲で、酸素と希ガスを混ぜて使用してもよい。具
体的には酸素を流量比で５０％以上１００％以下好ましくは７０％以上１００％以下とし
た雰囲気中で行ってもよい。
本明細書で開示する発明の一態様は、絶縁表面を有する基板上にゲート電極を形成し、ゲ
ート電極上に第１の絶縁膜と、第１の絶縁膜上に酸素を流量比で５０％以上１００％以下
好ましくは７０％以上１００％以下含んだ雰囲気中でスパッタ法にて成膜された酸化物半
導体層と、酸化物半導体層上に第２の絶縁膜とを大気に触れることなく積層し、第２の絶
縁膜を選択的にエッチングしてゲート電極と重なる位置に保護膜を形成し、酸化物半導体
層及び保護膜上に導電膜を形成し、導電膜と酸化物半導体層を選択的にエッチングする半
導体装置の作製方法である。
また、本明細書で開示する発明の一態様は、絶縁表面を有する基板上にゲート電極を形成
し、ゲート電極上に第１の絶縁膜を形成し、第１の絶縁膜上に導電膜を形成し、導電膜を
選択的にエッチングしてソース電極またはドレイン電極を形成し、第１の絶縁膜と、ソー
ス電極またはドレイン電極の上に、酸素を流量比で５０％以上１００％以下好ましくは７
０％以上１００％以下含んだ雰囲気中でスパッタ法にて成膜された酸化物半導体層と、酸
化物半導体層上に第２の絶縁膜とを大気に触れることなく積層し、第２の絶縁膜と酸化物
半導体層を選択的にエッチングして保護膜と島状の半導体層を形成し、保護膜と島状の半
導体層を覆って第３の絶縁膜を形成する半導体装置の作製方法である。
本発明は、上記課題の少なくとも一つを解決する。
上記作製工程において、第１の絶縁膜と第２の絶縁膜に酸化窒化珪素膜を用いることも特
徴の一つである。酸化物半導体層を酸化窒化珪素膜ではさむ構造とすることで、酸化物半
導体層への水素や水分等の侵入または拡散を防ぐことができる。酸化窒化珪素膜の成膜は
、例えば、酸素と窒素を含んだ雰囲気中で、スパッタターゲットに珪素もしくは酸化珪素
等を用いたスパッタ法で行ってもよいし、高密度プラズマＣＶＤ等の、いわゆるＣＶＤ法
で成膜することもできる。ＣＶＤ法で成膜する場合は、反応ガスとして例えばシラン、一
酸化二窒素、窒素を適宜混合させて用いればよい。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置もある。
第１の絶縁膜または第２の絶縁膜に、酸化珪素膜または窒化珪素膜等の絶縁膜を用いても
よいが、窒素含有量が３原子％以上３０原子％以下の酸化窒化珪素膜を使用することで、
酸化物半導体層への水素や水分等の侵入または拡散を防ぐことができる。絶縁膜の成膜は
、薄膜トランジスタにヒステリシスやチャージアップを起こさない条件で行うことが好ま
しい。
また、スパッタ法による酸化物半導体の成膜では、少なくともＩｎ、Ｇａ、及びＺｎを含
む酸化物半導体ターゲットを用いるが、ターゲット中の含有水素濃度を極力下げておく必
要がある。一般的な酸化物半導体のターゲット中には、ＳＩＭＳ分析による分析で１０２
０以上１０２１ａｔｏｍｓ／ｃｍ３以下の水素が含まれるが、これを１０１９ａｔｏｍｓ
／ｃｍ３以下とすることが望ましい。
ターゲットは、一般にターゲット材料をバッキングプレートと呼ばれる金属板に貼り合わ
せて構成されている。酸化物半導体のターゲット材料は、例えば、Ｉｎ（インジウム）、
Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸化物を同比率（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：
ＺｎＯ＝１：１：１［ｍｏｌ比］）で混合したものを８００℃以上の高温で焼結して作製
する。焼結を不活性ガス雰囲気（窒素または希ガス雰囲気）下で行うことにより、ターゲ
ット材料に水素や水分やハイドロカーボン等が混入することを防ぐことが出来る。焼結は
、真空中または高圧雰囲気中で行ってもよく、さらに機械的な圧力を加えながら行っても
よい。
なお、ターゲット材料は非晶質でも結晶質でもよく、前述したように、ターゲット材料に
ＳｉＯ２を０．１重量％以上２０重量％以下、好ましくは１重量％以上６重量％以下含ま
せてもよい。なお、本明細書においては、特に指定する場合を除き、ターゲット材料のこ
とを指して、ターゲットと呼ぶ場合がある。
バッキングプレートは、一般にターゲット材料の冷却とスパッタ電極としての役割をもつ
ため、熱伝導性及び導電性に優れた銅が多用されている。バッキングプレート内部または
背面に冷却路を形成し、冷却路に冷却液として水や油脂等を循環させることとでターゲッ
トの冷却効率を高めることができる。ただし、水の気化温度は１００℃であるため、ター
ゲットを１００℃以上に保ちたい場合は、水ではなく油脂等を用いるとよい。
ターゲット材料とバッキングプレートの貼り合わせは、例えば、電子ビーム溶接で行うと
よい。電子ビーム溶接とは、真空雰囲気中で発生させた電子を加速して収束させ、対象物
に照射することで、溶接したい部分のみを溶かし、溶接部以外の素材性質を損なわずに溶
接することができる手法である。溶接部形状及び溶け込み深さの制御が可能であり、真空
中で溶接を行うため、ターゲット材料に水素や水分やハイドロカーボン等が付着すること
を防ぐことができる。
作製されたターゲットを移送する際は、ターゲットを真空雰囲気中もしくは不活性ガス雰
囲気（窒素または希ガス雰囲気）中に保持した状態で行う。このようにすることで、ター
ゲットに水素や水分やハイドロカーボン等が付着することを防ぐことができる。
ターゲットをスパッタ装置に取り付ける際も、大気にさらさず不活性ガス雰囲気（窒素ま
たは希ガス雰囲気）下で行うことで、ターゲットに水素や水分やハイドロカーボン等が付
着することを防ぐことができる。
ターゲットをスパッタ装置に取り付けた後、ターゲット材料の表面や内部に残存している
水素を除去するために脱水素処理を行うと良い。脱水素処理としては成膜チャンバー内を
減圧下で２００℃以上６００℃以下に加熱する方法や、加熱しながら窒素や不活性ガスの
導入と排気を繰り返す方法等がある。この場合のターゲット冷却液は、水ではなく油脂等
を用いるとよい。加熱せずに窒素の導入と排気を繰り返しても一定の効果が得られるが、
加熱しながら行うとなお良い。また、成膜チャンバー内に酸素または不活性ガス、または
酸素と不活性ガスの両方を導入し、高周波やマイクロ波を用いて不活性ガスや酸素のプラ
ズマを発生させても良い。加熱せずに行っても一定の効果が得られるが、加熱しながら行
うとなおよい。
なお、スパッタ装置等の真空装置に用いる真空ポンプは、例えば、クライオポンプを用い
るとよい。クライオポンプは真空室内に極低温面を設置し、これに真空室内の気体分子を
凝縮または吸着させて捕捉し、排気するポンプであり、水素や水分の排気能力が高い。
特に、第１の絶縁膜、酸化物半導体、第２の絶縁膜の成膜は、前述した加熱その他の手法
を適宜用いて、雰囲気中の水素、水分、ハイドロカーボンを十分低減させた後に行う。
薄膜トランジスタ作製時に使用するガスは、水素や水分やハイドロカーボン等の濃度を極
力低減させた高純度ガスを使用することが望ましい。ガス供給源と各装置の間に精製装置
を設けることにより、ガス純度をさらに向上させることが可能となる。ガス純度として９
９．９９９９％以上のものを使用するとよい。また、ガス配管内壁からのガス混入を防ぐ
ため、内面を鏡面研磨してＣｒ２Ｏ３もしくはＡｌ２Ｏ３で不動態化したガス配管を用い
るとよい。配管継ぎ手やバルブは、シール部分に樹脂を使用しないオールメタルバルブを
用いるとよい。
本明細書中で連続成膜とは、第１の成膜工程から第２の成膜工程までの一連のプロセス中
、被処理基板の置かれている雰囲気が大気等の汚染雰囲気に触れることなく、常に真空中
または不活性ガス雰囲気（窒素雰囲気または希ガス雰囲気）で制御されていることを言う
。連続成膜を行うことにより、清浄化された被処理基板への水素や水分やハイドロカーボ
ン等の再付着を回避して成膜を行うことができる。
また、導電膜は、ソース電極またはドレイン電極として機能する。導電膜は、アルミニウ
ム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデン等の耐熱性向
上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成
する。あるいは、アルミニウムもしくはアルミニウム合金の単層または積層の、下側また
は上側の一方もしくは双方に、チタン、モリブデン、タングステンなどの高融点金属層を
積層させた構成としても良い。中でも酸化物半導体層との界面特性が優れた材料としてチ
タンが挙げられる。特に、導電膜としてチタン膜、アルミニウム膜、チタン膜の積層を用
いると低抵抗であり、かつチタン膜で上下を挟まれているため、アルミニウム膜が起因す
るヒロックが発生しにくく、ソース電極またはドレイン電極として適している。
また、ゲート電極と第１の絶縁膜の間に、さらに窒化珪素膜または酸化珪素膜を有する構
造としてもよい。即ちゲート絶縁膜が２層またはそれ以上の積層としてもよく、酸化物半
導体層と接する最上層の膜である第１の絶縁膜としては酸化窒化珪素膜が好ましいが、そ
の下層に設ける絶縁膜は、窒化珪素膜または酸化珪素膜でもよい。窒化珪素膜または酸化
珪素膜を設けることによってＴＦＴの作製工程において基板表面がエッチングされること
を防ぐエッチングストッパーとして作用する。窒化珪素膜または酸化珪素膜もナトリウム
等のアルカリ金属を含むガラス基板からナトリウム等の可動イオンが半導体領域中に侵入
して、ＴＦＴの電気特性を変化させることを抑制することができる。
酸化物半導体膜を用いる薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしき
い値電圧でチャネルが形成される構造を実現することができる。また、しきい値のバラツ
キの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすることを低
減、望ましくはシフトをなくすことができる。
本発明の一形態である薄膜トランジスタの作製工程示す断面図。 本発明の一形態である薄膜トランジスタの作製工程示す断面図。 本発明の一形態である薄膜トランジスタの作製工程示す断面図。 本発明の一形態である薄膜トランジスタの作製工程示す断面図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 フリップフロップの接続構成を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置の画素等価回路を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一形態を示す外観図。 テレビジョン装置及びデジタルフォトフレームの一形態を示す外観図。 遊技機の一形態を示す外観図。 携帯電話機の一形態を示す外観図。 電子書籍の一形態を説明する図。 電子書籍の一形態を説明する図。 本発明の一形態である薄膜トランジスタの作製工程示す断面図。 酸化物半導体のＨａｌｌ効果測定結果を示す図。 酸化物半導体層のＸＲＤ測定結果を示す図
本発明の実施形態について、以下に説明する。
（実施の形態１）
本実施の形態では、薄膜トランジスタ及びその作製工程について、図１を用いて説明する
。
まず、基板１００上にゲート電極１０１を形成する（図１（Ａ）参照。）。
基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミ
ノシリケートガラス等、フュージョン法やフロート法で作製される無アルカリガラス基板
、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基
板等を用いることができる。また、ステンレス合金等の金属基板の表面に絶縁膜を設けた
基板を適用しても良い。基板１００の大きさは、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×
４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍ
ｍ、７３０ｍｍ×９２０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍ
ｍ、１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１８００ｍｍ、１９００ｍｍ×２２０
０ｍｍ、２１６０ｍｍ×２４６０ｍｍ、２４００ｍｍ×２８００ｍｍ、または２８５０ｍ
ｍ×３０５０ｍｍ等を用いることができる。
また、ゲート電極１０１を形成する前に基板１００上に下地絶縁膜を形成してもよい。下
地絶縁膜としては、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、
酸化窒化珪素膜、または窒化酸化珪素膜の単層、または積層で形成すればよい。下地絶縁
膜の膜中にハロゲン元素、例えばフッ素、塩素等を少量添加し、ナトリウム等の可動イオ
ンの固定化をさせてもよい。絶縁膜に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イ
オン質量分析計）を用いた分析により得られる濃度ピークが１×１０１５ｃｍ−３以上１
×１０２０ｃｍ−３以下の範囲内とすることが好ましい。
ゲート電極１０１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニ
ウム等の金属材料またはその合金材料を用いて形成する。ゲート電極１０１は、スパッタ
リング法や真空蒸着法で基板１００上に導電膜を形成し、当該導電膜上にフォトリソグラ
フィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエ
ッチングすることで、形成することができる。また、銀、金、銅等の導電性ナノペースト
を用いてインクジェット法により吐出し焼成して、ゲート電極１０１を形成することもで
きる。なお、ゲート電極１０１の密着性向上と基板や下地膜への拡散を防ぐバリアメタル
として、上記金属材料の窒化物膜を、基板１００及びゲート電極１０１の間に設けてもよ
い。また、ゲート電極１０１は単層構造としても積層構造としてもよく、例えば基板１０
０側からモリブデン膜とアルミニウム膜との積層、モリブデン膜とアルミニウムとネオジ
ムとの合金膜との積層、チタン膜とアルミニウム膜との積層、チタン膜、アルミニウム膜
及びチタン膜との積層等を用いることができる。
ここでは、スパッタ法を用いてアルミニウム膜とモリブデン膜の積層膜を形成し、フォト
リソグラフィ技術を用いて選択的にエッチングを行う。ここで１枚目のフォトマスクを用
いる。なお、ゲート電極１０１上には半導体膜や配線を形成するので、段切れ防止のため
端部がテーパー状になるように加工することが望ましい。
次いで、ゲート絶縁膜となる第１の絶縁膜１０２と、半導体膜１０３と、第２の絶縁膜１
０４とを大気に触れることなく連続して成膜する（図１（Ｂ）参照。）。大気に触れるこ
となく連続して成膜すると、生産性が高く、薄膜界面の信頼性が安定する。また、大気中
に含まれる水分、ハイドロカーボン、その他の汚染不純物元素に汚染されることなく各積
層界面を形成することができ、半導体膜中に水素が取り込まれることを防ぐことができる
。
第１の絶縁膜１０２及び第２の絶縁膜１０４は、ＣＶＤ法やスパッタリング法等を用いて
、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することがで
きる。ここでは、第１の絶縁膜１０２及び第２の絶縁膜１０４として、ＲＦスパッタリン
グ法により窒素含有量が３原子％以上３０原子％以下の酸化窒化珪素膜を形成する。窒素
含有量が３原子％以上３０原子％以下の酸化窒化珪素膜を用いることで、半導体膜１０３
への水素や水分等の侵入または拡散を防ぐことができる。絶縁膜の成膜は、薄膜トランジ
スタにヒステリシスやチャージアップを起こさない条件で行うことが好ましい。
また、第１の絶縁膜１０２は２層またはそれ以上の積層とすることもできる。酸化物半導
体層と接する最上層の膜としては酸化窒化珪素膜が好ましいが、その下層に設ける絶縁膜
は、窒化珪素膜または酸化珪素膜でもよい。この下層膜はゲート電極１０１の材料にヒロ
ックが発生する可能性のある材料を用いた場合、ヒロック発生を防止する効果も有する。
半導体膜１０３として、ここでは酸化物半導体層（ＩＧＺＯ半導体層）の成膜をＤＣマグ
ネトロンスパッタ法で行う。本明細書において、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導
体膜を用いて形成された半導体層を「ＩＧＺＯ半導体層」とも記す。ＩＧＺＯ半導体層の
場合、金属元素の組成比の自由度は高く、広い範囲の混合比で半導体層として機能する。
例えば１０重量％の酸化亜鉛を含む酸化インジウムや、酸化インジウムと酸化ガリウムと
酸化亜鉛をそれぞれ等モルで混合した材料や、膜中の金属元素の存在比がＩｎ：Ｇａ：Ｚ
ｎ＝２．２：２．２：１．０［ａｔｏｍ比］の比で存在する酸化物を一例として挙げるこ
とができる。薄膜トランジスタの電気特性のバラツキを低減するためには、ＩＧＺＯ半導
体層はアモルファス（非晶質）状態であることが好ましい。
半導体膜１０３の成膜は、酸素のみの雰囲気中で行う。一般に、スパッタ法ではＡｒやＫ
ｒ等の希ガスを含む雰囲気中で行われることが多いが、これらの希ガス元素は酸素に比較
して質量が大きいため、スパッタ時に成膜チャンバー内壁や治具に付着していた水分やハ
イドロカーボン等の水素を含んだガスの脱離を促進してしまう。ただし、成膜速度を早め
るために、成膜チャンバー内壁等からのガスの脱離に影響の無い範囲で、酸素と希ガスを
混ぜて使用してもよい。具体的には酸素を流量比で５０％以上１００％以下好ましくは７
０％以上１００％以下とした雰囲気中で行ってもよい。なお、半導体膜１０３の成膜は、
基板温度を室温（２５℃）以上２００℃未満とすることが好ましい。
次いで、半導体膜１０３をパターニングするため、第２の絶縁膜１０４を選択的にエッチ
ングして絶縁物１０６を形成し、さらに半導体膜１０３を選択的にエッチングしてＩＧＺ
Ｏ半導体層１０５を形成する。エッチングは塩素ガスを用いたドライエッチング法にて行
う。絶縁物１０６はチャネル保護膜として機能する。この段階で、半導体膜１０３が除去
された領域は、ゲート絶縁膜の表面が露呈する。ここで２枚目のフォトマスクを用いてい
る。パターニング時に第２の絶縁膜１０４上に形成したマスクは、酸素雰囲気下でアッシ
ング処理にて除去する。この段階での基板の断面構造が図１（Ｃ）に示す基板の断面図に
相当する。（図１（Ｃ）参照。）。薄膜トランジスタの作製工程から水分を極力排除する
ため、この後の水を使った洗浄は行わなくてもよい。
次いで、２００℃以上６００℃以下、代表的には３００℃以上５００℃以下の熱処理を行
うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱
処理を行う。この熱処理によりＩＧＺＯ半導体層１０５の原子レベルの再配列が行われる
。この熱処理（光アニールも含む）によりキャリアの移動を阻害する歪が解放される。な
お、熱処理を行うタイミングは、半導体膜１０３の成膜後であれば特に限定されない。本
実施の形態においては、ＩＧＺＯ半導体層１０５上を絶縁物１０６で覆う構成としている
ため、熱処理後のＩＧＺＯ半導体層１０５の劣化を低減することができるため好適である
。
次いで、さらに絶縁物１０６の一部を除去し、この後形成するソース電極１０８またはド
レイン電極１０９とＩＧＺＯ半導体層１０５を接続するためのコンタクトホール（開口）
１０７を形成する。選択的にエッチングを行ってＩＧＺＯ半導体層１０５の一部を露出さ
せるコンタクトホール（開口）１０７を形成するため、フォトリソグラフィ技術を用いる
。ここで３枚目のフォトマスクを用いる。エッチングは塩素ガスを用いたドライエッチン
グ法で行う。ここでのコンタクトホール（開口）１０７の形成のためのエッチングは、Ｉ
ＧＺＯ半導体層１０５と十分にエッチングレートが異なる条件を用いる。また、レーザー
照射により絶縁物１０６のみを選択的に除去し、コンタクトホール（開口）１０７を形成
してもよい。
コンタクトホール（開口）１０７は、その形成時にＩＧＺＯ半導体層１０５に与える水素
や水分やハイドロカーボン等の影響を排除するため、極力小さく形成するとよい。ただし
、あまりに小さすぎると完成した薄膜トランジスタの特性を十分に引き出すことが出来な
くなるため、影響の無い範囲で極力小さく作ればよい。
次いで、ソース電極またはドレイン電極となる金属多層膜の成膜を行う。ここでは、ＤＣ
マグネトロンスパッタ法を用いて、チタン膜上にアルミニウム膜を積層し、さらにアルミ
ニウム膜上にチタン膜を積層する。スパッタチャンバーにチタンのターゲットと、アルミ
ニウムのターゲットとの両方を設置し、シャッターを用いて順次積層して連続成膜するこ
とによって同一チャンバー内で連続して積層を行うことができる。この時はＡｒやＫｒ等
の希ガスのみの雰囲気で行ってもよい。これは、既にＩＧＺＯ半導体層１０５を第１の絶
縁膜１０２と第２の絶縁膜１０４で挟む構造となっており、特にＩＧＺＯ半導体層１０５
中のチャネル形成領域がチャンバー内壁からのガス脱離による水素や水分やハイドロカー
ボン等の影響を受けることがないためである。
また、金属多層膜の成膜前にコンタクトホール（開口）１０７内のＩＧＺＯ半導体層に逆
スパッタを行うことによって約１０ｎｍ程度エッチングしてもよい。逆スパッタとは、タ
ーゲット側に電圧を印加せずに、不活性ガスまたは酸素雰囲気下で基板側に電圧を印加し
て基板側にプラズマを形成して表面をエッチングする方法である。逆スパッタによりＩＧ
ＺＯ半導体層と金属多層膜との間で良好な界面状態を実現でき、接触抵抗を低減できる。
なお、ＩＧＺＯ半導体層と金属多層膜の間にバッファー層となる酸化物半導体膜を形成し
てもよい。例えば酸化チタン、酸化モリブデン、酸化亜鉛、酸化インジウム、酸化タング
ステン、酸化マグネシウム、酸化カルシウム、酸化錫等を用いることができる。さらに、
Ａｌ−Ｚｎ−Ｏ系非単結晶膜または窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡ
ｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。Ａｌ−Ｚｎ−Ｏ系酸化物半導体またはＡ
ｌ−Ｚｎ−Ｏ−Ｎ系酸化物半導体に含まれるアルミニウムは、１重量％以上１０重量％以
下であることが好ましい。
なお、ここで言うＡｌ−Ｚｎ−Ｏ−Ｎ系酸化物半導体膜とは、化学量論比がＡｌ：Ｚｎ：
Ｏ：Ｎ＝１：１：１：１という意味ではなく、単に表記し易いように記載しているにすぎ
ない。これら元素の構成比率は、成膜条件で適宜調整が可能である。
バッファー層にはｎ型またはｐ型の導電型を付与する不純物を含ませてもよい。不純物元
素としては、インジウム、ガリウム、アルミニウム、亜鉛、錫等を用いることができる。
バッファー層のキャリア濃度はＩＧＺＯ半導体層よりも高く導電性に優るため、ソース電
極もしくはドレイン電極とＩＧＺＯ半導体層が直接接合する場合に比べ、接触抵抗を低減
することがきる。
バッファー層は、ドレイン領域またはソース領域とも呼ぶことができる。
次いで、金属多層膜のエッチングを選択的に行ってソース電極１０８またはドレイン電極
１０９を形成する。ここで４枚目のフォトマスクを用いる。チタン膜とアルミニウム膜と
チタン膜とを順に積み重ねた三層構造の導電膜は、塩素ガスを用いたドライエッチング法
でエッチングすることが出来る。ＩＧＺＯ半導体層と金属多層膜の間にバッファー層を形
成した場合も、金属多層膜のエッチングと同時にバッファー層をエッチングすることがで
きる。この段階での基板の断面構造が図１（Ｅ）に示す基板の断面図に相当する（図１（
Ｅ）参照。）。
本実施の形態におけるチャネル形成領域は、ＩＧＺＯ半導体層１０５において、ゲート電
極１０１とＩＧＺＯ半導体層１０５の重なっている領域で、ソース電極１０８がＩＧＺＯ
半導体層１０５に接続するためのコンタクトホール（開口）１０７の端部から、ドレイン
電極１０９がＩＧＺＯ半導体層１０５に接続するためのコンタクトホール（開口）１０７
の端部までであり、図１（Ｄ）中のＬ１がチャネル長に相当する。
ＩＧＺＯ半導体層１０５のチャネル形成領域を、窒素含有量が３原子％以上３０原子％以
下の酸化窒化珪素膜で挟むことにより、チャネル形成領域への水素や水分等の侵入または
拡散を防ぐことができる。酸化窒化珪素膜の成膜は、薄膜トランジスタにヒステリシスや
チャージアップを起こさない条件で行うことが好ましい。
（実施の形態２）
本実施の形態では、薄膜トランジスタ及びその作製工程について、図２を用いて説明する
。なお、実施の形態１と同一部分または同様な機能を有する部分、及び工程の繰り返し説
明は省略する。
まず、基板２００上にゲート電極２０１を形成する。ここで１枚目のフォトマスクを用い
る（図２（Ａ）参照。）。
次いで、ゲート絶縁膜となる第１の絶縁膜２０２と、第１の半導体膜２０３と、第２の絶
縁膜２０４とを大気に触れることなく連続して成膜する（図２（Ｂ）参照。）。ここでは
、第１の絶縁膜２０２及び第２の絶縁膜２０４として、ＲＦスパッタリング法により窒素
含有量が３原子％以上３０原子％以下の酸化窒化珪素膜を形成し、第１の半導体膜２０３
として、酸化物半導体層をＺｎ（亜鉛）を含む酸化物半導体（ＺｎＯ）にＳｉＯ２を０．
１重量％以上２０重量％以下含む酸化物半導体ターゲットを用いたＤＣマグネトロンスパ
ッタ法で成膜する。実施の形態１で説明したように、酸化物半導体層の成膜は、酸素のみ
の雰囲気中で行うが、酸素を流量比で５０％以上１００％以下好ましくは７０％以上１０
０％以下として、希ガスを混ぜた雰囲気中で行ってもよい。なお、第１の半導体膜２０３
成膜は、基板温度を室温（２５℃）以上２００℃未満とすることが好ましい。
次いで、第２の絶縁膜２０４をゲート電極と重なる位置、第１の半導体膜２０３のチャネ
ル形成領域となる位置と重なる部分のみを残してエッチングを行い、絶縁物２０６を形成
する。絶縁物２０６はチャネル保護膜として機能する。選択的にエッチングを行って絶縁
物２０６を形成するため、フォトリソグラフィ技術を用いる。ここで２枚目のフォトマス
クを用いる。ここでの絶縁物２０６の形成のためのエッチングは、ドライエッチング法で
行ない、第１の半導体膜２０３と十分にエッチングレートが異なる条件を用いる（図２（
Ｃ）参照。）。パターニング時に第２の絶縁膜２０４上に形成したマスクは、酸素雰囲気
下でアッシング処理にて除去する。薄膜トランジスタの作製工程から水分を極力排除する
ため、この後の水を使った洗浄は行わなくてもよい。
また、絶縁物２０６の形成の際、フォトマスクを用いずに裏面露光を用いてセルフアライ
ンでゲート電極と重なる位置にマスクを選択的に形成することもできる。特に第１の半導
体膜２０３は酸化物半導体膜であり、高い透光性を有しており、裏面露光に適している。
ただし、裏面露光を行う場合には、第１の絶縁膜２０２及び第２の絶縁膜２０４が十分な
透光性を有する材料であることが必要である。
次いで、２００℃以上６００℃以下、代表的には３００℃以上５００℃以下の熱処理を行
うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱
処理を行う。この熱処理により第１の半導体膜２０３の原子レベルの再配列が行われる。
この熱処理（光アニールも含む）によりキャリアの移動を阻害する歪が解放される。なお
、熱処理を行うタイミングは、第１の半導体膜２０３の成膜後であれば特に限定されない
。本実施の形態においては、第１の半導体膜２０３上を絶縁物２０６で覆う構成としてい
るため、熱処理後の第１の半導体膜２０３の劣化を低減することができるため好適である
。
次いで、バッファー層となる第２の半導体膜２１２と、ソース電極またはドレイン電極と
なる金属多層膜２１１の成膜を行う。ここでは、ＤＣマグネトロンスパッタ法を用いて、
第２の半導体膜２１２として酸化チタン膜を形成し、金属多層膜２１１として第２の半導
体膜２１２上にチタン膜を積層し、チタン膜上にアルミニウム膜を積層し、さらにアルミ
ニウム膜上にチタン膜を積層する（図２（Ｄ）参照。）。
バッファ層となる第２の半導体膜２１２のキャリア濃度は酸化物半導体層よりも高く導電
性に優るため、ソース電極もしくはドレイン電極と半導体層が直接接合する場合に比べ、
バッファー層を設けた方が接触抵抗を低減することがきる。
バッファー層となる第２の半導体膜２１２成膜以降に、２００℃以上６００℃以下、代表
的には３００℃以上５００℃以下の熱処理を行うことが好ましい。ここでは炉に入れ、酸
素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により第２の半導
体膜２１２の原子レベルの再配列が行われる。この熱処理（光アニールも含む）によりキ
ャリアの移動を阻害する歪が解放される。
次いで、金属積層膜のエッチングを選択的に行ってソース電極２０８またはドレイン電極
２０９を形成する。ここで３枚目のフォトマスクを用いる。エッチングはドライエッチン
グ法で行う。この時、金属多層膜２１１と第２の半導体膜２１２と第１の半導体膜２０３
のどれもがエッチングできるような条件でエッチングを行うことで、ソース電極２０８、
ドレイン電極２０９、ソース側バッファー層２１３、ドレイン側バッファー層２１４及び
半導体層２０５の形成を同一のエッチング工程で行うことができる。絶縁物２０６はチャ
ネル保護膜として機能し、チャネル形成領域の半導体層２０５がエッチングされることを
防ぐ（図２（Ｅ）参照。）。
本実施の形態におけるチャネル形成領域は、半導体層２０５において、ゲート電極２０１
と半導体層２０５と絶縁物２０６が重なっている領域であり、絶縁物２０６の幅Ｌ２がチ
ャネル長に相当する。
半導体層２０５のチャネル形成領域の上層及び下層に、窒素含有量が３原子％以上３０原
子％以下の酸化窒化珪素膜を形成し、チャネル形成領域を酸化窒化珪素膜で挟む構造とす
ることにより、チャネル形成領域への水素や水分等の侵入または拡散を防ぐことができる
。
なお、半導体層側面部からの水素や水分等の侵入または拡散を防ぐため、薄膜トランジス
タを覆うように第３の絶縁膜２１０を形成してもよい。第３の絶縁膜２１０は、酸化珪素
膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。例え
ば、スパッタ法により窒素含有量が３原子％以上３０原子％以下の酸化窒化珪素膜を形成
してもよい。窒素含有量が３〜３０原子％の酸化窒化珪素膜を用いることで、薄膜トラン
ジスタへの水素や水分やハイドロカーボン等の侵入または拡散を防ぐことができる。酸化
窒化珪素膜の成膜は、薄膜トランジスタにヒステリシスやチャージアップを起こさない条
件で行うことが好ましい。
（実施の形態３）
本実施の形態では、薄膜トランジスタ及びその作製工程について、図３を用いて説明する
。なお、実施の形態１と同一部分または同様な機能を有する部分、及び工程の繰り返し説
明は省略する。
まず、基板３００上にゲート電極３０１を形成する。ここで１枚目のフォトマスクを用い
る。
次いで、ゲート絶縁膜となる第１の絶縁膜３０２と、ソース電極またはドレイン電極とな
る金属多層膜３１１の成膜を行う。
第１の絶縁膜３０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素
膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、第１の
絶縁膜３０２として、ＲＦスパッタリング法により窒素含有量が３原子％以上３０原子％
以下の酸化窒化珪素膜を形成する。
ソース電極またはドレイン電極となる金属多層膜３１１は、ＤＣマグネトロンスパッタ法
を用いて、チタン膜上にアルミニウム膜を積層し、さらにアルミニウム膜上にチタン膜を
積層する。（図３（Ａ）参照。）
次いで、金属多層膜のエッチングを選択的に行って、ソース電極３０８またはドレイン電
極３０９を形成する。ここで２枚目のフォトマスクを用いる。（図３（Ｂ）参照。）
次いで、半導体膜３０３と、第２の絶縁膜３０４とを大気に触れることなく連続して成膜
する（図３（Ｃ）参照。）。半導体膜３０３として、酸化亜鉛に酸化珪素を１０重量％含
んだターゲットを用いてＤＣマグネトロンスパッタ法で成膜した酸化物半導体層（ＺｎＯ
−ＳｉＯＸ（Ｘ＞０）半導体層）を用いる。実施の形態１で説明したように、酸化物半導
体層の成膜は、酸素のみの雰囲気中で行うが、酸素を流量比で５０％以上１００％以下好
ましくは７０％以上１００％以下として、希ガスを混ぜた雰囲気中で行ってもよい。なお
、半導体膜３０３の成膜は、基板温度を室温（２５℃）以上２００℃未満とすることが好
ましい。
ここで、ＸＲＤ測定による酸化物半導体層（ＺｎＯ−ＳｉＯ半導体層）の結晶性評価結果
を示しておく。測定は、酸化亜鉛に酸化珪素をそれぞれ７．５重量％、１０重量％、１２
．５重量％含んだターゲットを用いて成膜した３種類の酸化物半導体層（ＺｎＯ−ＳｉＯ
半導体層）について行っている。
図２６にＸＲＤ測定結果を示す。横軸は入射Ｘ線に対する測定試料と信号検出部の回転角
度（２θ）であり、縦軸はＸ線回折強度である。図中には、酸化珪素含有量７．５重量％
の測定結果６０１、酸化珪素含有量１０重量％の測定結果６０２、酸化珪素含有量１２．
５重量％の測定結果６０３が示されている。
図２６の測定結果によると、酸化珪素含有量が７．５重量％では結晶性を示すピーク６０
４が検出されているが、酸化珪素含有量が１０重量％以上であれば結晶性を示すピークは
検出されておらず、非晶質な膜であることがわかる。なお、ＺｎＯ−ＳｉＯＸ（Ｘ＞０）
半導体層の酸化珪素含有量が１０重量％以上であれば、７００℃の熱処理においても非晶
質な状態を保つことができる。
半導体膜３０３の成膜を行う前に、第１の絶縁膜３０２とソース電極３０８とドレイン電
極３０９の表面を逆スパッタを行うことによって約１０ｎｍ程度エッチングしてもよい。
逆スパッタを行うことにより、第１の絶縁膜３０２、ソース電極３０８及びドレイン電極
３０９の表面に付着している水素や水分やハイドロカーボン等を除去することができる。
次いで、半導体膜３０３をパターニングするため、第２の絶縁膜３０４を選択的にエッチ
ングして絶縁物３０６を形成し、さらに半導体膜３０３を選択的にエッチングしてＺｎＯ
−ＳｉＯＸ（Ｘ＞０）半導体層３０５を形成する。ここで３枚目のフォトマスクを用いて
いる。パターニング時に第２の絶縁膜３０４上に形成したマスクは、酸素雰囲気下でアッ
シング処理にて除去する。絶縁物３０６はチャネル保護膜として機能する。エッチングは
ドライエッチング法で行う。薄膜トランジスタの作製工程から水分を極力排除するため、
この後の水を使った洗浄は行わなくてもよい。
次いで、２００℃以上６００℃以下、代表的には３００℃以上５００℃以下の熱処理を行
うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱
処理を行う。この熱処理により半導体層３０５の原子レベルの再配列が行われる。この熱
処理（光アニールも含む）によりキャリアの移動を阻害する歪が解放される。なお、熱処
理を行うタイミングは、半導体膜３０３の成膜後であれば特に限定されない。本実施の形
態においては、半導体層３０５上を絶縁物３０６で覆う構成としているため、熱処理後の
半導体層３０５の劣化を低減することができるため好適である。
本実施の形態におけるチャネル形成領域は、ＺｎＯ−ＳｉＯＸ（Ｘ＞０）半導体層３０５
において、ゲート電極３０１とＺｎＯ−ＳｉＯＸ（Ｘ＞０）半導体層３０５が重なり、ソ
ース電極３０８とドレイン電極３０９で挟まれている領域である。ソース電極３０８とド
レイン電極３０９までの距離Ｌ３がチャネル長に相当する。
半導体層３０５のチャネル形成領域の上層及び下層に、窒素含有量が３原子％以上３０原
子％以下の酸化窒化珪素膜を形成し、チャネル形成領域を酸化窒化珪素膜で挟む構造とす
ることにより、チャネル形成領域への水素や水分等の侵入または拡散を防ぐことができる
。酸化窒化珪素膜の成膜は、薄膜トランジスタにヒステリシスやチャージアップを起こさ
ない条件で行うことが好ましい。
なお、ＺｎＯ−ＳｉＯＸ（Ｘ＞０）半導体層側面部からの水素や水分等の侵入または拡散
を防ぐため、薄膜トランジスタを覆うように第３の絶縁膜３１０を形成してもよい。第３
の絶縁膜３１０の成膜は、薄膜トランジスタにヒステリシスやチャージアップを起こさな
い条件で行うことが好ましい。第３の絶縁膜３１０は、酸化珪素膜、窒化珪素膜、酸化窒
化珪素膜、または窒化酸化珪素膜で形成することができる。例えば、ＲＦスパッタリング
法により窒素含有量が３原子％以上３０原子％以下の酸化窒化珪素膜を形成してもよい。
窒素含有量が３原子％以上３０原子％以下の酸化窒化珪素膜を用いることで、薄膜トラン
ジスタへの水素や水分等の侵入または拡散を防ぐことができる。
また、必要に応じてＺｎＯ−ＳｉＯＸ（Ｘ＞０）半導体層と金属多層膜の間にバッファー
層となる酸化物半導体膜を形成してもよい。
（実施の形態４）
本実施の形態では、薄膜トランジスタ及びその作製工程について、図４を用いて説明する
。なお、実施の形態１と同一部分または同様な機能を有する部分、及び工程の繰り返し説
明は省略する。
まず、基板４００上にゲート電極４０１を形成する。ここで１枚目のフォトマスクを用い
る（図４（Ａ）参照。）。
次いで、ゲート絶縁膜となる第１の絶縁膜４０２と、第１の半導体膜４０３と、第２の半
導体膜４１２を大気に触れることなく連続して成膜する（図４（Ｂ）参照。）。ここでは
、第１の絶縁膜４０２として、ＲＦスパッタリング法により窒素含有量が３原子％以上３
０原子％以下の酸化窒化珪素膜を形成し、第１の半導体膜４０３として、ＩＧＺＯ半導体
層をＤＣマグネトロンスパッタ法で形成し、第２の半導体膜４１２としてＡｌ−Ｚｎ−Ｏ
−Ｎ系酸化物半導体膜を形成する。なお、酸化物半導体膜の成膜は、基板温度を室温（２
５℃）以上２００℃未満とすることが好ましい。
なお、ここで言うＡｌ−Ｚｎ−Ｏ−Ｎ系酸化物半導体膜とは、化学量論比がＡｌ：Ｚｎ：
Ｏ：Ｎ＝１：１：１：１という意味ではなく、単に表記し易いように記載しているにすぎ
ない。これら元素の構成比率は、成膜条件で適宜調整が可能である。
次いで、２００℃以上６００℃以下、代表的には３００℃以上５００℃以下の熱処理を行
うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱
処理を行う。この熱処理によりＩＧＺＯ半導体層及びＡｌ−Ｚｎ−Ｏ−Ｎ系酸化物半導体
膜の原子レベルの再配列が行われる。この熱処理（光アニールも含む）によりキャリアの
移動を阻害する歪が解放される。なお、熱処理を行うタイミングは、第１の半導体膜４０
３及び第２の半導体膜４１２の成膜後であれば特に限定されない。
次いで、第１の半導体膜４０３をパターニングするため、第２の半導体膜４１２を選択的
にエッチングし、さらに第１の半導体膜４０３を選択的にエッチングしてＩＧＺＯ半導体
層４０５を形成する。エッチングは塩素ガスを用いたドライエッチング法にて行う。第２
の半導体膜４１２はバッファー層として機能する。この段階で、第１の半導体膜４０３が
除去された領域は、ゲート絶縁膜の表面が露呈する。ここで２枚目のフォトマスクを用い
ている。パターニング時に第２の半導体膜４１２上に形成したマスクは、酸素雰囲気下で
アッシング処理にて除去する。この段階での基板の断面構造が図４（Ｃ）に示す基板の断
面図に相当する（図４（Ｃ）参照。）。薄膜トランジスタの作製工程から水分を極力排除
するため、この後の水を使った洗浄は行わなくてもよい。
バッファ層となる第２の半導体膜４１２のキャリア濃度はＩＧＺＯ半導体層よりも高く導
電性に優るため、ソース電極もしくはドレイン電極とＩＧＺＯ半導体層が直接接合する場
合に比べ、バッファー層を設けた方が接触抵抗を低減することがきる。
次いで、ソース電極またはドレイン電極となる金属多層膜の成膜を行う。ここでは、ＤＣ
マグネトロンスパッタ法を用いて、チタン膜上にアルミニウム膜を積層し、さらにアルミ
ニウム膜上にチタン膜を積層する。スパッタチャンバーにチタンのターゲットと、アルミ
ニウムのターゲットとの両方を設置し、シャッターを用いて順次積層して連続成膜するこ
とによって同一チャンバー内で連続して積層を行うことができる。
次いで、金属多層膜のエッチングを選択的に行ってソース電極４０８またはドレイン電極
４０９を形成する。ここで３枚目のフォトマスクを用いる。エッチングはドライエッチン
グ法で行う。この時、金属多層膜と第２の半導体膜４１２がエッチングでき、ＩＧＺＯ半
導体層４０５と十分にエッチングレートが異なる条件を用いる。これにより、ソース電極
４０８、ドレイン電極４０９、ソース側バッファー層４１３及びドレイン側バッファー層
４１４の形成を同一のエッチング工程で行うことができる（図４（Ｄ）参照。）。
次いで、外部からの水素や水分等の侵入または拡散を防ぐため、薄膜トランジスタを覆う
ように第３の絶縁膜４１０を形成する。第３の絶縁膜４１０の成膜は、薄膜トランジスタ
にヒステリシスやチャージアップを起こさない条件で行うことが好ましい。第３の絶縁膜
４１０は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成する
ことができる。例えば、ＲＦスパッタリング法により窒素含有量が３原子％以上３０原子
％以下の酸化窒化珪素膜を形成してもよい。窒素含有量が３原子％以上３０原子％以下の
酸化窒化珪素膜を用いることで、薄膜トランジスタへの水素や水分等の侵入または拡散を
防ぐことができる。
第３の絶縁膜４１０の成膜の前に、ＩＧＺＯ半導体層４０５とソース電極４０８とドレイ
ン電極４０９の表面を逆スパッタを行うことによって約１０ｎｍ程度エッチングしてもよ
い。逆スパッタを行うことにより、ソース電極４０８及びドレイン電極４０９の表面に付
着している水素や水分やハイドロカーボン等を除去することができる。
本実施の形態におけるチャネル形成領域は、ＩＧＺＯ半導体層４０５において、ゲート電
極４０１とＩＧＺＯ半導体層４０５が重なり、ソース側バッファー層４１３及びドレイン
側バッファー層４１４で挟まれている領域である。ソース側バッファー層４１３及びドレ
イン側バッファー層４１４までの距離Ｌ４がチャネル長に相当する（図４（Ｅ）参照。）
。
ＩＧＺＯ半導体層４０５のチャネル形成領域の上層及び下層に、窒素含有量が３原子％以
上３０原子％以下の酸化窒化珪素膜を形成し、チャネル形成領域を酸化窒化珪素膜で挟む
構造とすることにより、チャネル形成領域への水素や水分等の侵入または拡散を防ぐこと
ができる。
（実施の形態５）
本実施の形態では、薄膜トランジスタ及びその作製工程について、図２４を用いて説明す
る。なお、実施の形態１と同一部分または同様な機能を有する部分、及び工程の繰り返し
説明は省略する。
まず、基板７００上にゲート電極７０１を形成する。ここで１枚目のフォトマスクを用い
る（図２４（Ａ）参照。）。
次いで、ゲート絶縁膜となる第１の絶縁膜７０２と、半導体膜７０３を大気に触れること
なく連続して成膜する（図２４（Ｂ）参照。）。ここでは、第１の絶縁膜７０２として、
ＲＦスパッタリング法により窒素含有量が３原子％以上３０原子％以下の酸化窒化珪素膜
を形成し、半導体膜７０３として、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（
亜鉛）を含む酸化物に、酸化珪素を加えたターゲットを用いてスパッタ法にて成膜した。
なお、半導体膜７０３の成膜は、基板温度を室温（２５℃）以上２００℃未満とすること
が好ましい。
半導体膜７０３の形成にあたって、別途、半導体膜７０３として使用する酸化物半導体膜
の物性評価を行った。図２５（Ａ）に酸化物半導体膜の物性を評価するための物性評価用
試料５１０の立体視図を示す。物性評価用試料５１０を作製して室温にてＨａｌｌ効果測
定を行い、酸化物半導体膜のキャリア濃度とＨａｌｌ移動度（ホール移動度）を評価した
。物性評価用試料５１０は、基板５００上に酸窒化珪素からなる絶縁膜５０１を形成し、
その上に評価対象となる酸化物半導体膜５０２を形成し、その上に電極５０３乃至５０６
を形成して作製した。評価対象となる酸化物半導体膜は、ターゲット材料に酸化珪素が２
重量％、５重量％、１０重量％添加された３種類のターゲットを用いて形成した。それぞ
れの酸化物半導体膜について物性評価用試料５１０を作製して室温にてＨａｌｌ効果測定
を行った。加えて、リファレンスとして、酸化珪素を添加していないターゲットを用いて
酸化物半導体膜を形成した試料も用意し、同様の評価を行った。
図２５（Ｂ）にＨａｌｌ効果測定から求めた酸化物半導体膜のキャリア濃度を示す。図２
５（Ｂ）において、横軸が酸化珪素添加量で、縦軸がキャリア濃度である。酸化珪素添加
量が０重量％から、２重量％、５重量％、１０重量％と増加するに従い、それぞれキャリ
ア濃度が１．６×１０１９／ｃｍ３から、８．０×１０１７／ｃｍ３、２．７×１０１６
／ｃｍ３、２．０×１０１２／ｃｍ３と低下している。
図２５（Ｃ）にＨａｌｌ効果測定から求めた酸化物半導体膜のＨａｌｌ移動度を示す。図
２５（Ｃ）において、横軸が酸化珪素添加量で、縦軸がＨａｌｌ移動度である。酸化珪素
添加量が０重量％から、２重量％、５重量％、１０重量％と増加するに従い、それぞれＨ
ａｌｌ移動度が１５．１ｃｍ２／Ｖｓから、８．１ｃｍ２／Ｖｓ、２．６ｃｍ２／Ｖｓ、
１．８ｃｍ２／Ｖｓと低下している。
図２５（Ｂ）及び図２５（Ｃ）に示す結果から、酸化珪素添加量の増加に従いキャリア濃
度とＨａｌｌ移動度が低下する傾向が見られるが、酸化珪素添加量５重量％と１０重量％
においては、Ｈａｌｌ移動度に大きな違いが見られない。このため、ＩＧＺＯ半導体層に
酸化珪素を添加する場合は、ターゲットに０重量％より多く、１０重量％以下の範囲で酸
化珪素を添加しても良いが、好ましくは０重量％より多く、６重量％以下の範囲で添加す
ることが好ましい。すなわち、キャリア濃度が２．０×１０１２／ｃｍ３以上１．６×１
０１９／ｃｍ３未満の範囲でも良いが、２．０×１０１６／ｃｍ３以上１．６×１０１９
／ｃｍ３未満の範囲が好ましく、また、Ｈａｌｌ移動度が１．８ｃｍ２／Ｖｓ以上１５．
１ｃｍ２／Ｖｓ未満の範囲でも良いが、２．４ｃｍ２／Ｖｓ以上１５．１ｃｍ２／Ｖｓ未
満の範囲であることが好ましい。
半導体膜７０３形成後、２００℃以上６００℃以下、代表的には３００℃以上５００℃以
下の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０
℃、１時間の熱処理を行う。この熱処理によりＩＧＺＯ半導体層の原子レベルの再配列が
行われる。この熱処理（光アニールも含む）によりキャリアの移動を阻害する歪が解放さ
れる。なお、熱処理を行うタイミングは、半導体膜７０３の成膜後であれば特に限定され
ない。
次いで、半導体膜７０３をパターニングするため、半導体膜７０３を選択的にエッチング
してＩＧＺＯ半導体層７０５を形成する。エッチングは塩素ガスを用いたドライエッチン
グ法にて行う。この段階で、半導体膜７０３が除去された領域は、ゲート絶縁膜の表面が
露呈する。ここで２枚目のフォトマスクを用いている。パターニング時に半導体膜７０３
上に形成したマスクは、酸素雰囲気下でアッシング処理にて除去する。この段階での基板
の断面構造が図２４（Ｃ）に示す基板の断面図に相当する（図２４（Ｃ）参照。）。薄膜
トランジスタの作製工程から水分を極力排除するため、この後の水を使った洗浄は行わな
くてもよい。
次いで、ソース電極またはドレイン電極となる金属多層膜の成膜を行う。ここでは、ＤＣ
マグネトロンスパッタ法を用いて、チタン膜上にアルミニウム膜を積層し、さらにアルミ
ニウム膜上にチタン膜を積層する。スパッタチャンバーにチタンのターゲットと、アルミ
ニウムのターゲットとの両方を設置し、シャッターを用いて順次積層して連続成膜するこ
とによって同一チャンバー内で連続して積層を行うことができる。
次いで、金属多層膜のエッチングを選択的に行ってソース電極７０８またはドレイン電極
７０９を形成する。ここで３枚目のフォトマスクを用いる。エッチングはドライエッチン
グ法で行う。この時、金属多層膜がエッチングでき、ＩＧＺＯ半導体層７０５と十分にエ
ッチングレートが異なる条件を用いる。これにより、ソース電極７０８及びドレイン電極
７０９の形成を同一のエッチング工程で行うことができる（図２４（Ｄ）参照。）。
次いで、外部からの水素や水分等の侵入または拡散を防ぐため、薄膜トランジスタを覆う
ように第３の絶縁膜７１０を形成する。第３の絶縁膜７１０の成膜は、薄膜トランジスタ
にヒステリシスやチャージアップを起こさない条件で行うことが好ましい。第３の絶縁膜
７１０は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成する
ことができる。例えば、ＲＦスパッタリング法により窒素含有量が３原子％以上３０原子
％以下の酸化窒化珪素膜を形成してもよい。窒素含有量が３原子％以上３０原子％以下の
酸化窒化珪素膜を用いることで、薄膜トランジスタへの水素や水分等の侵入または拡散を
防ぐことができる。
第３の絶縁膜７１０の成膜の前に、ＩＧＺＯ半導体層７０５とソース電極７０８とドレイ
ン電極７０９の表面を逆スパッタを行うことによって約１０ｎｍ程度エッチングしてもよ
い。逆スパッタを行うことにより、ソース電極７０８及びドレイン電極７０９の表面に付
着している水素や水分やハイドロカーボン等を除去することができる。
本実施の形態におけるチャネル形成領域は、ＩＧＺＯ半導体層７０５において、ゲート電
極７０１とＩＧＺＯ半導体層７０５が重なり、ソース電極７０８及びドレイン電極７０９
で挟まれている領域である。ソース電極７０８及びドレイン電極７０９までの距離Ｌ５が
チャネル長に相当する（図２４（Ｅ）参照。）。
ＩＧＺＯ半導体層７０５のチャネル形成領域の上層及び下層に、窒素含有量が３原子％以
上３０原子％以下の酸化窒化珪素膜を形成し、チャネル形成領域を酸化窒化珪素膜で挟む
構造とすることにより、チャネル形成領域への水素や水分等の侵入または拡散を防ぐこと
ができる。
このようにして、ＩＧＺＯ半導体層を用いた薄膜トランジスタを作製することができる。
図２５（Ｃ）及び図２６から、酸化珪素の添加により酸化物半導体層のアモルファス化が
促進され、半導体装置作製時の特性バラツキを低減させる効果が得られることがわかる。
また、ＩＧＺＯ半導体層中に含まれるＧａには、アモルファス化を促進する効果があるが
、Ｇａのかわりに酸化珪素を用いることで、ＩＧＺＯ半導体層中に含まれる高価なＧａを
低減または削除し、生産性を向上させることができる。
（実施の形態６）
本実施の形態では、半導体装置の一形態である表示装置において、同一基板上に少なくと
も駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説
明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至実施の形態５に従って形成する
。また、実施の形態１乃至実施の形態５に示す薄膜トランジスタはｎチャネル型ＴＦＴで
あるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部
を画素部の薄膜トランジスタと同一基板上に形成する。
半導体装置の一形態であるアクティブマトリクス型液晶表示装置のブロック図の一例を図
５（Ａ）に示す。図５（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素
を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択され
た画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路
５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により
走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応し
てマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信
号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうち
いずれか一）と接続される。
また、実施の形態１乃至実施の形態５に示す薄膜トランジスタは、ｎチャネル型ＴＦＴで
あり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図６を用いて説明する。
図６に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０
２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２
１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第
１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜ト
ランジスタ５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５
６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の
薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラン
ジスタ５６０３ｃを介して、３つの信号線（信号線Ｓｍ−２、信号線Ｓｍ−１、信号線Ｓ
ｍ（ｍ＝３Ｍ））に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１
〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１の薄膜
トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジス
タ５６０３ｃを介して、信号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊ（ｊ＝３Ｊ）に接
続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。
なお、ドライバＩＣ５６０１は、単結晶半導体を用いて形成されていることが望ましい。
さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されてい
ることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６
０２＿Ｍを異なる基板上に形成し、両者をＦＰＣなどを介して接続するとよい。または画
素部と同一の基板上に貼り合わせなどによって、単結晶半導体層を設け、ドライバＩＣ５
６０１を形成してもよい。
次に、図６に示した信号線駆動回路の動作について、図７のタイミングチャートを参照し
て説明する。なお、図７のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている
場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第
１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割され
ている。さらに、図６の信号線駆動回路は、他の行の走査線が選択されている場合でも図
７と同様の動作をする。
なお、図７のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジス
タ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３
ｃを介して、信号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊに接続される場合について示
している。
なお、図７のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１
の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラン
ジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６０
３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信
号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ−２に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊ―１に入力され、第３のサブ選択期間Ｔ３において配線５６
２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−２、Ｄａｔａ＿ｊ―１、Ｄａｔａ＿
ｊとする。
図７に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａ
がオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃが
オフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−２が、第１の薄膜ト
ランジスタ５６０３ａを介して信号線Ｓｊ−２に入力される。第２のサブ選択期間Ｔ２で
は、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及
び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力さ
れるＤａｔａ＿ｊ―１が、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊ―１に
入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし
、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする
。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第３の薄膜トランジスタ５
６０３ｃを介して信号線Ｓｊに入力される。
以上のことから、図６の信号線駆動回路は、１ゲート選択期間を３つに分割することで、
１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力すること
ができる。したがって、図６の信号線駆動回路は、ドライバＩＣ５６０１が形成される基
板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすること
ができる。接続数が約１／３になることによって、図６の信号線駆動回路は、信頼性、歩
留まりなどを向上できる。
なお、図６のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択
期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力す
ることができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つまた
は３つのサブ選択期間に分割されることが望ましい。
別の例として、図８のタイミングチャートに示すように、１つの選択期間をプリチャージ
期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に分
割してもよい。さらに、図８のタイミングチャートは、ｉ行目の走査線Ｇｉが選択される
タイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、
第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄膜ト
ランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿
Ｊに入力される信号５８２１＿Ｊを示している。図８に示すように、プリチャージ期間Ｔ
ｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び
第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力され
るプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ
５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−２、信
号線Ｓｊ―１、信号線Ｓｊに入力される。第１のサブ選択期間Ｔ１において第１の薄膜ト
ランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラ
ンジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ
−２が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−２に入力される。第２
のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トラ
ンジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線
５６２１＿Ｊに入力されるＤａｔａ＿ｊ―１が、第２の薄膜トランジスタ５６０３ｂを介
して信号線Ｓｊ―１に入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジス
タ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ
５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第３
の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊに入力される。
以上のことから、図８のタイミングチャートを適用した図６の信号線駆動回路は、サブ選
択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできる
ため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図８において、
図７と同様なものに関しては共通の符号を用いて示し、同一部分または同様な機能を有す
る部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図９及び図１０を用いて
説明する。
図９にシフトレジスタの回路構成を示す。図９に示すシフトレジスタは、フリップフロッ
プ５７０１＿１〜５７０１＿ｎという複数のフリップフロップで構成される。また、第１
のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて
動作する。
図９のシフトレジスタの接続関係について説明する。１段目のフリップフロップ５７０１
＿１は、第１の配線５７１１、第２の配線５７１２、第４の配線５７１４、第５の配線５
７１５、第７の配線５７１７＿１、及び第７の配線５７１７＿２と接続される。また、２
段目のフリップフロップ５７０１＿２は、第３の配線５７１３、第４の配線５７１４、第
５の配線５７１５、第７の配線５７１７＿１、第７の配線５７１７＿２及び第７の配線５
７１７＿３と接続される。
同様に、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７
０１＿ｎのうちいずれか一）は、第２の配線５７１２または第３の配線５７１３の一方、
第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｉ−１、第７の配線５
７１７＿ｉ、及び第７の配線５７１７＿ｉ＋１と接続される。ここで、ｉが奇数の場合に
は、ｉ段目のフリップフロップ５７０１＿ｉは第２の配線５７１２と接続され、ｉが偶数
である場合には、ｉ段目のフリップフロップ５７０１＿ｉは第３の配線５７１３と接続さ
れることになる。
また、ｎ段目のフリップフロップ５７０１＿ｎは、第２の配線５７１２または第３の配線
５７１３の一方、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｎ−
１、第７の配線５７１７＿ｎ、及び第６の配線５７１６と接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
次に、図９に示すフリップフロップの詳細について、図１０を用いて説明する。図１０に
示すフリップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５
５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄
膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５
５７７及び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５
５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄
膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５
５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチ
ャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ
）を上回ったとき導通状態になるものとする。
また、図１０に示すフリップフロップは、第１の配線５５０１、第２の配線５５０２、第
３の配線５５０３、第４の配線５５０４、第５の配線５５０５、及び第６の配線５５０６
を有する。
ここでは全ての薄膜トランジスタは、エンハンスメント型のｎチャネル型トランジスタと
する例を示すが、特に限定されず、例えば、デプレッション型のｎチャネル型トランジス
タを用いても駆動回路を駆動させることもできる。
次に、図１０に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の
薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続
される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５
５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続
される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５
５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続
される。
第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８の
薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０１に接続
される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４
のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ
５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノ
ード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄
膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、
第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第
２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号、第３の信号線、第４の信号線と呼んでも
よい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線
と呼んでもよい。
ｉ段目のフリップフロップ５７０１＿ｉにおいて、図１０中の第１の配線５５０１と、図
９中の第７の配線５７１７＿ｉ−１が接続される。また、図１０中の第２の配線５５０２
と、図９中の第７の配線５７１７＿ｉ＋１が接続される。また、図１０中の第３の配線５
５０３と、第７の配線５７１７＿ｉが接続される。さらに、図１０中の第６の配線５５０
６と、第５の配線５７１５が接続される。
ｉが奇数の場合、図１０中の第４の配線５５０４は、図９中の第２の配線５７１２と接続
され、ｉが偶数の場合、図９中の第３の配線５７１３と接続される。また、図１０中の第
５の配線５５０５と、図９中の第４の配線５７１４が接続される。
ただし、１段目のフリップフロップ５７０１＿１において、図１０中の第１の配線５５０
１は図９中の第１の配線５７１１に接続される。また、ｎ段目のフリップフロップ５７０
１＿ｎにおいて、図１０中の第２の配線５５０２は図９中の第６の配線５７１６に接続さ
れる。
また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態５に示すｎチャ
ネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至実施の形態５に示すｎ
チャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高くす
ることが可能となる。すなわち、実施の形態１乃至実施の形態５に示すｎチャネル型ＴＦ
Ｔに酸化物半導体層を用いることで、周波数特性（ｆ特性と呼ばれる）を高くすることが
できる。例えば、実施の形態１乃至実施の形態５に示すｎチャネル型ＴＦＴを用いた走査
線駆動回路は、高速に動作させることができるため、フレーム周波数を高くすることで、
黒画面挿入を実現することができる。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができ
る。複数の走査線駆動回路を配置する場合は、例えば、偶数行の走査線を駆動する為の走
査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反
対側に配置することにより、フレーム周波数を高くすることを実現することができる。ま
た、複数の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に
有利である。
また、半導体装置の一形態であるアクティブマトリクス型発光表示装置を作製する場合、
少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数
配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図
５（Ｂ）に示す。
図５（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する
画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆
動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４
０３とを有する。
図５（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合
、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態とな
る。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積
階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動
させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する
期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
なお、図５（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴを
配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力され
る信号を第１の走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート
配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成してい
る例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号
とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画
素が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに
用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線
に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆
動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態５に示すｎチ
ャネル型ＴＦＴのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同
程度の読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
（実施の形態７）
実施の形態１乃至実施の形態５に示す薄膜トランジスタを作製し、該薄膜トランジスタを
画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を
作製することができる。また、実施の形態１乃至実施の形態５に示す薄膜トランジスタを
駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを
形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も用いることができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜
を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒ
ｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの外観及び断面につい
て、図１１を用いて説明する。図１１（Ａ１）（Ａ２）は、第１の基板４００１上に形成
された実施の形態１乃至実施の形態５で示した酸化物半導体層を用いる信頼性の高い薄膜
トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間
にシール材４００５によって封止した、パネルの上面図であり、図１１（Ｂ）は、図１１
（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜または多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１１（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１１（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１１（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
薄膜トランジスタ４０１０、４０１１は、酸化物半導体層を用いる信頼性の高い、実施の
形態１乃至実施の形態５に示す薄膜トランジスタを適用することができる。本実施の形態
において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである
。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層４００８に用いる
。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ乃至１０
０μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお本実施の形態は透過型液晶表示装置の例であるが、本発明は反射型液晶表示装置にも
半透過型液晶表示装置にも用いることができる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態１乃至実施の形態５で得られた薄膜トラン
ジスタを保護膜や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１
）で覆う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気
などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパ
ッタ法を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリ
コン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒
化酸化アルミニウム膜の単層、または積層で形成すればよい。本実施の形態では保護膜を
スパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２
０の一層目として、スパッタ法を用いて酸化シリコン膜を形成する。保護膜として酸化シ
リコン膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒ
ロック防止に効果がある。
また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目とし
て、スパッタ法を用いて窒化シリコン膜を形成する。保護膜として窒化シリコン膜を用い
ると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化さ
せることを抑制することができる。
また、保護膜を形成した後に、酸化物半導体層のアニール（３００℃乃至４００℃）を行
ってもよい。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、酸化物半導体層のアニール（３００℃乃至４００℃）を行っても
よい。絶縁層４０２１の焼成工程と酸化物半導体層のアニールを兼ねることで効率よく半
導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性ポリマーの抵
抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０
１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１１においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
図１２は、実施の形態１乃至実施の形態５に示すＴＦＴを適用して作製されるＴＦＴ基板
２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。
図１２は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態５に示す薄膜トランジスタを適用した半
導体装置の一形態として、電子ペーパーの例を示す。
図１３は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられる薄膜トランジスタ５８１としては、実施の形態１乃至実施の形態５で示
す薄膜トランジスタを適用することができる。
図１３の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５９６上に形成された薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、ソース電極層またはドレイン電極層によって第１の電極層５８７と、絶縁層５
８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と、基板５
９７上に形成された第２の電極層５８８との間には、黒色領域５９０ａ及び白色領域５９
０ｂを有し、その周りに液体で満たされているキャビティ５９４を有する球形粒子５８９
が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図
１３参照。）。本実施の形態においては、第１の電極層５８７が画素電極に相当し、第２
の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１
と同一基板上に設けられる共通電位線と電気的に接続される。実施の形態１乃至実施の形
態５に示すいずれか一の共通接続部を用いて、一対の基板間に配置される導電性粒子を介
して第２の電極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ乃至２
００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けら
れるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、
白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。こ
の原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれて
いる。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要
であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。ま
た、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能
であるため、電波発信源から表示機能付き半導体装置（単に表示装置、または表示装置を
具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておく
ことが可能となる。
電気泳動表示素子は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動
的効果を利用した表示素子である。電気泳動表示素子は、液晶表示装置には必要な偏光板
が必要なく、液晶表示装置に比べて厚さや重さを減らすことができる。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至実施の形態
５の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる
。
なお、マイクロカプセル中の微粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料
、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、
磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態９）
本実施の形態では、実施の形態１乃至実施の形態５に示す薄膜トランジスタを適用した半
導体装置の一形態として発光表示装置の例を示す。表示装置の有する表示素子としては、
ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネ
ッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかに
よって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔が
それぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリ
ア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１４は、本発明を適用した半導体装置の例としてデジタル時間階調駆動を適用可能な画
素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は、実施の形態１乃至実施の形態５で示した、酸化物半導体層をチャネル形成領域に用い
るｎチャネル型のトランジスタを、１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１４と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１４に示す画素構成は、これに限定されない。例えば、図１４に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。
次に、発光素子の構成について、図１５を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図１５（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実
施の形態１乃至実施の形態５で示す薄膜トランジスタと同様に作製でき、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系非単結晶膜を代表とする酸化物半導体層を用いる信頼性の高い薄膜トランジスタ
である。
発光素子は発光を取り出すために少なくとも陽極または陰極の一方が透明であればよい。
そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反
対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射
出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図１５（Ａ）を用いて説明する。
図１５（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１５（Ａ）では、
発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続さ
れており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極
７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いる
ことができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７
００４は、単数の層で構成されていても、複数の層が積層されるように構成されていても
どちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸
送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設け
る必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、
例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜
鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、
インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添
加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１５（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図１５（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。図１５（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された
透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており
、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７
０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽
膜７０１６が成膜されていてもよい。陰極７０１３は、図１５（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度（好ましくは、５ｎｍ乃至３０ｎｍ程度）とする。例えば２０ｎｍの
膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層
７０１４は、図１５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層され
るように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、
図１５（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そし
て遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定
されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１５（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図１５（Ｃ）を用いて説明する。図１５（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１５（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１５（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１５（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１５（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図１５に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
次に、実施の形態１乃至実施の形態５に示す薄膜トランジスタを適用した半導体装置の一
形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図１６
を用いて説明する。図１６（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発
光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１
６（Ｂ）は、図１６（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１６（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を代表とす
る酸化物半導体層を用いる信頼性の高い、実施の形態１乃至実施の形態５に示す薄膜トラ
ンジスタを適用することができる。本実施の形態において、薄膜トランジスタ４５０９、
４５１０はｎチャネル型薄膜トランジスタである。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板である第２の基板は透光性でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒
素を用いる。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜または多結晶半導体膜によって形成された駆動
回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、または走査線駆
動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図１６の構
成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態１０）
実施の形態１乃至実施の形態５に示す薄膜トランジスタを適用した半導体装置は、電子ペ
ーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあら
ゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書
籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種
カードにおける表示等に適用することができる。電子機器の一例を図１７、図１８に示す
。
図１７（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれ
ば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像
が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
また、図１７（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用い
れば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩
れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成
としてもよい。
また、図１８は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１及び筐体２７０３の２つの筐体で構成されている。筐体２７０１及び筐体２
７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を
行うことができる。このような構成により、紙の書籍のような動作を行うことが可能とな
る。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５及び表示部２７０７は、続き画面を表示する構成としても
よいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすること
で、例えば右側の表示部（図１８では表示部２７０５）に文章を表示し、左側の表示部（
図１８では表示部２７０７）に画像を表示することができる。
また、図１８では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源スイッチ２７２１、操作キー２７２３、スピーカ２７２５などを備
えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一
面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体
の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタ及び
ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備え
る構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構
成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態１１）
実施の形態１乃至実施の形態５に示す薄膜トランジスタを用いた半導体装置は、さまざま
な電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレ
ビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモ
ニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（
携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パ
チンコ機などの大型ゲーム機などが挙げられる。
図１９（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１９（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２０（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２０（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備
えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明
に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とす
ることができる。図２０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログ
ラムまたはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を
行って情報を共有する機能を有する。なお、図２０（Ａ）に示す携帯型遊技機が有する機
能はこれに限定されず、様々な機能を有することができる。
図２０（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本発明の一形態を備えた構成であればよく、その他付属設
備が適宜設けられた構成とすることができる。
図２１（Ａ）は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体
１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１０
０４、スピーカ１００５、マイク１００６などを備えている。
図２１（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部
１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合したモードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、または筐体１００１の操
作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図２１（Ｂ）も携帯電話機の一例である。図２１（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信または有線通信により画像または入力情報を授受することができ、それぞれ充電可能な
バッテリーを有する。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態１２）
本実施の形態では、実施の形態１乃至実施の形態５に示す薄膜トランジスタを適用した半
導体装置の一形態として、電子書籍の例を示す。本実施の形態では、図２２（Ａ）、（Ｂ
）及び図２３を用いて、第１の表示パネル４３１１と第２の表示パネル４３１２の間に、
両面表示型の第３の表示パネル４３１３を搭載した例について説明する。図２２（Ａ）は
、電子書籍を見開きにした状態であり、図２２（Ｂ）は電子書籍を閉じた状態である。ま
た、図２３は電子書籍の横方向の断面図である。
図２２（Ａ）、（Ｂ）に示す電子書籍は、第１の表示部４３０１を有する第１の表示パネ
ル４３１１と、操作部４３０４及び第２の表示部４３０７を有する第２の表示パネル４３
１２と、第３の表示部４３０２及び第４の表示部４３１０を有する第３の表示パネル４３
１３と、第１の表示パネル４３１１と、第２の表示パネル４３１２と、第３の表示パネル
４３１３との一端部に設けられた綴じ部４３０８と、を有している。第３の表示パネル４
３１３は、第１の表示パネル４３１１と第２の表示パネル４３１２の間に挿入されている
。図２２（Ａ）、（Ｂ）の電子書籍は第１の表示部４３０１、第２の表示部４３０７、第
３の表示部４３０２、及び第４の表示部４３１０の４つの表示画面を有している。
第１の表示パネル４３１１、第２の表示パネル４３１２、及び第３の表示パネル４３１３
は可撓性を有しており、曲がりやすい。また、第１の表示パネル４３１１、第２の表示パ
ネル４３１２にプラスチック基板を用い、第３の表示パネル４３１３に薄いフィルムを用
いると、薄型な電子書籍とすることができる。すなわち、図２３に一例として電子書籍の
横方向の断面図を示すと、第３の表示パネル４３１３は、第１の表示パネル４３１１及び
第２の表示パネル４３１２より曲がりやすい電子書籍とすることができる。そのため、第
３の表示パネル４３１３より外側の表示パネルを硬くすることにより、書籍のような感覚
で取り扱えることができると共に、第３の表示パネル４３１３の破損を抑制できる。
第３の表示パネル４３１３は第３の表示部４３０２及び第４の表示部４３１０を有する両
面表示型パネルである。第３の表示パネル４３１３は、両面射出型の表示パネルを用いて
もよいし、片面射出型の表示パネルを貼り合わせて用いてもよい。また、間にバックライ
ト（好適には薄型のＥＬ発光パネル）を挟んだ２つの液晶表示パネルを用いてもよい。
また図２２（Ａ）、（Ｂ）に示す電子書籍は、第１の表示部４３０１の表示制御を行う走
査線駆動回路（図示せず）と、第２の表示部４３０７の表示制御を行う走査線駆動回路４
３２２ａ、４３２２ｂと、第３の表示部４３０２及び／または第４の表示部４３１０の表
示制御を行う走査線駆動回路（図示せず）と、第１の表示部４３０１、第２の表示部４３
０７、第３の表示部４３０２、及び／または第４の表示部４３１０の表示制御を行う信号
線駆動回路４３２３とを有している。なお第１の表示部４３０１の表示制御を行う走査線
駆動回路は第１の表示パネル４３１１に設けられ、走査線駆動回路４３２２ａ、４３２２
ｂは第２の表示パネル４３１２に設けられ、信号線駆動回路４３２３は綴じ部４３０８の
内部に設けられている。
また図２２（Ａ）、（Ｂ）に示す電子書籍において、第２の表示パネル４３１２は、操作
部４３０４を有し、電源入力スイッチや、表示切り替えスイッチなど、各機能を対応づけ
ることができる。
また図２２（Ａ）、（Ｂ）に示す電子書籍の入力操作は、第１の表示部４３０１や第２の
表示部４３０７に指や入力ペンなどで触れること、または操作部４３０４の操作により行
われる。なお、図２２（Ａ）では、第２の表示部４３０７に表示された表示ボタン４３０
９を図示しており、指などで触れることにより入力を行うことができる。
また図２２（Ａ）、（Ｂ）に示す第３の表示パネル４３１３を挿入した電子書籍の使い方
の例としては、第１の表示部４３０１及び第４の表示部４３１０で文章を読み、第２の表
示部４３０７及び第３の表示部４３０２で図を参照するのは便利である。このとき、第３
の表示パネル４３１３は、第３の表示部４３０２と第４の表示部４３１０を同時に表示す
ることはできないため、ページをめくり始めたときに、第３の表示部４３０２の表示から
第４の表示部４３１０の表示に切り替わるものとする。
また、第１の表示部４３０１から第３の表示部４３０２を読んで、次のページ、第３の表
示パネル４３１３をめくり始めた時に、ある角度で第４の表示部４３１０及び第２の表示
部４３０７は次のページの表示を行い、また、第４の表示部４３１０及び第２の表示部４
３０７を使い終わり、第３の表示パネル４３１３をめくり始めると、ある角度で第３の表
示部４３０２及び第１の表示部４３０１が次のページを表示する。これにより、画面の切
り替わりを目に見えないようにし、視覚的な違和感等を抑えることが可能となる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
１００ 基板
１０１ ゲート電極
１０２ 絶縁膜
１０３ 半導体膜
１０４ 絶縁膜
１０５ ＩＧＺＯ半導体層
１０６ 絶縁物
１０７ コンタクトホール（開口）
１０８ ソース電極
１０９ ドレイン電極
２００ 基板
２０１ ゲート電極
２０２ 絶縁膜
２０３ 半導体膜
２０４ 絶縁膜
２０５ 半導体層
２０６ 絶縁物
２０８ ソース電極
２０９ ドレイン電極
２１０ 絶縁膜
２１１ 金属多層膜
２１２ 半導体膜
２１３ ソース側バッファー層
２１４ ドレイン側バッファー層
３００ 基板
３０１ ゲート電極
３０２ 絶縁膜
３０３ 半導体膜
３０４ 絶縁膜
３０５ 半導体層
３０６ 絶縁物
３０８ ソース電極
３０９ ドレイン電極
３１０ 絶縁膜
３１１ 金属多層膜
４００ 基板
４０１ ゲート電極
４０２ 絶縁膜
４０３ 半導体膜
４０５ ＩＧＺＯ半導体層
４０８ ソース電極
４０９ ドレイン電極
４１０ 絶縁膜
４１２ 半導体膜
４１３ ソース側バッファー層
４１４ ドレイン側バッファー層
５００ 基板
５０１ 絶縁膜
５０２ 酸化物半導体膜
５０３ 電極
５１０ 物性評価用試料
５８１ 薄膜トランジスタ
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９４ キャビティ
５９５ 充填材
５９６ 基板
５９７ 基板
６０１ 測定結果
６０２ 測定結果
６０３ 測定結果
６０４ ピーク
７００ 基板
７０１ ゲート電極
７０２ 絶縁膜
７０３ 半導体膜
７０５ ＩＧＺＯ半導体層
７０８ ソース電極
７０９ ドレイン電極
７１０ 絶縁膜
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源スイッチ
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４３０１ 表示部
４３０２ 表示部
４３０４ 操作部
４３０７ 表示部
４３０８ 部
４３０９ 表示ボタン
４３１０ 表示部
４３１１ 表示パネル
４３１２ 表示パネル
４３１３ 表示パネル
４３２３ 信号線駆動回路
４５０１ 基板
４５０２ 画素部
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１９ 異方性導電膜
４５２０ 隔壁
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 薄膜トランジスタ
５５７２ 薄膜トランジスタ
５５７３ 薄膜トランジスタ
５５７４ 薄膜トランジスタ
５５７５ 薄膜トランジスタ
５５７６ 薄膜トランジスタ
５５７７ 薄膜トランジスタ
５５７８ 薄膜トランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８２１ 信号
５９０ａ 黒色領域
５９０ｂ 白色領域
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９４００ 通信装置
９４０１ 筐体
９４０２ 走査ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部
４３２１ａ 走査線駆動回路
４３２２ａ 走査線駆動回路
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５１８ａ ＦＰＣ
５６０３ａ 薄膜トランジスタ
５６０３ｂ 薄膜トランジスタ
５６０３ｃ 薄膜トランジスタ
５７０３ａ タイミング
５７０３ｂ タイミング
５７０３ｃ タイミング
５８０３ａ タイミング
５８０３ｂ タイミング
５８０３ｃ タイミング

Claims (2)

  1. ゲート電極と、
    前記ゲート電極上の第１の絶縁層と、
    前記第１の絶縁層上の第２の絶縁層と、
    前記第２の絶縁層上の酸化物半導体層と、
    前記酸化物半導体層上の第３の絶縁層と、
    前記第３の絶縁層上のソース電極と、
    前記第３の絶縁層上のドレイン電極と、
    前記ソース電極上及び前記ドレイン電極上の第４の絶縁層と、を有し、
    前記第１の絶縁層は、窒素を有し、
    前記第２の絶縁層は、酸素を有し、
    前記第３の絶縁層は、酸素を有し、
    前記第４の絶縁層は、酸素を有し、
    前記ソース電極又は前記ドレイン電極は、前記第３の絶縁層の開口を介して、前記酸化物半導体層に電気的に接続され、
    前記開口は、前記酸化物半導体層と重なり、かつ、前記ゲート電極と重なる領域を有することを特徴とする半導体装置。
  2. ゲート電極と、
    前記ゲート電極上の第１の絶縁層と、
    前記第１の絶縁層上の第２の絶縁層と、
    前記第２の絶縁層上の酸化物半導体層と、
    前記酸化物半導体層上の第３の絶縁層と、
    前記第３の絶縁層上のソース電極と、
    前記第３の絶縁層上のドレイン電極と、
    前記ソース電極上及び前記ドレイン電極上の第４の絶縁層と、を有し、
    前記第１の絶縁層は、窒素を有し、
    前記第２の絶縁層は、酸素を有し、
    前記第３の絶縁層は、酸素を有し、
    前記第４の絶縁層は、酸素を有し、
    前記ソース電極又は前記ドレイン電極は、前記第３の絶縁層の開口を介して、前記酸化物半導体層に電気的に接続され、
    前記ソース電極又は前記ドレイン電極は、前記酸化物半導体層の側面と接する領域を有し、
    前記開口は、前記酸化物半導体層と重なり、かつ、前記ゲート電極と重なる領域を有することを特徴とする半導体装置。
JP2017176833A 2009-05-29 2017-09-14 半導体装置 Withdrawn JP2017224860A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009131616 2009-05-29
JP2009131616 2009-05-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016024581A Division JP6212143B2 (ja) 2009-05-29 2016-02-12 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019035679A Division JP2019083345A (ja) 2009-05-29 2019-02-28 半導体装置

Publications (1)

Publication Number Publication Date
JP2017224860A true JP2017224860A (ja) 2017-12-21

Family

ID=42261890

Family Applications (8)

Application Number Title Priority Date Filing Date
JP2010117995A Expired - Fee Related JP5675170B2 (ja) 2009-05-29 2010-05-24 半導体装置の作製方法
JP2014260267A Expired - Fee Related JP5886936B2 (ja) 2009-05-29 2014-12-24 半導体装置の作製方法
JP2016024581A Active JP6212143B2 (ja) 2009-05-29 2016-02-12 半導体装置
JP2017176833A Withdrawn JP2017224860A (ja) 2009-05-29 2017-09-14 半導体装置
JP2019035679A Withdrawn JP2019083345A (ja) 2009-05-29 2019-02-28 半導体装置
JP2019154483A Withdrawn JP2020065048A (ja) 2009-05-29 2019-08-27 半導体装置
JP2021103460A Active JP7154348B2 (ja) 2009-05-29 2021-06-22 表示装置
JP2022160132A Pending JP2023002589A (ja) 2009-05-29 2022-10-04 半導体装置

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2010117995A Expired - Fee Related JP5675170B2 (ja) 2009-05-29 2010-05-24 半導体装置の作製方法
JP2014260267A Expired - Fee Related JP5886936B2 (ja) 2009-05-29 2014-12-24 半導体装置の作製方法
JP2016024581A Active JP6212143B2 (ja) 2009-05-29 2016-02-12 半導体装置

Family Applications After (4)

Application Number Title Priority Date Filing Date
JP2019035679A Withdrawn JP2019083345A (ja) 2009-05-29 2019-02-28 半導体装置
JP2019154483A Withdrawn JP2020065048A (ja) 2009-05-29 2019-08-27 半導体装置
JP2021103460A Active JP7154348B2 (ja) 2009-05-29 2021-06-22 表示装置
JP2022160132A Pending JP2023002589A (ja) 2009-05-29 2022-10-04 半導体装置

Country Status (6)

Country Link
US (2) US8872171B2 (ja)
EP (1) EP2256814B1 (ja)
JP (8) JP5675170B2 (ja)
KR (8) KR20100129201A (ja)
CN (3) CN106887458B (ja)
TW (9) TWI573278B (ja)

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
CN102460713B (zh) 2009-06-30 2016-12-07 株式会社半导体能源研究所 用于制造半导体器件的方法
WO2011007682A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR101967480B1 (ko) 2009-07-31 2019-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011058882A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and manufacturing method thereof, and transistor
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2011105183A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor element and deposition apparatus
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20130062919A (ko) 2010-03-26 2013-06-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
WO2011135987A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8895375B2 (en) 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
KR102354354B1 (ko) 2010-07-02 2022-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2012029612A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for manufacturing semiconductor device
JP5782695B2 (ja) * 2010-09-29 2015-09-24 凸版印刷株式会社 薄膜トランジスタ、薄膜トランジスタを備える画像表示装置、薄膜トランジスタの製造方法、画像表示装置の製造方法
CN103201843B (zh) * 2010-11-04 2016-06-29 夏普株式会社 半导体装置、显示装置以及半导体装置和显示装置的制造方法
US8894825B2 (en) 2010-12-17 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, method for manufacturing the same, manufacturing semiconductor device
KR101770969B1 (ko) * 2011-01-21 2017-08-25 삼성디스플레이 주식회사 터치 센싱 기판 및 이의 제조 방법
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
JP5377796B2 (ja) * 2011-03-01 2013-12-25 シャープ株式会社 スパッタリングターゲット、その製造方法、および薄膜トランジスタの製造方法
WO2012121028A1 (ja) * 2011-03-04 2012-09-13 シャープ株式会社 スパッタリングターゲット、その製造方法、および薄膜トランジスタの製造方法
US8760903B2 (en) * 2011-03-11 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Storage circuit
EP2685505B1 (en) 2011-03-11 2016-12-21 Sharp Kabushiki Kaisha Thin-film transistor and display device
JP2012204548A (ja) * 2011-03-24 2012-10-22 Sony Corp 表示装置およびその製造方法
JP5857432B2 (ja) * 2011-04-11 2016-02-10 大日本印刷株式会社 薄膜トランジスタの製造方法
JP5883699B2 (ja) * 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ
US9190526B2 (en) * 2011-04-18 2015-11-17 Sharp Kabushiki Kaisha Thin film transistor, display panel, and method for fabricating thin film transistor
TWI792087B (zh) 2011-05-05 2023-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9762246B2 (en) * 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
JP5731904B2 (ja) * 2011-05-25 2015-06-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR102124557B1 (ko) 2011-06-08 2020-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법
KR101425064B1 (ko) * 2011-06-09 2014-08-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
CN102629609A (zh) * 2011-07-22 2012-08-08 京东方科技集团股份有限公司 阵列基板及其制作方法、液晶面板、显示装置
KR101506303B1 (ko) 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
SG11201505088UA (en) 2011-09-29 2015-08-28 Semiconductor Energy Lab Semiconductor device
KR101913207B1 (ko) 2011-10-12 2018-11-01 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2013065600A1 (ja) * 2011-11-02 2013-05-10 シャープ株式会社 薄膜トランジスタ、その製造方法、および表示装置
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
WO2013072966A1 (ja) 2011-11-17 2013-05-23 パナソニック株式会社 薄膜半導体装置及びその製造方法
TWI489560B (zh) * 2011-11-24 2015-06-21 Au Optronics Corp 畫素結構及其製作方法
US8956929B2 (en) * 2011-11-30 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6081162B2 (ja) * 2011-11-30 2017-02-15 株式会社半導体エネルギー研究所 駆動回路及び該駆動回路を具備する表示装置
TWI497689B (zh) * 2011-12-02 2015-08-21 Ind Tech Res Inst 半導體元件及其製造方法
TWI584383B (zh) 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN102651401B (zh) * 2011-12-31 2015-03-18 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制造方法和显示器件
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI605597B (zh) * 2012-01-26 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
CN102629591B (zh) * 2012-02-28 2015-10-21 京东方科技集团股份有限公司 一种阵列基板的制造方法及阵列基板、显示器
CN102569417A (zh) * 2012-03-02 2012-07-11 福州华映视讯有限公司 薄膜晶体管及其制作方法
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6143423B2 (ja) * 2012-04-16 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の製造方法
CN107403840B (zh) * 2012-05-10 2021-05-11 株式会社半导体能源研究所 半导体装置
US8995607B2 (en) 2012-05-31 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
JP2014041874A (ja) * 2012-08-21 2014-03-06 Sony Corp 半導体装置およびその製造方法、並びに電子機器
CN102916051B (zh) * 2012-10-11 2015-09-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN102891106A (zh) * 2012-10-19 2013-01-23 深圳市华星光电技术有限公司 薄膜晶体管阵列制作方法
WO2014065985A1 (en) * 2012-10-22 2014-05-01 Applied Materials, Inc. High mobility compound semiconductor material using multiple anions
CN102891108B (zh) * 2012-10-24 2015-12-02 京东方科技集团股份有限公司 一种阵列基板的制造方法
TWI691084B (zh) 2012-10-24 2020-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN103915508B (zh) * 2013-01-17 2017-05-17 上海天马微电子有限公司 一种底栅结构的氧化物薄膜晶体管及其制作方法
JP6151070B2 (ja) * 2013-04-11 2017-06-21 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI620324B (zh) * 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9552985B2 (en) * 2013-08-09 2017-01-24 Japan Advanced Institute Of Science And Technology Oxide semiconductor layer and production method therefor, oxide semiconductor precursor, oxide semiconductor layer, semiconductor element, and electronic device
KR102244553B1 (ko) * 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
US9515656B2 (en) 2013-11-01 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Reconfigurable circuit, storage device, and electronic device including storage device
JP6496132B2 (ja) 2013-12-02 2019-04-03 株式会社半導体エネルギー研究所 半導体装置
TW201523738A (zh) 2013-12-06 2015-06-16 Chunghwa Picture Tubes Ltd 薄膜電晶體基板及其製造方法
JP6537264B2 (ja) 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
CN103681487A (zh) * 2013-12-13 2014-03-26 华映视讯（吴江）有限公司 薄膜晶体管基板及其制造方法
CN104752517A (zh) * 2013-12-31 2015-07-01 昆山工研院新型平板显示技术中心有限公司 一种薄膜晶体管及其制备方法和应用
CN104051541B (zh) * 2014-06-06 2017-02-15 昆山工研院新型平板显示技术中心有限公司 薄膜晶体管及其制作方法
CN104037090B (zh) * 2014-06-19 2016-10-19 深圳市华星光电技术有限公司 氧化物薄膜晶体管结构制作方法及氧化物薄膜晶体管结构
JP6400425B2 (ja) * 2014-10-15 2018-10-03 東京エレクトロン株式会社 多層膜をエッチングする方法
JP6584157B2 (ja) * 2015-06-08 2019-10-02 三菱電機株式会社 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置及び薄膜トランジスタの製造方法
US20180197974A1 (en) * 2015-07-10 2018-07-12 Sharp Kabushiki Kaisha Oxide semiconductor film etching method and semiconductor device manufacturing method
US10061346B2 (en) * 2015-10-22 2018-08-28 Dell Products L.P. Folded continuous multielement touch display
JP6495808B2 (ja) * 2015-11-17 2019-04-03 株式会社東芝 酸化物半導体及び半導体装置
CN105355647B (zh) * 2015-11-26 2018-05-25 上海天马有机发光显示技术有限公司 一种封装结构、显示装置及其制作方法
WO2017115209A1 (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 酸化物およびその作製方法
CN105576038A (zh) * 2016-01-12 2016-05-11 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
CN108496244B (zh) * 2016-01-27 2021-04-13 夏普株式会社 半导体装置及其制造方法
CN105632896B (zh) * 2016-01-28 2018-06-15 深圳市华星光电技术有限公司 制造薄膜晶体管的方法
JP6689108B2 (ja) 2016-03-22 2020-04-28 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
JP6827270B2 (ja) * 2016-03-28 2021-02-10 株式会社ジャパンディスプレイ 半導体装置の作製方法
CN106648277B (zh) * 2016-11-11 2019-05-03 京东方科技集团股份有限公司 电子装置及其制造方法和操作方法、电子复写系统
CN107204375B (zh) * 2017-05-19 2019-11-26 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
CN107293493A (zh) * 2017-06-06 2017-10-24 武汉华星光电技术有限公司 铟镓锌氧化物薄膜晶体管的制作方法
CN107316875A (zh) * 2017-08-15 2017-11-03 深圳市华星光电半导体显示技术有限公司 阵列基板的制作方法、阵列基板及液晶面板
CN107644880B (zh) 2017-10-19 2020-04-14 京东方科技集团股份有限公司 氧化物薄膜晶体管显示基板及其制作方法、显示装置
CN107577375A (zh) * 2017-10-24 2018-01-12 业成科技（成都）有限公司 触摸屏及其制造方法
TW201919130A (zh) * 2017-11-13 2019-05-16 友達光電股份有限公司 畫素結構、半導體結構的製造方法及半導體元件的製造方法
CN108183132A (zh) * 2017-12-27 2018-06-19 深圳市华星光电半导体显示技术有限公司 一种igzo薄膜晶体管制备方法
CN109390414B (zh) * 2018-11-14 2022-04-15 成都中电熊猫显示科技有限公司 一种薄膜晶体管、阵列基板以及显示面板
CN110794898B (zh) * 2019-11-19 2020-06-30 上海椒陵光学科技有限公司 一种能适应不同光照强度的夜视仪
JP7418230B2 (ja) * 2020-02-03 2024-01-19 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
CN111341849B (zh) * 2020-03-05 2022-04-12 合肥京东方光电科技有限公司 显示基板及其制备方法、显示面板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086808A (ja) * 2001-09-10 2003-03-20 Masashi Kawasaki 薄膜トランジスタおよびマトリクス表示装置
JP2005033172A (ja) * 2003-06-20 2005-02-03 Sharp Corp 半導体装置およびその製造方法ならびに電子デバイス
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007299913A (ja) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd 薄膜トランジスタ及びその製造方法
WO2007142167A1 (en) * 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP2008041853A (ja) * 2006-08-04 2008-02-21 Casio Comput Co Ltd 半導体薄膜の加工方法、半導体装置の製造方法および半導体装置
JP2009010362A (ja) * 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2009099953A (ja) * 2007-09-26 2009-05-07 Canon Inc 電界効果型トランジスタの製造方法

Family Cites Families (219)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4244040A (en) 1978-10-10 1981-01-06 Robert Fondiller Miniature electronic device construction
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04280637A (ja) * 1991-03-08 1992-10-06 Nippondenso Co Ltd 薄膜トランジスタの製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5508532A (en) * 1994-06-16 1996-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with braded silicon nitride
US5444673A (en) 1994-07-12 1995-08-22 Mathurin; Trevor S. Audio controlled and activated wristwatch memory aid device
JP3422096B2 (ja) 1994-09-22 2003-06-30 ソニー株式会社 薄膜半導体装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) * 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2652368B2 (ja) * 1996-04-05 1997-09-10 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置の作製方法
JPH1140814A (ja) 1997-07-18 1999-02-12 Furontetsuku:Kk 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法
JPH11109406A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 表示装置とその製造方法
JPH11111994A (ja) 1997-10-03 1999-04-23 Sanyo Electric Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4017240B2 (ja) 1998-03-30 2007-12-05 三洋電機株式会社 薄膜トランジスタの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6246070B1 (en) 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP4094179B2 (ja) 1998-08-21 2008-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
KR100539871B1 (ko) 1998-12-26 2006-04-21 삼성전자주식회사 텔레비전 휴대폰의 수신 메세지 표시 방법
US6888522B1 (en) 1999-03-31 2005-05-03 Minolta Co., Ltd. Information display apparatus
JP2000357586A (ja) 1999-06-15 2000-12-26 Sharp Corp 薄膜ｅｌ素子の製造方法および薄膜ｅｌ素子
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
JP2001311965A (ja) 2000-04-28 2001-11-09 Nec Corp アクティブマトリクス基板及びその製造方法
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002162646A (ja) 2000-09-14 2002-06-07 Sony Corp 反射型液晶表示装置
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6717181B2 (en) * 2001-02-22 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Luminescent device having thin film transistor
JP2002252353A (ja) * 2001-02-26 2002-09-06 Hitachi Ltd 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3512766B2 (ja) * 2001-08-09 2004-03-31 株式会社半導体エネルギー研究所 薄膜トランジスタ及び液晶表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003264148A (ja) 2002-03-07 2003-09-19 Nec Corp 薄膜製造方法、半導体デバイス製造方法、非晶質半導体薄膜、絶縁体薄膜、及び半導体装置
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP2003273133A (ja) * 2002-03-15 2003-09-26 Sanyo Electric Co Ltd 酸化物半導体層およびその形成方法ならびに半導体装置
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004292873A (ja) * 2003-03-26 2004-10-21 Sumitomo Heavy Ind Ltd 酸化亜鉛膜の製造方法
CN1577796A (zh) * 2003-07-10 2005-02-09 精工爱普生株式会社 电子器件的制造方法和半导体器件的制造方法
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7453426B2 (en) 2004-01-14 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
US20050170643A1 (en) * 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
JP4667051B2 (ja) * 2004-01-29 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101000451B1 (ko) * 2004-02-05 2010-12-13 삼성전자주식회사 Ｔｆｔ ｌｃｄ 기판의 알루미늄 배선 형성방법과 이에의한 ｔｆｔ ｌｃｄ 기판
JP3915810B2 (ja) * 2004-02-26 2007-05-16 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置、その製造方法、及び電子機器
US7381579B2 (en) * 2004-02-26 2008-06-03 Samsung Sdi Co., Ltd. Donor sheet, method of manufacturing the same, method of manufacturing TFT using the donor sheet, and method of manufacturing flat panel display device using the donor sheet
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102867855B (zh) * 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7642038B2 (en) 2004-03-24 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
KR100635065B1 (ko) * 2004-05-17 2006-10-16 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조방법
US7629633B2 (en) * 2004-05-20 2009-12-08 Isaac Wing Tak Chan Vertical thin film transistor with short-channel effect suppression
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US20080224125A1 (en) 2004-07-12 2008-09-18 Pioneer Corporation (Tmk) Semiconductor Device
KR100721555B1 (ko) 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CN102945857B (zh) * 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) * 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870403B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4870404B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
TWI345313B (en) * 2005-09-05 2011-07-11 Au Optronics Corp Thin film transistor and method of manufacturing the same
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
KR100786498B1 (ko) 2005-09-27 2007-12-17 삼성에스디아이 주식회사 투명박막 트랜지스터 및 그 제조방법
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
KR101197053B1 (ko) * 2005-09-30 2012-11-06 삼성디스플레이 주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5099740B2 (ja) * 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
JP5244295B2 (ja) * 2005-12-21 2013-07-24 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
EP1981085A4 (en) 2006-01-31 2009-11-25 Idemitsu Kosan Co TFT SUBSTRATE, REFLECTIVE TFT SUBSTRATE, AND METHOD OF MANUFACTURING THE SAME
JP2007258675A (ja) 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007212699A (ja) 2006-02-09 2007-08-23 Idemitsu Kosan Co Ltd 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR101293567B1 (ko) * 2006-02-21 2013-08-06 삼성디스플레이 주식회사 표시장치의 제조방법
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US8974918B2 (en) 2006-07-04 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5216276B2 (ja) * 2006-08-30 2013-06-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7651896B2 (en) * 2006-08-30 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100867866B1 (ko) * 2006-09-11 2008-11-07 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
TWI444951B (zh) 2006-09-29 2014-07-11 Semiconductor Energy Lab 顯示裝置和電子裝置
JP5468196B2 (ja) 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
US7989361B2 (en) * 2006-09-30 2011-08-02 Samsung Electronics Co., Ltd. Composition for dielectric thin film, metal oxide dielectric thin film using the same and preparation method thereof
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5099739B2 (ja) 2006-10-12 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR100829570B1 (ko) * 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
JP2008124215A (ja) 2006-11-10 2008-05-29 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
KR100759086B1 (ko) 2007-02-23 2007-09-19 실리콘 디스플레이 (주) 국부 산화를 이용한 박막 트랜지스터 제조 방법 및 투명박막 트랜지스터
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US20080266448A1 (en) 2007-04-30 2008-10-30 Gary Mark Reiner Wearable personal video/audio device method and system
KR100858617B1 (ko) * 2007-05-10 2008-09-17 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR100873081B1 (ko) * 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5364293B2 (ja) 2007-06-01 2013-12-11 株式会社半導体エネルギー研究所 表示装置の作製方法およびプラズマｃｖｄ装置
KR101294232B1 (ko) * 2007-06-08 2013-08-07 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및이의 제조 방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP2009016469A (ja) * 2007-07-03 2009-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100889688B1 (ko) * 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JP5435907B2 (ja) 2007-08-17 2014-03-05 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5393058B2 (ja) * 2007-09-05 2014-01-22 キヤノン株式会社 電界効果型トランジスタ
WO2009034953A1 (ja) 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
JP2009070861A (ja) 2007-09-11 2009-04-02 Hitachi Displays Ltd 表示装置
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
US8058549B2 (en) 2007-10-19 2011-11-15 Qualcomm Mems Technologies, Inc. Photovoltaic devices with integrated color interferometric film stacks
WO2009052326A2 (en) 2007-10-19 2009-04-23 Qualcomm Mems Technologies, Inc. Display with integrated photovoltaics
JP5142943B2 (ja) 2007-11-05 2013-02-13 キヤノン株式会社 放射線検出装置の製造方法、放射線検出装置及び放射線撮像システム
US7982216B2 (en) 2007-11-15 2011-07-19 Fujifilm Corporation Thin film field effect transistor with amorphous oxide active layer and display using the same
US8319214B2 (en) 2007-11-15 2012-11-27 Fujifilm Corporation Thin film field effect transistor with amorphous oxide active layer and display using the same
US20090141004A1 (en) 2007-12-03 2009-06-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101425131B1 (ko) 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
KR101015338B1 (ko) * 2008-03-13 2011-02-16 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조방법
JP4555358B2 (ja) * 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
KR20090124527A (ko) 2008-05-30 2009-12-03 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101753574B1 (ko) * 2008-07-10 2017-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
TWI475282B (zh) * 2008-07-10 2015-03-01 Semiconductor Energy Lab 液晶顯示裝置和其製造方法
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
TWI469354B (zh) 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI622175B (zh) 2008-07-31 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
TWI491048B (zh) 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101563527B1 (ko) * 2008-09-19 2015-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
TWI654689B (zh) 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR101913995B1 (ko) * 2009-07-31 2018-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101967480B1 (ko) 2009-07-31 2019-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102251729B1 (ko) * 2009-07-31 2021-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101402294B1 (ko) 2009-10-21 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086808A (ja) * 2001-09-10 2003-03-20 Masashi Kawasaki 薄膜トランジスタおよびマトリクス表示装置
JP2005033172A (ja) * 2003-06-20 2005-02-03 Sharp Corp 半導体装置およびその製造方法ならびに電子デバイス
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007299913A (ja) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd 薄膜トランジスタ及びその製造方法
WO2007142167A1 (en) * 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP2008041853A (ja) * 2006-08-04 2008-02-21 Casio Comput Co Ltd 半導体薄膜の加工方法、半導体装置の製造方法および半導体装置
JP2009010362A (ja) * 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2009099953A (ja) * 2007-09-26 2009-05-07 Canon Inc 電界効果型トランジスタの製造方法

Also Published As

Publication number Publication date
JP2011009719A (ja) 2011-01-13
KR20170126845A (ko) 2017-11-20
KR102150573B1 (ko) 2020-09-01
JP6212143B2 (ja) 2017-10-11
TW201508929A (zh) 2015-03-01
KR20190102165A (ko) 2019-09-03
JP7154348B2 (ja) 2022-10-17
TWI605600B (zh) 2017-11-11
KR102017085B1 (ko) 2019-10-21
CN101901839A (zh) 2010-12-01
TW201115741A (en) 2011-05-01
TW201810684A (zh) 2018-03-16
KR101680847B1 (ko) 2016-11-29
TW201709535A (zh) 2017-03-01
KR20100129201A (ko) 2010-12-08
EP2256814A1 (en) 2010-12-01
JP2019083345A (ja) 2019-05-30
TW201717408A (zh) 2017-05-16
TWI640100B (zh) 2018-11-01
US8872171B2 (en) 2014-10-28
KR20140135927A (ko) 2014-11-27
JP2015099929A (ja) 2015-05-28
KR102591918B1 (ko) 2023-10-19
KR20180103810A (ko) 2018-09-19
JP2021168394A (ja) 2021-10-21
TW202105749A (zh) 2021-02-01
TWI573278B (zh) 2017-03-01
JP5675170B2 (ja) 2015-02-25
TW201842677A (zh) 2018-12-01
US20100301328A1 (en) 2010-12-02
JP2016096363A (ja) 2016-05-26
TW202213798A (zh) 2022-04-01
TWI697128B (zh) 2020-06-21
KR20200104271A (ko) 2020-09-03
TWI604616B (zh) 2017-11-01
CN106887458B (zh) 2021-09-07
TWI604618B (zh) 2017-11-01
CN101901839B (zh) 2017-04-12
TWI666778B (zh) 2019-07-21
US20150048363A1 (en) 2015-02-19
TWI737338B (zh) 2021-08-21
US9947797B2 (en) 2018-04-17
EP2256814B1 (en) 2019-01-16
KR20220002223A (ko) 2022-01-06
JP2020065048A (ja) 2020-04-23
CN106887458A (zh) 2017-06-23
KR20230149779A (ko) 2023-10-27
CN107221562B (zh) 2021-04-02
JP5886936B2 (ja) 2016-03-16
CN107221562A (zh) 2017-09-29
TW201941441A (zh) 2019-10-16
JP2023002589A (ja) 2023-01-10
KR102346526B1 (ko) 2021-12-31

Similar Documents

Publication Publication Date Title
JP7154348B2 (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171010

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180726

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20181204

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20190301