KR101695149B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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히데유키 기시다
히로키 오하라
토시나리 사사키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체층이 사용되며 전기 특성이 뛰어난 박막 트랜지스터가 구비된 반도체 장치가 제공되는 것이 과제의 하나다.
절연 표면 위에 게이트 전극과, 산화실리콘을 함유한 산화물 반도체층과, 게이트 전극과 산화물 반도체층 사이에 절연층과, 산화실리콘을 함유한 산화물 반도체층과 소스 전극층 또는 드레인 전극층 사이에 소스 영역 또는 드레인 영역을 갖고, 소스 영역 또는 드레인 영역에는 축퇴된 산화물 반도체 재료 또는 산질화물 재료가 사용된다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
박막 트랜지스터(이하, TFT라고 함)로 구성된 회로를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 액정 표시 패널로 대표되는 전기 광학 장치나 유기 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능될 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
금속 산화물은 다양하게 존재하고, 각종 용도에 사용된다. 산화인듐은 흔히 알려져 있는 재료이고, 액정 디스플레이 등에 필요한 투명 전극 재료로서 사용된다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물은 화합물 반도체의 일종이다. 화합물 반도체란, 2종 이상의 원자가 결합하여 이루어진 반도체이다. 일반적으로, 금속 산화물은 절연체가 된다. 그러나, 금속 산화물을 구성하는 원소의 조합에 따라서는 반도체가 되는 것이 알려져 있다.
예를 들어, 금속 산화물 중에서 산화텅스텐, 산화주석, 산화인듐, 산화아연 등은 반도체 특성을 나타내는 것이 알려져 있다. 이러한 금속 산화물로 구성되는 투명 반도체층을 채널 형성 영역으로 하는 박막 트랜지스터가 개시된다(특허 문헌 1 내지 특허 문헌 4, 비특허 문헌 1 참조).
그러나, 금속 산화물은 일원계 산화물만이 아니라 다원계 산화물도 알려져 있다. 예를 들어, 동족 계열(homologous series)을 갖는 InGaO3(ZnO)m(m: 자연수)은 공지의 재료이다(비특허 문헌 2 내지 비특허 문헌 4 참조).
그리고, 상술한 바와 같은 In-Ga-Zn계 산화물을 박막 트랜지스터의 채널층으로서 적용할 수 있는 것이 확인되었다(특허 문헌 5, 비특허 문헌 5 및 비특허 문헌 6 참조).
또한, 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체막으로서 산화아연, In-Ga-Zn-O계 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허 문헌 6 및 특허 문헌 7에서 개시된다.
특개소60-198861호 공보 특개평8-264794호 공보 특표평11-505377호 공보 특개2000-150900호 공보 특개2004-103957호 공보 특개2007-123861호 공보 특개2007-096055호 공보
M.W.Prins, K.O.Grosse-Holz, G.Muller, J.F.M.Cillessen, J.B.Giesbers, R.P.Weening, and R.M.Wolf, "A ferroelectric transparent thin-film transistor", Appl.Phys.Lett., 17 June 1996, Vol.68 p.3650-3652 M.Nakamura, N.Kimizuka, and T.Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J.Solid State Chem., 1991, Vol.93 p.298-315 N.Kimizuka, M.Isobe, and M.Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3,4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7,8,9 and 16) in the In2O3-ZnGa2O4-ZnO System", J, Solid State Chem., 1995, Vol.116, p.170-178 M.Nakamura, N.Kimizuka, T.Mohri, M.Isobe, "동족계열, InFeO3(ZnO)m(m: 자연수)와 그 동형 화합물의 합성 및 결정 구조", 고체 물리, 1993년, Vol.28, No.5, p.317-327 K.Nomura, H.Ohta, K.Ueda, T.Kamiya, M.Hirano, and H.Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol.300, p.1269-1272 K.Nomura, H.Ohta, A.Takagi, T.Kamiya, M.Hirano, and H.Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol.432, p.488-492
본 발명의 일 형태는 산화물 반도체층을 사용하며 전기 특성이 뛰어난 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
비정질 산화물 반도체층을 실현하기 위하여 산화실리콘 또는 산질화실리콘을 함유한 산화물 반도체층을 사용한 박막 트랜지스터로 한다. 대표적으로는, 산화실리콘을 2.5wt% 이상 20wt% 이하, 바람직하게는 7.5wt% 이상 12.5wt% 이하 함유한 산화물 반도체 타깃을 사용하여 성막하고 산화물 반도체층에 결정화를 저해하는 산화실리콘(SiOx)을 함유시킴으로써, 박막 트랜지스터의 게이트 전압이 가능한 한 0V에 가까운 양의 임계 값 전압을 사용하여 채널이 형성되는 박막 트랜지스터를 실현한다.
본 명세서에서 개시하는 본 발명의 일 형태는 절연 표면 위에 게이트 전극과, 산화실리콘을 함유한 산화물 반도체층과, 게이트 전극과 산화물 반도체층 사이에 절연층과, 산화실리콘을 함유한 산화물 반도체층과, 소스 전극층 또는 드레인 전극층 사이에 소스 영역 또는 드레인 영역을 갖고, 소스 영역 또는 드레인 영역은 축퇴된 산화물 반도체 재료 또는 산질화물 재료를 사용하는 반도체 장치이다.
산화 실리콘을 함유한 산화물 반도체층은 Zn-O계 산화물 반도체, In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, Ga-Sn-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, 또는 Ga-Zn-O계 산화물 반도체를 사용한다.
또한, 전기 저항값이 낮은 금속 재료로 이루어진 소스 전극층 및 드레인 전극층의 접촉 저항을 저감하기 위하여 소스 전극층 및 드레인 전극층과 상기 산화실리콘을 함유한 산화물 반도체층 사이에 소스 영역 또는 드레인 영역을 형성한다.
또한, 오믹 접촉을 형성하기 위하여 산화물 반도체층과 소스 전극층(또는 드레인 전극층) 사이에 산화물 반도체층보다 캐리어 농도가 높은 소스 영역 및 드레인 영역(버퍼층)을 의도적으로 형성한다. 또한, 소스 영역 또는 드레인 영역은 n형 도전형을 갖고, n+영역이라고도 부를 수 있다. 또한, 소스 영역 및 드레인 영역을 n+영역(N+형 영역)이라고 부를 경우에는, 한편, 채널 형성 영역으로서 기능시키는 산화물 반도체층은 i형 영역(I형 영역)이라고도 부를 수 있다. 소스 영역 또는 드레인 영역을 형성함으로써, NI접합을 형성하고, 채널 길이가 5㎛ 이하로 짧고 또 전계 효과 이동도가 높은 박막 트랜지스터를 구비한 반도체 장치를 실현할 수 있다.
또한, 소스 영역 또는 드레인 영역(N+형 영역, n+층, 또는 버퍼층이라고도 부름)은 축퇴된 산화물 반도체를 사용하는 것이 바람직하다. 또한, 축퇴된 산화물 반도체는 투광성을 갖는 것이 바람직하다. 산화물 반도체층은 Zn-O계 산화물 반도체, In-Ga-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, 또는 Ga-Zn-O계 산화물 반도체를 사용한다. 또한, 소스 영역 또는 드레인 영역은 질소를 함유시킨 Zn-O계 비단결정막, 즉, Zn-O-N계 비단결정막(ZnON막이라고 부름)이나, 질소를 함유시킨 In-Ga-Zn-O계 비단결정막, 즉, In-Ga-Zn-O-N계 비단결정막(IGZON막이라고 부름)을 사용하여도 좋다. 또한, 소스 영역 또는 드레인 영역은 Ga-Zn-O계 비단결정막, 또는 질소를 함유시킨 Ga-Zn-O계 비단결정막, 즉 Ga-Zn-O-N계 비단결정막을 사용하여도 좋다. 또한, 소스 영역 또는 드레인 영역은 Al-Zn-O계 비단결정막, 또는 질소를 함유시킨 Al-Zn-O계 비단결정막, 즉 Al-Zn-O-N계 비단결정막을 사용하여도 좋다. 또한, Ga-Zn-O계 산화물 반도체 또는 Ga-Zn-O-N계 산화물 반도체에 함유된 갈륨은 1wt% 이상 10wt% 이하인 것이 바람직하고, Al-Zn-O계 산화물 반도체 또는 Al-Zn-O-N계 산화물 반도체에 함유된 알루미늄은 1wt% 이상 10wt% 이하인 것이 바람직하다. 또한, 질소를 함유시킨 Zn-O-N계 비단결정막이나 질소를 함유시킨 Sn-Zn-O-N계 비단결정막을 사용하여도 좋다.
소스 전극층 또는 드레인 전극층은 Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 사용한다. 또한, 산화인듐주석, 산화실리콘을 함유한 산화인듐주석, 알루미늄을 함유한 산화아연(AZO: Aluminium doped Zinc Oxide) 또는 갈륨을 함유한 산화아연(GZO: Gallium doped Zinc Oxide)을 사용할 수도 있다.
또한, 산화실리콘을 함유한 산화물 반도체층은 산화실리콘을 2.5wt% 이상 20wt% 이하 함유한 산화물 반도체 타깃을 사용한 스퍼터링법으로 형성된다.
특히, 산화물 반도체층과 소스 전극층(또는 드레인 전극층) 사이에 산화물 반도체층보다 캐리어 농도가 높은 소스 영역 및 드레인 영역(버퍼층)을 의도적으로 형성하는 경우에는, 버퍼층도 플라즈마 형성에 의하여 전하가 대전함으로써 대미지를 받아 저항이 커져 버퍼층으로서의 기능을 발휘하지 못하게 될 우려가 있다.
또한, 산화물 반도체층은 수분이나 수소 이온이나 OH-(OH기라고도 기재함) 등과 반응하여 특성이 변화하거나, 또는 신뢰성이 저하될 우려가 있다.
그래서, 산화물 반도체층을 덮는 제 1 보호 절연막으로서 평탄성이 좋은 수지층을 형성한 후, 수지층 위에 제 2 보호 절연막으로서 스퍼터링법 또는 플라즈마 CVD법을 사용하여 파워가 낮은 조건으로 형성되는 제 2 보호 절연막을 형성한다. 상술한 바와 같이, 상이한 보호 절연막을 적층함으로써 산화물 반도체층이 받는 플라즈마 대미지가 적으므로 밀봉 성능이 각별히 높고 장기 신뢰성을 갖는 반도체 장치를 실현할 수 있다.
또한, 산화물 반도체층은 상방을 제 2 게이트 전극으로 덮음으로써, 수분이나 수소 이온이나, OH- 등을 블록하는 기능도 갖는다. 또한, 제 2 게이트 전극으로서 차광성을 갖는 도전막을 사용하는 경우에는, 산화물 반도체의 광 감도로 인한 박막 트랜지스터의 전기 특성의 변동을 방지하고 안정화시키는 효과가 있다.
또한, 상기 구성을 실현하기 위한 본 발명의 일 형태는 절연 표면 위에 게이트 전극을 형성하고, 게이트 전극 위에 절연층을 형성하고, 절연층 위에 산화실리콘을 2.5wt% 이상 20wt% 이하 함유한 제 1 산화물 반도체 타깃을 사용한 스퍼터링법으로 산화실리콘을 함유한 산화물 반도체층을 형성하고, 산화실리콘을 함유한 산화물 반도체층 위에 질소를 함유한 분위기하에서 제 2 산화물 반도체 타깃을 사용한 스퍼터링법으로 산질화물층을 형성하는 반도체 장치의 제작 방법이다.
또한, 상기 제작 방법에 있어서, 산질화물층을 형성한 후, 게이트 전극과 중첩되는 산질화물층의 일부분을 제거함으로써 산화실리콘을 함유한 산화물 반도체층의 일부분을 노출시켜 채널 에치형 박막 트랜지스터를 제작한다.
또한, 채널 에치형 박막 트랜지스터에 한정되지 않고, 보텀 게이트형 박막 트랜지스터, 보텀 콘택트형 박막 트랜지스터, 또는 톱 게이트형 박막 트랜지스터를 제작할 수 있다.
본 발명의 일 형태는 톱 게이트형 박막 트랜지스터의 제작 방법이고, 절연 표면 위에 산화실리콘을 2.5wt% 이상 20wt% 이하 함유한 제 1 산화물 반도체 타깃을 사용한 스퍼터링법으로 산화물 반도체층을 형성한 후, 산화실리콘을 함유한 산화물 반도체층 위에 질소를 함유한 분위기하에서 제 2 산화물 반도체 타깃을 사용한 스퍼터링법으로 산질화물층을 형성하고, 산질화물층을 덮는 절연층을 형성하고, 절연층 위에 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 각 제작 방법에 있어서, 산질화물층은 전기 저항이 낮은 금속 재료로 이루어진 소스 전극층 및 드레인 전극층과의 접촉 저항을 저감하기 위하여 소스 전극층 및 드레인 전극층과 상기 산화실리콘을 함유한 산화물 반도체층 사이에 형성되는 소스 영역 또는 드레인 영역이다.
또한, 산화물 반도체층은 산화물 반도체층 형성 후의 프로세스에서 행하는 플라즈마 형성시에 플라즈마 중의 이온, 구체적으로는 수소 라디칼 등이 포함되는 경우에는, 산화물 반도체층의 플라즈마 폭로 면이 대미지를 받을 우려가 있다. 또한, 산화물 반도체층을 형성한 후의 프로세스에서 행하는 플라즈마 형성시에 전하가 대전함으로써 대미지를 받을 우려도 있다.
특히, 산화물 반도체층과 소스 전극층(또는 드레인 전극층) 사이에 산화물 반도체층보다 캐리어 농도가 높은 버퍼층(소스 영역 및 드레인 영역)을 의도적으로 형성하는 경우에는, 버퍼층도 플라즈마 형성에 의한 전하 차지로 인하여 대미지를 받아 저항이 커지고, 버퍼층으로서의 기능을 발휘하지 못하게 될 우려가 있다.
또한, 산화물 반도체층은 수분이나, 수소 이온이나, OH- 등과 반응하여 특성이 변화하거나, 또는 신뢰성이 저하될 우려가 있다.
그래서, 산화물 반도체층을 덮는 제 1 보호 절연막으로서 평탄성이 좋은 수지층을 형성한 후, 수지층 위에 제 2 보호 절연막으로서 스퍼터링법 또는 플라즈마 CVD법을 사용하여 파워가 낮은 조건으로 형성되는 제 2 보호 절연막을 형성한다. 상술한 바와 같이, 상이한 보호 절연막을 적층함으로써 산화물 반도체층이 받는 플라즈마 대미지가 적고, 밀봉 성능이 각별히 높고 장기 신뢰성을 갖는 반도체 장치를 실현할 수 있다.
또한, 산화물 반도체층은 상방을 제 2 게이트 전극으로 덮음으로써, 수분이나 수소 이온이나, OH- 등을 블록하는 기능도 갖는다. 또한, 제 2 게이트 전극으로서 차광성을 갖는 도전막을 사용하는 경우에는, 산화물 반도체의 광 감도로 인한 박막 트랜지스터의 전기 특성의 변동을 방지하고 안정화시키는 효과가 있다.
또한, 유리 기판 등의 절연 표면 위에 하지막을 형성하는 것이 바람직하고, 예를 들어, 질화실리콘막, 또는 질화산화실리콘막을 형성한다. 이들 막은 이 경우 제 1 게이트 전극을 원하는 상면 형상으로 하기 위하여 선택적으로 에칭할 때, 유리 기판이 에칭되지 않도록 에칭 스토퍼로서 기능시킬 수 있다. 또한, 하지막은 수분이나, 수소 이온이나, OH- 등을 블록하는 기능을 갖는다. 이와 같이 수분이나, 수소 이온이나, OH- 등을 블록하는 기능을 갖는 막을 산화물 반도체층의 상하 및 주위를 둘러싸도록 형성함으로써 더 밀봉 성능이 각별히 높고 장기 신뢰성을 갖는 반도체 장치를 실현할 수 있다.
본 명세서에 있어서, 위, 아래, 측 등의 방향을 나타내는 문언은 기판 표면 위에 디바이스를 배치한 경우를 기준으로 하는 방향을 가리킨다.
산화실리콘을 함유한 산화물 반도체층을 사용하며, 전기 특성이 뛰어난 박막 트랜지스터를 구비한 반도체 장치를 실현한다.
도 1a 내지 도 1c는 본 발명의 일 형태를 도시하는 단면도 및 상면도.
도 2a 및 도 2b는 본 발명의 일 형태를 도시하는 단면도 및 상면도.
도 3은 본 발명의 일 형태를 도시하는 단면도.
도 4는 본 발명의 일 형태를 도시하는 상면도.
도 5a1, 도 5a2, 도 5b1, 및 도 5b2는 본 발명의 일 형태를 도시하는 단면도 및 상면도.
도 6은 본 발명의 일 형태를 도시하는 상면도.
도 7은 ZnO의 단결정 구조를 도시하는 모델도.
도 8a 내지 도 8e는 각 모델의 동경 분포 함수 g(r)를 도시하는 그래프.
도 9a 내지 도 9d는 각 모델의 동경 분포 함수 g(r)를 도시하는 그래프.
도 10a 내지 도 10e는 각 모델의 XRD 해석 시뮬레이션의 결과를 도시하는 그래프.
도 11a 내지 도 11d는 각 모델의 XRD 해석 시뮬레이션의 결과를 도시하는 그래프.
도 12a 내지 도 12e는 본 발명의 일 형태를 도시하는 공정 단면도.
도 13a 및 도 13b는 본 발명의 일 형태를 도시하는 단면도 및 상면도.
도 14a 및 도 14b는 본 발명의 일 형태를 도시하는 단면도 및 상면도.
도 15a 및 도 15b는 본 발명의 일 형태를 도시하는 단면도 및 상면도.
도 16a 및 도 16b는 본 발명의 일 형태를 도시하는 단면도 및 상면도.
도 17a 및 도 17b는 본 발명의 일 형태를 제시하는 반도체 장치의 블록도.
도 18은 본 발명의 일 형태를 제시하는 신호선 구동 회로의 구성을 설명하는 도면.
도 19는 본 발명의 일 형태를 제시하는 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 20은 본 발명의 일 형태를 제시하는 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 21은 본 발명의 일 형태를 제시하는 시프트 레지스터의 구성의 일례를 설명하는 도면.
도 22는 도 21에 도시하는 플립플롭의 접속 구성을 설명하는 도면.
도 23은 본 발명의 일 형태를 제시하는 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 24a 내지 도 24c는 본 발명의 일 형태를 제시하는 반도체 장치를 설명하는 단면도.
도 25a 및 도 25b는 본 발명의 일 형태를 제시하는 반도체 장치를 설명하는 상면도 및 단면도.
도 26a1, 도 26a2, 및 도 26b는 본 발명의 일 형태를 제시하는 반도체 장치를 설명하는 상면도 및 단면도.
도 27은 본 발명의 일 형태를 제시하는 반도체 장치를 설명하는 단면도.
도 28a 및 도 28b는 본 발명의 일 형태를 제시하는 반도체 장치를 설명하는 단면도 및 전자기기의 외관도.
도 29a 및 도 29b는 본 발명의 일 형태를 제시하는 전자기기를 도시하는 도면.
도 30a 및 도 30b는 본 발명의 일 형태를 제시하는 전자기기를 도시하는 도면.
도 31a 및 도 31b는 본 발명의 일 형태를 도시하는 단면도.
도 32a 내지 도 32d는 본 발명의 일 형태를 도시하는 단면도.
도 33a 및 도 33b는 본 발명의 일 형태를 도시하는 단면도.
도 34a 및 도 34b는 본 발명의 일 형태를 도시하는 단면도.
도 35a 내지 도 35d는 본 발명의 일 형태를 도시하는 단면도.
도 36a 내지 도 36d는 본 발명의 일 형태를 도시하는 단면도.
이하에 본 발명의 실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항은 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는 산화실리콘을 함유한 산화물 반도체층을 사용한 박막 트랜지스터의 일례에 대하여 도 1a 내지 도 1c를 사용하여 설명한다.
도 1a에 도시하는 박막 트랜지스터(160)는 보텀 게이트형의 일종이고, 채널 에치형이라고 불리는 구조의 단면도의 일례이다. 또한, 도 1b는 박막 트랜지스터의 상면도의 일례이고, 도면 중 B1-B2의 쇄선으로 절단한 단면도가 도 1a에 상당한다.
도 1a에 도시하는 박막 트랜지스터(160)는 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 게이트 전극층(101)과 중첩되는 산화실리콘을 함유한 산화물 반도체층(103)이 형성된다. 또한, 산화실리콘을 함유한 산화물 반도체층(103)의 일부분과 중첩되는 소스 전극층 또는 드레인 전극층(105a), 소스 전극층 또는 드레인 전극층(105b)이 형성되고, 산화실리콘을 함유한 산화물 반도체층(103)의 일부분과 소스 전극층 또는 드레인 전극층(105a, 105b) 사이에 소스 영역 또는 드레인 영역(104a, 104b)을 갖는다. 또한, 도 1c에 도시하는 바와 같이, 기판(100) 위에 하지 절연막으로서 기능하는 절연막(107)을 형성하여도 좋다. 절연막(107)은 질화실리콘막, 산화질화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막 등의 단층 또는 적층으로 형성할 수도 있다.
게이트 전극층(101)은 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들 금속 재료를 성분으로 하는 합금 재료, 또는 이들 금속 재료를 성분으로 하는 질화물을 사용하여 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나 또는 부식하기 쉬운 등의 문제점이 있으므로, 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오듐, 스칸듐 등을 사용한다.
예를 들어, 게이트 전극층(101)의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조를 사용하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층, 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조를 사용하는 것이 바람직하다.
게이트 절연층(102)은 플라즈마 CVD법 또는 스퍼터링법을 사용하여 형성한다. 게이트 절연층(102)은 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘층, 질화실리콘층, 산화질화실리콘층 또는 질화산화실리콘층을 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(102)으로서, 유기 실란 가스를 사용한 CVD법에 의하여, 산화 실리콘층을 형성할 수도 있다. 게이트 절연층(102)은 단층과 2층 이상의 적층의 어느 쪽이라도 좋다. 예를 들어, 기판(100)에 접촉되는 게이트 절연층을 질화실리콘막, 또는 질화산화실리콘막을 사용하여 형성함으로써, 기판(100)과 게이트 절연층의 밀착력이 향상되고, 기판(100)으로서 유리 기판을 사용한 경우에는, 기판으로부터 불순물이 산화물 반도체층으로 확산되는 것을 방지할 수 있고, 또한 게이트 전극층(111)의 산화를 방지할 수 있다. 즉, 막이 벗겨지는 것을 방지할 수 있음과 동시에, 이후 형성되는 박막트랜지스터의 전기 특성을 향상시킬 수 있다.
산화실리콘을 함유한 산화물 반도체층(103)은 Zn-O계 비단결정막, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, Ga-Sn-Zn-O계, In-Zn-O계, Sn-Zn-O계, In-Sn-O계, 또는 Ga-Zn-O-계의 산화물 반도체를 사용할 수 있다.
산화실리콘을 함유한 산화물 반도체층(103)은 산화실리콘을 2.5wt% 이상 20wt% 이하, 바람직하게는 7.5wt% 이상 12.5wt% 이하 함유한 산화물 반도체 타깃을 사용하여 성막한다. 본 실시형태에서는 산화실리콘을 함유한 산화물 반도체층(103)으로서 산화실리콘을 10wt% 함유한 산화물 반도체 타깃(ZnO)을 사용하는 스퍼터링법을 사용하여 성막한다.
또한, 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)은 축퇴된 산화물 반도체를 사용하는 것이 바람직하다. 축퇴된 산화물 반도체는 투광성을 갖는 것이 바람직하다. 또한, 산화실리콘을 함유하지 않은 산화물 반도체층, 예를 들어, Zn-O계 산화물 반도체, In-Ga-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, 또는, Ga-Zn-O계 산화물 반도체를 사용한다. 또한, 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)은 질소를 함유시킨 Zn-O계 비단결정막, 즉, Zn-O-N계 비단결정막(ZnON막이라고 부름)이나, 질소를 함유시킨 In-Ga-Zn-O계 비단결정막, 즉, In-Ga-Zn-O-N계 비단결정막(IGZON막이라고 부름)을 사용하여도 좋다. 또한, 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)은 Ga-Zn-O계 비단결정막, 또는 질소를 함유시킨 Ga-Zn-O계 비단결정막, 즉 Ga-Zn-O-N계 비단결정막을 사용하여도 좋다. 또한, 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)은 Al-Zn-O계 비단결정막, 또는 질소를 함유시킨 Al-Zn-O계 비단결정막, 즉 Al-Zn-O-N계 비단결정막을 사용하여도 좋다. 또한, Al-Zn-O계 산화물 반도체 또는 Al-Zn-O-N계 산화물 반도체에 함유된 알루미늄은 1wt% 이상 10wt% 이하인 것이 바람직하고, Ga-Zn-O계 산화물 반도체 또는 Ga-Zn-O-N계 산화물 반도체에 함유된 갈륨은 1wt% 이상 10wt% 이하인 것이 바람직하다. 또한, 질소를 함유시킨 Zn-O-N계 비단결정막이나 질소를 함유시킨 Sn-Zn-O-N계 비단결정막을 사용하여도 좋다.
본 실시형태에서는 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)으로서, 질소 가스를 함유한 분위기 중에서 스퍼터링법에 의하여, Zn(아연)을 함유한 산화물 반도체 타깃(ZnO)을 사용하여 얻어진 아연을 함유한 산질화물막을 형성한 후에 가열 처리함으로써 얻은 산질화물 재료를 사용한다.
소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)은 Si를 함유하지 않은 점에서 산화실리콘을 함유한 산화물 반도체층(103)과 크게 상이하다. 또한, 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)은 형성 후에 가열 처리를 행한 경우 또는 성막 직후에 결정립을 포함하는 경우도 있다. 한편, 산화실리콘을 함유한 산화물 반도체층(103)은 산화실리콘을 함유시킴으로써 막의 결정화 온도가 높아지기 때문에, 예를 들어, 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)의 일부분이 결정화하는 온도에서 가열 처리를 행하여도 산화실리콘을 함유한 산화물 반도체층(103)은 비정질 상태를 유지할 수 있다. 또한, 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)은 n+영역, 버퍼층이라고도 기재한다.
또한, 오믹 접촉을 형성하기 위하여 산화물 반도체층과 소스 전극층(또는 드레인 전극층) 사이에 산화물 반도체층보다 캐리어 농도가 높은 소스 영역 및 드레인 영역(버퍼층)을 의도적으로 형성한다. 또한, 소스 영역 또는 드레인 영역은 n형 도전형을 갖고, n+영역이라고도 부를 수 있다. 또한, 소스 영역 및 드레인 영역을 n+영역(N형 영역)이라고 부를 경우에는, 이 n+영역에 대하여 채널 형성 영역으로서 기능시키는 산화물 반도체층은 i형 영역(I형 영역)이라고도 부를 수 있다. 소스 영역 또는 드레인 영역을 형성함으로써 NI접합을 형성하여, 채널 길이가 5㎛ 이하로 짧고 또 전계 효과 이동도가 높은 박막 트랜지스터를 구비한 반도체 장치를 실현할 수 있다.
소스 전극층 또는 드레인 전극층(105a, 105b)은 Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 사용한다. 또한, 산화인듐주석(ITO: Indium Tin Oxide), 산화실리콘을 함유한 산화인듐주석, 알루미늄을 함유한 산화아연(AZO: Aluminium doped Zinc Oxide) 또는 갈륨을 함유한 산화아연(GZO: Gallium doped Zinc Oxide)을 사용할 수도 있다. 산화아연에 Al2O3, Ga2O3 등, 3가 이온이 되는 원소를 산화아연에 소량(예를 들어, 수wt%) 첨가함으로써 저저항화할 수 있다.
또한, 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)을 형성함으로써, 전기 저항이 낮은 금속 재료로 이루어진 소스 전극층 또는 드레인 전극층(105a, 105b)과의 콘택트 저항을 저감한다. 따라서, 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)을 형성함으로써, 전기 특성이 뛰어난 박막 트랜지스터(160)를 실현한다.
또한, 산화실리콘을 함유한 산화물 반도체층(103) 및 소스 전극층 또는 드레인 전극층(105a, 105b)에 접촉하여 덮는 보호 절연층을 형성하여도 좋다. 또한, 보호 절연층은 스퍼터링법 등을 사용하여 얻어지는 질화실리콘막, 산화실리콘막, 또는 산화질화실리콘막 등의 단층 또는 이들 적층을 사용할 수 있다.
본 실시형태에서는 산화실리콘을 함유한 산화물 반도체층을 사용한 박막 트랜지스터의 일례에 대하여 설명하지만, 산질화실리콘을 함유한 산화물 반도체층을 사용하여도 좋다.
(실시형태 2)
본 실시형태에서는 게이트 전극의 폭이 실시형태 1과 상이한 박막 트랜지스터의 일례에 대하여 도 2a 및 도 2b를 사용하여 설명한다.
도 2a에 도시하는 박막 트랜지스터(170)는 보텀 게이트형의 일종이고, 채널 에치형이라고 불리는 구조의 단면도의 일례이다. 또한, 도 2b는 박막 트랜지스터의 상면도의 일례이고, 도면 중의 C1-C2의 쇄선으로 절단한 단면도가 도 2a에 상당한다.
도 2a에 도시하는 박막 트랜지스터(170)에는 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 산화물 반도체층(103)이 형성되고, 산화물 반도체층(103) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성된다. 또한, 산화실리콘을 함유한 산화물 반도체층(103)의 일부분과 소스 전극층 또는 드레인 전극층(105a), 소스 전극층 또는 드레인 전극층(105b) 사이에 소스 영역 또는 드레인 영역(104a), 및 소스 영역 또는 드레인 영역(104b)을 갖는다. 또한, 산화물 반도체층(103) 및 소스 전극층 또는 드레인 전극층(105a), 및 소스 전극층 또는 드레인 전극층(105b)을 덮는 보호 절연층을 형성하여도 좋다.
본 실시형태에서는 게이트 절연층(102) 위에 산화실리콘을 함유한 산화물 반도체층(103; 제 1 산화물 반도체층이라고도 부름)과, 그 위에 제 2 산화물 반도체층(또는 산질화물층)이 적층된다. 다만, 산화실리콘을 함유한 산화물 반도체층(103)에 있어서, 채널로서 기능하는 영역 위에는 제 2 산화물 반도체층은 에칭에 의하여 제거되기 때문에 형성되지 않는다. 또한, 제 2 산화물 반도체층(또는 산질화물층)은 버퍼층, n+영역, 소스 영역 또는 드레인 영역으로서 기능한다. 도 2a에서는 소스 영역 또는 드레인 영역(104a, 104b)으로서 도시한다.
또한, 본 실시형태에 있어서, 산화실리콘을 함유한 산화물 반도체층(103)은 산화실리콘(SiO2)을 2.5wt% 이상 20wt% 이하, 바람직하게는 7.5wt% 이상 12.5wt% 이하의 비율로 함유시킨 Zn(아연)을 함유한 산화물 반도체 타깃을 사용하여 성막한다. 산화물 반도체에 산화실리콘을 함유시킴으로써, 성막되는 산화물 반도체를 비정질화시키기 용이하다. 또한, 산화물 반도체막을 열 처리한 경우에, 결정화해 버리는 것을 억제할 수 있다.
Zn(아연)을 함유한 산화물 반도체, 소위 ZnO에 SiO2를 함유시키면 어떤 구조 변화가 일어나는지, 고전 분자 동력학 시뮬레이션에 의하여 조사하였다. 고전 분자 동력학법에서는 원자간 상호 작용을 특징하는 경험적 포텐셜을 정의함으로써 각 원자에 작용하는 힘을 평가한다. 각 원자에 고전 분자 동력학법을 적용하여 뉴턴(newton)의 운동 방정식을 수치적으로 풂으로써, 각 원자의 운동(시간 발전)을 결정론적으로 추적할 수 있다.
이하에 계산 모델과 계산 조건을 기술한다. 또한, 본 계산에서는 Born-Mayer-Huggins 포텐셜을 사용하였다.
계산 모델은 896원자의 ZnO의 단결정 구조이다(도 7 참조). 이 구조에 있어서, Zn을 Si 및 O로 치환하였다. 각 원자의 전하(Zn:+2, O:-2, Si:+4)를 고려하여 3개의 Zn을 2개의 Si와 1개의 O로 치환하였다. 치환양은 다음 식으로 정의하고, 치환양을 2.5wt%, 4.9wt%, 7.6wt%, 10.0wt%, 12.5wt%, 15.0wt%, 20.0wt%로 한 구조를 작성하였다. Zn을 Si 및 O로 치환한 구조를 ZnO 치환 구조라고 부른다.
Figure 112010018850917-pat00001
온도 350℃에 있어서, 일정의 압력(1atm)으로 400psec간(시간 간격은 0.2fsec×200만 스탭)의 고전 분자 동력학 시뮬레이션에 의하여 구조 완화를 행하였다. 그리고, 이들 8개의 구조에 대하여 동경 분포 함수(radial distribution function) g(r)를 계산하였다. 또한, 동경 분포 함수 g(r)란 어느 원자에서 거리 r만큼 떨어진 위치에서 다른 원자가 존재하는 확률 밀도를 나타내는 함수이다. 원자들의 상관이 없어질수록 g(r)는 1에 더 접근한다.
상기 8개의 계산 모델에 400psec간의 고전 분자 동력학 시뮬레이션을 행하여 얻어진 각 계산 모델의 동경 분포 함수 g(r)를 도 8a 내지 도 9d에 도시한다.
도 8a 내지 도 9d에 있어서, 각 계산 모델의 동경 분포 함수 g(r)를 비교하면, 단결정 모델(도 8a 참조)은 치환양이 2.5wt% 내지 7.6wt%(도 8b 내지 도 8d 참조)까지는 장거리에 있어서도 피크가 있어 장거리 질서를 갖는 것을 알 수 있다. 치환양이 10wt% 이상(도 8e 및 도 9a 내지 도 9d 참조)이 되면 0.6㎚ 이상에 있어서 피크가 없어져 장거리 질서를 갖지 않는 것을 알 수 있다. 따라서, 치환양이 10wt% 이상인 경우에는 비정질화된다고 생각된다.
다음에, 8개의 계산 모델에 400psec간의 고전 분자 동력학 시뮬레이션을 행함으로써 얻어진 각 계산 모델의 최종 구조에 대하여 XRD 해석 시뮬레이션을 행한 결과를 도 10a 내지 도 11d에 도시한다. 또한, 계산에 사용한 X선의 파장은 0.154138㎚(Cu Kα)이다. 도 10a에 ZnO 단결정 구조의 결과를 도시한다.
도 10a 내지 도 11d에 있어서, 각 계산 모델의 XRD 해석 시뮬레이션의 결과를 비교하면, ZnO 단결정 구조와 비교하여 치환양이 2.5wt%(도 10b 참조)로부터 피크의 강도가 약해지기 시작한 것을 알 수 있다. 따라서, 치환양이 2.5wt%로부터 단결정 구조의 전체적인 붕괴가 시작하여 비정질화가 시작한다고 생각된다. 또한, 치환양이 7.6wt%(도 10c 및 도 10d 참조)까지는 피크가 있지만, 10wt% 이상(도 10e 및 도 11a 내지 도 11d 참조)은 피크가 넓은 것을 알 수 있다. 따라서, 치환양이 10wt% 이상인 경우에는 거의 완전히 비정질화된다고 생각된다.
상술한 계산 결과에 의하여, ZnO에 SiO2를 함유시킴으로써 ZnO의 비정질화가 일어나기 쉬운 것이 시사되었다. 실제로 스퍼터링법을 사용하여 얻어지는 SiO2를 함유시킨 ZnO 박막은 형성 직후에 비정질 반도체막이다. 이들 계산 결과에 의거하면, SiO2를 함유시킴으로써 열 처리를 행한 경우에도 ZnO의 결정화를 저해하고 비정질(아모퍼스) 구조를 유지할 수 있다고 할 수 있다.
또한, 산화실리콘을 함유한 산화물 반도체층(103)은 Zn-O계 비단결정막 외에도, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, Ga-Sn-Zn-O계, In-Zn-O계, Sn-Zn-O계, In-Sn-O계, 또는 Ga-Zn-O계의 산화물 반도체를 사용할 수 있다.
또한, 소스 영역 또는 드레인 영역(104a, 104b)은 축퇴된 산화물 반도체를 사용하는 것이 바람직하다. 축퇴된 산화물 반도체는 투광성을 갖는 것이 바람직하다. 또한, 소스 영역 또는 드레인 영역(104a, 104b)으로서 산화실리콘을 함유하지 않은 산화물 반도체층, 예를 들어, Zn-O계 산화물 반도체, In-Ga-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체 또는 Ga-Zn-O계 산화물 반도체를 사용하여도 좋다. 또한, 소스 영역 또는 드레인 영역(104a, 104b)은 질소를 함유시킨 In-Ga-Zn-O계 비단결정막, 즉 In-Ga-Zn-O-N계 비단결정막(IGZON막이라도 부름)을 사용하여도 좋다. 또한, 소스 영역 또는 드레인 영역(104a, 104b)은 Ga-Zn-O계 비단결정막, 또는 질소를 함유시킨 Ga-Zn-O계 비단결정막, 즉 Ga-Zn-O-N계 비단결정막을 사용하여도 좋다. 또한, 소스 영역 또는 드레인 영역(104a, 104b)은 Al-Zn-O계 비단결정막, 또는 질소를 함유시킨 Al-Zn-O계 비단결정막, 즉 Al-Zn-O-N계 비단결정막을 사용하여도 좋다. 또한, Al-Zn-O계 산화물 반도체 또는 Al-Zn-O-N계 산화물 반도체에 함유되는 알루미늄은 1wt% 이상 10wt% 이하인 것이 바람직하고, Ga-Zn-O계 산화물 반도체 또는 Ga-Zn-O-N계 산화물 반도체에 함유되는 갈륨은 1wt% 이상 10wt% 이하인 것이 바람직하다. 또한, 질소를 함유시킨 Zn-O-N계 비단결정막이나 질소를 함유시킨 Sn-Zn-O-N계 비단결정막을 사용하여도 좋다.
본 실시형태에서는 소스 영역 또는 드레인 영역(104a, 104b)으로서, 질소 가스를 함유한 분위기 중에서 스퍼터링법에 의하여 Zn(아연)을 함유한 산화물 반도체 타깃(ZnO)을 사용하여 얻은 Zn-O-N계 비단결정막을 형성한 후에 가열 처리함으로써 얻어지는 산질화물 재료를 사용한다.
또한, 소스 전극층 또는 드레인 전극층(105a, 105b)은 Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 사용한다. 또한, 산화인듐주석(ITO: Indium Tin Oxide), 산화실리콘(SiOx)을 함유한 산화인듐주석, 알루미늄을 함유한 산화아연(AZO: Aluminium doped Zinc Oxide) 또는 갈륨을 함유한 산화아연(GZO: Gallium doped Zinc Oxide)을 사용할 수도 있다.
또한, 상술한 박막 트랜지스터(170)를 화소부의 스위칭 소자로서 사용하여 표시 장치를 제작하는 예를 도 3을 사용하여 이하에 설명한다.
우선, 절연 표면을 갖는 기판(100) 위에 게이트 전극층(101)을 형성한다. 절연 표면을 갖는 기판(100)으로서 유리 기판을 사용한다. 게이트 전극층(101)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 또한, 게이트 전극층(101)을 형성할 때, 화소부의 용량 배선(108) 및 단자부의 제 1 단자(121)도 형성한다. 또한, 기판(100) 위에 하지 절연막으로서 기능하는 절연막을 형성하여도 좋다. 절연막(107)은 질화실리콘막, 산화질화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막 등의 단층 또는 적층으로 형성할 수도 있다.
예를 들어, 게이트 전극층(101)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 또는 질화티타늄층과 몰리브덴층을 적층한 2층 구조를 사용하는 것이 바람직하다. 또한, Ca를 함유한 구리층 위에 배리어층이 되는 Ca를 함유한 산화구리층을 적층한 구조나, Mg를 함유한 구리층 위에 배리어층이 되는 Mg를 함유한 산화구리층을 적층한 구조도 있다. 또한, 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조를 사용하는 것이 바람직하다.
다음에, 게이트 전극층(101) 위를 덮는 게이트 절연층(102)을 형성한다. 게이트 절연층(102)은 스퍼터링법, PCVD법 등을 사용하여 막 두께를 50㎚ 내지 400㎚로 한다.
예를 들어, 게이트 절연층(102)은 스퍼터링법으로 산화실리콘막을 사용하여 100㎚의 두께로 형성한다. 물론, 게이트 절연층(102)은 산화실리콘막에 한정되지 않고, 산화질화실리콘막, 질화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하여 이들 재료로 이루어진 단층 또는 적층 구조를 형성하여도 좋다. 적층하는 경우에는, 예를 들어, PCVD법을 사용하여 질화실리콘막을 형성하고, 그 위에 스퍼터링법으로 산화실리콘막을 형성하면 좋다. 또한, 게이트 절연층(102)으로서 산화질화실리콘막, 또는 질화실리콘막 등을 사용하는 경우에는, 유리 기판으로부터 불순물, 예를 들어, 나트륨 등이 확산되어 이후 상방에 형성하는 산화물 반도체에 침입되는 것을 막을 수 있다.
다음에, 게이트 절연층(102) 위에 산화실리콘을 함유한 산화물 반도체막을 형성한다. 여기서는, 산화실리콘(SiO2)을 10wt%의 비율로 함유시킨 Zn(아연)을 함유한 산화물 반도체 타깃을 사용하여 성막한다. 산화물 반도체에 산화실리콘을 함유시킴으로써 성막되는 산화물 반도체를 비정질화하기 용이해진다. 또한, 산화실리콘을 함유시킴으로써, 산화물 반도체막을 형성한 후의 프로세스에 있어서 열 처리한 경우에, 산화물 반도체막의 결정화를 방지할 수 있다.
다음에, 산화실리콘을 함유한 산화물 반도체막 위에 산화실리콘을 함유하지 않은 산질화물막을 스퍼터링법으로 형성한다. 여기서는, 질소 가스를 함유한 분위기 중에서 스퍼터링법에 의하여 Zn(아연)을 함유한 산화물 반도체 타깃(ZnO)을 사용하여 얻은 Zn-O-N계 비단결정막을 형성한다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한, 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다.
또한, 상이한 재료로 이루어진 복수의 타깃을 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 챔버에서 상이한 재료막을 적층 형성할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시켜 이들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, Zn-O-N계 비단결정막(산질화물막)을 선택적으로 에칭하고, 또한, 동일 마스크를 사용하여 산화실리콘을 함유한 Zn-O계 비단결정막(산화물 반도체막)을 선택적으로 에칭한다. 에칭한 후에 레지스트 마스크는 제거한다.
다음에, 포토리소그래피 공정을 행하여 새로 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분(게이트 절연층의 일부분)을 제거함으로써, 게이트 전극층과 같은 재료로 이루어진 배선이나 전극층에 도달되는 콘택트 홀을 형성한다. 이 콘택트 홀은 이후 형성하는 도전막과 직접 접속하기 위하여 형성한다. 예를 들어, 구동 회로부에 있어서, 게이트 전극층과 소스 전극층 또는 드레인 전극층과 직접 접촉되는 박막 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속되는 단자를 형성하는 경우에 콘택트 홀을 형성한다. 또한, 여기서는 포토리소그래피 공정을 행하여 이후 형성하는 도전막과 직접 접속하기 위한 콘택트 홀을 형성하는 예를 제시하지만, 특히 한정되지 않고, 이후 화소 전극과 접속하기 위한 콘택트 홀을 형성하는 공정에서 게이트 전극층에 도달되는 콘택트 홀을 형성하여 화소 전극과 같은 재료로 전기적으로 접속하여도 좋다. 화소 전극과 같은 재료로 전기적으로 접속하는 경우에는 마스크 수를 1개 삭감할 수 있다.
다음에, Zn-O-N계 비단결정막(산질화물층) 위에 금속 재료로 이루어진 도전막을 스퍼터링법이나 진공 증착법을 사용하여 형성한다.
도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 이후의 공정에서 200℃ 내지 600℃의 열 처리를 행하는 경우에는 이 열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다. Al 자체는 내열성이 낮고, 또한 부식되기 쉬운 등의 문제점이 있으므로 내열성 도전성 재료와 조합하여 형성한다. Al과 조합하는 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 또는 상기 원소를 성분으로 하는 합금이나, 상기 원소를 조합한 합금막, 또는 상기 원소를 성분으로 하는 질화물로 형성한다. 또한, 산화인듐주석(ITO: Indium Tin Oxide), 산화실리콘(SiOx)을 함유한 산화인듐주석, 알루미늄을 함유한 산화아연(AZO: Aluminium doped Zinc Oxide) 또는 갈륨을 함유한 산화아연(GZO: Gallium doped Zinc Oxide)을 사용할 수도 있다. 산화아연에 Al2O3, Ga2O3 등, 3가 이온이 되는 원소를 산화아연에 소량(예를 들어, 수wt%) 첨가함으로써 저저항화를 도모할 수 있다.
본 실시형태에서는 도전막으로서 티타늄막의 단층 구조를 사용한다. 또한, 도전막은 2층 구조를 사용하여도 좋고, 알루미늄막 위에 티타늄막을 적층한 것이라도 좋다. 또한, 도전막은 Ti막과, 그 Ti막 위에 겹쳐 Nd를 함유한 알루미늄(Al-Nd)막을 적층하고, 또한 그 위에 Ti막을 형성하는 3층 구조를 사용하여도 좋다. 도전막은 실리콘을 함유한 알루미늄막의 단층 구조를 사용하여도 좋다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소부에 소스 전극층 또는 드레인 전극층(105a, 105b), 소스 영역 또는 드레인 영역(104a, 104b)을 형성함으로써, 구동 회로부에 소스 전극층 또는 드레인 전극층, 소스 영역 또는 드레인 영역을 각각 형성한다. 이 때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 예를 들어, 도전막으로서 알루미늄막, 또는 알루미늄 합금막을 사용하는 경우에는 인산과 초산과 질산을 섞은 용액을 사용한 웨트 에칭을 행할 수 있다. 여기서는, 웨트 에칭에 의하여 Ti막인 도전막을 에칭하여 소스 전극층 또는 드레인 전극층을 형성하고, Zn-O-N계 비단결정막을 에칭하여 제 1 버퍼층(소스 영역 또는 드레인 영역(104a)), 제 2 버퍼층(소스 영역 또는 드레인 영역(104b))을 형성한다. 이 에칭 공정에 있어서, 산화실리콘을 함유한 산화물 반도체막의 노출 영역도 일부분 에칭되어 산화실리콘을 함유한 산화물 반도체층(103)이 된다.
또한, 이 포토리소그래피 공정에 있어서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제 2 단자(122)를 단자부에 남긴다. 제 2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속된다.
상술한 공정에 의하여, 산화실리콘을 함유한 산화물 반도체층(103)을 채널 형성 영역으로 하는 박막 트랜지스터(170)를 화소부에 제작할 수 있다.
또한, 단자부에 있어서, 접속 전극(120)은 게이트 절연막에 형성된 콘택트 홀을 통하여 단자부의 제 1 단자(121)와 직접 접속된다. 또한, 본 실시형태에서는 도시하지 않지만, 상술한 공정과 같은 공정을 거쳐 구동 회로의 박막 트랜지스터의 소스 배선 또는 드레인 배선과 게이트 전극이 직접 접속된다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리(광 어닐링도 포함함)을 행한다. 여기서는, 노(爐)에 넣고, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여, 산화실리콘을 함유한 Zn-O계 비단결정막의 원자 레벨에서의 재배열이 행해진다. 또한, 산화실리콘을 함유한 산화물 반도체층(103)은 산화실리콘을 함유하기 때문에, 여기서의 열 처리로 인한 결정화를 방지할 수 있어 비정질 구조를 유지할 수 있다. 또한, 열 처리를 행하는 타이밍은 Zn-O-N계 비단결정막을 형성한 후라면 특히 한정되지 않고, 예를 들어, 화소 전극을 형성한 후에 행하여도 좋다.
다음에, 레지스트 마스크를 제거하고, 박막 트랜지스터(170)를 덮는 보호 절연층(106)을 형성한다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 보호 절연층(106)을 에칭함으로써 소스 전극층 또는 드레인 전극층(105b)에 도달되는 콘택트 홀을 형성한다. 또한, 여기서의 에칭에 의하여 제 2 단자(122)에 도달되는 콘택트 홀, 접속 전극(120)에 도달되는 콘택트 홀도 형성한다.
다음에, 레지스트 마스트를 제거한 후, 투명 도전막을 형성한다. 투명 도전막의 재료로서는 산화인듐(In2O3)이나 인듐주석산화물(In2O3-SnO2, ITO라 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액을 사용하여 행한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉬우므로 에칭 가공성을 개선하기 위하여 산화인듐-산화아연합금(In2O3-ZnO)을 사용하여도 좋다. AZO나 GZO를 사용하여도 좋다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소 전극층(110)을 형성한다. 또한, 이 포토리소그래피 공정에 있어서, 용량부의 게이트 절연층(102) 및 보호 절연층(106)을 유전체로 하여 용량 배선(108)과 화소 전극층(110)으로 유지 용량이 형성된다. 또한, 이 포토리소그래피 공정에 있어서, 제 1 단자 및 제 2 단자를 레지스트 마스크로 덮어 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와 접속하는 데 사용되는 전극 또는 배선이 된다. 제 1 단자(121)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막(128)은 게이트 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다.
또한, 본 실시형태에서는 게이트 절연층(102) 및 보호 절연층(106)을 유전체로 하여 용량 배선(108)과 화소 전극층(110)으로 유지 용량을 형성하는 예를 제시하지만, 특히 한정되지 않고, 소스 전극 또는 드레인 전극과 같은 재료로 구성되는 전극을 용량 배선 상방에 형성함으로써, 그 전극과, 용량 배선과, 이들 사이의 게이트 절연층(102)을 유전체로 하여 구성하는 유지 용량을 형성하고, 그 전극과 화소 전극층을 전기적으로 접속하는 구성으로 하여도 좋다.
다음에, 레지스트 마스크를 제거한다. 이 단계의 단면도를 도 3에 도시한다. 또한, 이 단계의 화소부에 있어서의 박막 트랜지스터(170)의 상면도가 도 4에 상당한다.
또한, 도 4 중의 A1-A2선에 따른 단면도 및 도 4 중의 B1-B2선에 따른 단면도가 도 3에 상당한다. 도 3은 화소부에 있어서의 박막 트랜지스터(170)의 단면 구조와, 화소부에 있어서의 용량부의 단면 구조와, 단자부의 단면 구조를 도시한 것이다.
또한, 도 5a1 및 도 5a2는 이 단계에서의 게이트 배선 단자부의 단면도 및 상면도를 각각 도시한다. 도 5a1은 도 5a2 중의 C1-C2선에 따른 단면도에 상당한다. 도 5a1에 있어서, 보호 절연층(106) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 5a1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152)을 사이에 두고 중첩되고, 투명 도전막(155)을 통하여 도통된다.
또한, 도 5b1 및 도 5b2는 소스 배선 단자부의 단면도 및 상면도를 각각 도시한 것이다. 또한, 도 5b1은 도 5b2 중의 D1-D2선에 따른 단면도에 상당한다. 도 5b1에 있어서, 보호 절연층(106) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 5b1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 전극(156)이 소스 배선과 전기적으로 접속되는 제 2 단자(150) 하방에 게이트 절연층(152)을 사이에 두고 중첩된다. 전극(156)은 제 2 단자(150)와 전기적으로 접속되지 않고, 전극(156)을 제 2 단자(150)와 상이한 전위, 예를 들어 플로팅, GND, 0V 등으로 설정하면 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는 보호 절연층(106)을 사이에 두고 투명 도전막(155)과 전기적으로 접속된다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수 형성되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 전위가 같은 제 1 단자, 소스 배선과 전위가 같은 제 2 단자, 용량 배선과 전위가 같은 제 3 단자 등이 복수 나란히 배치된다. 각각의 단자 수는 각각 임의의 수로 형성하면 좋은 것으로 하고, 실시자가 적절히 결정하면 좋다.
상술한 바와 같이 하여, 산화실리콘을 함유한 산화물 반도체층을 갖는 박막 트랜지스터(170)와 유지 용량을 갖는 화소부, 및 단자부를 완성시킬 수 있다. 또한, 동일 기판 위에 구동 회로도 형성할 수도 있다.
액티브 매트릭스형 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판 사이에 액정층을 형성하여 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 형성된 대향 전극과 전기적으로 접속되는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속되는 단자를 단자부에 형성한다. 이 단자는 공통 전극을 고정 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 단자이다.
또한, 본 실시형태는 도 4의 화소 구성에 한정되지 않고, 도 4와 상이한 상면도의 예를 도 6에 도시한다. 도 6에서는 용량 배선을 형성하지 않고, 화소 전극과, 이웃하는 화소의 게이트 배선 사이에, 보호 절연막 및 게이트 절연층을 끼워서 유지 용량을 형성하는 예이고, 이 경우에는, 용량 배선 및 용량 배선과 접속되는 제 3 단자는 생략할 수 있다. 또한, 도 6에 있어서, 도 4와 같은 부분에는 같은 부호를 사용하여 설명한다.
액티브 매트릭스형 액정 표시 장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동시킴으로써 화면상에 표시 패턴이 형성된다. 자세히 설명하면, 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 느리므로, 잔상이 생기거나 또는 동영상의 번짐 형상이 일어나는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위하여, 전체 면 흑 표시를 1프레임 간격으로 행하는, 소위, 흑 삽입이라고 불리는 구동 기술이 있다.
또한, 수직 동기 주파수를 통상의 1.5배, 바람직하게는 2배 이상으로 함으로써 동영상 특성을 개선하는, 소위, 배속(倍速) 구동이라고 불리는 구동 기술도 있다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하는 각 광원을 독립적으로 1프레임 기간 내에서 간헐 점등 구동하는 구동 기술도 있다. 면 광원으로서 3종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 사용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있으므로, 액정층의 광학 변조를 전환하는 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은 LED를 부분적으로 비발광 상태로 할 수 있으므로, 특히 1화면을 차지하는 흑색 표시 영역의 비율이 많은 영상 표시의 경우에는 소비 전력의 저감 효과가 도모된다.
이들 구동 기술을 조합함으로써, 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
또한, 본 실시형태에 의하여, 전기 특성이 높고, 신뢰성이 좋은 표시 장치를 저비용으로 제공할 수 있다.
또한, 본 실시형태는 실시형태 1과 자유로이 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 마스크 수를 저감하기 위하여 고계조 마스크를 사용한 노광을 행하는 예를 제시한다.
또한, 산화물 반도체층의 조성으로서, 생산량이 한정되어 있는 희소 금속의 인듐을 시용하지 않는 예를 제시한다. 그리고, 희소 금속의 일종인 갈륨도 산화물 반도체층의 조성 원소로서 사용하지 않는 예를 제시한다.
또한, 다계조 마스크란, 노광 부분, 중간 노광 부분, 및 미노광 부분에 3개의 노광 레벨을 행하는 것이 가능한 마스크이고, 투과한 광이 복수의 강도를 갖는 노광 마스크이다. 한번의 노광 및 현상 공정에 의하여, 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 노광 마스크 수를 삭감할 수 있다.
다계조 마스크의 대표적인 예로서는, 그레이 톤 마스크나 하프 톤 마스크가 있다.
그레이 톤 마스크는 투광성 기판 및 그 위에 형성되는 차광부 및 회절 격자로 구성된다. 차광부에 있어서는, 광 투과율이 0%이다. 한편, 회절 격자는 슬릿, 도트, 메시 등의 광 투과부의 간격을 노광에 사용하는 광 해상도 한계 이하의 간격으로 함으로써, 광 투과율을 제어할 수 있다. 또, 회절 격자는 주기적인 슬릿, 도트, 메시, 또는 비주기적인 슬릿, 도트, 메시 중의 어느 쪽이라도 사용할 수 있다.
하프 톤 마스크는 투광성 기판 및 그 위에 형성되는 반 투과부 및 차광부로 구성된다. 반 투과부는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 차광부는 크롬이나 산화크롬 등, 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다. 하프 톤 마스크에 노광광을 조사한 경우에는, 차광부에 있어서는, 광 투과율은 0%이고, 차광부 및 반 투과부가 형성되지 않는 영역에서는 광 투과율은 100%이다. 또한, 반 투과부에 있어서는 10% 내지 70%의 범위로 조정할 수 있다. 반 투과부에 있어서의 광 투과율은 반 투과부의 재료로 조정할 수 있다.
도 12a 내지 도 12e는 박막 트랜지스터(360)의 제작 공정을 도시하는 단면도에 상당한다.
도 12a에 있어서, 절연막(357)이 형성된 기판(350) 위에 게이트 전극층(351)을 형성한다. 본 실시형태에서는 절연막(357)으로서 산화실리콘막(막 두께 100㎚)을 사용한다. 게이트 전극층(351) 위에 게이트 절연층(352), 산화실리콘을 함유한 산화물 반도체막(380), 산질화물막(381) 및 도전막(383)을 순차로 적층한다. 본 실시형태에서는 산화실리콘을 함유한 산화물 반도체막(380)으로서 인듐, 및 갈륨을 함유하지 않은 산화물 반도체, 대표적으로는 Zn-O계, Sn-Zn-O계 산화물 반도체를 사용한다. 본 실시형태에서는 산화실리콘을 함유한 산화물 반도체막(380)으로서 스퍼터링법을 사용한 Zn-O계 산화물 반도체를 사용한다. 또한, 산질화물막(381)으로서 산화실리콘을 함유하지 않은 Zn-O-N계 산질화물 재료를 사용한다.
다음에, 게이트 절연층(352), 산화실리콘을 함유한 산화물 반도체막(380), 산질화물막(381), 도전막(383) 위에 마스크(384)를 형성한다.
본 실시형태에서는 마스크(384)를 형성하기 위하여 다계조(고계조) 마스크를 사용한 노광을 행하는 예를 제시한다.
투과한 광이 복수의 강도를 갖는 다계조 마스크를 사용하여 노광한 후 현상함으로써, 도 12b에 도시하는 바와 같이, 막 두께가 상이한 영역을 갖는 마스크(384)를 형성할 수 있다. 다계조 마스크를 사용함으로써 노광 마스크 수를 삭감할 수 있다.
다음에, 마스크(384)를 사용하여 제 1 에칭 공정을 행하여 산화실리콘을 함유한 산화물 반도체막(380), 산질화물막(381), 도전막(383)을 에칭하여 섬 형상으로 가공한다. 결과적으로, 패터닝된 산화실리콘을 함유한 산화물 반도체층(390), 산질화물층(385), 도전층(387)을 형성할 수 있다(도 12b 참조).
다음에, 마스크(384)를 애싱(ashing)한다. 결과적으로, 마스크의 면적이 축소되고, 두께가 얇아진다. 이 때, 막 두께가 얇은 영역의 마스크의 레지스트(게이트 전극층(351)의 일부분과 중첩되는 영역)는 제거되고, 분리된 마스크(388)를 형성할 수 있다(도 12c 참조).
마스크(388)를 사용하여 산질화물층(385), 도전층(387)을 제 2 에칭 공정으로 에칭하여 산화실리콘을 함유한 산화물 반도체층(353), 소스 영역 또는 드레인 영역(354a, 354b), 소스 전극층 또는 드레인 전극층(355a, 355b)을 형성한다(도 12d 참조). 또한, 산화실리콘을 함유한 산화물 반도체층(353)은 일부분만이 에칭되어 홈부(오목부)를 갖는 산화물 반도체층이 되고, 또 단부에서도 부분적으로 에칭되어 노출된 형상이 된다.
산질화물막(381), 도전막(383)을 제 1 에칭 공정으로 드라이 에칭하면, 산질화물막(381), 및 도전막(383)은 이방적으로 에칭되기 때문에, 마스크(384)의 단부와, 산질화물층(385), 도전층(387)의 단부는 일치되어 연속적인 형상이 된다.
마찬가지로, 산질화물층(385), 도전층(387)을 제 2 에칭 공정으로 드라이 에칭하면, 산질화물층(385), 및 도전층(387)은 이방적으로 에칭되기 때문에, 마스크(388)의 단부와, 산화실리콘을 함유한 산화물 반도체층(353)의 오목부 및 단부, 소스 영역 또는 드레인 영역(354a, 354b)의 단부, 소스 전극층 또는 드레인 전극층(355a, 355b)의 단부는 일치되어 연속적인 형상이 된다.
또한, 본 실시형태에서는 산화실리콘을 함유한 산화물 반도체층(353), 및 소스 전극층 또는 드레인 전극층(355a, 355b)의 단부는 같은 테이퍼 각을 갖고 연속적으로 적층된 형상을 제시하지만, 에칭 조건이나 산화물 반도체층 및 도전층의 재료에 따라 에칭 레이트가 상이하므로, 각각 상이한 테이퍼 각이나 연속적이 아닌 단부 형상을 갖는 경우도 있다.
그 후, 마스크(388)를 제거한다.
다음에, 산소를 함유한 분위기에서 200℃ 내지 600℃의 가열을 행한다(도 12e 참조). 산화실리콘을 함유한 산화물 반도체층(353)은 결정화를 저해하는 산화실리콘을 함유하고, 200℃ 내지 600℃의 가열을 행하여도 비정질 상태를 유지할 수 있다.
상술한 공정에 의하여, 산화실리콘을 함유한 산화물 반도체층(353)을 갖는 채널 에치형 박막 트랜지스터(360)를 제작할 수 있다.
본 실시형태에 제시하는 바와 같이, 다계조 마스크로 형성한 복수(대표적으로는 2종류)의 두께를 갖는 영역을 갖는 레지스트 마스크를 사용하면, 레지스트 마스크 수를 줄일 수 있으므로, 공정 간략화, 저비용화를 도모할 수 있다.
또한, 본 실시형태에 제시하는 바와 같이, 산화실리콘을 함유한 산화물 반도체층 또는 산질화물층에 인듐 및 갈륨을 사용하지 않음으로써 산화물 반도체 타깃의 가격을 저감할 수 있으므로 저비용화를 도모할 수 있다.
따라서, 반도체 장치를 낮은 비용으로 생산성 좋게 제작할 수 있다.
(실시형태 4)
본 실시형태에서는 채널 스톱형 박막 트랜지스터(430)의 일례에 대하여 도 13a 및 도 13b를 사용하여 설명한다. 또한, 도 13b는 박막 트랜지스터의 상면도의 일례이고, 도면 중 Z1-Z2의 쇄선으로 절단한 단면도가 도 13a에 상당한다. 또한, 박막 트랜지스터(430)의 산화물 반도체층에 인듐을 함유하지 않은 산화물 반도체 재료를 사용하는 예를 제시한다.
도 13a에 있어서, 기판(400) 위에 게이트 전극(401)을 형성한다. 다음에, 게이트 전극(401)을 덮는 게이트 절연층(402) 위에는 산화실리콘을 함유한 산화물 반도체층(403)을 형성한다.
본 실시형태에서는 산화실리콘을 함유한 산화물 반도체층(403)으로서 스퍼터링법을 사용한 Zn-O계 산화물 반도체를 사용한다. 본 실시형태에서는 산화실리콘을 함유한 산화물 반도체층(403)으로서 인듐을 함유하지 않은 산화물 반도체, 대표적으로는 Zn-O계, Ga-Sn-Zn-O계, Ga-Zn-O계, Sn-Zn-O계, Ga-Sn-O계 산화물 반도체를 사용한다.
다음에, 산화실리콘을 함유한 산화물 반도체층(403) 위에는 채널 보호층(418)을 접촉하여 형성한다. 채널 보호층(418)을 형성함으로써 산화실리콘을 함유한 산화물 반도체층(403)의 채널 형성 영역에 대한 공정시의 대미지(에칭시의 플라즈마나 에칭제로 인한 막 감소나, 산화 등)를 방지할 수 있다. 따라서, 박막 트랜지스터(430)의 신뢰성을 향상시킬 수 있다.
채널 보호층(418)으로서는, 무기 재료(산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등)을 사용할 수 있다. 제작 방법으로서는, 플라즈마 CVD법이나 열 CVD법 등의 기상 성장법이나 스퍼터링법을 사용할 수 있다. 채널 보호층(418)은 성막 후에 에칭함으로써 형상을 가공하여 형성한다. 여기서는 스퍼터링법을 사용하여 산화실리콘막을 형성하고, 포토리소그래피에 의하여 형성된 마스크를 사용하여 에칭 가공함으로써 채널 보호층(418)을 형성한다.
다음에, 채널 보호층(418) 및 산화실리콘을 함유한 산화물 반도체층(403) 위에 소스 영역 또는 드레인 영역(406a, 406b)을 형성한다. 본 실시형태에서는 소스 영역 또는 드레인 영역(406a, 406b)은 Ga-Zn-O-N계 비단결정막을 사용한다. 또한, 소스 영역 또는 드레인 영역(406a, 406b)은 질소를 함유시킨 Zn-O계 비단결정막, 즉 Zn-O-N계 비단결정막을 사용하여도 좋다.
다음에, 소스 영역 또는 드레인 영역(406a) 위에 제 1 배선(409), 소스 영역 또는 드레인 영역(406b) 위에 제 2 배선(410)을 각각 형성한다. 제 1 배선(409) 및 제 2 배선(410)은 Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 사용한다. 또한, 산화인듐주석(ITO: Indium Tin Oxide), 알루미늄을 함유한 산화아연(AZO: Aluminium doped Zinc Oxide) 또는 갈륨을 함유한 산화아연(GZO: Gallium doped Zinc Oxide)을 사용할 수도 있다. 산화아연에 Al2O3, Ga2O3 등, 3가 이온이 되는 원소를 소량(예를 들어, 수wt%) 첨가함으로써 저저항화를 도모할 수 있다.
소스 영역 또는 드레인 영역(406a, 406b)을 형성함으로써, 금속층인 제 1 배선(409), 제 2 배선(410)과, 산화실리콘을 함유한 산화물 반도체층(403) 사이를 양호한 접합으로 함으로써 쇼트 키 접합과 비교하여 열적으로도 안정 동작할 수 있다. 또한, 채널의 캐리어를 공급하거나(소스 측), 또는 채널의 캐리어를 안정적으로 흡수하거나(드레인 측), 또는 저저항 성분을 배선과의 계면에 형성하지 않기 위해서도 적극적으로 소스 영역 또는 드레인 영역(406a, 406b)을 형성하면 효과적이다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여, 산화실리콘을 함유한 산화물 반도체층(403)의 원자 레벨에서의 재배열이 행해진다. 이 열 처리에 의하여, 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다. 또한, 여기서의 열 처리에 의하여, 산화실리콘을 함유한 산화물 반도체층(403)의 결정화는 산화실리콘을 함유한 산화물 반도체층(403)에 함유되는 산화실리콘에 의하여 저해되어 대부분이 비정질 상태를 유지할 수 있다. 또한, 열 처리를 행하는 타이밍은 산화실리콘을 함유한 산화물 반도체층(403)을 형성한 후라면 특히 한정되지 않고, 예를 들어, 화소 전극 형성 후에 행하여도 좋다.
또한, 본 실시형태에 제시하는 바와 같이, 산화물 반도체층에 인듐을 사용하지 않음으로써, 재료로서 고갈될 우려가 있는 인듐을 사용하지 않아도 된다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 2개의 n채널형 박막 트랜지스터(760, 761)를 사용하여 인버터 회로를 구성하는 예를 도 14a 및 도 14b를 사용하여 설명한다. 또한, 박막 트랜지스터(760, 761)의 산화물 반도체층에 갈륨을 함유하지 않은 산화물 반도체 재료를 사용하는 예를 제시한다.
화소부를 구동하기 위한 구동 회로는 인버터 회로, 용량, 저항 등을 사용하여 구성한다. 2개의 n채널형 TFT를 조합하여 인버터 회로를 형성하는 경우에는, 인핸스먼트(enhancement)형 트랜지스터와 디플리션(depletion)형 트랜지스터를 조합하여 형성하는 경우(이하, EDMOS 회로라고 함)와, 2개의 인핸스먼트형 TFT로 형성하는 경우(이하, EEMOS 회로라고 함)가 있다. 또한, n채널형 TFT의 임계 값 전압이 양인 경우에는 인핸스먼트형 트랜지스터로 정의하고, n채널형 TFT의 임계 값 전압이 음인 경우에는, 디플리션형 트랜지스터로 정의하고, 본 명세서를 통하여 이 정의에 따르는 것으로 한다.
화소부와 구동 회로는 동일 기판 위에 형성하고, 화소부에 있어서는 매트릭스 형상으로 배치한 인핸스먼트형 트랜지스터를 사용하여 화소 전극으로의 전압 인가의 온/오프를 전환한다.
구동 회로의 인버터 회로의 단면 구조를 도 14a에 도시한다. 도 14a에 있어서, 기판(740) 위에 제 1 게이트 전극(741) 및 제 2 게이트 전극(742)을 형성한다. 제 1 게이트 전극(741) 및 제 2 게이트 전극(742)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료를 사용하여 단층 또는 적층으로 형성할 수 있다.
또한, 제 1 게이트 전극(741) 및 제 2 게이트 전극(742)을 덮는 게이트 절연층(743) 위에는 제 1 배선(749), 제 2 배선(750), 및 제 3 배선(751)을 형성하고, 제 2 배선(750)은 게이트 절연층(743)에 형성된 콘택트 홀(744)을 통하여 제 2 게이트 전극(742)과 직접 접속된다.
또한, 제 1 배선(749), 제 2 배선(750), 및 제 3 배선(751) 위에는 소스 영역 또는 드레인 영역(755a, 755b, 756a, 756b)을 형성한다. 본 실시형태에서는 소스 영역 또는 드레인 영역(755a, 755b, 756a, 756b)은 산화실리콘을 함유하지 않은 Zn-O-N계 비단결정막이다. 또한, 소스 영역 또는 드레인 영역(755a, 755b, 756a, 756b)은 질소를 함유시킨, 즉 In-Zn-O-N계 비단결정막을 사용하여도 좋다.
또한, 제 1 게이트 전극(741)과 중첩되는 위치에 제 1 배선(749) 및 제 2 배선(750) 위에 소스 영역 또는 드레인 영역(755a, 755b)을 사이에 두고 산화실리콘을 함유한 제 1 산화물 반도체층(745)과, 제 2 게이트 전극(742)과 중첩되는 위치에 제 2 배선(750) 및 제 3 배선(751) 위에 소스 영역 또는 드레인 영역(756a, 756b)을 사이에 두고 산화실리콘을 함유한 제 2 산화물 반도체층(747)을 형성한다.
본 실시형태에서는 산화실리콘을 함유한 제 1 산화물 반도체층(745), 및 산화실리콘을 함유한 제 2 산화물 반도체층(747)으로서 스퍼터링법을 사용한 Zn-O계 산화물 반도체를 사용한다. 산화실리콘을 함유한 제 1 산화물 반도체층(745), 및 산화실리콘을 함유한 제 2 산화물 반도체층(747)으로서 갈륨을 함유하지 않은 산화물 반도체, 대표적으로는 In-Sn-Zn-O계, In-Zn-O계, In-Sn-O계, Sn-Zn-O계, Zn-O계 산화물 반도체를 사용한다.
제 1 박막 트랜지스터(760)는 제 1 게이트 전극(741)과, 게이트 절연층(743)을 사이에 두고 제 1 게이트 전극(741)과 중첩되는 산화실리콘을 함유한 제 1 산화물 반도체층(745)을 갖고, 제 1 배선(749)은 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선은 음의 전압 VDL이 인가되는 전원선(음 전원선)으로 하여도 좋다.
제 2 박막 트랜지스터(761)는 제 2 게이트 전극(742)과, 게이트 절연층(743)을 사이에 두고 제 2 게이트 전극(742)과 중첩되며 산화실리콘을 함유한 제 2 산화물 반도체층(747)을 갖고, 제 3 배선(7511)은 양의 전압 VDD가 인가되는 전원선(양 전원선)이다.
도 14a에 도시하는 바와 같이, 산화실리콘을 함유한 제 1 산화물 반도체층(745)과 산화실리콘을 함유한 제 2 산화물 반도체층(747)의 양쪽 모두에 전기적으로 접속되는 제 2 배선(750)은 게이트 절연층(743)에 형성된 콘택트 홀(744)을 통하여 제 2 박막 트랜지스터(761)의 제 2 게이트 전극(742)과 직접 접속된다. 제 2 배선(750)과 제 2 게이트 전극(742)을 직접 접속시킴으로써 양호한 콘택트를 얻을 수 있어 접촉 저항을 저감할 수 있다. 제 2 게이트 전극(742)과 제 2 배선(750)을 다른 도전막, 예를 들어, 투명 도전막을 사이에 두고 접속하는 경우와 비교하여 콘택트 홀의 개수의 저감, 콘택트 홀의 개수의 저감에 의한 점유 면적의 축소를 도모할 수 있다.
또한, 구동 회로의 인버터 회로의 상면도를 도 14b에 도시한다. 도 14b에 있어서, 쇄선 Y1-Y2로 절단한 단면이 도 14a에 상당한다.
본 실시형태에 제시하는 바와 같이, 산화물 반도체층에 갈륨을 사용하지 않음으로써, 재료로서 제조 비용이 드는 갈륨을 함유한 타깃을 사용하지 않아도 된다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 톱 게이트형 박막 트랜지스터(330)의 일례에 대하여 도 15a 및 도 15b에 설명한다. 또한, 도 15b는 박막 트랜지스터의 상면도의 일례이고, 도면 중 P1-P2의 쇄선으로 절단한 단면도가 도 15a에 상당한다.
도 15a에 있어서, 기판(300) 위에 도전막과 산질화막을 적층시키고, 에칭함으로써, 제 1 배선(309)과 제 2 배선(310)을 형성하고, 그 위에 산질화물층(304a, 304b)을 형성한다. 또한, 제 1 배선(309)과 제 2 배선(310)은 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 소스 영역 또는 드레인 영역으로서 기능하는 산질화물층(304a, 304b)으로서 In-Ga-Zn-O-N계 비단결정막을 사용한다.
다음에, 기판(300)의 노출된 영역 및 산질화물층(304a, 304b)을 덮어 산화실리콘(SiOx)을 함유한 산화물 반도체층(305)을 형성한다. 본 실시형태에서는 산화실리콘을 함유한 산화물 반도체층(305)으로서 산화실리콘을 함유한 Zn-O계 산화물 반도체를 사용한다.
다음에, 제 2 산화물 반도체층(305), 제 1 배선(309), 및 제 2 배선(310)을 덮는 게이트 절연층(303)을 형성한다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여, 산화실리콘을 함유한 산화물 반도체층(305)의 원자 레벨에서의 재배열이 행해진다. 이 열 처리에 의하여, 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다.
다음에, 게이트 절연층(303) 위에 산화실리콘을 함유한 산화물 반도체층(305)이 기판(300)과 접촉되는 영역과 중첩되는 위치에 게이트 전극(301)을 형성한다.
상술한 공정에 의하여 톱 게이트 구조의 박막 트랜지스터(330)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 톱 게이트형 박막 트랜지스터(630)의 일례에 대하여 도 16a 및 도 16b를 사용하여 설명한다. 또한, 도 16b는 박막 트랜지스터의 상면도의 일례이고, 도면 중의 R1-R2의 쇄선으로 절단한 단면도가 도 16a에 상당한다.
도 16a에 있어서, 기판(600) 위에 산화실리콘을 함유한 산화물 반도체층(605)을 형성한다. 본 실시형태에서는 산화물 반도체층(605)으로서 산화실리콘을 함유한 Zn-O계 산화물 반도체를 사용한다.
다음에, 산화물 반도체층(605) 위에 소스 영역 또는 드레인 영역(606a, 606b)을 형성한다. 본 실시형태에서는 소스 영역 또는 드레인 영역(606a, 606b)은 Ga-Zn-O계 비단결정막이다. 또한, 소스 영역 또는 드레인 영역(606a, 606b)은 질소를 함유시킨 Ga-Zn-O계 비단결정막, 즉, Ga-Zn-O-N계 비단결정막(GZON막이라고도 부름)을 사용하여도 좋다.
다음에, 소스 영역 또는 드레인 영역(606a, 606b) 위에 제 1 배선(609)과 제 2 배선(610)을 형성한다. 또한, 제 1 배선(609)과 제 2 배선(610)은 소스 전극 또는 드레인 전극으로서 기능한다.
다음에, 제 1 배선(609)과 제 2 배선(610) 위에 게이트 절연층(603)을 형성한다.
다음에, 산화물 반도체층(605)이 게이트 절연층(603)과 접촉되는 영역과 중첩되는 위치에 게이트 전극(601)을 게이트 절연층(603) 위에 형성한다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 대기 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 산화물 반도체층(605)의 원자 레벨에서의 재배열이 행해진다. 이 열 처리에 의하여, 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다.
상술한 공정에 의하여, 톱 게이트 구조의 박막 트랜지스터(630)를 제작할 수 있다.
(실시형태 8)
도 31a는 상하가 2개의 게이트 전극에 끼워진 산화물 반도체층을 사용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는 절연 표면을 갖는 기판 위에 화소부 및 구동 회로에 사용하는 박막 트랜지스터를 형성하는 제작 방법의 일례를 제시한다.
우선, 절연 표면을 갖는 기판(10) 위에 제 1 게이트 전극층(11)을 형성한다. 절연 표면을 갖는 기판(10)은 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 전자 공업용에 사용되는 유리 기판("무알칼리 유리 기판"이라고도 불림), 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 기판(10)이 마더(mother) 유리인 경우에는, 기판의 크기는 제 1 세대(320㎜×400㎜), 제 2 세대(400㎜×500㎜), 제 3 세대(550㎜×650㎜), 제 4 세대(680㎜×880㎜ 또는 730㎜×920㎜), 제 5 세대(1000㎜×1200㎜ 또는 1100㎜×1250㎜), 제 6 세대(1500㎜×1800㎜), 제 7 세대(1900㎜×2200㎜), 제 8 세대(2160㎜×2460㎜), 제 9 세대(2400㎜×2800㎜, 2450㎜×3050㎜), 제 10 세대(2950㎜×3400㎜) 등을 사용할 수 있다.
또한, 제 1 게이트 전극층(11)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐 등의 금속 재료 또는 이들을 성분으로 하는 합금 재료를 사용하여 단층 또는 적층으로 형성할 수 있다. 도전층을 기판(10) 전체 면에 형성한 후, 포토리소그래피 공정을 행하여 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(제 1 게이트 전극층(11)을 포함하는 게이트 배선, 용량 배선, 및 단자 전극 등)을 형성한다. 본 실시형태에서는 막 두께 100㎚의 텅스텐의 단층을 사용한다.
제 1 게이트 전극층(11)이 적층 구조인 경우에는, 예를 들어, 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 또는 질화티타늄층과 몰리브덴층을 적층한 2층 구조를 사용하는 것이 바람직하다. 또한, Ca을 함유한 구리층 위에 배리어층이 되는 Ca을 함유한 산화구리층을 적층한 구조나, Mg을 함유한 구리층 위에 배리어층이 되는 Mg을 함유한 산화구리층을 적층한 구조도 있다. 또한, 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조를 사용하는 것이 바람직하다.
다음에, 레지스트 마스크를 제거한 후, 제 1 게이트 전극층(11) 위를 덮는 게이트 절연층(13)을 형성한다. 게이트 절연층(13)은 스퍼터링법, PCVD법 등을 사용하여 막 두께를 50㎚ 내지 400㎚로 한다. 게이트 절연층(13)은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화탄탈막 등의 무기 절연막을 사용하여 이들 재료로 이루어진 단층 또는 적층 구조를 사용하여 형성한다. 게이트 절연층(13)으로서 유기 실란 가스를 사용한 CVD법에 의하여, 산화 실리콘층을 형성할 수도 있다. 유기실란가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
본 실시형태에서는 고밀도 플라즈마 장치의 챔버에 재료 가스로서 모노 실란 가스(SiH4)와 아산화질소(N2O)와 희 가스를 도입하여 10㎩ 내지 30㎩의 압력하에서 고밀도 플라즈마를 발생시켜 제 1 게이트 전극층(11) 위에 막 두께 100㎚의 게이트 절연층(13)을 형성한다. 본 실시형태에서는 고밀도 플라즈마 장치는 1×1011/㎤ 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킨다. 예를 들어, 3㎾ 내지 6㎾의 마이크로파 전력을 인가하여 플라즈마를 발생시킴으로써 절연막을 형성한다. 절연막의 형성시, 챔버에 도입하는 모노실란 가스(SiH4)와 아산화질소(N2O)의 유량 비율은 1:10 내지 1:200의 범위로 한다. 또한, 챔버에 도입하는 희 가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 사용할 수 있는데, 그 중에서도 가격이 저렴한 아르곤을 사용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치를 사용하여 얻어진 게이트 절연층(13)은 두께가 일정한 막이 형성되기 때문에 단차(段差) 피복성이 뛰어나다. 또한, 고밀도 플라즈마 장치를 사용하여 얻어지는 절연막은 얇은 막 두께를 정밀하게 제어할 수 있다.
고밀도 플라즈마 장치를 사용하여 얻어지는 절연막은 종래의 평행 평판형의 PCVD 장치를 사용하여 얻어지는 절연막과 크게 상이하고, 같은 에천트를 사용하여 에칭 속도를 비교한 경우에 있어서, 종래의 평행 평판형의 PCVD 장치를 사용하여 얻어지는 절연막의 10% 이상 또는 20% 이상 느리고, 고밀도 플라즈마 장치를 사용하여 얻어지는 절연막은 치밀한 막이라고 할 수 있다.
다음에, 게이트 절연층(13) 위에 산화물 반도체막을 형성한다. 산화물 반도체막의 막 두께는 적어도 30㎚ 이상으로 하고, 바람직하게는 60㎚ 이상 150㎚ 이하로 한다. 본 실시형태에서는 산화물 반도체막으로서 제 1 Zn-O계 비단결정막을 형성한다. 직경 8인치의 Zn(아연)을 함유한 산화물 반도체 타깃(ZnO)을 사용하고, 기판과 타깃 사이의 거리를 170㎜, 압력 0.4Pa, 직류(DC) 전원 0.5㎾, 아르곤 또는 산소 분위기 하에서 형성한다. 또, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감시킬 수 있고, 막 두께 분포도 균일하게 되므로 바람직하다.
또한, 대면적의 유리 기판을 사용하는 경우에는 1장의 큰 버킹 플레이트(bucking plate)에 1장의 큰 타깃재를 부착하는 것은 어렵고, 가격이 비싸므로, 타깃재를 분할하여 1장의 버킹 플레이트에 본딩(bonding)한다. 타깃은 타깃재를 버킹 플레이트(타깃재를 부착하기 위한 기판)에 부착하여 진공 포장된다. 제 1 Zn-O계 비단결정막을 형성하는 데에 있어서, 양호한 박막 트랜지스터의 전기 특성을 얻기 위해서는 가능한 한 대기의 수분 등에 접촉시키지 않고, 타깃재가 부착된 버킹 플레이트를 스퍼터링 장치에 설치하는 것이 바람직하다. 스퍼터링 장치에 대한 설치에 한정되지 않고, 타깃을 제조할 때나, 타깃재를 버킹 플레이트에 본딩할 때나, 진공 포장할 때까지의 사이에 가능한 한 대기의 수분 등에 타깃재가 접촉되지 않도록 하는 것이 바람직하다.
스퍼터링법을 사용하여 Zn-O계 산화물 반도체막을 형성하는 경우에 있어서, Zn을 함유한 산화물 반도체 타깃에 산화실리콘 등의 절연성 불순물을 함유시켜 두어도 좋다. 산화물 반도체에 절연성 불순물을 함유시킴으로써 성막되는 산화물 반도체를 비정질화시키기 용이해진다. 또한, 산화물 반도체층이 이후의 프로세스에서 열 처리되는 경우에 그 열 처리에 의하여 결정화해 버리는 것을 억제할 수 있다.
다음에, 대기에 노출시키지 않고, 제 1 Zn-O계 비단결정막보다 저항이 낮은 산화물 반도체막(본 실시형태에서는 제 2 Zn-O계 비단결정막)이 되는 막을 스퍼터링법을 사용하여 형성한다. 본 실시형태에서는 질소 가스를 함유한 분위기 중에서 스퍼터링법에 의하여 Zn(아연)을 함유한 산화물 반도체 타깃(ZnO)을 사용하여 얻은 아연을 함유한 산질화물막을 형성한다. 이 산질화물막은 이후 행하는 열 처리에 의하여 제 1 Zn-O계 비단결정막보다 저항이 낮은 산화물 반도체막이 된다.
다음에, 포토리소그래피 공정을 행하여 제 2 Zn-O계 비단결정막 위에 레지스트 마스크를 형성하고, 제 1 및 제 2 Zn-O계 비단결정막을 에칭한다. 또한, 여기서의 에칭은 웨트 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다.
다음에, 레지스트 마스크를 제거한 후, 제 1 및 제 2 Zn-O계 비단결정막 위에 금속 재료로 이루어진 도전막을 스퍼터링법이나 진공 증착법을 사용하여 형성한다. 도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 200℃ 내지 600℃의 열 처리를 행하는 경우에는 이 열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다. Al 자체는 내열성이 낮고, 또한 부식되기 쉬운 등의 문제점이 있으므로 내열성 도전성 재료와 조합하여 형성한다. Al와 조합하는 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
여기서는 도전막으로서 Al막과 Ti막을 적층한 도전막을 사용한다. 또한, 도전막은 티타늄막의 단층 구조를 사용하여도 좋다. 또한, 도전막으로서 Ti막과, 그 Ti막 위에 겹쳐 Nd를 함유한 알루미늄(Al-Nd)막을 적층하고, 또한 그 위에 Ti막을 형성하는 3층 구조를 사용하여도 좋다. 도전막은 실리콘을 함유한 알루미늄막의 단층 구조를 사용하여도 좋다.
다음에, 포토리소그래피 공정을 행하여 도전막 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(15a, 15b)을 형성한다. 이 때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 여기서는, SiCl4와 Cl2와 BCl3의 혼합 가스를 반응 가스로서 사용한 드라이 에칭에 의하여 Al막과 Ti막을 적층한 도전막을 에칭하여 소스 전극층 또는 드레인 전극층(15a, 15b)을 형성한다. 또한, 여기서의 에칭에 의하여, 같은 레지스트 마스크를 사용하여 제 2 Zn-O계 비단결정막을 선택적으로 에칭하여 소스 영역 또는 드레인 영역(14a, 14b)을 형성하고, 제 1 Zn-O계 비단결정막이 부분적으로 노출된다.
또한, 같은 레지스트 마스크를 사용한 상기 에칭 공정에 의하여 노출된 제 1 Zn-O계 비단결정막이 선택적으로 에칭되고, 소스 전극층 또는 드레인 전극층(15a, 15b)과 중첩되는 영역보다 막 두께가 얇은 영역을 갖는 산화물 반도체층(16)이 된다. 소스 전극층 또는 드레인 전극층(15a, 15b), 소스 영역 또는 드레인 영역(14a, 14b), 노출된 제 1 Zn-O계 비단결정막의 에칭을 동일 공정에서 행하기 때문에, 도 1a에 도시하는 바와 같이, 소스 전극층 또는 드레인 전극층(15a, 15b) 및 소스 영역 또는 드레인 영역(14a, 14b)의 단부는 일치하고, 연속적인 구조가 된다. 또한, 소스 전극층 또는 드레인 전극층(15a, 15b), 소스 영역 또는 드레인 영역(14a, 14b), 노출된 제 1 Zn-O계 비단결정막의 에칭을 동일 공정에서 행하는 것에 한정되지 않고, 복수 회의 에칭 공정으로 나누어도 좋다.
다음에, 레지스트 마스크를 제거한 후, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 제 1 Zn-O계 비단결정막의 원자 레벨에서의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다. 또한, 제 2 Zn-O계 비단결정막의 저저항화가 행해지고, 저항이 낮은 소스 영역 또는 드레인 영역(14a, 14b)이 형성된다. 또한, 열 처리를 행하는 타이밍은 제 2 Zn-O계 비단결정막의 성막 후라면 특히 한정되지 않는다.
다음에, 소스 전극층 또는 드레인 전극층(15a, 15b), 및 막 두께가 얇은 영역을 갖는 산화물 반도체층(16)을 덮는 수지층(17)을 막 두께 0.5㎛ 내지 3㎛의 범위로 형성한다. 수지층(17)에 사용하는 감광성 또는 비감광성의 유기 재료는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들 적층 등을 사용한다. 여기서는, 공정수를 삭감하기 위하여 감광성의 폴리이미드를 도포법에 의하여 형성한다. 노광 및 현상 및 소성을 행하여 표면이 평탄하고 두께가 1.5㎛인 폴리이미드로 이루어진 수지층(17)을 형성한다. 수지층(17)은 이후 형성되는 제 2 보호 절연층 형성시에 막 두께가 얇은 영역을 갖는 산화물 반도체층(16) 및 소스 영역 또는 드레인 영역(14a, 14b)을 플라즈마 대미지로부터 보호하는 제 1 보호 절연층으로서 기능한다. 또한, 노출된 산화물 반도체층(16)의 막 두께가 얇은 영역에 접하여 덮음으로써 산화물 반도체층(16)에 수분이나 수소 등이 침입되는 것을 블록하는 제 1 보호 절연층으로서도 기능한다. 수지층은 핀 홀이 없는 막을 얻을 수 있고, 표면 요철에 상관없이 평탄한 표면을 갖는 막을 형성할 수 있기 때문에 단차 피복성이 뛰어나다.
또한, 수지층(17)을 형성하기 전에 노출된 산화물 반도체층(16)의 막 두께가 얇은 영역에 대하여 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행함으로써 산화물 반도체층의 노출 면 근방을 개질하여 산소 과잉 영역으로 할 수 있다. 산소 라디칼은 산소를 함유한 가스를 사용하여 플라즈마 발생 장치에 의하여 공급되어도 좋고, 또는 오존 발생 장치에 의하여 공급되어도 좋다. 공급된 산소 라디칼 또는 산소를 박막에 조사함으로써 막 표면을 개질할 수 있다. 또한, 산소 라디칼 처리에 한정되지 않고, 아르곤과 산소의 라디칼 처리를 행하여도 좋다. 아르곤과 산소 라디칼 처리란, 아르곤 가스와 산소 가스를 도입하여 플라즈마를 발생시킴으로써 박막 표면의 개질을 행하는 것을 가리킨다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터링법에 의하여 저(低)파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온 내지 100℃))으로 제 2 보호 절연층(18)을 막 두께 50㎚ 내지 400㎚의 범위로 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 사용하여 제 2 보호 절연층(18)을 형성하여도 좋다. 고밀도 플라즈마 장치를 사용하여 얻어진 제 2 보호 절연층(18)은 PCVD법보다 치밀한 막을 얻을 수 있다. 제 2 보호 절연층(18)은 질화실리콘막, 산화질화실리콘막 또는 질화산화실리콘막을 사용하여, 수분이나, 수소 이온이나, OH- 등을 블록한다. 본 실시형태에서는 PCVD법을 사용하여 실란 가스 유량 35sccm, 암모니아(NH3) 유량 300sccm, 수소 가스 800sccm, 압력 60㎩, RF 전력 파워 300W, 전원 주파수 13.56㎒로 하여 성막함으로써 막 두께 200㎚의 질화실리콘막을 형성한다. 이들 막은 수분이나, 수소 이온이나 OH- 등을 블록하는 효과를 갖는다. 이 경우에는, 제 2 게이트 전극을 원하는 상면 형상으로 하기 위하여 선택적으로 에칭할 때 제 2 보호 절연막은 에칭 스토퍼로서 기능시킬 수 있다. 또한, 이 경우에는, 제 1 보호 절연막 및 제 2 보호 절연막은 제 2 게이트 절연층으로서도 기능한다.
또한, 상기 구성에 있어서, 산화물 반도체층의 막 두께가 얇은 영역은 제 1 게이트 전극 및 제 2 게이트 전극과 중첩되는 채널 형성 영역이다. 산화물 반도체층의 막 두께가 얇은 영역에 있어서, 제 2 게이트 전극 측의 영역은 백 채널이라고 불린다. 이 백 채널에 접촉되어 수분이나, 수소 이온이나, OH- 등을 함유한 플라즈마를 사용한 성막을 행하면, 전하가 축적되어 버퍼층의 산소 결핍형의 결함 개소에 플라즈마의 음 전하, 또는 OH-가 침입되어 의도적으로 형성하고자 하는 NI접합이 형성되지 않을 우려가 있다. 산화물 반도체층에 있어서, 층 내에 산소가 부족하면 층 내에 있어서 마이너스 전하와 결합하기 쉬운 Zn가 증가되고, 그 부분에 플라즈마의 음 전하가 침입되면 버퍼층(N+형 영역)이 N형 영역, 또한, N- 영역이나 I형 영역으로 변화되어 버퍼층 계면에 형성한 NI접합이 소실된다. 따라서, 박막 트랜지스터의 Vg-Id 특성도 공핍층이 없어져 값이 불안정하게 될 가능성이 있다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극층(19)을 포함하는 배선 등)을 형성한다. 제 2 게이트 전극층(19)을 원하는 상면 형상으로 하기 위하여 선택적으로 에칭할 때 제 2 보호 절연층(18)은 에칭 스토퍼로서 기능시킬 수 있다.
제 2 보호 절연층(18) 위에 형성하는 도전층으로서는 금속 재료(알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금)을 사용할 수 있다. 이들 막은 차광성을 갖기 때문에 산화물 반도체층으로 입사되는 광을 차광할 수 있다.
도 31a에 있어서, 단면에 있어서의 제 2 게이트 전극층(19)의 폭은 제 1 게이트 전극층(11)보다 넓고, 산화물 반도체층의 폭보다 넓다. 산화물 반도체층의 폭보다 넓고 제 2 게이트 전극층(19)의 형상을 산화물 반도체층의 상면 형상을 덮는 형상으로 함으로써 차광하는 것은 유용하다. 산화물 반도체층(16)의 막 두께가 얇은 영역은 소스 전극이나 드레인 전극으로 덮이지 않으므로, 광의 조사에 의하여 박막 트랜지스터의 전기 특성이 변동될 우려가 있다. 스퍼터링법으로 형성한 Zn-O계 비단결정막은 파장 450㎚ 이하에 광 감도를 갖기 때문에, 파장 450㎚ 이하의 광을 차광하는 차광층으로서 기능하는 제 2 게이트 전극층(19)을 형성하는 것은 유용하다.
또한, 제 2 보호 절연층(18) 위에 형성하는 도전층으로서 투광성을 갖는 도전 재료, 예를 들어, 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등을 사용할 수도 있다. 투광성을 갖는 도전 재료를 사용하는 경우에는, 화소 전극과 같은 재료를 사용함으로써, 제 2 게이트 전극의 형성과 화소 전극의 형성을 같은 포토 마스크를 사용하여 형성할 수도 있다. 제 2 게이트 전극과 화소 전극을 같은 재료로 형성함으로써 공정수를 삭감할 수 있다. 또한, 제 2 게이트 전극을 투광성을 갖는 도전 재료로 하는 경우에는 막 두께가 얇은 영역을 갖는 산화물 반도체층(16)을 차광하기 위한 차광층을 산화물 반도체층(16) 상방의 막 두께가 얇은 영역과 중첩되는 위치에 별도 형성하는 것이 바람직하다. 차광층은 적어도 400㎚ 내지 450㎚의 파장 영역에서 약 50% 미만의 광 투과율, 바람직하게는 20% 미만의 광 투과율을 나타내는 재료를 사용한다. 예를 들어, 차광층의 재료로서는 크롬, 질화티타늄 등의 금속막, 또는 흑색 수지를 사용할 수 있다. 광을 차광하기 위하여 흑색 수지를 사용하는 경우에는, 광이 강력할수록 흑색 수지의 막 두께가 두꺼워야 하기 때문에, 흑색 수지의 막 두께가 얇을 필요가 있는 경우에는, 차광성이 높고 정세한 에칭 가공 및 박막화가 가능한 금속막을 사용하는 것이 바람직하다.
상술한 공정을 거침으로써 도 31a에 도시하는 박막 트랜지스터(20)를 얻을 수 있다.
또한, 상기 공정에서는 보통의 포토 마스크를 포토리소그래피 공정에 사용하는 예를 제시하지만, 다계조 마스크를 사용한 포토리소그래피 공정에 의하여 형성한 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 사용함으로써, 레지스트 마스크 수를 삭감할 수 있으므로, 공정 간략화, 저비용화를 도모할 수 있다.
또한, 제 2 게이트 전극층(19)과 제 1 게이트 전극층(11)이 같은 전위를 갖도록 하기 위하여, 전기적으로 접속하는 경우에는 제 2 보호 절연층(18) 위에 제 2 게이트 전극층(19)을 형성하기 전에 포토리소그래피 공정을 행하여 제 2 보호 절연층(18) 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 제 1 게이트 전극층(11)에 도달되는 개구를 형성한다.
또한, 제 2 게이트 전극층(19)과 제 1 게이트 전극층(11)이 상이한 전위를 갖도록 하는 경우에는, 제 2 게이트 전극층(19)과 제 1 게이트 전극층(11)을 전기적으로 접속하기 위한 개구는 형성할 필요는 없다.
또한, 도 31b는 도 31a와 일부분이 상이한 구조를 도시한 것이다. 도 31b에 있어서 도 31a와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 31b는 도 31a와 제 2 게이트 전극층(19)과 제 2 보호 절연층(18)의 형성 순서가 상이한 일례이다.
도 31b에 도시하는 바와 같이, 박막 트랜지스터(21)의 제 2 게이트 전극층(19)은 제 1 보호 절연막인 수지층(17) 위에 접촉되어 형성되고, 수지층(17)과 제 2 보호 절연층(18) 사이에 형성되는 구성이다. 도 31a의 박막 트랜지스터(20)의 제 2 게이트 절연층은 수지층(17)과 제 2 보호 절연층(18)의 적층이지만, 박막 트랜지스터(21)의 제 2 게이트 절연층은 수지층(17)만으로 이루어진다. 수지층(17)과 제 2 보호 절연층(18) 사이에 형성하는 구성으로 하면, 수지층(17)과 함께 제 2 게이트 전극층(19)이 산화물 반도체층(16)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
또한, 도 31b에는 제 1 게이트 전극층(11)과 기판(10) 사이에 하지 절연층(12)을 형성하는 예를 도시한다. 하지 절연층(12)으로서 막 두께 50㎚ 내지 200㎚의 산화질화실리콘막, 질화산화실리콘막, 또는 질화실리콘막 등을 사용하는 경우에는, 유리 기판으로부터 불순물, 예를 들어, 나트륨 등이 확산되어 이후 상방에 형성하는 산화물 반도체에 침입되는 것을 블록할 수 있다. 또한, 하지 절연층(12)을 형성하는 경우에는, 제 1 게이트 전극층(11)의 형성시의 에칭 공정에서 기판(10)이 에칭되는 것을 방지할 수 있다.
또한, 상기 구성은 역 스태거형 구조의 하나인 채널 에치형의 예를 제시하지만, 박막 트랜지스터의 구조는 특히 한정되지 않는다. 예를 들어, 박막 트랜지스터의 구조는 보텀 콘택트 구조를 사용하여도 좋다. 보텀 콘택트 구조는 도전막을 선택적으로 에칭하여 소스 전극 또는 드레인 전극을 형성한 후에 산화물 반도체층을 형성하기 위하여 채널 에치형 TFT의 산화물 반도체층과 비교하여 산화물 반도체층 형성 후의 공정수가 적고, 산화물 반도체층을 플라즈마에 노출시키는 횟수도 적은 구조라고 할 수 있다. 플라즈마에 노출시키는 횟수가 적으면 적을수록 산화물 반도체층이 받는 플라즈마 대미지를 저감할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
도 32a는 상하가 2개의 게이트 전극에 끼워진 산화물 반도체층을 사용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는 절연 표면을 갖는 기판 위에 화소부 및 구동 회로에 사용하는 박막 트랜지스터를 형성하는 제작 방법의 일례를 제시한다.
또한, 절연 표면을 갖는 기판(10) 위에 제 1 게이트 전극층(11)을 형성하고, 제 1 게이트 전극층(11)을 덮는 게이트 절연층(13)을 형성하는 공정까지는 실시형태 8과 동일하기 때문에 여기서는 상세한 설명은 생략하고, 도 31a와 같은 개소에는 동일 부호를 사용하여 설명한다.
다음에, 게이트 절연층(13) 위에 금속 재료로 이루어지는 도전막을 스퍼터링법이나 진공 증착법으로 형성한다. 본 실시형태에서는 스퍼터링법에 의하여 Ti막, Nd를 함유한 알루미늄막, Ti막의 3층 구조를 사용한다. 도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 도전막은 2층 구조를 사용하여도 좋고, 알루미늄막 위에 티타늄막을 적층시켜도 좋다. 또한, 도전막은 실리콘을 함유한 알루미늄막의 단층 구조나 티타늄막의 단층 구조를 사용하여도 좋다.
다음에, 대기에 노출시키지 않고, 스퍼터링법을 사용하여 저항이 낮은 산화물 반도체막(버퍼층)을 형성한다. 버퍼층은 이후 형성하는 산화물 반도체층(26)보다 저항이 낮은 재료막이라면 특히 한정되지 않는다. 버퍼층으로서는, 질소 가스를 함유한 분위기 중에서 스퍼터링법에 의하여 Zn(아연)을 함유한 산화물 반도체 타깃(ZnO)을 사용하여 얻어진 아연을 함유한 산질화물막을 도전막 위에 형성한다. 본 실시형태에서는 산화물 반도체 타깃(ZnO)을 사용하여 Ar 유량 72sccm, 산소 유량 3sccm, 전원 파워 3.2㎾, 압력 0.16㎩의 조건으로 막 두께 10㎚의 성막을 행한다. 또한, 버퍼층이 받는 플라즈마 대미지를 저감하기 위하여 전원 파워를 1㎾로 낮추어 성막하여도 좋다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한, 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 사용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 사용된다.
또한, 상이한 재료로 이루어진 복수의 타깃을 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 챔버에서 상이한 재료막을 적층 형성할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시켜 이들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
타깃은 타깃재를 버킹 플레이트(타깃재를 부착하기 위한 기판)에 부착하여 제작되지만, 버킹 플레이트에 타깃재를 부착할 때, 타깃재를 분할하여 1장의 버킹 플레이트에 본딩하여도 좋다. 1장의 버킹 플레이트에 4장의 타깃재를 부착하는 경우에는 4분할이라고 부른다. 또한, 1장의 버킹 플레이트에 9장의 타깃재를 부착하는 경우에는 9분할이라고 부른다. 타깃재의 분할 수는 특히 한정되지 않는다. 타깃재를 분할하면 버킹 플레이트에 부착할 때 타깃재가 휘어지는 것을 완화할 수 있다. 이러한 분할한 타깃재는 대면적 기판에 상기 박막을 성막하는 경우에는, 기판의 대형화에 따라 대형화하는 타깃에 특히 바람직하게 사용할 수 있다. 물론, 1장의 버킹 플레이트에 1장의 타깃재를 부착하여도 좋다.
다음에, 포토리소그래피 공정을 행하여 버퍼층 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(25a, 25b)을 형성한다. 소스 전극층 또는 드레인 전극층(25a, 25b) 위에는 같은 상면 형상의 버퍼층이 잔존한다. 그 후, 레지스트 마스크를 제거한다.
다음에, 막 두께 5㎚ 내지 200㎚의 산화물 반도체막을 형성한다. 본 실시형태에서는 산화실리콘(SiOx)을 함유한 Zn(아연)을 함유한 산화물 반도체 타깃(ZnO)을 사용한 스퍼터링법에 의하여 Ar 유량 50sccm, 산소 유량 20sccm, 전원 파워 1㎾, 압력 0.22㎩의 성막 조건으로 막 두께 50㎚의 성막을 행한다.
또한, 산화물 반도체막을 형성하기 전에 소스 전극층 또는 드레인 전극층(25a, 25b) 및 게이트 절연층 표면에 부착되는 먼지 등을 제거하기 위한 플라즈마 처리를 행하는 것이 바람직하다. 플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 RF 전원에 의하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 노출된 소스 전극층 또는 드레인 전극층(25a, 25b), 및 게이트 절연층에 플라즈마 처리를 행한다.
다음에, 포토리소그래피 공정을 행하여 산화물 반도체막 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 산화물 반도체층(26)을 형성한다. 또한, 같은 레지스트 마스크를 사용하여 버퍼층을 선택적으로 에칭하여 소스 영역 또는 드레인 영역(24a, 24b)을 형성한다.
다음에, 레지스트 마스크를 제거한 후, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 산소를 함유한 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 Zn-O계 비단결정막의 원자 레벨에서의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다.
다음에, 소스 전극층 또는 드레인 전극층(25a, 25b), 및 산화물 반도체층(26)을 덮는 수지층(17)을 막 두께 0.5㎛ 내지 3㎛의 범위로 형성한다. 수지층(17)에 사용하는 감광성 또는 비감광성의 유기 재료는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들 적층 등을 사용한다.
또한, 수지층(17)의 형성 이후의 공정은 실시형태 8과 동일하므로 여기서는 간략하게 제시한다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터링법에 의하여 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온 내지 100℃))으로 제 2 보호 절연층(18)을 막 두께 50㎚ 내지 400㎚의 범위로 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 사용하여 제 2 보호 절연층(18)을 형성하여도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극층(19)을 포함하는 배선 등)을 형성한다.
상술한 공정을 거침으로써 도 32a에 도시하는 박막 트랜지스터(22)를 얻을 수 있다.
또한, 도 32b는 도 32a와 일부분이 상이한 구조를 도시한 것이다. 도 32b에 있어서, 도 32a와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 32b는 도 32a와, 제 2 게이트 전극층(19)과 제 2 보호 절연층(18)의 형성 순서가 상이한 예이다.
도 32b에 도시하는 바와 같이, 박막 트랜지스터(23)의 제 2 게이트 전극층(19)은 제 1 보호 절연막인 수지층(17) 위에 접촉되어 형성되고, 수지층(17)과 제 2 보호 절연층(18) 사이에 형성되는 구성이다. 수지층(17)과 제 2 보호 절연층(18) 사이에 형성하는 구성으로 하면, 수지층(17)과 함께 제 2 게이트 전극층(19)이 산화물 반도체층(26)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
또한, 도 32c는 도 32a와 일부분이 상이한 구조를 도시한 것이다. 도 32c에서 도 32a와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 32c는 도 32a와 소스 영역 또는 드레인 영역(27a, 27b)과 소스 전극층 또는 드레인 전극층(28a, 28b)의 상하 위치 관계가 상이한 예이다. 소스 전극층 또는 드레인 전극층(28a, 28b) 하방에 소스 영역 또는 드레인 영역(27a, 27b)이 형성되고, 소스 전극층 또는 드레인 전극층(28a, 28b)이 소스 영역 또는 드레인 영역(27a, 27b)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
즉, 소스 영역 또는 드레인 영역(27a, 27b)이 받는 플라즈마 대미지를 저감하기 위한 블록킹층으로서, 소스 영역 또는 드레인 영역(27a, 27b) 위에 3층(소스 전극층 또는 드레인 전극층(28a, 28b)과, 수지층(17)과, 제 2 게이트 전극층(19))이 형성됨으로써, 소스 영역 또는 드레인 영역(27a, 27b)이 받는 플라즈마 대미지가 더 저감된다.
도 32c에 도시하는 박막 트랜지스터(29)는 게이트 절연층(13) 위에 접촉되어 저항이 낮은 산화물 반도체막을 형성하고, 그 위에 도전막을 형성한 후, 도전막을 선택적으로 에칭하기 위한 레지스트 마스크와 같은 마스크를 사용하여 저항이 낮은 산화물 반도체막을 에칭한다. 따라서, 저항이 낮은 산화물 반도체막을 에칭함으로써 형성되는 소스 영역 또는 드레인 영역(27a, 27b)은 그 위에 형성되는 소스 전극층 또는 드레인 전극층(28a, 28b)과 상면 형상이 거의 동일하게 된다. 또한, 소스 전극층 또는 드레인 전극층(28a, 28b)의 상면 및 측면은 산화물 반도체층(26)과 접촉되어 형성된다.
또한, 도 32d는 도 32c와 일부분이 상이한 구조를 도시한 것이다. 도 32d에서 도 32c와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 32d는 도 32c와 제 2 게이트 전극층(19)과 제 2 보호 절연층(18)의 형성 순서가 상이한 예이다.
도 32d에 도시하는 바와 같이, 박막 트랜지스터(30)의 제 2 게이트 전극층(19)은 제 1 보호 절연막인 수지층(17) 위에 접촉되어 형성되고, 수지층(17)과 제 2 보호 절연층(18) 사이에 형성되는 구성이다. 수지층(17)과 제 2 보호 절연층(18) 사이에 형성하는 구성으로 하면, 수지층(17)과 함께 제 2 게이트 전극층(19)이 산화물 반도체층(26)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 10)
도 33a는 상하가 2개의 게이트 전극에 끼워진 산화물 반도체층을 사용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는 절연 표면을 갖는 기판 위에 화소부 및 구동 회로에 사용하는 박막 트랜지스터를 형성하는 제작 방법의 일례를 제시한다.
또한, 절연 표면을 갖는 기판(10) 위에 제 1 게이트 전극층(11)을 형성하고, 제 1 게이트 전극층(11)을 덮는 게이트 절연층(13)을 형성하고, 산화물 반도체막을 형성하는 공정까지는 실시형태 8과 동일하기 때문에, 여기서는 상세한 설명은 생략하고, 도 31a와 같은 개소에는 동일 부호를 사용하여 설명한다.
본 실시형태에서는 게이트 절연층(13) 위에 형성하는 산화물 반도체막은 산화실리콘을 5wt% 이상 50wt% 이하, 바람직하게는 10wt% 이상 30wt% 이하 함유한 Zn-O계 산화물 반도체 타깃을 사용하여 성막하여, Zn-O계 산화물 반도체막에 결정화를 저해하는 산화실리콘(SiOx(x>0))을 함유시킨다.
다음에, 대기에 노출시키지 않고, 스퍼터링법을 사용하여 Zn-O계 산화물 반도체막 위에 채널 보호막을 형성한다. 채널 보호막의 재료로서는 무기 재료(산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 질화산화실리콘막 등)를 사용할 수 있다.
또한, 산화질화실리콘막이란, 그 조성으로서, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 질소보다 산소의 함유량이 많은 것을 가리킨다. 또한, 질화산화실리콘막이란, 그 조성으로서, RBS 및 HFS를 사용하여 측정한 경우에, 산소보다 질소의 함유량이 많은 것을 가리킨다.
다음에, 포토리소그래피 공정을 행하여 채널 보호막 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 채널 보호층(43)을 형성한다. 또한, 제 1 게이트 전극층(11)은 채널 보호층(43)의 폭(채널 길이 방향에 있어서의 폭)보다 넓다.
또한, 채널 보호층(43)의 재료로서는, 무기 절연 재료에 한정되지 않고, 스퍼터링법을 사용하여 얻어지는 비정질 반도체막 또는 그 화합물, 대표적으로는 비정질 실리콘막을 사용할 수도 있다. 또한, 채널 보호층에 사용하는 비정질 실리콘막의 화합물이란, 스퍼터링법을 사용하여 형성되는 붕소 등의 p형 불순물 원소를 함유한 p형 비정질 실리콘막, 또는 스퍼터링법을 사용하여 형성되는 인 등의 n형 불순물 원소를 함유한 n형 비정질 실리콘막을 가리킨다. 그 중에서도 채널 보호층(43)에 p형 비정질 실리콘막을 사용하는 경우에는, 오프시의 누설 전류를 저감하고, p형 비정질 실리콘막에 접촉되어 형성된 산화물 반도체층의 백 채널에서 발생한 캐리어(전자)를 없애는 효과가 있다. 또한, 채널 보호층(43)에 비정질 실리콘막을 사용한 경우에는, 비정질 실리콘막은 수분이나, 수소 이온이나, OH- 등을 블록하는 기능을 갖는다. 또한, 비정질 실리콘막은 산화물 반도체에 입사되는 광을 차광하는 차광층으로서도 기능한다.
본 실시형태에서는 채널 보호층(43)으로서 붕소를 함유한 타깃을 사용한 스퍼터링법으로 얻어지는 붕소를 함유한 비정질 실리콘막을 사용한다. 또한, 붕소를 함유한 비정질 실리콘막의 성막 조건은 저파워 조건, 또는 기판 온도를 200℃ 미만으로 한다. 채널 보호층(43)은 Zn-O계 비단결정막과 접촉되어 형성되기 때문에, 채널 보호층(43)의 성막시 및 에칭시에 Zn-O계 단결정막이 받는 대미지를 가능한 한 저감하는 것이 바람직하다.
다음에, Zn-O계 비단결정막 및 채널 보호층(43) 위에 Zn-O계 비단결정막보다 저항이 낮은 산화물 반도체막(본 실시형태에서는 In-Ga-Zn-O-N계 비단결정막)을 스퍼터링법을 사용하여 성막한다. 본 실시형태에서는 질소 가스를 함유한 분위기 중에서 스퍼터링법에 의하여 In(인듐), Ga(갈륨), 및 Zn(아연)을 함유한 산화물 반도체 타깃(In2O3: Ga2O3: ZnO= 1:1:1)을 사용하여 얻어진 인듐, 갈륨, 및 아연을 함유한 산질화물막을 형성한다. 이 산질화물막은 이후 행하는 열 처리를 행함으로써 저항이 낮은 산화물 반도체막이 된다.
다음에, 포토리소그래피 공정을 행하여 In-Ga-Zn-O-N계 비단결정막 위에 레지스트 마스크를 형성하고, Zn-O계 비단결정막 및 In-Ga-Zn-O-N계 비단결정막을 에칭한다. 에칭 후는 Zn-O계 비단결정막으로 이루어진 산화물 반도체층(44)의 측면이 노출된다. 또한, 여기서의 에칭은 웨트 에칭에 한정되지 않고, 드라이 에칭을 사용하여도 좋다.
다음에, 레지스트 마스크를 제거한 후, In-Ga-Zn-O-N계 비단결정막 위에 금속 재료로 이루어진 도전막을 스퍼터링법이나 진공 증착법을 사용하여 형성한다.
도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 200℃ 내지 600℃의 열 처리를 행하는 경우에는 이 열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다.
다음에, 포토리소그래피 공정을 행하여 도전막 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(36a, 36b)을 형성한다. 이 에칭에 있어서, 채널 보호층(43)은 산화물 반도체층(44)의 에칭 스토퍼로서 기능하기 때문에, 산화물 반도체층(44)은 에칭되지 않는다. 또한, 여기서의 에칭에 의하여 같은 레지스트 마스크를 사용하여 In-Ga-Zn-O-N계 비단결정막을 선택적으로 에칭하여 소스 영역 또는 드레인 영역(35a, 35b)을 형성한다.
산화물 반도체층(44)의 채널 형성 영역 위에 접촉되어 채널 보호층(43)을 형성하는 구조이기 때문에, 산화물 반도체층(44)의 채널 형성 영역에 대한 공정시의 대미지(에칭시의 플라즈마나 에칭재로 인한 막 감소나, 산화 등)를 방지할 수 있다. 따라서, 박막 트랜지스터(31)의 신뢰성을 향상시킬 수 있다.
다음에, 레지스트 마스크를 제거한 후, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 질소 분위기하 또는 산소를 함유한 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다.
다음에, 소스 전극층 또는 드레인 전극층(36a, 36b), 및 채널 보호층(43)을 덮는 수지층(17)을 막 두께 0.5㎛ 내지 3㎛의 범위로 형성한다. 수지층(17)에 사용하는 감광성 또는 비감광성의 유기 재료는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들 적층 등을 사용한다.
또한, 수지층(17)의 형성 이후의 공정은 실시형태 8과 동일하므로 여기서는 간략하게 제시한다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터링법에 의하여 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온 내지 100℃))으로 제 2 보호 절연층(18)을 막 두께 50㎚ 내지 400㎚의 범위로 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 사용하여 제 2 보호 절연층(18)을 형성하여도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극층(19)을 포함하는 배선 등)을 형성한다.
상술한 공정을 거침으로써 도 33a에 도시하는 박막 트랜지스터(31)를 얻을 수 있다. 또한, 박막 트랜지스터(31)는 채널 보호층(43)과 수지층(17)과 제 2 보호 절연층(18)의 적층이 제 2 게이트 절연층으로서 기능한다.
또한, 제 2 게이트 전극층(19)의 폭은 제 1 게이트 전극층(11)의 폭보다 넓게 함으로써 산화물 반도체층(44) 전체에 제 2 게이트 전극층(19)으로부터 게이트 전압을 인가할 수 있다. 또한, 기생 용량이 문제가 되지 않는 경우에는 구동 회로의 복수의 박막 트랜지스터를 덮는 공통된 제 2 게이트 전극층으로 하고, 제 2 게이트 전극층의 면적을 구동 회로와 거의 같은 크기, 또는 그 이상으로 하여도 좋다.
또한, 기생 용량이 문제가 되지 않는 경우에는 도 33a의 구조에 있어서, 제 1 게이트 전극층(11)의 폭은 제 2 게이트 전극층(19)의 폭보다 좁게 함으로써, 소스 전극층 또는 드레인 전극층과 중첩되는 면적을 축소하여 기생 용량을 작게 하는 것이 바람직하다. 또한, 제 1 게이트 전극층(11)의 폭은 채널 보호층(43)의 폭보다 넓고, 제 2 게이트 전극층(19)의 폭은 채널 보호층(43)의 폭보다 좁게 함으로써 소스 전극층 또는 드레인 전극층과 중첩되지 않도록 하여 기생 용량을 더 저감하는 구성으로 하여도 좋다.
또한, 도 33b는 도 33a와 일부분이 상이한 구조를 도시한다. 도 33b에서 도 33a와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 33b는 도 33a와 제 2 게이트 전극층(19)과 제 2 보호 절연층(18)의 형성 순서가 상이한 예이다.
도 33b에 도시하는 바와 같이, 박막 트랜지스터(32)의 제 2 게이트 전극층(19)은 제 1 보호 절연막인 수지층(17) 위에 접촉되어 형성되고, 수지층(17)과 제 2 보호 절연층(18) 사이에 형성되는 구성이다. 수지층(17)과 제 2 보호 절연층(18) 사이에 형성하는 구성으로 하면, 수지층(17)과 함께 제 2 게이트 전극층(19)이 산화물 반도체층(44)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 11)
도 34a는 상하가 2개의 게이트 전극에 끼워진 산화물 반도체층을 사용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는 절연 표면을 갖는 기판 위에 화소부 및 구동 회로에 사용하는 박막 트랜지스터의 일례를 제시한다.
또한, 산화물 반도체층(16)에 접촉되어 비정질 실리콘막이 형성되는 점 외에는 실시형태 8과 동일하므로, 여기서는 상세한 설명은 생략하고, 도 31a와 같은 개소에는 동일 부호를 사용하여 설명한다. 소스 전극층 또는 드레인 전극층(15a, 15b)을 마스크로서 사용하여 부분적으로 에칭하여 산화물 반도체층(16)에 막 두께가 얇은 부분을 형성하는 공정까지는 실시형태 8과 동일하다.
실시형태 8에 따라, 소스 전극층 또는 드레인 전극층(15a, 15b)과 중첩되는 영역보다 막 두께가 얇은 영역을 갖는 산화물 반도체층(16)을 형성한다.
다음에, 레지스트 마스크를 제거한 후, 스퍼터링법을 사용하여 얻어진 비정질 반도체막 또는 그 화합물, 대표적으로는 비정질 실리콘막을 형성한다. 또한, 비정질 실리콘막의 화합물이란, 스퍼터링법을 사용하여 형성되는 붕소 등의 p형 불순물 원소를 함유한 p형 비정질 실리콘막, 또는 스퍼터링법을 사용하여 형성되는 인 등의 n형 불순물 원소를 함유한 n형 비정질 실리콘막을 가리킨다.
다만, 산화물 반도체층(16)이 받는 대미지를 가능한 한 저감하기 위하여 성막 조건은 저파워 조건, 또는 기판 온도를 200℃ 미만으로 한다. 본 실시형태에서는 기판 온도를 실온으로 하고, 전력 파워를 1㎾로 하여 비정질 실리콘막을 형성한다.
또한, 비정질 실리콘막을 형성하기 전에 노출된 산화물 반도체층(16)의 막 두께가 얇은 영역에 대하여 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행함으로써 산화물 반도체층의 노출 면 근방을 개질하여 산소 과잉 영역으로 할 수 있다. 산소 라디칼 처리를 행하여 산소 과잉 영역이 된 영역에 비정질 실리콘막을 형성하면 계면에 SiOx(X>0)의 박막이 형성되어 오프 전류의 저감을 도모할 수 있다.
산소 라디칼은 산소를 함유한 가스를 사용하여 플라즈마 발생 장치에 의하여 공급되어도 좋고, 또는 오존 발생 장치에 의하여 공급되어도 좋다. 공급된 산소 라디칼 또는 산소를 박막에 조사함으로써 막 표면을 개질할 수 있다. 또한, 산소 라디칼 처리에 한정되지 않고, 아르곤과 산소의 라디칼 처리를 행하여도 좋다. 아르곤과 산소의 라디칼 처리란, 아르곤 가스와 산소 가스를 도입하여 플라즈마를 발생시켜 박막 표면의 개질을 행하는 것을 가리킨다.
다음에, 포토리소그래피 공정을 행하여 비정질 실리콘막 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 채널 보호층(41)을 형성한다. 또한, 본 실시형태에서는 비정질 실리콘막을 선택적으로 에칭하는 예를 제시하지만, 특히 한정되지 않고, 포토마스크 수 및 공정수를 저감하기 위하여 여기서의 포토리소그래피 공정을 행하지 않아도 좋다. 채널 보호층(41)은 수분이나 수소 이온이나 OH- 등을 블록하는 층간막으로서 사용할 수 있다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층(41)은 산화물 반도체층에 입사되는 광을 차광하는 차광층으로서도 기능한다.
다음에, 소스 전극층 또는 드레인 전극층(15a, 15b), 및 채널 보호층(41)을 덮는 수지층(17)을 막 두께 0.5㎛ 내지 3㎛의 범위로 형성한다. 수지층(17)에 사용하는 감광성 또는 비감광성의 유기 재료는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들 적층 등을 사용한다.
또한, 수지층(17)의 형성 이후의 공정은 실시형태 8과 동일하므로 여기서는 간략하게 제시한다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터링법에 의하여 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온 내지 100℃))으로 제 2 보호 절연층(18)을 막 두께 50㎚ 내지 400㎚의 범위로 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 사용하여 제 2 보호 절연층(18)을 형성하여도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극층(19)을 포함하는 배선 등)을 형성한다.
상술한 공정을 거침으로써 도 34a에 도시하는 박막 트랜지스터(31)를 얻을 수 있다.
또한, 비정질 실리콘막으로 이루어진 채널 보호층(41)은 산화물 반도체층에 입사되는 광을 차광하는 차광층으로서도 기능한다. 본 실시형태에서는 채널 보호층(41)으로서 비정질 실리콘막을 사용하는 예를 제시하지만, 채널 보호층(41)으로서 p형 비정질 실리콘막을 사용하는 경우에는, 오프시의 누설 전류를 저감하고, p형 비정질 실리콘막에 접촉되어 형성된 산화물 반도체층의 백 채널에서 발생한 캐리어(전자)를 없애는 효과가 있다.
또한, 도 34b는 도 34a와 일부분이 상이한 구조를 도시한 것이다. 도 34b에서 도 34a와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 34b는 도 34a와 제 2 게이트 전극층(19)과 제 2 보호 절연층(18)의 형성 순서가 상이한 예이다.
도 34b에 도시하는 바와 같이, 박막 트랜지스터(32)의 제 2 게이트 전극층(19)은 제 1 보호 절연막인 수지층(17) 위에 접촉되어 형성되고, 수지층(17)과 제 2 보호 절연층(18) 사이에 형성되는 구성이다. 수지층(17)과 제 2 보호 절연층(18) 사이에 형성하는 구성으로 하면, 채널 보호층(41) 및 수지층(17)과 함께 제 2 게이트 전극층(19)이 산화물 반도체층(16)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 12)
도 35a는 상하가 2개의 게이트 전극에 끼워진 산화물 반도체층을 사용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는 절연 표면을 갖는 기판 위에 화소부 및 구동 회로에 사용하는 박막 트랜지스터의 일례를 제시한다.
또한, 산화물 반도체층(26)에 접촉되어 비정질 실리콘막이 형성되는 점 외에는 실시형태 9와 동일하므로, 여기서는 상세한 설명은 생략하고, 도 32a와 같은 개소에는 동일 부호를 사용하여 설명한다. 게이트 절연층(13) 위에 부분적으로 접촉되어 산화물 반도체막을 형성하는 공정까지는 실시형태 9와 동일하다.
실시형태 9에 따라, 산화물 반도체막을 형성한 후, 대기에 노출시키지 않고 스퍼터링법을 사용하여 얻어진 비정질 반도체막 또는 그 화합물, 대표적으로는 비정질 실리콘막을 형성한다. 또한, 비정질 실리콘막의 화합물이란, 스퍼터링법을 사용하여 형성되는 붕소 등의 p형 불순물 원소를 함유한 p형 비정질 실리콘막, 또는 스퍼터링법을 사용하여 형성되는 인 등의 n형 불순물 원소를 함유한 n형 비정질 실리콘막을 가리킨다.
다만, 산화물 반도체층(26)이 받는 대미지를 가능한 한 저감하기 위하여 성막 조건은 저파워 조건, 또는 기판 온도를 200℃ 미만으로 한다. 본 실시형태에서는 기판 온도를 실온으로 하고, 전력 파워를 1㎾로 하여 붕소를 함유한 비정질 실리콘막을 형성한다.
또한, 붕소를 함유한 비정질 실리콘막을 형성하기 전에 노출된 산화물 반도체막에 대하여 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행함으로써 산화물 반도체막의 노출 면 근방을 개질하여 산소 과잉 영역으로 할 수 있다. 산소 라디칼 처리를 행하여 산소 과잉 영역이 된 영역에 비정질 실리콘막을 형성하면 계면에 SiOx(X>0)의 박막이 형성되어 오프 전류의 저감을 도모할 수 있다.
산소 라디칼은 산소를 함유한 가스를 사용하여 플라즈마 발생 장치에 의하여 공급되어도 좋고, 또는 오존 발생 장치에 의하여 공급되어도 좋다. 공급된 산소 라디칼 또는 산소를 박막에 조사함으로써 막 표면을 개질할 수 있다. 또한, 산소 라디칼 처리에 한정되지 않고, 아르곤과 산소의 라디칼 처리를 행하여도 좋다. 아르곤과 산소의 라디칼 처리란, 아르곤 가스와 산소 가스를 도입하여 플라즈마를 발생시켜 박막 표면의 개질을 행하는 것을 가리킨다.
다음에, 포토리소그래피 공정을 행하여 붕소를 함유한 비정질 실리콘막 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 채널 보호층(42)을 형성한다. 채널 보호층(42)은 수분이나 수소 이온이나 OH- 등을 블록하는 층간막으로서 사용할 수 있다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층(41)은 산화물 반도체층에 입사되는 광을 차광하는 차광층으로서도 기능한다. 또한, 같은 레지스트 마스크를 사용하여 산화물 반도체막의 불필요한 부분을 제거하여 산화물 반도체층(26)을 형성한다. 또한, 같은 마스크를 사용하여 버퍼층을 선택적으로 에칭하여 소스 영역 또는 드레인 영역(24a, 24b)을 형성한다.
다음에, 레지스트 마스크를 제거한 후, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 산소를 함유한 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다.
다음에, 소스 전극층 또는 드레인 전극층(25a, 25b), 및 막 두께가 얇은 영역을 갖는 산화물 반도체층(26)을 덮는 수지층(17)을 막 두께 0.5㎛ 내지 3㎛의 범위로 형성한다. 수지층(17)에 사용하는 감광성 또는 비감광성의 유기 재료는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들 적층 등을 사용한다.
또한, 수지층(17)의 형성 이후의 공정은 실시형태 9와 동일하므로 여기서는 간략하게 제시한다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터링법에 의하여 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온 내지 100℃))으로 제 2 보호 절연층(18)을 막 두께 50㎚ 내지 400㎚의 범위로 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 사용하여 제 2 보호 절연층(18)을 형성하여도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극층(19)을 포함하는 배선 등)을 형성한다.
상술한 공정을 거침으로써 도 35a에 도시하는 박막 트랜지스터(33)를 얻을 수 있다.
또한, 도 35b는 도 35a와 일부분이 상이한 구조를 도시한 것이다. 도 35b에 있어서, 도 35a와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 35b는 도 35a와 제 2 게이트 전극층(19)과 제 2 보호 절연층(18)의 형성 순서가 상이한 예이다.
도 35b에 도시하는 바와 같이, 박막 트랜지스터(34)의 제 2 게이트 전극층(19)은 제 1 보호 절연막인 수지층(17) 위에 접촉되어 형성되고, 수지층(17)과 제 2 보호 절연층(18) 사이에 형성되는 구성이다. 수지층(17)과 제 2 보호 절연층(18) 사이에 형성하는 구성으로 하면, 채널 보호층(42) 및 수지층(17)과 함께 제 2 게이트 전극층(19)이 산화물 반도체층(26)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
또한, 도 35c는 도 35a와 일부분이 상이한 구조를 도시한 것이다. 도 35c에서 도 35a와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 35c는 도 35a와 소스 영역 또는 드레인 영역(27a, 27b)과 소스 전극층 또는 드레인 전극층(28a, 28b)의 상하 위치 관계가 상이한 예이다. 소스 전극층 또는 드레인 전극층(28a, 28b) 하방에 소스 영역 또는 드레인 영역(27a, 27b)이 형성되고, 소스 전극층 또는 드레인 전극층(28a, 28b)이 소스 영역 또는 드레인 영역(27a, 27b)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
즉, 소스 영역 또는 드레인 영역(27a, 27b)이 받는 플라즈마 대미지를 저감하기 위한 블록킹층으로서, 소스 영역 또는 드레인 영역(27a, 27b) 위에 4층(소스 전극층 또는 드레인 전극층(28a, 28b)과, 채널 보호층(42)과, 수지층(17)과, 제 2 게이트 전극층(19))이 형성됨으로써, 소스 영역 또는 드레인 영역(27a, 27b)이 받는 플라즈마 대미지가 더 저감된다.
도 35c에 도시하는 박막 트랜지스터(35)는 게이트 절연층(13) 위에 접촉되어 저항이 낮은 산화물 반도체막을 형성하고, 그 위에 도전막을 형성한 후, 도전막을 선택적으로 에칭하기 위한 레지스트 마스크와 같은 마스크를 사용하여 저항이 낮은 산화물 반도체막을 에칭한다. 따라서, 저항이 낮은 산화물 반도체막을 에칭함으로써 형성되는 소스 영역 또는 드레인 영역(27a, 27b)은 그 위에 형성되는 소스 전극층 또는 드레인 전극층(28a, 28b)과 상면 형상이 거의 동일하다. 또한, 소스 전극층 또는 드레인 전극층(28a, 28b)의 상면 및 측면은 산화물 반도체층(26)과 접촉되어 형성된다.
또한, 도 35d는 도 35c와 일부분이 상이한 구조를 도시한 것이다. 도 35d에서 도 35c와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 35d는 도 35c와 제 2 게이트 전극층(19)과 제 2 보호 절연층(18)의 형성 순서가 상이한 예이다.
도 35d에 도시하는 바와 같이, 박막 트랜지스터(36)의 제 2 게이트 전극층(19)은 제 1 보호 절연막인 수지층(17) 위에 접촉되어 형성되고, 수지층(17)과 제 2 보호 절연층(18) 사이에 형성되는 구성이다. 수지층(17)과 제 2 보호 절연층(18) 사이에 형성하는 구성으로 하면, 채널 보호층(42) 및 수지층(17)과 함께 제 2 게이트 전극층(19)이 산화물 반도체층(26)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 13)
도 36a는 상하가 2개의 게이트 전극에 끼워진 산화물 반도체층을 사용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는 절연 표면을 갖는 기판 위에 화소부 및 구동 회로에 사용하는 박막 트랜지스터의 일례를 제시한다.
또한, 산화물 반도체층(26)에 접촉되어 비정질 실리콘막이 형성되는 점 외에는 실시형태 9와 동일하므로, 여기서는 상세한 설명은 생략하고, 도 32a와 같은 개소에는 동일 부호를 사용하여 설명한다. 산화물 반도체층(26)을 형성하는 공정까지는 실시형태 9와 동일하다.
실시형태 9에 따라, 산화물 반도체층(26)을 형성한 후, 산화물 반도체층(26) 위에 접촉되는 채널 보호층(43)으로서, 스퍼터링법을 사용하여 얻어진 비정질 반도체막 또는 그 화합물, 대표적으로는 비정질 실리콘막을 형성한다. 또한, 비정질 실리콘막의 화합물이란, 스퍼터링법을 사용하여 형성되는 붕소 등의 p형 불순물 원소를 함유한 p형 비정질 실리콘막, 또는 스퍼터링법을 사용하여 형성되는 인 등의 n형 불순물 원소를 함유한 n형 비정질 실리콘막을 가리킨다.
다만, 산화물 반도체층(26)이 받는 대미지를 가능한 한 저감하기 위하여 성막 조건은 저파워 조건, 또는 기판 온도를 200℃ 미만으로 한다. 본 실시형태에서는 기판 온도를 실온으로 하고, 전력 파워를 1㎾로 하여 붕소를 함유한 비정질 실리콘막을 형성한다.
또한, 붕소를 함유한 비정질 실리콘막을 형성하기 전에 노출된 산화물 반도체층에 대하여 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행함으로써 산화물 반도체층의 표면 근방을 개질하여 산소 과잉 영역으로 할 수 있다. 산소 라디칼 처리를 행하여 산소 과잉 영역이 된 영역에 비정질 실리콘막을 형성하면 계면에 SiOx(X>0)의 박막이 형성되어 오프 전류의 저감을 도모할 수 있다.
산소 라디칼은 산소를 함유한 가스를 사용하여 플라즈마 발생 장치에 의하여 공급되어도 좋고, 또는 오존 발생 장치에 의하여 공급되어도 좋다. 공급된 산소 라디칼 또는 산소를 박막에 조사함으로써 막 표면을 개질할 수 있다. 또한, 산소 라디칼 처리에 한정되지 않고, 아르곤과 산소의 라디칼 처리를 행하여도 좋다. 아르곤과 산소의 라디칼 처리란, 아르곤 가스와 산소 가스를 도입하여 플라즈마를 발생시켜 박막 표면의 개질을 행하는 것을 가리킨다.
채널 보호층(43)은 수분이나 수소 이온이나 OH- 등을 블록하는 층간막으로서 사용할 수 있다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층(41)은 산화물 반도체층에 입사되는 광을 차광하는 차광층으로서도 기능한다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노에 넣고, 산소를 함유한 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다.
다음에, 채널 보호층(43)을 덮는 수지층(17)을 막 두께 0.5㎛ 내지 3㎛의 범위로 형성한다. 수지층(17)에 사용하는 감광성 또는 비감광성의 유기 재료는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들 적층 등을 사용한다.
또한, 수지층(17)의 형성 이후의 공정은 실시형태 9와 동일하므로 여기서는 간략하게 제시한다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터링법에 의하여 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온 내지 100℃))으로 제 2 보호 절연층(18)을 막 두께 50㎚ 내지 400㎚의 범위로 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 사용하여 제 2 보호 절연층(18)을 형성하여도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극층(19)을 포함하는 배선 등)을 형성한다.
상술한 공정을 거침으로써 도 36a에 도시하는 박막 트랜지스터(37)를 얻을 수 있다.
또한, 도 36b는 도 36a와 일부분이 상이한 구조를 도시한 것이다. 도 36b에서 도 36a와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 36b는 도 36a와 제 2 게이트 전극층(19)과 제 2 보호 절연층(18)의 형성 순서가 상이한 예이다.
도 36b에 도시하는 바와 같이, 박막 트랜지스터(38)의 제 2 게이트 전극층(19)은 제 1 보호 절연막인 수지층(17) 위에 접촉되어 형성되고, 수지층(17)과 제 2 보호 절연층(18) 사이에 형성되는 구성이다. 수지층(17)과 제 2 보호 절연층(18) 사이에 형성하는 구성으로 하면, 채널 보호층(43) 및 수지층(17)과 함께 제 2 게이트 전극층(19)이 산화물 반도체층(26)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
또한, 도 36c는 도 36a와 일부분이 상이한 구조를 도시한 것이다. 도 36c에서 도 36a와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 36c는 도 36a와 소스 영역 또는 드레인 영역(27a, 27b)과 소스 전극층 또는 드레인 전극층(28a, 28b)의 상하 위치 관계가 상이한 예이다. 소스 전극층 또는 드레인 전극층(28a, 28b) 하방에 소스 영역 또는 드레인 영역(27a, 27b)이 형성되고, 소스 전극층 또는 드레인 전극층(28a, 28b)이 소스 영역 또는 드레인 영역(27a, 27b)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
즉, 소스 영역 또는 드레인 영역(27a, 27b)이 받는 플라즈마 대미지를 저감하기 위한 블록킹층으로서, 소스 영역 또는 드레인 영역(27a, 27b) 위에 4층(소스 전극층 또는 드레인 전극층(28a, 28b)과, 채널 보호층(43)과, 수지층(17)과, 제 2 게이트 전극층(19))이 형성됨으로써, 소스 영역 또는 드레인 영역(27a, 27b)이 받는 플라즈마 대미지가 더 저감된다.
도 36c에 도시하는 박막 트랜지스터(39)는 게이트 절연층(13) 위에 접촉되어 저항이 낮은 산화물 반도체막을 형성하고, 그 위에 도전막을 형성한 후, 도전막을 선택적으로 에칭하기 위한 레지스트 마스크와 같은 마스크를 사용하여 저항이 낮은 산화물 반도체막을 에칭한다. 따라서, 저항이 낮은 산화물 반도체막을 에칭함으로써 형성되는 소스 영역 또는 드레인 영역(27a, 27b)은 그 위에 형성되는 소스 전극층 또는 드레인 전극층(28a, 28b)과 상면 형상이 거의 동일하다. 또한, 소스 전극층 또는 드레인 전극층(28a, 28b)의 상면 및 측면은 산화물 반도체층(26)과 접촉되어 형성된다.
또한, 도 36d는 도 36c와 일부분이 상이한 구조를 도시한 것이다. 도 36d에서 도 36c와 상이한 부분 외에는 동일 부호를 사용하여 설명한다.
도 36d는 도 36c와 제 2 게이트 전극층(19)과 제 2 보호 절연층(18)의 형성 순서가 상이한 예이다.
도 36d에 도시하는 바와 같이, 박막 트랜지스터(40)의 제 2 게이트 전극층(19)은 제 1 보호 절연막인 수지층(17) 위에 접촉되어 형성되고, 수지층(17)과 제 2 보호 절연층(18) 사이에 형성되는 구성이다. 수지층(17)과 제 2 보호 절연층(18) 사이에 형성하는 구성으로 하면, 채널 보호층(43) 및 수지층(17)과 함께 제 2 게이트 전극층(19)이 산화물 반도체층(26)이 받는 플라즈마 대미지를 저감하는 효과를 갖는다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 14)
반도체 장치의 일례인 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부분과, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는 실시형태 2에 따라 형성하고, SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 질소를 첨가한 산화물 반도체를 소스 영역 또는 드레인 영역에 사용한다. 또한, 박막 트랜지스터는 n채널형 TFT이므로, 구동 회로 중 n채널형 TFT로 구성할 수 있는 구동 회로의 일부분을 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
반도체 장치의 일례인 액티브 매트릭스형 액정 표시 장치의 블록도의 일례를 도 17a에 도시한다. 도 17a에 도시하는 표시 장치는 기판(5300) 위에 표시 소자를 구비한 복수의 화소를 갖는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 갖는다.
또한, 실시형태 2에 제시하는 박막 트랜지스터는 n채널형 TFT이고, n채널형 TFT로 구성되는 신호선 구동 회로에 대하여 도 18을 사용하여 설명한다.
도 18에 도시하는 신호선 구동 회로는 드라이버 IC(5601), 스위치 군(5602_1 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)을 갖는다. 스위치 군(5602_1 내지 5602_M)의 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 갖는다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613), 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 스위치 군(5602_1 내지 5602_M)의 각각은 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613), 및 스위치 군(5602_1 내지 5602_M) 각각에 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 배선(5621_1 내지 5621_M)의 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통하여 3개의 신호선에 접속된다. 예를 들어, J열째의 배선(5621_J)(배선(5621_1) 내지 배선(5621_M) 중 어느 하나)은 스위치 군(5602_J)이 갖는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통하여 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 접속된다.
또한, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613)에는 각각 신호가 입력된다.
또한, 드라이버 IC(5601)는 단결정 기판 위에 형성되는 것이 바람직하다. 또한, 스위치 군(5602_1 내지 5602_M)은 화소부와 동일 기판 위에 형성되는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치 군(5602_1 내지 5602_M)은 FPC 등을 통하여 접속하면 좋다.
다음에, 도 18에 도시한 신호선 구동 회로의 동작에 대하여 도 19의 타이밍 차트를 참조하여 설명한다. 또한, 도 19의 타이밍 차트는 i행째의 주사선 Gi가 선택되는 경우의 타이밍 차트를 도시한 것이다. 또한, i행째의 주사선 Gi의 선택 기간은 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 및 제 3 서브 선택 기간 T3으로 분할된다. 또한, 도 18의 신호선 구동 회로는 다른 행의 주사선이 선택되는 경우에도 도 19와 같은 동작을 한다.
또한, 도 19의 타이밍 차트는 J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 접속되는 경우에 대하여 도시한 것이다.
또한, 도 19의 타이밍 차트는 i행째의 주사선 Gi가 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5703c), 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 도시한 것이다.
또한, 배선(5621_1) 내지 배선(5621_M)에는 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 및 제 3 서브 선택 기간 T3에, 각각 다른 비디오 신호가 입력된다. 예를 들어, 제 1 서브 선택 기간 T1에 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj-1에 입력되고, 제 2 서브 선택 기간 T2에 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj에 입력되고, 제 3 서브 선택 기간 T3에 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj+1에 입력된다. 또한, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 및 제 3 서브 선택 기간 T3에 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-1, Data_j, Data_j+1로 한다.
도 19에 도시하는 바와 같이, 제 1 서브 선택 기간 T1에 제 1 박막 트랜지스터(5603a)가 온 상태가 되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이 제 1 박막 트랜지스터(5603a)를 통하여 신호선 Sj-1에 입력된다. 제 2 서브 선택 기간 T2에 제 2 박막 트랜지스터(5603b)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j가 제 2 박막 트랜지스터(5603b)를 통하여 신호선 Sj에 입력된다. 제 3 서브 선택 기간 T3에 제 3 박막 트랜지스터(5603c)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j+1이 제 3 박막 트랜지스터(5603c)를 통하여 신호선 Sj+1에 입력된다.
상술한 바와 같이, 도 18의 신호선 구동 회로는 하나의 게이트 선택 기간을 3개로 분할함으로써, 하나의 게이트 선택 기간 중에 하나의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 18의 신호선 구동 회로는 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되는 기판의 접속수를 신호선의 개수와 비교하여 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써, 도 18의 신호선 구동 회로는 신뢰성, 수율 등을 향상시킬 수 있다.
또한, 도 18과 같이, 하나의 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어느 하나의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 개수, 구동 방법 등은 한정되지 않는다.
예를 들어, 3개 이상의 서브 선택 기간 각각에 있어서, 하나의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우에는 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 다만, 하나의 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 하나의 서브 선택 기간이 짧아진다. 따라서, 하나의 게이트 선택 기간은 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 20의 타이밍 차트에 도시하는 바와 같이, 하나의 선택 기간을 프리차지(pre-charge) 기간 Tp, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 제 3 서브 선택 기간 T3으로 분할하여도 좋다. 또한, 도 20의 타이밍 차트는 i행째의 주사선 Gi가 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5803c), 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 도시한 것이다. 도 20에 도시하는 바와 같이, 프리차지 기간 Tp에 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)가 온 상태가 된다. 이때, 배선(5621_J)에 입력되는 프리차지 전압 Vp가 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통하여 각각 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 입력된다. 제 1 서브 선택 기간 T1에 제 1 박막 트랜지스터(5603a)가 온 상태가 되고, 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이 제 1 박막 트랜지스터(5603a)를 통하여 신호선 Sj-1에 입력된다. 제 2 서브 선택 기간 T2에 제 2 박막 트랜지스터(5603b)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j가 제 2 박막 트랜지스터(5603b)를 통하여 신호선 Sj에 입력된다. 제 3 서브 선택 기간 T3에 제 3 박막 트랜지스터(5603c)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j+1이 제 3 박막 트랜지스터(5603c)를 통하여 신호선 Sj+1에 입력된다.
상술한 바와 같이, 도 20의 타이밍 차트를 적용한 도 18의 신호선 구동 회로는 서브 선택 기간 전에 프리차지 선택 기간을 설정함으로써, 신호선을 프리차지할 수 있기 때문에, 화소에 대한 비디오 신호의 기록을 고속으로 행할 수 있다. 또한, 도 20에 있어서, 도 19와 같은 부분에 관해서는 공통되는 부호를 사용하여 도시하고, 동일 부분 또는 같은 기능을 갖는 부분의 자세한 설명은 생략한다.
또한, 주사선 구동 회로의 구성에 대하여 설명한다. 주사선 구동 회로는 시프트 레지스터, 버퍼를 갖는다. 또한, 경우에 따라서는, 레벨 시프터를 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는 1라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 온하여야 하기 때문에, 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동 회로의 일부분에 사용하는 시프트 레지스터의 일 형태에 대하여 도 21 및 도 22를 사용하여 설명한다.
도 21에 시프트 레지스터의 회로 구성을 도시한다. 도 21에 도시하는 시프트 레지스터는 복수의 플립플롭(플립플롭(5701_1) 내지 플립플롭(5701_n))으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 21의 시프트 레지스터의 접속 관계에 대하여 설명한다. 도 21의 시프트 레지스터는 i단째의 플립플롭(5701_i)(플립플롭(5701_1) 내지 플립플롭(5701_n) 중 어느 하나)은 도 22에 도시하는 제 1 배선(5501)이 제 7 배선(5717_i-1)에 접속되고, 도 22에 도시하는 제 2 배선(5502)이 제 7 배선(5717_i+1)에 접속되고, 도 22에 도시하는 제 3 배선(5503)이 제 7 배선(5717_i)에 접속되고, 도 22에 도시하는 제 6 배선(5506)이 제 5 배선(5715)에 접속된다.
또한, 도 22에 도시하는 제 4 배선(5504)이 홀수 단째의 플립플롭인 경우에는 제 2 배선(5712)에 접속되고, 짝수 단째의 플립플롭인 경우에는 제 3 배선(5713)에 접속되고, 도 22에 도시한 제 5 배선(5505)이 제 4 배선(5714)에 접속된다.
다만, 도 22에 도시하는 1단째의 플립플롭(5701_1)의 제 1 배선(5501)은 제 1 배선(5711)에 접속되고, 도 22에 도시하는 n단째의 플립플롭(5701_n)의 제 2 배선(5502)은 제 6 배선(5716)에 접속된다.
또한, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 4 배선(5714), 제 5 배선(5715)을 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 21에 도시하는 플립플롭의 자세한 내용에 대하여 도 22에 도시한다. 도 22에 도시하는 플립플롭은 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577), 및 제 8 박막 트랜지스터(5578)를 갖는다. 또한, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577), 및 제 8 박막 트랜지스터(5578)는 n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계 값 전압(Vth)을 상회하였을 때 도통 상태가 된다.
도 22에 있어서, 제 3 박막 트랜지스터(5573)의 게이트 전극은 전원선과 전기적으로 접속된다. 또한, 제 3 박막 트랜지스터(5573)와 제 4 박막 트랜지스터(5574)를 접속시킨 회로(도 22 중의 쇄선으로 둘러싼 회로)는 도 14a에 도시하는 구성에 상당한다고 할 수 있다. 여기서는, 모든 박막 트랜지스터는 인핸스먼트형 n채널형 트랜지스터를 사용하는 예를 제시하지만, 특히 한정되지 않고, 예를 들어, 제 3 박막 트랜지스터(5573)는 디플리션형 n채널형 트랜지스터를 사용하여도 구동 회로를 구동시킬 수 있다.
다음에, 도 21에 도시하는 플립플롭의 접속 구성에 대하여 이하에 제시한다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극의 다른 쪽)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 박막 트랜지스터(5572)의 제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 3 박막 트랜지스터(5573)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 3 박막 트랜지스터(5573)의 게이트 전극이 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 4 박막 트랜지스터(5574)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 4 박막 트랜지스터(5574)의 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 5 박막 트랜지스터(5575)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(5575)의 게이트 전극이 제 1 배선(5501)에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 6 박막 트랜지스터(5576)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 6 박막 트랜지스터(5576)의 게이트 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 7 박막 트랜지스터(5577)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 7 박막 트랜지스터(5577)의 게이트 전극이 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 8 박막 트랜지스터(5578)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 8 박막 트랜지스터(5578)의 게이트 전극이 제 1 배선(5501)에 접속된다.
또한, 제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극, 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(node)(5543)로 한다. 또한, 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극, 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또한, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503), 및 제 4 배선(5504)을 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선이라고 불러도 좋다.
또한, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하거나, 복수의 주사선 구동 회로를 배치함으로써, 더 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우에는 짝수 행의 주사선을 구동하기 위한 주사선 구동 회로를 한 측에 배치하고, 홀수 행 주사선을 구동하기 위한 주사선 구동 회로를 그 반대 측에 배치함으로써, 프레임 주파수를 높이는 것을 실현할 수 있다. 또한, 복수의 주사선 구동 회로에 의하여 같은 주사선에 신호를 출력하면 표시 장치의 대형화에 유리하다.
또한, 반도체 장치의 일례인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우에는, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 때문에, 복수의 주사선 구동 회로를 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일례를 도 17b에 도시한다.
도 17b에 도시하는 발광 표시 장치는 기판(5400) 위에 표시 소자를 구비한 복수의 화소를 갖는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 갖는다.
도 17b에 도시하는 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우에는, 화소는 트랜지스터의 온/오프를 전환함으로써, 발광 상태 또는 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조 표시할 수 있다. 면적 계조법은 하나의 화소를 복수의 부(副)화소로 분할하여 각 부화소를 독립적으로 비디오 신호에 의거하여 구동시킴으로써 계조 표시하는 구동 방법이다. 또한, 시간 계조법은 화소가 발광하는 기간을 제어함으로써 계조 표시하는 구동 방법이다.
발광 소자는 액정 소자 등과 비교하여 응답 속도가 빠르기 때문에, 액정 소자보다 시간 계조법에 적합하다. 구체적으로는, 시간 계조법을 사용하여 표시하는 경우에는, 하나의 프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고 비디오 신호에 따라, 각 서브 프레임 기간에 화소의 발광 소자를 발광 상태 또는 비발광 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써, 비디오 신호에 의하여 하나의 프레임 기간 중에 화소가 실제로 발광하는 기간의 총 길이를 제어할 수 있기 때문에 계조 표시할 수 있다.
또한, 도 17b에 도시하는 발광 표시 장치는 하나의 화소에 2개의 스위치용 TFT를 배치하는 경우에는, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(5402)에서 생성하고, 다른 쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)에서 생성하는 예를 제시하지만, 제 1 주사선에 입력되는 신호와 제 2 주사선에 입력되는 신호의 양쪽 모두를 하나의 주사선 구동 회로에서 생성하도록 하여도 좋다. 또한, 예를 들어, 하나의 화소가 갖는 스위칭용 TFT의 개수에 따라, 스위칭 소자의 동작을 제어하기 위하여 사용되는 복수의 주사선이 각 화소에 형성될 수도 있다. 이 경우에는, 복수의 주사선에 입력되는 신호를 모두 하나의 주사선 구동 회로에서 생성하여도 좋고, 복수의 각 주사선 구동 회로에서 생성하여도 좋다.
또한, 발광 표시 장치에 있어서도, 구동 회로 중 n채널형 TFT로 구성할 수 있는 구동 회로의 일부분을 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다.
또한, 상술한 구동 회로는 액정 표시 장치나 발광 표시 장치에 한정되지 않고, 스위칭 소자와 전기적으로 접속되는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 사용하여도 좋다. 전자 페이퍼는 전기 영동(泳動) 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이처럼 읽기 쉽고, 다른 표시 장치와 비교하여 소비 전력이 낮고, 얇고 가벼운 형상으로 할 수 있는 이점을 갖는다.
전기 영동 디스플레이는 다양한 형태를 가질 수 있겠지만, 양 전하를 갖는 제 1 입자와 음 전하를 갖는 제 2 입자를 포함하는 복수의 마이크로 캡슐이 용매 또는 용질에 분산된 것이고, 마이크로 캡슐에 전계를 인가함으로써 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽 측에 모인 입자의 색깔만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에는 이동하지 않는다. 또한, 제 1 입자의 색깔과 제 2 입자의 색깔은 다른 색깔(무색을 포함함)로 한다.
상술한 바와 같이, 전기 영동 디스플레이는 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. 전기 영동 디스플레이는 액정 표시 장치에 필요한 편광판, 대향 기판도 전기 영동 표시 장치에는 필요하지 않고, 두께나 중량이 반감된다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 피륙, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써, 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 2개의 전극 사이에 끼워지도록 복수의 상기 마이크로 캡슐을 배치하면, 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시할 수 있다. 예를 들어, 실시형태 2의 박막 트랜지스터(SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 질소를 첨가한 산화물 반도체를 소스 영역 또는 드레인 영역에 사용함)를 사용하여 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성(磁性) 재료, 액정 재료, 강유전성 재료, 일렉트로루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료 중에서 선택된 1종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 표시 장치를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재하는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 15)
본 실시형태에서는 반도체 장치로서 발광 표시 장치의 예를 제시한다. 표시 장치가 갖는 표시 소자로서는, 여기서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 제시한다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 함유한 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이러한 메커니즘 때문에, 상술한 바와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 23은 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기서는, SiOx를 함유한 산화물 반도체층(대표적으로는, Zn-O계 비단결정막)을 채널 형성 영역에 사용하고, 질소를 첨가한 Zn-O계 산화물 반도체를 소스 영역 또는 드레인 영역에 사용하는 n채널형 트랜지스터를 하나의 화소에 2개 사용하는 예를 제시한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404), 및 용량 소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속되고, 그 접속 부분을 공통 접속부로 하면 좋다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 또한, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는, 예를 들어, GND, 0V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가함으로써 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 위하여, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순 방향의 임계 값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용함으로써 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극 사이에 용량이 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는 구동용 트랜지스터(6402)가 충분히 온 상태가 되거나 오프 상태가 되거나 하는 2개의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)를 선형 영역에서 동작시키기 위하여 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는 (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행하는 경우에는, 신호의 입력을 상이하게 함으로써, 도 23과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우에는, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순 방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순 방향 전압이란, 원하는 휘도를 얻을 수 있는 전압을 가리키고, 적어도 순 방향의 임계 값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위하여, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 23에 도시하는 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 23에 도시하는 화소에 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 새로 추가하여도 좋다.
다음에, 발광 소자의 구성에 대하여 도 24a 내지 도 24c를 사용하여 설명한다. 여기서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 24a 내지 도 24c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는 실시형태 2에서 제시하는 박막 트랜지스터(170)와 같은 방법으로 제작할 수 있고, SiOx를 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 질소를 첨가한 산화물 반도체를 소스 영역 또는 드레인 영역에 사용한 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위하여 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 화소 구성은 어느 사출 구조의 발광 소자에나 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 24a를 사용하여 설명한다.
도 24a에 구동용 TFT인 TFT(7001)가 n형이며, 발광 소자(7002)로부터 방출되는 광이 양극(7005) 측으로 사출되는 경우의 화소의 단면도를 도시한다. TFT(7001)는 반도체층으로서 산화실리콘을 첨가한 Zn-O계 산화물 반도체를 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 첨가한 Zn-O계 산화물 반도체를 사용한다. 도 24a에서는 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차로 적층된다. 음극(7003)은 일 함수가 작고 또 광을 반사하는 도전막이라면 각종 재료를 사용할 수 있다. 예를 들어, Ca, Al, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우에는, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼운 영역이 발광 소자(7002)에 상당한다. 도 24a에 도시한 화소의 경우에는, 발광 소자(7002)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7005) 측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 24b를 사용하여 설명한다. 구동용 TFT(7011)가 n형이며, 발광 소자(7012)로부터 방출되는 광이 음극(7013) 측으로 사출되는 경우의 화소의 단면도를 도시한다. TFT(7011)는 반도체층으로서 산화실리콘을 첨가한 In-Zn-O계 산화물 반도체를 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 첨가한 In-Zn-O계 산화물 반도체를 사용한다. 도 24b에서는 발광 소자(7012)의 음극(7013)과 구동용 TFT인 TFT(7011)가 전기적으로 접속되고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순차로 적층된다. 또한, 양극(7015)이 투광성을 갖는 경우에는, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 형성되어도 좋다. 음극(7013)은 도 24a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 각종 재료를 사용할 수 있다. 다만, 그 막 두께는 광을 투과하는 정도(바람직하게는, 5㎚ 내지 30㎚ 정도)로 한다. 예를 들어, 20㎚의 막 두께를 갖는 알루미늄막을 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은 도 24a와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 24a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들어, 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어, 흑색의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로 발광층(7014)을 끼운 영역이 발광 소자(7012)에 상당한다. 도 24b에 도시하는 화소의 경우에는, 발광 소자(7012)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 음극(7013) 측으로 사출된다.
다음에, 양면 사출 구조의 발광 소자에 대하여 도 24c를 사용하여 설명한다. 도 24c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에 발광 소자(7022)의 음극(7023)이 성막되고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층된다. TFT(7021)는 반도체층으로서 산화실리콘을 첨가한 Zn-O계 산화물 반도체를 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 첨가한 Zn-O계 산화물 반도체를 사용한다. 음극(7023)은 도 24a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 각종 재료를 사용할 수 있다. 다만, 그 막 두께는 광을 투과하는 정도로 한다. 예를 들어, 20㎚의 막 두께를 갖는 Al을 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은 도 24a와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은 도 24a와 마찬가지로, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩된 부분이 발광 소자(7022)에 상당한다. 도 24c에 도시한 화소의 경우에는, 발광 소자(7022)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽으로 사출된다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 설명하지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 본 실시형태에서는 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 제시하지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되는 구성이라도 좋다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여 도 25a 및 도 25b를 사용하여 설명한다. 도 25a는 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를 제 2 기판과의 사이에 씰재로 밀봉한 패널의 상면도이고, 도 25b는 도 25a의 H-I의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 형성된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여 충전재(4507)와 함께 밀봉된다. 상술한 바와 같이, 외기에 노출되지 않도록, 기밀성이 높고 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 갖고, 도 25b에는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는 산화실리콘을 첨가한 Zn-O계 산화물 반도체를 사용하고, 소스 영역 또는 드레인 영역으로서 질소를 첨가한 Zn-O계 산화물 반도체를 사용한다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 제시한 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4511)의 구성은 적절히 변화시킬 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기폴리실록산을 사용하여 형성한다. 특히, 감광성을 갖는 재료를 사용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 인가되는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4515)이 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4515)은 FPC(4518a)가 갖는 단자와 이방성 도전막(4519)을 통하여 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 제 2 기판(4506)은 투광성을 가져야 한다. 그 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름, 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐부티랄), 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시형태는 충전재로서 질소를 사용한다.
또한, 필요하면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(1/4 파장판, 1/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철로 반사광을 확산하여 눈부심을 절감할 수 있는 안티-글레어(anti-glare) 처리를 행할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로로 실장되어도 좋다. 또한, 신호선 구동 회로만, 또는 그 일부분, 또는 주사선 구동 회로만, 또는 그 일부분만을 별도 형성하여 실장하여도 좋고, 본 실시형태는 도 25a 및 도 25b의 구성에 한정되지 않는다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 16)
산화실리콘(SiOx)을 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 질소를 첨가한 산화물 반도체를 소스 영역 또는 드레인 영역에 사용한 박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 구동 회로, 또한 화소부에 사용하여 표시 기능을 갖는 액정 표시 장치를 제작할 수 있다. 또한, 박막 트랜지스터를 사용한 구동 회로의 일부분 또는 전체를 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
액정 표시 장치는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함)를 포함한다.
또한, 액정 표시 장치는 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 컨트롤러를 포함한 IC 등을 실장한 상태인 모듈을 포함한다. 또한, 상기 액정 표시 장치를 제작하는 과정에 있어서, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 형성한 후이며 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에 있어서의 액정 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함한다.
액정 표시 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여 도 26a1, 도 26a2, 및 도 26b를 사용하여 설명한다. 도 26a1 및 도 26a2는 액정 소자(4013)를 제 1 기판(4001)과 제 2 기판(4006) 사이에 씰재(4005)로 밀봉한 패널의 상면도이고, 도 26b는 도 26a1 및 도 26a2의 선 M-N의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 형성된다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여 액정층(4008)과 함께 밀봉된다. 본 실시형태에 있어서, 액정층(4008)은 특히 한정되지 않지만, 블루상을 나타내는 액정 재료를 사용한다. 블루상을 나타내는 액정 재료는 전압 무인가 상태로부터 전압 인가 상태로 될 때, 응답 속도가 1msec 이하로 짧고, 고속 응답이 가능하다. 블루상을 나타내는 액정 재료로서 액정 및 키랄(chiral)제를 함유한다. 키랄제는 액정을 나선 구조로 배향시켜, 블루상을 발현시키기 위하여 사용한다. 예를 들어, 5wt% 이상의 키랄제를 혼합시킨 액정 재료를 액정층에 사용하면 좋다. 액정은 서모트로픽 액정, 저분자 액정, 고분자 액정, 강유전성 액정, 반강유전성 액정 등을 사용한다.
도 26a1은 제 1 기판(4001) 위에 형성된 씰재(4005)로 둘러싸인 영역과 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다. 또한, 도 26a2는 신호선 구동 회로의 일부분을 제 1 기판(4001) 위에 형성하는 예이고, 제 1 기판(4001) 위에 신호선 구동 회로(4003b)가 형성되고, 또 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003a)가 실장된다.
또한, 별도 형성한 구동 회로의 접속 방법은 특히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 26a1은 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이고, 도 26a2는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 박막 트랜지스터를 갖고, 도 26b에는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성된다. 박막 트랜지스터(4010, 4011)는 산화실리콘(SiOx)을 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 질소를 첨가한 산화물 반도체를 사용한 소스 영역 또는 드레인 영역을 사용한 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또한, 제 1 기판(4001) 위에 화소 전극층(4030) 및 공통 전극층(4031)이 형성되고, 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 액정 소자(4013)는 화소 전극층(4030), 공통 전극층(4031), 및 액정층(4008)을 포함한다. 본 실시형태에서는 기판에 대략 평행한(즉 수평 방향) 전계를 발생시켜 기판과 평행한 면 내에서 액정 분자를 이동시켜 계조를 제어하는 방식을 사용한다. 이러한 방식으로서, IPS(In Plane Switching) 모드로 사용하는 전극 구성이나, FFS(Fringe Field Switching) 모드로 사용하는 전극 구성을 적용할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006)의 외측에는 각각 편광판(4032, 4033)이 형성된다.
또한, 제 1 기판(4001) 및 제 2 기판(4006)으로서는, 투광성을 갖는 유리, 플라스틱 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 형성된다. 또한, 구 형상(spherical)의 스페이서를 사용하여도 좋다.
또한, 도 26a1, 도 26a2, 및 도 26b의 액정 표시 장치는 기판의 외측(시인 측)에 편광판을 형성하는 예를 제시하지만, 편광판은 기판의 내측에 형성하여도 좋다. 편광판의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광층을 형성하여도 좋다.
층간막인 절연층(4021)은 투광성 수지층이다. 또한, 층간막(4021)의 일부분을 차광층으로 하여도 좋다. 차광층은 박막 트랜지스터(4010, 4011)를 덮도록 형성하는 것이 바람직하다. 도 26a1, 도 26a2, 및 도 26b에 있어서는, 박막 트랜지스터(4010, 4011) 상방을 덮도록 차광층(4034)이 제 2 기판(4006) 측에 형성된다. 차광층(4012, 4034)을 형성함으로써, 콘트라스트 향상이나 박막 트랜지스터의 안정화의 효과를 더 높일 수 있다.
차광층(4034)을 형성하면, 박막 트랜지스터의 반도체층에 입사되는 광의 강도를 감쇠시킬 수 있고, 산화물 반도체의 광 감도로 인한 박막 트랜지스터의 전기 특성의 변동을 방지하여 안정화시키는 효과를 얻을 수 있다.
박막 트랜지스터의 보호막으로서 기능하는 절연층(4020)으로 덮는 구성으로 하여도 좋지만, 특히 한정되지 않는다.
또한, 보호막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것이므로 치밀한 막인 것이 바람직하다. 보호막은 스퍼터링법을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화실리콘막의 단층 또는 적층으로 형성하면 좋다.
또한, 평탄화 절연막으로서 투광성을 갖는 절연층을 추가로 형성하는 경우에는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 절연층을 형성하여도 좋다.
적층하는 절연층의 형성법은 특히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코팅, 딥핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층을 재료액을 사용하여 형성하는 경우에는, 베이크하는 공정에서 동시에 반도체층의 어닐링(200℃ 내지 400℃)을 행하여도 좋다. 절연층의 소성 공정과 산화물 반도체층의 어닐링을 겸함으로써, 효율 좋게 액정 표시 장치를 제작할 수 있다.
화소 전극층(4030), 공통 전극층(4031)은 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 공통 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 함유한 도전성 조성물을 사용하여 형성할 수 있다.
또한 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 각종 신호 및 전위가 FPC(4018)로부터 공급된다.
또한, 박막 트랜지스터는 정전기 등으로 인하여 파괴되기 쉬우므로, 게이트선 또는 소스선에 대하여 구동 회로 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는 산화물 반도체를 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
도 26a1, 도 26a2, 및 도 26b에서는 접속 단자 전극(4015)이 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통하여 FPC(4018)가 갖는 단자와 전기적으로 접속된다.
또한, 도 26a1, 도 26a2, 및 도 26b에서는 신호선 구동 회로(4003)를 별도 형성하여 제 1 기판(4001)에 실장하는 예를 제시하지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도 형성하여 실장하여도 좋다.
도 27은 액정 표시 장치의 단면 구조의 일례이고, 소자 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되고, 그 사이에 TFT 등을 포함하는 소자층(2603), 액정층(2604)이 형성된다.
컬러 표시하는 경우에는, 백 라이트부에 복수 종류의 발광색을 사출하는 발광 다이오드를 배치한다. RGB 방식의 경우에는, 적색의 발광 다이오드(2910R), 녹색의 발광 다이오드(2910G), 청색의 발광 다이오드(2910B)를 액정 표시 장치의 표시 에어리어를 복수로 분할한 분할 영역에 각각 배치한다.
대향 기판(2601)의 외측에는 편광판(2606)이 형성되고, 소자 기판(2600)의 외측에는 편광판(2607), 및 광학 시트(2613)가 배치된다. 광원은 적색의 발광 다이오드(2910R), 녹색의 발광 다이오드(2910G), 청색의 발광 다이오드(2910B)와 반사판(2611)으로 구성되고, 회로 기판(2612)에 형성된 LED 제어 회로(2912)는 플렉시블 배선 기판(2609)을 통하여 소자 기판(2600)의 배선 회로부(2608)와 접속되고, 또한, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장된다.
본 실시형태는 이 LED 제어 회로(2912)에 의하여 개별로 LED를 발광시킴으로써 필드 시퀀셜 방식의 액정 표시 장치로 하는 예를 제시하지만 특히 한정되지 않고, 백 라이트의 광원으로서 냉음극관 또는 백색 LED를 사용하여 컬러 필터를 형성하여도 좋다.
또한, 본 실시형태에서는 IPS 모드에서 사용하는 전극 구성의 예를 제시하지만 특히 한정되지 않고, TN(Twisted Nematic) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 17)
본 실시형태에서는 반도체 장치로서 전자 페이퍼의 일례를 제시한다.
도 28a는 액티브 매트릭스형의 전자 페이퍼를 도시한 단면도이다. 반도체 장치에 사용되는 표시부에 배치되는 박막 트랜지스터(581)로서는 실시형태 2에 제시하는 산화실리콘(SiOx)을 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 질소를 첨가한 산화물 반도체를 소스 영역 또는 드레인 영역에 사용하는 박막 트랜지스터와 같은 방법으로 제작할 수 있다.
도 28a의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써 표시하는 방법이다.
기판(580)과 기판(596) 사이에 밀봉되는 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층이 절연층(585)에 형성된 개구에서 제 1 전극층(587)과 접촉되어 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전된다(도 28a 참조). 본 실시형태에 있어서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은 박막 트랜지스터(581)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부에 있어서, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 밀봉한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층 사이에 형성되는 마이크로 캡슐은 제 1 전극층과 제 2 전극층에 의하여 전장(電場)이 주어지면, 흰 미립자와 검은 미립자가 반대 방향으로 이동함으로써 백색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 전자 페이퍼라고 불린다. 전기 영동 표시 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트가 불필요하고, 또한 소비 전력이 작고, 어두컴컴한 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않은 경우라도, 한번 표시한 상을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능이 딸린 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우라도 표시된 상을 보존해 둘 수 있다.
실시형태 2에 제시하는 공정에 의하여, 산화실리콘을 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 질소를 첨가한 산화물 반도체를 소스 영역 또는 드레인 영역에 사용하는 박막 트랜지스터를 제작함으로써, 반도체 장치로서 제조 비용이 저감된 전자 페이퍼를 제작할 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 모든 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용카드 등의 각종 카드의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 28b에 도시한다.
도 28b는 전자 서적(2700)의 일례를 도시한 것이다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체가 되고, 상기 축부(2711)를 축으로 하여 개폐 동작할 수 있다. 이러한 구성을 가짐으로써, 종이로 이루어진 서적처럼 동작할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 28b에서는 표시부(2705))에 글을 표시하고, 왼쪽의 표시부(도 28b에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 28b에는 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여 다운로드하는 구성으로 할 수도 있다.
또한, 본 실시형태는 다른 실시형태에 기재하는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 18)
산화실리콘(SiOx)을 함유한 산화물 반도체층을 채널 형성 영역에 사용하고, 질소를 첨가한 산화물 반도체를 소스 영역 또는 드레인 영역에 사용한 박막 트랜지스터를 함유한 반도체 장치는 다양한 전자기기(유기기(遊技機)도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 29a는 텔레비전 장치(9600)의 일례를 도시한 것이다. 텔레비전 장치(9600)는 케이스에 표시부(9603)가 내장된다. 표시부(9603)에 영상을 표시할 수 있다. 또한, 여기서는 벽에 고정하여 케이스의 뒤쪽을 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)로 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기로 일반의 텔레비전 방송을 수신할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
도 29b는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐 가능하도록 연결된다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도29b에 도시하는 휴대형 유기기는 그 외에 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(9889)) 등을 구비한다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이라면 좋고, 그 외의 부속 설비가 적절히 형성된 구성으로 할 수 있다. 도 29b에 도시하는 휴대형 유기기는 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신하여 정보를 공유하는 기능을 갖는다. 또한, 도 29b에 도시하는 휴대형 유기기가 갖는 기능은 이것에 한정되지 않고, 각종 기능을 가질 수 있다.
도 30a는 휴대 전화기(1000)의 일례를 도시한 것이다. 휴대 전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크로폰(1006) 등을 구비한다.
도 30a에 도시하는 휴대 전화기(1000)는 표시부(1002)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 전화를 거는 조작, 또는 메일을 작성하는 조작 등은 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면에는 주로 3가지 모드가 있다. 제 1 모드는 화상의 표시가 주된 표시 모드이고, 제 2 모드는 문자 등의 정보 입력이 주된 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2가지 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 걸거나 또는 메일을 작성하는 경우에는, 표시부(1002)를 문자 입력이 주된 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우에는, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 형성함으로써, 휴대 전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환할 수 있다.
또한, 화면 모드의 전환은 표시부(1002)를 터치함으로써, 또는 케이스(1001)의 조작 버튼(1003)을 조작함으로써 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환되도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터인 경우에는 표시 모드로 전환되고, 텍스트 데이터인 경우에는 입력 모드로 전환된다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서에 의하여 검출되는 신호를 검지하고, 그 신호에 의하여, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면 모드가 입력 모드로부터 표시 모드로 전환되도록 제어하여도 좋다.
표시부(1002)를 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락으로 터치하여 장문(掌紋)이나 지문(指紋) 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광(近赤外光)을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 30b도 휴대 전화기의 일례이다. 도 30b의 휴대 전화기는 케이스(9411)에 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크로폰(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 갖고, 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)와 화살표로 표시된 2방향으로 탈착할 수 있다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축들을 장착할 수도 있고, 표시 장치(9410)와 통신 장치(9400)의 장축들을 장착할 수도 있다. 또한, 표시 기능만이 필요한 경우에는, 통신 장치(9400)로부터 표시 장치(9410)를 분리하고, 표시 장치(9410)를 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의하여 화상 또는 입력 정보를 수수(授受)할 수 있고, 각각 충전할 수 있는 배터리를 갖는다.
본 실시형태는 다른 실시형태에 기재하는 구성과 적절히 조합하여 실시할 수 있다.
10: 기판
11: 게이트 전극층
12: 게이트 절연층
13: 산화물 반도체층
14a: 소스 영역 또는 드레인 영역
14b: 소스 영역 또는 드레인 영역
15a: 소스 전극층 또는 드레인 전극층
15b: 소스 전극층 또는 드레인 전극층
17: 절연막
160: 박막 트랜지스터

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 절연 표면 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 절연층을 형성하는 단계와;
    산화실리콘을 2.5wt% 이상 20wt% 이하 함유한 제 1 산화물 반도체 타깃을 사용한 스퍼터링법에 의하여, 상기 절연층 위에 산화실리콘을 함유한 산화물 반도체층을 형성하는 단계와;
    질소를 함유한 분위기하에서 상기 산화실리콘을 함유한 산화물 반도체층 위에 제 2 산화물 반도체 타깃을 사용하여 산질화물층을 형성하는 단계와;
    상기 산질화물층 위에 도전막을 형성하는 단계와;
    소스 전극 및 드레인 전극을 제공하기 위해 상기 도전막의 일부분, 그리고 소스 영역 및 드레인 영역을 제공하기 위해 상기 산질화물층의 일부분을 제거하고, 상기 게이트 전극과 겹치는, 상기 산화실리콘을 함유한 산화물 반도체층의 일부분을 노출시키는 단계를 포함하는, 반도체 장치의 제작 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 반도체 장치는 전자 서적, 텔레비전 장치, 유기기, 및 전화기로 이루어진 그룹 중에서 선택된 하나인, 반도체 장치의 제작 방법.
  9. 산화실리콘을 2.5wt% 이상 20wt% 이하 함유한 제 1 산화물 반도체 타깃을 사용한 스퍼터링법에 의하여, 절연 표면 위에 산화물 반도체층을 형성하는 단계와;
    질소를 함유한 분위기하에서, 제 2 산화물 반도체 타깃을 사용한 스퍼터링법에 의하여 산화실리콘을 함유한 상기 산화물 반도체층 위에 산질화물층을 형성하는 단계와;
    상기 산질화물층 위에 도전막을 형성하는 단계와;
    소스 전극 및 드레인 전극을 제공하기 위해 상기 도전막의 일부분, 그리고 소스 영역 및 드레인 영역을 제공하기 위해 상기 산질화물층의 일부분을 제거하고, 산화실리콘을 함유한 상기 산화물 반도체층의 일부분을 노출시키는 단계;
    상기 소스 전극 및 상기 드레인 전극을 덮는 절연층을 형성하는 단계와;
    상기 절연층 위에 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  10. 제 9 항에 있어서,
    상기 반도체 장치는 전자 서적, 텔레비전 장치, 유기기, 및 전화기로 이루어진 그룹 중에서 선택된 하나인, 반도체 장치의 제작 방법.
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