JP2011119710A - 半導体装置及びその動作方法 - Google Patents

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Abstract

【課題】安定した電気特性を有する薄膜トランジスタを有する電位保持機能の高い固体撮像素子を提供する。
【解決手段】固体撮像素子の信号電荷蓄積部を光電変換素子のカソード電位に初期化することでリセットトランジスタを省く構成とし、酸化物半導体層を用いたオフ電流が１×１０−１３Ａ以下の薄膜トランジスタを固体撮像素子の転送トランジスタに用いることで信号電荷蓄積部の電位が一定に保たれ、ダイナミックレンジを向上させることができる。また、周辺回路に相補型金属酸化物半導体素子が作製可能なシリコン半導体を用いることで高速かつ低消費電力の半導体装置を作製することができる。
【選択図】図１

Description

本発明の一形態は、酸化物半導体を用いた電界効果型トランジスタを有する半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタは液晶テレビに代表されるような表示装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が公知であるが、その他の材料として酸化物半導体が注目されている。
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を含む材料が知られている。そして、キャリア（電子）濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）で形成された薄膜トランジスタが開示されている（特許文献１乃至３）。
特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報
一方で、表示装置に近い構成ながらも、優れた電気特性が要求される固体撮像素子などでは、ＳＯＩ基板やバルクの単結晶シリコン基板を用いた電界効果型トランジスタが一般的に用いられている。
しかしながら、単結晶シリコンを用いた電界効果型トランジスタであっても理想的な電気特性を有しているとは言えず、例えばオフ電流（リーク電流などとも呼ぶ）は、実質的にゼロと言えるほど小さいものではない。また、シリコンは温度特性の変化が比較的大きい材料でもあり、特にオフ電流は変化しやすい。従って、固体撮像素子など電荷保持型の半導体装置を構成する場合には、周囲の環境に左右されず、十分な電位保持期間の確保が可能であり、よりオフ電流が低減されたデバイスの開発が望まれている。
そこで、開示する本発明の一態様は、安定した電気特性（例えば、オフ電流が極めて低減されている）を有する薄膜トランジスタを含む固体撮像素子を提供することを目的とする。
本発明の一態様は、シリコン半導体を用いて形成された光電変換素子及び増幅トランジスタを少なくとも有し、転送トランジスタが酸化物半導体で形成された画素を有する固体撮像素子に関する。
また、本発明の一態様における酸化物半導体は、電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい。
すなわち、本発明の一態様は、酸化物半導体に含まれる水素若しくはＯＨ基を除去することにより、酸化物半導体に含まれる水素の濃度が、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）における最低値で５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、または１×１０１６／ｃｍ３未満とし、キャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下とした酸化物半導体膜でチャネル領域が形成される薄膜トランジスタを有する固体撮像素子が構成されるものである。
酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにする。
このように高純度化された酸化物半導体は、薄膜トランジスタのチャネル形成領域に用いることで、電気特性がノーマリーオフを呈し、１Ｖから１０Ｖのドレイン電圧において、そのオフ電流は、１×１０−１３Ａ以下、または１００ａＡ／μｍ（μｍは、薄膜トランジスタのチャネル幅）以下、好ましくは１０ａＡ／μｍ以下、更に好ましくは１ａＡ／μｍ以下となるように作用させることができる。
本明細書で開示する本発明の一態様は、シリコン半導体に埋設された光電変換素子部と、光電変換素子部と転送トランジスタを介して電気的に接続される信号電荷蓄積部と、信号電荷蓄積部と電気的にゲート電極が接続される増幅トランジスタと、を有し、転送トランジスタのチャネル形成領域は酸化物半導体で形成されており、増幅トランジスタのチャネル形成領域はシリコン半導体で形成された画素部を有することを特徴とする半導体装置である。
また、上記増幅トランジスタも酸化物半導体を用いた薄膜トランジスタで形成しても良い。更に上記画素部には、選択トランジスタが設けられていても良い。また、画素部と接続される周辺回路部は、シリコン半導体を用いたバルクトランジスタで相補型（ＣＭＯＳ）トランジスタの構成とすることが好ましい。
本明細書で開示する本発明の他の一態様は、光電変換素子部と、光電変換素子部と電気的に接続される転送トランジスタと、転送トランジスタと電気的に接続される信号電荷蓄積部と、信号電荷蓄積部と電気的に接続される増幅トランジスタと、を有し、光電変換素子部を順バイアスとし、転送トランジスタをオンして信号電荷蓄積部を光電変換素子部のカソード電位に初期化し、光電変換素子部を逆バイアスとし、光電変換素子部に光を照射して信号電荷蓄積部の電位を変化させ、転送トランジスタをオフして前記信号電荷蓄積部の電位を保持し、信号電荷蓄積部の電位に従って増幅トランジスタより信号を出力させる半導体装置の動作方法である。
従来のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサは、リセットトランジスタを動作させることによって、信号電荷蓄積部の電位を初期化していたが、本発明の一態様では、信号電荷蓄積部を光電変換素子部（フォトダイオード）のカソード電位に初期化することでリセットトランジスタを省く構成とすることができる。
本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、「配線」は「電極」の一部として用いられることがある。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
また、「ＳＯＩ基板」に用いる基板は、シリコンウエハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板などの非半導体基板をも含む。つまり、絶縁体基板上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般を指すものとする。つまり、本明細書等においては「ＳＯＩ基板」も「半導体基板」に含まれる。
本発明の一形態によれば、リセットトランジスタを省き、かつオフ電流が極めて小さい酸化物半導体を用いた薄膜トランジスタを転送トランジスタに用いることで信号電荷蓄積部の電位が一定に保たれ、ダイナミックレンジを向上させることができる。また、周辺回路に相補型トランジスタが作製可能なシリコン半導体を用いることで動作が高速で、低消費電力の半導体装置とすることができる。
固体撮像素子の画素の構成について説明する断面図。 固体撮像素子の画素の構成について説明する断面図。 固体撮像素子の画素の構成について説明する断面図。 固体撮像素子の作製方法について説明する断面図。 固体撮像素子の作製方法について説明する断面図。 酸化物半導体を用いた薄膜トランジスタのＶｇ−Ｉｄ特性を示す図。 酸化物半導体を用いた薄膜トランジスタの写真。 酸化物半導体を用いた薄膜トランジスタのＶｇ−Ｉｄ特性（温度特性）を示す図。 酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。 図９に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 図９に示すＢ−Ｂ’断面におけるエネルギーバンド図（模式図）であって、（Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態を示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 フォトダイオードの動作について説明する図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 固体撮像素子の構成について説明する図。 リセット端子駆動回路及び転送端子駆動回路の構成について説明する図。 垂直出力線駆動回路の構成について説明する図。 シフトレジスタとバッファ回路の一例を示す図。 固体撮像素子の画素の構成について説明する断面図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成要素や領域の大きさ、及び層の厚さ等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書にて用いる第１、第２、第３、等の用語は、構成要素の混同を避けるために付したものであり、順序などを限定するものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本発明の一態様は、金属絶縁物半導体素子、所謂ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた半導体装置である。本明細書では、チャネル形成領域に薄膜の半導体を用いた素子を薄膜トランジスタと称し、チャネル形成領域にバルクの半導体を用いた素子をバルクトランジスタと称する。ただし、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成されている半導体層は薄膜とも言えるが、本明細書では該半導体層で形成したトランジスタはバルクトランジスタの一種とする。
本発明の一態様における薄膜トランジスタを含む固体撮像素子の画素を構成する例を以下に説明する。本実施の形態では、一例として、固体撮像素子における画素が有する薄膜トランジスタと、当該薄膜トランジスタに接続された光電変換素子及びシリコン半導体で形成されたバルクトランジスタについて説明する。なお画素とは、固体撮像素子に設けられた各素子、例えば光電変換素子、トランジスタ、及び配線等からなり、電気的な信号の入出力で画像を出力させるための素子で構成される素子群のことをいう。
なお画素は、図２８（Ａ）の断面図に示すように基板表面側に形成したレンズ６００、カラーフィルタ６０２、及び層間絶縁膜６０６等を通して入射光を光電変換素子６０８に受光させる構造とすることができる。ただし、点線枠で囲んだ領域に示すように、矢印で示す光路の一部が配線層６０４の一部によって遮光されてしまうことがあり、図２８（Ｂ）に示すように基板裏面側にレンズ６１０及びカラーフィルタ６１２を形成して入射光を光電変換素子６１８に効率良く受光させる構造としても良い。
また、ＡとＢとが接続されている、と記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
本発明の一態様である固体撮像素子の画素部分の一例を図１に断面図で示す。図１は転送トランジスタ１０１に酸化物半導体の薄膜トランジスタを用いた例で、増幅トランジスタ１３１は、単結晶シリコン基板１００に形成されたｎチャネル型のバルクトランジスタで形成している。光電変換素子１１０はｎ型領域１１２と薄いｐ型領域１１４を含むフォトダイオードを形成しており、転送トランジスタ１０１のソース電極１０４に接続される。また、転送トランジスタ１０１のドレイン電極下方には信号電荷蓄積部１１６（フローティングディフュージョンとも呼ぶ）が形成される。転送トランジスタ１０１は、酸化物半導体層がチャネル領域となるトップゲート構造をしている。増幅トランジスタ１３１は、ｎ型領域１３２ａ、１３２ｂとゲート電極１３８を含むｎチャネル型のバルクトランジスタであり、増幅トランジスタ１３１のゲート電極１３８は、配線１５４により信号電荷蓄積部１１６と電気的に接続されている。
なお、図１の構造において、バルクトランジスタのゲート絶縁層１３６は薄膜トランジスタである転送トランジスタ１０１の下地絶縁層を兼ねており、信号電荷蓄積部１１６はゲート絶縁層１３６を誘電体として容量を形成している。また、薄膜トランジスタのゲート絶縁層１１８は、バルクトランジスタの層間絶縁層の一部として機能する。
酸化物半導体をチャネル形成領域に用いた薄膜トランジスタは、トップゲート型を例として示したが、逆スタガ構造などのボトムゲート型を用いても良い。また、光電変換素子１１０に光を照射する必要があるため、転送トランジスタ１０１のソース電極の一部を光電変換素子１１０の受光部に接続させる例を挙げたが、ソース電極を透光性導電材料で形成し、光電変換素子１１０との接続の状態を変えても良い。例えば、図２（Ａ）に示すように、透光性導電材料で形成したソース電極２０４を有するトランジスタ２０１を転送トランジスタとして用いれば、光電変換素子２１０の受光面の一部または全面に接続することができる。また、図２（Ｂ）に示す様に光電変換素子３１０への光路を確保できるように、抵抗の低い金属層をソース電極３０４及びドレイン電極３０６とし、透光性導電材料層をバッファ層３０５、３０７として積層したトランジスタ３０１を転送トランジスタとして用いても良い。
光電変換素子として形成するフォトダイオードはｐ型単結晶シリコン基板（ＳＯＩの場合は、ｐ型単結晶シリコン層）にｎ型領域を形成し、その上部に薄いｐ型領域を形成した所謂埋め込み型フォトダイオードを形成する。フォトダイオードの表面にｐ型領域を形成することで表面で発生する暗電流によるノイズを低減することができる。
また、上記では単結晶半導体基板を用いた例を示したが、ＳＯＩ構造の基板であっても良い。また、バルクトランジスタの構造はこれに限らず、ゲート電極端にサイドウォールを設けたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やソースドレイン領域の一部に低抵抗のシリサイド等を形成した構造であっても良い。
また、上記画素部には増幅トランジスタ１３１と電気的に接続される選択トランジスタを設けても良い。増幅トランジスタ及び選択トランジスタは共にシリコン半導体、酸化物半導体のどちらを用いても形成することができる。ただし、増幅トランジスタは、より増幅率の高いシリコン半導体層を用いたバルクトランジスタで形成することが好ましい。
また、バルクトランジスタの上部に絶縁層を設け、その上に薄膜トランジスタを設けることもできる。例えば、薄膜トランジスタで形成する転送トランジスタをバルクトランジスタで形成する増幅トランジスタの上部に設ければ、一画素につき必要なトランジスタの面積が１／２から２／３程度となり、集積度の向上やフォトダイオードの受光面積を増加させることができ、ノイズを低減させることもできる。図３はその一例であり、下層に光電変換素子５１０とバルクトランジスタで形成された増幅トランジスタ５３１を形成し、絶縁膜５４１を介して上層に薄膜トランジスタで形成された転送トランジスタ５０１を設けた例であり、光電変換素子及びバルクトランジスタと薄膜トランジスタの作製工程が分離できるため、工程の制御が容易となる。ただし、信号電荷蓄積部５１６を形成するための容量電極５４０を設けておくことが好ましい。
ここで、本発明の一態様は、酸化物半導体層を用いた薄膜トランジスタを含む構成であるとともに、固体撮像素子であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサの一般的な構成要素であるリセットトランジスタを省いていることに特徴がある。従来のＣＭＯＳイメージセンサは、リセットトランジスタを動作させることによって、信号電荷蓄積部の電位を初期化していたが、本発明の一態様では、信号電荷蓄積部をフォトダイオードのカソード電位に初期化することができる。先ず、フォトダイオードを順バイアスとし、転送トランジスタをオンすると信号電荷蓄積部はフォトダイオードのカソードと同じ電位となる。次にフォトダイオードを逆バイアスとし、フォトダイオードに光を照射すると信号電荷蓄積部の電位は放電により低下する。ここで転送トランジスタをオフし、保持された電位に従って増幅トランジスタにより信号を出力させることができる。
以上の構造の薄膜トランジスタとバルクトランジスタを組み合わせることにより、信号電荷蓄積部の電位の保持機能を高め、ダイナミックレンジの広い固体撮像素子の画素部を形成することができる。ただし、この本発明の一態様を実現するには極めてオフ電流の小さい薄膜トランジスタを用いることが好ましい。次にその作製方法を説明する。
本発明の一態様は、単結晶シリコン半導体を用いたバルクトランジスタと極めて電気特性の良好な酸化物半導体を用いた薄膜トランジスタを複合することにより固体撮像素子の画素部を形成するものである。従って、酸化物半導体を用いた薄膜トランジスタの作製方法を中心に詳細な説明を行う。
一例として、図１の構造の作製方法を図４及び図５の断面図を用いて説明する。まず、Ｐ型の単結晶シリコン基板１００に絶縁膜１４０（フィールド酸化膜とも言う）で分離した素子形成領域を形成する。素子分離領域の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）やＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。
ここで基板は単結晶シリコン基板に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることもできる。
なお、本実施の形態では、埋め込み型のフォトダイオード及びｎチャネル型のバルクトランジスタを用いる構成であるため、ｐ型単結晶シリコン基板を用いるが、ｐウェルを形成すればｎ型単結晶シリコン基板を用いることもできる。
次に、素子形成領域を覆うようにゲート絶縁層１３６を形成する。例えば、熱処理を行い単結晶シリコン基板１００に設けられた素子形成領域の表面を酸化させることにより酸化シリコン膜を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸窒化シリコン膜との積層構造で形成してもよい。
他の方法としては、例えば、単結晶シリコン基板１００に設けられた素子形成領域の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、ゲート絶縁層１３６として酸化シリコン膜又は窒化シリコン膜で形成することができる。また、高密度プラズマ処理により素子形成領域の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、素子形成領域の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸窒化シリコン膜が形成され、ゲート絶縁層１３６は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。
次に、ゲート絶縁層１３６を覆うように導電層を形成する。ここでは、導電層１３８ａと導電層１３８ｂを順に積層して形成する。もちろん、導電層は、単層または２層以上の積層構造で形成してもよい。
導電層１３８ａ、１３８ｂとしては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
ここでは、導電層１３８ａとして窒化タンタルを用いて形成し、その上に導電層１３８ｂとしてタングステンを用いて積層構造で設ける。また、他にも、導電層１３８ａとして、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層または積層膜を用い、導電層１３８ｂとして、タンタル、モリブデン、チタンから選ばれた単層または積層膜を用いることができる。
次に、積層して設けられた導電層１３８ａ、１３８ｂを選択的にエッチングして除去することによって、ゲート絶縁層１３６の上方の一部に導電層１３８ａ、１３８ｂを残存させ、ゲート電極１３８を形成する。
次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、当該レジストマスク及びゲート電極１３８をマスクとして不純物元素を導入することによってｎ型領域１３２ａ、１３２ｂを形成する。ここでは、ｎチャネル型のバルクトランジスタを形成するため、不純物元素としては、ｎ型を付与する不純物元素であるリン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
次に、光電変換素子であるフォトダイオードを作製するためにレジストマスクを選択的に形成する。まず、ｎ型を付与する不純物元素であるリン（Ｐ）やヒ素（Ａｓ）をｐ型単結晶シリコン基板に導入しｐｎ接合を形成した後、ｐ型を付与する不純物元素であるホウ素（Ｂ）をｎ型領域の表層に導入することで埋め込み型のフォトダイオードを形成することができる。
この段階で、図４（Ａ）の右側に示すバルクトランジスタと左側に示すフォトダイオードの構造が完成する。
次に酸化物半導体層をチャネル領域とする薄膜トランジスタの作製方法について説明する。
本実施の形態では、既に単結晶シリコン基板１００上に設けられているバルクトランジスタのゲート絶縁層１３６上に薄膜トランジスタを形成する。つまり、薄膜トランジスタの下地膜とバルクトランジスタのゲート絶縁層とを兼ねることができる。ただし、次の方法を用いて絶縁層を成膜し、下地膜を積層としても良い。
酸化物半導体層と接する絶縁層は、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層の形成方法としては、プラズマＣＶＤ法またはスパッタ法等を用いることができるが、絶縁層中に水素が多量に含まれないようにするためには、スパッタ法で絶縁層を成膜することが好ましい。
絶縁層として、スパッタ法により酸化シリコン層を形成する例を説明する。単結晶シリコン基板１００を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲットを用いて、単結晶シリコン基板１００に絶縁層として、酸化シリコン層を成膜する。また単結晶シリコン基板１００は室温でもよいし、加熱されていてもよい。
例えば、石英（好ましくは合成石英）をターゲットとして用い、基板温度１０８℃、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタ法により酸化シリコン層を成膜する。膜厚は１００ｎｍとする。なお、石英に代えてシリコンを酸化シリコン層を成膜するためのターゲットとして用いることができる。このとき、スパッタガスとして酸素または、酸素及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ絶縁層を成膜することが好ましい。絶縁層に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜し絶縁層に含まれる不純物の濃度を低減することができる。
絶縁層を成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物などの不純物がｐｐｍ程度の濃度またはｐｐｂ程度の濃度まで除去された高純度ガスを用いることが好ましい。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、直流電源を用いるＤＣスパッタ法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法がある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に導電膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
また、絶縁層は積層構造でもよく、例えば、基板側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁層と、上記酸化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成膜することが好ましい。
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
絶縁層として窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層と酸化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に窒素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲットを用いて窒化シリコン層を形成し、次にスパッタガスを酸素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化シリコン層と酸化シリコン層とを大気に曝露せずに連続して形成することができるため、窒化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。
次いで、絶縁層上（本実施の形態ではゲート絶縁層１３６上）に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタ装置の予備加熱室で単結晶シリコン基板１００を予備加熱し、該基板に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、後に形成する薄膜トランジスタのゲート絶縁層１１８の成膜前に行ってもよいし、後に形成するソース電極及びドレイン電極となる導電層の成膜前に行っても良い。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、イオン化したアルゴンを基板に衝突させて表面を改質する方法である。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜はスパッタ法により成膜する。酸化物半導体膜としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ−Ｏ膜、Ｚｎ−Ｏ膜などを用いることができる。また、上記酸化物半導体膜にＳｉＯ２を含んでもよい。
また、酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、またはそれらの混合雰囲気下においてスパッタ法により形成することができる。
酸化物半導体膜を成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物などの不純物がｐｐｍ程度の濃度またはｐｐｂ程度の濃度まで除去された高純度ガスを用いることが好ましい。
酸化物半導体膜をスパッタ法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用いれば良い。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物ターゲットを用いてもよい。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして絶縁層上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を１１０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
次いで、酸化物半導体膜を第１のフォトリソグラフィ工程及びエッチング工程により島状の酸化物半導体層１０２に加工する（図４（Ｂ）参照）。
なお、島状の酸化物半導体層を形成するためのレジストマスクはインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用しコストを低減することができる。
所望の形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体層１０２に加工する。
本実施の形態では、酸化物半導体層１０２に対して窒素、またはヘリウム、ネオン、アルゴン等の希ガス雰囲気下で第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。加熱処理温度からの降温時に雰囲気を酸素に切り替えても良い。この第１の加熱処理によって酸化物半導体層１０２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、ヘリウム、ネオン、またはアルゴン等の雰囲気ガスに、水、水素などが含まれないことが好ましい。または、該雰囲気ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。雰囲気ガスとして酸素を用いる場合も同様の純度であることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
次いで、第２のフォトリソグラフィ工程及びエッチング工程によりフォトダイオード上層のｐ型領域に達する開口部を絶縁層に形成し、絶縁層及び酸化物半導体層１０２上に導電層を形成する。導電層をスパッタ法や真空蒸着法で形成すればよい。導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電層は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
次に、第３のフォトリソグラフィ工程にて導電層上にレジストマスクを形成し、選択的にエッチングを行って、薄膜トランジスタのソース電極１０４及びドレイン電極１０６を形成した後、レジストマスクを除去する（図４（Ｃ）参照）。なお、形成されたソース電極、ドレイン電極の端部がテーパであると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。
本実施の形態では、ソース電極１０４及びドレイン電極１０６として、スパッタ法により膜厚１５０ｎｍのチタン膜を形成する。
なお、導電層のエッチングの際に、酸化物半導体層１０２は酸化物半導体層の一部が除去されないように、その下の絶縁層が露出しないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電層としてチタン膜を用いて、酸化物半導体層１０２にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程及びエッチング工程では、酸化物半導体層１０２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極１０４及びドレイン電極１０６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体層１０２上で隣り合うソース電極の下端部とドレイン電極の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。
次いで、絶縁層、酸化物半導体層１０２、ソース電極１０４及びドレイン電極１０６上にゲート絶縁層１１８を形成する（図５（Ａ）参照）。このとき、バルクトランジスタ上にもゲート絶縁層１１８は成膜され、層間絶縁膜の一部となる。
ここで、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。
例えば、マイクロ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタ法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のシフトを誘発することとなる。これに対して、本発明の一態様は、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験を行っても安定な薄膜トランジスタを得ることを可能としている。
本実施の形態において、ゲート絶縁層１１８の形成は、マイクロ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ装置により行う。ここでは、高密度プラズマＣＶＤ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁層の成膜を行う。
チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガスを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させて基板上に絶縁層を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面にプラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面に行われるプラズマ処理は、絶縁層の成膜より後に行う。上記プロセスを経た絶縁層は、膜厚が薄く、例えば１００ｎｍ未満であっても信頼性を確保することができる絶縁層である。
ゲート絶縁層１１８の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。
また、高密度プラズマＣＶＤ装置により得られた絶縁層は、一定した厚さの層を形成できるため段差被覆性に優れている。また、高密度プラズマＣＶＤ装置により得られる絶縁層は、薄い層の厚みを精密に制御することができる。
上記プロセスを経た絶縁層は、従来の平行平板型のＰＥＣＶＤ装置で得られる絶縁層とは膜質が大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合において、平行平板型のＰＥＣＶＤ装置で得られる絶縁層の１０％以上または２０％以上エッチング速度が遅く、高密度プラズマＣＶＤ装置で得られる絶縁層は緻密な層と言える。
本実施の形態では、ゲート絶縁層１１８として高密度プラズマＣＶＤ装置による膜厚１００ｎｍの酸化窒化珪素層（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）を用いる。
その他の方法として、プラズマＣＶＤ法又はスパッタ法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することもできる。なお、ゲート絶縁層１１８中に水素が多量に含まれないようにするためには、スパッタ法でゲート絶縁層１１８を成膜することも好ましい。スパッタ法により酸化シリコン層を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層１１８は、ソース電極１０４及びドレイン電極１０６から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層としてもよい。
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層１１８の一部を除去して、バルクトランジスタのソース領域またはドレイン領域となるｎ型領域１３２ａ、１３２ｂに達する開口部を形成する（図５（Ｂ）参照。）
次に、開口部が形成されたゲート絶縁層１１８上に導電層を形成した後、第５のフォトリソグラフィ工程によりゲート電極１０８、及び配線層１５２、１５３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極１０８及び配線層１５２、１５３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極１０８及び配線層１５２、１５３を２層とする積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。なお、透光性を有する導電層を用いてゲート電極を形成することもできる。透光性を有する導電層としては、透光性導電性酸化物等をその例に挙げることができる。
本実施の形態ではゲート電極１０８及び配線層１５２、１５３としてスパッタ法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、薄膜トランジスタ及びバルクトランジスタ上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下で加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層を有する薄膜トランジスタを形成することができる（図５（Ｃ）参照。）ここで、薄膜トランジスタは転送トランジスタ１０１として適用することができ、バルクトランジスタは増幅トランジスタ１３１として適用することができる。
また、薄膜トランジスタ及びバルクトランジスタ上に保護絶縁層１４２や、図示しないが、平坦化のための平坦化絶縁層を設けてもよい。例えば、保護絶縁層１４２として酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）を用いても良い。また、有機基はフルオロ基を有していても良い。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法、スクリーン印刷法、オフセット印刷法等）などの方法や、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の器具を用いることができる。
上記のように酸化物半導体膜を成膜するに際し、雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本発明の一形態は、酸化物半導体中でキャリアの供与体（ドナーまたはアクセプタ）となり得る不純物を極めて少ないレベルにまで除去することで、真性または実質的に真性な半導体であって、当該酸化物半導体を薄膜トランジスタに適用するものである。本実施の形態では、評価用素子（ＴＥＧとも呼ぶ）でのオフ電流の測定値について以下に説明する。
図６にＬ／Ｗ＝３μｍ／５０μｍの薄膜トランジスタを２００個並列に接続し、Ｌ／Ｗ＝３μｍ／１００００μｍの薄膜トランジスタの初期特性を示す。また、薄膜トランジスタの上面図を図７（Ａ）に示し、その一部を拡大した図を図７（Ｂ）に示す。図７（Ｂ）の点線で囲んだ領域がＬ／Ｗ＝３μｍ／５０μｍ、Ｌｏｖ＝１．５μｍの１段分の薄膜トランジスタである。薄膜トランジスタの初期特性を測定するため、基板温度を室温とし、ソース−ドレイン間電圧（以下、ドレイン電圧またはＶｄという）を１０Ｖとし、ソース−ゲート間電圧（以下、ゲート電圧またはＶｇという）を−２０Ｖ〜＋２０Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流またはＩｄという）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。なお、図７では、Ｖｇを−２０Ｖ〜＋５Ｖまでの範囲で示している。
図６に示すようにチャネル幅Ｗが１００００μｍの薄膜トランジスタは、Ｖｄが１Ｖ及び１０Ｖにおいてオフ電流は１×１０−１３［Ａ］以下となっており、測定機（半導体パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１００ｆＡ）以下となっている。
すなわち、上記の薄膜トランジスタは、電気特性がノーマリーオフを呈し、１Ｖから１０Ｖのドレイン電圧において、チャネル幅１μｍあたりのオフ電流は、１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ以下、更に好ましくは１ａＡ／μｍ以下となるように作用させることができる。
測定した薄膜トランジスタの作製方法について説明する。
まず、ガラス基板上に下地層として、ＣＶＤ法により窒化珪素層を形成し、窒化珪素層上に酸化窒化珪素層を形成した。酸化窒化珪素層上にゲート電極としてスパッタ法によりタングステン層を形成した。ここで、タングステン層を選択的にエッチングしてゲート電極を形成した。
次に、ゲート電極上にゲート絶縁層としてＣＶＤ法により厚さ１００ｎｍの酸化窒化珪素層を形成した。
次に、ゲート絶縁層上に、スパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（ｍｏｌ数比で、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を用いて、厚さ５０ｎｍの酸化物半導体層を形成した。ここで、酸化物半導体層を選択的にエッチングし、島状の酸化物半導体層を形成した。
次に、酸化物半導体層をクリーンオーブンにて窒素雰囲気下、４５０℃、１時間の第１の熱処理を行った。
次に、酸化物半導体層上にソース電極及びドレイン電極としてチタン層（厚さ１５０ｎｍ）をスパッタ法により形成した。ここで、チタン層を選択的にエッチングすることでソース電極及びドレイン電極を形成し、１つの薄膜トランジスタのチャネル長Ｌが３μｍ、チャネル幅Ｗが５０μｍとし、２００個を並列とすることで、Ｌ／Ｗ＝３μｍ／１００００μｍとなるようにした。
次に、酸化物半導体層に接するように保護絶縁層としてリアクティブスパッタ法により酸化珪素層を膜厚３００ｎｍで形成した。ここで、保護層である酸化珪素層を選択的にエッチングし、ゲート電極、ソース電極及びドレイン電極上に開口部を形成した。その後、窒素雰囲気下、２５０℃で１時間、第２の熱処理を行った。
そして、Ｖｇ−Ｉｄ特性を測定する前に１５０℃、１０時間の加熱を行った。
以上の工程により、ボトムゲート型の薄膜トランジスタを作製した。
図６に示すように薄膜トランジスタのオフ電流が、１×１０−１３［Ａ］程度であるのは、上記作製工程において酸化物半導体層中における水素濃度を十分に低減できたためである。酸化物半導体層中の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６／ｃｍ３未満とする。なお、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる例を示したが、特に限定されず、他の酸化物半導体材料、例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いることができる。また、酸化物半導体材料として、Ａｌを２．５〜１０ｗｔ％混入したＩｎ−Ａｌ−Ｚｎ−Ｏ系や、Ｓｉを２．５〜１０ｗｔ％混入したＩｎ−Ｚｎ−Ｏ系を用いることもできる。
また、ホール測定機で測定される酸化物半導体層のキャリア濃度は、５×１０１４／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下、さらに好ましくはシリコンのキャリア濃度１．４５×１０１０／ｃｍ３と同等、もしくはそれ以下である。即ち、酸化物半導体層のキャリア濃度は、限りなくゼロに近くすることができる。
また、薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、さらに低消費電力化も図ることができる。
また、薄膜トランジスタのオフ状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。
続いて、本実施の形態で作製した薄膜トランジスタに対してオフ電流の温度特性を評価した。温度特性は、薄膜トランジスタが使われる最終製品の耐環境性や、性能の維持などを考慮する上で重要である。当然ながら、変化量が小さいほど好ましく、製品設計の自由度が増す。
温度特性は、恒温槽を用い、−３０℃、０℃、２５℃、４０℃、６０℃、８０℃、１００℃、及び１２０℃のそれぞれの温度で薄膜トランジスタを形成した基板を一定温度とし、ドレイン電圧を６Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖまで変化させてＶｇ−Ｉｄ特性を取得した。
図８（Ａ）に示すのは、上記それぞれの温度で測定したＶｇ−Ｉｄ特性を重ね書きしたものであり、点線で囲むオフ電流の領域を拡大したものを図８（Ｂ）に示す。図中の矢印で示す右端の曲線が−３０℃、左端が１２０℃で取得した曲線で、その他の温度で取得した曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、オフ電流は拡大図の図８（Ｂ）においても明らかであるように、ゲート電圧が２０Ｖ近傍を除いて、全ての温度で測定機の分解能近傍の１×１０−１２［Ａ］以下となっており、温度依存性もない。すなわち、１２０℃の高温においても、オフ電流が１×１０−１２［Ａ］以下を維持しており、チャネル幅Ｗが１００００μｍであることを考慮すると、オフ電流が非常に小さいことがわかる。
高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いた薄膜トランジスタは、オフ電流の温度依存性がほとんど現れない。これは、図１０（Ａ）のバンド図で示すように、酸化物半導体が高純度化されることによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するため、温度依存性を示さなくなると言える。また、これは、酸化物半導体のエネルギーが３ｅＶ以上であり、熱励起キャリアが極めて少ないことにも起因する。また、ソース領域及びドレイン領域は縮退した状態にあるので温度依存性が現れない要因となっている。薄膜トランジスタの動作は、縮退したソース領域から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度の温度依存性がないことから上記特性（オフ電流の温度依存性無し）を説明することができる。また、この極めて低いオフ電流について、以下にバンド図を用いて説明する。
図９は、酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図である。ゲート電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
図１０は、図９に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）である。図１０（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図１０（Ｂ）はドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
図１１は、図９におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。図１１（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソースとドレイン間にキャリア（電子）が流れるオン状態を示している。また、図１１（Ｂ）は、ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャリアは流れない）である場合を示す。
図１２は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなり、ｎ型化する一つの要因であることが知られている。
これに対して本発明の一態様に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性）半導体またはそれに近づけることを特徴としている。そうすることにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両者が接触すると図１０（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図１０（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加された場合には、電圧印加のない図１０（Ａ）のバリアの高さすなわちバンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
このとき酸化物半導体に注入された電子は、図１１（Ａ）で示すように酸化物半導体中を流れる。また、図１１（Ｂ）において、ゲート電極（Ｇ１）に負の電位が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなく流れなくなる。
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素子であっても、室温でのオフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）が得られる。
シリコン半導体の真性キャリア密度は１．４５×１０１０／ｃｍ３（３００Ｋ）であり、室温においてもキャリアが存在している。これは、室温においても、熱励起キャリアが存在していることを意味している。さらに、シリコン半導体のバンドギャップは１．１２ｅＶであるので、シリコン半導体を用いたトランジスタは温度に依存してオフ電流が大きく変動することとなる。
従って、単にバンドギャップの広い酸化物半導体をトランジスタに適用するのではなく、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより、キャリア濃度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにすることで、実用的な動作温度で熱的に励起されるキャリアがほとんど無く、ソース側から注入される電子のみによってトランジスタを動作させることができる。それにより、オフ電流を１×１０−１３Ａ以下にまで下げると共に、温度変化によってオフ電流がほとんど変化しない極めて安定に動作するトランジスタを得ることができる。
本発明の一態様における技術思想は、酸化物半導体中に、不純物を加えることをせずに逆に不本意に存在する水、水素という不純物を除去することにより、酸化物半導体自体を高純度化することにある。すなわち、ドナー準位を作る水または水素を除去し、更にこれと同時に酸素欠乏状態となった酸化物半導体に酸素を補填することにより、酸化物半導体自体を高純度化することを特徴としている。
酸化物半導体は成膜直後ですら１０２０／ｃｍ３のレベルの水素がＳＩＭＳ（二次イオン質量分析）で観察される。ドナー準位を作る水または水素を意図的に除去し、更に水または水素の除去に伴い同時に減少してしまう酸素を補填することにより、酸化物半導体を高純度化し、電気的にｉ型（真性）半導体とすることを技術思想の一つとしている。
結果として、水素の量は少なければ少ないほど良く、酸化物半導体中のキャリアも少なければ少ないほど良い。酸化物半導体は、薄膜トランジスタに用いる場合に電流の担い手としてのキャリアを意図的に有するというよりも、逆に酸化物半導体中のキャリアは無くしてしまい、ソースから供給されるキャリア（電子）を通過させる通路として機能する、いわゆる高純度化したｉ型（真性）半導体である。
その結果、酸化物半導体中にキャリアが無い、または極めて少なくさせることにより、ＴＦＴのオフ電流が少なくなるというのが本発明の一態様における技術思想である。すなわち、その指標として水素濃度は５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは５×１０１７／ｃｍ３以下か、または１×１０１６／ｃｍ３未満、またキャリア密度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下が求められる。
また結果として、酸化物半導体は通路（パス）として機能し、酸化物半導体自体がキャリアを供給しない、またはほとんど供給しないように高純度化したｉ型（真性）とし、キャリアはソース、ドレインにより供給される。
このため、オフ電流は少なければ少ないほど良く、１〜１０Ｖの間のいずれかのドレイン電圧を印加した場合のトランジスタ特性において、１００ａＡ／μｍ（チャネル幅Ｗ＝１μｍ当たりの電流）以下、好ましくは１０ａＡ／μｍ以下、さらに好ましくは１ａＡ／μｍ以下であることを特徴としている。
このようにオフ電流が極めて小さい薄膜トランジスタを用いて、記憶回路（記憶素子）などを作製した場合、オフ電流が小さくほとんどリークがないため、電位保持時間が長く、記憶データを長時間保持することが可能となる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本発明の一態様における薄膜トランジスタを含む固体撮像素子の動作について説明する。
固体撮像素子であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサは信号電荷蓄積部に電位を保持し、その電位を増幅トランジスタを介して垂直出力線に出力する。一般的なＣＭＯＳイメージセンサでは、リセットトランジスタ及び／または転送トランジスタにリーク電流があるとそのリーク電流によって充電または放電が起こり、信号電荷蓄積部の電位が変わってしまう。信号電荷蓄積部の電位が変わると増幅トランジスタの電位も変わってしまい、本来の電位からずれた値となり、撮像された映像が劣化してしまうという問題点があった。
本実施の形態では、実施の形態１及び２で示した薄膜トランジスタをＣＭＯＳイメージセンサの転送トランジスタに適用した場合の動作の効果を説明する。なお、実施の形態１で説明したように、本発明の一態様ではリセットトランジスタを省くことができる。また、増幅トランジスタには薄膜トランジスタまたはバルクトランジスタのどちらを適用しても良い。
図２９は、従来のＣＭＯＳイメージセンサの画素構成の一例を示す図である。画素は光電変換素子であるフォトダイオード１００２、転送トランジスタ１００４、リセットトランジスタ１００６、増幅トランジスタ１００８及び各種配線で構成されており、マトリクス状に複数が配置されてセンサを構成する。
ここで、フォトダイオード１００２は、転送トランジスタ１００４のソース側に接続されており、転送トランジスタ１００４のドレイン側には信号電荷蓄積部１０１０（ＦＤ：フローティングディフュージョンとも呼ぶ）が形成される。信号電荷蓄積部１０１０にはリセットトランジスタ１００６のソース及び増幅トランジスタ１００８のゲートが接続されている。他の構成として、増幅トランジスタに選択トランジスタが接続される場合もある。
次に、図３０のタイミングチャートを用いて動作を説明する。まず、電源端子に電源電圧が供給される。続いて、リセットトランジスタ１００６のゲートにリセットパルスが入力され、リセットトランジスタ１００６がオンする。信号電荷蓄積部１０１０はリセット電源の電位に充電される。その後、リセットトランジスタ１００６はオフになり信号電荷蓄積部１０１０はリセット電源の電位に保持される。次に、転送トランジスタ１００４がオンすると信号電荷蓄積部１０１０から電流がフォトダイオードに流れて、信号電荷蓄積部１０１０の電位は低下する。転送トランジスタ１００４がオフすると、オフした時点での電位が信号電荷蓄積部１０１０に保持される。そして、増幅トランジスタ１００８を介して垂直出力線１１２０に出力される。その後、電源端子への電源電圧の供給が遮断される。このような順序で信号が出力される。
図１３は、本発明の一態様におけるＣＭＯＳイメージセンサの画素構成の一例を示す図である。画素は光電変換素子であるフォトダイオード１００２、転送トランジスタ１００４、増幅トランジスタ１００８及び各種配線で構成されており、マトリクス状に複数が配置されてセンサを構成している。また、増幅トランジスタ１００８と電気的に接続される選択トランジスタを設けても良い。本発明の一態様は、リセットトランジスタを省いていることを特徴とする。
ここで、フォトダイオード１００２は、転送トランジスタ１００４のソース側に接続されており、転送トランジスタ１００４のドレイン側には信号電荷蓄積部１０１０が形成される。信号電荷蓄積部１０１０には、増幅トランジスタ１００８のゲートが接続されている。
次に図１４のタイミングチャートを用いて動作を説明する。まず、電源端子に電源電圧が供給される。続いてリセット信号線１０４０の電位（ＲＳＴ１）がハイレベルになると、フォトダイオード１００２は順バイアスになり、フォトダイオード１００２のカソードは、リセット信号線のハイレベル電位よりもフォトダイオード１００２の順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、転送スイッチ線１０５０の電位がハイレベルとなり、転送トランジスタ１００４がオンすると、信号電荷蓄積部１０１０の電位（ＦＤ）はフォトダイオード１００２のカソードの電位になる（期間Ｔ１）。次にリセット信号線１０４０の電位（ＲＳＴ１）がロウレベル電位になると、フォトダイオード１００２のアノードはロウレベル電位となり、フォトダイオード１００２は逆バイアスがかかった状態となる。ここで、フォトダイオード１００２に照射されている光に応じた電流がフォトダイオード１００２及び転送トランジスタ１００４に流れ、信号電荷蓄積部１０１０の電位は低下する（期間Ｔ２）。転送スイッチ線１０５０の電位がロウレベルとなり、転送トランジスタ１００４がオフすると、オフした時点での電位が信号電荷蓄積部１０１０に保持される（期間Ｔ３）。ここで、転送トランジスタ１００４にリーク電流がほとんど流れなければ、次のトランジスタの動作まで信号電荷蓄積部１０１０の電位（ＦＤ）は保持される。そして、増幅トランジスタ１００８を介して垂直出力線１１２０に出力される。その後、電源端子への電源電圧の供給が遮断される。このような順序で信号が出力される。
つまり、リセットトランジスタを省いた構成で動作ができると共に、転送トランジスタ１００４に実施の形態１及び２に示した極めてオフ電流の低い酸化物半導体の薄膜トランジスタを適用することによって、信号電荷蓄積部１０１０から薄膜トランジスタを介したリーク電流をほとんど無くすことができ、上記期間Ｔ３の保持期間中に極めて高い電位保持機能を作用させることができる。
次にフォトダイオード１００２の動作について図１５を用いて説明する。フォトダイオードは光が照射されないときは通常のダイオードと同じ電圧電流特性を示す（図１５に示すＡの曲線）。光が照射されると、特に逆バイアス印加時において、光照射なしに比較して大きな電流が流れる（図１５に示すＢの曲線）。フォトダイオード動作点の動きを図１３の画素の動作に合わせて説明する。リセット信号線１０４０及び転送トランジスタ１００４がオフの状態では、フォトダイオード１００２に電流経路がないため、光が照射されてもフォトダイオード１００２のカソードは図１５のｃ点に位置する。リセット信号線１０４０の電位がハイレベルになるとフォトダイオード１００２は順バイアスになり、フォトダイオードのカソードは、リセット電位よりもフォトダイオードの順方向電圧分だけ低い電位となる。転送トランジスタ１００４がオンすると信号電荷蓄積部１０１０はフォトダイオード１００２のカソードと同じ電位となり、ここでリセット信号線１０４０の電位がロウレベルになるとフォトダイオード１００２は逆バイアスとなり、図１５ではｄ点となる。そして、フォトダイオード１００２に光が照射されると信号電荷蓄積部１０１０から転送トランジスタ１００４を介して、放電電流がフォトダイオード１００２に流れ、信号電荷蓄積部１０１０の電位は低下する。転送トランジスタ１００４がオフしたところで、放電は止まり、そのときの図１５での動作点をｅとすると動作点ｄと動作点ｅ間の電位差がフォトダイオード１００２の放電によって得られる信号の電位差となる。
次に、増幅トランジスタ、各信号線を複数の画素で兼用する場合の動作について説明する。図１６は、転送トランジスタ、増幅トランジスタ、フォトダイオードが各画素に一つずつあり、かつリセット信号線、転送スイッチ線、垂直出力線が画素に接続された基本形である。
基本形の動作を図１７のタイミングチャートに従って説明する。１ライン目の駆動は、まず第１のリセット信号線１２４０の電位（ＲＳＴ１）がハイレベルになると、第１のフォトダイオード１２１２が順バイアスになり、第１のフォトダイオード１２１２のカソードは第１のリセット信号線１２４０のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第１の転送スイッチ線１２５０の電位（ＴＲＦ１）がハイレベルになると、第１の転送トランジスタ１２１４がオンし、信号電荷蓄積部１２１０の電位（ＦＤ）は第１のフォトダイオード１２１２のカソードと同じ電位になる。次に、第１のリセット信号線１２４０の電位（ＲＳＴ１）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第１のフォトダイオード１２１２は逆バイアスとなる。ここで、第１のフォトダイオード１２１２に照射されている光に応じた電流が第１のフォトダイオード１２１２および第１の転送トランジスタ１２１４に流れ、信号電荷蓄積部１２１０の電位（ＦＤ）は放電により低下する。第１の転送スイッチ線１２５０の電位（ＴＲＦ１）がロウレベルになると第１の転送トランジスタ１２１４がオフし、電流パスが遮断されるため信号電荷蓄積部１２１０の電位（ＦＤ）は保持される。この電位を第１の増幅トランジスタ１２１８を介して垂直出力線１２２０に出力する。そして、次に２ライン目の駆動が行われる。このようにして順次駆動される。
図１８は上記の基本形とは異なり、縦４個の画素について、増幅トランジスタ、リセット信号線を兼用する垂直４画素共有型の構成を示している。トランジスタ及び配線を削減することで画素面積の縮小による微細化や、フォトダイオードの受光面積拡大によってノイズを低減することができる。縦４個の各画素の転送トランジスタのドレイン側が電気的に接続され、信号電荷蓄積部１４１０が形成されており、信号電荷蓄積部１４１０には増幅トランジスタ１４０８のゲートが接続されている。
垂直４画素共有型の動作を図１９のタイミングチャートに従って説明する。１ライン目の駆動は、まず第１のリセット信号線１４６１の電位（ＲＳＴ１）がハイレベルになると、第１のフォトダイオード１４１２が順バイアスになり、第１のフォトダイオード１４１２のカソードは第１のリセット信号線１４６１のハイレベル電位よりもフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第１の転送スイッチ線１４５１の電位（ＴＲＦ１）がハイレベルになると、第１の転送トランジスタ１４１４がオンし、信号電荷蓄積部１４１０の電位（ＦＤ１）は第１のフォトダイオード１４１２のカソードと同じ電位になる。次に第１のリセット信号線１４６１の電位（ＲＳＴ１）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第１のフォトダイオード１４１２は逆バイアスとなる。ここで、第１のフォトダイオード１４１２に照射されている光に応じた電流が第１のフォトダイオード１４１２および第１の転送トランジスタ１４１４に流れ、信号電荷蓄積部１４１０の電位（ＦＤ１）は放電により低下する。第１の転送スイッチ線１４５１の電位（ＴＲＦ１）がロウレベルになると第１の転送トランジスタ１４１４がオフし、電流パスが遮断されるため信号電荷蓄積部１４１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１４０８を介して垂直出力線１４７０に出力する。
２ライン目の駆動は、まず第１のリセット信号線１４６１の電位（ＲＳＴ１）がハイレベルになると、第２のフォトダイオード１４２２が順バイアスになり、第２のフォトダイオード１４２２のカソードは第１のリセット信号線１４６１のハイレベル電位よりもフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第２の転送スイッチ線１４５２の電位（ＴＲＦ２）がハイレベルになると、第２の転送トランジスタ１４２４がオンし、信号電荷蓄積部１４１０の電位（ＦＤ１）は第２のフォトダイオード１４２２のカソードと同じ電位になる。次に第１のリセット信号線１４６１の電位（ＲＳＴ１）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第２のフォトダイオード１４２２は逆バイアスとなる。ここで、第２のフォトダイオード１４２２に照射されている光に応じた電流が第２のフォトダイオード１４２２および第２の転送トランジスタ１４２４に流れ、信号電荷蓄積部１４１０の電位（ＦＤ１）は放電により低下する。第２の転送スイッチ線１４５２の電位（ＴＲＦ２）がロウレベルになると第２の転送トランジスタ１４２４がオフし、電流パスが遮断されるため信号電荷蓄積部１４１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１４０８を介して垂直出力線１４７０に出力する。
３ライン目の駆動は、まず第１のリセット信号線１４６１の電位（ＲＳＴ１）がハイレベルになると、第３のフォトダイオード１４３２が順バイアスになり、第３のフォトダイオード１４３２のカソードは第１のリセット信号線１４６１のハイレベル電位よりもフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第３の転送スイッチ線１４５３の電位（ＴＲＦ３）がハイレベルになると、第３の転送トランジスタ１４３４がオンし、信号電荷蓄積部１４１０の電位（ＦＤ１）は第３のフォトダイオード１４３２のカソードと同じ電位になる。次に第１のリセット信号線１４６１の電位（ＲＳＴ１）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第３のフォトダイオード１４３２は逆バイアスとなる。ここで、第３のフォトダイオード１４３２に照射されている光に応じた電流が第３のフォトダイオード１４３２および第３の転送トランジスタ１４３４に流れ、信号電荷蓄積部１４１０の電位（ＦＤ１）は放電により低下する。第３の転送スイッチ線１４５３の電位（ＴＲＦ３）がロウレベルになると第３の転送トランジスタ１４３４がオフし、電流パスが遮断されるため信号電荷蓄積部１４１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１４０８を介して垂直出力線１４７０に出力する。
４ライン目の駆動は、まず第１のリセット信号線１４６１の電位（ＲＳＴ１）がハイレベルになると、第４のフォトダイオード１４４２が順バイアスになり、第４のフォトダイオード１４４２のカソードは第１のリセット信号線１４６１のハイレベル電位よりもフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第４の転送スイッチ線１４５４の電位（ＴＲＦ４）がハイレベルになると、第４の転送トランジスタ１４４４がオンし、信号電荷蓄積部１４１０の電位（ＦＤ１）は第４のフォトダイオード１４４２のカソードと同じ電位になる。次に第１のリセット信号線１４６１の電位（ＲＳＴ１）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第４のフォトダイオード１４４２は逆バイアスとなる。ここで、第４のフォトダイオード１４４２に照射されている光に応じた電流が第４のフォトダイオード１４４２および第４の転送トランジスタ１４４４に電流が流れ、信号電荷蓄積部１４１０の電位（ＦＤ１）は放電により低下する。第４の転送スイッチ線１４５４の電位（ＴＲＦ４）がロウレベルになると第４の転送トランジスタ１４４４がオフし、電流パスが遮断されるため信号電荷蓄積部１４１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１４０８を介して垂直出力線１４７０に出力する。５ライン目から８ライン目までの駆動については、第２のリセット信号線の電位がハイレベルになり、同様に順次駆動される。
図２０は図１８とは異なる画素共有構成で、垂直、水平それぞれ２個ずつの画素について、リセット信号線、増幅トランジスタを兼用する垂直水平４画素共有型である。垂直４画素共有型と同じく、トランジスタ及び配線を削減することで画素面積の縮小による微細化や、フォトダイオードの受光面積拡大によってノイズを低減することができる。縦横に隣り合う４個の画素について、各画素の転送トランジスタのドレイン側が電気的に接続され、信号電荷蓄積部１５１０が形成されており、信号電荷蓄積部１５１０には増幅トランジスタ１５０８のゲートが接続されている。
垂直水平４画素共有型の動作を図２１のタイミングチャートに従って説明する。１ライン目の駆動は、まず第１のリセット信号線１５６１の電位（ＲＳＴ１）がハイレベルになると、第１のフォトダイオード１５１２が順バイアスになり、第１のフォトダイオード１５１２のカソードは第１のリセット信号線１５６１のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第１の転送スイッチ線１５５１の電位（ＴＲＦ１）がハイレベルになると、第１の転送トランジスタ１５１４がオンし、信号電荷蓄積部１５１０の電位（ＦＤ１）は第１のフォトダイオード１５１２のカソードと同じ電位になる。
次に、第１のリセット信号線１５６１の電位（ＲＳＴ１）がロウレベルになると、フォトダイオードのアノードはロウレベル電位に落ちる。このとき第１のフォトダイオード１５１２は逆バイアスとなる。ここで、第１のフォトダイオード１５１２に照射されている光に応じた電流が第１のフォトダイオード１５１２および第１の転送トランジスタ１５１４に流れ、信号電荷蓄積部１５１０の電位（ＦＤ１）は放電により低下する。第１の転送スイッチ線１５５１の電位（ＴＲＦ１）がロウレベルになると第１の転送トランジスタ１５１４がオフし、電流パスが遮断されるため信号電荷蓄積部１５１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力する。
次に、再度第１のリセット信号線１５６１の電位（ＲＳＴ１）がハイレベルになると、第２のフォトダイオード１５２２が順バイアスになり、第２のフォトダイオード１５２２のカソードは第１のリセット信号線１５６１のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第２の転送スイッチ線１５５２の電位（ＴＲＦ２）がハイレベルになると、第２の転送トランジスタ１５２４がオンし、信号電荷蓄積部１５１０の電位（ＦＤ１）は第２のフォトダイオード１５２２のカソードと同じ電位になる。
次に、第１のリセット信号線１５６１の電位（ＲＳＴ１）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第２のフォトダイオード１５２２は逆バイアスとなる。ここで第２のフォトダイオード１５２２に照射されている光に応じた電流が第２のフォトダイオード１５２２および第２の転送トランジスタ１５２４に流れ、信号電荷蓄積部１５１０の電位（ＦＤ１）は放電により低下する。第２の転送スイッチ線１５５２の電位（ＴＲＦ２）がロウレベルになると第２の転送トランジスタ１５２４がオフし、電流パスが遮断されるため信号電荷蓄積部１５１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力する。この２つの動作で１ライン目の画素の出力が順に垂直出力線１５７０に出力される。
２ライン目の駆動は、まず第１のリセット信号線１５６１の電位（ＲＳＴ１）がハイレベルになると、第３のフォトダイオード１５３２が順バイアスになり、第３のフォトダイオード１５３２のカソードは第１のリセット信号線１５６１のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第３の転送スイッチ線１５５３の電位（ＴＲＦ３）がハイレベルになると、第３の転送トランジスタ１５３４がオンし、信号電荷蓄積部１５１０の電位（ＦＤ１）は第３のフォトダイオード１５３２のカソードと同じ電位になる。
次に、第１のリセット信号線１５６１の電位（ＲＳＴ１）がロウレベルになると、フォトダイオードのアノードはロウレベル電位に落ちる。このとき第３のフォトダイオード１５３２は逆バイアスとなる。ここで、第３のフォトダイオード１５３２に照射されている光に応じた電流が第３のフォトダイオード１５３２および第３の転送トランジスタ１５３４に流れ、信号電荷蓄積部１５１０の電位（ＦＤ１）は放電により低下する。第３の転送スイッチ線１５５３の電位（ＴＲＦ３）がロウレベルになると第３の転送トランジスタ１５３４がオフし、電流パスが遮断されるため信号電荷蓄積部１５１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力する。
次に、再度第１のリセット信号線１５６１の電位（ＲＳＴ１）がハイレベルになると、第４のフォトダイオード１５４２が順バイアスになり、第４のフォトダイオード１５４２のカソードは第１のリセット信号線１５６１のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第４の転送スイッチ線１５５４の電位（ＴＲＦ４）がハイレベルになると、第４の転送トランジスタ１５４４がオンし、信号電荷蓄積部１５１０の電位（ＦＤ１）は第４のフォトダイオード１５４２のカソードと同じ電位になる。
次に、第１のリセット信号線１５６１の電位（ＲＳＴ１）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第４のフォトダイオード１５４２は逆バイアスとなる。ここで、第４のフォトダイオード１５４２に照射されている光に応じた電流が第４のフォトダイオード１５４２および第４の転送トランジスタ１５４４に流れ、信号電荷蓄積部１５１０の電位（ＦＤ１）は放電により低下する。第４の転送スイッチ線１５５４の電位（ＴＲＦ４）がロウレベルになると第４の転送トランジスタ１５４４がオフし、電流パスが遮断されるため信号電荷蓄積部１５１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力する。この２つの動作で２ライン目の画素の出力が順に垂直出力線１５７０に出力される。次に、第２のリセット信号線の電位がハイレベルになり、同様にして順次駆動をおこなう。
図２２は、垂直、水平それぞれ２個ずつの画素について、リセット信号線、転送スイッチ線、増幅トランジスタを兼用する転送スイッチ線共有型である。前述した画素共有型に更に転送スイッチ線を共有させたもので、トランジスタ及び配線を削減することで画素面積の縮小による微細化や、フォトダイオードの受光面積拡大によってノイズを低減することができる。縦横に隣り合う４個の画素について、各画素の転送トランジスタのドレイン側が電気的に接続され、信号電荷蓄積部が形成されており、信号電荷蓄積部には増幅トランジスタのゲートが接続されている。また、この構成は、垂直方向の位置する２つの転送トランジスタが転送スイッチ線を共有していることで、水平方向だけでなく、垂直方向にも同時に動くトランジスタがあることを特徴としている。
転送スイッチ線共有型の動作を図２３のタイミングチャートに従って説明する。１ライン目、２ライン目の駆動は、まず第１のリセット信号線１６６５の電位（ＲＳＴ１）及び第２のリセット信号線１６６６の電位（ＲＳＴ２）がハイレベルになると、第１のフォトダイオード１６１２及び第３のフォトダイオード１６３２が順バイアスになり、第１のフォトダイオード１６１２及び第３のフォトダイオード１６３２のカソードは第１のリセット信号線１６６５及び第２のリセット信号線１６６６のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。
次に、第１の転送スイッチ線１７５１の電位（ＴＲＦ１）がハイレベルになると、第１の転送トランジスタ１６１４がオンし、第１の信号電荷蓄積部１６１０の電位（ＦＤ１）は第１のフォトダイオード１６１２のカソードと同じ電位になり、第２の信号電荷蓄積部１６２０の電位（ＦＤ２）は第３のフォトダイオード１６１２のカソードと同じ電位になる。次に第１のリセット信号線１６６５の電位（ＲＳＴ１）及び第２のリセット信号線１６６６の電位（ＲＳＴ２）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第１のフォトダイオード１６１２及び第３のフォトダイオード１６３２は逆バイアスとなる。ここで、第１のフォトダイオード１６１２及び第３のフォトダイオード１６３２に照射されている光に応じた電流が第１のフォトダイオード１６１２、第３のフォトダイオード１６３２、第１の転送トランジスタ１６１４及び第３の転送トランジスタ１６３４に流れ、第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）は放電により低下する。第１の転送スイッチ線１７５１の電位（ＴＲＦ１）がロウレベルになると第１の転送トランジスタ１６１４及び第３の転送トランジスタ１６３４がオフし、電流パスが遮断されるため第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）は保持される。これらの電位を第１の増幅トランジスタ１６１８を介して第１の垂直出力線１６７５に出力し、第２の増幅トランジスタ１６２８を介して第２の垂直出力線１６７６に出力する。
次に、再度第１のリセット信号線１６６５の電位（ＲＳＴ１）及び第２のリセット信号線１６６６の電位（ＲＳＴ２）がハイレベルになると、第２のフォトダイオード１６２２及び第４のフォトダイオード１６４２が順バイアスになり、第２のフォトダイオード１６２２及び第４のフォトダイオード１６４２のカソードは第１のリセット信号線１６６５及び第２のリセット信号線１６６６のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。
次に、第２の転送スイッチ線１５７２の電位（ＴＲＦ２）がハイレベルになると、第２の転送トランジスタ１６２４及び第４の転送トランジスタ１６４４がオンし、第１の信号電荷蓄積部１６１０の電位（ＦＤ１）は第２のフォトダイオード１６２２のカソードと同じ電位になり、第２の信号電荷蓄積部１６２０の電位（ＦＤ２）は第４のフォトダイオード１６４２のカソードと同じ電位になる。次に第１のリセット信号線１６６５の電位（ＲＳＴ１）及び第２のリセット信号線１６６６の電位（ＲＳＴ２）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第２のフォトダイオード１６２２及び第４のフォトダイオード１６４２は逆バイアスとなる。ここで、第２のフォトダイオード１６２２及び第４のフォトダイオード１６４２に照射されている光に応じた電流が第２のフォトダイオード１６２２、第４のフォトダイオード１６４２、第２の転送トランジスタ１６２４及び第４の転送トランジスタ１６４４に流れ、第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）は放電により低下する。第２の転送スイッチ線１５７２の電位（ＴＲＦ２）がロウレベルになると第２の転送トランジスタ１６２４及び第４の転送トランジスタ１６４４がオフし、電流パスが遮断されるため第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）は保持される。これらの電位を第１の増幅トランジスタ１６１８を介して第１の垂直出力線１６７５に出力し、第２の増幅トランジスタ１６２８を介して第２の垂直出力線１６７６に出力する。この２つの動作で１ライン目、２ライン目の画素の出力が順に第１の垂直出力線１６７５、第２の垂直出力線１６７６に出力される。
次に、３ライン目、４ライン目の駆動について説明する。まず第３のリセット信号線１６６７の電位（ＲＳＴ３）及び第４のリセット信号線１６６８の電位（ＲＳＴ４）がハイレベルになると、第５のフォトダイオード１６５２及び第７のフォトダイオード１６７２が順バイアスになり、第５のフォトダイオード１６５２及び第７のフォトダイオード１６７２のカソードは第３のリセット信号線１６６７及び第４のリセット信号線１６６８のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。
次に第３の転送スイッチ線１７５３の電位（ＴＲＦ３）がハイレベルになると、第５の転送トランジスタ１６５４及び第７の転送トランジスタ１６７４がオンし、第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は第５のフォトダイオード１６５２及び第７のフォトダイオード１６７２のカソードと同じ電位になる。次に第３のリセット信号線１６６７の電位（ＲＳＴ３）及び第４のリセット信号線１６６８の電位（ＲＳＴ４）がロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第５のフォトダイオード１６５２及び第７のフォトダイオード１６７２は逆バイアスとなる。ここで、第５のフォトダイオード１６５２及び第７のフォトダイオード１６７２に照射されている光に応じた電流が第５のフォトダイオード１６５２、第７のフォトダイオード１６７２、第５の転送トランジスタ１６５４及び第７の転送トランジスタ１６７４に流れ、第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は放電により低下していく。第３の転送スイッチ線１７５３の電位（ＴＲＦ３）がロウレベルになると第５の転送トランジスタ１６５４及び第７の転送トランジスタ１６７４がオフし、電流パスが遮断されるため第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は保持される。この電位を第２の増幅トランジスタを介して第２の垂直出力線１６７６に出力し、第３の増幅トランジスタを介して第１の垂直出力線１６７５に出力する。
次に、再度第３のリセット信号線１６６７の電位（ＲＳＴ３）及び第４のリセット信号線１６６８の電位（ＲＳＴ４）がハイレベルになると、第６のフォトダイオード１６６２及び第８のフォトダイオード１６８２が順バイアスになり、第６のフォトダイオード１６６２及び第８のフォトダイオード１６８２のカソードは３のリセット信号線１６６７及び第４のリセット信号線１６６８のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。
次に第４の転送スイッチ線１７５４の電位（ＴＲＦ４）がハイレベルになると、第６の転送トランジスタ１６６４及び第８の転送トランジスタ１６８４がオンし、第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は第６のフォトダイオード１６６２及び第８のフォトダイオード１６８２のカソードと同じ電位になる。次に第３のリセット信号線１６６７の電位（ＲＳＴ３）及び第４のリセット信号線１６６８の電位（ＲＳＴ４）がロウレベルになると、フォトダイオードのアノードはロウレベル電位に落ちる。このとき第６のフォトダイオード１６６２及び第８のフォトダイオード１６８２は逆バイアスとなる。ここで、第６のフォトダイオード１６６２及び第８のフォトダイオード１６８２に照射されている光に応じた電流が第６のフォトダイオード１６６２、第８のフォトダイオード１６８２、第６の転送トランジスタ１６６４及び第８の転送トランジスタ１６８４に流れ、第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は放電により低下する。第４の転送スイッチ線１７５４の電位（ＴＲＦ４）がロウレベルになると第６の転送トランジスタ１６６４及び第８の転送トランジスタ１６８４がオフし、電流パスが遮断されるため第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は保持される。この電位を第２の増幅トランジスタを介して第２の垂直出力線１６７６に出力し、第３の増幅トランジスタを介して第１の垂直出力線１６７５に出力する。この２つの動作で３ライン目、４ライン目の画素の出力が順に第２の垂直出力線１６７６及び第１の垂直出力線１６７５に出力される。以下、順次このように動作をおこなう。
図２４はＣＭＯＳイメージセンサ全体の図である。画素部２０００を有する画素マトリクス２１００の両側にリセット端子駆動回路２０２０、転送端子駆動回路２０４０が配置される。図２４では画素マトリクス２１００の両側に該駆動回路を配置しているが、片側に該駆動回路を配置しても良い。また、該駆動回路からの信号を出力する配線に対して、垂直方向に垂直出力線駆動回路２０６０を配置する。リセット端子駆動回路２０２０及び転送端子駆動回路２０４０は、ロウ及びハイの２値出力の駆動回路であるので、図２５で示す様にシフトレジスタ２２００とバッファ回路２３００の組み合わせで駆動することができる。これらの駆動回路はバルクトランジスタ、または薄膜トランジスタで構成することができるが、相補型トランジスタの形成が可能なシリコン半導体を用いたバルクトランジスタを用いることが好ましい。
垂直出力線駆動回路２０６０は、図２６に示すようにシフトレジスタ２２１０とバッファ回路２３１０とアナログスイッチ２４００によって構成することができる。各垂直出力線２１２０をアナログスイッチ２４００によって選択し、映像出力線２５００に映像信号を出力する。アナログスイッチ２４００はシフトレジスタ２２１０とバッファ回路２３１０で順次選択していくものとする。垂直出力線駆動回路２０６０はバルクトランジスタ、または薄膜トランジスタで構成することができるが、相補型トランジスタの形成が可能なシリコン半導体を用いたバルクトランジスタを用いることが好ましい。
図２７にシフトレジスタとバッファ回路の例を示す。図２７に示すのはクロックドインバーターによって構成されたシフトレジスタ２２２０とインバータによって構成されたバッファ回路２３２０の例である。シフトレジスタ、バッファ回路はこの回路に限定されるものではなく、リセット端子駆動回路２０２０、転送端子駆動回路２０４０、垂直出力線駆動回路２０６０も上記構成に限定されるものではない。
上記実施の形態に係る固体撮像素子は、さまざまな電子機器（遊技機も含む）に適用することができる。例えば、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯型ゲーム機、携帯情報端末など、画像情報を取得する手段を有する電子機器に用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
１００ 単結晶シリコン基板
１０１ 転送トランジスタ
１０２ 酸化物半導体層
１０４ ソース電極
１０６ ドレイン電極
１０８ ゲート電極
１１０ 光電変換素子
１１４ ｐ型領域
１１６ 信号電荷蓄積部
１１８ ゲート絶縁層
１３１ 増幅トランジスタ
１３６ ゲート絶縁層
１３８ ゲート電極
１４０ 絶縁膜
１４２ 保護絶縁層
１５２ 配線層
１５４ 配線
１３２ａ ｎ型領域
１３８ａ 導電層
１３８ｂ 導電層
２０１ トランジスタ
２０４ ソース電極
２１０ 光電変換素子
３０１ トランジスタ
３０４ ソース電極
３０５ バッファ層
３０６ ドレイン電極
３１０ 光電変換素子
１１２ ｎ型領域
４５０ 窒素雰囲気下
５０１ 転送トランジスタ
５１０ 光電変換素子
５１６ 信号電荷蓄積部
５３１ 増幅トランジスタ
５４０ 容量電極
５４１ 絶縁膜
６００ レンズ
６０２ カラーフィルタ
６０４ 配線層
６０６ 層間絶縁膜
６０８ 光電変換素子
６１０ レンズ
６１２ カラーフィルタ
６１８ 光電変換素子
１００２ フォトダイオード
１００４ 転送トランジスタ
１００６ リセットトランジスタ
１００８ 増幅トランジスタ
１０１０ 信号電荷蓄積部
１０４０ リセット信号線
１０５０ 転送スイッチ線
１１２０ 垂直出力線
１２１０ 信号電荷蓄積部
１２１２ フォトダイオード
１２１４ 転送トランジスタ
１２１８ 増幅トランジスタ
１２２０ 垂直出力線
１２４０ リセット信号線
１２５０ 転送スイッチ線
１４０８ 増幅トランジスタ
１４１０ 信号電荷蓄積部
１４１２ フォトダイオード
１４１４ 転送トランジスタ
１４２２ フォトダイオード
１４２４ 転送トランジスタ
１４３２ フォトダイオード
１４３４ 転送トランジスタ
１４４２ フォトダイオード
１４４４ 転送トランジスタ
１４５１ 転送スイッチ線
１４５２ 転送スイッチ線
１４５３ 転送スイッチ線
１４５４ 転送スイッチ線
１４６１ リセット信号線
１４７０ 垂直出力線
１５０８ 増幅トランジスタ
１５１０ 信号電荷蓄積部
１５１２ フォトダイオード
１５１４ 転送トランジスタ
１５２２ フォトダイオード
１５２４ 転送トランジスタ
１５３２ フォトダイオード
１５３４ 転送トランジスタ
１５４２ フォトダイオード
１５４４ 転送トランジスタ
１５５１ 転送スイッチ線
１５５２ 転送スイッチ線
１５５３ 転送スイッチ線
１５５４ 転送スイッチ線
１５６１ リセット信号線
１５７０ 垂直出力線
１５７２ 転送スイッチ線
１６１０ 信号電荷蓄積部
１６１２ フォトダイオード
１６１４ 転送トランジスタ
１６１８ 増幅トランジスタ
１６２０ 信号電荷蓄積部
１６２２ フォトダイオード
１６２４ 転送トランジスタ
１６２８ 増幅トランジスタ
１６３０ 信号電荷蓄積部
１６３２ フォトダイオード
１６３４ 転送トランジスタ
１６４２ フォトダイオード
１６４４ 転送トランジスタ
１６５２ フォトダイオード
１６５４ 転送トランジスタ
１６６２ フォトダイオード
１６６４ 転送トランジスタ
１６６５ リセット信号線
１６６６ リセット信号線
１６６７ リセット信号線
１６６８ リセット信号線
１６７２ フォトダイオード
１６７４ 転送トランジスタ
１６７５ 垂直出力線
１６７６ 垂直出力線
１６８２ フォトダイオード
１６８４ 転送トランジスタ
１７５１ 転送スイッチ線
１７５３ 転送スイッチ線
１７５４ 転送スイッチ線
２０００ 画素部
２０２０ リセット端子駆動回路
２０４０ 転送端子駆動回路
２０６０ 垂直出力線駆動回路
２１００ 画素マトリクス
２１２０ 各垂直出力線
２２００ シフトレジスタ
２２１０ シフトレジスタ
２２２０ シフトレジスタ
２３００ バッファ回路
２３１０ バッファ回路
２３２０ バッファ回路
２４００ アナログスイッチ
２５００ 映像出力線

Claims (10)

  1. シリコン半導体に埋設された光電変換素子部と、
    前記光電変換素子部と電気的に接続される転送トランジスタと、
    前記転送トランジスタと電気的に接続される信号電荷蓄積部と、
    前記信号電荷蓄積部と電気的に接続される増幅トランジスタと、
    を有し、
    前記転送トランジスタのチャネル形成領域は酸化物半導体で形成されており、前記増幅トランジスタのチャネル形成領域は前記シリコン半導体で形成された画素部を有することを特徴とする半導体装置。
  2. 請求項１において、前記増幅トランジスタの上部に前記転送トランジスタが形成されていることを特徴とする半導体装置。
  3. 請求項１または２において、前記転送トランジスタのオフ電流は１×１０−１３Ａ以下であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、前記酸化物半導体のキャリア濃度は１×１０１４／ｃｍ３未満であることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、前記画素部はシリコン半導体をチャネル形成領域に有する相補型トランジスタで構成された周辺回路部と電気的に接続されていることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、前記信号電荷蓄積部は、絶縁層を誘電体として含むことを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一項に記載の半導体装置を具備することを特徴とする電子機器。
  8. 光電変換素子部と、
    前記光電変換素子部と電気的に接続される転送トランジスタと、
    前記転送トランジスタと電気的に接続される信号電荷蓄積部と、
    前記信号電荷蓄積部と電気的に接続される増幅トランジスタと、
    を有し、
    前記光電変換素子部を順バイアスとし、
    前記転送トランジスタをオンして前記信号電荷蓄積部を前記光電変換素子部のカソード電位に初期化し、
    前記光電変換素子部を逆バイアスとし、
    前記光電変換素子部に光を照射して前記信号電荷蓄積部の電位を変化させ、
    前記転送トランジスタをオフして前記信号電荷蓄積部の電位を保持し、
    前記信号電荷蓄積部の電位に従って前記増幅トランジスタより信号を出力させる半導体装置の動作方法。
  9. 請求項８において、前記転送トランジスタのチャネル形成領域は、酸化物半導体で形成されていることを特徴とする半導体装置の動作方法。
  10. 請求項８または９において、前記増幅トランジスタのチャネル形成領域は、シリコン半導体で形成されていることを特徴とする半導体装置の動作方法。
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