JP2022032053A - イメージセンサ - Google Patents

イメージセンサ Download PDF

Info

Publication number
JP2022032053A
JP2022032053A JP2021182313A JP2021182313A JP2022032053A JP 2022032053 A JP2022032053 A JP 2022032053A JP 2021182313 A JP2021182313 A JP 2021182313A JP 2021182313 A JP2021182313 A JP 2021182313A JP 2022032053 A JP2022032053 A JP 2022032053A
Authority
JP
Japan
Prior art keywords
potential
transistor
photodiode
oxide semiconductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021182313A
Other languages
English (en)
Other versions
JP6993535B1 (ja
Inventor
潤 小山
Jun Koyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2021199960A priority Critical patent/JP7349485B2/ja
Application granted granted Critical
Publication of JP6993535B1 publication Critical patent/JP6993535B1/ja
Publication of JP2022032053A publication Critical patent/JP2022032053A/ja
Priority to JP2023146874A priority patent/JP2023164550A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Abstract

【課題】安定した電気特性を有する薄膜トランジスタを有する電位保持機能の高い固体撮像素子を提供する。【解決手段】固体撮像素子の信号電荷蓄積部を光電変換素子のカソード電位に初期化することでリセットトランジスタを省く構成とし、酸化物半導体層を用いたオフ電流が１×１０－１３Ａ以下の薄膜トランジスタを固体撮像素子の転送トランジスタに用いることで信号電荷蓄積部の電位が一定に保たれ、ダイナミックレンジを向上させることができる。また、周辺回路に相補型金属酸化物半導体素子が作製可能なシリコン半導体を用いることで高速かつ低消費電力の半導体装置を作製することができる。【選択図】図１

Description

本発明の一形態は、酸化物半導体を用いた電界効果型トランジスタを有する半導体装置に
関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタを構成する技
術が注目されている。薄膜トランジスタは液晶テレビに代表されるような表示装置に用い
られている。薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が公
知であるが、その他の材料として酸化物半導体が注目されている。
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を含む材料が知られている。そして
、キャリア（電子）濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）で
形成された薄膜トランジスタが開示されている（特許文献１乃至３）。
特開２００６－１６５５２７号公報 特開２００６－１６５５２８号公報 特開２００６－１６５５２９号公報
一方で、表示装置に近い構成ながらも、優れた電気特性が要求される固体撮像素子などで
は、ＳＯＩ基板やバルクの単結晶シリコン基板を用いた電界効果型トランジスタが一般的
に用いられている。
しかしながら、単結晶シリコンを用いた電界効果型トランジスタであっても理想的な電気
特性を有しているとは言えず、例えばオフ電流（リーク電流などとも呼ぶ）は、実質的に
ゼロと言えるほど小さいものではない。また、シリコンは温度特性の変化が比較的大きい
材料でもあり、特にオフ電流は変化しやすい。従って、固体撮像素子など電荷保持型の半
導体装置を構成する場合には、周囲の環境に左右されず、十分な電位保持期間の確保が可
能であり、よりオフ電流が低減されたデバイスの開発が望まれている。
そこで、開示する本発明の一態様は、安定した電気特性（例えば、オフ電流が極めて低減
されている）を有する薄膜トランジスタを含む固体撮像素子を提供することを目的とする
。
本発明の一態様は、シリコン半導体を用いて形成された光電変換素子及び増幅トランジス
タを少なくとも有し、転送トランジスタが酸化物半導体で形成された画素を有する固体撮
像素子に関する。
また、本発明の一態様における酸化物半導体は、電子供与体（ドナー）となる不純物を除
去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギ
ーギャップが大きい。
すなわち、本発明の一態様は、酸化物半導体に含まれる水素若しくはＯＨ基を除去するこ
とにより、酸化物半導体に含まれる水素の濃度が、二次イオン質量分析法（ＳＩＭＳ：Ｓ
ｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）における最低値で５
×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１
０１７／ｃｍ３以下、または１×１０１６／ｃｍ３未満とし、キャリア濃度を１×１０１
４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下とした酸化物半導体膜でチャネル
領域が形成される薄膜トランジスタを有する固体撮像素子が構成されるものである。
酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ま
しくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度
を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにする。
このように高純度化された酸化物半導体は、薄膜トランジスタのチャネル形成領域に用い
ることで、電気特性がノーマリーオフを呈し、１Ｖから１０Ｖのドレイン電圧において、
そのオフ電流は、１×１０－１３Ａ以下、または１００ａＡ／μｍ（μｍは、薄膜トラン
ジスタのチャネル幅）以下、好ましくは１０ａＡ／μｍ以下、更に好ましくは１ａＡ／μ
ｍ以下となるように作用させることができる。
本明細書で開示する本発明の一態様は、シリコン半導体に埋設された光電変換素子部と、
光電変換素子部と転送トランジスタを介して電気的に接続される信号電荷蓄積部と、信号
電荷蓄積部と電気的にゲート電極が接続される増幅トランジスタと、を有し、転送トラン
ジスタのチャネル形成領域は酸化物半導体で形成されており、増幅トランジスタのチャネ
ル形成領域はシリコン半導体で形成された画素部を有することを特徴とする半導体装置で
ある。
また、上記増幅トランジスタも酸化物半導体を用いた薄膜トランジスタで形成しても良い
。更に上記画素部には、選択トランジスタが設けられていても良い。また、画素部と接続
される周辺回路部は、シリコン半導体を用いたバルクトランジスタで相補型（ＣＭＯＳ）
トランジスタの構成とすることが好ましい。
本明細書で開示する本発明の他の一態様は、光電変換素子部と、光電変換素子部と電気的
に接続される転送トランジスタと、転送トランジスタと電気的に接続される信号電荷蓄積
部と、信号電荷蓄積部と電気的に接続される増幅トランジスタと、を有し、光電変換素子
部を順バイアスとし、転送トランジスタをオンして信号電荷蓄積部を光電変換素子部のカ
ソード電位に初期化し、光電変換素子部を逆バイアスとし、光電変換素子部に光を照射し
て信号電荷蓄積部の電位を変化させ、転送トランジスタをオフして前記信号電荷蓄積部の
電位を保持し、信号電荷蓄積部の電位に従って増幅トランジスタより信号を出力させる半
導体装置の動作方法である。
従来のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）イメージセンサは、リセットトランジスタを動作させることによって、
信号電荷蓄積部の電位を初期化していたが、本発明の一態様では、信号電荷蓄積部を光電
変換素子部（フォトダイオード）のカソード電位に初期化することでリセットトランジス
タを省く構成とすることができる。
本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定
するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、「
配線」は「電極」の一部として用いられることがある。さらに、「電極」や「配線」とい
う用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
また、「ＳＯＩ基板」に用いる基板は、シリコンウエハなどの半導体基板に限らず、ガラ
ス基板や石英基板、サファイア基板、金属基板などの非半導体基板をも含む。つまり、絶
縁体基板上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さ
らに、本明細書等において、「半導体基板」は、半導体材料のみからなる基板を指すに留
まらず、半導体材料を含む基板全般を指すものとする。つまり、本明細書等においては「
ＳＯＩ基板」も「半導体基板」に含まれる。
本発明の一形態によれば、リセットトランジスタを省き、かつオフ電流が極めて小さい酸
化物半導体を用いた薄膜トランジスタを転送トランジスタに用いることで信号電荷蓄積部
の電位が一定に保たれ、ダイナミックレンジを向上させることができる。また、周辺回路
に相補型トランジスタが作製可能なシリコン半導体を用いることで動作が高速で、低消費
電力の半導体装置とすることができる。
固体撮像素子の画素の構成について説明する断面図。 固体撮像素子の画素の構成について説明する断面図。 固体撮像素子の画素の構成について説明する断面図。 固体撮像素子の作製方法について説明する断面図。 固体撮像素子の作製方法について説明する断面図。 酸化物半導体を用いた薄膜トランジスタのＶｇ－Ｉｄ特性を示す図。 酸化物半導体を用いた薄膜トランジスタの写真。 酸化物半導体を用いた薄膜トランジスタのＶｇ－Ｉｄ特性（温度特性）を示す図。 酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。 図９に示すＡ－Ａ’断面におけるエネルギーバンド図（模式図）。 図９に示すＢ－Ｂ’断面におけるエネルギーバンド図（模式図）であって、（Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（－ＶＧ）が印加された状態を示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 フォトダイオードの動作について説明する図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。 固体撮像素子の構成について説明する図。 リセット端子駆動回路及び転送端子駆動回路の構成について説明する図。 垂直出力線駆動回路の構成について説明する図。 シフトレジスタとバッファ回路の一例を示す図。 固体撮像素子の画素の構成について説明する断面図。 固体撮像素子の画素の構成について説明する図。 固体撮像素子の画素の動作について説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成要素や領域の大きさ、及び層の厚さ等は
、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定され
ない。
なお、本明細書にて用いる第１、第２、第３、等の用語は、構成要素の混同を避けるため
に付したものであり、順序などを限定するものではない。そのため、例えば、「第１の」
を「第２の」又は「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本発明の一態様は、金属絶縁物半導体素子、所謂ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏ
ｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた半導体装置である。本明細書で
は、チャネル形成領域に薄膜の半導体を用いた素子を薄膜トランジスタと称し、チャネル
形成領域にバルクの半導体を用いた素子をバルクトランジスタと称する。ただし、ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成されている半導体層は薄膜と
も言えるが、本明細書では該半導体層で形成したトランジスタはバルクトランジスタの一
種とする。
本発明の一態様における薄膜トランジスタを含む固体撮像素子の画素を構成する例を以下
に説明する。本実施の形態では、一例として、固体撮像素子における画素が有する薄膜ト
ランジスタと、当該薄膜トランジスタに接続された光電変換素子及びシリコン半導体で形
成されたバルクトランジスタについて説明する。なお画素とは、固体撮像素子に設けられ
た各素子、例えば光電変換素子、トランジスタ、及び配線等からなり、電気的な信号の入
出力で画像を出力させるための素子で構成される素子群のことをいう。
なお画素は、図２８（Ａ）の断面図に示すように基板表面側に形成したレンズ６００、カ
ラーフィルタ６０２、及び層間絶縁膜６０６等を通して入射光を光電変換素子６０８に受
光させる構造とすることができる。ただし、点線枠で囲んだ領域に示すように、矢印で示
す光路の一部が配線層６０４の一部によって遮光されてしまうことがあり、図２８（Ｂ）
に示すように基板裏面側にレンズ６１０及びカラーフィルタ６１２を形成して入射光を光
電変換素子６１８に効率良く受光させる構造としても良い。
また、ＡとＢとが接続されている、と記載する場合は、ＡとＢとが電気的に接続されてい
る場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、
対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとす
る。
本発明の一態様である固体撮像素子の画素部分の一例を図１に断面図で示す。図１は転送
トランジスタ１０１に酸化物半導体の薄膜トランジスタを用いた例で、増幅トランジスタ
１３１は、単結晶シリコン基板１００に形成されたｎチャネル型のバルクトランジスタで
形成している。光電変換素子１１０はｎ型領域１１２と薄いｐ型領域１１４を含むフォト
ダイオードを形成しており、転送トランジスタ１０１のソース電極１０４に接続される。
また、転送トランジスタ１０１のドレイン電極下方には信号電荷蓄積部１１６（フローテ
ィングディフュージョンとも呼ぶ）が形成される。転送トランジスタ１０１は、酸化物半
導体層がチャネル領域となるトップゲート構造をしている。増幅トランジスタ１３１は、
ｎ型領域１３２ａ、１３２ｂとゲート電極１３８を含むｎチャネル型のバルクトランジス
タであり、増幅トランジスタ１３１のゲート電極１３８は、配線１５４により信号電荷蓄
積部１１６と電気的に接続されている。
なお、図１の構造において、バルクトランジスタのゲート絶縁層１３６は薄膜トランジス
タである転送トランジスタ１０１の下地絶縁層を兼ねており、信号電荷蓄積部１１６はゲ
ート絶縁層１３６を誘電体として容量を形成している。また、薄膜トランジスタのゲート
絶縁層１１８は、バルクトランジスタの層間絶縁層の一部として機能する。
酸化物半導体をチャネル形成領域に用いた薄膜トランジスタは、トップゲート型を例とし
て示したが、逆スタガ構造などのボトムゲート型を用いても良い。また、光電変換素子１
１０に光を照射する必要があるため、転送トランジスタ１０１のソース電極の一部を光電
変換素子１１０の受光部に接続させる例を挙げたが、ソース電極を透光性導電材料で形成
し、光電変換素子１１０との接続の状態を変えても良い。例えば、図２（Ａ）に示すよう
に、透光性導電材料で形成したソース電極２０４を有するトランジスタ２０１を転送トラ
ンジスタとして用いれば、光電変換素子２１０の受光面の一部または全面に接続すること
ができる。また、図２（Ｂ）に示す様に光電変換素子３１０への光路を確保できるように
、抵抗の低い金属層をソース電極３０４及びドレイン電極３０６とし、透光性導電材料層
をバッファ層３０５、３０７として積層したトランジスタ３０１を転送トランジスタとし
て用いても良い。
光電変換素子として形成するフォトダイオードはｐ型単結晶シリコン基板（ＳＯＩの場合
は、ｐ型単結晶シリコン層）にｎ型領域を形成し、その上部に薄いｐ型領域を形成した所
謂埋め込み型フォトダイオードを形成する。フォトダイオードの表面にｐ型領域を形成す
ることで表面で発生する暗電流によるノイズを低減することができる。
また、上記では単結晶半導体基板を用いた例を示したが、ＳＯＩ構造の基板であっても良
い。また、バルクトランジスタの構造はこれに限らず、ゲート電極端にサイドウォールを
設けたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やソースドレイン領域の
一部に低抵抗のシリサイド等を形成した構造であっても良い。
また、上記画素部には増幅トランジスタ１３１と電気的に接続される選択トランジスタを
設けても良い。増幅トランジスタ及び選択トランジスタは共にシリコン半導体、酸化物半
導体のどちらを用いても形成することができる。ただし、増幅トランジスタは、より増幅
率の高いシリコン半導体層を用いたバルクトランジスタで形成することが好ましい。
また、バルクトランジスタの上部に絶縁層を設け、その上に薄膜トランジスタを設けるこ
ともできる。例えば、薄膜トランジスタで形成する転送トランジスタをバルクトランジス
タで形成する増幅トランジスタの上部に設ければ、一画素につき必要なトランジスタの面
積が１／２から２／３程度となり、集積度の向上やフォトダイオードの受光面積を増加さ
せることができ、ノイズを低減させることもできる。図３はその一例であり、下層に光電
変換素子５１０とバルクトランジスタで形成された増幅トランジスタ５３１を形成し、絶
縁膜５４１を介して上層に薄膜トランジスタで形成された転送トランジスタ５０１を設け
た例であり、光電変換素子及びバルクトランジスタと薄膜トランジスタの作製工程が分離
できるため、工程の制御が容易となる。ただし、信号電荷蓄積部５１６を形成するための
容量電極５４０を設けておくことが好ましい。
ここで、本発明の一態様は、酸化物半導体層を用いた薄膜トランジスタを含む構成である
とともに、固体撮像素子であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサの一般的な構成要素であるリセ
ットトランジスタを省いていることに特徴がある。従来のＣＭＯＳイメージセンサは、リ
セットトランジスタを動作させることによって、信号電荷蓄積部の電位を初期化していた
が、本発明の一態様では、信号電荷蓄積部をフォトダイオードのカソード電位に初期化す
ることができる。先ず、フォトダイオードを順バイアスとし、転送トランジスタをオンす
ると信号電荷蓄積部はフォトダイオードのカソードと同じ電位となる。次にフォトダイオ
ードを逆バイアスとし、フォトダイオードに光を照射すると信号電荷蓄積部の電位は放電
により低下する。ここで転送トランジスタをオフし、保持された電位に従って増幅トラン
ジスタにより信号を出力させることができる。
以上の構造の薄膜トランジスタとバルクトランジスタを組み合わせることにより、信号電
荷蓄積部の電位の保持機能を高め、ダイナミックレンジの広い固体撮像素子の画素部を形
成することができる。ただし、この本発明の一態様を実現するには極めてオフ電流の小さ
い薄膜トランジスタを用いることが好ましい。次にその作製方法を説明する。
本発明の一態様は、単結晶シリコン半導体を用いたバルクトランジスタと極めて電気特性
の良好な酸化物半導体を用いた薄膜トランジスタを複合することにより固体撮像素子の画
素部を形成するものである。従って、酸化物半導体を用いた薄膜トランジスタの作製方法
を中心に詳細な説明を行う。
一例として、図１の構造の作製方法を図４及び図５の断面図を用いて説明する。まず、Ｐ
型の単結晶シリコン基板１００に絶縁膜１４０（フィールド酸化膜とも言う）で分離した
素子形成領域を形成する。素子分離領域の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）やＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）等を用いることができる。
ここで基板は単結晶シリコン基板に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板等を用いることもできる。
なお、本実施の形態では、埋め込み型のフォトダイオード及びｎチャネル型のバルクトラ
ンジスタを用いる構成であるため、ｐ型単結晶シリコン基板を用いるが、ｐウェルを形成
すればｎ型単結晶シリコン基板を用いることもできる。
次に、素子形成領域を覆うようにゲート絶縁層１３６を形成する。例えば、熱処理を行い
単結晶シリコン基板１００に設けられた素子形成領域の表面を酸化させることにより酸化
シリコン膜を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後
に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シ
リコン膜と酸窒化シリコン膜との積層構造で形成してもよい。
他の方法としては、例えば、単結晶シリコン基板１００に設けられた素子形成領域の表面
に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、ゲート絶縁層１３
６として酸化シリコン膜又は窒化シリコン膜で形成することができる。また、高密度プラ
ズマ処理により素子形成領域の表面に酸化処理を行った後に、再度高密度プラズマ処理を
行うことによって窒化処理を行ってもよい。この場合、素子形成領域の表面に接して酸化
シリコン膜が形成され、当該酸化シリコン膜上に酸窒化シリコン膜が形成され、ゲート絶
縁層１３６は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。
次に、ゲート絶縁層１３６を覆うように導電層を形成する。ここでは、導電層１３８ａと
導電層１３８ｂを順に積層して形成する。もちろん、導電層は、単層または２層以上の積
層構造で形成してもよい。
導電層１３８ａ、１３８ｂとしては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（
Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニ
オブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは
化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成す
ることもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表さ
れる半導体材料により形成することもできる。
ここでは、導電層１３８ａとして窒化タンタルを用いて形成し、その上に導電層１３８ｂ
としてタングステンを用いて積層構造で設ける。また、他にも、導電層１３８ａとして、
窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層または積層膜を用い
、導電層１３８ｂとして、タンタル、モリブデン、チタンから選ばれた単層または積層膜
を用いることができる。
次に、積層して設けられた導電層１３８ａ、１３８ｂを選択的にエッチングして除去する
ことによって、ゲート絶縁層１３６の上方の一部に導電層１３８ａ、１３８ｂを残存させ
、ゲート電極１３８を形成する。
次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、当該レジストマ
スク及びゲート電極１３８をマスクとして不純物元素を導入することによってｎ型領域１
３２ａ、１３２ｂを形成する。ここでは、ｎチャネル型のバルクトランジスタを形成する
ため、不純物元素としては、ｎ型を付与する不純物元素であるリン（Ｐ）やヒ素（Ａｓ）
等を用いることができる。
次に、光電変換素子であるフォトダイオードを作製するためにレジストマスクを選択的に
形成する。まず、ｎ型を付与する不純物元素であるリン（Ｐ）やヒ素（Ａｓ）をｐ型単結
晶シリコン基板に導入しｐｎ接合を形成した後、ｐ型を付与する不純物元素であるホウ素
（Ｂ）をｎ型領域の表層に導入することで埋め込み型のフォトダイオードを形成すること
ができる。
この段階で、図４（Ａ）の右側に示すバルクトランジスタと左側に示すフォトダイオード
の構造が完成する。
次に酸化物半導体層をチャネル領域とする薄膜トランジスタの作製方法について説明する
。
本実施の形態では、既に単結晶シリコン基板１００上に設けられているバルクトランジス
タのゲート絶縁層１３６上に薄膜トランジスタを形成する。つまり、薄膜トランジスタの
下地膜とバルクトランジスタのゲート絶縁層とを兼ねることができる。ただし、次の方法
を用いて絶縁層を成膜し、下地膜を積層としても良い。
酸化物半導体層と接する絶縁層は、酸化シリコン層、酸化窒化シリコン層、酸化アルミニ
ウム層、または酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層
の形成方法としては、プラズマＣＶＤ法またはスパッタ法等を用いることができるが、絶
縁層中に水素が多量に含まれないようにするためには、スパッタ法で絶縁層を成膜するこ
とが好ましい。
絶縁層として、スパッタ法により酸化シリコン層を形成する例を説明する。単結晶シリコ
ン基板１００を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタガ
スを導入しシリコンターゲットを用いて、単結晶シリコン基板１００に絶縁層として、酸
化シリコン層を成膜する。また単結晶シリコン基板１００は室温でもよいし、加熱されて
いてもよい。
例えば、石英（好ましくは合成石英）をターゲットとして用い、基板温度１０８℃、基板
とターゲットの間との距離（Ｔ－Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１
．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：
１）雰囲気下でＲＦスパッタ法により酸化シリコン層を成膜する。膜厚は１００ｎｍとす
る。なお、石英に代えてシリコンを酸化シリコン層を成膜するためのターゲットとして用
いることができる。このとき、スパッタガスとして酸素または、酸素及びアルゴンの混合
ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ絶縁層を成膜することが好ましい。
絶縁層に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜し絶縁層に含まれ
る不純物の濃度を低減することができる。
絶縁層を成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物などの不純
物がｐｐｍ程度の濃度またはｐｐｂ程度の濃度まで除去された高純度ガスを用いることが
好ましい。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、直流電源を用いる
ＤＣスパッタ法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法がある。ＲＦ
スパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に導電膜を成膜
する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
また、絶縁層は積層構造でもよく、例えば、基板側から窒化シリコン層、窒化酸化シリコ
ン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁層と、上記酸
化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合にお
いても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成
膜することが好ましい。
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
絶縁層として窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層と酸化
シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することがで
きる。先に窒素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲッ
トを用いて窒化シリコン層を形成し、次にスパッタガスを酸素を含むスパッタガスに切り
替えて同じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化シリコン層と酸
化シリコン層とを大気に曝露せずに連続して形成することができるため、窒化シリコン層
表面に水素や水分などの不純物が吸着することを防止することができる。
次いで、絶縁層上（本実施の形態ではゲート絶縁層１３６上）に、膜厚２ｎｍ以上２００
ｎｍ以下の酸化物半導体膜を形成する。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタ装置の予備加熱室で単結晶シリコン基板１００を予備加熱
し、該基板に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、
予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は
省略することもできる。またこの予備加熱は、後に形成する薄膜トランジスタのゲート絶
縁層１１８の成膜前に行ってもよいし、後に形成するソース電極及びドレイン電極となる
導電層の成膜前に行っても良い。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁層の表面に付着しているゴミを除去することが好
ましい。逆スパッタとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、
イオン化したアルゴンを基板に衝突させて表面を改質する方法である。なお、アルゴンに
代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜はスパッタ法により成膜する。酸化物半導体膜としては、四元系金属酸化
物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ膜や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－
Ｏ膜、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜、Ｉｎ－Ａｌ－Ｚｎ－Ｏ膜、Ｓｎ－Ｇａ－Ｚｎ－Ｏ膜、Ａ
ｌ－Ｇａ－Ｚｎ－Ｏ膜、Ｓｎ－Ａｌ－Ｚｎ－Ｏ膜や、二元系金属酸化物であるＩｎ－Ｚｎ
－Ｏ膜、Ｓｎ－Ｚｎ－Ｏ膜、Ａｌ－Ｚｎ－Ｏ膜、Ｚｎ－Ｍｇ－Ｏ膜、Ｓｎ－Ｍｇ－Ｏ膜、
Ｉｎ－Ｍｇ－Ｏ膜や、Ｉｎ－Ｏ膜、Ｓｎ－Ｏ膜、Ｚｎ－Ｏ膜などを用いることができる。
また、上記酸化物半導体膜にＳｉＯ２を含んでもよい。
また、酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜
のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ－Ｇａ－Ｚｎ－Ｏ酸化物半導体
とよび、その薄膜をＩｎ－Ｇａ－Ｚｎ－Ｏ膜ともよぶこととする。
本実施の形態では、酸化物半導体膜をＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲットを用
いてスパッタ法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはアルゴン
）雰囲気下、酸素雰囲気下、またはそれらの混合雰囲気下においてスパッタ法により形成
することができる。
酸化物半導体膜を成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物な
どの不純物がｐｐｍ程度の濃度またはｐｐｂ程度の濃度まで除去された高純度ガスを用い
ることが好ましい。
酸化物半導体膜をスパッタ法で作製するためのターゲットとして、酸化亜鉛を主成分とす
る金属酸化物のターゲットを用いることができる。例えば、組成比として、Ｉｎ２Ｏ３：
Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用いれば良い
。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物ター
ゲットを用いてもよい。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ま
しくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いることに
より、成膜した酸化物半導体膜は緻密な膜となる。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲット
として絶縁層上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、
吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、
チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ター
ボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好まし
くは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱して
もよい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を１１０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０
ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
次いで、酸化物半導体膜を第１のフォトリソグラフィ工程及びエッチング工程により島状
の酸化物半導体層１０２に加工する（図４（Ｂ）参照）。
なお、島状の酸化物半導体層を形成するためのレジストマスクはインクジェット法で形成
してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しない
ため、製造コストを低減できる。また、ここでの酸化物半導体膜のエッチングは、ドライ
エッチングでもウェットエッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（Ｓ
Ｆ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ－０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用しコストを低減することができ
る。
所望の形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、
エッチング時間、温度等）を適宜調節する。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層１０２に加工する。
本実施の形態では、酸化物半導体層１０２に対して窒素、またはヘリウム、ネオン、アル
ゴン等の希ガス雰囲気下で第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以
上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理
装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃
において１時間の加熱処理を行う。加熱処理温度からの降温時に雰囲気を酸素に切り替え
ても良い。この第１の加熱処理によって酸化物半導体層１０２の脱水化または脱水素化を
行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンラ
ンプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナト
リウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処
理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置で
ある。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理
物と反応しない不活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス
中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性
ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が
可能となる。
なお、第１の加熱処理においては、窒素、ヘリウム、ネオン、またはアルゴン等の雰囲気
ガスに、水、水素などが含まれないことが好ましい。または、該雰囲気ガスの純度を、６
Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純
物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。雰囲気ガスとして酸素を
用いる場合も同様の純度であることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上
２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場
合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
次いで、第２のフォトリソグラフィ工程及びエッチング工程によりフォトダイオード上層
のｐ型領域に達する開口部を絶縁層に形成し、絶縁層及び酸化物半導体層１０２上に導電
層を形成する。導電層をスパッタ法や真空蒸着法で形成すればよい。導電層の材料として
は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ば
れた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜
等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリ
ウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電層は、
単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム
膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタ
ン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造な
どが挙げられる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン
、クロム、ネオジム、スカンジウムから選ばれた元素を単数、又は複数組み合わせた膜、
合金膜、もしくは窒化膜を用いてもよい。
次に、第３のフォトリソグラフィ工程にて導電層上にレジストマスクを形成し、選択的に
エッチングを行って、薄膜トランジスタのソース電極１０４及びドレイン電極１０６を形
成した後、レジストマスクを除去する（図４（Ｃ）参照）。なお、形成されたソース電極
、ドレイン電極の端部がテーパであると、上に積層するゲート絶縁層の被覆性が向上する
ため好ましい。
本実施の形態では、ソース電極１０４及びドレイン電極１０６として、スパッタ法により
膜厚１５０ｎｍのチタン膜を形成する。
なお、導電層のエッチングの際に、酸化物半導体層１０２は酸化物半導体層の一部が除去
されないように、その下の絶縁層が露出しないようにそれぞれの材料及びエッチング条件
を適宜調節する。
本実施の形態では、導電層としてチタン膜を用いて、酸化物半導体層１０２にはＩｎ－Ｇ
ａ－Ｚｎ－Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア
、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程及びエッチング工程では、酸化物半導体層１０２は
一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。ま
た、ソース電極１０４及びドレイン電極１０６を形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層１０２上で隣り合うソース電極の下端
部とドレイン電極の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネ
ル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ
～数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）
を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外
線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジ
スタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動
作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることが
できる。
次いで、絶縁層、酸化物半導体層１０２、ソース電極１０４及びドレイン電極１０６上に
ゲート絶縁層１１８を形成する（図５（Ａ）参照）。このとき、バルクトランジスタ上に
もゲート絶縁層１１８は成膜され、層間絶縁膜の一部となる。
ここで、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（
高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲ
ート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート
絶縁層（ＧＩ）は、高品質化が要求される。
例えば、マイクロ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐
圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品
質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとす
ることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるも
のであれば、スパッタ法やプラズマＣＶＤ法など他の成膜方法を適用することができる。
また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質さ
れる絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であるこ
とは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるもの
であれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成
された未結合手がしきい値電圧（Ｖｔｈ）のシフトを誘発することとなる。これに対して
、本発明の一態様は、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のよう
にゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験を行っても安定な薄膜ト
ランジスタを得ることを可能としている。
本実施の形態において、ゲート絶縁層１１８の形成は、マイクロ波（２．４５ＧＨｚ）を
用いた高密度プラズマＣＶＤ装置により行う。ここでは、高密度プラズマＣＶＤ装置は、
１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋ
Ｗ～６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁層の成膜を行う。
チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガ
スを導入し、１０Ｐａ～３０Ｐａの圧力下で高密度プラズマを発生させて基板上に絶縁層
を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（
Ｎ２Ｏ）と希ガスとを導入して絶縁層表面にプラズマ処理を行ってもよい。少なくとも亜
酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面に行われるプラズマ処理は、絶縁層
の成膜より後に行う。上記プロセスを経た絶縁層は、膜厚が薄く、例えば１００ｎｍ未満
であっても信頼性を確保することができる絶縁層である。
ゲート絶縁層１１８の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜
酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャン
バーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用い
ることができるが、中でも安価であるアルゴンを用いることが好ましい。
また、高密度プラズマＣＶＤ装置により得られた絶縁層は、一定した厚さの層を形成でき
るため段差被覆性に優れている。また、高密度プラズマＣＶＤ装置により得られる絶縁層
は、薄い層の厚みを精密に制御することができる。
上記プロセスを経た絶縁層は、従来の平行平板型のＰＥＣＶＤ装置で得られる絶縁層とは
膜質が大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合に
おいて、平行平板型のＰＥＣＶＤ装置で得られる絶縁層の１０％以上または２０％以上エ
ッチング速度が遅く、高密度プラズマＣＶＤ装置で得られる絶縁層は緻密な層と言える。
本実施の形態では、ゲート絶縁層１１８として高密度プラズマＣＶＤ装置による膜厚１０
０ｎｍの酸化窒化珪素層（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）を用いる。
その他の方法として、プラズマＣＶＤ法又はスパッタ法等を用いて、酸化シリコン層、窒
化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単
層で又は積層して形成することもできる。なお、ゲート絶縁層１１８中に水素が多量に含
まれないようにするためには、スパッタ法でゲート絶縁層１１８を成膜することも好まし
い。スパッタ法により酸化シリコン層を成膜する場合には、ターゲットとしてシリコンタ
ーゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの
混合ガスを用いて行う。
ゲート絶縁層１１８は、ソース電極１０４及びドレイン電極１０６から酸化シリコン層と
窒化シリコン層を積層した構造とすることもできる。例えば、第１のゲート絶縁層として
膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を形成し、第１
のゲート絶縁層上に第２のゲート絶縁層としてスパッタ法により膜厚５０ｎｍ以上２００
ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート
絶縁層としてもよい。
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層１１８の一部を除去して、バルクトランジスタのソース領域ま
たはドレイン領域となるｎ型領域１３２ａ、１３２ｂに達する開口部を形成する（図５（
Ｂ）参照。）
次に、開口部が形成されたゲート絶縁層１１８上に導電層を形成した後、第５のフォトリ
ソグラフィ工程によりゲート電極１０８、及び配線層１５２、１５３を形成する。なお、
レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極１０８及び配線層１５２、１５３は、モリブデン、チタン、クロム、タ
ンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこ
れらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極１０８及び配線層１５２、１５３を２層とする積層構造としては、ア
ルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン
層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した２
層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。３層
の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリ
コンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層
した積層とすることが好ましい。なお、透光性を有する導電層を用いてゲート電極を形成
することもできる。透光性を有する導電層としては、透光性導電性酸化物等をその例に挙
げることができる。
本実施の形態ではゲート電極１０８及び配線層１５２、１５３としてスパッタ法により膜
厚１５０ｎｍのチタン膜を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、
薄膜トランジスタ及びバルクトランジスタ上に保護絶縁層や平坦化絶縁層を形成してから
行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下で加熱処理を行って
もよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００
℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよ
い。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層を有
する薄膜トランジスタを形成することができる（図５（Ｃ）参照。）ここで、薄膜トラン
ジスタは転送トランジスタ１０１として適用することができ、バルクトランジスタは増幅
トランジスタ１３１として適用することができる。
また、薄膜トランジスタ及びバルクトランジスタ上に保護絶縁層１４２や、図示しないが
、平坦化のための平坦化絶縁層を設けてもよい。例えば、保護絶縁層１４２として酸化シ
リコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミ
ニウム層を単層で又は積層して形成することができる。
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド
、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他
に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰ
ＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶
縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）を用いても良い。また、有機基はフルオロ基を有していても良い。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、
スピンコート法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法、スクリ
ーン印刷法、オフセット印刷法等）などの方法や、ドクターナイフ、ロールコーター、カ
ーテンコーター、ナイフコーター等の器具を用いることができる。
上記のように酸化物半導体膜を成膜するに際し、雰囲気中の残留水分を除去することで、
該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化
物半導体膜の安定化を図ることができる。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本発明の一形態は、酸化物半導体中でキャリアの供与体（ドナーまたはアクセプタ）とな
り得る不純物を極めて少ないレベルにまで除去することで、真性または実質的に真性な半
導体であって、当該酸化物半導体を薄膜トランジスタに適用するものである。本実施の形
態では、評価用素子（ＴＥＧとも呼ぶ）でのオフ電流の測定値について以下に説明する。
図６にＬ／Ｗ＝３μｍ／５０μｍの薄膜トランジスタを２００個並列に接続し、Ｌ／Ｗ＝
３μｍ／１００００μｍの薄膜トランジスタの初期特性を示す。また、薄膜トランジスタ
の上面図を図７（Ａ）に示し、その一部を拡大した図を図７（Ｂ）に示す。図７（Ｂ）の
点線で囲んだ領域がＬ／Ｗ＝３μｍ／５０μｍ、Ｌｏｖ＝１．５μｍの１段分の薄膜トラ
ンジスタである。薄膜トランジスタの初期特性を測定するため、基板温度を室温とし、ソ
ース－ドレイン間電圧（以下、ドレイン電圧またはＶｄという）を１０Ｖとし、ソース－
ゲート間電圧（以下、ゲート電圧またはＶｇという）を－２０Ｖ～＋２０Ｖまで変化させ
たときのソース－ドレイン電流（以下、ドレイン電流またはＩｄという）の変化特性、す
なわちＶｇ－Ｉｄ特性を測定した。なお、図７では、Ｖｇを－２０Ｖ～＋５Ｖまでの範囲
で示している。
図６に示すようにチャネル幅Ｗが１００００μｍの薄膜トランジスタは、Ｖｄが１Ｖ及び
１０Ｖにおいてオフ電流は１×１０－１３［Ａ］以下となっており、測定機（半導体パラ
メータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１
００ｆＡ）以下となっている。
すなわち、上記の薄膜トランジスタは、電気特性がノーマリーオフを呈し、１Ｖから１０
Ｖのドレイン電圧において、チャネル幅１μｍあたりのオフ電流は、１００ａＡ／μｍ以
下、好ましくは１０ａＡ／μｍ以下、更に好ましくは１ａＡ／μｍ以下となるように作用
させることができる。
測定した薄膜トランジスタの作製方法について説明する。
まず、ガラス基板上に下地層として、ＣＶＤ法により窒化珪素層を形成し、窒化珪素層上
に酸化窒化珪素層を形成した。酸化窒化珪素層上にゲート電極としてスパッタ法によりタ
ングステン層を形成した。ここで、タングステン層を選択的にエッチングしてゲート電極
を形成した。
次に、ゲート電極上にゲート絶縁層としてＣＶＤ法により厚さ１００ｎｍの酸化窒化珪素
層を形成した。
次に、ゲート絶縁層上に、スパッタ法によりＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲッ
ト（ｍｏｌ数比で、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を用いて、厚さ５０
ｎｍの酸化物半導体層を形成した。ここで、酸化物半導体層を選択的にエッチングし、島
状の酸化物半導体層を形成した。
次に、酸化物半導体層をクリーンオーブンにて窒素雰囲気下、４５０℃、１時間の第１の
熱処理を行った。
次に、酸化物半導体層上にソース電極及びドレイン電極としてチタン層（厚さ１５０ｎｍ
）をスパッタ法により形成した。ここで、チタン層を選択的にエッチングすることでソー
ス電極及びドレイン電極を形成し、１つの薄膜トランジスタのチャネル長Ｌが３μｍ、チ
ャネル幅Ｗが５０μｍとし、２００個を並列とすることで、Ｌ／Ｗ＝３μｍ／１００００
μｍとなるようにした。
次に、酸化物半導体層に接するように保護絶縁層としてリアクティブスパッタ法により酸
化珪素層を膜厚３００ｎｍで形成した。ここで、保護層である酸化珪素層を選択的にエッ
チングし、ゲート電極、ソース電極及びドレイン電極上に開口部を形成した。その後、窒
素雰囲気下、２５０℃で１時間、第２の熱処理を行った。
そして、Ｖｇ－Ｉｄ特性を測定する前に１５０℃、１０時間の加熱を行った。
以上の工程により、ボトムゲート型の薄膜トランジスタを作製した。
図６に示すように薄膜トランジスタのオフ電流が、１×１０－１３［Ａ］程度であるのは
、上記作製工程において酸化物半導体層中における水素濃度を十分に低減できたためであ
る。酸化物半導体層中の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ
３以下、または１×１０１６／ｃｍ３未満とする。なお、酸化物半導体層中の水素濃度測
定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ）で行う。
また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体を用いる例を示したが、特に限定されず、他
の酸化物半導体材料、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ
－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｏ系、
Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系などを用い
ることができる。また、酸化物半導体材料として、Ａｌを２．５～１０ｗｔ％混入したＩ
ｎ－Ａｌ－Ｚｎ－Ｏ系や、Ｓｉを２．５～１０ｗｔ％混入したＩｎ－Ｚｎ－Ｏ系を用いる
こともできる。
また、ホール測定機で測定される酸化物半導体層のキャリア濃度は、５×１０１４／ｃｍ
３以下、好ましくは５×１０１２／ｃｍ３以下、さらに好ましくはシリコンのキャリア濃
度１．４５×１０１０／ｃｍ３と同等、もしくはそれ以下である。即ち、酸化物半導体層
のキャリア濃度は、限りなくゼロに近くすることができる。
また、薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可
能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、さらに低消費
電力化も図ることができる。
また、薄膜トランジスタのオフ状態において、酸化物半導体層は絶縁体とみなせて回路設
計を行うことができる。
続いて、本実施の形態で作製した薄膜トランジスタに対してオフ電流の温度特性を評価し
た。温度特性は、薄膜トランジスタが使われる最終製品の耐環境性や、性能の維持などを
考慮する上で重要である。当然ながら、変化量が小さいほど好ましく、製品設計の自由度
が増す。
温度特性は、恒温槽を用い、－３０℃、０℃、２５℃、４０℃、６０℃、８０℃、１００
℃、及び１２０℃のそれぞれの温度で薄膜トランジスタを形成した基板を一定温度とし、
ドレイン電圧を６Ｖ、ゲート電圧を－２０Ｖ～＋２０Ｖまで変化させてＶｇ－Ｉｄ特性を
取得した。
図８（Ａ）に示すのは、上記それぞれの温度で測定したＶｇ－Ｉｄ特性を重ね書きしたも
のであり、点線で囲むオフ電流の領域を拡大したものを図８（Ｂ）に示す。図中の矢印で
示す右端の曲線が－３０℃、左端が１２０℃で取得した曲線で、その他の温度で取得した
曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、オフ電
流は拡大図の図８（Ｂ）においても明らかであるように、ゲート電圧が２０Ｖ近傍を除い
て、全ての温度で測定機の分解能近傍の１×１０－１２［Ａ］以下となっており、温度依
存性もない。すなわち、１２０℃の高温においても、オフ電流が１×１０－１２［Ａ］以
下を維持しており、チャネル幅Ｗが１００００μｍであることを考慮すると、オフ電流が
非常に小さいことがわかる。
高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）を用いた薄膜トランジスタは、オフ電流の温度依存性がほとんど現れない。これは
、図１０（Ａ）のバンド図で示すように、酸化物半導体が高純度化されることによって、
導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するため、温度依
存性を示さなくなると言える。また、これは、酸化物半導体のエネルギーが３ｅＶ以上で
あり、熱励起キャリアが極めて少ないことにも起因する。また、ソース領域及びドレイン
領域は縮退した状態にあるので温度依存性が現れない要因となっている。薄膜トランジス
タの動作は、縮退したソース領域から酸化物半導体に注入されたキャリアによるものがほ
とんどであり、キャリア密度の温度依存性がないことから上記特性（オフ電流の温度依存
性無し）を説明することができる。また、この極めて低いオフ電流について、以下にバン
ド図を用いて説明する。
図９は、酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図である。ゲート
電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、
その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
図１０は、図９に示すＡ－Ａ’断面におけるエネルギーバンド図（模式図）である。図１
０（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図１
０（Ｂ）はドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
図１１は、図９におけるＢ－Ｂ’の断面におけるエネルギーバンド図（模式図）である。
図１１（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソースと
ドレイン間にキャリア（電子）が流れるオン状態を示している。また、図１１（Ｂ）は、
ゲート（Ｇ１）に負の電位（－ＶＧ）が印加された状態であり、オフ状態（少数キャリア
は流れない）である場合を示す。
図１２は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（ＥＦ）は、バンドギ
ャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している
。なお、酸化物半導体において水素の一部はドナーとなり、ｎ型化する一つの要因である
ことが知られている。
これに対して本発明の一態様に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導
体から除去し、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化する
ことにより真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を
添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化
されたｉ型（真性）半導体またはそれに近づけることを特徴としている。そうすることに
より、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることが
できる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕
事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属－酸化物半導
体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図１０（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図１０（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電
子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場
合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレ
イン電圧が印加された場合には、電圧印加のない図１０（Ａ）のバリアの高さすなわちバ
ンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
このとき酸化物半導体に注入された電子は、図１１（Ａ）で示すように酸化物半導体中を
流れる。また、図１１（Ｂ）において、ゲート電極（Ｇ１）に負の電位が印加されると、
少数キャリアであるホールは実質的にゼロであるため、電流は限りなく流れなくなる。
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素
子であっても、室温でのオフ電流が１０－１３Ａ以下であり、サブスレッショルドスイン
グ値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）が得られる。
シリコン半導体の真性キャリア密度は１．４５×１０１０／ｃｍ３（３００Ｋ）であり、
室温においてもキャリアが存在している。これは、室温においても、熱励起キャリアが存
在していることを意味している。さらに、シリコン半導体のバンドギャップは１．１２ｅ
Ｖであるので、シリコン半導体を用いたトランジスタは温度に依存してオフ電流が大きく
変動することとなる。
従って、単にバンドギャップの広い酸化物半導体をトランジスタに適用するのではなく、
酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより、キ
ャリア濃度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるよ
うにすることで、実用的な動作温度で熱的に励起されるキャリアがほとんど無く、ソース
側から注入される電子のみによってトランジスタを動作させることができる。それにより
、オフ電流を１×１０－１３Ａ以下にまで下げると共に、温度変化によってオフ電流がほ
とんど変化しない極めて安定に動作するトランジスタを得ることができる。
本発明の一態様における技術思想は、酸化物半導体中に、不純物を加えることをせずに逆
に不本意に存在する水、水素という不純物を除去することにより、酸化物半導体自体を高
純度化することにある。すなわち、ドナー準位を作る水または水素を除去し、更にこれと
同時に酸素欠乏状態となった酸化物半導体に酸素を補填することにより、酸化物半導体自
体を高純度化することを特徴としている。
酸化物半導体は成膜直後ですら１０２０／ｃｍ３のレベルの水素がＳＩＭＳ（二次イオン
質量分析）で観察される。ドナー準位を作る水または水素を意図的に除去し、更に水また
は水素の除去に伴い同時に減少してしまう酸素を補填することにより、酸化物半導体を高
純度化し、電気的にｉ型（真性）半導体とすることを技術思想の一つとしている。
結果として、水素の量は少なければ少ないほど良く、酸化物半導体中のキャリアも少なけ
れば少ないほど良い。酸化物半導体は、薄膜トランジスタに用いる場合に電流の担い手と
してのキャリアを意図的に有するというよりも、逆に酸化物半導体中のキャリアは無くし
てしまい、ソースから供給されるキャリア（電子）を通過させる通路として機能する、い
わゆる高純度化したｉ型（真性）半導体である。
その結果、酸化物半導体中にキャリアが無い、または極めて少なくさせることにより、Ｔ
ＦＴのオフ電流が少なくなるというのが本発明の一態様における技術思想である。すなわ
ち、その指標として水素濃度は５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃ
ｍ３以下、さらに好ましくは５×１０１７／ｃｍ３以下か、または１×１０１６／ｃｍ３
未満、またキャリア密度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３
以下が求められる。
また結果として、酸化物半導体は通路（パス）として機能し、酸化物半導体自体がキャリ
アを供給しない、またはほとんど供給しないように高純度化したｉ型（真性）とし、キャ
リアはソース、ドレインにより供給される。
このため、オフ電流は少なければ少ないほど良く、１～１０Ｖの間のいずれかのドレイン
電圧を印加した場合のトランジスタ特性において、１００ａＡ／μｍ（チャネル幅Ｗ＝１
μｍ当たりの電流）以下、好ましくは１０ａＡ／μｍ以下、さらに好ましくは１ａＡ／μ
ｍ以下であることを特徴としている。
このようにオフ電流が極めて小さい薄膜トランジスタを用いて、記憶回路（記憶素子）な
どを作製した場合、オフ電流が小さくほとんどリークがないため、電位保持時間が長く、
記憶データを長時間保持することが可能となる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本発明の一態様における薄膜トランジスタを含む固体撮像素子の動作について説明する。
固体撮像素子であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサは信号電荷蓄積部に電位を保持し、その電
位を増幅トランジスタを介して垂直出力線に出力する。一般的なＣＭＯＳイメージセンサ
では、リセットトランジスタ及び／または転送トランジスタにリーク電流があるとそのリ
ーク電流によって充電または放電が起こり、信号電荷蓄積部の電位が変わってしまう。信
号電荷蓄積部の電位が変わると増幅トランジスタの電位も変わってしまい、本来の電位か
らずれた値となり、撮像された映像が劣化してしまうという問題点があった。
本実施の形態では、実施の形態１及び２で示した薄膜トランジスタをＣＭＯＳイメージセ
ンサの転送トランジスタに適用した場合の動作の効果を説明する。なお、実施の形態１で
説明したように、本発明の一態様ではリセットトランジスタを省くことができる。また、
増幅トランジスタには薄膜トランジスタまたはバルクトランジスタのどちらを適用しても
良い。
図２９は、従来のＣＭＯＳイメージセンサの画素構成の一例を示す図である。画素は光電
変換素子であるフォトダイオード１００２、転送トランジスタ１００４、リセットトラン
ジスタ１００６、増幅トランジスタ１００８及び各種配線で構成されており、マトリクス
状に複数が配置されてセンサを構成する。
ここで、フォトダイオード１００２は、転送トランジスタ１００４のソース側に接続され
ており、転送トランジスタ１００４のドレイン側には信号電荷蓄積部１０１０（ＦＤ：フ
ローティングディフュージョンとも呼ぶ）が形成される。信号電荷蓄積部１０１０にはリ
セットトランジスタ１００６のソース及び増幅トランジスタ１００８のゲートが接続され
ている。他の構成として、増幅トランジスタに選択トランジスタが接続される場合もある
。
次に、図３０のタイミングチャートを用いて動作を説明する。まず、電源端子に電源電圧
が供給される。続いて、リセットトランジスタ１００６のゲートにリセットパルスが入力
され、リセットトランジスタ１００６がオンする。信号電荷蓄積部１０１０はリセット電
源の電位に充電される。その後、リセットトランジスタ１００６はオフになり信号電荷蓄
積部１０１０はリセット電源の電位に保持される。次に、転送トランジスタ１００４がオ
ンすると信号電荷蓄積部１０１０から電流がフォトダイオードに流れて、信号電荷蓄積部
１０１０の電位は低下する。転送トランジスタ１００４がオフすると、オフした時点での
電位が信号電荷蓄積部１０１０に保持される。そして、増幅トランジスタ１００８を介し
て垂直出力線１１２０に出力される。その後、電源端子への電源電圧の供給が遮断される
。このような順序で信号が出力される。
図１３は、本発明の一態様におけるＣＭＯＳイメージセンサの画素構成の一例を示す図で
ある。画素は光電変換素子であるフォトダイオード１００２、転送トランジスタ１００４
、増幅トランジスタ１００８及び各種配線で構成されており、マトリクス状に複数が配置
されてセンサを構成している。また、増幅トランジスタ１００８と電気的に接続される選
択トランジスタを設けても良い。本発明の一態様は、リセットトランジスタを省いている
ことを特徴とする。
ここで、フォトダイオード１００２は、転送トランジスタ１００４のソース側に接続され
ており、転送トランジスタ１００４のドレイン側には信号電荷蓄積部１０１０が形成され
る。信号電荷蓄積部１０１０には、増幅トランジスタ１００８のゲートが接続されている
。
次に図１４のタイミングチャートを用いて動作を説明する。まず、電源端子に電源電圧が
供給される。続いてリセット信号線１０４０の電位（ＲＳＴ１）がハイレベルになると、
フォトダイオード１００２は順バイアスになり、フォトダイオード１００２のカソードは
、リセット信号線のハイレベル電位よりもフォトダイオード１００２の順方向電圧（Ｖｆ
）分だけ下がった電位となる。次に、転送スイッチ線１０５０の電位がハイレベルとなり
、転送トランジスタ１００４がオンすると、信号電荷蓄積部１０１０の電位（ＦＤ）はフ
ォトダイオード１００２のカソードの電位になる（期間Ｔ１）。次にリセット信号線１０
４０の電位（ＲＳＴ１）がロウレベル電位になると、フォトダイオード１００２のアノー
ドはロウレベル電位となり、フォトダイオード１００２は逆バイアスがかかった状態とな
る。ここで、フォトダイオード１００２に照射されている光に応じた電流がフォトダイオ
ード１００２及び転送トランジスタ１００４に流れ、信号電荷蓄積部１０１０の電位は低
下する（期間Ｔ２）。転送スイッチ線１０５０の電位がロウレベルとなり、転送トランジ
スタ１００４がオフすると、オフした時点での電位が信号電荷蓄積部１０１０に保持され
る（期間Ｔ３）。ここで、転送トランジスタ１００４にリーク電流がほとんど流れなけれ
ば、次のトランジスタの動作まで信号電荷蓄積部１０１０の電位（ＦＤ）は保持される。
そして、増幅トランジスタ１００８を介して垂直出力線１１２０に出力される。その後、
電源端子への電源電圧の供給が遮断される。このような順序で信号が出力される。
つまり、リセットトランジスタを省いた構成で動作ができると共に、転送トランジスタ１
００４に実施の形態１及び２に示した極めてオフ電流の低い酸化物半導体の薄膜トランジ
スタを適用することによって、信号電荷蓄積部１０１０から薄膜トランジスタを介したリ
ーク電流をほとんど無くすことができ、上記期間Ｔ３の保持期間中に極めて高い電位保持
機能を作用させることができる。
次にフォトダイオード１００２の動作について図１５を用いて説明する。フォトダイオー
ドは光が照射されないときは通常のダイオードと同じ電圧電流特性を示す（図１５に示す
Ａの曲線）。光が照射されると、特に逆バイアス印加時において、光照射なしに比較して
大きな電流が流れる（図１５に示すＢの曲線）。フォトダイオード動作点の動きを図１３
の画素の動作に合わせて説明する。リセット信号線１０４０及び転送トランジスタ１００
４がオフの状態では、フォトダイオード１００２に電流経路がないため、光が照射されて
もフォトダイオード１００２のカソードは図１５のｃ点に位置する。リセット信号線１０
４０の電位がハイレベルになるとフォトダイオード１００２は順バイアスになり、フォト
ダイオードのカソードは、リセット電位よりもフォトダイオードの順方向電圧分だけ低い
電位となる。転送トランジスタ１００４がオンすると信号電荷蓄積部１０１０はフォトダ
イオード１００２のカソードと同じ電位となり、ここでリセット信号線１０４０の電位が
ロウレベルになるとフォトダイオード１００２は逆バイアスとなり、図１５ではｄ点とな
る。そして、フォトダイオード１００２に光が照射されると信号電荷蓄積部１０１０から
転送トランジスタ１００４を介して、放電電流がフォトダイオード１００２に流れ、信号
電荷蓄積部１０１０の電位は低下する。転送トランジスタ１００４がオフしたところで、
放電は止まり、そのときの図１５での動作点をｅとすると動作点ｄと動作点ｅ間の電位差
がフォトダイオード１００２の放電によって得られる信号の電位差となる。
次に、増幅トランジスタ、各信号線を複数の画素で兼用する場合の動作について説明する
。図１６は、転送トランジスタ、増幅トランジスタ、フォトダイオードが各画素に一つず
つあり、かつリセット信号線、転送スイッチ線、垂直出力線が画素に接続された基本形で
ある。
基本形の動作を図１７のタイミングチャートに従って説明する。１ライン目の駆動は、ま
ず第１のリセット信号線１２４０の電位（ＲＳＴ１）がハイレベルになると、第１のフォ
トダイオード１２１２が順バイアスになり、第１のフォトダイオード１２１２のカソード
は第１のリセット信号線１２４０のハイレベル電位よりフォトダイオードの順方向電圧（
Ｖｆ）分だけ下がった電位となる。次に、第１の転送スイッチ線１２５０の電位（ＴＲＦ
１）がハイレベルになると、第１の転送トランジスタ１２１４がオンし、信号電荷蓄積部
１２１０の電位（ＦＤ）は第１のフォトダイオード１２１２のカソードと同じ電位になる
。次に、第１のリセット信号線１２４０の電位（ＲＳＴ１）がロウレベルになると、フォ
トダイオードのアノードはロウレベル電位になる。このとき第１のフォトダイオード１２
１２は逆バイアスとなる。ここで、第１のフォトダイオード１２１２に照射されている光
に応じた電流が第１のフォトダイオード１２１２および第１の転送トランジスタ１２１４
に流れ、信号電荷蓄積部１２１０の電位（ＦＤ）は放電により低下する。第１の転送スイ
ッチ線１２５０の電位（ＴＲＦ１）がロウレベルになると第１の転送トランジスタ１２１
４がオフし、電流パスが遮断されるため信号電荷蓄積部１２１０の電位（ＦＤ）は保持さ
れる。この電位を第１の増幅トランジスタ１２１８を介して垂直出力線１２２０に出力す
る。そして、次に２ライン目の駆動が行われる。このようにして順次駆動される。
図１８は上記の基本形とは異なり、縦４個の画素について、増幅トランジスタ、リセット
信号線を兼用する垂直４画素共有型の構成を示している。トランジスタ及び配線を削減す
ることで画素面積の縮小による微細化や、フォトダイオードの受光面積拡大によってノイ
ズを低減することができる。縦４個の各画素の転送トランジスタのドレイン側が電気的に
接続され、信号電荷蓄積部１４１０が形成されており、信号電荷蓄積部１４１０には増幅
トランジスタ１４０８のゲートが接続されている。
垂直４画素共有型の動作を図１９のタイミングチャートに従って説明する。１ライン目の
駆動は、まず第１のリセット信号線１４６１の電位（ＲＳＴ１）がハイレベルになると、
第１のフォトダイオード１４１２が順バイアスになり、第１のフォトダイオード１４１２
のカソードは第１のリセット信号線１４６１のハイレベル電位よりもフォトダイオードの
順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第１の転送スイッチ線１４５１の
電位（ＴＲＦ１）がハイレベルになると、第１の転送トランジスタ１４１４がオンし、信
号電荷蓄積部１４１０の電位（ＦＤ１）は第１のフォトダイオード１４１２のカソードと
同じ電位になる。次に第１のリセット信号線１４６１の電位（ＲＳＴ１）がロウレベルに
なると、フォトダイオードのアノードはロウレベル電位になる。このとき第１のフォトダ
イオード１４１２は逆バイアスとなる。ここで、第１のフォトダイオード１４１２に照射
されている光に応じた電流が第１のフォトダイオード１４１２および第１の転送トランジ
スタ１４１４に流れ、信号電荷蓄積部１４１０の電位（ＦＤ１）は放電により低下する。
第１の転送スイッチ線１４５１の電位（ＴＲＦ１）がロウレベルになると第１の転送トラ
ンジスタ１４１４がオフし、電流パスが遮断されるため信号電荷蓄積部１４１０の電位（
ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１４０８を介して垂直出力線
１４７０に出力する。
２ライン目の駆動は、まず第１のリセット信号線１４６１の電位（ＲＳＴ１）がハイレベ
ルになると、第２のフォトダイオード１４２２が順バイアスになり、第２のフォトダイオ
ード１４２２のカソードは第１のリセット信号線１４６１のハイレベル電位よりもフォト
ダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第２の転送スイッチ
線１４５２の電位（ＴＲＦ２）がハイレベルになると、第２の転送トランジスタ１４２４
がオンし、信号電荷蓄積部１４１０の電位（ＦＤ１）は第２のフォトダイオード１４２２
のカソードと同じ電位になる。次に第１のリセット信号線１４６１の電位（ＲＳＴ１）が
ロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第
２のフォトダイオード１４２２は逆バイアスとなる。ここで、第２のフォトダイオード１
４２２に照射されている光に応じた電流が第２のフォトダイオード１４２２および第２の
転送トランジスタ１４２４に流れ、信号電荷蓄積部１４１０の電位（ＦＤ１）は放電によ
り低下する。第２の転送スイッチ線１４５２の電位（ＴＲＦ２）がロウレベルになると第
２の転送トランジスタ１４２４がオフし、電流パスが遮断されるため信号電荷蓄積部１４
１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１４０８を介し
て垂直出力線１４７０に出力する。
３ライン目の駆動は、まず第１のリセット信号線１４６１の電位（ＲＳＴ１）がハイレベ
ルになると、第３のフォトダイオード１４３２が順バイアスになり、第３のフォトダイオ
ード１４３２のカソードは第１のリセット信号線１４６１のハイレベル電位よりもフォト
ダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第３の転送スイッチ
線１４５３の電位（ＴＲＦ３）がハイレベルになると、第３の転送トランジスタ１４３４
がオンし、信号電荷蓄積部１４１０の電位（ＦＤ１）は第３のフォトダイオード１４３２
のカソードと同じ電位になる。次に第１のリセット信号線１４６１の電位（ＲＳＴ１）が
ロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第
３のフォトダイオード１４３２は逆バイアスとなる。ここで、第３のフォトダイオード１
４３２に照射されている光に応じた電流が第３のフォトダイオード１４３２および第３の
転送トランジスタ１４３４に流れ、信号電荷蓄積部１４１０の電位（ＦＤ１）は放電によ
り低下する。第３の転送スイッチ線１４５３の電位（ＴＲＦ３）がロウレベルになると第
３の転送トランジスタ１４３４がオフし、電流パスが遮断されるため信号電荷蓄積部１４
１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１４０８を介し
て垂直出力線１４７０に出力する。
４ライン目の駆動は、まず第１のリセット信号線１４６１の電位（ＲＳＴ１）がハイレベ
ルになると、第４のフォトダイオード１４４２が順バイアスになり、第４のフォトダイオ
ード１４４２のカソードは第１のリセット信号線１４６１のハイレベル電位よりもフォト
ダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第４の転送スイッチ
線１４５４の電位（ＴＲＦ４）がハイレベルになると、第４の転送トランジスタ１４４４
がオンし、信号電荷蓄積部１４１０の電位（ＦＤ１）は第４のフォトダイオード１４４２
のカソードと同じ電位になる。次に第１のリセット信号線１４６１の電位（ＲＳＴ１）が
ロウレベルになると、フォトダイオードのアノードはロウレベル電位になる。このとき第
４のフォトダイオード１４４２は逆バイアスとなる。ここで、第４のフォトダイオード１
４４２に照射されている光に応じた電流が第４のフォトダイオード１４４２および第４の
転送トランジスタ１４４４に電流が流れ、信号電荷蓄積部１４１０の電位（ＦＤ１）は放
電により低下する。第４の転送スイッチ線１４５４の電位（ＴＲＦ４）がロウレベルにな
ると第４の転送トランジスタ１４４４がオフし、電流パスが遮断されるため信号電荷蓄積
部１４１０の電位（ＦＤ１）は保持される。この電位を第１の増幅トランジスタ１４０８
を介して垂直出力線１４７０に出力する。５ライン目から８ライン目までの駆動について
は、第２のリセット信号線の電位がハイレベルになり、同様に順次駆動される。
図２０は図１８とは異なる画素共有構成で、垂直、水平それぞれ２個ずつの画素について
、リセット信号線、増幅トランジスタを兼用する垂直水平４画素共有型である。垂直４画
素共有型と同じく、トランジスタ及び配線を削減することで画素面積の縮小による微細化
や、フォトダイオードの受光面積拡大によってノイズを低減することができる。縦横に隣
り合う４個の画素について、各画素の転送トランジスタのドレイン側が電気的に接続され
、信号電荷蓄積部１５１０が形成されており、信号電荷蓄積部１５１０には増幅トランジ
スタ１５０８のゲートが接続されている。
垂直水平４画素共有型の動作を図２１のタイミングチャートに従って説明する。１ライン
目の駆動は、まず第１のリセット信号線１５６１の電位（ＲＳＴ１）がハイレベルになる
と、第１のフォトダイオード１５１２が順バイアスになり、第１のフォトダイオード１５
１２のカソードは第１のリセット信号線１５６１のハイレベル電位よりフォトダイオード
の順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第１の転送スイッチ線１５５１
の電位（ＴＲＦ１）がハイレベルになると、第１の転送トランジスタ１５１４がオンし、
信号電荷蓄積部１５１０の電位（ＦＤ１）は第１のフォトダイオード１５１２のカソード
と同じ電位になる。
次に、第１のリセット信号線１５６１の電位（ＲＳＴ１）がロウレベルになると、フォト
ダイオードのアノードはロウレベル電位に落ちる。このとき第１のフォトダイオード１５
１２は逆バイアスとなる。ここで、第１のフォトダイオード１５１２に照射されている光
に応じた電流が第１のフォトダイオード１５１２および第１の転送トランジスタ１５１４
に流れ、信号電荷蓄積部１５１０の電位（ＦＤ１）は放電により低下する。第１の転送ス
イッチ線１５５１の電位（ＴＲＦ１）がロウレベルになると第１の転送トランジスタ１５
１４がオフし、電流パスが遮断されるため信号電荷蓄積部１５１０の電位（ＦＤ１）は保
持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出
力する。
次に、再度第１のリセット信号線１５６１の電位（ＲＳＴ１）がハイレベルになると、第
２のフォトダイオード１５２２が順バイアスになり、第２のフォトダイオード１５２２の
カソードは第１のリセット信号線１５６１のハイレベル電位よりフォトダイオードの順方
向電圧（Ｖｆ）分だけ下がった電位となる。次に、第２の転送スイッチ線１５５２の電位
（ＴＲＦ２）がハイレベルになると、第２の転送トランジスタ１５２４がオンし、信号電
荷蓄積部１５１０の電位（ＦＤ１）は第２のフォトダイオード１５２２のカソードと同じ
電位になる。
次に、第１のリセット信号線１５６１の電位（ＲＳＴ１）がロウレベルになると、フォト
ダイオードのアノードはロウレベル電位になる。このとき第２のフォトダイオード１５２
２は逆バイアスとなる。ここで第２のフォトダイオード１５２２に照射されている光に応
じた電流が第２のフォトダイオード１５２２および第２の転送トランジスタ１５２４に流
れ、信号電荷蓄積部１５１０の電位（ＦＤ１）は放電により低下する。第２の転送スイッ
チ線１５５２の電位（ＴＲＦ２）がロウレベルになると第２の転送トランジスタ１５２４
がオフし、電流パスが遮断されるため信号電荷蓄積部１５１０の電位（ＦＤ１）は保持さ
れる。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力す
る。この２つの動作で１ライン目の画素の出力が順に垂直出力線１５７０に出力される。
２ライン目の駆動は、まず第１のリセット信号線１５６１の電位（ＲＳＴ１）がハイレベ
ルになると、第３のフォトダイオード１５３２が順バイアスになり、第３のフォトダイオ
ード１５３２のカソードは第１のリセット信号線１５６１のハイレベル電位よりフォトダ
イオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。次に、第３の転送スイッチ線
１５５３の電位（ＴＲＦ３）がハイレベルになると、第３の転送トランジスタ１５３４が
オンし、信号電荷蓄積部１５１０の電位（ＦＤ１）は第３のフォトダイオード１５３２の
カソードと同じ電位になる。
次に、第１のリセット信号線１５６１の電位（ＲＳＴ１）がロウレベルになると、フォト
ダイオードのアノードはロウレベル電位に落ちる。このとき第３のフォトダイオード１５
３２は逆バイアスとなる。ここで、第３のフォトダイオード１５３２に照射されている光
に応じた電流が第３のフォトダイオード１５３２および第３の転送トランジスタ１５３４
に流れ、信号電荷蓄積部１５１０の電位（ＦＤ１）は放電により低下する。第３の転送ス
イッチ線１５５３の電位（ＴＲＦ３）がロウレベルになると第３の転送トランジスタ１５
３４がオフし、電流パスが遮断されるため信号電荷蓄積部１５１０の電位（ＦＤ１）は保
持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出
力する。
次に、再度第１のリセット信号線１５６１の電位（ＲＳＴ１）がハイレベルになると、第
４のフォトダイオード１５４２が順バイアスになり、第４のフォトダイオード１５４２の
カソードは第１のリセット信号線１５６１のハイレベル電位よりフォトダイオードの順方
向電圧（Ｖｆ）分だけ下がった電位となる。次に、第４の転送スイッチ線１５５４の電位
（ＴＲＦ４）がハイレベルになると、第４の転送トランジスタ１５４４がオンし、信号電
荷蓄積部１５１０の電位（ＦＤ１）は第４のフォトダイオード１５４２のカソードと同じ
電位になる。
次に、第１のリセット信号線１５６１の電位（ＲＳＴ１）がロウレベルになると、フォト
ダイオードのアノードはロウレベル電位になる。このとき第４のフォトダイオード１５４
２は逆バイアスとなる。ここで、第４のフォトダイオード１５４２に照射されている光に
応じた電流が第４のフォトダイオード１５４２および第４の転送トランジスタ１５４４に
流れ、信号電荷蓄積部１５１０の電位（ＦＤ１）は放電により低下する。第４の転送スイ
ッチ線１５５４の電位（ＴＲＦ４）がロウレベルになると第４の転送トランジスタ１５４
４がオフし、電流パスが遮断されるため信号電荷蓄積部１５１０の電位（ＦＤ１）は保持
される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力
する。この２つの動作で２ライン目の画素の出力が順に垂直出力線１５７０に出力される
。次に、第２のリセット信号線の電位がハイレベルになり、同様にして順次駆動をおこな
う。
図２２は、垂直、水平それぞれ２個ずつの画素について、リセット信号線、転送スイッチ
線、増幅トランジスタを兼用する転送スイッチ線共有型である。前述した画素共有型に更
に転送スイッチ線を共有させたもので、トランジスタ及び配線を削減することで画素面積
の縮小による微細化や、フォトダイオードの受光面積拡大によってノイズを低減すること
ができる。縦横に隣り合う４個の画素について、各画素の転送トランジスタのドレイン側
が電気的に接続され、信号電荷蓄積部が形成されており、信号電荷蓄積部には増幅トラン
ジスタのゲートが接続されている。また、この構成は、垂直方向の位置する２つの転送ト
ランジスタが転送スイッチ線を共有していることで、水平方向だけでなく、垂直方向にも
同時に動くトランジスタがあることを特徴としている。
転送スイッチ線共有型の動作を図２３のタイミングチャートに従って説明する。１ライン
目、２ライン目の駆動は、まず第１のリセット信号線１６６５の電位（ＲＳＴ１）及び第
２のリセット信号線１６６６の電位（ＲＳＴ２）がハイレベルになると、第１のフォトダ
イオード１６１２及び第３のフォトダイオード１６３２が順バイアスになり、第１のフォ
トダイオード１６１２及び第３のフォトダイオード１６３２のカソードは第１のリセット
信号線１６６５及び第２のリセット信号線１６６６のハイレベル電位よりフォトダイオー
ドの順方向電圧（Ｖｆ）分だけ下がった電位となる。
次に、第１の転送スイッチ線１７５１の電位（ＴＲＦ１）がハイレベルになると、第１の
転送トランジスタ１６１４がオンし、第１の信号電荷蓄積部１６１０の電位（ＦＤ１）は
第１のフォトダイオード１６１２のカソードと同じ電位になり、第２の信号電荷蓄積部１
６２０の電位（ＦＤ２）は第３のフォトダイオード１６１２のカソードと同じ電位になる
。次に第１のリセット信号線１６６５の電位（ＲＳＴ１）及び第２のリセット信号線１６
６６の電位（ＲＳＴ２）がロウレベルになると、フォトダイオードのアノードはロウレベ
ル電位になる。このとき第１のフォトダイオード１６１２及び第３のフォトダイオード１
６３２は逆バイアスとなる。ここで、第１のフォトダイオード１６１２及び第３のフォト
ダイオード１６３２に照射されている光に応じた電流が第１のフォトダイオード１６１２
、第３のフォトダイオード１６３２、第１の転送トランジスタ１６１４及び第３の転送ト
ランジスタ１６３４に流れ、第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の
信号電荷蓄積部１６２０の電位（ＦＤ２）は放電により低下する。第１の転送スイッチ線
１７５１の電位（ＴＲＦ１）がロウレベルになると第１の転送トランジスタ１６１４及び
第３の転送トランジスタ１６３４がオフし、電流パスが遮断されるため第１の信号電荷蓄
積部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）は保
持される。これらの電位を第１の増幅トランジスタ１６１８を介して第１の垂直出力線１
６７５に出力し、第２の増幅トランジスタ１６２８を介して第２の垂直出力線１６７６に
出力する。
次に、再度第１のリセット信号線１６６５の電位（ＲＳＴ１）及び第２のリセット信号線
１６６６の電位（ＲＳＴ２）がハイレベルになると、第２のフォトダイオード１６２２及
び第４のフォトダイオード１６４２が順バイアスになり、第２のフォトダイオード１６２
２及び第４のフォトダイオード１６４２のカソードは第１のリセット信号線１６６５及び
第２のリセット信号線１６６６のハイレベル電位よりフォトダイオードの順方向電圧（Ｖ
ｆ）分だけ下がった電位となる。
次に、第２の転送スイッチ線１５７２の電位（ＴＲＦ２）がハイレベルになると、第２の
転送トランジスタ１６２４及び第４の転送トランジスタ１６４４がオンし、第１の信号電
荷蓄積部１６１０の電位（ＦＤ１）は第２のフォトダイオード１６２２のカソードと同じ
電位になり、第２の信号電荷蓄積部１６２０の電位（ＦＤ２）は第４のフォトダイオード
１６４２のカソードと同じ電位になる。次に第１のリセット信号線１６６５の電位（ＲＳ
Ｔ１）及び第２のリセット信号線１６６６の電位（ＲＳＴ２）がロウレベルになると、フ
ォトダイオードのアノードはロウレベル電位になる。このとき第２のフォトダイオード１
６２２及び第４のフォトダイオード１６４２は逆バイアスとなる。ここで、第２のフォト
ダイオード１６２２及び第４のフォトダイオード１６４２に照射されている光に応じた電
流が第２のフォトダイオード１６２２、第４のフォトダイオード１６４２、第２の転送ト
ランジスタ１６２４及び第４の転送トランジスタ１６４４に流れ、第１の信号電荷蓄積部
１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）は放電に
より低下する。第２の転送スイッチ線１５７２の電位（ＴＲＦ２）がロウレベルになると
第２の転送トランジスタ１６２４及び第４の転送トランジスタ１６４４がオフし、電流パ
スが遮断されるため第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷
蓄積部１６２０の電位（ＦＤ２）は保持される。これらの電位を第１の増幅トランジスタ
１６１８を介して第１の垂直出力線１６７５に出力し、第２の増幅トランジスタ１６２８
を介して第２の垂直出力線１６７６に出力する。この２つの動作で１ライン目、２ライン
目の画素の出力が順に第１の垂直出力線１６７５、第２の垂直出力線１６７６に出力され
る。
次に、３ライン目、４ライン目の駆動について説明する。まず第３のリセット信号線１６
６７の電位（ＲＳＴ３）及び第４のリセット信号線１６６８の電位（ＲＳＴ４）がハイレ
ベルになると、第５のフォトダイオード１６５２及び第７のフォトダイオード１６７２が
順バイアスになり、第５のフォトダイオード１６５２及び第７のフォトダイオード１６７
２のカソードは第３のリセット信号線１６６７及び第４のリセット信号線１６６８のハイ
レベル電位よりフォトダイオードの順方向電圧（Ｖｆ）分だけ下がった電位となる。
次に第３の転送スイッチ線１７５３の電位（ＴＲＦ３）がハイレベルになると、第５の転
送トランジスタ１６５４及び第７の転送トランジスタ１６７４がオンし、第２の信号電荷
蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は
第５のフォトダイオード１６５２及び第７のフォトダイオード１６７２のカソードと同じ
電位になる。次に第３のリセット信号線１６６７の電位（ＲＳＴ３）及び第４のリセット
信号線１６６８の電位（ＲＳＴ４）がロウレベルになると、フォトダイオードのアノード
はロウレベル電位になる。このとき第５のフォトダイオード１６５２及び第７のフォトダ
イオード１６７２は逆バイアスとなる。ここで、第５のフォトダイオード１６５２及び第
７のフォトダイオード１６７２に照射されている光に応じた電流が第５のフォトダイオー
ド１６５２、第７のフォトダイオード１６７２、第５の転送トランジスタ１６５４及び第
７の転送トランジスタ１６７４に流れ、第２の信号電荷蓄積部１６２０の電位（ＦＤ２）
及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は放電により低下していく。第３の
転送スイッチ線１７５３の電位（ＴＲＦ３）がロウレベルになると第５の転送トランジス
タ１６５４及び第７の転送トランジスタ１６７４がオフし、電流パスが遮断されるため第
２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位
（ＦＤ３）は保持される。この電位を第２の増幅トランジスタを介して第２の垂直出力線
１６７６に出力し、第３の増幅トランジスタを介して第１の垂直出力線１６７５に出力す
る。
次に、再度第３のリセット信号線１６６７の電位（ＲＳＴ３）及び第４のリセット信号線
１６６８の電位（ＲＳＴ４）がハイレベルになると、第６のフォトダイオード１６６２及
び第８のフォトダイオード１６８２が順バイアスになり、第６のフォトダイオード１６６
２及び第８のフォトダイオード１６８２のカソードは３のリセット信号線１６６７及び第
４のリセット信号線１６６８のハイレベル電位よりフォトダイオードの順方向電圧（Ｖｆ
）分だけ下がった電位となる。
次に第４の転送スイッチ線１７５４の電位（ＴＲＦ４）がハイレベルになると、第６の転
送トランジスタ１６６４及び第８の転送トランジスタ１６８４がオンし、第２の信号電荷
蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は
第６のフォトダイオード１６６２及び第８のフォトダイオード１６８２のカソードと同じ
電位になる。次に第３のリセット信号線１６６７の電位（ＲＳＴ３）及び第４のリセット
信号線１６６８の電位（ＲＳＴ４）がロウレベルになると、フォトダイオードのアノード
はロウレベル電位に落ちる。このとき第６のフォトダイオード１６６２及び第８のフォト
ダイオード１６８２は逆バイアスとなる。ここで、第６のフォトダイオード１６６２及び
第８のフォトダイオード１６８２に照射されている光に応じた電流が第６のフォトダイオ
ード１６６２、第８のフォトダイオード１６８２、第６の転送トランジスタ１６６４及び
第８の転送トランジスタ１６８４に流れ、第２の信号電荷蓄積部１６２０の電位（ＦＤ２
）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）は放電により低下する。第４の転
送スイッチ線１７５４の電位（ＴＲＦ４）がロウレベルになると第６の転送トランジスタ
１６６４及び第８の転送トランジスタ１６８４がオフし、電流パスが遮断されるため第２
の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（
ＦＤ３）は保持される。この電位を第２の増幅トランジスタを介して第２の垂直出力線１
６７６に出力し、第３の増幅トランジスタを介して第１の垂直出力線１６７５に出力する
。この２つの動作で３ライン目、４ライン目の画素の出力が順に第２の垂直出力線１６７
６及び第１の垂直出力線１６７５に出力される。以下、順次このように動作をおこなう。
図２４はＣＭＯＳイメージセンサ全体の図である。画素部２０００を有する画素マトリク
ス２１００の両側にリセット端子駆動回路２０２０、転送端子駆動回路２０４０が配置さ
れる。図２４では画素マトリクス２１００の両側に該駆動回路を配置しているが、片側に
該駆動回路を配置しても良い。また、該駆動回路からの信号を出力する配線に対して、垂
直方向に垂直出力線駆動回路２０６０を配置する。リセット端子駆動回路２０２０及び転
送端子駆動回路２０４０は、ロウ及びハイの２値出力の駆動回路であるので、図２５で示
す様にシフトレジスタ２２００とバッファ回路２３００の組み合わせで駆動することがで
きる。これらの駆動回路はバルクトランジスタ、または薄膜トランジスタで構成すること
ができるが、相補型トランジスタの形成が可能なシリコン半導体を用いたバルクトランジ
スタを用いることが好ましい。
垂直出力線駆動回路２０６０は、図２６に示すようにシフトレジスタ２２１０とバッファ
回路２３１０とアナログスイッチ２４００によって構成することができる。各垂直出力線
２１２０をアナログスイッチ２４００によって選択し、映像出力線２５００に映像信号を
出力する。アナログスイッチ２４００はシフトレジスタ２２１０とバッファ回路２３１０
で順次選択していくものとする。垂直出力線駆動回路２０６０はバルクトランジスタ、ま
たは薄膜トランジスタで構成することができるが、相補型トランジスタの形成が可能なシ
リコン半導体を用いたバルクトランジスタを用いることが好ましい。
図２７にシフトレジスタとバッファ回路の例を示す。図２７に示すのはクロックドインバ
ーターによって構成されたシフトレジスタ２２２０とインバータによって構成されたバッ
ファ回路２３２０の例である。シフトレジスタ、バッファ回路はこの回路に限定されるも
のではなく、リセット端子駆動回路２０２０、転送端子駆動回路２０４０、垂直出力線駆
動回路２０６０も上記構成に限定されるものではない。
上記実施の形態に係る固体撮像素子は、さまざまな電子機器（遊技機も含む）に適用する
ことができる。例えば、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯型ゲー
ム機、携帯情報端末など、画像情報を取得する手段を有する電子機器に用いることができ
る。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
１００ 単結晶シリコン基板
１０１ 転送トランジスタ
１０２ 酸化物半導体層
１０４ ソース電極
１０６ ドレイン電極
１０８ ゲート電極
１１０ 光電変換素子
１１４ ｐ型領域
１１６ 信号電荷蓄積部
１１８ ゲート絶縁層
１３１ 増幅トランジスタ
１３６ ゲート絶縁層
１３８ ゲート電極
１４０ 絶縁膜
１４２ 保護絶縁層
１５２ 配線層
１５４ 配線
１３２ａ ｎ型領域
１３８ａ 導電層
１３８ｂ 導電層
２０１ トランジスタ
２０４ ソース電極
２１０ 光電変換素子
３０１ トランジスタ
３０４ ソース電極
３０５ バッファ層
３０６ ドレイン電極
３１０ 光電変換素子
１１２ ｎ型領域
４５０ 窒素雰囲気下
５０１ 転送トランジスタ
５１０ 光電変換素子
５１６ 信号電荷蓄積部
５３１ 増幅トランジスタ
５４０ 容量電極
５４１ 絶縁膜
６００ レンズ
６０２ カラーフィルタ
６０４ 配線層
６０６ 層間絶縁膜
６０８ 光電変換素子
６１０ レンズ
６１２ カラーフィルタ
６１８ 光電変換素子
１００２ フォトダイオード
１００４ 転送トランジスタ
１００６ リセットトランジスタ
１００８ 増幅トランジスタ
１０１０ 信号電荷蓄積部
１０４０ リセット信号線
１０５０ 転送スイッチ線
１１２０ 垂直出力線
１２１０ 信号電荷蓄積部
１２１２ フォトダイオード
１２１４ 転送トランジスタ
１２１８ 増幅トランジスタ
１２２０ 垂直出力線
１２４０ リセット信号線
１２５０ 転送スイッチ線
１４０８ 増幅トランジスタ
１４１０ 信号電荷蓄積部
１４１２ フォトダイオード
１４１４ 転送トランジスタ
１４２２ フォトダイオード
１４２４ 転送トランジスタ
１４３２ フォトダイオード
１４３４ 転送トランジスタ
１４４２ フォトダイオード
１４４４ 転送トランジスタ
１４５１ 転送スイッチ線
１４５２ 転送スイッチ線
１４５３ 転送スイッチ線
１４５４ 転送スイッチ線
１４６１ リセット信号線
１４７０ 垂直出力線
１５０８ 増幅トランジスタ
１５１０ 信号電荷蓄積部
１５１２ フォトダイオード
１５１４ 転送トランジスタ
１５２２ フォトダイオード
１５２４ 転送トランジスタ
１５３２ フォトダイオード
１５３４ 転送トランジスタ
１５４２ フォトダイオード
１５４４ 転送トランジスタ
１５５１ 転送スイッチ線
１５５２ 転送スイッチ線
１５５３ 転送スイッチ線
１５５４ 転送スイッチ線
１５６１ リセット信号線
１５７０ 垂直出力線
１５７２ 転送スイッチ線
１６１０ 信号電荷蓄積部
１６１２ フォトダイオード
１６１４ 転送トランジスタ
１６１８ 増幅トランジスタ
１６２０ 信号電荷蓄積部
１６２２ フォトダイオード
１６２４ 転送トランジスタ
１６２８ 増幅トランジスタ
１６３０ 信号電荷蓄積部
１６３２ フォトダイオード
１６３４ 転送トランジスタ
１６４２ フォトダイオード
１６４４ 転送トランジスタ
１６５２ フォトダイオード
１６５４ 転送トランジスタ
１６６２ フォトダイオード
１６６４ 転送トランジスタ
１６６５ リセット信号線
１６６６ リセット信号線
１６６７ リセット信号線
１６６８ リセット信号線
１６７２ フォトダイオード
１６７４ 転送トランジスタ
１６７５ 垂直出力線
１６７６ 垂直出力線
１６８２ フォトダイオード
１６８４ 転送トランジスタ
１７５１ 転送スイッチ線
１７５３ 転送スイッチ線
１７５４ 転送スイッチ線
２０００ 画素部
２０２０ リセット端子駆動回路
２０４０ 転送端子駆動回路
２０６０ 垂直出力線駆動回路
２１００ 画素マトリクス
２１２０ 各垂直出力線
２２００ シフトレジスタ
２２１０ シフトレジスタ
２２２０ シフトレジスタ
２３００ バッファ回路
２３１０ バッファ回路
２３２０ バッファ回路
２４００ アナログスイッチ
２５００ 映像出力線

Claims (2)

  1. 第１のフォトダイオード乃至第４のフォトダイオードと、第１の転送トランジスタ乃至第４の転送トランジスタと、増幅トランジスタと、容量と、を有するイメージセンサであって、
    前記第１のフォトダイオードのカソードは、前記第１の転送トランジスタを介して前記増幅トランジスタのゲートと電気的に接続され、
    前記第２のフォトダイオードのカソードは、前記第２の転送トランジスタを介して前記増幅トランジスタのゲートと電気的に接続され、
    前記第３のフォトダイオードのカソードは、前記第３の転送トランジスタを介して前記増幅トランジスタのゲートと電気的に接続され、
    前記第４のフォトダイオードのカソードは、前記第４の転送トランジスタを介して前記増幅トランジスタのゲートと電気的に接続され、
    前記増幅トランジスタのゲートは、前記容量と電気的に接続され、
    前記第１の転送トランジスタのソースまたはドレインの一方に電気的と接続され、かつ、前記増幅トランジスタのゲートと電気的に接続される第１の導電層は、前記容量の一方の電極としての機能を有し、
    前記第１の導電層の上方には、前記容量の他方の電極としての機能を有する第２の導電層が配置され、
    前記第１の導電層は、前記増幅トランジスタのゲートとして機能する第３の導電層の上方に配置され、
    前記第１の導電層は、前記増幅トランジスタのソースまたはドレインの一方と電気的に接続される第４の導電層と重なりを有し、
    前記第１のフォトダイオードは、単結晶シリコン基板に形成されるイメージセンサ。
  2. 請求項１において、
    前記第１の導電層は、銅を含むイメージセンサ。
JP2021182313A 2009-11-06 2021-11-09 イメージセンサ Active JP6993535B1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021199960A JP7349485B2 (ja) 2009-11-06 2021-12-09 イメージセンサ
JP2023146874A JP2023164550A (ja) 2009-11-06 2023-09-11 イメージセンサ

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009255253 2009-11-06
JP2009255253 2009-11-06
JP2020116260A JP6964165B2 (ja) 2009-11-06 2020-07-06 イメージセンサ
JP2021155012A JP6976478B1 (ja) 2009-11-06 2021-09-24 イメージセンサ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021155012A Division JP6976478B1 (ja) 2009-11-06 2021-09-24 イメージセンサ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021199960A Division JP7349485B2 (ja) 2009-11-06 2021-12-09 イメージセンサ

Publications (2)

Publication Number Publication Date
JP6993535B1 JP6993535B1 (ja) 2022-02-03
JP2022032053A true JP2022032053A (ja) 2022-02-24

Family

ID=43969865

Family Applications (11)

Application Number Title Priority Date Filing Date
JP2010246195A Expired - Fee Related JP5489955B2 (ja) 2009-11-06 2010-11-02 半導体装置
JP2014033896A Expired - Fee Related JP5701417B2 (ja) 2009-11-06 2014-02-25 半導体装置
JP2015028322A Expired - Fee Related JP5980356B2 (ja) 2009-11-06 2015-02-17 光電変換装置の駆動方法及び光電変換装置の作製方法
JP2016146015A Expired - Fee Related JP6246278B2 (ja) 2009-11-06 2016-07-26 光電変換装置の作製方法
JP2017218835A Expired - Fee Related JP6435394B2 (ja) 2009-11-06 2017-11-14 光電変換装置の作製方法
JP2018211919A Active JP6879646B2 (ja) 2009-11-06 2018-11-12 光電変換装置
JP2020116260A Active JP6964165B2 (ja) 2009-11-06 2020-07-06 イメージセンサ
JP2021155012A Active JP6976478B1 (ja) 2009-11-06 2021-09-24 イメージセンサ
JP2021182313A Active JP6993535B1 (ja) 2009-11-06 2021-11-09 イメージセンサ
JP2021199960A Active JP7349485B2 (ja) 2009-11-06 2021-12-09 イメージセンサ
JP2023146874A Pending JP2023164550A (ja) 2009-11-06 2023-09-11 イメージセンサ

Family Applications Before (8)

Application Number Title Priority Date Filing Date
JP2010246195A Expired - Fee Related JP5489955B2 (ja) 2009-11-06 2010-11-02 半導体装置
JP2014033896A Expired - Fee Related JP5701417B2 (ja) 2009-11-06 2014-02-25 半導体装置
JP2015028322A Expired - Fee Related JP5980356B2 (ja) 2009-11-06 2015-02-17 光電変換装置の駆動方法及び光電変換装置の作製方法
JP2016146015A Expired - Fee Related JP6246278B2 (ja) 2009-11-06 2016-07-26 光電変換装置の作製方法
JP2017218835A Expired - Fee Related JP6435394B2 (ja) 2009-11-06 2017-11-14 光電変換装置の作製方法
JP2018211919A Active JP6879646B2 (ja) 2009-11-06 2018-11-12 光電変換装置
JP2020116260A Active JP6964165B2 (ja) 2009-11-06 2020-07-06 イメージセンサ
JP2021155012A Active JP6976478B1 (ja) 2009-11-06 2021-09-24 イメージセンサ

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021199960A Active JP7349485B2 (ja) 2009-11-06 2021-12-09 イメージセンサ
JP2023146874A Pending JP2023164550A (ja) 2009-11-06 2023-09-11 イメージセンサ

Country Status (5)

Country Link
US (2) US9117713B2 (ja)
JP (11) JP5489955B2 (ja)
KR (3) KR101605984B1 (ja)
TW (3) TWI534998B (ja)
WO (1) WO2011055625A1 (ja)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104393007A (zh) 2009-11-06 2015-03-04 株式会社半导体能源研究所 半导体装置
WO2011055625A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operating method thereof
KR101866734B1 (ko) 2009-12-25 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011077925A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
KR101473684B1 (ko) 2009-12-25 2014-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011102205A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9343480B2 (en) * 2010-08-16 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
KR101843559B1 (ko) 2010-11-05 2018-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 기능을 구비한 표시 장치 및 그 구동 방법
US8546732B2 (en) 2010-11-10 2013-10-01 Lam Research Corporation Heating plate with planar heater zones for semiconductor processing
US9048788B2 (en) 2011-05-13 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a photoelectric conversion portion
KR102081792B1 (ko) * 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
JP6231735B2 (ja) 2011-06-01 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
JP6024103B2 (ja) * 2011-06-30 2016-11-09 ソニー株式会社 撮像素子、撮像素子の駆動方法、撮像素子の製造方法、および電子機器
KR101900847B1 (ko) * 2011-07-08 2018-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US8836626B2 (en) 2011-07-15 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
WO2013011844A1 (en) * 2011-07-15 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9307578B2 (en) 2011-08-17 2016-04-05 Lam Research Corporation System and method for monitoring temperatures of and controlling multiplexed heater array
US10388493B2 (en) 2011-09-16 2019-08-20 Lam Research Corporation Component of a substrate support assembly producing localized magnetic fields
WO2013052298A1 (en) * 2011-10-07 2013-04-11 Applied Materials, Inc. Methods for depositing a silicon containing layer with argon gas dilution
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
US9324589B2 (en) * 2012-02-28 2016-04-26 Lam Research Corporation Multiplexed heater array using AC drive for semiconductor processing
US9541386B2 (en) * 2012-03-21 2017-01-10 Semiconductor Energy Laboratory Co., Ltd. Distance measurement device and distance measurement system
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
US8809747B2 (en) 2012-04-13 2014-08-19 Lam Research Corporation Current peak spreading schemes for multiplexed heated array
US9236408B2 (en) 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode
JP5965338B2 (ja) * 2012-07-17 2016-08-03 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
KR102148549B1 (ko) 2012-11-28 2020-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US8962377B2 (en) 2012-12-13 2015-02-24 Cbrite Inc. Pixelated imager with motfet and process
US9379138B2 (en) 2013-07-19 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device with drive voltage dependent on external light intensity
KR20150091900A (ko) * 2014-02-04 2015-08-12 주식회사 레이언스 이미지센서 및 이의 제조방법
KR102528615B1 (ko) * 2014-03-13 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
TWI656631B (zh) * 2014-03-28 2019-04-11 日商半導體能源研究所股份有限公司 攝像裝置
US9674470B2 (en) 2014-04-11 2017-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and method for driving electronic device
KR102380829B1 (ko) * 2014-04-23 2022-03-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
KR102418666B1 (ko) 2014-05-29 2022-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 소자, 전자 기기, 촬상 소자의 구동 방법, 및 전자 기기의 구동 방법
KR102419715B1 (ko) 2014-06-09 2022-07-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
TW202243228A (zh) 2014-06-27 2022-11-01 日商半導體能源研究所股份有限公司 攝像裝置及電子裝置
US9729809B2 (en) 2014-07-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device or electronic device
JP6581825B2 (ja) * 2014-07-18 2019-09-25 株式会社半導体エネルギー研究所 表示システム
DE112016000496B4 (de) 2015-01-27 2022-06-30 Semiconductor Energy Laboratory Co., Ltd. Insassenschutzvorrichtung
TWI792065B (zh) * 2015-01-30 2023-02-11 日商半導體能源研究所股份有限公司 成像裝置及電子裝置
CN106033731B (zh) * 2015-03-13 2019-11-05 联华电子股份有限公司 半导体元件及其制作方法
US9685476B2 (en) 2015-04-03 2017-06-20 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
KR102514007B1 (ko) 2015-04-22 2023-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 촬상 장치의 구동 방법, 및 전자 기기
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US10163948B2 (en) 2015-07-23 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
WO2017042658A1 (en) * 2015-09-10 2017-03-16 Semiconductor Energy Laboratory Co., Ltd. Imaging device, module, electronic device, and method of operating the imaging device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR20180030286A (ko) 2016-09-12 2018-03-22 삼성디스플레이 주식회사 테스트부를 갖는 표시장치
JP2018093297A (ja) * 2016-11-30 2018-06-14 キヤノン株式会社 光電変換装置、撮像システム
US10714400B2 (en) * 2017-08-30 2020-07-14 Micron Technology, Inc. Methods of forming semiconductor structures comprising thin film transistors including oxide semiconductors
JPWO2019050024A1 (ja) * 2017-09-11 2020-10-22 パナソニックＩｐマネジメント株式会社 距離測定方法および距離測定装置
JPWO2021048669A1 (ja) * 2019-09-11 2021-03-18
CN110892528A (zh) * 2019-10-12 2020-03-17 长江存储科技有限责任公司 半导体器件及其制作方法

Citations (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02208974A (ja) * 1989-02-09 1990-08-20 Hitachi Ltd 固体撮像装置
JPH04257263A (ja) * 1991-02-12 1992-09-11 Matsushita Electric Ind Co Ltd 固体撮像装置
JPH0864795A (ja) * 1994-08-19 1996-03-08 Fuji Xerox Co Ltd 薄膜トランジスタ及びイメージセンサ
JP2000114453A (ja) * 1998-12-08 2000-04-21 Internatl Business Mach Corp <Ibm> 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理回路及びメモリ
JP2002246580A (ja) * 2001-02-16 2002-08-30 Sharp Corp イメージセンサおよびその製造方法
JP2002353431A (ja) * 2001-05-22 2002-12-06 Canon Inc 光電変換装置及びその製造方法
JP2003197890A (ja) * 2001-12-26 2003-07-11 Canon Inc 光電変換装置及び画像形成システム
JP2003258227A (ja) * 2002-02-27 2003-09-12 Canon Inc 放射線検出装置及びその製造方法
JP2003264273A (ja) * 2002-03-08 2003-09-19 Canon Inc 放射線検出装置
JP2004055590A (ja) * 2002-07-16 2004-02-19 Sony Corp 固体撮像素子
US20050110093A1 (en) * 2003-11-26 2005-05-26 Altice Peter P.Jr. Anti-blooming storage pixel
JP2006165530A (ja) * 2004-11-10 2006-06-22 Canon Inc センサ及び非平面撮像装置
JP2006165531A (ja) * 2004-11-10 2006-06-22 Canon Inc 電界効果型トランジスタの製造方法
US20060208285A1 (en) * 2005-03-17 2006-09-21 Fujitsu Limited Image sensor with embedded photodiode region and fabrication method thereof
US20070018075A1 (en) * 2005-07-21 2007-01-25 Stmicroelectronics S.A. Image sensor
JP2007103755A (ja) * 2005-10-06 2007-04-19 Victor Co Of Japan Ltd 固体撮像素子及びその製造方法
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2007115994A (ja) * 2005-10-21 2007-05-10 Sony Corp 固体撮像装置およびカメラ
JP2007194488A (ja) * 2006-01-20 2007-08-02 Sony Corp 固体撮像装置
JP2008053356A (ja) * 2006-08-23 2008-03-06 Canon Inc アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
WO2008027392A2 (en) * 2006-08-31 2008-03-06 Micron Technology, Inc. Stacked transparent-dual-channel thin-film transistor-based pixels for cmos image sensors
JP2008130814A (ja) * 2006-11-21 2008-06-05 Canon Inc 薄膜トランジスタの製造方法
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
JP2008198648A (ja) * 2007-02-08 2008-08-28 Toshiba Corp Ｘ線撮像装置
JP2008218648A (ja) * 2007-03-02 2008-09-18 Sony Corp 撮像装置およびカメラ
WO2008117739A1 (ja) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
JP2009010362A (ja) * 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2009016844A (ja) * 2007-07-04 2009-01-22 Samsung Electronics Co Ltd 酸化物半導体並びにこれを有する薄膜トランジスタ及びその製造方法
JP2009033096A (ja) * 2007-06-22 2009-02-12 Seiko Epson Corp 検出装置及び電子機器
JP2009105381A (ja) * 2007-10-19 2009-05-14 Samsung Electronics Co Ltd 透明なトランジスタを備えたｃｍｏｓイメージセンサー
JP2009135319A (ja) * 2007-11-30 2009-06-18 Sony Corp 固体撮像装置及びカメラ
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
WO2009081796A1 (ja) * 2007-12-20 2009-07-02 Konica Minolta Holdings, Inc. 電子デバイスおよび電子デバイスの製造方法
WO2009084537A1 (ja) * 2007-12-27 2009-07-09 Nippon Mining & Metals Co., Ltd. ａ－ＩＧＺＯ酸化物薄膜の製造方法
JP2009165186A (ja) * 2009-04-23 2009-07-23 Tohoku Univ 光センサおよび固体撮像装置
JP2009206883A (ja) * 2008-02-28 2009-09-10 Canon Inc 撮像装置及びそれを用いた撮像システム
JP2010263207A (ja) * 2009-05-08 2010-11-18 Samsung Electronics Co Ltd Ｃｍｏｓイメージセンサー及びその製造方法
US7916195B2 (en) * 2006-10-13 2011-03-29 Sony Corporation Solid-state imaging device, imaging apparatus and camera

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60199277A (ja) * 1984-03-23 1985-10-08 Junichi Nishizawa ２次元固体撮像装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
ES2211937T3 (es) 1995-08-02 2004-07-16 Canon Kabushiki Kaisha Dispositivo sensor de imagenes de estado solido con linea de salida comun.
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6960817B2 (en) 2000-04-21 2005-11-01 Canon Kabushiki Kaisha Solid-state imaging device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7115923B2 (en) * 2003-08-22 2006-10-03 Micron Technology, Inc. Imaging with gate controlled charge storage
US7253392B2 (en) * 2003-09-08 2007-08-07 Micron Technology, Inc. Image sensor with photo diode gate
JP4578792B2 (ja) * 2003-09-26 2010-11-10 富士通セミコンダクター株式会社 固体撮像装置
JP2005228997A (ja) * 2004-02-13 2005-08-25 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7427776B2 (en) * 2004-10-07 2008-09-23 Hewlett-Packard Development Company, L.P. Thin-film transistor and methods
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7868326B2 (en) * 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
RU2399989C2 (ru) * 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP4459099B2 (ja) 2005-03-18 2010-04-28 キヤノン株式会社 固体撮像装置及びカメラ
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) * 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
JP4777772B2 (ja) 2005-12-28 2011-09-21 富士通セミコンダクター株式会社 半導体撮像装置
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7419844B2 (en) * 2006-03-17 2008-09-02 Sharp Laboratories Of America, Inc. Real-time CMOS imager having stacked photodiodes fabricated on SOI wafer
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5116264B2 (ja) * 2006-07-10 2013-01-09 キヤノン株式会社 光電変換装置、光電変換装置の製造方法および光電変換装置を用いた撮像システム
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7759628B2 (en) 2007-06-22 2010-07-20 Seiko Epson Corporation Detection device and electronic apparatus having plural scanning lines, detection lines, power supply lines and plural unit circuits arranged on a substrate
JP5151375B2 (ja) 2007-10-03 2013-02-27 ソニー株式会社 固体撮像装置およびその製造方法および撮像装置
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5061915B2 (ja) 2008-01-18 2012-10-31 ソニー株式会社 固体撮像素子及び撮像装置
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
US8709855B2 (en) * 2008-06-05 2014-04-29 International Business Machines Corporation Intralevel conductive light shield
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101776955B1 (ko) * 2009-02-10 2017-09-08 소니 주식회사 고체 촬상 장치와 그 제조 방법, 및 전자 기기
JP4835710B2 (ja) * 2009-03-17 2011-12-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
CN102668062B (zh) * 2009-10-21 2014-12-10 株式会社半导体能源研究所 半导体器件
KR102223581B1 (ko) * 2009-10-21 2021-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
CN104393007A (zh) * 2009-11-06 2015-03-04 株式会社半导体能源研究所 半导体装置
WO2011055625A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operating method thereof
US9236408B2 (en) * 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode

Patent Citations (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02208974A (ja) * 1989-02-09 1990-08-20 Hitachi Ltd 固体撮像装置
JPH04257263A (ja) * 1991-02-12 1992-09-11 Matsushita Electric Ind Co Ltd 固体撮像装置
JPH0864795A (ja) * 1994-08-19 1996-03-08 Fuji Xerox Co Ltd 薄膜トランジスタ及びイメージセンサ
JP2000114453A (ja) * 1998-12-08 2000-04-21 Internatl Business Mach Corp <Ibm> 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理回路及びメモリ
JP2002246580A (ja) * 2001-02-16 2002-08-30 Sharp Corp イメージセンサおよびその製造方法
JP2002353431A (ja) * 2001-05-22 2002-12-06 Canon Inc 光電変換装置及びその製造方法
JP2003197890A (ja) * 2001-12-26 2003-07-11 Canon Inc 光電変換装置及び画像形成システム
JP2003258227A (ja) * 2002-02-27 2003-09-12 Canon Inc 放射線検出装置及びその製造方法
JP2003264273A (ja) * 2002-03-08 2003-09-19 Canon Inc 放射線検出装置
JP2004055590A (ja) * 2002-07-16 2004-02-19 Sony Corp 固体撮像素子
US20050110093A1 (en) * 2003-11-26 2005-05-26 Altice Peter P.Jr. Anti-blooming storage pixel
JP2006165530A (ja) * 2004-11-10 2006-06-22 Canon Inc センサ及び非平面撮像装置
JP2006165531A (ja) * 2004-11-10 2006-06-22 Canon Inc 電界効果型トランジスタの製造方法
US20060208285A1 (en) * 2005-03-17 2006-09-21 Fujitsu Limited Image sensor with embedded photodiode region and fabrication method thereof
US20070018075A1 (en) * 2005-07-21 2007-01-25 Stmicroelectronics S.A. Image sensor
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2007103755A (ja) * 2005-10-06 2007-04-19 Victor Co Of Japan Ltd 固体撮像素子及びその製造方法
JP2007115994A (ja) * 2005-10-21 2007-05-10 Sony Corp 固体撮像装置およびカメラ
JP2007194488A (ja) * 2006-01-20 2007-08-02 Sony Corp 固体撮像装置
JP2008053356A (ja) * 2006-08-23 2008-03-06 Canon Inc アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
WO2008027392A2 (en) * 2006-08-31 2008-03-06 Micron Technology, Inc. Stacked transparent-dual-channel thin-film transistor-based pixels for cmos image sensors
JP2009535819A (ja) * 2006-08-31 2009-10-01 マイクロン テクノロジー， インク． 高性能画像センサのための透明チャネル薄膜トランジスタベースのピクセル
US7916195B2 (en) * 2006-10-13 2011-03-29 Sony Corporation Solid-state imaging device, imaging apparatus and camera
JP2008130814A (ja) * 2006-11-21 2008-06-05 Canon Inc 薄膜トランジスタの製造方法
JP2008198648A (ja) * 2007-02-08 2008-08-28 Toshiba Corp Ｘ線撮像装置
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
JP2008218648A (ja) * 2007-03-02 2008-09-18 Sony Corp 撮像装置およびカメラ
WO2008117739A1 (ja) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
JP2009010362A (ja) * 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2009033096A (ja) * 2007-06-22 2009-02-12 Seiko Epson Corp 検出装置及び電子機器
JP2009016844A (ja) * 2007-07-04 2009-01-22 Samsung Electronics Co Ltd 酸化物半導体並びにこれを有する薄膜トランジスタ及びその製造方法
JP2009105381A (ja) * 2007-10-19 2009-05-14 Samsung Electronics Co Ltd 透明なトランジスタを備えたｃｍｏｓイメージセンサー
JP2009135319A (ja) * 2007-11-30 2009-06-18 Sony Corp 固体撮像装置及びカメラ
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
WO2009081796A1 (ja) * 2007-12-20 2009-07-02 Konica Minolta Holdings, Inc. 電子デバイスおよび電子デバイスの製造方法
WO2009084537A1 (ja) * 2007-12-27 2009-07-09 Nippon Mining & Metals Co., Ltd. ａ－ＩＧＺＯ酸化物薄膜の製造方法
JP2009206883A (ja) * 2008-02-28 2009-09-10 Canon Inc 撮像装置及びそれを用いた撮像システム
JP2009165186A (ja) * 2009-04-23 2009-07-23 Tohoku Univ 光センサおよび固体撮像装置
JP2010263207A (ja) * 2009-05-08 2010-11-18 Samsung Electronics Co Ltd Ｃｍｏｓイメージセンサー及びその製造方法

Also Published As

Publication number Publication date
JP5701417B2 (ja) 2015-04-15
JP2011119710A (ja) 2011-06-16
TW201143047A (en) 2011-12-01
JP5489955B2 (ja) 2014-05-14
JP2022033158A (ja) 2022-02-28
TWI512957B (zh) 2015-12-11
JP6246278B2 (ja) 2017-12-13
KR101810254B1 (ko) 2017-12-18
JP2020170869A (ja) 2020-10-15
JP2014112720A (ja) 2014-06-19
JP6879646B2 (ja) 2021-06-02
KR101952065B1 (ko) 2019-02-25
JP6993535B1 (ja) 2022-02-03
JP2018041975A (ja) 2018-03-15
JP5980356B2 (ja) 2016-08-31
JP6964165B2 (ja) 2021-11-10
TWI534998B (zh) 2016-05-21
JP2023164550A (ja) 2023-11-10
JP6435394B2 (ja) 2018-12-05
JP2019024126A (ja) 2019-02-14
JP6976478B1 (ja) 2021-12-08
TWI626735B (zh) 2018-06-11
KR20120093947A (ko) 2012-08-23
WO2011055625A1 (en) 2011-05-12
KR101605984B1 (ko) 2016-03-23
JP7349485B2 (ja) 2023-09-22
JP2022002329A (ja) 2022-01-06
US9117713B2 (en) 2015-08-25
US9905596B2 (en) 2018-02-27
JP2015111727A (ja) 2015-06-18
KR20170139697A (ko) 2017-12-19
TW201622127A (zh) 2016-06-16
TW201436189A (zh) 2014-09-16
US20140246670A1 (en) 2014-09-04
KR20140082844A (ko) 2014-07-02
US20110108706A1 (en) 2011-05-12
JP2016189490A (ja) 2016-11-04

Similar Documents

Publication Publication Date Title
JP6993535B1 (ja) イメージセンサ
JP6339508B2 (ja) イメージセンサの作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211109

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20211109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211209

R150 Certificate of patent or registration of utility model

Ref document number: 6993535

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150