WO2012124408A1 - 酸化物半導体薄膜の製造方法 - Google Patents

酸化物半導体薄膜の製造方法 Download PDF

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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a method for manufacturing an oxide semiconductor thin film, a field effect transistor, a display device, and a sensor.
  • Field effect transistors are widely used as unit elements of integrated circuits for semiconductor memory, high-frequency signal amplifier elements, and elements for driving display elements such as liquid crystals.
  • thin-film transistors are thin film transistors (TFTs: Thin Film Transistors) being called.
  • TFTs Thin Film Transistors
  • a silicon TFT having an active layer made of amorphous silicon that can be formed in a large area is used.
  • TFTs using an In—Ga—Zn—O-based (IGZO-based) oxide semiconductor thin film as an active layer (channel layer) instead of amorphous silicon have been actively developed.
  • An oxide semiconductor thin film can be formed at a low temperature, exhibits higher mobility than amorphous silicon, and is transparent to visible light, so that a flexible and transparent TFT is formed on a substrate such as a plastic plate or film. It is possible.
  • an Sn—Ga—Zn—O (hereinafter referred to as “SGZO”) oxide semiconductor thin film using Sn instead of IGZO In is a rare metal unlike an IGZO oxide semiconductor thin film. Since it does not contain In and Sn 4+ has the same electron configuration as In 3+ , it is expected as a novel oxide semiconductor thin film that replaces the IGZO system. Note that Ga in the “SGZO” may not be essential.
  • JP 2010-18457 A a preferable range of the composition ratio in the SGZO-based oxide semiconductor thin film is defined from various viewpoints. It has also been reported that an oxide semiconductor thin film is heat-treated at 300 ° C.
  • Japanese Patent Laid-Open No. 2008-283046 in a TFT using an oxide semiconductor thin film as an active layer, the cause of fluctuations in mobility and on / off ratio is that the amount of water contained in the active layer is different. It has been reported.
  • Japanese Patent Application Laid-Open No. 2008-283046 an upper limit of the amount of moisture uptake that does not cause a problem in practical use is specified for the practical use of a TFT having an active layer.
  • the moisture in the oxide semiconductor thin film cannot be sufficiently removed by low-temperature annealing, it is difficult to obtain a uniform amount of moisture in the film surface. More specifically, when annealing a device having a large area, the amount of moisture in the film becomes non-uniform only when the annealing temperature differs by several degrees between the central portion and a portion away from the center. Also, when annealing multiple devices, the annealing temperature may deviate several times even if there is a slight difference in the distance from the heat source of each device or the contact state with the heater. As a result, the moisture content in the film is uneven.
  • the non-uniform moisture content in the film means that there is a variation in characteristics in the plane.
  • the water content in the oxide semiconductor thin film should be extremely low.
  • the method of performing heat treatment at a high temperature (300 ° C. or higher) after the formation of the oxide semiconductor thin film not only increases the manufacturing cost but also significantly reduces the range of material selection for the substrate, the electrode material, and the insulating film material.
  • heat treatment at 300 ° C. or higher is difficult because the heat resistance of the resin substrate is low.
  • the present invention has been made in view of the above-described facts, and in a SGZO-based oxide semiconductor thin film, the resistance is not lowered by low-temperature annealing, and the resistance value at the time of film formation is equivalent to the resistance value after low-temperature annealing.
  • the object of the present invention is to provide a method for producing an SGZO-based oxide semiconductor thin film that has high reproducibility and is suitable for manufacturing a large area device, particularly a flexible device. It is another object of the present invention to provide a field effect transistor having little in-plane characteristic variation, a display device including the field effect transistor, and a sensor.
  • ⁇ 2> The method for producing an oxide semiconductor thin film according to ⁇ 1>, wherein the substrate is a resin substrate, and in the heat treatment step, the heat treatment temperature is set to 100 ° C. or higher and 200 ° C. or lower.
  • ⁇ 3> The method for manufacturing an oxide semiconductor thin film according to ⁇ 1> or ⁇ 2>, wherein, in the heat treatment step, a relative humidity around the oxide semiconductor thin film is 50% or less.
  • ⁇ 4> The method for producing an oxide semiconductor thin film according to any one of ⁇ 1> to ⁇ 3>, wherein in the film formation step, the oxide semiconductor thin film is formed by sputtering.
  • ⁇ 5> The method for producing an oxide semiconductor thin film according to any one of ⁇ 1> to ⁇ 4>, wherein, in the film forming step, the oxide semiconductor thin film is formed in a temperature region that becomes amorphous. . ⁇ 6>
  • the oxide semiconductor thin film after the heat treatment step has a desorption gas observed as water molecules by thermal desorption gas analysis of 2.8 ⁇ 10 20 atoms / cm 3 or less, ⁇ 1> to ⁇ 5>
  • ⁇ 7> A field effect transistor having, as an active layer, an oxide semiconductor thin film produced by the method for producing an oxide semiconductor thin film according to any one of ⁇ 1> to ⁇ 6>.
  • ⁇ 8> A display device comprising the field effect transistor according to ⁇ 7>.
  • ⁇ 9> A sensor comprising the field effect transistor according to ⁇ 7>.
  • the resistance is not lowered by low-temperature annealing, and the composition in which the resistance value during film formation and the resistance value after low-temperature annealing is equivalent is clarified, and the reproducibility is high. It is possible to provide a method for producing an SGZO-based oxide semiconductor thin film suitable for manufacturing a large area device, particularly a flexible device.
  • the present invention can provide a field effect transistor with little variation in characteristics in the surface, a display device including the field effect transistor, and a sensor.
  • FIG. 1A is a schematic diagram showing an example of a top contact type TFT having a top gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1B is a schematic diagram showing an example of a bottom contact type TFT with a top gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1C is a schematic diagram showing an example of a top contact type TFT with a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1D is a schematic diagram showing an example of a bottom contact type TFT with a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1A is a schematic diagram showing an example of a top contact type TFT having a top gate structure, which is a TFT according to an embodiment of the present invention.
  • FIG. 1B is a schematic diagram showing an example of a bottom contact type TFT with a top gate structure, which is a TFT according
  • FIG. 2 is a schematic sectional view of a part of a liquid crystal display device according to an embodiment of the electro-optical device of the invention.
  • FIG. 3 is a schematic configuration diagram of electrical wiring of the liquid crystal display device shown in FIG.
  • FIG. 4 is a schematic sectional view of a part of an active matrix organic EL display device according to an embodiment of the electro-optical device of the invention.
  • FIG. 5 is a schematic configuration diagram of the electrical wiring of the electro-optical device shown in FIG.
  • FIG. 6 is a schematic sectional view of a part of an X-ray sensor which is an embodiment of the sensor of the present invention.
  • FIG. 7 is a schematic configuration diagram of electrical wiring of the sensor shown in FIG. FIGS.
  • FIG. 8A and 8B are diagrams illustrating a manufacturing process of an electrical resistance measurement sample, in which FIG. 8A is a plan view of the electrical resistance measurement sample, and FIG. 8B is a cross-sectional view of the electrical resistance measurement sample.
  • FIG. 9A is a plan view of an electrical resistance measurement sample
  • FIG. 9B is a cross-sectional view of the electrical resistance measurement sample.
  • FIG. 10 is a graph showing the relationship between the temperature and the resistivity during the temperature increase / decrease process of Example 1 and Comparative Examples 1 and 2.
  • FIG. 11 is a diagram illustrating measurement results of thermal desorption gas analysis of SGZO films having different SnGa composition ratios.
  • FIG. 12 is a graph showing the relationship between the temperature and the resistivity during the temperature increase / decrease process of Example 1 and Comparative Example 3.
  • FIG. 13 is a diagram showing measurement results of temperature-programmed desorption gas analysis in the SGZO film of Example 1 and the IGZO film of Comparative Example 3.
  • FIG. 14 is a diagram showing the relationship between the temperature and the resistivity during the temperature increase / decrease process of Examples 1, 2, 3 and Comparative Example 4.
  • FIG. 15 is a graph showing the relationship between the temperature and the resistivity during the temperature increase / decrease process of Example 4 and Comparative Example 5.
  • FIG. 16 is a ternary phase diagram in which the composition ratios of the SGZO films of Examples 1 to 4 and Comparative Examples 1 to 5 (excluding Comparative Example 3) are plotted.
  • FIG. 16 is a ternary phase diagram in which the composition ratios of the SGZO films of Examples 1 to 4 and Comparative Examples 1 to 5 (excluding Comparative Example 3) are plotted.
  • FIG. 17A is a plan view of the TFTs of the example and the comparative example, and FIG. 17B is a cross-sectional view of the TFT shown in FIG.
  • FIG. 18 is a diagram showing the Vg-Id characteristics of Example TFT1.
  • FIG. 19 is a diagram showing the Vg-Id characteristics of Example TFT2.
  • FIG. 20 is a diagram showing the Vg-Id characteristics of Example TFT3.
  • a method for producing an oxide semiconductor thin film according to an embodiment of the present invention includes Sn, Zn, and O, or Sn, Ga, Zn, and O as main constituent elements, and a composition ratio of the constituent elements.
  • the “main constituent element” means that the total ratio of Sn, Ga, Zn and O to all constituent elements is 98% or more.
  • the “oxidizing atmosphere” means an atmosphere containing at least one of oxygen, ozone, oxygen radicals, and the like. Further, the “thin film” means about 1 nm to 10 ⁇ m.
  • a sputtering method can be used for forming the oxide semiconductor thin film.
  • a printing method for example, a printing method, a wet method such as a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method.
  • chemical methods such as CVD and plasma CVD.
  • a vapor-phase film-forming method with a target being a polycrystalline sintered body of an oxide having Sn, Zn and O or Sn, Ga, Zn and O as main constituent elements.
  • a target being a polycrystalline sintered body of an oxide having Sn, Zn and O or Sn, Ga, Zn and O
  • vapor deposition methods sputtering and pulsed laser deposition (PLD) are suitable.
  • PLD pulsed laser deposition
  • the sputtering method is preferable from the viewpoint of mass productivity.
  • the film is formed by controlling the degree of vacuum and the oxygen flow rate by RF magnetron sputtering deposition.
  • a method of forming a film using a sputtering method single sputtering of a composite oxide target in which the composition ratio of Sn, Ga, Zn in the formed SGZO film falls within the above range may be used. Co-sputtering using Zn or a combination of these oxides or a composite oxide target thereof may also be used. In the case of co-sputtering, the composition ratio is adjusted by adjusting the power ratio applied to the target.
  • the oxide semiconductor thin film to be formed is preferably amorphous. If it is amorphous at the time of film formation, the amorphous state is maintained even if low-temperature annealing at less than 300 ° C. is performed in the heat treatment step. If it is an amorphous film, it is easy to form a uniform film over a large area, and since there is no grain boundary like polycrystal, it is easy to suppress variations in device characteristics. Note that whether or not the oxide semiconductor thin film is amorphous can be confirmed by X-ray diffraction measurement. That is, when a clear peak indicating a crystal structure is not detected by X-ray diffraction measurement, the oxide semiconductor thin film can be determined to be amorphous.
  • the film formation conditions for film formation by sputtering are, for example, that the pressure in the film formation chamber during film formation is 0.4 Pa and the oxygen partial pressure in the film formation chamber is 5 ⁇ 10 ⁇ 4 Pa.
  • the resistivity after film formation is equivalent to the resistivity after low-temperature annealing. Therefore, by adjusting the oxygen partial pressure during film formation, the resistivity after low-temperature annealing can be arbitrarily set. It becomes possible to select.
  • the resistivity of the oxide semiconductor thin film may be a resistivity that generally behaves as a semiconductor.
  • the resistivity at room temperature (20 ° C.) is 1 ⁇ cm or more and 1 ⁇ 10 6. It is preferably ⁇ cm or less. Therefore, in order to control the resistivity (conductivity) of the obtained film, the oxygen partial pressure in the film formation chamber during film formation is arbitrarily controlled.
  • the oxygen partial pressure during film formation is 5 ⁇ 10 ⁇ 3 Pa or less, and is controlled according to the desired composition and the pressure in the film formation chamber during film formation.
  • a method for controlling the oxygen partial pressure in the film formation chamber a method of changing the amount of O 2 gas introduced into the film formation chamber may be used, or a method of changing the introduction amount of oxygen radicals or ozone gas may be used. . If the oxygen partial pressure is increased, the conductivity of the oxide semiconductor thin film can be decreased (the resistivity is increased), and if the oxygen partial pressure is decreased, oxygen defects in the film are increased and the oxide semiconductor thin film is reduced. It is possible to increase the conductivity (decrease the resistivity).
  • the substrate temperature during film formation may be arbitrarily selected according to the substrate, but when a flexible substrate (for example, a resin substrate) is used, the substrate temperature is preferably closer to room temperature.
  • the temperature is preferably less than 300 ° C, more preferably 200 ° C or less.
  • the oxide semiconductor thin film formed as described above be in a temperature region in which it is amorphous.
  • the temperature is preferably less than 600 ° C, and more preferably 500 ° C or less.
  • the partial pressure of water in the film formation chamber during film formation is 1 ⁇ 10 ⁇ 5 Pa or less.
  • OH that may exist in the film formation chamber is excited by plasma to OH ⁇ and becomes unstable and easily binds to cations in the film as compared with the PLD method. This is because the partial pressure has a great influence on the membrane.
  • the oxide semiconductor thin film immediately after film formation has 4.2 ⁇ 10 20 atoms / cm 3 or less of desorbed gas observed as water molecules by temperature-programmed desorption gas analysis in order to suppress a rapid decrease in resistance. Preferably there is.
  • a heat treatment (post-annealing) step is performed in order to improve TFT characteristics (threshold shift and the like).
  • the annealing temperature is 100 ° C. or higher and lower than 300 ° C.
  • the temperature is preferably set to 100 ° C. or more and 200 ° C. or less. If it is 100 degreeC or more, the effect of heat processing can fully be exhibited. If it is less than 300 ° C., the amount of oxygen vacancies in the film is not changed, so that the change in resistivity of the film before and after annealing becomes small.
  • the annealing temperature is 100 ° C. or higher and lower than 300 ° C., when the oxide semiconductor thin film is amorphous, the amorphous state can be maintained. Although there is no particular limitation on the annealing time, it is preferable to hold at least 10 minutes in consideration of the time required for the film temperature to become uniform.
  • the atmosphere during annealing is an oxidizing atmosphere.
  • annealing in the air is preferable because the production cost is low.
  • Annealing in a reducing atmosphere is not preferable because oxygen in the oxide semiconductor is released, excess carriers are generated, and the amount of change in resistivity before and after the annealing process is likely to increase, resulting in variations in electrical characteristics.
  • the relative humidity around the oxide semiconductor thin film during annealing is preferably 50% or less, and more preferably 30% or less.
  • the point of this embodiment is to find a composition region in the SGZO-based oxide semiconductor thin film in which the resistivity change during low-temperature annealing is extremely small. That is, the SGZO film formed in the above composition range hardly undergoes a reduction in resistance at the time of low-temperature annealing (a state in which the resistance decreases as the temperature decreases and the resistance decreases as the temperature decreases). The amount of change in resistivity before and after low temperature annealing is very small. The resistivity change is small before and after low-temperature annealing, and it is hardly affected by the difference in annealing temperature. If an SGZO film having an arbitrary resistivity is formed at the time of film formation, the annealing temperature can be precisely set.
  • an SGZO film having a desired resistivity can be obtained after annealing without control, and design of electrical characteristics becomes easy. Also, especially when forming large area devices, it is very difficult to perform heat treatment at a uniform annealing temperature over a large area, but it is not necessary to precisely control the annealing temperature, so it is uniform with a relatively simple annealing device. An oxide semiconductor thin film having excellent electrical characteristics can be obtained. Since the device can be formed by low-temperature annealing, the manufacturing cost can be reduced, and the device can be formed on a resin substrate having low heat resistance, which facilitates application to a flexible device.
  • the manufacturing cost can be suppressed, and the in-plane uniformity of electrical characteristics after low-temperature annealing is very high.
  • a semiconductor thin film can be obtained, and such a semiconductor thin film is useful as an active layer of a TFT applied to a large area device.
  • TFT A TFT according to an embodiment of the present invention includes a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode, and controls a current flowing through the active layer by applying a voltage to the gate electrode.
  • This is an active element having a function of switching a current between drain electrodes.
  • the above-described oxide semiconductor thin film is used as the active layer.
  • the element structure of the TFT may be any of a so-called inverted stagger structure (also referred to as a bottom gate type) and a stagger structure (also referred to as a top gate type) based on the position of the gate electrode. Further, based on the contact portion between the active layer and the source and drain electrodes (referred to as “source / drain electrodes” as appropriate), either a so-called top contact type or bottom contact type may be used.
  • the top gate type is a form in which a gate electrode is disposed on the upper side of the gate insulating film and an active layer is formed on the lower side of the gate insulating film.
  • the bottom gate type is a type on the lower side of the gate insulating film.
  • a gate electrode is disposed and an active layer is formed above the gate insulating film.
  • the bottom contact type is a mode in which the source / drain electrodes are formed before the active layer and the lower surface of the active layer is in contact with the source / drain electrodes.
  • the top contact type is the type in which the active layer is the source / drain. In this embodiment, the upper surface of the active layer is in contact with the source / drain electrodes.
  • FIG. 1A is a schematic diagram showing an example of a top contact type TFT having a top gate structure, which is a TFT according to an embodiment of the present invention.
  • the above-described oxide semiconductor thin film is stacked as an active layer 14 on one main surface of a substrate 12.
  • a source electrode 16 and a drain electrode 18 are disposed on the active layer 14 so as to be spaced apart from each other, and a gate insulating film 20 and a gate electrode 22 are sequentially stacked thereon.
  • FIG. 1B is a schematic view showing an example of a bottom contact type TFT having a top gate structure, which is a TFT according to an embodiment of the present invention.
  • the source electrode 16 and the drain electrode 18 are provided on one main surface of the substrate 12 so as to be separated from each other. Then, the above-described oxide semiconductor thin film, the gate insulating film 20, and the gate electrode 22 are sequentially stacked as the active layer.
  • FIG. 1C is a schematic diagram showing an example of a top contact type TFT having a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • the gate electrode 22, the gate insulating film 20, and the above-described oxide semiconductor thin film as the active layer 14 are sequentially stacked on one main surface of the substrate 12.
  • a source electrode 16 and a drain electrode 18 are spaced apart from each other on the surface of the active layer 14.
  • FIG. 1D is a schematic view showing an example of a bottom contact type TFT with a bottom gate structure, which is a TFT according to an embodiment of the present invention.
  • the gate electrode 22 and the gate insulating film 20 are sequentially stacked on one main surface of the substrate 12.
  • a source electrode 16 and a drain electrode 18 are disposed on the surface of the gate insulating film 20 so as to be spaced apart from each other, and the above-described oxide semiconductor thin film is stacked thereon as the active layer 14.
  • the TFT according to the present embodiment can have various configurations other than the above, and may appropriately have a configuration including a protective layer on the active layer, an insulating layer on the substrate, and the like.
  • top contact type TFT 10 with the top gate structure shown in FIG. 1A will be specifically described.
  • present invention is similarly applied to the case of manufacturing other types of TFTs. can do.
  • a substrate 12 for forming the TFT 10 is prepared.
  • the structure of the substrate 12 may be a single layer structure or a laminated structure.
  • the material of the substrate 12 is not particularly limited, and for example, an inorganic substrate such as glass or YSZ (yttrium stabilized zirconium), a resin substrate, a composite material thereof, or the like can be used. Among these, a resin substrate and a composite material thereof are preferable in terms of light weight and flexibility.
  • the resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low moisture absorption, and the like.
  • the resin substrate may include a gas barrier layer for preventing permeation of moisture and oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion with the lower electrode, and the like.
  • the thickness of the substrate 12 in the present invention is not particularly limited, but is preferably 50 ⁇ m or more and 1000 ⁇ m or less, and more preferably 50 ⁇ m or more and 500 ⁇ m or less.
  • the flatness of the substrate 12 itself is further improved when the thickness of the substrate 12 is 50 ⁇ m or more.
  • the thickness of the substrate 12 is 500 ⁇ m or less, the flexibility of the substrate 12 itself is further improved, and the use as a substrate for a flexible device becomes easier.
  • the active layer 14 is mainly formed as a transistor on the substrate 12.
  • the film thickness of the active layer 14 is not particularly limited, but is preferably 5 nm or more and 150 nm or less from the viewpoint of thin film flatness and film formation time.
  • the oxide semiconductor thin film to be the active layer 14 is formed by sputtering as described above.
  • the thin film is patterned according to the device to form the active layer 14.
  • Patterning can be performed by photolithography and etching. Specifically, a resist pattern is formed on the remaining portion by photolithography, and the pattern is formed by etching with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid and acetic acid.
  • a protective film may be provided on the active layer 14 to protect the active layer 14 when the source / drain electrodes are etched. The protective film may be formed continuously with the active layer 14 or may be formed after the patterning of the active layer 14.
  • a conductive film for forming source / drain electrodes 16, 18 is formed on the active layer 14.
  • the source / drain electrodes have high conductivity.
  • metals such as Al, Mo, Cr, Ta, Ti, Au, Al—Nd, Ag alloy, tin oxide, zinc oxide, indium oxide, indium tin oxide ( It can be formed using a metal oxide conductive film such as ITO) or indium zinc oxide (IZO).
  • ITO indium oxide
  • IZO indium zinc oxide
  • these conductive films can be used as a single layer structure or a laminated structure of two or more layers.
  • the source / drain electrodes 16 and 18 are formed by, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the film is formed according to a method appropriately selected in consideration of suitability with the material to be used.
  • the film thickness of the conductive film to be formed is preferably 10 nm or more and 1000 nm or less, more preferably 50 nm or more and 500 nm or less in consideration of film forming property, patterning property by etching or lift-off method, conductivity, and the like. .
  • the formed conductive film is patterned into a predetermined shape by etching or a lift-off method, and source and drain electrodes 18 and 20 are formed. At this time, it is preferable to pattern the wirings connected to the source / drain electrodes 16 and 18 simultaneously.
  • the gate insulating film 20 After forming the source / drain electrodes 16 and 18 and the wiring, the gate insulating film 20 is formed.
  • the gate insulating film 20 preferably has high insulating properties.
  • an insulating film such as SiO 2 , SiNx, SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , HfO 2 , or a compound thereof is used.
  • An insulating film including at least two or more may be used.
  • the gate insulating film 20 is a material used from a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the film is formed according to a method appropriately selected in consideration of the suitability of Next, the gate insulating film 20 is patterned into a predetermined shape by photolithography and etching as necessary. Note that the gate insulating film 20 needs to have a thickness for reducing leakage current and improving voltage resistance. On the other hand, if the thickness of the gate insulating film is too large, the driving voltage is increased.
  • the thickness of the gate insulating film is preferably 10 nm to 10 ⁇ m, more preferably 50 nm to 1000 nm, and particularly preferably 100 nm to 400 nm.
  • a gate electrode 22 is formed.
  • the gate electrode 22 is made of a material having high conductivity, for example, metal such as Al, Mo, Cr, Ta, Ti, Au, Au, Al—Nd, Ag alloy, tin oxide, zinc oxide, indium oxide, indium oxide.
  • a metal oxide conductive film such as tin (ITO) or indium zinc oxide (IZO) can be used.
  • ITO tin
  • IZO indium zinc oxide
  • the gate electrode 22 is a material used from, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the film is formed according to a method appropriately selected in consideration of the suitability of
  • the film thickness of the conductive film to be formed is preferably 10 nm or more and 1000 nm or less, and more preferably 50 nm or more and 500 nm or less in consideration of film forming properties, patterning properties by etching or lift-off methods, conductivity, and the like.
  • the conductive film is patterned into a predetermined shape by etching or a lift-off method to form the gate electrode 22. At this time, it is preferable to pattern the gate electrode 22 and the gate wiring simultaneously.
  • post-annealing After patterning the gate electrode 22, heat treatment (post-annealing) is performed.
  • the post-annealing treatment is not particularly limited as long as it is after the formation of the active layer 14, and may be performed immediately after the formation of the oxide semiconductor, or after the formation of the electrodes and the insulating film and the patterning are completed. You may go. Note that this post-annealing step is nothing but the heat treatment step in manufacturing the oxide semiconductor thin film described above.
  • the TFT 10 shown in FIG. 1A can be manufactured.
  • an electro-optical device for example, a liquid crystal display device, an organic EL (Electro Luminescence) display device, a display device such as an inorganic EL display device, etc.
  • a driving element for example, a large area device.
  • the TFT of the embodiment is particularly suitable for a device that can be manufactured by a low-temperature process using a resin substrate (for example, a flexible display), and various sensors such as an X-ray sensor, MEMS (Micro Electro Mechanical System), and the like. It is preferably used as a drive element (drive circuit) in an electronic device.
  • the electro-optical device or sensor according to this embodiment includes the above-described thin film transistor of the present invention.
  • electro-optical devices include display devices (eg, liquid crystal display devices, organic EL display devices, inorganic EL display devices, etc.).
  • an image sensor such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor), an X-ray sensor, or the like is suitable.
  • Both the electro-optical device and the sensor using the TFT of this embodiment have high in-plane uniformity of characteristics.
  • the “characteristic” referred to here is a display characteristic in the case of an electro-optical device (display device), and a sensitivity characteristic in the case of a sensor.
  • a liquid crystal display device, an organic EL display device, and an X-ray sensor will be described as representative examples of the electro-optical device or sensor including the thin film transistor manufactured according to the present embodiment.
  • FIG. 2 is a schematic sectional view of a part of a liquid crystal display device according to an embodiment of the electro-optical device of the present invention
  • FIG. 3 is a schematic configuration diagram of the electric wiring.
  • the liquid crystal display device 100 of this embodiment has a top gate structure 10 shown in FIG. 1A and a top contact type TFT 10 and a gate electrode 22 protected by a passivation layer 102 of the TFT 10.
  • a liquid crystal layer 108 sandwiched between the pixel lower electrode 104 and the counter upper electrode 106, and an RGB color filter 110 for developing different colors corresponding to each pixel, and the substrate 12 side of the TFT 10 and the RGB color filter 110 are provided. It is the structure provided with polarizing plates 112a and 112b, respectively.
  • the liquid crystal display device 100 of the present embodiment includes a plurality of gate lines 112 parallel to each other and data lines 114 parallel to each other intersecting the gate lines 112.
  • the gate wiring 112 and the data wiring 114 are electrically insulated.
  • the TFT 10 is provided in the vicinity of the intersection between the gate wiring 112 and the data wiring 114.
  • the gate electrode 22 of the TFT 10 is connected to the gate wiring 112, and the source electrode 16 of the TFT 10 is connected to the data wiring 114.
  • the drain electrode 18 of the TFT 10 is connected to the pixel lower electrode 104 through a contact hole 116 provided in the gate insulating film 20 (a conductor is embedded in the contact hole 116).
  • the pixel lower electrode 104 forms a capacitor 118 together with the grounded counter upper electrode 106.
  • the TFT 10 having the top gate structure is provided in the liquid crystal device of the present embodiment shown in FIG. 2.
  • the TFT used in the liquid crystal device which is the display device of the present invention is not limited to the top gate structure.
  • a TFT having a bottom gate structure may be used.
  • the TFT according to the present embodiment has very high in-plane uniformity, stability and reliability, and is suitable for a large screen in a liquid crystal display device.
  • the thin film transistor of the present invention can be manufactured having sufficient characteristics by annealing at a low temperature, a resin substrate (plastic substrate) can be used as a substrate, and it can be uniformly and stably in a large area.
  • a flexible liquid crystal display device can be provided.
  • FIG. 4 is a schematic sectional view of a part of an active matrix type organic EL display device according to an embodiment of the electro-optical device of the present invention
  • FIG. 5 is a schematic configuration diagram of electric wiring.
  • the simple matrix method has an advantage that it can be manufactured at low cost.
  • the number of scanning lines and the light emission time per scanning line are inversely proportional. Therefore, it is difficult to increase the definition and increase the screen size.
  • the active matrix method has a high manufacturing cost because a transistor and a capacitor are formed for each pixel.
  • it is suitable for high definition and large screen.
  • the top gate TFT 10 shown in FIG. 1A is provided as a driving TFT 204 and a switching TFT 206 on a substrate 12 having a passivation layer 202.
  • an organic EL light emitting element 214 composed of an organic light emitting layer 212 sandwiched between the lower electrode 208 and the upper electrode 210 is provided on the TFTs 204 and 206, and the upper surface is also protected by the passivation layer 216.
  • the organic EL display device 200 includes a plurality of gate wirings 220 that are parallel to each other, and a data wiring 222 and a driving wiring 224 that are parallel to each other and intersect the gate wiring 220.
  • the gate wiring 220, the data wiring 222, and the drive wiring 224 are electrically insulated.
  • the gate electrode 22 of the switching TFT 10 b is connected to the gate wiring 220, and the source electrode 16 of the switching TFT 10 b is connected to the data wiring 222.
  • the drain electrode 18 of the switching TFT 10b is connected to the gate electrode 22 of the driving TFT 10, and the driving TFT 10a is kept on by using the capacitor 226.
  • the source electrode 16 of the driving TFT 10 a is connected to the driving wiring 224, and the drain electrode 18 is connected to the organic EL light emitting element 214.
  • the organic EL device of this embodiment shown in FIG. 4 includes the top gate TFTs 10a and 10b.
  • the TFT used in the organic EL device which is the display device of the present invention is limited to the top gate structure.
  • a TFT having a bottom gate structure may be used.
  • the TFT manufactured according to the present invention has very high in-plane uniformity, stability, and reliability, it is suitable for manufacturing a large-screen organic EL display device.
  • a resin substrate plastic substrate
  • a flexible organic EL display device having a large area, uniform and stable can be provided.
  • the top electrode 210 may be a top emission type using a transparent electrode, or the bottom electrode 208 and each electrode of a TFT may be a transparent electrode.
  • FIG. 6 shows a schematic sectional view of a part of an X-ray sensor which is an embodiment of the sensor of the present invention
  • FIG. 7 shows a schematic configuration diagram of its electric wiring.
  • FIG. 6 is a schematic cross-sectional view in which a part of the X-ray sensor array is enlarged more specifically.
  • the X-ray sensor 300 of this embodiment includes the TFT 10 and the capacitor 310 formed on the substrate 12, the charge collection electrode 302 formed on the capacitor 310, the X-ray conversion layer 304, and the upper electrode 306. Composed.
  • a passivation film 308 is provided on the TFT 10.
  • the capacitor 310 has a structure in which an insulating film 316 is sandwiched between a capacitor lower electrode 312 and a capacitor upper electrode 314.
  • the capacitor upper electrode 314 is connected to one of the source electrode 16 and the drain electrode 18 (the drain electrode 18 in FIG. 6) of the TFT 10 through a contact hole 318 provided in the insulating film 316.
  • the charge collection electrode 302 is provided on the capacitor upper electrode 314 in the capacitor 310 and is in contact with the capacitor upper electrode 314.
  • the X-ray conversion layer 304 is a layer made of amorphous selenium, and is provided so as to cover the TFT 10 and the capacitor 310.
  • the upper electrode 306 is provided on the X-ray conversion layer 304 and is in contact with the X-ray conversion layer 304.
  • the X-ray sensor 300 of this embodiment includes a plurality of gate wirings 320 that are parallel to each other and a plurality of data wirings 322 that intersect with the gate wirings 320 and are parallel to each other.
  • the gate wiring 320 and the data wiring 322 are electrically insulated.
  • the TFT 10 is provided in the vicinity of the intersection between the gate wiring 320 and the data wiring 322.
  • the gate electrode 22 of the TFT 10 is connected to the gate wiring 320, and the source electrode 16 of the TFT 10 is connected to the data wiring 322.
  • the drain electrode 18 of the TFT 10 is connected to the charge collecting electrode 302, and the charge collecting electrode 302 is connected to the capacitor 310.
  • X-rays are irradiated from the upper part (upper electrode 306 side) in FIG. 6, and electron-hole pairs are generated in the X-ray conversion layer 304.
  • the generated charge is accumulated in the capacitor 310 and read out by sequentially scanning the TFT 10.
  • the X-ray sensor 300 of this embodiment includes the TFT 10 with high in-plane uniformity and excellent reliability, an image with excellent uniformity can be obtained.
  • the X-ray sensor of this embodiment shown in FIG. 6 is provided with a TFT having a top gate structure, but the TFT used in the sensor of the present invention is not limited to the top gate structure.
  • a TFT having a structure may be used.
  • the oxide semiconductor thin film samples of Examples and Comparative Examples were prepared and measured for electrical characteristics. Moreover, the Example of TFT provided with the oxide semiconductor thin film of the composition range of this invention was produced, and TFT characteristics were evaluated.
  • an oxide semiconductor thin film having a predetermined size was formed on a substrate under the conditions of each of Examples and Comparative Examples described later, and an electrode was formed thereon.
  • FIG. 8 and FIG. 9 a method for producing a sample for measuring electrical resistance will be described.
  • (A) is a plan view
  • (B) is a cross-sectional view.
  • the substrate 500 a synthetic quartz glass substrate (manufactured by Covalent Materials, product number T-4040, 1 inch angle ⁇ 1 mmt) is used, and an oxide semiconductor thin film 502 is formed on the substrate 500 by sputtering under the conditions of Examples and Comparative Examples described later.
  • a film was prepared.
  • a metal mask was used for the film formation, and a 3 mm ⁇ 9 mm patterned oxide semiconductor thin film 502 was formed on a 1 inch square substrate 500 (see FIG. 8).
  • Film formation was performed by co-sputtering using an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target, and the composition ratio was adjusted by changing the power ratio applied to each target.
  • the film thickness adjustment in each region was performed by adjusting the film formation time.
  • An electrode 504 was formed on the obtained oxide semiconductor thin film 502 by sputtering.
  • the electrode 504 was made of a laminated film of Ti and Au. Specifically, after forming a 10 nm film of Ti on the oxide semiconductor thin film 502, a 40 nm film of Au was formed to form an electrode 504. Also in the electrode film formation, a four-terminal electrode was formed by performing pattern film formation using a metal mask (see FIG. 9).
  • Example 1 As Example 1, an SGZO film as an oxide semiconductor thin film was formed under the following sputtering film formation conditions.
  • Cation composition ratio Sn: Ga: Zn 1.0: 1.0: 1.0 Film thickness 50nm
  • Comparative Examples 1 and 2 SGZO films having a cation composition ratio different from that of Example 1 were prepared. Note that when the cation composition ratio changes, the initial resistivity of the film changes, making it difficult to compare the amount of carriers. Therefore, the oxygen flow rate during film formation is adjusted, and the initial resistivity of the film is 10 +3 to 10 +5 ⁇ cm. It fits within the range.
  • the initial resistivity (initial value) is the resistivity at room temperature (20 ° C.) before the heat treatment.
  • the cation composition ratio and the oxygen flow rate (O 2 flow rate) are shown below.
  • the film formation is performed by co-sputtering using an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target, and the power ratio applied to each target is set so that each composition ratio is obtained. It was done by changing. Other conditions were the same as in Example 1.
  • Comparative Example 1 The conditions for forming the oxide semiconductor thin film in Comparative Example 1 are as follows.
  • Cation composition ratio Sn: Ga: Zn 1.25: 0.75: 1.0 O 2 flow rate 0.2 sccm
  • Comparative Example 2 The conditions for forming the oxide semiconductor thin film in Comparative Example 2 are as follows.
  • Cation composition ratio Sn: Ga: Zn 1.5: 0.5: 1.0 O 2 flow rate 0.3 sccm
  • the above three types of samples can control the atmosphere and measure the electrical resistance while heat treatment (measured by the four-terminal method (current source: Keithley source measure unit SMU237, voltmeter: Keithley nanovolt) Meter 2182A was used, and some values were measured by the two-terminal method.) And the change in resistivity during the temperature rise / fall process was measured.
  • the atmosphere in the chamber was Ar: 160 sccm and O 2 : 40 sccm. The temperature was raised to 200 ° C. at 10 ° C./min, held at 200 ° C. for 10 minutes, and then cooled to room temperature by furnace cooling.
  • FIG. 10 is a graph showing the relationship between the temperature and the resistivity during the temperature increase / decrease process of Example 1 and Comparative Examples 1 and 2.
  • Example 1 With a relatively small Sn composition ratio, it was confirmed that the resistivity of the film returned to the initial value after heating and cooling processes (equivalent to the initial value), whereas the Sn composition ratio was relatively large. In Comparative Examples 1 and 2, it was confirmed that the resistance decreased rapidly during the temperature rising process, and then the resistivity did not increase during the temperature decreasing process, and returned while maintaining the resistivity at 200 ° C. It was done.
  • the term “reducing resistance” as used herein means that the resistivity when the temperature is returned to room temperature after heat treatment is less than 0.1 ⁇ with respect to the initial resistivity ⁇ before heat treatment. In addition, when the resistivity after returning to room temperature after the heat treatment is 0.1 ⁇ or more and 10 ⁇ or less with respect to the initial resistivity ⁇ before the heat treatment, the resistivity before and after the heat treatment is defined as “equivalent”. To do.
  • FIG. 11 is a diagram showing measurement results of thermal desorption gas analysis of SGZO films having different SnGa composition ratios.
  • a sample with a low Ga composition ratio and a high Sn composition ratio contains a large amount of moisture in the film, so a large amount of water is desorbed during the heat treatment process and a large amount of carriers are generated. For this reason, the resistance is rapidly lowered, and even if it is cooled to room temperature, it remains low.
  • the total amount of water in the film of the sample of Example 1 and Comparative Example 1 was 4.2 ⁇ 10 20 pieces / cm 3 and 4.9 ⁇ 10 20 pieces from the above TDS analysis results, respectively. / cm 3, and also, the moisture desorption amount of up to 200 ° C. from room temperature, in example 1 in 1.4 ⁇ 10 20 atoms / cm 3, Comparative example 1 1.5 ⁇ 10 20 atoms / cm 3 there were. Therefore, by subtracting the moisture desorption amount from room temperature to 200 ° C. from the total moisture content in the samples of Example 1 and Comparative Example 1, the moisture content in the film after annealing at 200 ° C. is 2.
  • Comparative Example 3 The conditions for forming the oxide semiconductor thin film in Comparative Example 3 are as follows. The other conditions were the same as in Example 1.
  • Cation composition ratio In: Ga: Zn 1.0: 1.0: 1.0 O 2 flow rate 0.15 sccm
  • FIG. 12 is a graph showing the relationship between the temperature and resistivity in the temperature rising / falling process of Example 1 and Comparative Example 3.
  • FIG. 13 is a diagram showing measurement results of temperature programmed desorption gas analysis in the SGZO film of Example 1 and the IGZO film of Comparative Example 3.
  • the SGZO film has a smaller water content in the film than the IGZO film (the IGZO film had 5.1 ⁇ 10 20 pieces / cm 3 ). That is, the SGZO film is less likely to incorporate moisture into the film than the IGZO film, and the amount of change in electrical characteristics due to moisture desorption during annealing is small, and there is no variation in characteristics due to the difference in the amount of moisture in the film. This means that an oxide semiconductor thin film having a high and uniform characteristic over a large area can be easily obtained.
  • Example 2 In-situ electrical measurement of SGZO films with different Zn composition ratios>
  • Example 2 Example 3, Comparative Example 4
  • samples having different Zn composition ratios were prepared and evaluated in the same manner as in Example 1.
  • the oxygen flow rate during film formation is arbitrarily adjusted, and the initial resistivity of the film is within the range of 10 +0 to 10 +5 ⁇ cm. To fit in.
  • Example 2 The conditions for forming the oxide semiconductor thin film in Example 2 are as follows. The other conditions were the same as in Example 1.
  • Cationic composition ratio Sn: Ga: Zn 1.0: 1.0: 2.0 O 2 flow rate 0.12 sccm
  • Example 3 The conditions for forming the oxide semiconductor thin film in Example 3 are as follows. The other conditions were the same as in Example 1.
  • Cation composition ratio Sn: Ga: Zn 1.0: 1.0: 5.5 O 2 flow rate 0.15 sccm
  • Comparative Example 4 The conditions for forming the oxide semiconductor thin film in Comparative Example 4 are as follows. The other conditions were the same as in Example 1.
  • Cation composition ratio Sn: Ga: Zn 1.0: 1.0: 0 O 2 flow rate 0.12 sccm
  • the change in resistivity during the temperature increase / decrease process was measured using the apparatus described above.
  • the atmosphere in the chamber was Ar: 160 sccm and O 2 : 40 sccm.
  • the temperature was raised to 200 ° C. at 10 ° C./min, held at 200 ° C. for 10 minutes, and then cooled to room temperature by furnace cooling.
  • FIG. 14 is a diagram showing the relationship between the temperature and the resistivity during the temperature increase / decrease process of Examples 1, 2, 3 and Comparative Example 4.
  • Example 4 and Comparative Example 5 In-situ electrical measurement of SGZO films with different Sn, Ga, Zn composition ratios>
  • the following samples of Example 4 and Comparative Example 5 were prepared and evaluated for the relationship between the post-annealing temperature and electrical characteristics of SGZO films having different Sn, Ga, Zn composition ratios.
  • samples were prepared and evaluated in the same manner as in Example 1.
  • the oxygen flow rate during film formation is arbitrarily adjusted, and the initial resistivity of the film is within the range of 10 +0 to 10 +5 ⁇ cm. To fit in.
  • Example 4 The conditions for forming the oxide semiconductor thin film in Example 4 are as follows. The other conditions were the same as in Example 1.
  • Cation composition ratio Sn: Ga: Zn 2.0: 0: 5.5 O 2 flow rate 0.5sccm
  • Comparative Example 5 The conditions for forming the oxide semiconductor thin film in Comparative Example 5 are as follows. The other conditions were the same as in Example 1.
  • Cation composition ratio Sn: Ga: Zn 1.0: 0: 2.0 O 2 flow rate 1.0 sccm
  • the change in resistivity during the temperature rising / falling process was measured using an apparatus capable of controlling the atmosphere and measuring the electric resistance while performing heat treatment.
  • the atmosphere in the chamber was Ar: 160 sccm and O 2 : 40 sccm.
  • the temperature was raised to 200 ° C. at 10 ° C./min, held at 200 ° C. for 10 minutes, and then cooled to room temperature by furnace cooling.
  • FIG. 15 is a graph showing the relationship between the temperature and the resistivity during the temperature increase / decrease process of Example 4 and Comparative Example 5.
  • the cation composition ratio in each of Examples and Comparative Examples in the verification experiments 1 and 2 indicates the composition ratio of the film after film formation.
  • the composition ratio of the film after film formation was evaluated using a fluorescent X-ray analyzer (Axios manufactured by Panallytical). Further, in each example, as a result of X-ray diffraction measurement, no peak indicating a crystal structure was confirmed, and all of the examples were amorphous.
  • FIG. 16 is a ternary phase diagram in which the composition ratios of the SGZO films of Examples 1 to 4 and Comparative Examples 1 to 5 (excluding Comparative Example 3) are plotted.
  • each of References 1 to 3 Reference 1: Appl. Phys. Phys.
  • That defines the composition range defined in the present embodiment and the composition ratio of SGZO reported so far.
  • the composition range defined for the above-mentioned JP 2010-18457 Show.
  • the composition range of the SGZO film of the present embodiment surrounded by the composition ratios of Examples 1 to 4 is indicated by a range A.
  • composition ranges have been reported from the viewpoint of mobility and S value when used as a TFT.
  • stability of electrical characteristics after post-annealing, moisture content in the film There have been no reports on the optimal composition of these.
  • Detailed studies of this example revealed that a specific composition range A was optimal.
  • the composition range A includes the composition described in Japanese Patent Application Laid-Open No. 2010-18457. However, in Japanese Patent Application Laid-Open No. 2010-18457, high temperature annealing at 300 ° C. or higher is performed. The assumptions are different. In this embodiment, the resistance is not lowered by low-temperature annealing at less than 300 ° C., and the composition in which the resistance value during film formation and the resistance value after low-temperature annealing is equivalent is clarified, high reproducibility, large area device, In particular, it is an object of the present invention to provide a method for producing an SGZO-based oxide semiconductor thin film suitable for manufacturing a flexible device. It is another object of the present invention to provide a field effect transistor having little in-plane characteristic variation, a display device including the field effect transistor, and a sensor.
  • an SGZO film within a specific composition range A is optimal from the viewpoint of stability of electrical characteristics.
  • the amount of moisture in the film is reduced, and the variation in electrical characteristics due to the variation in the amount of moisture in the film can be suppressed to an extremely low level.
  • the composition in the range A of the present embodiment is suitable as an active layer of a transistor because it exhibits high mobility in addition to the effect of suppressing variation in moisture content in the film.
  • FIG. 17A is a plan view of the TFTs of the example and the comparative example
  • FIG. 17B is a cross-sectional view of the TFT shown in FIG.
  • Example TFT1 A simple TFT 600 of Example TFT 1 was manufactured as follows. As shown in FIG. 17, an SGZO film 604 having a 50 nm, 3 mm ⁇ 4 mm pattern is formed on a p-type Si 1 inch square substrate 602 having a 100 nm thermal oxide film 602 on the surface under the film forming conditions of the first embodiment. Went. Subsequently, post-annealing was performed in an electric furnace capable of controlling the atmosphere. The post-annealing atmosphere was Ar: 160 sccm and O 2 : 40 sccm. The temperature was raised to 200 ° C. at 10 ° C./min, held at 200 ° C. for 10 minutes, and then cooled to room temperature by furnace cooling.
  • Ar 160 sccm
  • O 2 40 sccm
  • source / drain electrodes 608 and 610 were formed on the SGZO film 604 by sputtering.
  • the source / drain electrodes were formed by pattern film formation using a metal mask.
  • the source / drain electrodes 608 and 610 were formed by depositing 10 nm of Ti and 40 nm of Au.
  • the source / drain electrode size was 1 mm square, and the distance between the electrodes was 0.2 mm.
  • Example TFT2 A TFT was fabricated in the same manner as in Example TFT 1 except that the SGZO film was deposited under the deposition conditions of Example 3.
  • Example TFT3 A TFT was fabricated in the same manner as in Example TFT 1 except that the SGZO film was deposited under the deposition conditions of Example 4.
  • Vg-Id characteristics were measured for transistor characteristics (Vg-Id characteristics) and mobility ⁇ using a semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies).
  • Vg-Id characteristics are measured by fixing the drain voltage (Vd) to 5V, changing the gate voltage (Vg) within the range of -15V to + 40V, and measuring the drain current (Id) at each gate voltage (Vg). It was done by doing.
  • FIG. 18 is a graph showing the Vg-Id characteristics of Example TFT1.
  • FIG. 19 is a diagram showing the Vg-Id characteristics of Example TFT2.
  • FIG. 20 is a diagram showing the Vg-Id characteristics of Example TFT3.
  • All of the off currents are 10 ⁇ 10 A or less, and the On / Off ratio is ⁇ 10 7 , which is driven by a normally-off type, is formed at a low temperature, and has a sufficiently high mobility compared to amorphous silicon. Good transistor characteristics were shown.
  • Comparative TFT 1 Comparative TFT 1 was produced in the same manner as Example TFT 1 except that an IGZO film as an active layer was formed under the film forming conditions of Comparative Example 3.
  • the Vg-Id characteristics of the SGZO-TFT of the example TFT 1 and the IGZO-TFT of the comparative TFT 1 were compared. As a result, it was confirmed that the SGZO-TFT of Example TFT1 had a threshold shift of 1V or less before and after post-annealing, whereas the IGZO-TFT of Comparative TFT1 had a threshold shift of about 10V.

Abstract

　本発明は、低温アニールによる低抵抗化が起こらず、成膜時の抵抗値と低温アニール後の抵抗値が同等となる組成を有し、再現性が高く、大面積デバイス作成に適したＳＧＺＯ系酸化物半導体薄膜の製造方法を提供するものである。　本発明の製造方法は、Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素としており、前記構成元素の組成比をＳｎ:Ｇａ:Ｚｎ＝ａ:ｂ:ｃとした場合、前記組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体薄膜を基板上に成膜する成膜工程と、前記成膜工程後、酸化性雰囲気中で１００℃以上３００℃未満の熱処理を施す熱処理工程と、を有する。

Description

[規則37.2に基づきISAが決定した発明の名称]　酸化物半導体薄膜の製造方法
　本発明は、酸化物半導体薄膜の製造方法、電界効果型トランジスタ、表示装置及びセンサに関する。
　電界効果型トランジスタは、半導体メモリ用集積回路の単位素子、高周波信号増幅素子、液晶などの表示素子駆動用素子として広く用いられており、特に薄膜化したものは薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と呼ばれている。そして、フラットパネルディスプレイにおいては、大面積で形成可能なアモルファスシリコンからなる活性層を有したシリコン系ＴＦＴが用いられている。
　近年、このアモルファスシリコンの代わりに、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系（ＩＧＺＯ系）の酸化物半導体薄膜を活性層（チャネル層）に用いたＴＦＴの開発が活発に行われている。酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることからプラスチック板やフィルム等の基板上にフレキシブルで透明なＴＦＴを形成することが可能である。
　一方で、ＩＧＺＯのＩｎの代わりにＳｎを用いたＳｎ－Ｇａ－Ｚｎ－Ｏ（以下、「ＳＧＺＯ」と呼称する）系酸化物半導体薄膜は、ＩＧＺＯ系の酸化物半導体薄膜とは異なりレアメタルであるＩｎを含まないこと、Ｓｎ４＋がＩｎ３＋と同じ電子配置をとることからＩＧＺＯ系に替わる新規酸化物半導体薄膜として期待されている。なお、上記「ＳＧＺＯ」のうち、Ｇａは必須としなくてもよい。
　特開２０１０－１８４５７号公報においては、種々の観点からＳＧＺＯ系の酸化物半導体薄膜における組成比の好ましい範囲が規定されている。また、酸化物半導体薄膜を３００℃で熱処理することが報告されている。
　特開２００８－２８３０４６号公報においては、酸化物半導体薄膜を活性層に用いたＴＦＴにおいて、移動度やオン・オフ比の変動の原因が活性層に含有される水分量が異なることにあることが報告されている。また、特開２００８－２８３０４６号公報においては、活性層を備えたＴＦＴの実用化に当たり、実用上で問題とならない水分取り込み量の上限が規定されている。
　一方、ＩＧＺＯ系やＳＧＺＯ系の酸化物半導体薄膜をＴＦＴの活性層として用いる際に、ポストアニール処理（熱処理）を施してＴＦＴ特性（閾値シフトなど）を改善する必要性があることが一般的に認識されている。特に耐熱性の低い樹脂基板上にＴＦＴを形成したフレキシブルＴＦＴのニーズは高まっていることから、特開２０１０－１８４５７号と異なり３００℃未満の低温アニール処理で特性の高いＴＦＴを形成する必要がある。
　しかしながら、低温アニールでは酸化物半導体薄膜中の水分を十分に除去することが出来ないため、膜面内において均一な水分量とすることは困難となる。具体的には、特に大面積のデバイスをアニールする際に中心部分と、中心から離れた部分で数度アニール温度が異なっただけで膜中水分量が不均一となる。又、複数のデバイスをアニールする際に、各デバイスの熱源からの距離や、ヒーターとの接触状態にわずかな違いがあった際にもアニール温度が数度ずれる可能性があり、そうなった場合にはやはり膜中水分量の不均一が生じてしまう。膜中水分量が不均一となることは即ち、面内において特性バラツキが生じるということに他ならない。加えて低温アニールの際に膜中水分の脱離に伴う急激な低抵抗化が起こるため、半導体膜として用いるためのプロセスマージンが極めて狭いという問題があった。
　また、低温アニール時の温度バラツキによって、抵抗率が大きく変化するため、狙った抵抗率を有する酸化物半導体薄膜を得るのが難しいという問題があった。
　そして、このような問題を解決するためには、酸化物半導体薄膜中の水分量を極めて低くすればよいと考えられる。
　そこで、酸化物半導体薄膜中の水分量を極めて低くする手段としては、酸化物半導体薄膜を成膜する際の成膜室内の水分圧を極めて低くする方法や、特開２０１０－１８４５７号のように、成膜後に高温で熱処理することで膜中水分を追い出すことが考えられる。しかしながら、電気特性のバラツキが起こらない程度まで成膜室内の水分圧を低くすることは極めて困難であり、真空成膜装置コストも高くなり、生産性が低くなる。加えてフレキシブルディスプレイに用いるために樹脂基板上に酸化物半導体薄膜を形成する場合には、樹脂基板から水分が脱離するため、成膜室内の水分圧を極めて低くすることはほとんど不可能である。
　また、酸化物半導体薄膜の成膜後に高温（３００℃以上）で熱処理する手法は、製造コストが向上するばかりではなく、基板や電極材料、絶縁膜材料の材料選択の幅を著しく低下させる。特に、上述したように近年注目が集まっている樹脂基板上に酸化物ＴＦＴを形成したフレキシブルデバイスを得るには、樹脂基板の耐熱性が低いため、３００℃以上の熱処理は困難となる。
　本発明は上記事実に鑑みてなされたものであり、ＳＧＺＯ系酸化物半導体薄膜において、低温アニールによる低抵抗化が起こらず、成膜時の抵抗値と低温アニール後の抵抗値が同等となる組成を明らかとし、再現性が高く、大面積デバイス、特にフレキシブルデバイス作製に適したＳＧＺＯ系酸化物半導体薄膜の製造方法を提供することを目的とするものである。また、本発明は面内における特性バラツキの少ない電界効果型トランジスタ、電界効果型トランジスタを備えた表示装置及びセンサを提供することを目的とするものである。
　本発明の上記課題は下記の手段によって解決された。
　＜１＞Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素としており、前記構成元素の組成比をＳｎ:Ｇａ:Ｚｎ＝ａ:ｂ:ｃとした場合、前記組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体薄膜を基板上に成膜する成膜工程と、前記成膜工程後、酸化性雰囲気中で１００℃以上３００℃未満の熱処理を施す熱処理工程と、を有する酸化物半導体薄膜の製造方法。
　＜２＞前記基板は、樹脂基板であり、前記熱処理工程では、前記熱処理温度を１００℃以上２００℃以下とする、＜１＞に記載の酸化物半導体薄膜の製造方法。
　＜３＞前記熱処理工程では、前記酸化物半導体薄膜の周囲の相対湿度を５０％以下とする、＜１＞又は＜２＞に記載の酸化物半導体薄膜の製造方法。
　＜４＞前記成膜工程では、前記酸化物半導体薄膜を、スパッタリングによって成膜する、＜１＞～＜３＞の何れか１つに記載の酸化物半導体薄膜の製造方法。
　＜５＞前記成膜工程では、前記酸化物半導体薄膜を、非晶質となる温度領域で成膜する、＜１＞～＜４＞の何れか１つに記載の酸化物半導体薄膜の製造方法。
　＜６＞前記熱処理工程後の酸化物半導体薄膜は、昇温脱離ガス分析により水分子として観測される脱離ガスが２．８×１０２０個／ｃｍ３以下である、＜１＞～＜５＞の何れか１つに記載の酸化物半導体薄膜の製造方法。
　＜７＞＜１＞～＜６＞の何れか１つに記載の酸化物半導体薄膜の製造方法により製造した酸化物半導体薄膜を活性層として有する、電界効果型トランジスタ。
　＜８＞＜７＞に記載の電界効果型トランジスタを備えた表示装置。
　＜９＞＜７＞に記載の電界効果型トランジスタを備えたセンサ。
　本発明によれば、ＳＧＺＯ系酸化物半導体薄膜において、低温アニールによる低抵抗化が起こらず、成膜時の抵抗値と低温アニール後の抵抗値が同等となる組成を明らかとし、再現性が高く、大面積デバイス、特にフレキシブルデバイス作製に適したＳＧＺＯ系酸化物半導体薄膜の製造方法を提供することができる。また、本発明は面内における特性バラツキの少ない電界効果型トランジスタ、電界効果型トランジスタを備えた表示装置及びセンサを提供することができる。
図１（Ａ）は、本発明の実施形態に係るＴＦＴであって、トップゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｂ）は、本発明の実施形態に係るＴＦＴであって、トップゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｃ）は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｄ）は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。 図２は、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図である。 図３は、図２に示す液晶表示装置の電気配線の概略構成図である。 図４は、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置について、その一部分の概略断面図である。 図５は、図４に示す電気光学装置の電気配線の概略構成図である。 図６は、本発明のセンサの一実施形態であるＸ線センサについて、その一部分の概略断面図である。 図７は、図６に示すセンサの電気配線の概略構成図である。 電気抵抗測定用試料の作製工程を示す図であって、図８（Ａ）は電気抵抗測定用試料の平面図であり、図８（Ｂ）は電気抵抗測定用試料の断面図である。 電気抵抗測定用試料の概略構成を示す図であって、図９（Ａ）は電気抵抗測定用試料の平面図、図９（Ｂ）は電気抵抗測定用試料の断面図である。 図１０は、実施例１及び比較例１,２の昇温・降温過程での温度と抵抗率の関係を示す図である。 図１１は、ＳｎＧａ組成比の異なるＳＧＺＯ膜の昇温脱離ガス分析の測定結果を示す図である。 図１２は、実施例１及び比較例３の昇温・降温過程での温度と抵抗率の関係を示す図である。 図１３は、実施例１のＳＧＺＯ膜及び比較例３のＩＧＺＯ膜における昇温脱離ガス分析の測定結果を示す図である。 図１４は、実施例１,２,３及び比較例４の昇温・降温過程での温度と抵抗率の関係を示す図である。 図１５は、実施例４及び比較例５の昇温・降温過程での温度と抵抗率の関係を示す図である。 図１６は、実施例１～４、比較例１～５（比較例３は除く）のＳＧＺＯ膜の組成比を三元相図にプロットしたものである。 図１７（Ａ）は実施例及び比較例のＴＦＴの平面図であり、図１７（Ｂ）は図１７（Ａ）に示すＴＦＴのＡ－Ａ線矢視断面図である。 図１８は、実施例ＴＦＴ１のＶｇ－Ｉｄ特性を示す図である。 図１９は、実施例ＴＦＴ２のＶｇ－Ｉｄ特性を示す図である。 図２０は、実施例ＴＦＴ３のＶｇ－Ｉｄ特性を示す図である。
　以下、添付の図面を参照しながら、本発明の実施形態に係る酸化物半導体薄膜の製造方法、電界効果型トランジスタ、表示装置及びセンサについて具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。
１．酸化物半導体薄膜の製造方法
　本発明の実施形態に係る酸化物半導体薄膜の製造方法は、Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素としており、前記構成元素の組成比をＳｎ:Ｇａ:Ｚｎ＝ａ:ｂ:ｃとした場合、前記組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体薄膜を基板上に成膜する成膜工程と、前記成膜工程後、酸化性雰囲気中で１００℃以上３００℃未満の熱処理を施す熱処理工程と、を有する。
　ここで、「主たる構成元素」とは、全構成元素に対するＳｎ、Ｇａ、Ｚｎ及びＯの合計割合が９８％以上であることを意味する。また、「酸化性雰囲気」とは、酸素、オゾン、又は、酸素ラジカル等の少なくとも一種を含む雰囲気を意味する。また、「薄膜」とは、１ｎｍ以上１０μｍ以下程度をいうものとする。
　本発明の実施形態に係る酸化物半導体薄膜の具体的な製造方法を説明する。
（成膜工程）
　酸化物半導体薄膜の成膜には、例えばスパッタ法を用いることができる。
　成膜工程において、Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素としており、組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体薄膜を成膜する方法としては、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等が挙げられる。
　これらの中でも、Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物の多結晶焼結体をターゲットとして、気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。
　スパッタリング法を用いて成膜する方法としては、成膜したＳＧＺＯ膜中のＳｎ,Ｇａ,Ｚｎ組成比が上記範囲となるような複合酸化物ターゲットの単独スパッタであってもよく、Ｓｎ、Ｇａ、Ｚｎ、または、これらの酸化物若しくはこれらの複合酸化物ターゲットを組み合わせて用いた共スパッタであってもよい。共スパッタの場合は、ターゲットに投入する電力比を調整することにより組成比を調整する。
　成膜する酸化物半導体薄膜は、非晶質であることが好ましい。成膜時で非晶質であれば、熱処理工程で３００℃未満の低温アニールを施しても、非晶質状態が維持される。そして、非晶質膜であれば大面積にわたって均一な膜を形成し易く、多結晶のような粒界が存在しないため素子特性のバラツキを抑えることが容易である。なお、酸化物半導体薄膜が非晶質であるかどうかは、Ｘ線回折測定により確認することが出来る。即ちＸ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物半導体薄膜は非晶質であると判断することが出来る。
　スパッタリング法での成膜における成膜条件は、例えば、成膜時の成膜室内の圧力を０．４Ｐａ、成膜室内の酸素分圧を５×１０－４Ｐａにして行う。
　上記組成範囲の酸化物半導体薄膜は、成膜後の抵抗率と低温アニール後の抵抗率が同等となるため、成膜時の酸素分圧を調整することにより、低温アニール後の抵抗率を任意に選択することが可能となる。
　酸化物半導体薄膜の抵抗率は、一般的に半導体として振舞う抵抗率であればよいが、特には、活性領域とする観点から、室温（２０℃）での抵抗率が、１Ωｃｍ以上１×１０６Ωｃｍ以下であるのが好ましい。
　そこで、得られる膜の抵抗率（導電率）を制御するために、成膜時の成膜室内の酸素分圧を任意に制御する。なお、成膜時の酸素分圧は、５×１０－３Ｐａ以下で、所望の組成および成膜時の成膜室内の圧力に応じて制御する。成膜室内の酸素分圧を制御する手法としては、成膜室内に導入するＯ２ガス量を変化させる方法であってもよく、酸素ラジカルやオゾンガスの導入量を変化させる方法であってもよい。酸素分圧を高くすれば、酸化物半導体薄膜の導電率を低下（抵抗率を上昇）させることができ、酸素分圧を低くすれば、膜中の酸素欠陥を増加させて酸化物半導体薄膜の導電率を上昇（抵抗率を低下）させることができる。
　なお、酸素ガス導入を停止させた場合でも抵抗が高い場合には、Ｈ２やＮ２等の還元性ガスを導入し、さらに膜中の酸素欠陥を増加させてもよい。また、本実施形態の抵抗率は、４端子法によって測定（電流源：Keithley社製ソースメジャーユニットSMU237、電圧計：Keithley社製ナノボルトメータ2182Aを使用、一部は２端子法により測定）した値である。
　次に、成膜中の基板温度は、基板に応じて任意に選択してもよいが、フレキシブル基板（例えば樹脂基板）を用いる場合には基板温度はより室温に近いことが好ましい。例えば、３００℃未満であることが好ましく、２００℃以下であることがより好ましい。また、上述したように成膜した酸化物半導体薄膜が、非晶質となる温度領域にすることが好ましい。例えば、６００℃未満であることが好ましく、５００℃以下であることがより好ましい。
　スパッタリング法での成膜における成膜条件としては、他に、成膜時の成膜室内の水の分圧を１×１０－５Ｐａ以下とすることが好ましい。スパッタリング法では、ＰＬＤ法などに比べて成膜室内に存在し得るＯＨがプラズマでＯＨ－に励起されて、不安定となり、膜中の陽イオンに結合し易くなるため、成膜室の水の分圧が膜に対して与える影響が大きいからである。
　成膜直後の酸化物半導体薄膜は、急激な低抵抗化を抑制するために、昇温脱離ガス分析により水分子として観測される脱離ガスが４．２×１０２０個／ｃｍ３以下であることが好ましい。
（熱処理工程）
　酸化物半導体薄膜の成膜後は、ＴＦＴ特性（閾値シフトなど）を改善するため、熱処理（ポストアニール）工程を行う。
　アニール温度は、１００℃以上３００℃未満とする。薄膜を形成する基板として、樹脂基板等の耐熱性の低い可撓性基板を用いる場合には、１００℃以上２００℃以下とすることが好ましい。１００℃以上であれば、熱処理の効果を十分に発揮させることができる。３００℃未満であれば、膜中の酸素欠損量を変化させることがないため、アニール前後での膜の抵抗率変化が小さくなる。２００℃以下であれば耐熱性の低い樹脂基板への適用が容易となる。
　なお、アニール温度を１００℃以上３００℃未満とすると、酸化物半導体薄膜が非晶質である場合、その非晶質を維持できる。
　アニール時間に特に限定はないが、膜温度が均一になるのに要する時間等を考慮し、少なくとも１０分以上保持することが好ましい。
　アニール中の雰囲気は、酸化性雰囲気とする。特に大気中のアニールであれば生産コストも低いため好ましい。還元性雰囲気中でアニールを行うと、酸化物半導体中の酸素が抜け、余剰キャリアが発生し、アニール工程前後での抵抗率の変化量が増大しやすくなり電気特性バラツキが起こりやすいため好ましくない。
　また、アニール中の酸化物半導体薄膜の周囲の相対湿度は、５０％以下とすることが好ましく、３０％以下とすることがより好ましい。
　本実施形態のポイントはＳＧＺＯ系酸化物半導体薄膜において、低温アニール時の抵抗率変化が極めて小さい組成領域を見出したことにある。すなわち、上記組成範囲で成膜されたＳＧＺＯ膜は、低温アニール時の低抵抗化（加熱に伴い低抵抗化すると共に、降温時にその低抵抗化した抵抗率が維持される状態）がほとんど起こらず、低温アニール前後で抵抗率の変化量が非常に小さい。低温アニール前後で抵抗率変化量が小さく、アニール温度の違いによる影響をほとんど受けないということは、成膜時に任意の抵抗率を有するＳＧＺＯ膜を成膜さえしてしまえば、アニール温度を精密に制御することなく、アニール後に所望の抵抗率を有するＳＧＺＯ膜を得ることが出来ることを意味し、電気特性の設計が容易となる。また、特に大面積デバイスを形成する際に、大面積に均一なアニール温度で熱処理を施すことは非常に困難だが、アニール温度を精密に制御する必要がないため、比較的簡便なアニール装置で均一な電気特性を有する酸化物半導体薄膜を得ることができる。低温アニールでデバイスが形成可能であるために、製造コストを低減させることができると共に、耐熱性の低い樹脂基板等への形成も可能となるため、フレキシブルデバイスへの応用が容易となる。
　以上の通り、本発明の実施形態に係るＳＧＺＯ系酸化物半導体薄膜の製造方法によれば、作製コストを抑制することでき、低温アニール後における電気的な特性の面内均一性が非常に高い酸化物半導体薄膜を得ることができ、このような半導体薄膜は大面積デバイスに適用されるＴＦＴの活性層として有用である。
２．ＴＦＴ
　本発明の実施形態に係るＴＦＴは、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。そして、本発明の実施形態に係るＴＦＴでは、活性層として上述の酸化物半導体薄膜が用いられる。
　ＴＦＴの素子構造としては、ゲート電極の位置に基づいた、いわゆる逆スタガ構造（ボトムゲート型とも呼ばれる）及びスタガ構造（トップゲート型とも呼ばれる）のいずれの態様であってもよい。また、活性層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。
　なお、トップゲート型とは、ゲート絶縁膜の上側にゲート電極が配置され、ゲート絶縁膜の下側に活性層が形成された形態であり、ボトムゲート型とは、ゲート絶縁膜の下側にゲート電極が配置され、ゲート絶縁膜の上側に活性層が形成された形態である。また、ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
　図１（Ａ）は、本発明の実施形態に係るＴＦＴであって、トップゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。図１（Ａ）に示すＴＦＴ１０では、基板１２の一方の主面上に活性層１４として上述の酸化物半導体薄膜が積層されている。そして、この活性層１４上にソース電極１６及びドレイン電極１８が互いに離間して設置され、更にこれらの上にゲート絶縁膜２０と、ゲート電極２２とが順に積層されている。
　図１（Ｂ）は、本発明の実施形態に係るＴＦＴであって、トップゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｂ）に示すＴＦＴ３０では、基板１２の一方の主面上にソース電極１６及びドレイン電極１８が互いに離間して設置されている。そして、活性層１４として上述の酸化物半導体薄膜と、ゲート絶縁膜２０と、ゲート電極２２と、が順に積層されている。
　図１（Ｃ）は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｃ）に示すＴＦＴ４０では、基板１２の一方の主面上にゲート電極２２と、ゲート絶縁膜２０と、活性層１４として上述の酸化物半導体薄膜と、が順に積層されている。そして、この活性層１４の表面上にソース電極１６及びドレイン電極１８が互いに離間して設置されている。
　図１（Ｄ）は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でボトムコンタクト型のＴＦＴの一例を示す模式図である。図１（Ｄ）に示すＴＦＴ５０では、基板１２の一方の主面上にゲート電極２２と、ゲート絶縁膜２０と、が順に積層されている。そして、このゲート絶縁膜２０の表面上にソース電極１６及びドレイン電極１８が互いに離間して設置され、更にこれらの上に、活性層１４として上述の酸化物半導体薄膜が積層されている。
　なお、本実施形態に係るＴＦＴは、上記以外にも、様々な構成をとることが可能であり、適宜、活性層上に保護層や基板上に絶縁層等を備える構成であってもよい。
　以下、各構成要素について詳述する。なお、代表例として図１（Ａ）に示すトップゲート構造でトップコンタクト型のＴＦＴ１０を製造する場合について具体的に説明するが、本発明は他の形態のＴＦＴを製造する場合についても同様に適用することができる。
＜ＴＦＴの詳細構成＞
－基板－
　まず、ＴＦＴ１０を形成するための基板１２を用意する。基板１２の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することが出来る。基板１２の構造は単層構造であってもよいし、積層構造であってもよい。
　基板１２の材質としては特に限定はなく、例えばガラス、ＹＳＺ（イットリウム安定化ジルコニウム）等の無機基板、樹脂基板や、その複合材料等を用いることが出来る。中でも軽量である点、可撓性を有する点から樹脂基板やその複合材料が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂基板、酸化珪素粒子との複合プラスチック材料、金属ナノ粒子、無機酸化物ナノ粒子、無機窒化物ナノ粒子等との複合プラスチック材料、カーボン繊維、カーボンナノチューブとの複合プラスチック材料、ガラスフェレーク、ガラスファイバー、ガラスビーズとの複合プラスチック材料、粘土鉱物や雲母派生結晶構造を有する粒子との複合プラスチック材料、薄いガラスと上記単独有機材料との間に少なくとも１回の接合界面を有する積層プラスチック材料、無機層と有機層を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料、ステンレス基板或いはステンレスと異種金属を積層した金属多層基板、アルミニウム基板或いは表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることが出来る。また、樹脂基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。 
　また、本発明における基板１２の厚みに特に制限はないが、５０μｍ以上１０００μｍ以下が好ましく、５０μｍ以上５００μｍ以下であることがより好ましい。 基板１２の厚みが５０μｍ以上であると、基板１２自体の平坦性がより向上する。また、基板１２の厚みが５００μｍ以下であると、基板１２自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。
－活性層－
　次に、基板１２上に、トランジスタとして主に活性層１４を形成する。
　活性層１４としては、上述した本発明の実施形態に係る酸化物半導体薄膜が用いられる。すなわち、Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素としており、前記構成元素の組成比をＳｎ:Ｇａ:Ｚｎ＝ａ:ｂ:ｃとした場合、前記組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体薄膜である。
　活性層１４の膜厚は、特に限定されないが、薄膜の平坦性及び成膜時間の観点から５ｎｍ以上１５０ｎｍ以下であることが好ましい。
　活性層１４となる酸化物半導体薄膜の成膜は、上述のようにスパッタリング法等により成膜する。
　酸化物半導体薄膜の成膜後は、デバイスに応じて当該薄膜をパターンニングして、活性層１４を形成する。パターンニングはフォトリソグラフィー及びエッチングにより行うことが出来る。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、又は燐酸、硝酸及び酢酸の混合液等の酸溶液によりエッチングすることによりパターンを形成する。また、活性層１４上にはソース・ドレイン電極エッチング時に活性層１４を保護するための保護膜があってもよい。保護膜は活性層１４と連続で成膜してもよいし、活性層１４のパターンニング後に形成してもよい。
－ソース・ドレイン電極－
　活性層１４の上にソース・ドレイン電極１６,１８を形成するための導電膜を形成する。　
　ソース・ドレイン電極は高い導電性を有するものを用い、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ等の金属、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することが出来る。ソース・ドレイン電極１６,１８としてはこれらの導電膜を単層構造又は２層以上の積層構造として用いることが出来る。
　ソース・ドレイン電極１６,１８の形成は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。
　成膜する導電膜の膜厚は、成膜性やエッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上５００ｎｍ以下とすることがより好ましい。
　次いで、成膜した導電膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ソース電極及びドレイン電極１８,２０を形成する。この際、ソース・ドレイン電極１６,１８に接続する配線を同時にパターンニングすることが好ましい。
－ゲート絶縁膜－
　ソース・ドレイン電極１６,１８及び配線を形成した後、ゲート絶縁膜２０を形成する。
　ゲート絶縁膜２０は、高い絶縁性を有するものが好ましく、例えばＳｉＯ２,ＳｉＮｘ,ＳｉＯＮ,Ａｌ２Ｏ３,Ｙ２Ｏ３,Ｔａ２Ｏ５,ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。ゲート絶縁膜２０は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。
　次に、ゲート絶縁膜２０は、必要に応じて、フォトリソグラフィー及びエッチングによって所定の形状にパターンニングを行う。
　なお、ゲート絶縁膜２０は、リーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜の厚みが大きすぎると駆動電圧の上昇を招いてしまう。　ゲート絶縁膜は材質にもよるが、ゲート絶縁膜の厚みは１０ｎｍ以上１０μｍ以下が好ましく、５０ｎｍ以上１０００ｎｍ以下がより好ましく、１００ｎｍ以上４００ｎｍ以下が特に好ましい。
－ゲート電極－
　ゲート絶縁膜２０を形成した後、ゲート電極２２を形成する。
　ゲート電極２２は、高い導電性を有するものを用い、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕ等の金属、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することが出来る。ゲート電極２２としては、これらの導電膜を単層構造又は２層以上の積層構造として用いることが出来る。
　ゲート電極２２は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。成膜する導電膜の膜厚は成膜性、エッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上５００ｎｍ以下とすることがより好ましい。
　成膜後、導電膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ゲート電極２２を形成する。この際、ゲート電極２２及びゲート配線を同時にパターンニングすることが好ましい。
－熱処理工程（ポストアニール）－
　ゲート電極２２パターンニング後に熱処理（ポストアニール処理）を施す。ポストアニール処理は活性層１４の成膜後であれば、特に手順は限定せず、酸化物半導体成膜直後に行ってもよいし、電極、絶縁膜の成膜、パターンニングが全て終わった後に行ってもよい。なお、このポストアニール工程は、既述の酸化物半導体薄膜の製造における熱処理工程に他ならない。
　以上の手順により、図１（Ａ）に示すＴＦＴ１０を作製することができる。
２．応用
　以上で説明した本実施形態のＴＦＴの用途には特に限定はないが、例えば電気光学装置(例えば液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、無機ＥＬ表示装置等の表示装置、等)における駆動素子、特に大面積デバイスに用いる場合に好適である。
　更に実施形態のＴＦＴは、樹脂基板を用いた低温プロセスで作製可能なデバイスに特に好適であり(例えばフレキシブルディスプレイ等)、Ｘ線センサなどの各種センサ、ＭＥＭＳ(Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）等、種々の電子デバイスにおける駆動素子(駆動回路)として、好適に用いられるものである。
３．電気光学装置及びセンサ
　本実施形態の電気光学装置又はセンサは、前述の本発明の薄膜トランジスタを備えて構成される。
　電気光学装置の例としては、表示装置（例えば液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、等）がある。
　センサの例としては、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のイメージセンサや、Ｘ線センサ等が好適である。
　本実施形態のＴＦＴを用いた電気光学装置およびセンサは、いずれも特性の面内均一性が高い。なお、ここで言う「特性」とは、電気光学装置（表示装置）の場合には表示特性、センサの場合には感度特性である。
　以下、本実施形態によって製造される薄膜トランジスタを備えた電気光学装置又はセンサの代表例として、液晶表示装置、有機ＥＬ表示装置、Ｘ線センサについて説明する。
４．液晶表示装置
　図２に、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図を示し、図３にその電気配線の概略構成図を示す。
　図２に示すように、本実施形態の液晶表示装置１００は、図１（Ａ）に示したトップゲート構造でトップコンタクト型のＴＦＴ１０と、ＴＦＴ１０のパッシベーション層１０２で保護されたゲート電極２２上に画素下部電極１０４およびその対向上部電極１０６で挟まれた液晶層１０８と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ１１０とを備え、ＴＦＴ１０の基板１２側およびＲＧＢカラーフィルタ１１０上にそれぞれ偏光板１１２ａ、１１２ｂを備えた構成である。
　また、図３に示すように、本実施形態の液晶表示装置１００は、互いに平行な複数のゲート配線１１２と、該ゲート配線１１２と交差する、互いに平行なデータ配線１１４とを備えている。ここでゲート配線１１２とデータ配線１１４は電気的に絶縁されている。ゲート配線１１２とデータ配線１１４との交差部付近に、ＴＦＴ１０が備えられている。
　ＴＦＴ１０のゲート電極２２は、ゲート配線１１２に接続されており、ＴＦＴ１０のソース電極１６はデータ配線１１４に接続されている。また、ＴＦＴ１０のドレイン電極１８はゲート絶縁膜２０に設けられたコンタクトホール１１６を介して（コンタクトホール１１６に導電体が埋め込まれて）画素下部電極１０４に接続されている。この画素下部電極１０４は、接地された対向上部電極１０６とともにキャパシタ１１８を構成している。
　図２に示した本実施形態の液晶装置においては、トップゲート構造のＴＦＴ１０を備えるものとしたが、本発明の表示装置である液晶装置において用いられるＴＦＴはトップゲート構造に限定されることなく、ボトムゲート構造のＴＦＴであってもよい。
　本実施形態のＴＦＴは面内均一性、安定性および信頼性が非常に高いことから、液晶表示装置における大画面化に適している。また、本発明の薄膜トランジスタは、低温でのアニール処理によって十分な特性を有するものを作製することができるため、基板としては樹脂基板（プラスチック基板）を用いることができ、大面積で均一、安定かつフレキシブルな液晶表示装置を提供することができる。
５．有機ＥＬ表示装置
　図４に、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置について、その一部分の概略断面図を示し、図５に電気配線の概略構成図を示す。
　有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリックス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。
　本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置２００は、図１（Ａ）に示したトップゲート構造のＴＦＴ１０が、パッシベーション層２０２を備えた基板１２上に、駆動用ＴＦＴ２０４およびスイッチング用ＴＦＴ２０６として備えられ、該ＴＦＴ２０４および２０６上に下部電極２０８および上部電極２１０に挟まれた有機発光層２１２からなる有機ＥＬ発光素子２１４を備え、上面もパッシベーション層２１６により保護された構成となっている。
　また、図５に示すように、本実施形態の有機ＥＬ表示装置２００は、互いに平行な複数のゲート配線２２０と、該ゲート配線２２０と交差する、互いに平行なデータ配線２２２および駆動配線２２４とを備えている。ここで、ゲート配線２２０とデータ配線２２２、駆動配線２２４とは電気的に絶縁されている。スイッチング用ＴＦＴ１０ｂのゲート電極２２は、ゲート配線２２０に接続されており、スイッチング用ＴＦＴ１０ｂのソース電極１６はデータ配線２２２に接続されている。また、スイッチング用ＴＦＴ１０ｂのドレイン電極１８は駆動用ＴＦＴ１０のゲート電極２２に接続されるとともに、キャパシタ２２６を用いることで駆動用ＴＦＴ１０ａをオン状態に保つ。駆動用ＴＦＴ１０ａのソース電極１６は駆動配線２２４に接続され、ドレイン電極１８は有機ＥＬ発光素子２１４に接続される。
　図４に示した本実施形態の有機ＥＬ装置においては、トップゲート構造のＴＦＴ１０ａおよび１０ｂを備えるものとしたが、本発明の表示装置である有機ＥＬ装置において用いられるＴＦＴは、トップゲート構造に限定されることなく、ボトムゲート構造のＴＦＴであってもよい。
　本発明により製造されるＴＦＴは、面内均一性、安定性、信頼性が非常に高いことから、大画面の有機ＥＬ表示装置の製造に適している。
　また、低温でのアニール処理によって十分な特性を有するＴＦＴを作製することができるため、基板としては樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、大面積で均一、安定なフレキシブルな有機ＥＬ表示装置を提供することができる。
　なお、図４に示した有機ＥＬ表示装置において、上部電極２１０を透明電極としてトップエミッション型としてもよいし、下部電極２０８およびＴＦＴの各電極を透明電極とすることによりボトムエミッション型としてもよい。
６．Ｘ線センサ
　図６に、本発明のセンサの一実施形態であるＸ線センサについて、その一部分の概略断面図を示し、図７にその電気配線の概略構成図を示す。
　図６は、より具体的にはＸ線センサアレイの一部を拡大した概略断面図である。本実施形態のＸ線センサ３００は基板１２上に形成されたＴＦＴ１０およびキャパシタ３１０と、キャパシタ３１０上に形成された電荷収集用電極３０２と、Ｘ線変換層３０４と、上部電極３０６とを備えて構成される。ＴＦＴ１０上にはパッシベーション膜３０８が設けられている。
　キャパシタ３１０は、キャパシタ用下部電極３１２とキャパシタ用上部電極３１４とで絶縁膜３１６を挟んだ構造となっている。キャパシタ用上部電極３１４は絶縁膜３１６に設けられたコンタクトホール３１８を介し、ＴＦＴ１０のソース電極１６およびドレイン電極１８のいずれか一方（図６においてはドレイン電極１８）と接続されている。
　電荷収集用電極３０２は、キャパシタ３１０におけるキャパシタ用上部電極３１４上に設けられており、キャパシタ用上部電極３１４に接している。
　Ｘ線変換層３０４はアモルファスセレンからなる層であり、ＴＦＴ１０およびキャパシタ３１０を覆うように設けられている。
　上部電極３０６はＸ線変換層３０４上に設けられており、Ｘ線変換層３０４に接している。
　図７に示すように、本実施形態のＸ線センサ３００は、互いに平行な複数のゲート配線３２０と、ゲート配線３２０と交差する、互いに平行な複数のデータ配線３２２とを備えている。ここでゲート配線３２０とデータ配線３２２は電気的に絶縁されている。ゲート配線３２０とデータ配線３２２との交差部付近に、ＴＦＴ１０が備えられている。
　ＴＦＴ１０のゲート電極２２は、ゲート配線３２０に接続されており、ＴＦＴ１０のソース電極１６はデータ配線３２２に接続されている。また、ＴＦＴ１０のドレイン電極１８は電荷収集用電極３０２に接続されており、さらにこの電荷収集用電極３０２は、キャパシタ３１０に接続されている。
　本実施形態のＸ線センサ３００において、Ｘ線は図６中、上部（上部電極３０６側）から照射され、Ｘ線変換層３０４で電子－正孔対を生成する。このＸ線変換層３０４に上部電極３０６によって高電界を印加しておくことにより、生成した電荷はキャパシタ３１０に蓄積され、ＴＦＴ１０を順次走査することによって読み出される。
　本実施形態のＸ線センサ３００は、面内均一性の高い、信頼性に優れたＴＦＴ１０を備えるため、均一性に優れた画像を得ることができる。
　なお、図６に示した本実施形態のＸ線センサにおいては、トップゲート構造のＴＦＴを備えるものとしたが、本発明のセンサにおいて用いられるＴＦＴはトップゲート構造に限定されることなく、ボトムゲート構造のＴＦＴであってもよい。
　以下に実施例を説明するが、本発明はこれら実施例により何ら限定されるものではない。
　酸化物半導体薄膜について実施例、比較例の各試料を作成し電気特性の測定を行った。また、本発明の組成範囲の酸化物半導体薄膜を備えたＴＦＴの実施例を作製し、ＴＦＴ特性の評価を行った。
＜検証実験１：Ｓｎ－Ｇａ比を変えたＳＧＺＯ膜のインサイチュウ（In-situ）電気測定＞
　Ｓｎ、Ｇａ組成比の異なる酸化物半導体薄膜(ＳＧＺＯ膜）のアニール温度と電気特性の関係について、以下のような試料を作製し、評価を行った。
　電気抵抗測定用試料として、基板上に所定の大きさの酸化物半導体薄膜を後記の各実施例、比較例の条件で成膜し、その上に電極を形成したものを作製した。
　図８および図９を参照して、電気抵抗測定用試料の作製方法について説明する。図８、９においてそれぞれ（Ａ）は平面図であり、（Ｂ）は断面図である。
　基板５００として、合成石英ガラス基板(コバレントマテリアル社製、品番Ｔ－４０４０、１ｉｎｃｈ角×１ｍｍｔ)を用い、この基板５００上に酸化物半導体薄膜５０２を後記各実施例、比較例の条件でスパッタ成膜して作製した。成膜の際にメタルマスクを用い、１ｉｎｃｈ角の基板５００上に３ｍｍ×９ｍｍのパターン状の酸化物半導体薄膜５０２を成膜した（図８参照）。
　成膜はＩｎ２Ｏ３ターゲット、Ｇａ２Ｏ３ターゲット、ＺｎＯターゲットを用いた共スパッタ(ｃｏ－ｓｐｕｔｔｅｒ)により行い、組成比の調整は各ターゲットに投入する電力比を変化させることで行った。また、各領域の膜厚調整は成膜時間の調整により行った。
　得られた酸化物半導体薄膜５０２上に電極５０４をスパッタにより成膜した。電極５０４はＴｉとＡｕとの積層膜からなるものとした。具体的に、酸化物半導体薄膜５０２上に、Ｔｉを１０ｎｍ成膜後、Ａｕを４０ｎｍ成膜して電極５０４とした。電極成膜においてもメタルマスクを用いてパターン成膜を行うことにより、４端子電極を形成した（図９参照）。
（実施例１）
　実施例１として、以下のスパッタ成膜条件で酸化物半導体薄膜としてのＳＧＺＯ膜を成膜した。
　　カチオン組成比　Ｓｎ:Ｇａ:Ｚｎ＝１．０:１．０:１．０
　　膜厚　５０ｎｍ
　　成膜室到達真空度　６×１０－６Ｐａ
　　成膜時圧力　４.４×１０－１Ｐａ
　　Ａｒ流量　３０ｓｃｃｍ
　　Ｏ２流量　０．１２ｓｃｃｍ
　比較例１～２として、実施例１とカチオン組成比が異なるＳＧＺＯ膜を作製した。なお、カチオン組成比が変化すると膜の初期抵抗率が変化してしまい、キャリア量比較が困難となるため、成膜時の酸素流量を調整し、膜の初期抵抗率が１０＋３～１０＋５Ωｃｍの範囲内に収まるようにした。ここで、初期抵抗率（初期値）とは、熱処理前の室温（２０℃）での抵抗率である。各実施例、比較例の成膜条件として、カチオン組成比および酸素流量（Ｏ２流量）を以下に示す。既述の通り、成膜はＩｎ２Ｏ３ターゲット、Ｇａ２Ｏ３ターゲット、ＺｎＯターゲットを用いた共スパッタ(ｃｏ－ｓｐｕｔｔｅｒ)により行い、各組成比となるように、各ターゲットに投入する電力比を変化させて行った。他の条件は実施例１と同様とした。
（比較例１）
　比較例１における酸化物半導体薄膜の成膜条件は以下の通りである。
　　カチオン組成比　Ｓｎ:Ｇａ:Ｚｎ＝１．２５:０．７５:１．０
　　Ｏ２流量　０．２ｓｃｃｍ
（比較例２）
　比較例２における酸化物半導体薄膜の成膜条件は以下の通りである。
　　カチオン組成比　Ｓｎ:Ｇａ:Ｚｎ＝１．５:０．５:１．０
　　Ｏ２流量　０．３ｓｃｃｍ
（抵抗率の温度変化測定）
　上記３種の試料について、雰囲気を制御でき、且つ熱処理をしながら電気抵抗測定が可能な装置（４端子法によって測定（電流源：Keithley社製ソースメジャーユニットSMU237、電圧計：Keithley社製ナノボルトメータ2182Aを使用、一部は２端子法により測定）した値である。）にセットし、昇温・降温過程での抵抗率の変化を測定した。チャンバー内の雰囲気はＡｒ：１６０ｓｃｃｍ、Ｏ２：４０ｓｃｃｍとし、１０℃／ｍｉｎで２００℃まで昇温、２００℃で１０分保持後、炉冷で室温まで冷却を行った。
　図１０は、実施例１及び比較例１,２の昇温・降温過程での温度と抵抗率の関係を示す図である。
　比較的Ｓｎ組成比の小さな実施例１については昇温・降温過程後に膜の抵抗率は初期値に戻ること（初期値と同等）が確認されたのに対して、比較的Ｓｎ組成比の大きな比較例１,２については昇温過程時に急激な低抵抗化が起こり、その後、降温過程においても抵抗率は高くなることはなく、２００℃での抵抗率を維持しながら戻ってくることが確認された。ここで言うところの低抵抗化とは、熱処理前の初期抵抗率ρに対して熱処理後の室温まで戻した際の抵抗率が０．１ρ未満になっていることを意味する。また、熱処理前の初期抵抗率ρに対して熱処理後の、室温まで戻した際の抵抗率が０．１ρ以上１０ρ以下である場合、その熱処理前後での抵抗率は「同等である」と定義する。
　また、ＳｎＧａ組成比の異なる膜を熱処理する過程において、脱離するガスにどのような違いがあるかについて昇温脱離ガス質量分析装置を用いた評価を行った。即ち、ポストアニール時の電気特性の振る舞いが組成比によって異なる要因がどこにあるのかを明らかとする実験を行った。
　試料は実施例１及び比較例１の組成の材料を、Ｓｉ基板上に各々１００ｎｍずつ成膜した試料を用いた。装置としては電子科学株式会社製昇温脱離ガス分析装置ＥＭＤ－ＷＡ１０００Ｓを用い、ステージ温度を室温から８００℃まで１℃／ｓｅｃの昇温レートで上昇させて、その際の脱離ガスの違いを評価した。
　Ｍ／ｚ＝２～１９９までの質量を有する脱離ガスについて評価したところ、脱離ガス量に顕著な差が出たのは水に起因するＭ／ｚ＝１８（Ｈ２Ｏ）及び１７（ＯＨ）であることが明らかとなった。また、昇温脱離ガス分析によって試料から脱離する水分子はほぼ５００℃で脱離しきっているため、定量に用いた試料表面の温度範囲はＲＴ～５００℃とした。
　図１１は、ＳｎＧａ組成比の異なるＳＧＺＯ膜の昇温脱離ガス分析の測定結果を示す図である。
　図１１から見てわかるとおり、Ｇａ組成比が高い試料では試料から放出されるＨ２Ｏが減少することが確認された。上記結果から、図１１で示した熱処理過程における振る舞いの違いは、膜中からの水の脱離に伴うキャリアの発生が要因であると考えられる。Ｇａ組成比の高い試料においては、膜中水分量がそもそも少ないため、熱処理過程における水の脱離も少なく、膜中キャリア量も大きく変化しないため、熱処理過程後の膜の抵抗率はほぼ変わらず初期値に戻ってくるのに対して、Ｇａ組成比が少なくＳｎ組成比の高い試料においては、膜中に多量の水分を含むため、熱処理過程において水が多量に脱離し、キャリアが大量に発生するため、急激に低抵抗化が進み、加えて室温まで冷却しても低抵抗のまま保持される。
　実施例１及び比較例１の試料（成膜後で熱処理前）の全体の膜中水分量は上記ＴＤＳ分析結果から各々、４．２×１０２０個／ｃｍ３、４．９×１０２０個／ｃｍ３であり、また、室温から２００℃までの水分脱離量は、実施例1で１．４×１０２０個／ｃｍ３、比較例1で１．５×１０２０個／ｃｍ３であった。
　したがって、実施例１及び比較例１の試料の全体の膜中水分量から、室温から２００℃までの水分脱離量を差し引いて、２００℃アニール後の膜中水分量は実施例1では２．８×１０２０個／ｃｍ３であり、比較例1では３．４×１０２０個／ｃｍ３であることがわかる。このことから、アニール後の膜中水分量が２．８×１０２０個／ｃｍ３以下となるようなＳＧＺＯ膜を用いればアニールに伴う低抵抗化が抑えられることがわかる。
　次に、上記同様のＴＤＳ分析を比較例３としてのＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）膜についても行った。
（比較例３）
　比較例３における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例１と同様とした。
　　カチオン組成比　Ｉｎ:Ｇａ:Ｚｎ＝１．０:１．０:１．０
　　Ｏ２流量　０．１５ｓｃｃｍ
　図１２は、実施例１及び比較例３の昇温・降温過程での温度と抵抗率の関係を示す図である。また、図１３は、実施例１のＳＧＺＯ膜及び比較例３のＩＧＺＯ膜における昇温脱離ガス分析の測定結果を示す図である。
　同じ１:１:１組成比であっても、ＩＧＺＯ膜に比べてＳＧＺＯ膜は膜中の水分量が小さいことがわかる（ＩＧＺＯ膜は５.１×１０２０個／ｃｍ３であった)。即ち、ＩＧＺＯ膜に比べてＳＧＺＯ膜は膜中に水分を取り込みづらく、アニール時の水分脱離に伴う電気特性の変化量が小さくなり、膜中水分量の違いによる特性バラツキが起こらず、再現性が高く、大面積に均一な特性を有する酸化物半導体薄膜が得易いことを意味している。　
＜検証実験２：Ｚｎ組成比の異なるＳＧＺＯ膜のＩｎ－ｓｉｔｕ電気測定＞
　次に、Ｚｎ組成比の異なるＳＧＺＯ膜のポストアニール温度と電気特性の関係について評価を行った（実施例２，実施例３，比較例４）。
　実施例２，実施例３，比較例４では、実施例１と同様の手法でＺｎ組成比の異なる試料を作製、評価を併せて行った。カチオン組成比が変化すると膜の初期抵抗値が変化してしまい比較が困難となるため、成膜時の酸素流量を任意に調整し、膜の初期抵抗率が１０＋０～１０＋５Ωｃｍの範囲内に収まるようにした。
（実施例２）
　実施例２における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例１と同様とした。
　　カチオン組成比　Ｓｎ:Ｇａ:Ｚｎ＝１．０:１．０:２．０
　　Ｏ２流量　０．１２ｓｃｃｍ 
（実施例３）
　実施例３における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例１と同様とした。
　カチオン組成比　Ｓｎ:Ｇａ:Ｚｎ＝１．０:１．０:５．５
　Ｏ２流量　０．１５ｓｃｃｍ
（比較例４）
　比較例４における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例１と同様とした。
　カチオン組成比　Ｓｎ:Ｇａ:Ｚｎ＝１．０:１．０:０
　Ｏ２流量　０．１２ｓｃｃｍ
　上記３種の試料について、上述した装置を用い、昇温・降温過程での抵抗率の変化を測定した。チャンバー内の雰囲気はＡｒ：１６０ｓｃｃｍ、Ｏ２：４０ｓｃｃｍとし、１０℃／ｍｉｎで２００℃まで昇温、２００℃で１０分保持後、炉冷で室温まで冷却を行った。
　図１４は、実施例１,２,３及び比較例４の昇温・降温過程での温度と抵抗率の関係を示す図である。
　図１４から、Ｚｎを全く含まない比較例４においては低抵抗化が起こり、Ｚｎを含む実施例１,２,３については昇温・降温過程後に膜の抵抗率は初期値に戻ることが確認された。
＜検証実験３：Ｓｎ,Ｇａ,Ｚｎ組成比の異なるＳＧＺＯ膜のＩｎ－ｓｉｔｕ電気測定＞
　Ｓｎ,Ｇａ,Ｚｎ組成比の異なるＳＧＺＯ膜のポストアニール温度と電気特性の関係について、以下のような実施例４及び比較例５の試料を作製し、評価を行った。
　実施例４及び比較例５では、実施例1と同様の手法で試料を作製、評価を行った。カチオン組成比が変化すると膜の初期抵抗値が変化してしまい比較が困難となるため、成膜時の酸素流量を任意に調整し、膜の初期抵抗率が１０＋０～１０＋５Ωｃｍの範囲内に収まるようにした。
（実施例４）
　実施例４における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例１と同様とした。
　　カチオン組成比　Ｓｎ:Ｇａ:Ｚｎ＝２．０:０:５．５
　　Ｏ２流量　０．５ｓｃｃｍ
（比較例５）
　比較例５における酸化物半導体薄膜の成膜条件は以下の通りである。なお、他の条件は実施例１と同様とした。
　　カチオン組成比　Ｓｎ:Ｇａ:Ｚｎ＝１．０:０:２．０
　　Ｏ２流量　１．０ｓｃｃｍ
　上記２種の試料について、雰囲気を制御でき、且つ熱処理をしながら電気抵抗測定が可能な装置を用い、昇温・降温過程での抵抗率の変化を測定した。チャンバー内の雰囲気はＡｒ：１６０ｓｃｃｍ、Ｏ２：４０ｓｃｃｍとし、１０℃／ｍｉｎで２００℃まで昇温、２００℃で１０分保持後、炉冷で室温まで冷却を行った。
　図１５は、実施例４及び比較例５の昇温・降温過程での温度と抵抗率の関係を示す図である。
　比較例５に関しては低抵抗化が起こり、実施例４に関しては抵抗率が昇降温過程後に初期値に戻ることが確認された。
＜まとめ＞
　以上の結果から、実施例１～４の組成比では満たし比較例１～５の組成比では除かれる条件、即ち、酸化物半導体薄膜がＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素としており、前記構成元素の組成比をＳｎ:Ｇａ:Ｚｎ＝ａ:ｂ:ｃとした場合、前記組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たせば、熱処理後の膜の抵抗率が熱処理前の抵抗率と同等になることが明らかとなった。一方、比較例１～５については昇温過程時に急激な低抵抗化が起こり、その後、降温過程においても抵抗率は熱処理前の値にはもどらず、熱処理前後の抵抗率が大きく変化していることが確認された。
　大面積の半導体薄膜を製造する場合、面内全域に亘って温度を均一に保つことは困難であり、一般にはアニールに際して面内に温度ムラが生じる。比較例１～５のように、温度上昇に伴い抵抗値が変化し、温度下降させた後に温度上昇前の抵抗値に戻らない場合、面内における温度ムラにより、面内に抵抗値のムラすなわち電気特性のムラが生じる。これに対して、実施例１～４のように、昇温・降温過程において抵抗値に履歴がほとんどない場合には、アニール時に面内に温度ムラが生じても、面内の電気特性のムラに繋がることはなく、電気特性の面内均一性の高い半導体薄膜を得ることができるといえる。
　なお、上記検証実験１、２における各実施例および比較例におけるカチオン組成比は成膜後の膜の組成比を示すものである。成膜後の膜の組成比は、蛍光Ｘ線分析装置（Ｐａｎａｌｙｔｉｃａｌ製Ａｘｉｏｓ）を用いて評価した。また、各例のいずれについても、Ｘ線回折測定の結果、結晶構造を示すピークが確認されず、いずれも非晶質であった。
　図１６は、実施例１～４、比較例１～５（比較例３は除く）のＳＧＺＯ膜の組成比を三元相図にプロットしたものである。三元相図中には、本実施形態で規定している組成範囲と、これまでに報告がなされているＳＧＺＯの組成比を規定した各参考文献１～３（参考文献１：Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．, ９２ (２００８) ２２２１０３、参考文献２：特開２００７－１２３６９８、参考文献３：特表２００６－５２８８４３）及び上述した特開２０１０－１８４５７号公報について規定されている組成範囲とを併せて示している。図１６中において、実施例１～４の組成比で囲まれる本実施形態のＳＧＺＯ膜の組成範囲を範囲Ａで示している。なお、この範囲Ａは、上述した、条件式（ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４）によって表される。
　各参考文献及び特許文献においては、ＴＦＴとして用いた際の移動度やＳ値といった観点から様々な組成範囲の報告がなされているが、ポストアニールした際の電気特性安定性、膜中に水分量に関して最適な組成を検討した報告例はない。本実施例の詳細な研究の結果、特定の組成範囲Ａが最適であることが明らかとなった。
　なお、この組成範囲Ａには、特開２０１０－１８４５７号公報に記載の組成も入るが、特開２０１０－１８４５７号公報では、３００℃以上の高温アニールをしているため、本発明と課題の前提が異なる。本実施形態では、３００℃未満の低温アニールによる低抵抗化が起こらず、成膜時の抵抗値と低温アニール後の抵抗値が同等となる組成を明らかとし、再現性が高く、大面積デバイス、特にフレキシブルデバイス作製に適したＳＧＺＯ系酸化物半導体薄膜の製造方法を提供することを目的とするものである。また、本発明は面内における特性バラツキの少ない電界効果型トランジスタ、電界効果型トランジスタを備えた表示装置及びセンサを提供することを目的とするものである。
　本発明者による詳細な研究の結果、特定の組成範囲Ａ内のＳＧＺＯ膜が、電気特性の安定性の観点からは最適であることが明らかとなった。この範囲Ａとすることにより、膜中水分量が低減され、膜中水分量バラツキによる電気特性バラツキを極めて小さく抑えることができる。本実施形態の範囲Ａの組成であれば、膜中水分量バラツキを抑える効果に加えて、高い移動度を示すためトランジスタの活性層として好適であることが明らかになった。
＜検証実験４：ＳＧＺＯ－ＴＦＴ特性評価＞
　各種組成の異なるＳＧＺＯ膜を用いたＴＦＴ特性評価を行った。
　図１７（Ａ）は実施例及び比較例のＴＦＴの平面図であり、図１７（Ｂ）は図１７（Ａ）に示すＴＦＴのＡ－Ａ線矢視断面図である。
（実施例ＴＦＴ１）
　実施例ＴＦＴ１の簡易型ＴＦＴ６００は次のようにして作製した。
　図１７に示すように、１００ｎｍの熱酸化膜６０２を表面に備えたｐ型Ｓｉ １ｉｎｃｈ角の基板６０２上に実施例１の成膜条件にてＳＧＺＯ膜６０４を５０ｎｍ、３ｍｍ×４ｍｍのパターン成膜を行った。続いて雰囲気を制御可能な電気炉にて、ポストアニール処理を施した。ポストアニール雰囲気はＡｒ：１６０ｓｃｃｍ、Ｏ２：４０ｓｃｃｍとし、１０℃／ｍｉｎで２００℃まで昇温、２００℃で１０分保持後、炉冷で室温まで冷却を行った。
　その後、ＳＧＺＯ膜６０４上にソース・ドレイン電極６０８,６１０をスパッタにより成膜した。ソース・ドレイン電極成膜はメタルマスクを用いたパターン成膜にて作製した。Ｔｉを１０ｎｍ成膜後、Ａｕを４０ｎｍ成膜したものをソース・ドレイン電極６０８,６１０とした。ソース・ドレイン電極サイズは各々１ｍｍ角とし、電極間距離は０．２ｍｍとした。
（実施例ＴＦＴ２）
　ＳＧＺＯ膜を実施例３の成膜条件にて成膜した以外は実施例ＴＦＴ１と同様にしてTFTを作製した。
（実施例ＴＦＴ３）
　ＳＧＺＯ膜を実施例４の成膜条件にて成膜した以外は実施例ＴＦＴ１と同様にしてTFTを作製した。
　上記で得られた各簡易型ＴＦＴ６００について、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、トランジスタ特性(Ｖｇ－Ｉｄ特性)及び移動度μの測定を行った。Ｖｇ－Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を５Ｖに固定し、ゲート電圧（Ｖｇ）を－１５Ｖ～＋４０Ｖの範囲内で変化させ、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにより行った。
　図１８は、実施例ＴＦＴ１のＶｇ－Ｉｄ特性を示す図である。図１９は、実施例ＴＦＴ２のＶｇ－Ｉｄ特性を示す図である。図２０は、実施例ＴＦＴ３のＶｇ－Ｉｄ特性を示す図である。
　Ｏｆｆ電流は全て１０－１０Ａ以下であり、且つＯｎ／Ｏｆｆ比は～１０７の値が得られ、ノーマリ・オフ型で駆動し、低温形成で且つアモルファスシリコンに比べて十分高い移動度を有する良好なトランジスタ特性を示した。
＜検証実験５：ＳＧＺＯ－ＴＦＴとＩＧＺＯ－ＴＦＴとの比較＞
　次に、ＳＧＺＯ－ＴＦＴとＩＧＺＯ－ＴＦＴとの比較について検証した。
（比較ＴＦＴ１）
　活性層としてのＩＧＺＯ膜を比較例３の成膜条件にて成膜した以外は実施例ＴＦＴ１と同様にして比較ＴＦＴ１を作製した。
　そして、実施例ＴＦＴ１のＳＧＺＯ－ＴＦＴと比較ＴＦＴ１のＩＧＺＯ－ＴＦＴのＶｇ－Ｉｄ特性を比較した。その結果、実施例ＴＦＴ１のＳＧＺＯ－ＴＦＴはポストアニール前後で閾値シフトが１Ｖ以下であるのに対して、比較ＴＦＴ１のＩＧＺＯ－ＴＦＴでは１０Ｖ程度の閾値シフトがあることを確認した。

Claims (9)

  1. 　Ｓｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素としており、前記構成元素の組成比をＳｎ:Ｇａ:Ｚｎ＝ａ:ｂ:ｃとした場合、前記組成比が、ａ＋ｂ＝２、且つ１≦ａ≦２、且つ１≦ｃ≦１１／２、且つｃ≧－７ｂ／４＋１１／４を満たす酸化物半導体薄膜を基板上に成膜する成膜工程と、
    　前記成膜工程後、酸化性雰囲気中で１００℃以上３００℃未満の熱処理を施す熱処理工程と、
    　を有する酸化物半導体薄膜の製造方法。
  2. 　前記基板は、樹脂基板であり、
    　前記熱処理工程では、前記熱処理温度を１００℃以上２００℃以下とする、
    　請求項１の酸化物半導体薄膜の製造方法。
  3. 　前記熱処理工程では、前記酸化物半導体薄膜の周囲の相対湿度を５０％以下とする、
    　請求項１の酸化物半導体薄膜の製造方法。
  4. 　前記成膜工程では、前記酸化物半導体薄膜を、スパッタリングによって成膜する、
    　請求項１の酸化物半導体薄膜の製造方法。
  5. 　前記成膜工程では、前記酸化物半導体薄膜を、非晶質となる温度領域で成膜する、
    　請求項１の酸化物半導体薄膜の製造方法。
  6. 　前記熱処理工程後の酸化物半導体薄膜は、昇温脱離ガス分析により水分子として観測される脱離ガスが２．８×１０２０個／ｃｍ３以下である、
    　請求項１の酸化物半導体薄膜の製造方法。
  7. 　請求項１～請求項６の何れか１項の酸化物半導体薄膜の製造方法により製造した酸化物半導体薄膜を活性層として有する、
    　電界効果型トランジスタ。
  8. 　請求項７の電界効果型トランジスタを備えた表示装置。
  9. 　請求項７の電界効果型トランジスタを備えたセンサ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111373548A (zh) * 2017-11-28 2020-07-03 Ａｇｃ株式会社 薄膜晶体管
CN113711378A (zh) * 2019-04-25 2021-11-26 Ａｇｃ株式会社 纳米粒子的集合体、纳米粒子的分散液、油墨、薄膜、有机发光二极管和纳米粒子的集合体的制造方法
US20220393045A1 (en) * 2020-02-12 2022-12-08 Sony Group Corporation Imaging element, stacked imaging element, solid-state imaging device, and inorganic oxide semiconductor material

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
WO2007058232A1 (ja) * 2005-11-18 2007-05-24 Idemitsu Kosan Co., Ltd. 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2008283046A (ja) * 2007-05-11 2008-11-20 Canon Inc 絶縁ゲート型トランジスタ及び表示装置
JP2010018457A (ja) * 2008-07-08 2010-01-28 Idemitsu Kosan Co Ltd 酸化物焼結体及びそれからなるスパッタリングターゲット
WO2010018707A1 (ja) * 2008-08-11 2010-02-18 出光興産株式会社 酸化ガリウム－酸化スズ系酸化物焼結体及び酸化物膜
JP2011029630A (ja) * 2009-06-30 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5361249B2 (ja) * 2007-05-31 2013-12-04 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
WO2007058232A1 (ja) * 2005-11-18 2007-05-24 Idemitsu Kosan Co., Ltd. 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2008283046A (ja) * 2007-05-11 2008-11-20 Canon Inc 絶縁ゲート型トランジスタ及び表示装置
JP2010018457A (ja) * 2008-07-08 2010-01-28 Idemitsu Kosan Co Ltd 酸化物焼結体及びそれからなるスパッタリングターゲット
WO2010018707A1 (ja) * 2008-08-11 2010-02-18 出光興産株式会社 酸化ガリウム－酸化スズ系酸化物焼結体及び酸化物膜
JP2011029630A (ja) * 2009-06-30 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YOICHI OGO ET AL.: "Ion-sei Amorphous Sankabutsu Handotai Sn-Ga-Zn-O TFT no Sakusei to Netsushori Koka", DAI 54 KAI EXTENDED ABSTRACTS, JAPAN SOCIETY OF APPLIED PHYSICS AND RELATED SOCIETIES, pages 682 *

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