KR20160075763A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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마사히로 다카타
마사시 오노
아츠시 다나카
마사유키 스즈키
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후지필름 가부시키가이샤
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Abstract

기판 상에, 적어도 게이트 전극, 게이트 절연막, 활성층, 소스 전극, 및 드레인 전극이 형성되고, 활성층 상에 소스 전극 및 드레인 전극이 형성된 박막 트랜지스터이다. 활성층은, 아모르퍼스 산화물 반도체에 의해 구성되어 있다. 게이트 절연막 내에 존재하는 제 1 수분량은, 활성층에 존재하는 제 2 수분량보다 적다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING SAME}
본 발명은, 아모르퍼스 산화물 반도체를 활성층에 사용한 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 특히, 수분에서 기인하는 TFT 특성의 변화를 억제한, 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
전계 효과형 트랜지스터는, 반도체 메모리용 집적 회로의 단위 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등에 사용되고 있고, 특히 박막화한 것은 박막 트랜지스터 (TFT) 로서 폭넓은 분야에서 사용되고 있다.
전계 효과형 트랜지스터의 반도체 채널층 (활성층) 으로는, 실리콘 반도체나 그 화합물이 많이 사용되고 있고, 고속 동작이 필요한 고주파 증폭 소자, 집적 회로 등에는 단결정 실리콘 등의 저속 동작하는 것으로 충분하지만, 디스플레이 용도 등 대면적화에 대한 대응이 요구되는 액정 구동 장치용에는 아모르퍼스 실리콘이 사용되고 있다.
디스플레이 분야에서는, 최근, 경량 또한 구부러지는 플렉시블 디스플레이가 주목을 받고 있다. 이러한 플렉시블 디바이스에는, 가요성이 높은 수지 기판이 주로 사용되지만, 수지 기판은, 그 내열 온도가 통상 150∼200 ℃, 내열성이 높은 폴리이미드계 수지라도 300 ℃ 정도로 유리 기판 등의 무기 기판에 비해 낮다.
아모르퍼스 실리콘은, 그 제조 공정에서 300 ℃ 를 초과하는 고온의 가열 처리가 통상 필요시되고 있으므로, 내열성이 낮은, 현재의 디스플레이에 있어서의 플렉시블 기판 등의 지지 기판에는 사용하는 것이 어렵다.
한편, 실온에서 성막 가능하고, 또한 아모르퍼스라도 반도체로서의 성능을 내는 것이 가능한 In-Ga-Zn-O 계 (이하, 간단히 IGZO 라고 한다) 의 산화물 반도체가 동경공업대학 호소노 등에 의해 발견되었고, 차세대 디스플레이용의 TFT 재료로서 유망시되고 있다 (비특허문헌 1, 2). IGZO 의 산화물 반도체막은, 실온 성막이 가능, 또한 TFT 로서도 동작하기 때문에 주목을 받고 있지만, 특히 전기 특성 안정성이나 대면적에서 균일하게 특성을 제어하는 것은 용이하지 않다.
그러나, IGZO 의 산화물 반도체를 활성층에 사용한 경우, 이 활성층은, 수분이나 산소 등의 영향에 의해 변동되기 쉽고, 결과적으로 TFT 동작이 불안정해지는 경우가 있다. 이러한 점에서, IGZO 의 산화물 반도체를 활성층에 사용한 TFT 에 있어서, 수분이나 산소 등의 영향을 억제한 TFT 가 여러 가지 제안되어 있다 (예를 들어, 특허문헌 1∼3 참조).
특허문헌 1 에는, IGZO 에 대한 외부로부터 수분 영향을 배제하기 위해, 보호막을 형성하는 것이 기재되어 있다. 이것은, IGZO 막은 내부 및 외부에 한정되지 않고, 수분량에 전기 특성이 영향을 주는 것을 의미하고 있다. 특허문헌 1 에는, 소자 구성으로서, 보텀게이트형 TFT 가 개시되어 있고, 이 TFT 에 사용되는 게이트 절연막은, 산화실리콘, 산화질화실리콘, 질화실리콘막, 산화알루미늄, 질화알루미늄, 산화질화알루미늄 또는 산화탄탈의 단층 또는 적층으로 구성할 수 있고, 스퍼터법으로 형성하는 것이 기재되어 있다 ([0042] 참조).
또, 특허문헌 1 에는, 절연막 또는 게이트 절연막을 치밀한 막으로 형성함으로써, 기판측으로부터 산화물 반도체층에 수분이나 산소가 침입하는 것을 방지할 수 있는 것이 기재되어 있다 ([0043] 참조).
특허문헌 1 의 목적은, 게이트 절연막으로서의 기능과 외부로부터의 수분/산소, Na 등의 혼입의 방지이다. 그러나, 예를 들어 SiO2 를 게이트 절연막으로서, 스퍼터법으로 형성한 경우, SiO2 내에 수분이 혼입된다. 특허문헌 1 에는, 200∼600 ℃, 대표적으로는 300∼500 ℃ 에서 열처리하는 것이 기재되어 있고 ([0152] 참조), 이 온도이면, SiO2 내의 수분도 충분히 제거하는 것은 가능하다. 그러나, PEN, PES 등의 플렉시블 기판의 경우에는, 최고 온도가 약 200 ℃ 인 열프로세스에 견딜 수 없기 때문에, SiO2 내의 수분의 영향을 배제하는 것은 곤란하고, 게이트 절연막 내에 존재하는 수분량을 감소시킬 필요가 있다.
또한, 특허문헌 2 에는, 보호층이, 활성층의 적어도 소스 전극과 드레인 전극의 전극 사이에 대응하는 영역을 덮도록 배치되고, 밴드 갭이 활성층보다 큰 전계 효과형 트랜지스터가 기재되어 있다. 이 특허문헌 2 에는, 전계 효과형 트랜지스터에 있어서, 보호층을 형성함과 함께 보호층의 밴드 갭을 활성층보다 크게 함으로써, 활성층에 대한 수분이나 산소의 영향이 억제됨과 함께 임계값 시프트가 개선되는 것이 기재되어 있다.
또한, 특허문헌 3 에는, 활성층이 In, Ga, Zn 중, 적어도 1 개를 포함하는 산화물로 이루어지고, 이 활성층은 승온 탈리 분석에 의해 수분자로서 관측되는 탈리 가스가 1.4 개/㎚3 이하인 절연 게이트형 트랜지스터가 기재되어 있다.
특허문헌 3 에 있어서는, 활성층에 수분을 함유함으로써, 히스테리시스를 나타내지 않고, 임계값 전압이 안정적이고, 또한 재현성이 양호한 TFT 특성을 갖는 산화물 반도체 박막을 실현할 수 있는 것이 기재되어 있고, 성막 후에 수분을 함유시키는 방법으로서, 예를 들어 수증기 중에서의 어닐이나, H2O 의 주입 등인 것이 기재되어 있다.
일본 공개특허공보 2010-135770호 일본 공개특허공보 2010-186860호 일본 공개특허공보 2008-283046호
K. Nomuraetal, Science, 300 (2003) 1269. K. Nomuraetal, Nature, 432 (2004) 488
상기 서술한 바와 같이, IGZO 의 산화물 반도체를 활성층에 사용한 경우, 이 활성층은, 수분이나 산소 등의 영향에 의해 변동되기 쉬운 것이다. 예를 들어, 활성층에, 게이트 절연막 또는 절연층으로부터의 수분의 영향이 있는 경우에는, 당연히, IGZO 막으로 이루어지는 활성층의 전기 특성에 영향을 줄 우려가 있고, IGZO 막으로 이루어지는 활성층에 접하는 게이트 절연막, 절연층 내로부터의 영향을 배제할 필요가 있다.
그러나, 특허문헌 1 에는, 절연막 또는 게이트 절연막을 치밀한 막으로 형성함으로써, 기판측으로부터 산화물 반도체층에 수분이나 산소가 침입하는 것을 방지할 수 있는 것이 기재되어 있지만, 절연막 또는 게이트 절연막으로부터 산화물 반도체층에 대한 수분이나 산소 등의 불순물의 혼입에 대해서는 조금도 고려되어 있지 않다.
또한, 특허문헌 2 에 있어서도, 보호층의 밴드 갭을 활성층보다 크게 함으로써, 활성층에 대한 수분이나 산소의 영향이 억제되는 것이 기재되어 있지만, 게이트 절연막으로부터 활성층에 수분이나 산소 등이 포함되는 것에 대해 조금도 고려되어 있지 않다.
또한, 특허문헌 3 에 있어서도, 히스테리시스를 나타내지 않고, 임계값 전압이 안정적이고, 또한 재현성이 양호한 TFT 특성을 실현하기 위해 산화물 반도체 박막의 수분의 함유량을 1.4 개/㎚3 이하로 규정하지만, 절연층으로부터 활성층에 수분이나 산소 등이 포함되는 것에 대해 조금도 고려되어 있지 않다.
이와 같이, 특허문헌 1∼3 중 어느 것에 있어서도, IGZO 막으로 이루어지는 활성층에 접하는 게이트 절연막, 절연층 내로부터의 수분이나 산소 등의 영향을 배제하는 것에 대해서 조금도 고려되어 있지 않다.
본 발명의 목적은, 상기 종래 기술에 기초하는 문제점을 해소하고, 특히, 수분에서 기인하는 TFT 특성의 변화를 억제한 박막 트랜지스터 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 제 1 양태는, 기판 상에, 적어도 게이트 전극, 게이트 절연막, 활성층, 소스 전극, 및 드레인 전극이 형성되고, 상기 활성층 상에 상기 소스 전극 및 상기 드레인 전극이 형성된 박막 트랜지스터로서, 상기 활성층은, 아모르퍼스 산화물 반도체에 의해 구성되어 있고, 상기 게이트 절연막 내에 존재하는 제 1 수분량이, 상기 활성층에 존재하는 제 2 수분량보다 적은 것을 특징으로 하는 박막 트랜지스터를 제공하는 것이다.
상기 아모르퍼스 산화물 반도체는, In, Ga 및 Zn 중, 적어도 1 개를 포함하는 것이 바람직하다.
또, 상기 게이트 절연막은, SiO2 막, SiN 막, SiON 막, Al2O3 막, HfO2 막 및 Ga2O3 막 중, 어느 것의 단층으로 이루어지거나, 또는 이들을 적층하여 이루어지는 것이 바람직하다.
또한, 상기 기판은 가요성 기판인 것이 바람직하다.
또한, 상기 게이트 절연막은, 온도 200 ℃ 까지 방출되는 수분량이 1.53×1020 개/㎤ 이하인 것이 바람직하다.
또, 상기 기판은, 수지 필름으로 구성되는 것이고, 또한 상기 수지 필름에 추가로 평탄화막, 또는 평탄화막 및 무기 보호막이 형성된 것이 바람직하다.
본 발명의 제 2 양태는, 기판 상에, 적어도 게이트 전극, 게이트 절연막, 활성층, 소스 전극, 및 드레인 전극이 형성되고, 상기 활성층 상에 상기 소스 전극 및 상기 드레인 전극이 형성된 박막 트랜지스터의 제조 방법으로서, 상기 활성층은, 아모르퍼스 산화물 반도체에 의해 구성되는 것이고, 상기 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막을 열처리하는 공정을 갖고, 상기 게이트 절연막 내에 존재하는 제 1 수분량을 상기 활성층에 존재하는 제 2 수분량보다 적게 하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공하는 것이다.
이 경우, 상기 게이트 절연막 형성 후에 열처리하는 공정 후, 상기 게이트 절연막 상에, 상기 활성층을 형성하는 공정을 갖는 것이 바람직하다.
또, 상기 게이트 절연막을 형성하는 공정 전에, 상기 기판 상에 상기 활성층을 형성하고, 상기 소스 전극 및 상기 드레인 전극을 상기 활성층의 일부를 덮도록 상기 기판 상에 형성하는 공정을 갖는 것이 바람직하다.
또한, 상기 게이트 절연막 형성 후에 열처리하는 공정 후, 상기 게이트 절연막 상에, 상기 게이트 전극을 형성하는 공정을 갖는 것이 바람직하다.
상기 각 공정은, 예를 들어 200 ℃ 이하의 온도에서 이루어진다. 상기 기판은 가요성 기판인 것이 바람직하다.
상기 아모르퍼스 산화물 반도체는, 예를 들어 In, Ga 및 Zn 중, 적어도 1 개를 포함하는 것이다.
본 발명에 의하면, 아모르퍼스 산화물 반도체에 의해 구성된 활성층의 수분에서 기인하는 TFT 특성의 변화를 억제할 수 있고, 이것에 의해, 활성층의 전기 특성 제어 및 안정성을 향상시킬 수 있다. 이 때문에, 박막 트랜지스터의 TFT 특성 제어의 안정성이 향상되고, 나아가서는 TFT 특성을 안정시킬 수 있다.
도 1(a) 는, 본 발명의 제 1 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도이고, (b) 는, 본 발명의 제 1 실시형태에 관련된 박막 트랜지스터의 다른 예를 나타내는 모식적 단면도이다.
도 2(a)∼(g) 는, 도 1(a) 에 나타내는 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 모식적 단면도이다.
도 3 은 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도이다.
도 4(a)∼(g) 는, 도 3 에 나타내는 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 모식적 단면도이다.
도 5 는 전기 특성의 파악과 H2O 디개스량의 산출에 사용되는 제 1 샘플을 나타내는 모식적 단면도이다.
도 6 은 제 1 샘플에 있어서의 어닐 온도와 시트 저항의 관계를 나타내는 그래프이다.
도 7 은 제 1 샘플에 있어서의 IGZO 막의 표면 온도와 디개스 강도의 관계를 나타내는 그래프이다.
도 8 은 제 1 샘플에 있어서의 IGZO 막의 표면 온도와 H2O 량의 관계를 나타내는 그래프이다.
도 9 는 전기 특성의 파악과 H2O 디개스량의 산출에 사용되는 제 2 샘플을 나타내는 모식적 단면도이다.
도 10 은 제 2 샘플에 있어서의 어닐 온도와 시트 저항의 관계와, 제 1 샘플에 있어서의 어닐 온도와 시트 저항의 관계를 나타내는 그래프이다.
도 11 은 제 2 샘플에 있어서의 SiO2 막의 표면 온도와 디개스 강도의 관계를 나타내는 그래프이다.
도 12 는 제 2 샘플에 있어서의 SiO2 막의 표면 온도와 디개스 강도의 관계와, 제 2 샘플의 SiO2 막의 제조 조건을 바꿔 제조한 것의 SiO2 막의 표면 온도와 디개스 강도의 관계를 나타내는 그래프이다.
도 13 은 제 2 샘플에 있어서의 SiO2 막과, 제 2 샘플에서 제조 조건을 바꿔 제조한 SiO2 막의 OH 기의 피크 파장 부근의 적외 흡수 스펙트럼을 나타내는 그래프이다.
도 14 는 제 2 샘플의 SiO2 막의 제조 조건을 바꿔 제조한 것에 있어서의 어닐 온도와 시트 저항의 관계와, 제 1 샘플에 있어서의 어닐 온도와 시트 저항의 관계를 나타내는 그래프이다.
도 15 는 게이트 절연막이 SiN 막과, 게이트 절연막이 Ga2O3 막과의 어닐 온도와 시트 저항의 관계와, 제 1 샘플에 있어서의 어닐 온도와 시트 저항의 관계를 나타내는 그래프이다.
도 16 은 각종 막에 있어서의 H2O 량을 나타내는 그래프이다.
도 17(a)∼(e) 는, 실험예 2∼실험예 5 의 트랜지스터의 제조 방법을 공정순으로 나타내는 모식적 단면도이다.
도 18(a), (b) 는, 실험예 1 의 트랜지스터의 제조 방법을 공정순으로 나타내는 모식적 단면도이다.
도 19(a)∼(f) 는, 실험예 1∼6 의 트랜지스터의 Vg-Ig 특성을 나타내는 그래프이다.
이하에, 첨부 도면에 나타내는 바람직한 실시형태에 기초하여, 본 발명의 박막 트랜지스터 및 그 제조 방법을 상세하게 설명한다.
도 1(a) 는, 본 발명의 제 1 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도이고, (b) 는, 본 발명의 제 1 실시형태에 관련된 박막 트랜지스터의 다른 예를 나타내는 모식적 단면도이다.
도 1(a) 에 나타내는 박막 트랜지스터 (이하, 간단히 트랜지스터라고 한다) (10) 는, 전계 효과형 트랜지스터의 일종이고, 일반적으로 보텀게이트형 트랜지스터라고 불리는 것이다.
도 1(a) 에 나타내는 트랜지스터 (10) 는, 기판 (12) 과, 기판 (12) 상에 형성된 평탄화막 (14) 과, 이 평탄화막 (14) 상에 형성된 무기 표면 보호막 (16) 과, 게이트 전극 (18) 과, 게이트 절연막 (20) 과, 채널층으로서 기능하는 활성층 (22) 과, 채널 보호층으로서 기능하는 캡층 (24) 과, 소스 전극 (26) 과, 드레인 전극 (28) 과, 절연막 (30) 과, 드레인 전극 (28) 에 접속되는 전극 (32) 을 갖는 것이다. 이 트랜지스터 (10) 는, 게이트 전극 (18) 에 전압을 인가하여, 활성층 (22) 의 채널 영역 (도시하지 않음) 에 흐르는 전류를 제어하고, 소스 전극 (26) 과 드레인 전극 (28) 사이의 전류를 스위칭하는 기능을 갖는 액티브 소자이다.
트랜지스터 (10) 에 있어서는, 기판 (12) 상의 무기 표면 보호막 (16) 의 표면 (16a) 에 게이트 전극 (18) 이 형성되어 있고, 이 게이트 전극 (18) 을 덮도록 하여 무기 표면 보호막 (16) 의 표면 (16a) 에 게이트 절연막 (20) 이 형성되어 있다. 이 게이트 절연막 (20) 의 표면 (20a) 에 활성층 (22) 이 형성되어 있다. 이 활성층 (22) 의 표면 (22a) 에, 활성층 (22) 의 채널 영역을 덮는 캡층 (24) 이 형성되어 있다. 활성층 (22) 의 표면 (22a) 에 캡층 (24) 을 개재시켜 소스 전극 (26) 및 드레인 전극 (28) 이 형성되어 있다.
활성층 (22) 의 표면 (22a) 의 일부를 덮도록 하여 게이트 절연막 (20) 의 표면 (20a) 에 소스 전극 (26) 이 형성되어 있다. 또한, 이 소스 전극 (26) 과 쌍을 이루는 드레인 전극 (28) 이, 활성층 (22) 의 표면 (22a) 및 캡층 (24) 의 표면 (24a) 의 일부를 덮도록 하여 게이트 절연막 (20) 의 표면 (20a) 에, 소스 전극 (26) 과 대향하여 형성되어 있다. 즉, 소스 전극 (26) 및 드레인 전극 (28) 은, 캡층 (24) 의 표면 (24a) 의 상방을 개방하고, 활성층 (22) 의 표면 (22a) 및 캡층 (24) 의 표면 (24a) 의 일부를 덮도록 하여 형성되어 있다. 소스 전극 (26), 캡층 (24) 및 드레인 전극 (28) 을 덮도록 하여 절연막 (30) 이 형성되어 있다.
이 절연막 (30) 에는, 드레인 전극 (28) 에 도달하는 컨택트홀 (30a) 이 형성되어 있다. 이 컨택트홀 (30a) 을 메우도록 하여 전극 (32) 이 절연막 (30) 의 표면 (30b) 에 형성되어 있다.
트랜지스터 (10) 에 있어서, 기판 (12) 은, 특별히 한정되는 것이 아니라, Si 기판, 유리 기판, 각종 플렉시블 기판 등, 용도에 따라 적절히 선택하면 된다.
트랜지스터 (10) 의 제조 방법은, 각 공정이, 바람직하게는 200 ℃ 이하의 저온 프로세스에 의해 실시되기 때문에, 내열성이 낮은 수지 기판도 바람직하게 사용할 수 있다.
기판 (12) 에는, 예를 들어 유리 및 YSZ (지르코니아 안정화 이트륨) 등의 무기 재료를 사용할 수 있다. 또한, 기판 (12) 에는, 폴리에틸렌테레프탈레이트 (PET), 폴리부틸렌테레프탈레이트 (PBT), 폴리에틸렌나프탈레이트 (PEN) 등의 폴리에스테르, 폴리스티렌, 폴리카보네이트, 폴리에테르술폰 (PES), 폴리알릴레이트, 알릴디글리콜카보네이트, 폴리이미드 (PI), 폴리시클로올레핀, 노르보르넨 수지, 폴리(클로로트리플루오로에틸렌) 등의 합성 수지 등, 액정 폴리머 (LCP) 의 유기 재료도 사용할 수 있다.
기판 (12) 에, 유리를 사용하는 경우, 유리로부터의 용출 이온을 적게 하기 위해, 무알칼리 유리를 사용하는 것이 바람직하다. 또, 기판 (12) 에, 소다라임 유리를 사용하는 경우에는, 실리카 등의 배리어 코트를 실시한 것을 사용하는 것이 바람직하다.
또한, 기판 (12) 에, 유기 재료를 사용한 경우, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 및 저흡습성 등이 우수한 것이 바람직하다.
기판 (12) 에는, 가요성 기판 (플렉시블 기판) 을 사용할 수도 있다. 이 가요성 기판은, 두께를 50 ㎛∼500 ㎛ 로 하는 것이 바람직하다. 이것은, 가요성 기판의 두께가 50 ㎛ 미만에서는, 기판 자체가 충분한 평탄성을 유지하는 것이 어렵기 때문이다. 또한, 가요성 기판의 두께가 500 ㎛ 를 초과하면, 기판 자체의 가요성이 부족해져, 기판 자체를 자유롭게 구부리는 것이 곤란해지기 때문이다.
기판 (12) 에는, 가요성 기판으로서, 이하에 나타내는 재료 및 구성의 유기계 기판 및 금속계 기판을 사용할 수 있다.
가요성 기판으로는, 예를 들어 폴리비닐알코올계 수지, 폴리카보네이트 유도체 (테이진 (주) : WRF), 셀룰로오스 유도체 (셀룰로오스트리아세테이트, 셀룰로오스디아세테이트), 폴리올레핀계 수지 (닛폰 제온 (주) : 제오노아, 제오넥스), 폴리술폰계 수지 (폴리에테르술폰, 폴리술폰), 노르보르넨계 수지 (JSR (주) : 아톤), 폴리에스테르계 수지 (PET, PEN, 가교 푸마르산디에스테르) 폴리이미드계 수지, 폴리아미드계 수지, 폴리아미드이미드계 수지, 폴리알릴레이트계 수지, 아크릴계 수지, 에폭시계 수지, 에피술파이드계 수지, 불소계 수지, 실리콘계 수지 필름, 폴리벤즈아졸계 수지, 시아네이트계 수지, 방향족 에테르계 수지 (폴리에테르케톤), 말레이미드-올레핀계 수지 등의 수지 기판, 액정 폴리머 기판, 또한 이들 수지 기판 중에 산화규소 입자, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자, 금속계·무기계의 나노 화이버 또는 마이크로 화이버, 카본 섬유, 카본 나노 튜브, 유리 플레이크, 유리 화이버, 유리 비드, 점토 광물, 운모 파생 결정 구조를 포함한 복합 수지 기판, 얇은 유리와 상기 단독 유기 재료 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 재료, SiO2, Al2O3, SiOxNy 등의 무기층과 유기층 (상기) 을 교대로 적층함으로써 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료, 스테인리스 기판, 또는 스테인리스와 이종 (異種) 금속을 적층한 금속 다층 기판, 알루미늄 기판, 나아가서는 표면에 산화 처리로서, 예를 들어 양극 산화 처리를 실시함으로써, 표면의 절연성을 향상시키고 있는 산화 피막이 형성된 알루미늄 기판 등을 들 수 있다.
기판 (12) 에 플라스틱 필름 등을 사용한 경우, 전기 절연성이 불충분하면, 절연층을 형성하여 사용된다.
평탄화막 (14) 은, 기판 (12) 의 평탄성을 향상시키기 위한 것이다. 이 평탄화막 (14) 의 형성에는, 예를 들어 수지가 사용된다.
무기 표면 보호막 (16) 은, 기판 (12) 으로부터 수증기 및 산소의 투과를 방지하기 위해 형성되는 것이고, 투습 방지층 (가스 배리어층) 으로서 기능하는 것이다.
무기 표면 보호막 (16) 의 투습 방지층 (가스 배리어층) 의 재료로는, SiNx, SiO2, SiON, Al2O3 등의 무기물이 바람직하게 사용된다. 나아가서는, 투습 방지층 (가스 배리어층) 으로는, 상기 무기물의 막과 아크릴 수지나 에폭시 수지 등의 유기막의 교대 적층의 구조로 해도 된다. 투습 방지층 (가스 배리어층) 은, 예를 들어 RF 스퍼터법 등에 의해 형성할 수 있다.
게이트 전극 (18) 은, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, 또는 Ag 등의 금속 또는 그들의 합금, Al-Nd, APC 등의 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화인듐아연 (IZO) 등의 금속 산화물 도전 물질, 폴리아닐린, 폴리티오펜, 폴리피롤 등의 유기 도전성 화합물, 또는 이들의 혼합물을 사용하여 형성된다. 게이트 전극 (18) 으로는, TFT 특성의 신뢰성이라는 관점에서, Mo, Mo 합금 또는 Cr 을 사용하는 것이 바람직하다. 이 게이트 전극 (18) 의 두께는, 예를 들어 10 ㎚∼1000 ㎚ 이다. 게이트 전극 (18) 의 두께는, 보다 바람직하게는 20 ㎚∼500 ㎚ 이고, 더욱 바람직하게는 40 ㎚∼100 ㎚ 이다.
게이트 전극 (18) 의 형성 방법은, 특별히 한정되는 것은 아니다. 게이트 전극 (18) 은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등을 사용하여 형성된다. 이들 중에서, 게이트 전극 (18) 을 구성하는 재료와의 적성을 고려하여 적절히 형성 방법이 선택된다. 예를 들어, Mo 또는 Mo 합금을 사용하여 게이트 전극 (18) 을 형성하는 경우, DC 스퍼터법이 사용된다. 또한, 게이트 전극 (18) 에, 유기 도전성 화합물을 사용하는 경우, 습식 제막법이 이용된다.
게이트 절연막 (20) 은, 예를 들어 SiO2 막, SiNx 막, SiON 막, Al2O3 막, 또는 HfO2 막, Ga2O3 막 등을 단체 또는 이들을 적층하여 이루어지는 것이다.
게이트 절연막 (20) 의 두께는, 10 ㎚∼10 ㎛ 가 바람직하다. 게이트 절연막 (20) 은, 리크 전류를 줄이기 위해, 전압 내성을 높이기 위해, 어느 정도 막두께를 두껍게 할 필요가 있다. 그러나, 게이트 절연막 (20) 의 막두께를 두껍게 하면, 트랜지스터 (10) 의 구동 전압의 상승을 초래한다. 이 때문에, 게이트 절연막 (20) 의 두께는, 무기 절연체의 경우, 50 ㎚∼1000 ㎚ 인 것이 보다 바람직하다.
또, HfO2 와 같은 고유전율 절연체를 게이트 절연막 (20) 에 사용한 경우, 막두께를 두껍게 해도, 저전압에서의 트랜지스터의 구동이 가능하기 때문에, 게이트 절연막 (20) 에는, 고유전율 절연체를 사용하는 것이 특히 바람직하다.
소스 전극 (26) 및 드레인 전극 (28) 은, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, 또는 Ag 등의 금속 또는 이들의 합금, Al-Nd, APC 등의 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화인듐아연 (IZO) 등의 금속 산화물 도전 물질을 사용하여 형성된다. 또, ITO 에 관해서는, 아모르퍼스 ITO 이어도, 결정화 ITO 이어도 된다.
소스 전극 (26) 및 드레인 전극 (28) 으로는, TFT 특성의 신뢰성이라는 관점에서, Mo 또는 Mo 합금을 사용하는 것이 바람직하다. 또, 소스 전극 (26) 및 드레인 전극 (28) 의 두께는, 예를 들어 10 ㎚∼1000 ㎚ 이다.
소스 전극 (26) 및 드레인 전극 (28) 은, 예를 들어 메탈 마스크를 사용하여 스퍼터법에 의해 형성된다.
또, 소스 전극 (26) 및 드레인 전극 (28) 의 형성 방법은 특별히 한정되는 것은 아니다. 예를 들어, 인쇄 방식, 코팅 방식 등의 습식 방식, 포토리소그래피법, 진공 증착법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등을 사용하여 형성된다.
활성층 (22) 은, 채널층으로서 기능하는 것이고, 내열성이 낮은 플라스틱 필름에 형성할 수 있는 아모르퍼스 산화물 반도체에 의해 구성된다. 활성층 (22) 을 구성하는 아모르퍼스 산화물 반도체는, In, Ga 및 Zn 중, 적어도 1 개 포함하는 것이다.
이 아모르퍼스 산화물 반도체로는, 예를 들어 In2O3, ZnO, SnO2, CdO, Indium-Zinc-Oxide (IZO), Indium-Tin-Oxide (ITO), Gallium-Zinc-Oxide (GZO), Indium-Gallium-Oxide (IGO), Indium-Gallium-Zinc-Oxide (IGZO) 가 사용된다.
활성층 (22) 을 구성하는 아모르퍼스 산화물 반도체로는, (In2-xGax)O3·(ZnO)m 으로 나타내는 InGaZnO4 (IGZO) 등의 호말러거스 (homologous) 화합물을 일례로서 들 수 있다. 단, 0 ≤ x ≤ 2, 또한 m 은 자연수이다.
또, 활성층 (22) 은, 그 두께가, 1 ㎚∼100 ㎚ 인 것이 바람직하고, 보다 바람직하게는 2.5 ㎚∼50 ㎚ 이다.
또한, 활성층 (22) 은, 후술하는 바와 같이 내부에 포함되는 수분의 양에 따라, 그 전기 특성이 변한다. 이 때문에, 트랜지스터 (10) 에 있어서는, 게이트 절연막 (20) 내에 존재하는 제 1 수분의 양이 활성층 (22) 에 존재하는 제 2 수분의 양보다 적다.
캡층 (24) 은, 활성층 (22) 의 채널 영역을 덮어 보호하는 것이다. 이 캡층 (24) 은, 예를 들어 SiNx 막, SiO2 막, 또는 Ga 산화물막에 의해 구성되는 것이다. 이 Ga 산화물막은, 예를 들어 Ga2O3 이다.
절연막 (30) 은, 캡층 (24), 소스 전극 (26) 및 드레인 전극 (28) 을 대기에 의한 열화를 보호할 목적, 트랜지스터 상에 제조되는 전자 디바이스와 절연할 목적을 위해 형성되는 것이다.
본 실시형태의 절연막 (30) 은, 예를 들어 감광성 아크릴 수지가 질소 분위기에서 가열 경화 처리되어 형성된 것이다. 이 감광성 아크릴 수지는, 예를 들어 JSR 사 제조 PC405G 가 사용된다.
절연막 (30) 은, 상기 서술한 감광성 아크릴 수지 이외에, 예를 들어 MgO, SiO, SiO2, Al2O3, GeO, NiO, CaO, BaO, Fe2O3, Y2O3, 또는 TiO2 등의 금속 산화물, SiNx, SiNxOy 등의 금속 질화물, MgF2, LiF, AlF3, 또는 CaF2 등의 금속 불화물, 폴리에틸렌, 폴리프로필렌, 폴리메틸메타크릴레이트, 폴리이미드, 폴리우레아, 폴리테트라플루오로에틸렌, 폴리클로로트리플루오로에틸렌, 폴리디클로로디플루오로에틸렌, 클로로트리플루오로에틸렌과 디클로로디플루오로에틸렌의 공중합체, 테트라플루오로에틸렌과 적어도 1 종의 코모노머를 포함하는 모노머 혼합물을 공중합시켜 얻어지는 공중합체, 공중합 주사슬에 고리형 구조를 갖는 함불소 공중합체, 흡수율 1 % 이상의 흡수성 물질, 흡수율 0.1 % 이하의 방습성 물질 등을 사용할 수도 있다.
절연막 (30) 의 형성 방법은, 특별히 한정되는 것은 아니다. 절연막 (30) 은, 예를 들어 진공 증착법, 스퍼터법, 반응성 스퍼터법, MBE (분자선 에피택시) 법, 클러스터 이온빔법, 이온 플레이팅법, 플라즈마 중합법 (고주파 여기 이온 플레이팅법), CVD 법, 코팅법, 인쇄법, 또는 전사법을 적용할 수 있다.
전극 (32) 은, 소스 전극 (26) 과 드레인 전극 (28) 사이에 흐르는 전류를 외부에 취출하기 위한 것이다. 이 전극 (32) 은, 예를 들어 소스 전극 (26) 과 드레인 전극 (28) 과 동일하게 구성되는 것이다.
또, 본 실시형태의 트랜지스터 (10) 는, 무기 표면 보호막 (16) 을 형성하는 구성으로 했지만, 이것에 한정되는 것은 아니다. 기판 (12) 으로부터의 수분, 산소 등을 평탄화막 (14) 만으로, 무기 표면 보호막 (16) 과 동일하게 방지할 수 있으면, 도 1(b) 에 나타내는 트랜지스터 (10a) 와 같이 무기 표면 보호막 (16) 을 형성하지 않아도 된다. 이와 같이, 무기 표면 보호막 (16) 을 형성하지 않음으로써, 제조 공정을 간략화할 수 있기 때문에 바람직하다.
다음으로, 도 1(a) 에 나타내는 트랜지스터 (10) 의 제조 방법에 관해서, 도 2(a)∼(g) 에 기초하여 설명한다.
먼저, 도 2(a) 에 나타내는 바와 같이, 기판 (12) 으로서, 예를 들어 PEN 필름을 준비한다. 다음으로, 기판 (12) 에 대하여, 기판용 세정제, 예를 들어 BEX 사 제조 GC6800F (등록 상표) 를 사용하여 초음파 세정을 실시한다. 그 후, 예를 들어 150 ℃, 30 분, 린스 건조시킨다.
다음으로, 기판 (12) 의 표면에, 예를 들어 JSR 사 제조, JM531 을, 스핀 코터를 사용하여 도포하고, 그 후, 온도 80 ℃, 30 분 건조시킨 후, 추가로 강도 140 mJ 의 i 선 (파장 365 ㎚) 을 사용하여 노광한다. 그리고, 온도 200 ℃, 1 시간 베이크한다. 이것에 의해, 도 2(b) 에 나타내는 바와 같이, 평탄화막 (14) 이 형성된다.
다음으로, 평탄화막 (14) 상에, 예를 들어 진공 증착법을 사용하여, 두께가 200 ㎚ 인 SiON 막을 형성한다. 이것에 의해, 도 2(c) 에 나타내는 바와 같이, 무기 표면 보호막 (16) 이 형성된다.
다음으로, 게이트 전극 (18) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를 무기 표면 보호막 (16) 의 표면 (16a) 상에 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 게이트 전극 (18) 이 되는 몰리브덴막을, 무기 표면 보호막 (16) 의 표면 (16a) 에, 예를 들어 50 ㎚ 의 두께로 형성한다. 이것에 의해, 도 2(d) 에 나타내는 바와 같이, 게이트 전극 (18) 이 형성된다.
다음으로, 게이트 절연막 (20) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 게이트 전극 (18) 이 형성된 무기 표면 보호막 (16) 의 표면 (16a) 상에 배치한다. 그 후, RF 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 게이트 절연막 (20) 이 되는 SiN 막을, 게이트 전극 (18) 을 덮도록 하여, 무기 표면 보호막 (16) 의 표면 (16a) 에, 예를 들어 100 ㎚ 의 두께로 형성한다. 이것에 의해, 도 2(e) 에 나타내는 바와 같이, 게이트 절연막 (20) 이 형성된다.
다음으로, 게이트 절연막 (20) 에 대하여, 예를 들어 온도 200 ℃ 이하에서 어닐 처리를 실시한다. 이것에 의해, 게이트 절연막 (20) 내에 존재하는 제 1 수분량을 줄일 수 있다. 게이트 절연막 (20) 에 있어서는, 온도 200 ℃ 까지 방출되는 수분량이 1.53×1020 개/㎤ 이하인 것이 바람직하다. 본 발명에 있어서는, 온도 200 ℃ 까지 방출되는 수분량으로, 게이트 절연막 (20) 의 수분량을 규정할 수 있다. 게이트 절연막 (20) 의 제 1 수분량이 이 정도이면, 활성층 (22) 에 주는 수분의 영향을 작게 할 수 있고, TFT 특성의 변화를 억제할 수 있다.
다음으로, 활성층 (22) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 게이트 절연막 (20) 의 표면 (20a) 상에 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 활성층 (22) 이 되는 IGZO 막 (아모르퍼스 산화물 반도체막) 을, 예를 들어 50 ㎚ 의 두께로 형성한다. 이것에 의해, 도 2(f) 에 나타내는 바와 같이, 활성층 (22) 이 형성된다. 이 IGZO 막의 조성은, 예를 들어 InGaZnO4 이다.
또, DC 스퍼터는, 예를 들어 타깃에 InGaZnO4 의 조성을 갖는 다결정 소결체를 사용하고, 스퍼터 가스에 Ar 가스와 O2 가스를 사용하여 실시한다.
다음으로, 소스 전극 (26) 및 드레인 전극 (28) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 활성층 (22) 이 형성된 게이트 절연막 (20) 의 표면 (20a) 상에 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 소스 전극 (26) 및 드레인 전극 (28) 이 되는 Mo 막을, 게이트 절연막 (20) 의 표면 (20a) 에, 게이트 전극 (18) 의 상방을 개방하여 형성한다. 이것에 의해, 도 2(g) 에 나타내는 바와 같이, 소스 전극 (26) 및 드레인 전극 (28) 이 형성된다.
다음으로, 소스 전극 (26) 과 드레인 전극 (28) 사이에서 노출되어 있는 활성층 (22) 의 표면 (22a) 에, 활성층 (22) 의 채널 영역을 덮도록 하여, 캡층 (24) 을 형성한다. 이 경우, 예를 들어 캡층 (24) 의 패턴에 개구부가 형성된 메탈 마스크 (도시하지 않음) 를 사용하여, 캡층 (24) 이 되는 Ga 산화물막을, 예를 들어 40 ㎚ 의 두께로 RF 스퍼터법에 의해 성막한다. 이것에 의해, 도 1(a) 에 나타내는 바와 같이, 캡층 (24) 이 형성된다.
또, RF 스퍼터는, 타깃에 산화갈륨 (Ga2O3) 을 사용하고, 스퍼터 가스에 Ar 가스와 O2 가스를 사용하여 실시한다.
다음으로, 캡층 (24), 소스 전극 (26) 및 드레인 전극 (28) 을 덮도록, 예를 들어 감광성 아크릴 수지로서, JSR 사 제조 PC-405G 를, 1.5 ㎛ 의 두께로 스핀 코터를 사용하여 도포하고, 그 후, 프리베이크를 실시한다.
그리고, 포토리소그래피법을 사용하여, 아크릴 수지막을 패턴 형성한다. 다음으로, 예를 들어 온도 180 ℃ 에서, 포스트베이크를 1 시간 실시한다. 이것에 의해, 절연막 (30) 이 형성된다.
또, 아크릴 수지막을 패턴 형성할 때, 드레인 전극 (28) 에 도달하는 컨택트홀 (30a) 을 형성하는 것이 바람직하다. 이것에 의해, 제조 공정을 간소화할 수 있다.
다음으로, 컨택트홀 (30a) 을 메우도록, 전극 (32) 이 되는 도전막으로서, 예를 들어 Mo 막을 절연막 (30) 의 표면 (30b) 에 형성한다. 그 후, 예를 들어 포토리소그래피법을 사용하여, 전극 (32) 을 패턴 형성한다. 이상과 같이 하여, 도 1(a) 에 나타내는 트랜지스터 (10) 를 형성할 수 있다.
본 실시형태에 있어서는, 기판 (12) 은, 상기 서술한 바와 같이, PEN 등의 플라스틱 시트에 한정되는 것은 아니다. 기판에, 예를 들어 합성 석영 (상품명 T-4040) 을 사용할 수도 있다. 이 경우, 합성 석영은, 평탄성, 및 절연성이 우수하므로, 평탄화막 (14) 및 무기 표면 보호막 (16) 이 불필요하다. 이와 같이, 기판에, 합성 석영 기판을 사용함으로써, 평탄화막 (14) 및 무기 표면 보호막 (16) 을 보다 간소화할 수 있다.
본 실시형태에 있어서는, 게이트 절연막 (20) 내에 존재하는 제 1 수분의 양이 활성층 (22) 에 존재하는 제 2 수분의 양보다 적게 함으로써, 활성층 (22) 에 대한 수분의 영향을 작게 할 수 있고, 활성층 (22) 의 전기 특성 제어 및 전기 특성의 안정성이 향상된다. 이것에 의해, 특히, 수분에서 기인하는 트랜지스터의 TFT 특성 제어의 안정성이 향상되고, 트랜지스터 (10) 의 TFT 특성을 안정시킬 수 있다.
다음으로, 본 발명의 제 2 실시형태에 관해서 설명한다.
도 3 은, 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터를 나타내는 모식적 단면도이다.
또, 본 실시형태에 있어서는, 도 1(a) 및 (b) 에 나타내는 제 1 실시형태의 트랜지스터 (10) 와 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
도 3 에 나타내는 본 실시형태의 트랜지스터 (10b) 는, 일반적으로 톱게이트형이라고 불리는 것이다. 이 트랜지스터 (10b) 는, 도 1(a) 에 나타내는 트랜지스터 (10) 에 비해, 게이트 전극 (18) 의 배치 위치와 캡층 (24) 이 없는 점, 활성층 (22) 그리고 소스 전극 (26) 및 드레인 전극 (28) 의 배치 위치가 상하에서 반대로 되어 있고, 또한 이들 활성층 (22) 그리고 소스 전극 (26) 및 드레인 전극 (28) 이 게이트 절연막 (20) 으로 덮여 있는 점이 상이하고, 그것 이외의 구성은 도 1 에 나타내는 트랜지스터 (10) 와 동일한 구성이다.
도 3 에 나타내는 트랜지스터 (10b) 에 있어서, 게이트 절연막 (20) 에 포함되는 제 1 수분의 양 및 무기 표면 보호막 (16) 에 포함되는 제 3 수분의 양은, 활성층 (22) 에 포함되는 제 2 수분의 양보다 적다. 이것에 의해, 제 1 실시형태의 트랜지스터 (10) 와 동일하게, 활성층 (22) 의 전기 특성 제어의 안정성 및 전기 특성의 안정성이 향상된다. 이 때문에, 트랜지스터 (10b) 의 TFT 특성 제어의 안정성이 향상되고, 나아가서는 TFT 특성이 안정된다.
다음으로, 본 실시형태의 트랜지스터 (10b) 의 제조 방법에 관해서 설명한다.
도 4(a)∼(f) 는, 도 3 에 나타내는 트랜지스터 (10b) 의 제조 방법을 공정순으로 나타내는 모식적 단면도이다.
또, 본 실시형태에 있어서는, 도 4(a)∼(c) 의 공정은, 상기 서술한 제 1 실시형태의 도 2(a)∼(c) 와 동일한 공정이기 때문에, 그 상세한 설명은 생략한다. 이 때문에, 도 4(d) 의 공정부터 설명한다.
먼저, 무기 표면 보호막 (16) 에 대하여, 예를 들어 온도 200 ℃ 이하에서 어닐 처리를 실시한다. 이것에 의해, 무기 표면 보호막 (16) 내에 존재하는 제 3 수분량을 줄일 수 있다. 이 무기 표면 보호막 (16) 에 있어서도, 게이트 절연막 (20) 과 동일하게, 온도 200 ℃ 까지 방출되는 수분량이 1.53×1020 개/㎤ 이하인 것이 바람직하다. 이 정도이면, 활성층 (22) 에 미치는 수분의 영향을 작게 할 수 있고, TFT 특성의 변화를 억제할 수 있다.
다음으로, 활성층 (22) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 무기 표면 보호막 (16) 의 표면 (16a) 상에 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 활성층 (22) 이 되는 IGZO 막을, 예를 들어 50 ㎚ 의 두께로 형성한다. 이것에 의해, 도 4(d) 에 나타내는 바와 같이, 무기 표면 보호막 (16) 의 표면 (16a) 에 활성층 (22) 이 형성된다. 이 IGZO 막의 조성은, 예를 들어 InGaZnO4 이다.
다음으로, 소스 전극 (26) 및 드레인 전극 (28) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 활성층 (22) 이 형성된 무기 표면 보호막 (16) 의 표면 (16a) 상에 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 소스 전극 (26) 및 드레인 전극 (28) 이 되는 Mo 막을, 50 ㎚ 의 두께로 무기 표면 보호막 (16) 의 표면 (16a) 에, 활성층 (22) 의 상방을 개방하여 형성한다. 이것에 의해, 도 4(e) 에 나타내는 바와 같이, 소스 전극 (26) 및 드레인 전극 (28) 이 형성된다.
다음으로, 게이트 절연막 (20) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 활성층 (22) 그리고 소스 전극 (26) 및 드레인 전극 (28) 이 형성된 무기 표면 보호막 (16) 의 표면 (16a) 상에 배치한다. 그 후, RF 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 예를 들어 게이트 절연막 (20) 이 되는 SiN 막을, 활성층 (22) 그리고 소스 전극 (26) 및 드레인 전극 (28) 을 덮도록 하여, 무기 표면 보호막 (16) 의 표면 (16a) 에, 예를 들어 100 ㎚ 의 두께로 형성한다. 이것에 의해, 도 4(f) 에 나타내는 바와 같이, 게이트 절연막 (20) 이 형성된다.
다음으로, 게이트 절연막 (20) 에 대하여, 예를 들어 온도 200 ℃ 이하에서 어닐 처리를 실시한다. 이것에 의해, 게이트 절연막 (20) 내에 존재하는 제 1 수분량을 줄일 수 있고, 활성층 (22) 에 미치는 수분의 영향을 작게 할 수 있고, TFT 특성의 변화를 억제할 수 있다.
다음으로, 게이트 전극 (18) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를 게이트 절연막 (20) 의 표면 (20a) 상에 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 게이트 전극 (18) 이 되는 몰리브덴막을, 게이트 절연막 (20) 의 표면 (20a) 에, 예를 들어 50 ㎚ 의 두께로 형성한다. 이것에 의해, 도 4(g) 에 나타내는 바와 같이, 활성층 (22) 의 상방, 또한 채널 영역에 상당하는 위치에 게이트 전극 (18) 이 형성된다.
다음으로, 게이트 전극 (18) 및 게이트 절연막 (20) 을 덮도록, 예를 들어 감광성 아크릴 수지로서, JSR 사 제조 PC-405G 를, 1.5 ㎛ 의 두께로 스핀 코터를 사용하여 도포하고, 그 후, 프리베이크를 실시한다.
그리고, 포토리소그래피법을 사용하여, 아크릴 수지막을 패턴 형성한다. 다음으로, 예를 들어 온도 180 ℃ 에서, 포스트베이크를 1 시간 실시한다. 이것에 의해, 절연막 (30) 이 형성된다.
또, 아크릴 수지막을 패턴 형성할 때, 게이트 절연막 (20) 을 거쳐 드레인 전극 (28) 에 도달하는 컨택트홀 (30a) 을 형성하는 것이 바람직하다. 이것에 의해, 제조 공정을 간소화할 수 있다.
다음으로, 컨택트홀 (30a) 을 메우도록, 전극 (32) 이 되는 도전막으로서, 예를 들어 Mo 막을 절연막 (30) 의 표면 (30b) 에 형성한다. 그 후, 예를 들어 포토리소그래피법을 사용하여, 전극 (32) 을 패턴 형성한다. 이상과 같이 하여, 도 3 에 나타내는 트랜지스터 (10b) 를 형성할 수 있다.
본 발명은, 기본적으로 이상과 같이 구성되는 것이다. 이상, 본 발명의 박막 트랜지스터 및 그 제조 방법에 관해서 상세히 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 주지를 일탈하지 않는 범위에서, 여러 가지 개량 또는 변경을 해도 되는 것은 물론이다.
실시예 1
이하, 본 발명에 있어서, 게이트 절연막 내에 존재하는 제 1 수분의 양을 활성층에 존재하는 제 2 수분의 양보다 적게 하는 것에 의한 효과에 대해서 상세히 설명한다.
처음에, 산화물 반도체층 IGZO 의 단막 (單膜) 의 전기 특성의 파악과 승온 탈리 분석에 의한 H2O 디개스량을 산출하였다.
상기 전기 특성의 파악과 H2O 디개스량을 산출하려면, 도 5 에 나타내는 바와 같이, 합성 석영 기판으로 이루어지는 성막 기판 (40) 상에, 두께가 약 50 ㎚ 인 IGZO 막 (42) 이 형성된 시험 기판 (50) 을 사용하였다.
IGZO 막 (42) 의 성막 수법은, DC 스퍼터법을 사용하였다. 스퍼터 조건은, 도달 진공도를 약 3×10-6 Pa 로 하고, DC 파워를 50 W 로 하고, Ar 가스의 유량을 30 SCCM 으로 하고, O2 가스의 유량을 0.3 SCCM 으로 하고, 성막 압력을 0.4 Pa 로 하고, 성막 시간을 약 18 분으로 하였다. 또한, 성막 기판 (40) 은 가열하지 않고 실온 (RT) 으로 하였다.
또, 타깃에는, IGZO (조성 In : Ga : Zn=1 : 1 : 1, 도요시마 제작소 제조) 를 사용하였다. 성막한 IGZO 막 (42) 의 조성비는 In : Ga : Zn=1 : 0.9 : 0.7 이었다.
성막한 IGZO 막 (42) 에, RT∼200 ℃ 의 온도 범위에서 어닐 처리를 실시한 후, IGZO 막 (42) 의 전기 특성으로서, 시트 저항 (Ω/□) 을 계측하였다. 이 시트 저항은, 미츠비시 화학 아날리텍사 제조 하이레스타 MCP-HT450 으로 계측하였다.
어닐 처리는, 핫 플레이트에서 10 분 온도를 유지한 후, 실온까지 강온시켰다.
도 6 에 나타내는 곡선 β1 은 어닐 온도와 시트 저항의 관계를 나타내고 있고, IGZO 특성의 어닐에 의한 시트 저항의 변화를 나타내고 있다. 어닐 온도가 150 ℃ 를 초과하고 나서 저저항화가 진행되고 있다. 상기 서술한 성막 조건에서 IGZO 막의 성막을 실시하고, 어닐 처리를 실시하면 도 6 과 같이 된다. 이 도 6 에 나타내는 IGZO 특성을, 먼저, IGZO 단독의 전기 특성으로 정의한다.
또한, 도 5 에 나타내는 성막 기판 (40) 에 IGZO 막 (42) 을 상기 서술한 성막 조건에서 형성한 후, IGZO 막 (42) 에 관해서, 승온도 탈리 가스 분석 (TDS) 을 사용하여, H2O (m/z18) 의 디개스 강도를 계측하였다. 그 결과를 도 7 의 α3 에 나타낸다. 또한, 도 8 에는, H2O 적산량을 나타낸다.
승온도 탈리 가스 분석에는, 전자 과학사 제조 EMD-WA1000A 를 사용하였다. 또한, m/z17 (도 7 의 α1) 과 m/z16 (도 7 의 α2) 은 m/z18 (도 7 의 α3) 로부터의 프래그먼트이고, m/z18 이 H2O 인 것을 나타내고 있다. 이것에 의해, 600 ℃ 까지의 H2O 량은, 약 6×1020 개/㎤ 이고, 또한 RT (실온)∼200 ℃ 까지는 1.4×1020 개/㎤ 이고, IGZO 막의 전기 특성과 높은 상관이 있다. 요컨대, IGZO 막의 전기 특성은 H2O 량에 따라 변화하게 된다.
다음으로, 도 1(a) 에 나타내는 보텀게이트형의 트랜지스터 (10) 와 같이, 활성층 (22) 이 IGZO 막이고, 활성층 (22) 바로 아래에 게이트 절연막 (20) 이 있는 것에 대해서, 게이트 절연막으로부터의 수분의 영향을 확인하기 위해, 도 9 에 나타내는 구성의 시험 기판 (52) 을 사용하여 전기 특성과 디개스 분석을 실시하였다.
도 9 에 나타내는 시험 기판 (52) 은, 성막 기판 (40) 에 합성 석영 기판을 사용한 것이고, 이 성막 기판 (40) 상에 게이트 절연막 (44) 으로서 SiO2 막을 형성하고, 추가로 이 게이트 절연막 (44) 상에 IGZO 막 (42) 을 형성한 것이다.
또, IGZO 막 (42) 에 관해서는, 도 5 에 나타내는 IGZO 막 (42) 과 동일한 성막 조건에서, 두께 50 ㎚ 형성하였다.
게이트 절연막 (44) 으로는, RF 스퍼터법을 사용하여, SiO2 막을 두께 100 ㎚ 성막하였다.
성막 조건은, 도달 진공도를 약 5×10-6 Pa 로 하고, RF 파워를 200 W 로 하고, Ar 가스의 유량을 30 SCCM 으로 하고, O2 가스의 유량을 0.3 SCCM/1 SCCM 으로 하고, 성막 압력을 0.4 Pa 로 하고, 성막 시간을 60 min 으로 하였다. 또한, 성막 기판은 가열하지 않고 실온 (RT) 으로 하였다.
타깃에는, SiO2 (순도 5 N) 를 사용하였다. 또한, SiO2 막과 IGZO 막은, 진공 반송하고, 연속 성막하였다.
도 9 에 나타내는 시험 기판 (52) 에 관해서, 어닐 처리를 실시한 후, 전기 특성으로서, 시트 저항을 구하였다. 이 결과를 도 10 에 나타낸다. 또, 어닐 처리는, 상기 서술한 도 5 의 시험 기판 (50) 과 동일하게 하여 실시하고, 시트 저항은, 상기 서술한 장치를 사용하여 계측하였다.
도 10 에 나타내는 곡선 β2 는 어닐 온도와 시트 저항의 관계를 나타내고 있고, IGZO 특성의 어닐에 의한 시트 저항의 변화를 나타내고 있다. 또, 도 10 에는, 도 6 의 곡선 β1 을 합쳐서 나타내고 있다.
도 11 에는, 성막 기판 (40) 에 합성 석영 기판을 사용하고, 이 성막 기판 (40) 상에 SiO2 막만을 형성한 시험 기판 (도시하지 않음) 을 사용하고, 이것에 관해서 승온도 탈리 가스 분석 (TDS) 을 사용하여, H2O (m/z18) 의 디개스 강도를 계측하였다. 승온도 탈리 가스 분석에는, 상기 서술한 전자 과학사 제조 EMD-WA1000A 를 사용하였다. 그 결과를 도 11 에 나타낸다.
도 10 에 나타내는 바와 같이, 곡선 β2 로 나타내는 도 9 의 SiO2 막과 IGZO 막을 갖는 시험 기판 (52) 이, 곡선 β1 로 나타내는 도 5 의 IGZO 막만을 갖는 시험 기판 (50) 보다, 고저항측으로 시트 저항이 변화되고 있다. 곡선 β1 과 곡선 β2 는 IGZO 특성 커브는 비슷하지만, 고저항측으로 시프트되어 있는 모습을 알 수 있다.
도 11 은, SiO2 막으로부터의 H2O 디개스 성분의 데이터 (도 11 의 곡선 α4) 인데, 온도를 높임에 따라, H2O 가 방출되고 있고, SiO2 막으로부터의 H2O 의 방출이 IGZO 막의 전기 특성에 영향을 주고 있는 모습을 잘 알 수 있다.
승온도 탈리 가스 분석 (TDS) 에 의해 산출한 SiO2 막으로부터의 600 ℃ 까지의 전체 적산 H2O 량은, 약 3.1×1021 개/㎤ 이고, 200 ℃ 까지의 적산 H2O 량은 약 4×1020 개/㎤ 였다. 도 7 에 나타내는 IGZO 막으로부터의 H2O 량이 1.4×1020 개/㎤ 이기 때문에, SiO2 막으로부터 H2O 디개스량이 많은 것이 분명해지고, 충분히 IGZO 특성에 영향을 미친다. 따라서, 적어도 IGZO 막 내의 H2O 량보다 SiO2 막 내, 즉, 게이트 절연막 (20) 내의 H2O 량 (디개스량) 을 작게 할 필요가 있다.
게이트 절연막으로부터 열에 의해 또는 시간 경과, 소자 동작시에 따라 수분이 방출되는, 즉, IGZO 막에 주입되는 H2O 량을 저감시키기 위해서는 구체적 시책으로는, 게이트 절연막 (20) (SiO2 성막) 성막시 또는 게이트 절연막 (20) (SiO2 성막) 성막 후, 또한 활성층 (22) (IGZO 막) 의 성막 전에 사전에, 200 ℃ 까지의 열을 미리 가하여, 수분을 방출시킨 상태로 한 후, IGZO 막을 성막하는 것을 들 수 있다. 이 경우의 분위기는, 예를 들어 1×10-7 Pa 대 (臺) 이상의 고진공인 것이 바람직하다.
SiO2 막 (게이트 절연막 (20)) 에 대한 H2O 의 혼입은 진공 챔버의 진공도, 대략 H2O 분압에 등가에 상당하는 H2O, 플라즈마의 이온 등에 의한 챔버벽으로부터의 디개스가 SiO2 막 (게이트 절연막 (20)) 내에 혼입되어 있다. O2 가스 유량을 높여 SiO2 막 (게이트 절연막 (20)) 을 성막함으로써, O2 로 종단하면, H2O 의 비율이 감소한다.
도 12 에 도 11 상에 1 SCCM 플로우하여 형성한 SiO2 막의 디개스 강도 (도 12 의 α5) 와, 도 13 에 FT-IR 데이터를 나타낸다. 또, 도 13 에 있어서, γ1 은, O2 가스 유량이 상기 서술한 성막 조건의 결과를 나타내는 것이고, γ2 는, O2 가스 유량이 1 SCCM 인 결과를 나타내는 것이다.
도 12 에 나타내는 바와 같이 SiO2 막 (게이트 절연막 (20)) 성막시의 O2 가스 유량을 많게 함으로써, H2O 디개스량이 감소하고 있다.
또, 도 13 으로부터 OH 신축 진동 (3300±300 cm-1) 은, O2 가스 유량이 1 SCCM 쪽이 작은 것을 알 수 있다. 도 12 에 나타내는 TDS 의 결과로부터 O2 가스 유량이 1 SCCM 조건에서 성막한 SiO2 막의 600 ℃ 까지의 H2O 량은 약 1.4×1021 개/㎤ 이고, 200 ℃ 까지는 약 1.99×1020 개/㎤ 이고, 약 1/2 로 감소하고 있다.
SiO2 막의 H2O 는 성막시의 O2 가스 유량으로 제어 가능하지만, O2 가스 유량을 증대시키면 그것에 따라, 성막 레이트는 감소하기 때문에, SiO2 막 성막시 또는 성막 후 (IGZO 성막 전) 에 사전에 열을 가하여, 미리, 수분을 방출시키는 것이 바람직하다.
또한, 도 9 에 나타내는 시험 기판 (52) 에 관해서, 성막 기판 (40) 상에 게이트 절연막 (20) 으로서 SiO2 막을 두께 100 ㎚ 로, O2 가스 유량을 1 SCCM 으로 한 것 이외에는, 상기 서술한 성막 조건에서 형성하였다. 성막 후에 진공하 (4×10-6 Pa) 에서 온도 200 ℃, 30 분, 어닐 처리를 실시하였다. 그 후, 성막 기판 (40) 및 SiO2 막을 실온까지 냉각시킨 후, IGZO 막을 상기 서술한 성막 조건에서 두께 50 ㎚ 성막하였다.
그 후, 전기 특성으로서, 시트 저항을 상기 서술한 바와 같이 하여 측정하였다. 그 결과를 도 14 에 나타낸다. 도 14 에 나타내는 곡선 β3 은 어닐 온도와 시트 저항의 관계를 나타내고 있고, IGZO 특성의 어닐에 의한 시트 저항의 변화를 나타내고 있다. 또, 도 14 에는, 도 5 에 나타내는 시험 기판 (50) 의 시트 저항 (곡선 β1) 을 합쳐서 나타낸다.
도 14 에 나타내는 바와 같이, SiO2 막을, 온도 200 ℃ 에서 어닐한 경우의 전기 특성은, IGZO 막의 전기 특성에 가까워진다. 전체적으로 약간 고저항측인데, 어닐 시간을 길게 하면, 더욱 IGZO 막의 전기 특성에 가까워진다. 이와 같이, 게이트 절연막 (20) 으로서, SiO2 막을 형성한 후, 어닐 처리하는 것에 의한 효과가 얻어진다.
SiO2 막 이외에도, SiO2 막과 동일하게, 게이트 절연막 (20) 으로서 사용되는 SiN 막, Ga2O3 막에 관해서 전기 특성과 디개스 분석을 실시하였다. SiN 막, Ga2O3 막에 관해서는, 막질을 분광 엘립소 계측으로, 보이드가 최저가 되도록 조건을 설정하고, 보이드가 최저가 되는 하기 표 1 에 나타내는 성막 조건에서 성막하였다. SiN 막의 굴절률은, 파장 500 ㎚ 에서 2 이고, Ga2O3 막의 굴절률은, 500 ㎚ 에서 1.9 이다.
SiN 막을 갖는 시험 기판 (도시하지 않음), Ga2O3 막을 갖는 시험 기판 (도시하지 않음) 에 관해서, 전기 특성으로서, 시트 저항을 상기 서술한 바와 같이 하여 측정하고, 그 결과를 도 15 에 나타낸다. 나아가서는 승온도 탈리 가스 분석 (TDS) 을 사용하여, H2O 량을 구하였다. 그 결과를 도 16 에 나타낸다. 또, 도 15 에 있어서, 곡선 β4 는 SiN 막을 갖는 시험 기판의 결과를 나타내고, 곡선 β5 는 Ga2O3 막을 갖는 시험 기판 (도시하지 않음) 의 결과를 나타낸다. 또한, 도 15 에는, 도 5 에 나타내는 시험 기판 (50) 의 시트 저항 (곡선 β1) 을 합쳐서 나타낸다.
Figure pat00001
도 15 에 나타내는 바와 같이, SiN 막을 갖는 시험 기판, Ga2O3 막을 갖는 시험 기판은 모두 도 5 에 나타내는 시험 기판 (50) 의 특성과 대략 등가였다.
도 16 에는, 승온도 탈리 가스 분석 (TDS) 에 의해 산출한 SiN 막, Ga2O3 막으로부터 방출된 H2O 량을 나타낸다. 또, 도 16 에는, 활성층 (IGZO 막), O2 가스 유량이 1 SCCM 이고, 또한 어닐 처리하지 않은 SiO2 막, SiON 막에 관해서도 나타내고 있다.
도 16 에 나타내는 바와 같이, SiN 막, Ga2O3 막은, 어닐 처리하지 않은 SiO2 막보다 H2O 량의 방출량이 적고, H2O 량을 적게 하면 활성층 (IGZO 막) 에 영향을 저감시키는 것, 나아가서는 영향을 배제하는 것이 가능하다.
또한, 게이트 절연막으로서, SiN 막의 성막시에 O2 가스를 플로우함으로써 SiON 막을 형성할 수 있다. 이 SiON 막이라도, H2O 량을 적게 하면 활성층 (IGZO 막) 에 영향을 저감시키는 것, 나아가서는 영향을 배제하는 것이 가능하다. 동일하게 Ga2O3 막의 성막시에 N2 가스를 플로우함으로써 GaON 막을 형성할 수 있다. 이 GaON 막이라도 H2O 량을 적게 하면 활성층 (IGZO 막) 에 영향을 저감시키는 것, 나아가서는 영향을 배제하는 것이 가능하다.
게이트 절연막으로서, Al2O3 막 및 HfO2 막에 대해서도 동일하게 말할 수 있다. 또한, 게이트 절연막의 성막 직후에 H2O 가 혼재되어 있는 경우라도 어닐 처리로, 수분의 방출 처리 (디개스 처리) 를 미리 실시하면 된다.
게이트 절연막으로서의 성능에 관해서, SiO2 막, SiN 막, Ga2O3 막은 전계 강도가 5 MV/㎝ 이고, 리크 전류는 모두 1×10-9∼1×10-10 A/㎠ 의 범위로서, 게이트 절연막으로는 사용할 수 있다. 또, SiO2 의 열산화막은, 리크 전류가 동 조건에서, 실측값으로 3×10-10 A/㎠ 였다.
실시예 2
다음으로, 하기 표 2 에 나타내는 바와 같이, 게이트 절연막의 막종 (膜種) 을 바꿔 트랜지스터를 제조하고, TFT 특성에 관해서 비교를 실시하였다.
TFT 특성의 측정에는, 반도체 파라미터·애널라이저 4156C (아지렌트 테크놀로지사 제조) 를 사용하였다. TFT 특성의 측정 항목은, 트랜지스터 특성을 나타내는 Vg-Ig 특성을 측정하였다.
트랜지스터 특성의 측정 조건은, 드레인 전압 (Vd) 을 5 V 로 고정시키고, 게이트 전압 (Vg) 을 -15 V∼+ 15 V 의 범위 내에서 변화시키고, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정하였다. 또, 제조한 샘플은, 도 1(a) 에 나타내는 보텀게이트형 TFT (채널 길이는 180 ㎛, 채널 폭은 1 ㎜) 로 하였다.
도 17(a)∼(e) 에 실험예 2∼실험예 5 의 트랜지스터의 제조 방법을 나타낸다. 또한, 도 18(a), (b) 에 실험예 1 의 트랜지스터의 제조 방법을 나타낸다.
먼저, 도 17(a) 에 나타내는 바와 같이, 기판 (60) 으로서, 합성 석영 기판 (상품명 T-4040) 을 준비하고, 알칼리 초음파 세정한 후에, 순수 린스를 실시하고, 그 후, 온도 100 ℃ 에서 10 분간 건조시킨다.
다음으로, 기판 (60) 의 표면 (60a) 의 상방에 게이트 전극 (18) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 게이트 전극 (18) 이 되는 몰리브덴막을, 기판 (60) 의 표면 (60a) 에 50 ㎚ 의 두께로 형성한다. 이것에 의해, 도 17(b) 에 나타내는 바와 같이, 게이트 전극 (18) 이 형성된다.
다음으로, 게이트 절연막 (20) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 게이트 전극 (18) 이 형성된 기판 (60) 의 표면 (60a) 상에 배치한다. 그 후, RF 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 게이트 절연막 (20) 이 되는 막종에 따라, SiO2 막, SiN 막, 또는 Ga2O3 막을, 게이트 전극 (18) 을 덮도록 하여, 기판 (60) 의 표면 (60a) 에, 100 ㎚ 의 두께로 형성한다. 이것에 의해, 도 17(c) 에 나타내는 바와 같이, 게이트 절연막 (20) 이 형성된다.
또, 게이트 절연막 (20) 에 관해서는, 막종에 따라, 하기 2 에 나타내는 반응성 가스를 적절히 공급한다.
다음으로, 활성층 (22) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 게이트 절연막 (20) 의 표면 (20a) 상에 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 활성층 (22) 이 되는 IGZO 막 (아모르퍼스 산화물 반도체막) 을, 50 ㎚ 의 두께로 형성한다. 이것에 의해, 도 17(d) 에 나타내는 바와 같이, 활성층 (22) 이 형성된다.
또, DC 스퍼터는, 예를 들어 타깃에 InGaZnO4 의 조성을 갖는 다결정 소결체를 사용하고, 스퍼터 가스에 Ar 가스와 O2 가스를 사용하여 실시한다.
다음으로, 소스 전극 (26) 및 드레인 전극 (28) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 활성층 (22) 이 형성된 게이트 절연막 (20) 의 표면 (20a) 상에 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 소스 전극 (26) 및 드레인 전극 (28) 이 되는 Mo 막을, 50 ㎚ 의 두께로, 게이트 절연막 (20) 의 표면 (20a) 에, 게이트 전극 (18) 의 상방을 개방하여 형성한다. 이것에 의해, 도 17(e) 에 나타내는 바와 같이, 소스 전극 (26) 및 드레인 전극 (28) 이 형성된다. 그 후, 핫 플레이트를 사용하여, 대기 중에서 온도 200 ℃ 에서 10 분의 어닐 처리를 실시하였다.
또, 본 실시예에서는, 소자 동작 환경을 드라이 에어 상태로 하기 위해, 수분의 영향을 배제할 수 있다. 이 때문에, 활성층 (22), 소스 전극 (26) 및 드레인 전극 (28) 을 보호하는 절연막은 형성하지 않는다. 이와 같이, 도 17(e) 에 나타내는 구성의 것에 대해서 소자 동작 확인을 실시하였다.
실험예 3 은, 게이트 절연막 형성 후에, 핫 플레이트를 사용하여, 대기 중에서 온도 200 ℃ 에서 10 분의 어닐 처리를 실시하였다.
또한, 기판 (62) 에 P 형의 실리콘 기판을 사용한 경우에는, 기판 (62) 을 열산화시켜, 도 18(a) 에 나타내는 바와 같이, 기판 (62) 의 표면 (62a) 에 게이트 절연막 (64) 으로서, SiO2 막 (열산화막) 을 형성한다.
이 게이트 절연막 (64) 의 표면 (64a) 의 상방에, 활성층 (22) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를 배치한다. 그 후, 상기 서술한 바와 같이, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 활성층 (22) 이 되는 IGZO 막을, 50 ㎚ 의 두께로 형성한다. 이것에 의해, 도 18(a) 에 나타내는 바와 같이 활성층 (22) 이 형성된다.
다음으로, 소스 전극 (26) 및 드레인 전극 (28) 의 패턴상으로 개구부가 형성된 메탈 마스크 (도시하지 않음) 를, 활성층 (22) 이 형성된 게이트 절연막 (64) 의 표면 (64a) 상에 배치한다. 그 후, DC 스퍼터법을 사용하여, 메탈 마스크의 상방으로부터, 소스 전극 (26) 및 드레인 전극 (28) 이 되는 Mo 막을, 50 ㎚ 의 두께로, 게이트 절연막 (64) 의 표면 (64a) 에, 게이트 전극 (18) 의 상방을 개방하여 형성한다. 이것에 의해, 도 18(b) 에 나타내는 바와 같이, 소스 전극 (26) 및 드레인 전극 (28) 이 형성된다. 그 후, 핫 플레이트를 사용하여, 대기 중에서 온도 200 ℃ 에서 10 분의 어닐 처리를 실시하였다.
실험예 1 도, 소자 동작 환경을 드라이 에어 상태로 하기 위해, 활성층 (22), 소스 전극 (26) 및 드레인 전극 (28) 을 보호하는 절연막은 형성하지 않는다. 이와 같이, 도 18(b) 에 나타내는 구성의 것에 대해서 소자 동작 확인을 실시하였다. 또, 실시예 1 에서는, 도 18(b) 에 나타내는 P 형의 실리콘 기판 (기판 (62)) 이 게이트 전극이 된다.
실험예 6 은, 기판 (12) 에 PEN 필름을 사용하고, 평탄화막 (14) 에 JSR 사 제조, JM531 을 사용하고, 무기 표면 보호막 (16) 에 SiON 을 사용하여, 도 2(a)∼(g) 에 나타내는 공정에서 제조된 것이다. 이 실험예 6 에 있어서도, 소자 동작 환경을 드라이 에어 상태로 하기 위해, 활성층 (22), 소스 전극 (26) 및 드레인 전극 (28) 을 보호하는 절연막은 형성하지 않는다. 이와 같이, 도 2(g) 에 나타내는 구성의 것에 대해서 소자 동작 확인을 실시하였다.
Figure pat00002
도 19(a)∼(f) 는, 실험예 1∼실험예 6 의 결과를 나타내는 그래프이다. 도 19(a) 에 나타내는 실험예 1 (도 18(b) 의 구성) 이 레퍼런스가 되는 것이다.
도 19(b) 에 나타내는 실험예 2 는, 캐리어 감소에 의해, 실험예 1 (레퍼런스) 에 비해 + (플러스) 측으로 시프트되었다. 이것은, 실험예 2 에서는, 게이트 절연막 내의 수분이, 어닐에 의해 IGZO 막측 (활성층측) 으로 시프트 (영향) 되었기 때문이라고 생각된다.
도 19(c) 에 나타내는 실험예 3 은, 캐리어 감소에 의해, 실험예 1 (레퍼런스) 에 비해 약간 + (플러스) 측으로 시프트되었지만 허용 범위이다. 실험예 3 은, 게이트 절연막 형성 후, 활성층 형성 전에 어닐 처리를 실시했기 때문에, 게이트 절연막의 제 1 수분량이 활성층의 제 2 수분량보다 적기 때문이라고 생각된다.
도 19(d) 에 나타내는 실험예 4 는, 캐리어에 변화가 없고, 실험예 1 (레퍼런스) 과 대략 동일했다. 도 19(e) 에 나타내는 실험예 5 는, 캐리어 증가에 의해, 실험예 1 (레퍼런스) 에 비해 약간 - (마이너스) 측으로 시프트되었지만 허용 범위이다.
도 19(f) 에 나타내는 실험예 6 은, 실험예 1 (레퍼런스) 에 비해 약간 - (마이너스) 측으로 시프트되었지만 허용 범위이다.
실험예 4∼6 은, 게이트 절연막이 SiN 막 또는 Ga2O3 막이다. SiN 막 및 Ga2O3 막은, 도 16 에 나타내는 바와 같이, 수분량이, 활성층의 제 2 수분량보다 적기 때문에, 허용 범위의 것이 되었다고 생각된다.
10 : 박막 트랜지스터 (트랜지스터)
12, 60, 62 : 기판
14 : 평탄화막
16 : 무기 표면 보호막
18 : 게이트 전극
20, 44, 64 : 게이트 절연막
22 : 활성층
24 : 캡층
26 : 소스 전극
28 : 드레인 전극
30 : 절연막
32 : 전극
40 : 성막 기판
42 : IGZO 막
50, 52 : 시험 기판

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  1. 본원 발명의 설명에 기재된 발명.
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