KR20120022666A - 산화물 반도체 박막의 제조 방법 및 그 제조 방법에 의해 제작된 산화물 반도체 박막, 박막 트랜지스터, 그리고 박막 트랜지스터를 구비한 장치 - Google Patents

산화물 반도체 박막의 제조 방법 및 그 제조 방법에 의해 제작된 산화물 반도체 박막, 박막 트랜지스터, 그리고 박막 트랜지스터를 구비한 장치 Download PDF

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마사히로 다카타
후미히코 모치즈키
다케시 하마
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후지필름 가부시키가이샤
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Abstract

(과제)
저온 어닐에 의한 저저항화가 일어나지 않고, 재현성이 높고, 대면적 디바이스, 특히 플렉시블 디바이스 제작에 적합한 IGZO 계 산화물 반도체 박막을 제조한다.
(해결 수단)
In, Ga, Zn 및 O 를 주된 구성 원소로 하고, 조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키는 산화물 반도체 박막을 성막하는 성막 공정과, 성막된 산화물 반도체 박막에 대하여, 산화성 분위기 중에서 100 ℃ 이상, 300 ℃ 이하의 열처리를 실시하는 열처리 공정을 포함하고, 열처리 공정 후의 산화물 반도체 박막의 저항률이 1 Ω㎝ 이상, 1×106 Ω㎝ 이하가 되도록, 성막 공정에 있어서의 성막 조건 및 열처리 공정에 있어서의 열처리 조건을 설정한다.

Description

산화물 반도체 박막의 제조 방법 및 그 제조 방법에 의해 제작된 산화물 반도체 박막, 박막 트랜지스터, 그리고 박막 트랜지스터를 구비한 장치{METHOD OF MANUFACTURING OXIDE SEMICONDUCTOR THIN FILM, AND OXIDE SEMICONDUCTOR THIN FILM MANUFACTURED BY THE SAME, THIN FILM TRANSISTOR, AND DEVICE COMPRISING THE THIN FILM TRANSISTOR}
본 발명은 산화물 반도체 박막의 제조 방법 및 산화물 반도체 박막, 그리고 산화물 반도체 박막을 구비한 박막 트랜지스터에 관한 것이다. 또한, 본 발명은 박막 트랜지스터를 사용한 표시 장치, 이미징 센서 및 X 선 센서 등의 장치에 관한 것이다.
최근, In-Ga-Zn-O 계 (IGZO 계) 의 산화물 반도체 박막을 채널층에 사용한 박막 트랜지스터의 개발이 활발하게 이루어지고 있다 (특허문헌 1 ? 5 등). 산화물 반도체 박막은 저온 성막이 가능하며, 또한 아모르퍼스 실리콘보다 고(高)이동도를 나타내고, 게다가 가시광에 투명하기 때문에 플라스틱판이나 필름 등의 기판 상에 플렉시블한 투명 박막 트랜지스터를 형성할 수 있다.
특허문헌 1 ? 4 에 있어서는, 여러 관점에서 IGZO 계의 조성비의 바람직한 범위가 각각 규정되어 있다.
특허문헌 5 에 있어서는, 산화물 반도체를 활성층 (채널층) 에 사용한 TFT 에 있어서, 이동도나 온?오프비의 변동 원인이 활성층에 함유되는 수분량이 상이한 것에 있다는 것이 보고되어 있다.
특허문헌 5 에 있어서는, 산화물 반도체층을 구비한 TFT 의 실용화에 있어서, 실용상으로 문제가 되지 않는 수분 흡입량의 상한이 규정되어 있다.
한편, IGZO 계 아모르퍼스 산화물 반도체 박막을 박막 트랜지스터에 적용할 때에는 350 ℃ ? 400 ℃ 정도의 포스트 어닐 처리를 실시하여 소자의 안정성 (임계값 시프트 등) 을 개선시킬 필요성이 있는 것이 일반적으로 인식되어 있다.
일본 특허공보 제4170454호 일본 공개특허공보 2007-281409호 일본 공표특허공보 2009-533884호 일본 공개특허공보 2009-253204호 일본 공개특허공보 2008-283046호
현재, 내열성이 낮은 수지 기판 상에 박막 트랜지스터 (TFT) 를 형성한 플렉시블 TFT 의 요청이 높아지고 있기 때문에, 성막 후에 전기 특성 개선을 위해서 행해지는 포스트 어닐 처리로는, 수지 기판 등이 견딜 수 있는 300 ℃ 이하의 비교적 낮은 어닐 온도에서 특성 개선을 달성하는 것이 요구되고 있다. 또한, 디바이스의 대면적화의 요청도 있고, 대면적에 있어서 특성이 균일한 TFT 의 형성이 가능해지도록 대면적에 균일한 전기 특성을 갖는 산화물 반도체 박막이 요구되고 있다.
그러나, 일반적인 조성을 갖는 IGZO 막은 저온 어닐 처리에 의해 급격하게 저저항화를 일으켜, 반도체막으로서 사용하는 것은 곤란하다. 성막시의 산소 분압을 매우 높게 하여, 저온 어닐에서 저저항화가 일어나도 반도체 영역의 저항률을 갖는 막을 얻을 수는 있지만, 저항률은 어닐 온도에 매우 민감하기 때문에, 몇 ℃ 어닐 온도가 상이한 것만으로도 전기 특성이 크게 달라 재현성이 나쁘고, 특히 대면적 디바이스에 형성하고자 한 경우에는, 면 내의 어닐 온도 편차에 따라 균일한 특성을 갖는 디바이스를 얻을 수 없다는 문제가 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, IGZO 계 산화물 반도체 박막에 있어서, 저온 어닐에 의한 저저항화가 일어나지 않고, 성막시의 저항값과 저온 어닐 후의 저항값이 동등해지는 조성을 밝혀, 재현성이 높고, 대면적 디바이스, 특히 플렉시블 디바이스 제작에 적합한 IGZO 계 산화물 박막의 제조 방법을 제공하는 것을 목적으로 하는 것이다. 또한, 본 발명은 면 내에 있어서의 특성 편차가 적은 박막 트랜지스터 및 박막 트랜지스터를 구비한 장치를 제공하는 것을 목적으로 하는 것이다.
본 발명자는, 일반적으로 사용되는 IGZO 재료에 비해 Ga 조성비가 높은 lGZO 막을 사용함으로써, 저온 어닐 전후에서의 저항률 변화량이 매우 억제되는 것을 알아내었다. 또한, 저온 어닐시의 어닐 온도가 300 ℃ 이하의 범위이면 어닐 온도가 다소 변화해도, 어닐 후의 저항률은 어닐 전의 저항률과 동등해지는 것을 알아내었다. 본 발명은 이들 견지에 기초하여 이루어진 것이다.
본 발명의 산화물 반도체 박막의 제조 방법은 In, Ga, Zn 및 O 를 주된 구성 원소로 하고, 조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키는 산화물 반도체 박막을 성막하는 성막 공정과,
상기 산화물 반도체 박막에 대하여, 산화성 분위기 중에서 100 ℃ 이상, 300 ℃ 이하의 열처리를 실시하는 열처리 공정을 포함하고,
상기 열처리 공정 후의 상기 산화물 반도체 박막의 저항률이 1 Ω㎝ 이상, 1×106 Ω㎝ 이하가 되도록, 상기 성막 공정에 있어서의 성막 조건 및 상기 열처리 공정에 있어서의 열처리 조건이 설정되어 있는 것을 특징으로 한다.
여기서, 「주된 구성 원소」란, 전체 구성 원소에 대한 In, Ga, Zn, O 의 합계 비율이 98 ％ 이상임을 의미한다. 또한, 상기 저항률은 실온 (20 ℃) 에서의 저항률로 한다.
「산화성 분위기」란, 산소, 오존, 산소 라디칼 등을 함유하는 분위기를 의미한다.
상기 성막 공정에 있어서, 상기 산화물 반도체 박막으로서 상기 조성비가 3/4 ≤ Ga/(In+Ga) ≤ 9/10 을 더 만족시키는 것을 성막하는 것이 바람직하다.
또한, 본 명세서에 있어서, 성막 공정이란, 박막 형성 후에 막의 저항률을 제어하기 위해서 필요에 따라 막에 실시하는 처리를 포함하는 (단, 열처리를 제외함) 것으로 하고, 상기 성막 조건이란 막형성시의 조건과 그 필요에 따라 막에 실시하는 처리의 조건을 포함하는 것으로 한다.
또한, 상기 열처리 조건이란, 구체적으로는 열처리 온도, 열처리 분위기 및 처리 시간 등을 말한다.
상기 열처리의 온도를 100 ℃ 이상, 200 ℃ 이하로 하는 것이 바람직하다.
상기 열처리 공정 전의 상기 산화물 반도체 박막의 저항률이, 그 열처리 공정 후의 저항률과 동등한 것이 바람직하다.
여기서, 「동등」이란 열처리 공정 전의 저항률을 ρa, 열처리 공정 후의 저항률을 ρb 로 했을 때, 두 저항률의 관계가 0.1ρa ≤ ρb ≤ 1Oρa 인 것을 말하는 것으로 한다.
상기 성막 공정에 있어서, 상기 산화물 반도체 박막을 스퍼터링에 의해 성막하는 것이 바람직하다.
본 발명의 산화물 반도체 박막은 본 발명의 산화물 반도체 박막의 제조 방법을 이용하여 제작된, In, Ga, Zn, O 를 주된 구성 원소로 하는 산화물 반도체 박막으로서, 조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키고, 또한, 저항률이 1 Ω㎝ 이상, 1×106 Ω㎝ 이하인 것을 특징으로 하는 것이다.
본 발명의 박막 트랜지스터는, 기판 상에, 활성층과 소스 전극과 드레인 전극과 게이트 절연막과 게이트 전극을 갖는 박막 트랜지스터로서,
상기 활성층이, 본 발명의 산화물 반도체 박막으로 이루어지는 것임을 특징으로 하는 것이다.
본 발명의 박막 트랜지스터는, 상기 기판이 가요성을 갖는 것임이 바람직하다.
본 발명의 표시 장치는, 본 발명의 박막 트랜지스터를 구비한 것을 특징으로 하는 것이다.
본 발명의 이미지 센서는, 본 발명의 박막 트랜지스터를 구비한 것을 특징으로 하는 것이다.
본 발명의 X 선 센서는, 본 발명의 박막 트랜지스터를 구비한 것을 특징으로 하는 것이다.
본 발명의 산화물 반도체 박막의 제조 방법에 의하면, In, Ga, Zn 및 O 를 주된 구성 원소로 하고, 조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키는 산화물 반도체 박막을 성막하고 있고, 이 조성비를 갖는 반도체 박막은 그 후의 열처리 공정에 있어서 급격한 저저항화가 일어나지 않아, 용이하게 균일한 저항률을 갖는 산화물 반도체 박막을 대면적으로 형성할 수 있다. 즉, 본 발명의 제조 방법에 의하면, 조성을 제어한 IGZO 계 산화물 반도체 박막을 성막하고, 저온 어닐 처리를 실시함으로써 어닐 온도 편차의 영향을 받지 않는, 매우 재현성, 대면적에서의 균일성이 우수한 산화물 반도체 박막을 얻을 수 있다.
종래 알려져 있는 일반적인 조성비 In : Ga : Zn = 1 : 1 : 1 의 IGZO 산화물 반도체 박막은 300 ℃ 이하의 저온 어닐시의 온도 편차에 따라 저항률이 크게 변화하기 때문에, 목표로 한 저항률을 갖는 산화물 반도체 박막을 얻는 것은 곤란하다. 즉, In : Ga : Zn = 1 : 1 : 1 의 조성비를 갖는 IGZO 막은 300 ℃ 이하의 저온에서 어닐을 실시했을 때에 급격한 저저항화가 일어나, 그 저항값은 어닐 온도에 매우 민감하기 때문에, 어닐 온도가 조금이라도 다르면 특성은 재현할 수 없고, 또한, 어닐시에 면 내에서 온도 편차가 있는 경우에는, 면 내에서 전기 특성에 편차가 생겨 버린다. 그래서 종래에는 In : Ga : Zn = 1 : 1 : 1 의 산화물 반도체 박막을 사용하는 경우에는 보다 고온에서의 어닐 처리가 실시되었다. 그러나, 고온 어닐 처리가 필요해지면, 기판이나 전극 재료, 절연막 재료의 재료 선택의 폭을 현저히 저하시킨다.
한편, 본 발명의 제조 방법에 의하면, 300 ℃ 이하의 열처리에서 면 내의 전기 특성을 균일한 것으로 할 수 있기 때문에, 기판 등의 재료 선택의 폭을 크게 할 수 있고, 특히 열처리 온도를 200 ℃ 이하로 하면, 내열성이 낮은 수지 기판을 채용할 수 있어 플렉시블 디바이스에 대한 응용이 용이해진다.
본 발명의 제조 방법에 의해 얻어진 산화물 반도체 박막을 사용한 박막 트랜지스터는 대면적에 균일한 특성을 갖는 것으로 할 수 있다.
도 1(A) 는 탑 게이트-탑 컨택트형, 도 1(B) 는 탑 게이트-보텀 컨택트형, 도 1(C) 는 보텀 게이트-탑 컨택트형, 도 1(D) 는 보텀 게이트-보텀 컨택트형의 박막 트랜지스터의 구성을 모식적으로 나타내는 단면도이다.
도 2 는 실시형태의 액정 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 3 은 도 2 의 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 4 는 실시형태의 X 선 센서 어레이의 일부분을 나타내는 개략 단면도이다.
도 5 는 도 4 의 X 선 센서 어레이의 전기 배선의 개략 구성도이다.
도 6 은 전기 저항 측정용 시료의 제작 공정을 나타내는 (A) 평면도, (B) 단면도이다.
도 7 은 전기 저항 측정용 시료의 개략 구성을 나타내는 (A) 평면도, (B) 단면도이다.
도 8 은 실시예 1, 2 및 비교예 1 ? 4 의 산화물 반도체 박막의 승온?강온 과정에서의 온도와 저항률의 관계를 나타내는 그래프이다.
도 9 는 실시예 1, 3, 4 및 비교예 5, 6 의 IGZO 막의 승온?강온 과정에서의 온도와 저항률의 관계를 나타내는 그래프이다.
도 10 은 실시예 5 ? 7 및 비교예 7, 8 의 IGZO 막의 승온?강온 과정에서의 온도와 저항률의 관계를 나타내는 그래프이다.
도 11 은 본 발명의 In, Ga, Zn 의 조성비 범위를 나타내는 삼원상태도이다.
도 12(A) 는 간이형 TFT 의 평면도, 도 12(B) 는 단면도이다.
도 13 은 실시예 TFT 1 의 Vg-Id 특성을 나타내는 그래프이다.
도 14 는 실시예 TFT 2 의 Vg-Id 특성을 나타내는 그래프이다.
도 15 는 실시예 TFT 3 의 Vg-Id 특성을 나타내는 그래프이다.
도 16 은 실시예 TFT 4 의 Vg-Id 특성을 나타내는 그래프이다.
도 17 은 실시예 TFT 5 의 Vg-Id 특성을 나타내는 그래프이다.
이하, 본 발명의 산화물 반도체 박막의 제조 방법, 박막 트랜지스터 및 박막 트랜지스터를 구비한 장치의 실시형태에 대하여 설명한다.
<산화물 반도체 박막의 제조 방법>
본 발명의 산화물 반도체 박막의 제조 방법에 의해 제조되는 산화물 반도체 박막은 In, Ga, Zn, O 를 주된 구성 원소로 하는 산화물 반도체 박막으로서, 조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키고, 또한, 실온 (20 ℃) 에서의 저항률이 1 Ω㎝ 이상, 1×106 Ω㎝ 이하인 것을 특징으로 하는 IGZO 막이다. 보다 바람직하게는 3/4 ≤ Ga/(In+Ga) ≤ 9/10 이다.
산화물 반도체 박막은 비정질인 것이 바람직하다. 비정질막이면 대면적에 걸쳐서 균일한 막을 형성하기 쉽고, 다결정과 같은 입계가 존재하지 않기 때문에 소자 특성의 편차를 억제하는 것이 용이하다.
산화물 반도체층이 비정질인지 여부는, X 선 회절 측정에 의해 확인할 수 있다. 즉 X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 산화물 반도체층은 비정질인 것으로 판단할 수 있다.
또한, 여기서 박막이란 1 ㎚ 이상 10 ㎛ 이하 정도를 말하는 것으로 한다.
본 발명의 산화물 반도체 박막의 제조 방법은 In, Ga, Zn, O 를 주된 구성 원소로 하고, 조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키는 산화물 반도체 박막을 성막하는 성막 공정과, 이 성막된 산화물 반도체 박막에 대하여, 산화성 분위기 중에서 100 ℃ 이상, 300 ℃ 이하의 열처리를 실시하는 열처리 공정을 포함하고, 열처리 공정 후의 산화물 반도체 박막의 실온에서의 저항률이 1 Ω㎝ 이상, 1×106 Ω㎝ 이하가 되도록, 성막 공정에 있어서의 성막 조건 및 열처리 공정에 있어서의 열처리 조건이 설정되는 것을 특징으로 한다.
본 발명의 구체적인 산화물 반도체 박막의 제조 방법을 설명한다.
(성막 공정)
산화물 반도체 박막의 성막에는, 예를 들어 스퍼터법을 이용할 수 있다.
성막 공정에 있어서, In, Ga, Zn, O 를 주된 구성 원소로 하고, 조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키는 산화물 반도체 박막을 스퍼터법으로 성막하는 방법으로는, 성막된 IGZO 막 중의 In, Ga, Zn 조성비가 상기 범위가 되는 복합 산화물 타깃의 단독 스퍼터여도 되고, In, Ga, Zn, 또는, 이들의 산화물 혹은 이들의 복합 산화물 타깃을 조합하여 사용한 공(共)스퍼터여도 된다. 공스퍼터의 경우에는 타깃에 투입되는 전력비를 조정함으로써 조성비를 조정한다.
스퍼터법에서의 성막에 있어서의 성막 조건은 예를 들어, 성막시의 성막실 내의 압력을 0.4 ㎩, 성막실 내의 산소 분압을 5×10-4 ㎩ 로 하여 실시한다.
상기 조성 범위을 갖는 IGZO 막은 성막 후의 저항률과 저온 어닐 후의 저항률이 동등해지 때문에, 성막시의 산소 분압을 조정함으로써, 저온 어닐 후의 저항률을 임의로 선택할 수 있게 된다.
그래서, 얻어지는 막의 저항률 (도전율) 을 제어하기 위해서, 성막시의 성막실 내의 산소 분압을 임의로 제어한다. 또한, 성막시의 산소 분압은 5×10-3 ㎩ 이하로, 원하는 조성 및 성막시의 성막실 내의 압력에 따라 제어한다. 성막실 내의 산소 분압을 제어하는 수법으로는, 성막실 내에 도입하는 O2 가스량을 변화시키는 방법이어도 되고, 산소 라디칼이나 오존 가스의 도입량을 변화시키는 방법이어도 된다. 산소 분압을 높게 하면, 산화물 반도체 박막의 도전율을 저하시킬 수 있고, 산소 분압을 낮게 하면, 막 중의 산소 결함을 증가시켜 산화물 반도체 박막의 도전율을 상승시킬 수 있다.
또, 산소 가스 도입을 정지시킨 경우에도 저항이 높은 경우에는, H2 나 N2 등의 환원성 가스를 도입하여, 막 중의 산소 결함을 더 증가시켜도 된다.
또한, 성막 중의 기판 온도는 기판에 따라 임의로 선택해도 되는데, 플렉시블 기판을 사용하는 경우에는 기판 온도는 실온에 더 가까운 것이 바람직하다.
(열처리 공정)
열처리 공정 (포스트 어닐 처리 공정) 은 100 ℃ 이상, 300 ℃ 이하에서 실시한다. 박막을 형성하는 기판으로서, 수지 기판 등의 내열성이 낮은 가요성 기판을 사용하는 경우에는, 100 ℃ 이상, 200 ℃ 이하로 하는 것이 바람직하다. 100 ℃ 이상, 300 ℃ 이하이면, 막 중의 산소 결손량을 변화시키는 일이 없기 때문에, 어닐 전후에서의 저항률 변화가 작아진다. 100 ℃ 이상, 200 ℃ 이하이면 내열성이 낮은 수지 기판에 대한 적용이 용이해진다.
열처리 시간이 특별히 한정되지는 않지만, 막 온도가 균일해지는 데에 필요한 시간 등을 고려하여 적어도 10 분 이상 유지하는 것이 바람직하다.
어닐 처리 중의 분위기는 산화성 분위기로 하는 것이 바람직하다. 특히, 대기 중 어닐이면 생산 비용도 저렴하므로 바람직하다. 환원성 분위기 중에서 어닐 처리를 실시하면, 산화물 반도체 중의 산소가 빠지고, 잉여 캐리어가 발생하여, 어닐 공정 전후의 저항률 변화량이 증대하기 쉬워져 전기 특성 편차가 잘 일어나기 때문에 바람직하지 않다.
본 발명의 포인트는 IGZO 계 산화물 반도체 박막에 있어서, 저온 어닐시의 저항률 변화가 매우 작은 조성 영역을 알아낸 것이다. 즉, 상기 조성 범위에서 성막된 IGZO 막은 저온 어닐시의 저저항화 (가열에 따라 저저항화됨과 함께, 강온시에 그 저저항화된 저항률이 유지되는 상태) 가 거의 일어나지 않아, 저온 어닐 전후에 저항률의 변화량이 매우 작다. 저온 어닐 전후에 저항률 변화량이 작아, 어닐 온도의 차이에 따른 영향을 거의 받지 않는다는 것은 성막시에 임의의 저항률을 갖는 IGZO 막을 성막만 해 버리면, 어닐 온도를 정밀하게 제어하지 않고, 어닐 후에 원하는 저항률을 갖는 IGZO 막을 얻을 수 있음을 의미하고, 전기 특성의 설계가 용이해진다. 또한, 특히 대면적 디바이스를 형성할 때에 대면적에 균일한 어닐 온도에서 열처리를 실시하는 것은 매우 곤란하지만, 어닐 온도를 정밀하게 제어할 필요가 없기 때문에, 비교적 간편한 어닐 장치에서 균일한 전기 특성을 갖는 산화물 반도체 박막을 얻을 수 있다. 저온 어닐에서 디바이스를 형성할 수 있기 때문에, 제조 비용을 저감시킬 수 있음과 함께, 내열성이 낮은 수지 기판 등에 형성하는 것도 가능해지기 때문에, 플렉시블 디바이스에 대한 응용이 용이해진다.
이상과 같이 본 발명의 IGZO 계 산화물 반도체 박막의 제조 방법에 따르면, 제조 비용을 억제할 수 있고, 저온 어닐 후에서의 전기적인 특성의 면 내 균일성이 매우 높은 산화물 반도체 박막을 얻을 수 있고, 이러한 반도체 박막은 대면적 디바이스에 적용되는 박막 트랜지스터의 활성층으로서 유용하다.
<박막 트랜지스터>
도 1(A) 내지 도 1(D) 는, 본 발명의 제 1 ? 제 4 실시형태의 박막 트랜지스터 (1 ? 4) 의 구성을 모식적으로 나타내는 단면도이다. 도 1(A) ? 도 1(D) 의 각 박막 트랜지스터에 있어서, 공통된 요소에는 동일한 부호를 부여하였다.
본 발명의 실시형태에 관련된 박막 트랜지스터 (1 ? 4) 는, 기판 (11) 상에, 활성층 (12) 과 소스 전극 (13) 과 드레인 전극 (14) 과 게이트 절연막 (15) 과 게이트 전극 (16) 을 가져 이루어지고, 활성층 (12) 으로서 상기 서술한 본 발명의 산화물 반도체 박막을 구비하고 있다.
도 1(A) 에 나타내는 제 1 실시형태의 박막 트랜지스터 (1) 는, 탑 게이트-탑 컨택트형의 트랜지스터이고, 도 1(B) 에 나타내는 제 2 실시형태의 박막 트랜지스터 (2) 는, 탑 게이트-보텀 컨택트형의 트랜지스터이고, 도 1(C) 에 나타내는 제 3 실시형태의 박막 트랜지스터 (3) 는, 보텀 게이트-탑 컨택트형의 트랜지스터이고, 도 1(D) 에 나타내는 제 4 실시형태의 박막 트랜지스터 (4) 는, 보텀 게이트-보텀 컨택트형의 트랜지스터이다.
도 1(A) ? 도 1(D) 에 나타내는 실시형태는, 게이트, 소스, 드레인 전극의, 산화물 반도체층에 대한 배치가 상이한데, 동일 부호가 부여되어 있는 각 요소의 기능은 동일하고, 동일한 재료를 적응할 수 있다.
이하, 각 구성 요소에 대하여 상세히 서술한다.
(기판)
박막 트랜지스터 (1) 를 형성하기 위한 기판 (11) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
기판 (11) 으로는, 예를 들어, YSZ (이트륨 안정화 지르코늄) 나 유리 등의 무기 재료, 수지나 수지 복합 재료 등으로 이루어지는 기판을 사용할 수 있다.
그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 혹은 수지 복합 재료로 이루어지는 기판이 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌술파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술파이드 화합물 등의 합성 수지로 이루어지는 기판, 앞서 서술한 합성 수지 등과 산화규소 입자의 복합 플라스틱 재료로 이루어지는 기판, 앞서 서술한 합성 수지 등과 금속 나노 입자, 무기 산화물 나노 입자 혹은 무기 질화물 나노 입자 등의 복합 플라스틱 재료로 이루어지는 기판, 앞서 서술한 합성 수지 등과 카본 섬유 혹은 카본 나노 튜브의 복합 플라스틱 재료로 이루어지는 기판, 앞서 서술한 합성 수지 등과 유리 플레이크, 유리 파이버 혹은 유리 비드의 복합 플라스틱 재료로 이루어지는 기판, 앞서 서술한 합성 수지 등과 점토 광물 혹은 운모 파생 결정 구조를 갖는 입자의 복합 플라스틱 재료로 이루어지는 기판, 얇은 유리와 앞서 서술한 어느 합성 수지 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 기판, 무기층과 유기층 (앞서 서술한 합성 수지) 을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료로 이루어지는 기판, 스테인리스 기판 또는 스테인리스와 이종(異種) 금속을 적층한 금속 다층 기판, 알루미늄 기판 또는 표면에 산화 처리 (예를 들어 양극 (陽極) 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 부착된 알루미늄 기판 등을 사용할 수 있다.
또한, 수지 기판으로는, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 및 저흡습성 등이 우수한 것이 바람직하다.
수지 기판은 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
또한, 기판의 두께는 50 ㎛ 이상 500 ㎛ 이하인 것이 바람직하다. 기판의 두께가 50 ㎛ 이상이면, 기판 자체의 평탄성이 보다 향상된다. 기판의 두께가 500 ㎛ 이하이면, 기판 자체의 가요성이 보다 향상되어, 플렉시블 디바이스용 기판으로서의 사용이 보다 용이해진다. 또한, 기판을 구성하는 재료에 따라 충분한 평탄성 및 가요성을 갖는 두께는 상이하기 때문에, 기판 재료에 따라 그 두께를 설정할 필요가 있는데, 대체로 그 범위는 50 ㎛ - 500 ㎛ 의 범위가 된다.
(활성층)
활성층 (12) 으로서 본 발명의 제조 방법에 의해 제조되는 산화물 반도체 박막 (이하, 산화물 반도체층 (12) 이라고 한다) 을 구비한다. 즉, 산화물 반도체층 (12) 은 In, Ga, Zn, O 를 주된 구성 원소로 하고, 그 조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키고, 또한, 실온 (20 ℃) 에서의 저항률이 1 Ω㎝ 이상, 1×106 Ω㎝ 이하인 것을 특징으로 하는 IGZO 막이다.
산화물 반도체층 (12) 의 막두께는 박막의 평탄성 및 성막 시간의 관점에서 5 ㎚ 이상 150 ㎚ 이하인 것이 바람직하다.
산화물 반도체층 (12) 은 앞서 서술한 바와 같이 스퍼터 등에 의해 성막할 수 있다.
(소스?드레인 전극)
소스 전극 (13) 및 드레인 전극 (14) 은 모두 높은 도전성을 갖는 것이면 특별히 제한 없이, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로 하여 사용할 수 있다.
소스 전극 (13) 및 드레인 전극 (14) 은 모두, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막할 수 있다.
소스 전극 (13) 및 드레인 전극 (14) 을 상기 금속에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 10 ㎚ 이상, 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상, 100 ㎚ 이하로 하는 것이 보다 바람직하다.
(게이트 절연막)
게이트 절연막 (15) 으로는, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, A12O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들의 화합물을 적어도 2 개 이상 함유하는 절연막 등으로 구성할 수 있다.
게이트 절연막 (15) 은 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막할 수 있다.
또한, 게이트 절연막 (15) 은 리크 전류의 저하 및 전압 내성의 향상을 위해서 충분한 두께를 가질 필요가 있는 한편, 두께가 지나치게 크면 구동 전압의 상승을 초래해 버린다. 게이트 절연막 (15) 의 두께는, 재질에 따라 다르기도 하지만, 10 ㎚ ? 10 ㎛ 가 바람직하고, 50 ㎚ ? 1000 ㎚ 가 보다 바람직하며, 100 ㎚ ? 400 ㎚ 가 특히 바람직하다.
(게이트 전극)
게이트 전극 (16) 으로는, 높은 도전성을 갖는 것이면 특별히 제한 없이, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로 하여 사용할 수 있다.
게이트 전극 (16) 은 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막할 수 있다.
게이트 전극 (16) 을 상기 금속에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 10 ㎚ 이상, 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상, 200 ㎚ 이하로 하는 것이 보다 바람직하다.
<박막 트랜지스터의 제조 방법>
도 1(A) 에 나타내는 탑 게이트-탑 컨택트형의 박막 트랜지스터 (1) 의 제조 방법에 대하여 간단히 설명한다.
기판 (11) 을 준비하고, 기판 (11) 상에 활성층인 산화물 반도체 박막 (12) 을, 앞서 서술한 스퍼터법 등의 성막 수법에 의해 성막한다. 이는 앞서 서술한 본 발명의 산화물 반도체 박막의 제조 방법에 있어서의 IGZO 막의 성막 공정에 상당한다.
이어서 산화물 반도체층 (12) 을 패터닝한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 묽은황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭함으로써 패턴을 형성한다.
또한, 산화물 반도체층 (12) 상에는, 소스, 드레인 전극 에칭시에 산화물 반도체층을 보호하기 위한 보호막을 형성해 두어도 된다. 보호막은 산화물 반도체층과 연속으로 성막해도 되고, 산화물 반도체층의 패터닝 후에 형성해도 된다.
다음으로, 산화물 반도체층 (12) 상에 소스?드레인 전극 (13, 14) 을 형성하기 위한 금속막을 형성한다.
이어서 금속막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여, 소스 전극 (13) 및 드레인 전극 (14) 을 형성한다. 이 때, 소스?드레인 전극 (13, 14) 및 이들 전극 (도시 생략) 에 접속하는 배선을 동시에 패터닝하는 것이 바람직하다.
소스?드레인 전극 (13, 14) 및 배선을 형성한 후, 게이트 절연막 (15) 을 형성하고, 게이트 절연막 (15) 에 대하여, 포토리소그래피 및 에칭에 의해 소정의 형상으로 패터닝을 실시한다.
게이트 절연막 (15) 을 형성한 후, 게이트 전극 (16) 을 형성한다. 전극막을 성막 후, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여, 게이트 전극 (16) 을 형성한다. 이 때, 게이트 전극 (16) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
(포스트 어닐)
게이트 전극 패터닝 후에 열처리 (포스트 어닐 처리) 를 실시한다. 포스트 어닐 처리는 산화물 반도체층 (12) 의 성막 후라면, 특별히 순서는 한정되지 않고, 산화물 반도체 성막 직후에 실시해도 되고, 전극, 절연막의 성막, 패터닝이 모두 끝난 후에 실시해도 된다. 또한, 이 포스트 어닐 공정은 앞서 서술한 산화물 박막의 제조에 있어서의 열처리 공정 밖에 없다.
포스트 어닐 온도는 100 ℃ 이상, 300 ℃ 이하의 조건 하에서 실시한다. 가요성 기판을 사용하는 경우를 고려하면, 100 ℃ 이상, 200 ℃ 이하에서 실시하는 것이 보다 바람직하다. 100 ℃ 이상, 300 ℃ 이하이면, 막 중의 산소 결손량을 변화시키지 않기 때문에, 어닐 전후에서의 막의 저항률 변화가 작아진다. 100 ℃ 이상, 200 ℃ 이하이면 내열성이 작은 수지 기판에 대한 적용이 용이해진다.
또한, 포스트 어닐 중의 분위기는 산화성 분위기로 하는 것이 바람직하다. 환원성 분위기 중에서 포스트 어닐을 실시하면 산화물 반도체층 중의 산소가 빠지고, 잉여 캐리어가 발생하여, 전기 특성 편차가 일어나기 쉽다.
이상의 순서에 의해, 도 1(A) 에 나타내는 박막 트랜지스터 (1) 를 제작할 수 있다.
본 발명의 박막 트랜지스터의 용도는 특별히 한정되는 것은 아니지만, 예를 들어 전기 광학 장치로서의 표시 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등) 에 있어서의 구동 소자로서 바람직하다. 특히, 특성의 면 내에 있어서의 균일성이 높기 때문에, 대면적 디바이스에 바람직하다.
또, 본 발명의 박막 트랜지스터는, 일반적인 IGZO 재료에 비해, Ga 조성비가 높은 IGZO 막을 사용하고 있기 때문에, 광학 밴드갭이 넓고, 그 결과, 가시광의 단파장 영역 (예를 들어 400 ㎚ 정도) 의 광 흡수를 저감시킬 수 있게 되기 때문에, 트랜지스터에 차광 수단을 형성할 필요가 없어, 생산 프로세스가 간편해지며, 또한 EL 발광을 효율적으로 취출할 수 있게 된다.
또한, 본 발명의 박막 트랜지스터는, 수지 기판을 사용한 저온 프로세스에서 제작할 수 있는 플렉시블 디스플레이 등의 디바이스, CCD (Charge Coupled Device), CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서, X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
본 발명의 박막 트랜지스터를 사용한 본 발명의 표시 장치 및 센서는, 모두 특성의 면 내 균일성이 높다. 또한, 여기서 말하는 「특성」이란, 표시 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
<액정 표시 장치>
도 2 에, 본 발명의 표시 장치의 일 실시형태인 액정 표시 장치에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 3 에 그 전기 배선의 개략 구성도를 나타낸다.
도 2 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 도 1(A) 에 나타낸 탑 게이트형의 박막 트랜지스터 (1) 와, 트랜지스터 (1) 의 패시베이션층 (54) 으로 보호된 게이트 전극 (16) 상에 화소 하부 전극 (55) 및 그 대향 상부 전극 (56) 사이에 끼워진 액정층 (57) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (58) 를 구비하고, TFT (10) 의 기판 (11) 측 및 컬러 필터 (58) 상에 각각 편광판 (59a, 59b) 을 구비한 구성이다.
또한, 도 3 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 서로 평행한 복수의 게이트 배선 (51) 과, 그 게이트 배선 (51) 과 교차하는, 서로 평행한 데이터 배선 (52) 을 구비하고 있다. 여기서 게이트 배선 (51) 과 데이터 배선 (52) 은 전기적으로 절연되어 있다. 게이트 배선 (51) 과 데이터 배선 (52) 의 교차부 부근에, 박막 트랜지스터 (1) 가 구비되어 있다.
박막 트랜지스터 (1) 의 게이트 전극 (16) 은 게이트 배선 (51) 에 접속되어 있고, 박막 트랜지스터 (1) 의 소스 전극 (13) 은 데이터 배선 (52) 에 접속되어 있다. 또한, 박막 트랜지스터 (1) 의 드레인 전극 (14) 은 게이트 절연막 (15) 에 형성된 컨택트홀 (19) 을 통해 (컨택트홀 (19) 에 도전체가 매립되어) 화소 하부 전극 (55) 에 접속되어 있다. 이 화소 하부 전극 (55) 은 접지된 대향 전극 (56) 과 함께 콘덴서 (53) 를 구성하고 있다.
도 2 및 도 3 에 나타낸 본 실시형태의 액정 장치에 있어서는, 탑 게이트형의 박막 트랜지스터를 구비하는 것으로 하였지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 박막 트랜지스터는 탑 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명의 박막 트랜지스터는 면 내 균일성, 안정성 및 신뢰성이 매우 높은 점에서, 액정 표시 장치에 있어서의 대화면화에 적합하다. 또한, 본 발명의 박막 트랜지스터는, 저온에서의 어닐 처리에 의해 충분한 특성을 갖는 것을 제작할 수 있기 때문에, 기판으로는 수지 기판 (플라스틱 기판) 을 사용할 수 있어, 대면적이며 균일하고, 안정적이며 또한 플렉시블한 액정 표시 장치를 제공할 수 있다.
<X 선 센서>
도 4 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 5 에 그 전기 배선의 개략 구성도를 나타낸다.
도 4 는, 보다 구체적으로는 X 선 센서 어레이의 일부를 확대한 개략 단면도이다. 본 실시형태의 X 선 센서 (7) 는 기판 상에 형성된 박막 트랜지스터 (1) 및 커패시터 (70) 와, 커패시터 (70) 상에 형성된 전하 수집용 전극 (71) 과, X 선 변환층 (72) 과, 상부 전극 (73) 을 구비하여 구성된다. 박막 트랜지스터 (1) 상에는 패시베이션막 (75) 이 형성되어 있다.
커패시터 (70) 는 커패시터용 하부 전극 (76) 과 커패시터용 상부 전극 (77) 사이에 절연막 (78) 을 끼운 구조로 되어 있다. 커패시터용 상부 전극 (77) 은 절연막 (78) 에 형성된 컨택트홀 (79) 을 통해, 박막 트랜지스터 (1) 의 소스 전극 (13) 및 드레인 전극 (14) 중 어느 일방 (도 4 에 있어서는 드레인 전극 (14)) 과 접속되어 있다.
전하 수집용 전극 (71) 은 커패시터 (70) 에 있어서의 커패시터용 상부 전극 (77) 상에 형성되어 있고, 커패시터용 상부 전극 (77) 에 접하고 있다.
X 선 변환층 (72) 은 아모르퍼스 셀렌으로 이루어지는 층이고, 박막 트랜지스터 (1) 및 커패시터 (70) 를 덮도록 형성되어 있다.
상부 전극 (73) 은 X 선 변환층 (72) 상에 형성되어 있고, X 선 변환층 (72) 에 접하고 있다.
도 5 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (7) 는, 서로 평행한 복수의 게이트 배선 (81) 과, 게이트 배선 (81) 과 교차하는, 서로 평행한 복수의 데이터 배선 (82) 을 구비하고 있다. 여기서 게이트 배선 (81) 과 데이터 배선 (82) 은 전기적으로 절연되어 있다. 게이트 배선 (81) 과 데이터 배선 (82) 의 교차부 부근에, 박막 트랜지스터 (1) 가 구비되어 있다.
박막 트랜지스터 (1) 의 게이트 전극 (16) 은 게이트 배선 (81) 에 접속되어 있고, 박막 트랜지스터 (1) 의 소스 전극 (13) 은 데이터 배선 (82) 에 접속되어 있다. 또한, 박막 트랜지스터 (1) 의 드레인 전극 (14) 은 전하 수집용 전극 (71) 에 접속되어 있고, 또한 이 전하 수집용 전극 (71) 은 접지된 대향 전극 (76) 과 함께 커패시터 (70) 를 구성하고 있다.
본 구성의 X 선 센서 (7) 에 있어서, X 선은 도 4 중, 상부 (상부 전극 (73) 측) 로부터 조사되어, X 선 변환층 (72) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (72) 에 상부 전극 (73) 에 의해 고(高)전계를 인가해 둠으로써, 생성된 전하는 커패시터 (70) 에 축적되고, 박막 트랜지스터 (1) 를 순차로 주사함으로써 판독된다.
본 발명의 X 선 센서는, 면 내 균일성이 높고, 신뢰성이 우수한 박막 트랜지스터 (1) 를 구비하기 때문에, 균일성이 우수한 화상을 얻을 수 있다.
또한, 도 4 에 나타낸 본 실시형태의 X 선 센서에 있어서는, 탑 게이트형의 박막 트랜지스터를 구비하는 것으로 하였지만, 본 발명의 센서에 있어서 사용되는 박막 트랜지스터는 탑 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
실시예
산화물 반도체 박막에 대하여 실시예, 비교예의 각 시료를 제작하고 전기 특성의 측정을 실시하였다. 또한, 본 발명의 조성 범위의 산화물 반도체 박막을 구비한 박막 트랜지스터의 실시예를 제작하고, TFT 특성의 평가를 실시하였다.
<검증 실험 1 : In-Ga 비를 변경한 IGZO 막의 인 시츄 (In-situ) 전기 측정>
In, Ga 조성비가 상이한 산화물 반도체 박막 (IGZO 막) 의 어닐 온도와 전기 특성의 관계에 대하여, 이하와 같은 시료를 제작하고, 평가를 실시하였다.
전기 저항 측정용 시료로서, 기판 상에 소정 크기의 산화물 반도체 박막을 하기 각 실시예, 비교예의 조건에서 성막하고, 그 위에 전극을 형성한 것을 제작하였다.
도 6 및 도 7 을 참조하여, 전기 저항 측정용 시료의 제작 방법에 대하여 설명한다. 도 6, 7 에 있어서 각각 (A) 는 평면도이고, (B) 는 단면도이다.
기판 (100) 으로서, 합성 석영 유리 기판 (코발렌트 마테리알사 제조, 품번 T-4040, 1 inch□ × 1 ㎜t) 을 사용하고, 이 기판 (100) 상에 산화물 반도체 박막 (101) 을 하기 각 실시예, 비교예의 조건에서 스퍼터 성막하여 제작하였다. 성막시에 메탈 마스크를 사용하고, 1 inch□ 기판 (100) 상에 3 ㎜ × 9 ㎜ 의 패턴 형상의 산화물 반도체 박막 (101) 을 성막하였다 (도 6 참조).
성막은 In2O3 타깃, Ga2O3 타깃, ZnO 타깃을 사용한 공스퍼터 (co-sputter) 에 의해 실시하고, 조성비의 조정은 각 타깃에 투입하는 전력비를 변화시킴으로써 실시하였다.
얻어진 산화물 반도체 박막 (101) 상에 전극 (102) 을 스퍼터에 의해 성막하였다. 전극 (102) 은 Ti 와 Au 의 적층막으로 이루어지는 것으로 하였다. 산화물 반도체 박막 (101) 상에, Ti 를 10 ㎚ 성막한 후, Au 를 40 ㎚ 성막하여 전극 (102) 으로 하였다. 전극 성막에 있어서도 메탈 마스크를 사용하여 패턴 성막을 실시함으로써, 4 단자 전극을 형성하였다 (도 7 참조).
(실시예 1)
실시예 1 로서, 이하의 스퍼터 성막 조건에서 산화물 반도체 박막으로서 IGZO 막을 성막하였다.
카티온 조성비 In : Ga : Zn = 0.2 : 1.8 : 1.0
막두께 50 ㎚
성막실 도달 진공도 6×10-6 ㎩
성막시 압력 4.4×10-1 ㎩
Ar 유량 30 sccm
O2 유량 0 sccm
실시예 2, 비교예 1 ? 4 로서, 실시예 1 과 카티온 조성비가 상이한 IGZO 막을 제작하였다. 또한, 카티온 조성비가 변화되면 막의 초기 저항률이 변화되어 버려, 캐리어량의 비교가 곤란해지기 때문에, 성막시의 산소 유량을 조정하여, 막의 초기 저항률이 10+2 ? 10+5 Ω㎝ 의 범위 내에 들어가도록 하였다. 여기서, 초기 저항률 (초기값) 이란, 열처리 전의 실온 (20 ℃) 에서의 저항률이다. 각 실시예, 비교예의 성막 조건으로서, 카티온 조성비 및 산소 유량 (O2 유량) 을 이하에 나타낸다. 앞서 서술한 바와 같이, 성막은 In2O3 타깃, Ga2O3 타깃, ZnO 타깃을 사용한 공스퍼터 (co-sputter) 에 의해 실시하고, 각 조성비가 되도록, 각 타깃에 투입하는 전력비를 변화시켜 실시하였다. 다른 조건은 실시예 1 과 동일하게 하였다.
(실시예 2)
실시예 2 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 0.4 : 1.6 : 1.0
O2 유량 0 sccm
(비교예 1)
비교예 1 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 0.5 : 1.5 : 1.0
O2 유량 0 sccm
(비교예 2)
비교예 2 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 0.8 : 1.2 : 1.0
O2 유량 0.1 sccm
(비교예 3)
비교예 3 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 1.0 : 1.0 : 1.0
O2 유량 0.15 sccm
(비교예 4)
비교예 4 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 1.5 : 0.5 : 1.0
O2 유량 0.45 sccm
<저항률의 온도 변화 측정>
상기 6 종의 시료 (실시예 1, 2, 비교예 1 ? 4) 에 대하여, 분위기를 제어할 수 있으며, 또한 열처리를 하면서 전기 저항 측정이 가능한 장치에 세트하고, 승온?강온 과정에서의 저항률 변화를 측정하였다. 챔버 내의 분위기는 Ar 160 sccm, O2 40 sccm 으로 하고, 10 ℃/min 으로 200 ℃ 까지 승온, 200 ℃ 에서 10 분 유지 후, 노랭 (爐冷) 에서 실온까지 냉각을 실시하였다.
실시예 1, 2 및 비교예 1 ? 4 의 승온?강온 과정에서의 온도와 저항률의 관계를 도 8 에 나타낸다.
도 8 에 나타내는 바와 같이, Ga 조성비가 줄고, In 조성비가 늘어남에 따라 열처리 전의 저항률과 열처리 후의 저항률의 차이가 커졌음을 알 수 있다. 실시예 1, 2 와 같이 Zn/(In+Ga+Zn) = 1/3 일 때, 4/5≤Ga/(In+Ga) 이면 열처리 후의 막의 저항률이 열처리 전의 저항률과 동등해짐이 밝혀졌다. 여기서 말하는 바의 동등이란 열처리 공정 후의 저항률을 ρb 로 하였을 때, 열처리 공정 전의 저항률 ρa 가 0.1ρa ≤ ρb ≤ 10ρa 범위에 들어가 있음을 가리킨다 (이하 동일). 한편, 비교예 1 ? 4 에 대해서는 승온 과정시에 급격한 저저항화가 일어나고, 그 후 강온 온도에 있어서도 저항률은 열처리 전의 값으로는 되돌아가지 않고, 열처리 후의 저항률이 크게 변화되었음이 확인되었다.
대면적의 반도체 박막을 제조하는 경우, 면 내 전체에 걸쳐 온도를 균일하게 유지하는 것은 곤란하여, 일반적으로는 어닐시에 면 내에 온도 불균일이 발생한다. 비교예 1 ? 4 와 같이, 온도 상승에 따라 저항률이 변화되고, 온도 하강시킨 후에 온도 상승 전의 저항값으로 되돌아가지 않는 경우, 면 내에 있어서의 온도 불균일에 따라 면 내에 저항값의 불균일 즉 전기 특성의 편차가 발생한다. 반면, 실시예 1 및 2 와 같이, 승온?강온 과정에 있어서 저항값에 이력이 거의 없는 경우에는, 어닐시에 면 내에 온도 불균일이 발생해도, 면 내의 전기 특성의 불균일로 이어지는 경우는 없어, 전기 특성의 면 내 균일성이 높은 반도체 박막을 얻을 수 있다고 할 수 있다.
<검증 실험 2 : Zn 조성비가 상이한 IGZO 막의 인 시츄 (In-situ) 전기 특성 측정>
다음으로 Zn 조성비가 상이한 IGZO 막의 포스트 어닐 온도와 전기 특성의 관계에 대하여, 검증 실험 1 과 동일하게 전기 저항 측정용 시료를 제작하고, 저항률의 온도 변화 측정을 실시하여 평가하였다.
전기 저항 측정용 시료로서, 하기 실시예 3, 4 및 비교예 5, 6 의 스퍼터 조건에서 IGZO 막을 제작하였다.
각 실시예, 비교예의 스퍼터 조건에 기재되어 있지 않은 조건은 실시예 1 에 대한 전기 저항 측정용 시료의 제작 방법과 동일하게 하고, 저항률의 온도 변화 측정 방법 및 조건은 검증 실험 1 과 동일하게 하였다.
(실시예 3)
실시예 3 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 0.2 : 1.8 : 0
O2 유량 0 sccm
(실시예 4)
실시예 4 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 0.2 : 1.8 : 0.5
O2 유량 0 sccm
(비교예 5)
비교예 5 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 0.2 : 1.8 : 2.0
O2 유량 0.03 sccm
(비교예 6)
비교예 6 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 0.2 : 1.8 : 3.5
O2 유량 0.1 sccm
상기 시료 (실시예 3, 4, 비교예 5, 6) 에 대하여, 승온?강온 과정에서의 저항률 변화를 측정하였다. 측정 장치 및 측정 조건은 검증 실험 1 과 동일하게 하였다.
도 9 는, 실시예 3, 4 및 비교예 5, 6 의 승온?강온 과정에서의 온도와 저항률의 관계를 나타내는 그래프이다. 도 9 에는 비교를 위해서 실시예 1 의 데이터를 함께 나타내고 있다.
In : Ga 비가 동일해도 Zn 량이 변화하면, 열처리 전후에서의 저항률의 차이가 상이함이 명확해졌다. 구체적으로 Zn 량이 늘어남에 따라 열처리 전의 저항률과 열처리 후의 저항률의 차이가 커졌음을 알 수 있다. 또한, Ga/(In+Ga) = 9/10 일 때, Zn/(In+Ga+Zn) ≤ 1/3 이면 열처리 후의 막의 저항률이 열처리 전의 저항률과 동등해지는 것이 명확해졌다.
<검증 실험 3 : 기타 조성비가 상이한 IGZO 막의 인 시츄 (In-situ) 전기 특성 측정>
기타 조성비가 상이한 IGZO 막의 어닐 온도와 전기 특성의 관계에 대하여, 검증 실험 1 과 동일하게 전기 저항 측정용 시료를 제작하고, 저항률의 온도 변화 측정을 실시하였다.
전기 저항 측정용 시료로서, 하기 실시예 5, 6 및 비교예 7, 8, 9 의 스퍼터 조건에서 IGZO 막을 제작하였다.
각 실시예, 비교예의 스퍼터 조건에 기재되어 있지 않은 조건은 실시예 1 에 대한 전기 저항 측정용 시료의 제작 방법과 동일하게 하고, 저항률의 온도 변화 측정 방법 및 조건은 검증 실험 1 과 동일하게 하였다.
(실시예 5)
실시예 5 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
본 실시예 5 의 산화물 반도체 박막은 Zn 을 함유하지 않은 In-Ga-O (IGO) 막이다.
카티온 조성비 In : Ga : Zn = 0.5 : 1.5 : 0
O2 유량 0 sccm
(실시예 6)
실시예 6 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 0.5 : 1.5 : 0.5
O2 유량 0 sccm
(실시예 7)
실시예 7 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 8 : 24 : 13
O2 유량 0 sccm
(비교예 7)
비교예 7 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
비교예 7 의 산화물 반도체 박막은 실시예 5 와 동일하게 Zn 을 함유하지 않은 In-Ga-O (IGO) 막이다.
카티온 조성비 In : Ga : Zn = 1.0 : 1.0 : 0
O2 유량 0.15 sccm
(비교예 8)
비교예 8 에 있어서의 산화물 반도체 박막의 성막 조건은 이하와 같다.
카티온 조성비 In : Ga : Zn = 0 : 1.0 : 1.0
O2 유량 0 sccm
상기 시료 (실시예 5 ? 7 및 비교예 7, 8) 에 대하여, 승온?강온 과정에서의 저항률 변화를 측정하였다. 측정 장치 및 측정 조건은 검증 실험 1 과 동일하게 하였다.
도 10 은 실시예 5 ? 7 및 비교예 7, 8 의 승온?강온 과정에서의 온도와 저항률의 관계를 나타내는 그래프이다.
비교적 Ga 조성비가 큰 실시예 5, 6 및 7 에 대해서는 실시예 1 과 동일하게 승온?강온 과정 후에 막의 저항률은 초기값으로 되돌아가고, 열처리 전의 저항률과 열처리 후의 시트 저항률이 동등한 반면에, 비교예 7, 8 에서는 승온 과정시에 급격한 저저항화가 일어나고, 그 후, 강온 과정에 있어서도 저항률은 높아지는 경우가 없어, 200 ℃ 에서의 값을 거의 유지하면서 되돌아오기 때문에, 열처리 후의 저항률이 크게 상이함이 확인되었다.
또한, 상기 검증 실험 1, 2 에 있어서의 각 실시예 및 비교예에서의 카티온 조성비는 성막 후의 막의 조성비를 나타내는 것이다. 성막 후의 막의 조성비는, 형광 X 선 분석 장치 (㎩nalytical 제조 Axios) 를 사용하여 평가하였다. 또한, 각 예의 어느 것에 대해서도, X 선 회절 측정의 결과, 결정 구조를 나타내는 피크가 확인되지 않고, 모두 비정질이었다.
도 11 은 실시예 1 ? 7, 비교예 1 ? 8 의 IGZO 막의 조성비를 삼원상태도에 플롯한 것이다. 삼원상태도 중에는, 본 발명에서 규정하고 있는 조성 범위와, 지금까지 보고가 이루어진 IGZO 의 조성비를 규정한 각 특허문헌 1 ? 4 에 대하여 규정되어 있는 조성 범위를 함께 나타내고 있다. 도 11 중에 있어서, 본 발명의 IGZO 막의 조성 범위를 영역 A 로 나타내고, 그 중 바람직한 조성 범위를 영역 B 로 나타내고 있다. 또한, 특허문헌 1 에 기재되어 있는 IGZO 막의 조성 범위는 영역 C, 특허문헌 2 에 기재되어 있는 IGZO 막의 조성 범위는 영역 D, 특허문헌 3 에 기재되어 있는 IGZO 막의 조성 범위는 영역 E, 특허문헌 4 에 기재되어 있는 IGZO 막의 조성 범위는 영역 F 로 각각 나타내어져 있다.
각 특허문헌 1 ? 4 에 있어서는, TFT 로서 사용하였을 때의 이동도, S 값이나, 광 조사 특성의 관점에서 여러 가지 조성 범위의 보고가 이루어져 있지만, 포스트 어닐하였을 때의 면 내에서의 전기 특성의 균일성을 양호한 것으로 할 수 있는 최적의 조성을 검토한 보고예는 없다.
본 발명자에 의한 상세한 연구 결과, 지금까지 보고가 이루어지지 않은 조성 범위의 IGZO 막이, 전기 특성의 안정성의 관점에서는 최적이라는 것이 밝혀졌다. 기본적으로는 Ga 조성비를 높게, In 조성비, Zn 조성비를 낮게 함으로써, 막 중 수분량이 저감되고, 막 중 수분량 편차에 의한 전기 특성 편차를 매우 작게 억제할 수 있다. Ga 조성비가 너무 지나치게 높아지면 절연막으로 되어, 트랜지스터에 사용하는 것이 곤란해지지만, 본 발명 범위의 조성이면, 막 중 수분량 편차를 억제하는 효과에 추가하여, 높은 이동도를 나타내기 때문에, 트랜지스터의 활성층으로서 바람직하다는 것이 밝혀졌다.
<검증 실험 4 : TFT 특성 평가>
본 발명의 조성 범위를 갖는 IGZO 막을 사용한 TFT 를 제작하고, 그 특성 평가를 실시하였다.
기판으로서 열산화막이 부착된 p 형 Si 기판을 사용하고, 열산화막을 게이트 절연막으로서 사용하는 간이형의 TFT 를 제작하였다. 도 12(A) 는 간이형 TFT 의 평면도이고, 동도 (B) 는 단면도이다.
(실시예 TFT 1)
실시예 TFT 1 의 간이형 TFT 는 다음과 같이 하여 제작하였다 (도 12 참조).
100 ㎚ 의 열산화막 (111) 을 표면에 구비한 p 형 Si 1 inch□ 기판 (110) 상에 실시예 1 의 성막 조건에서 IGZO 막 (112) 을 50 ㎚, 3 ㎜ × 4 ㎜ 의 패턴 성막을 실시하였다. 계속해서 분위기를 제어할 수 있는 전기로에서, 포스트 어닐 처리를 실시하였다. 포스트 어닐 분위기는 Ar 160 sccm, O2 40 sccm 으로 하고, 10 ℃/min 으로 200 ℃ 까지 승온, 200 ℃ 에서 10 분 유지 후, 노랭에서 실온까지 냉각을 실시하였다.
그 후, IGZO 막 (112) 상에 소스?드레인 전극 (113) 을 스퍼터에 의해 성막하였다. 소스?드레인 전극 성막은 메탈 마스크를 사용한 패턴 성막으로 제작하였다. Ti 를 10 ㎚ 성막 후, Au 를 40 ㎚ 성막한 것을 소스?드레인 전극 (113) 으로 하였다. 소스?드레인 전극 사이즈는 각각 1 ㎜□ 로 하고, 전극간 거리는 0.2 ㎜ 로 하였다.
(실시예 TFT 2)
IGZO 막을 실시예 2 의 성막 조건에서 성막한 것 이외에는 실시예 TFT 1 과 동일하게 하여 TFT 를 제작하였다.
(실시예 TFT 3)
IGZO 막을 실시예 3 의 성막 조건에서 성막한 것 이외에는 실시예 TFT 1 과 동일하게 하여 TFT 를 제작하였다.
(실시예 TFT 4)
IGZO 막을 실시예 5 의 성막 조건에서 성막한 것 이외에는 실시예 TFT 1 과 동일하게 하여 TFT 를 제작하였다.
(실시예 TFT 5)
IGZO 막을 실시예 7 의 성막 조건에서 성막한 것 이외에는 실시예 TFT 1 과 동일하게 하여 TFT 를 제작하였다.
상기와 같이 하여 얻어진 실시예 TFT 1 ? 5 의 간이형 TFT 에 대하여, 반도체 파라미터?애널라이저 4156C (아질렌트 테크놀로지사 제조) 를 사용하여 트랜지스터 특성 (Vg-Id 특성) 및 이동도 (μ) 의 측정을 실시하였다.
또한, Vg-Id 특성의 측정은 드레인 전압 (Vd) 을 5 V 로 고정시키고, 게이트 전압 (Vg) 을 -15 V ? +40 V 의 범위 내에서 변화시켜, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시하였다.
도 13 ? 도 17 은 각각 실시예 TFT 1 ? 5 의 Vg-Id 특성을 나타내는 그래프이다.
도 13 에 나타내는 실시예 TFT 1 은 Off 전류는 10-10A 오더이고, 또한 On/Off 비는 ?106 의 값이 얻어지고, 노멀리 오프형으로 구동하였다. 전계 효과 이동도는 3 ㎠/Vs 이고, 저온 형성이면서 또한 아모르퍼스 실리콘에 비해 충분히 높은 이동도를 갖는 양호한 트랜지스터 특성을 나타냈다.
도 14 ? 도 17 에 나타낸 실시예 TFT 2 ? 5 에 대해서도 동일하게 양호한 트랜지스터 특성을 나타냈다.
1, 2, 3, 4 : 박막 트랜지스터
11 : 기판
12 : 활성층 (산화물 반도체 박막)
13 : 소스 전극
14 : 드레인 전극
15 : 게이트 절연막
16 : 게이트 전극

Claims (11)

  1. In, Ga, Zn 및 O 를 주된 구성 원소로 하고, 조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키는 산화물 반도체 박막을 성막하는 성막 공정과,
    상기 산화물 반도체 박막에 대하여, 산화성 분위기 중에서 100 ℃ 이상, 300 ℃ 이하의 열처리를 실시하는 열처리 공정을 포함하고,
    상기 열처리 공정 후의 상기 산화물 반도체 박막의 저항률이 1 Ω㎝ 이상, 1×106 Ω㎝ 이하가 되도록, 상기 성막 공정에 있어서의 성막 조건 및 상기 열처리 공정에 있어서의 열처리 조건이 설정되어 있는 것을 특징으로 하는 산화물 반도체 박막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 성막 공정에 있어서, 상기 산화물 반도체 박막으로서 상기 조성비가 3/4 ≤ Ga/(In+Ga) ≤ 9/10 을 더 만족시키는 것을 성막하는 것을 특징으로 하는 산화물 반도체 박막의 제조 방법.
  3. 제 1 항에 있어서,
    상기 열처리의 온도를 100 ℃ 이상, 200 ℃ 이하로 하는 것을 특징으로 하는 산화물 반도체 박막의 제조 방법.
  4. 제 1 항에 있어서,
    상기 열처리 공정 전의 상기 산화물 반도체 박막의 저항률이, 그 열처리 공정 후의 저항률과 동등한 것을 특징으로 하는 산화물 반도체 박막의 제조 방법.
  5. 제 1 항에 있어서,
    상기 성막 공정에 있어서, 상기 산화물 반도체 박막을 스퍼터링에 의해 성막하는 것을 특징으로 하는 산화물 반도체 박막의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 산화물 반도체 박막의 제조 방법을 이용하여 제작된 In, Ga, Zn, O 를 주된 구성 원소로 하는 산화물 반도체 박막으로서,
    조성비가 11/20 ≤ Ga/(In+Ga+Zn) ≤ 9/10, 3/4 ≤ Ga/(In+Ga) ≤ 1, 또한 Zn/(In+Ga+Zn) ≤ 1/3 을 만족시키고, 또한, 저항률이 1 Ω㎝ 이상, 1×106 Ω㎝ 이하인 것을 특징으로 하는 산화물 반도체 박막.
  7. 기판 상에, 활성층과 소스 전극과 드레인 전극과 게이트 절연막과 게이트 전극을 갖는 박막 트랜지스터로서,
    상기 활성층이, 제 6 항에 기재된 산화물 반도체 박막으로 이루어지는 것임을 특징으로 하는 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 기판이 가요성을 갖는 것임을 특징으로 하는 박막 트랜지스터.
  9. 제 7 항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는 표시 장치.
  10. 제 7 항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는 이미지 센서.
  11. 제 7 항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는 X 선 센서.
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JP5901420B2 (ja) * 2012-05-14 2016-04-13 富士フイルム株式会社 薄膜トランジスタの製造方法
DE112016001033T5 (de) * 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben
US9941324B2 (en) 2015-04-28 2018-04-10 Nlt Technologies, Ltd. Semiconductor device, method of manufacturing semiconductor device, photodiode array, and imaging apparatus

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP5607349B2 (ja) * 2008-12-26 2014-10-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5552440B2 (ja) * 2009-02-13 2014-07-16 株式会社アルバック トランジスタの製造方法

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