JP5560064B2 - Igzo系アモルファス酸化物薄膜の製造方法及びそれを用いた電界効果型トランジスタの製造方法 - Google Patents
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Description
IGZO系アモルファス酸化物薄膜を基板上にスパッタ成膜し、その後前記薄膜をアニール処理してIGZO系アモルファス酸化物薄膜を製造する方法であって、成膜装置内の水分量と前記アニール処理の温度の組み合わせを変化させて、任意の電気抵抗値を有する前記アモルファス酸化物薄膜を製造することを特徴とするものである。
前記半導体層と、
前記ソース/ドレイン電極の少なくとも前記半導体層に接する面側の導電層,前記ゲート電極の少なくとも前記半導体層に接する面側の導電層,及び前記ゲート絶縁膜のうち少なくとも1つを、上記本発明のIGZO系アモルファス酸化物薄膜の製造方法により製造することを特徴とするものである。
100≦T(℃)≦300 ・・・(2)、
5×10−4<P(Pa) ・・・(3)、
P(Pa)<1×10−5 ・・・(4)、
2×10−5≦P(Pa)≦1×10−4 ・・・(5)
200≦T(℃)≦300 ・・・(7)、
P(Pa)=5×10−5 ・・・(8)、
120≦T(℃)≦270 ・・・(9)、
P(Pa)=6.5×10−5 ・・・(10)、
100≦T(℃)≦240 ・・・(11)、
P(Pa)=1×10−4 ・・・(12)、
100≦T(℃)≦195 ・・・(13)
なお、上記式(6),(8),(10),(12)の背圧Pの値は、±10%の幅を有するものとする。
本発明者は、電気的ストレスに対して安定性の良好なIGZO系アモルファス酸化物薄膜を製造する方法について鋭意検討を行った。その結果、成膜装置内の水分量によって成膜されるIGZO系アモルファス酸化物薄膜の電気抵抗値が変化すること、更に、その値は、スパッタ成膜後のアニール処理温度によって変化すること、つまり、成膜装置内の水分量とスパッタ成膜後のアニール処理温度の組み合わせを好適化することにより、導電体領域から絶縁体領域の範囲内の任意の電気抵抗値を有し、且つ、電気的ストレスに対して安定性の良好なIGZO系アモルファス酸化物薄膜を製造可能であることを見出した。(後記実施例1、図3を参照)。
また、これら樹脂基板中に酸化ケイ素粒子,金属ナノ粒子,無機酸化物ナノ粒子,無機窒化物ナノ粒子, 金属系・無機系のナノファイバー又はマイクロファイバー,カーボン繊維,カーボンナノチューブ,ガラスフェレーク,ガラスファイバー,ガラスビーズ,粘土鉱物、雲母派生結晶構造を含んだ複合樹脂基板、
薄いガラスと上記単独有機材料との間に少なくとも1回の接合界面を有する積層プラスチック材料、無機層(ex.SiO2, Al2O3, SiOxNy)と有機層(上記)を交互に積層することで少なくとも1回以上の接合界面を有するバリア性能を有する複合材料、
ステンレス基板、あるいはステンレスと異種金属を積層した金属多層基板、アルミニウム基板、あるいは、表面に酸化処理(例えば、陽極酸化処理)を施すことで、表面の絶縁性を向上してある酸化被膜付きのアルミニウム基板等を挙げることができる。
(式中0≦x≦2かつmは自然数)
「背景技術」の項目において述べたように、かかる成膜ガス中のArとO2の流量比により、スパッタ成膜される膜の電気抵抗値が変化するので、本発明の成膜方法において、背圧に加えてこの流量比も変化させて電気抵抗値を制御してもよいが、酸素分圧を高くすることにより成膜速度が低下する傾向があり、後記比較例1の図5に示されるように、背圧及びアニール処理温度によっては、成膜時の酸素分圧の電気抵抗値への影響はほとんどなくなる場合もある。本発明では、背圧とアニール処理温度を好適化するだけで、導電体領域から絶縁体領域の任意の電気抵抗値を有するIGZO系アモルファス酸化物薄膜を製造することができるので、酸素分圧O2/Arは1/15以下の一定値とすることが好ましい。
100≦T(℃)≦300 ・・・(2)、
5×10−4≦P(Pa) ・・・(3)、
P(Pa)≦1×10−5 ・・・(4)、
2×10−5≦P(Pa)≦1×10−4 ・・・(5)、
P(Pa)=2×10−5 ・・・(6)、
200≦T(℃)≦300 ・・・(7)、
P(Pa)=5×10−5 ・・・(8)、
120≦T(℃)≦270 ・・・(9)、
P(Pa)=6.5×10−5 ・・・(10)、
100≦T(℃)≦240 ・・・(11)、
P(Pa)=1×10−4 ・・・(12)、
100≦T(℃)≦195 ・・・(13)
図2Aから図2Dを参照して、上記本発明のIGZO系アモルファス酸化物薄膜の製造方法により製造されたIGZO系アモルファス酸化物薄膜を備えた電界効果型トランジスタ及びその製造方法について説明する。本実施形態では、ボトムゲート型を例として説明する。図2Aから図2Dは、電界効果型トランジスタ(TFT)の製造工程図(基板の厚み方向の断面図)である。視認しやすくするため、構成要素の縮尺は実際のものとは適宜異ならせてある。
以上の工程により、本実施形態のTFT2が製造される。
(実施例1)
約1cm2の正方形の市販の合成石英基板(1mm厚,T−4040合成石英基板)上に、InGaZnO4(at比)多結晶ターゲットを用いて、基板上に膜厚50nmのIGZO膜を成膜した。
背圧を1×10−6Paの一定条件とし、成膜ガスの酸素流量を0.25sccm,0.33sccm,0.4sccmと変化させた以外は実施例1と同様としてIGZOアモルファス酸化物薄膜のサンプルを作製し、実施例1と同様のアニール条件でアニールしてそれぞれの電気抵抗値を測定した。その結果を図5に示す。
2 電界効果型トランジスタ(薄膜トランジスタ:TFT)
11 活性層(半導体層)
21 ゲート電極
22 ソース電極
23 ドレイン電極
31 ゲート絶縁膜
32 保護膜
B 成膜基板
Claims (18)
- IGZO系アモルファス酸化物薄膜を基板上にスパッタ成膜し、その後前記薄膜をアニール処理して所定の電気抵抗値を有する第1のIGZO系アモルファス酸化物薄膜を形成し、
前記スパッタ成膜の成膜装置内の水分量と前記アニール処理の温度の組み合わせを変化させて、前記第1のIGZO系アモルファス酸化物薄膜と異なる電気抵抗値を有する第2のIGZO系アモルファス酸化物薄膜を形成するIGZO系アモルファス酸化物薄膜の製造方法。 - 前記スパッタ成膜において、前記第1のIGZO系アモルファス酸化物薄膜の成膜に用いるターゲットと、前記第2のIGZO系アモルファス酸化物薄膜の成膜に用いるターゲットとが同一組成を有する請求項1記載のIGZO系アモルファス酸化物薄膜の製造方法。
- 前記水分量と前記アニール処理の温度の組み合わせのうち、前記アニール処理の温度を一定とすることを特徴とする請求項1又は2いずれか1項に記載のIGZO系アモルファス酸化物薄膜の製造方法。
- 前記アニール処理の温度を100℃以上300℃以下とすることを特徴とする請求項1〜3いずれか1項記載のIGZO系アモルファス酸化物薄膜の製造方法。
- 前記基板として、可とう性基板を用いることを特徴とする請求項4に記載のIGZO系アモルファス酸化物薄膜の成膜方法。
- 前記スパッタ成膜を、成膜圧力10Pa以下で実施することを特徴とする請求項1〜5いずれか1項記載のIGZO系アモルファス酸化物薄膜の製造方法。
- 前記スパッタ成膜において、成膜ガスがArとO2とを含むものであり、
該成膜ガス中のArとO2との流量比がO2/Ar≦1/15であることを特徴とする請求項1〜6いずれか1項記載のIGZO系アモルファス酸化物薄膜の製造方法。 - 前記水分量を、前記スパッタ成膜における背圧により変化させることを特徴とする請求項1〜7いずれか1項記載のIGZO系アモルファス酸化物薄膜の製造方法。
- 前記背圧が2×10−3Pa以下であることを特徴とする請求項1〜8いずれか1項のいずれかに記載のIGZO系アモルファス酸化物薄膜の製造方法。
- 基板上に、IGZO系アモルファス酸化物からなる半導体層,ソース/ドレイン電極,ゲート電極,及びゲート絶縁膜を備えてなる電界効果型トランジスタの製造方法において、
前記半導体層と、
前記ソース/ドレイン電極,前記ゲート電極,及び前記ゲート絶縁膜のうち少なくとも1つとを、
請求項1〜9いずれか1項記載のIGZO系アモルファス酸化物薄膜の製造方法により製造することを特徴とする電界効果型トランジスタの製造方法。 - 前記半導体層を下記式(1)及び(2)を満足する条件で製造し、前記ゲート絶縁膜を下記式(2)及び(3)を満足する条件で製造することを特徴とする請求項10記載の電界効果型トランジスタの製造方法。
1×10−5≦P(Pa)≦5×10−4 ・・・(1)、
100≦T(℃)≦300 ・・・(2)、
5×10−4≦P(Pa) ・・・(3)
(Pは前記スパッタ成膜における背圧、Tは前記アニール処理の温度である。) - 前記半導体層を下記式(1)及び(2)を満足する条件で製造し、前記ソース/ドレイン電極又はゲート電極の少なくとも前記半導体層に接する面側の導電層を下記式(2)及び(4)を満足する条件で製造することを特徴とする請求項10に記載の電界効果型トランジスタの製造方法。
1×10−5≦P(Pa)≦5×10−4 ・・・(1)、
100≦T(℃)≦300 ・・・(2)、
P(Pa)<1×10−5 ・・・(4)
(Pは前記背圧、Tは前記アニール処理の温度である。) - 前記半導体層を、下記式(1)及び(2)を満足する条件で製造し、前記ゲート絶縁膜を下記式(2)及び(3)を満足する条件で製造し、前記ソース/ドレイン電極又はゲート電極の少なくとも前記半導体層に接する面側の導電層を下記式(2)及び(4)を満足する条件で製造することを特徴とする請求項10に記載の電界効果型トランジスタの製造方法。
1×10−5≦P(Pa)≦5×10−4 ・・・(1)、
100≦T(℃)≦300 ・・・(2)、
5×10−4<P(Pa) ・・・(3)、
P(Pa)<1×10−5 ・・・(4)、
(Pは前記背圧、Tは前記アニール処理の温度である。) - 更に下記式(5)を満足する条件で前記半導体層を製造することを特徴とする請求項11〜13いずれか1項記載の電界効果型トランジスタの製造方法。
2×10−5≦P(Pa)≦1×10−4 ・・・(5) - 前記半導体層を、下記式(6)及び(7)を満足する条件で製造することを特徴とする請求項14に記載の電界効果型トランジスタの製造方法。
P(Pa)=2×10−5 ・・・(6)、
200≦T(℃)≦300 ・・・(7) - 前記半導体層を、下記式(8)及び(9)を満足する条件で製造することを特徴とする請求項14に記載の電界効果型トランジスタの製造方法。
P(Pa)=5×10−5 ・・・(8)、
120≦T(℃)≦270 ・・・(9) - 前記半導体層を、下記式(10)及び(11)を満足する条件で製造することを特徴とする請求項14に記載の電界効果型トランジスタの製造方法。
P(Pa)=6×10−5 ・・・(10)、
100≦T(℃)≦240 ・・・(11) - 前記半導体層を、下記式(12)及び(13)を満足する条件で製造することを特徴とする請求項14に記載の電界効果型トランジスタの製造方法。
P(Pa)=1×10−4 ・・・(12)、
100≦T(℃)≦195 ・・・(13)
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