KR20110100148A - Ｉｇｚｏ계 아모퍼스 산화물 박막의 제조 방법 및 그것을 사용한 전계 효과형 트랜지스터의 제조 방법 - Google Patents
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Abstract
도전체 영역으로부터 절연체 영역까지의 범위 내에서 소망의 전기 저항값을 갖고, 또한 전기적 스트레스에 대하여 안정성이 양호한 IGZO계 아모퍼스 산화물 박막을 제조한다.
IGZO계 아모퍼스 산화물 박막을 기판 상에 스퍼터 성막하고, 그 후 어닐링 처리해서 IGZO계 아모퍼스 산화물 박막을 제조하는 방법으로서 성막 장치 내의 수분량과 어닐링 처리의 온도의 조합을 변화시켜서 도전체 영역에서부터 절연체 영역의 범위 내의 임의의 전기 저항값을 갖는 아모퍼스 산화물 박막을 제조한다.
IGZO계 아모퍼스 산화물 박막을 기판 상에 스퍼터 성막하고, 그 후 어닐링 처리해서 IGZO계 아모퍼스 산화물 박막을 제조하는 방법으로서 성막 장치 내의 수분량과 어닐링 처리의 온도의 조합을 변화시켜서 도전체 영역에서부터 절연체 영역의 범위 내의 임의의 전기 저항값을 갖는 아모퍼스 산화물 박막을 제조한다.
Description
본 발명은 IGZO계 아모퍼스 산화물 박막의 제조 방법 및 이 제조 방법을 사용한 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.
전계 효과형 트랜지스터는 반도체 메모리용 집적 회로의 단위 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등에 사용되고 있고, 특히 박막화된 것은 박막 트랜지스터(TFT)로서 폭넓은 분야에서 사용되고 있다.
전계 효과형 트랜지스터를 형성하는 반도체 채널층(활성층)으로서는 실리콘 반도체나 그 화합물이 많이 사용되고 있고, 고속 동작이 필요한 고주파 증폭 소자, 집적 회로 등에는 단결정 실리콘, 저속 동작으로 충분하지만 디스플레이용 등 대면적화로의 대응이 요구되는 액정 구동 장치용에는 아모퍼스 실리콘이 사용되고 있다.
디스플레이 분야에서는 최근 경량이며 또한 구부러지는 플렉시블 디스플레이가 주목을 받고 있다. 이와 같은 플렉시블 디바이스에는 가요성이 높은 수지 기판이 주로 사용되지만 수지 기판은 그 내열 온도가 통상 150℃∼200℃, 내열성이 높은 폴리이미드계 수지라도 300℃ 정도로 유리 기판 등의 무기 기판에 비해서 낮다. 아모퍼스 실리콘은 그 제조 공정에 있어서 300℃를 초과하는 고온의 가열 처리가 통상 필요하게 되어 있으므로 내열성이 낮은 현재의 디스플레이에 있어서의 플렉시블 기판 등의 지지 기판으로는 사용하는 것이 어렵다.
한편, 실온에서 성막 가능하며, 또한 아모퍼스로도 반도체로서의 성능을 내는 것이 가능한 In-Ga-Zn-O계(IGZO계)의 산화물 반도체가 토코다이 호소노들에 의해 발견되어 차세대 디스플레이용의 TFT 재료로서 유망시되고 있다(비특허문헌 1, 2).
또한, IGZO계 산화물은 반도체뿐만 아니라 도전체나 절연체의 전기 저항값이 될 수 있는 것이 알려져 있다. 예를 들면, 특허문헌 1의 도 4(본 명세서 도 6)에는 실온에서의 진공 성막 후에 반도체막이었던 아모퍼스 IGZO막에 120℃∼250℃의 어닐링 처리(열처리)를 실시하면 1 자릿수∼3 자릿수 이상 저저항화되는 것이 나타내어져 있다.
또한, 특허문헌 2에는 IGZO계 아모퍼스 산화물 박막으로 이루어지는 반도체층과 게이트 절연막을 구비한 트랜지스터가 개시되어 있고, 스퍼터 성막 시의 스퍼터 가스 중의 산소 유량비를 10% 이하로 해서 반도체막을, 20% 이상으로 해서 게이트 절연막을 성막하는 것이 개시되어 있다. 특허문헌 2에서는 IGZO계 아모퍼스 산화물 반도체막을 활성층으로 하는 트랜지스터에 있어서 게이트 절연막을 같은 IGZO계 산화물막으로 함으로써 제조 프로세스를 간략화해서 저비용화를 꾀하고 있다. 제조 프로세스의 간략화 및 저비용화의 관점에서는 이와 같이 동일 원소로 이루어지는 막에 의해 반도체막과 절연체막 또한 도전체막까지를 제조 가능한 것이 바람직하다.
그러나, 특허문헌 2에서는 어느 쪽의 막도 실온 성막한 것을 어닐링 처리를 실시하지 않고 그대로 사용하고 있다. 실온 성막 후에 어닐링 처리 등의 안정화 처리를 실시하지 않은 IGZO계의 아모퍼스 산화물 반도체는 TFT의 활성층으로서 기능하지만 구동할 때의 전기적 스트레스에 의해 역치 전압이 시프트되기 쉬워 소자 안정성에 문제가 있는 것이 알려져 있다.
특허문헌 1에는 150℃ 보다 높고 281℃ 미만의 어닐링 처리를 실시함으로써 구동할 때의 전기적 스트레스에 의한 역치 전압의 시프트를 억제할 수 있는 것이 기재되어 있지만, 상기된 바와 같이, 이와 같은 온도 범위에서의 어닐링 처리에서는 어닐링 처리에 의해 반도체층이 저저항화되기 때문에 양호한 반도체 특성을 얻는 것이 어렵다. 소자 안정성이 우수한 활성층으로서는, 비특허문헌 3이나 비특허문헌 4 등에 기재되어 있는 바와 같이, 성막 후 350℃∼400℃에서 어닐링 처리를 실시한 IGZO계 아모퍼스 산화물 반도체가 바람직하다고 되어 있다. 이와 같은 경향은 본 발명자들도 확인했다.(후기 실시예 도 5를 참조).
또한, 특허문헌 3에는 아모퍼스 산화물막을 반도체층으로 해서 구비한 전계 효과형 트랜지스터에 있어서 소자 안정성을 양호하게 하기 위해서 전극부 및 반도체층에 수소 또는 중수소를 첨가하는 것이 개시되어 있다.
K. Nomura et al, Science, 300(2003)1269.
K. Nomura et al, Nature, 432(2004)488
K. Nomura et al, Applied Physics Letters 93(2008)192107
D. Kang et al, Applied Physics Letters 90(2008)192101
그러나, 성막 후 350℃∼400℃에서의 어닐링 처리는 내열성이 낮은 수지 기판을 사용한 경우에 적용할 수 없다. 또한, 수소나 중수소가 도입되기 위해서는 새로운 설비 및 프로세스를 필요로 하기 때문에 프로세스의 간이성 및 비용면에 있어서 과제가 있다.
본 발명은 상기 사정을 감안하여 이루어진 것이며 수지 기판 등의 내열 온도 이하의 조건에서도 제조 가능하며 또한 도전체 영역에서부터 절연체 영역까지의 범위 내에서 소망의 전기 저항값을 갖고 또한 전기적 스트레스에 대하여 안정성이 양호한 IGZO계 아모퍼스 산화물 박막을 제조하는 방법 및 소자 안정성이 우수하고 간이한 제조 프로세스로 저비용으로 제조 가능한 IGZO계 전계 효과형 트랜지스터의 제조 방법을 제공하는 것을 목적으로 하는 것이다.
본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법은
IGZO계 아모퍼스 산화물 박막을 기판 상에 스퍼터 성막하고, 그 후 상기 박막을 어닐링 처리해서 IGZO계 아모퍼스 산화물 박막을 제조하는 방법으로서 성막 장치 내의 수분량과 상기 어닐링 처리의 온도의 조합을 변화시켜서 임의의 전기 저항값을 갖는 상기 아모퍼스 산화물 박막을 제조하는 것을 특징으로 하는 것이다.
본 명세서에 있어서 IGZO계 아모퍼스 산화물 박막은 In, Ga를 포함하는 아모퍼스 산화물 박막을 의미하고, 바람직하게는 Zn을 더 포함하는 아모퍼스 산화물 박막을 의미한다. 이들의 금속 원소 이외에 도펀트나 치환 원소 등의 다른 원소를 포함하고 있어도 좋다.
본 명세서에 있어서 어닐링 처리는 스퍼터 성막 후의 어닐링 처리에 추가하여 스퍼터 성막된 박막이 가열되는 모든 처리를 포함하는 것으로 하고, 예를 들면 포토리소그래피 등의 패터닝 공정이나 적층되는 막의 성막 공정에 있어서의 가열 처리 등을 포함하는 것으로 한다.
본 명세서에 있어서 「임의의 전기 저항값」은 도전체에서부터 절연체까지의 전기 저항값의 영역에 있어서의 임의의 전기 저항값을 의미한다.
본 명세서에 있어서 「도전체」는 비저항값이 100Ω·㎝ 이하인 것을 의미한다. 또한, 「반도체」는 비저항값이 103∼106Ω·㎝의 범위 내인 것을 의미한다. 또한, 「절연체」는 비저항값이 107Ω·㎝ 이상인 것을 의미한다.
본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 있어서 상기 수분량과 상기 어닐링 처리의 온도의 조합 중 상기 어닐링 처리의 온도를 일정하게 하는 것이 바람직하고, 상기 수분량은 상기 스퍼터 성막에 있어서의 배압에 의해 변화시키는 것이 바람직하다.
여기서, 「스퍼터 성막에 있어서의 배압」은 스퍼터 성막할 때에 기판이 설치되는 진공 용기(성막 장치) 내의 도달 진공도이며, 성막 개시 전, 즉 성막 장치 중에 성막 가스를 도입하기 전의 성막 장치 내의 진공도를 의미한다.
본 명세서에 있어서 도달 진공도(배압)는 스퍼터 성막 장치에 설치되어 있는 이온 게이지(전리 진공계)의 값을 판독한 값으로 하고 있다. 성막 장치 내의 도달 진공도(배압)는 성막 장치 내의 수분량(수분압)과 대체로 등가이기 때문에 질량 분석계(예를 들면, 알박 사의 Qulee CGM 시리즈 등)를 사용해서 측정된 수분압으로부터 구한 값으로 해도 좋다.
본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의하면 상기 기판 상에 제조하는 상기 아모퍼스 산화물 박막이 소정의 전기 저항값을 갖는 제 1 아모퍼스 산화물 박막과, 상기 제 1 아모퍼스 산화물 박막과 다른 전기 저항값을 갖는 제 2 아모퍼스 산화물 박막을 포함하는 경우에 동일한 스퍼터 성막 장치에서 제 1 및 제 2 아모퍼스 산화물 박막을 성막할 수 있어 바람직하다.
본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 있어서 상기 어닐링 처리의 온도를 300℃ 이하로 하는 것이 바람직하다. 이와 같은 구성에서는 상기 기판이 수지 기판인 경우에도 적용될 수 있다. 또한, 상기 어닐링 처리의 온도를 100℃ 이상으로 하는 것이 보다 바람직하다.
또한, 본 발명에 있어서 상기 배압은 2×10-3Pa 이하인 것이 바람직하다.
본 발명에 있어서 상기 스퍼터 성막을 성막 압력 10Pa 이하에서 실시하는 것이 바람직하다. 또한, 상기 스퍼터 성막에 있어서 성막 가스가 Ar과 O2를 포함하는 것이며 상기 성막 가스 중의 Ar과 O2의 유량비가 O2/Ar≤1/15인 것이 바람직하다.
본 발명의 전계 효과형 트랜지스터의 제조 방법은 기판 상에 활성층을 포함하는 반도체층과, 소스/드레인 전극과, 게이트 전극과, 게이트 절연막을 구비해서 이루어지는 전계 효과형 트랜지스터의 제조 방법에 있어서,
상기 반도체층과,
상기 소스/드레인 전극의 적어도 상기 반도체층에 접하는 면측의 도전층, 상기 게이트 전극의 적어도 상기 반도체층에 접하는 면측의 도전층 및 상기 게이트 절연막 중 적어도 한개를 상기 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의해 제조하는 것을 특징으로 하는 것이다.
본 발명의 전계 효과형 트랜지스터의 제조 방법에 있어서 상기 반도체층을 하기 식(1) 및 식(2)를 만족하는 조건에서, 상기 게이트 절연막을 하기 식(2) 및 식(3)을 만족하는 조건에서, 상기 소스/드레인 전극 또는 게이트 전극의 적어도 상기 반도체층에 접하는 면측의 도전층을 하기 식(2) 및 식(4)를 만족하는 조건에서 제조하는 것이 바람직하다(P는 상기 배압, T는 상기 어닐링 처리의 온도이다.). 상기 반도체층은 또한 하기 식(5)를 만족하는 조건에서 제조하는 것이 보다 바람직하다.
1×10-5≤P(Pa)≤5×10-4 ···(1),
100≤T(℃)≤300 ···(2),
5×10-4<P(Pa) ···(3),
P(Pa)<1×10-5 ···(4),
2×10-5≤P(Pa)≤1×10-4 ···(5)
예를 들면, 상기 식(1) 및 식(2)를 만족하는 조건에서 상기 반도체막을 성막 가능한 조건으로서는 하기 식(6) 및 식(7)을 만족하는 조건, 하기 식(8) 및 식(9)를 만족하는 조건, 하기 식(10) 및 식(11)을 만족하는 조건 및 하기 식(12) 및 식(13)을 만족하는 조건을 들 수 있다(P는 상기 배압, T는 상기 어닐링 처리의 온도이다.).
P(Pa)=2×10-5 ···(6),
200≤T(℃)≤300 ···(7),
P(Pa)=5×10-5 ···(8),
120≤T(℃)≤270 ···(9),
P(Pa)=6.5×10-5 ···(10),
100≤T(℃)≤240 ···(11),
P(Pa)=1×10-4 ···(12),
100≤T(℃)≤195 ···(13)
또한, 상기 식(6), 식(8), 식(10), 식(12)의 배압(P)의 값은 ±10%의 폭을 갖는 것으로 한다.
(발명의 효과)
본 발명자는 IGZO계 아모퍼스 산화물 박막을 기판 상에 스퍼터 성막할 때에 스퍼터 성막 시의 배압과, 스퍼터 성막 후의 어닐링 처리 온도를 적합화함으로써 도전체 영역에서부터 절연체 영역의 범위 내의 임의의 전기 저항값을 갖고, 또한 전기적 스트레스에 대하여 안정성이 양호한 IGZO계 아모퍼스 산화물 박막을 제조 가능한 것을 발견했다. 본 발명에서는 스퍼터 성막 시의 배압을 변화시켜서 스퍼터 성막을 행하고, 그 후 어닐링 처리를 하는 것만의 간이한 방법에 의해 도전체 영역에서부터 절연체 영역의 범위 내에 있어서 신뢰성을 향상시킨 IGZO계 아모퍼스 산화물 박막을 제조할 수 있다.
또한, 본 발명에서는 어닐링 처리 온도를 100℃∼300℃의 범위로 해도 배압과 어닐링 처리 온도의 조합을 선택해서 소망의 전기 저항값을 얻을 수 있으므로 성막 기판으로서 내열 온도가 300℃ 이하인 수지 기판을 적용할 수 있다.
따라서, 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법을 사용함으로써 반도체층 뿐만 아니라 게이트 절연막이나 층간 절연막 등의 절연층, 각종 전극층 또는 이종 전극층과 반도체층 사이의 콘택트층 등의 복수의 층을 어닐링을 실시함으로써 신뢰성을 향상시킨 IGZO계 아모퍼스 산화물 박막에 의해 구성할 수 있기 때문에 소자 안정성이 우수하고, IGZO계 전계 효과형 트랜지스터를 간이한 제조 프로세스로 저비용으로 제조할 수 있다. 또한, 기판으로서 수지 기판 등의 플렉시블 기판을 사용한 구성에서는 소자 안정성이 우수하고 또한 플렉시블한 IGZO계 전계 효과형 트랜지스터를 간이한 제조 프로세스로 저비용으로 제조할 수 있다.
도 1은 스퍼터 성막 시에 배압을 변화시켰을 때의 성막 장치 중의 수분량과 성막되는 IGZO계 아모퍼스 산화물 박막 중의 수분량의 관계를 모식적으로 나타내는 도면이다.
도 2a는 본 발명에 의한 일실시형태의 반도체 장치(박막 소자)의 제조 공정을 나타내는 단면도(그 1)이다.
도 2b는 본 발명에 의한 일실시형태의 반도체 장치의 제조 공정을 나타내는 단면도(그 2)이다.
도 2c는 본 발명에 의한 일실시형태의 반도체 장치의 제조 공정을 나타내는 단면도(그 3)이다.
도 2d는 본 발명에 의한 일실시형태의 반도체 장치의 제조 공정을 나타내는 단면도(그 4)이다.
도 3은 실시예 1에 있어서 다른 배압으로 스퍼터 성막된 IGZO계 아모퍼스 산화물 박막의 전기 저항값과 어닐링 처리 온도의 관계를 나타내는 도면이다.
도 4는 도 3에 나타내어지는 스퍼터 성막 후의 IGZO계 아모퍼스 산화물 박막 표면의 OH기의 피크 파장 부근의 IR 스펙트럼을 나타내는 도면이다.
도 5는 비교예 1에 있어서 다른 산소 유량으로 스퍼터 성막된 IGZO계 아모퍼스 산화물 박막의 전기 저항값과 어닐링 처리 온도의 관계를 나타내는 도면이다.
도 6는 특허문헌 1의 도 4이다.
도 2a는 본 발명에 의한 일실시형태의 반도체 장치(박막 소자)의 제조 공정을 나타내는 단면도(그 1)이다.
도 2b는 본 발명에 의한 일실시형태의 반도체 장치의 제조 공정을 나타내는 단면도(그 2)이다.
도 2c는 본 발명에 의한 일실시형태의 반도체 장치의 제조 공정을 나타내는 단면도(그 3)이다.
도 2d는 본 발명에 의한 일실시형태의 반도체 장치의 제조 공정을 나타내는 단면도(그 4)이다.
도 3은 실시예 1에 있어서 다른 배압으로 스퍼터 성막된 IGZO계 아모퍼스 산화물 박막의 전기 저항값과 어닐링 처리 온도의 관계를 나타내는 도면이다.
도 4는 도 3에 나타내어지는 스퍼터 성막 후의 IGZO계 아모퍼스 산화물 박막 표면의 OH기의 피크 파장 부근의 IR 스펙트럼을 나타내는 도면이다.
도 5는 비교예 1에 있어서 다른 산소 유량으로 스퍼터 성막된 IGZO계 아모퍼스 산화물 박막의 전기 저항값과 어닐링 처리 온도의 관계를 나타내는 도면이다.
도 6는 특허문헌 1의 도 4이다.
「IGZO계 아모퍼스 산화물 박막의 제조 방법」
본 발명자는 전기적 스트레스에 대하여 안정성이 양호한 IGZO계 아모퍼스 산화물 박막을 제조하는 방법에 대해서 예의 검토를 행했다. 그 결과, 성막 장치 내의 수분량에 의해 성막되는 IGZO계 아모퍼스 산화물 박막의 전기 저항값이 변화됨으로써, 또한 그 값은 스퍼터 성막 후의 어닐링 처리 온도에 의해 변화됨으로써, 즉 성막 장치 내의 수분량과 스퍼터 성막 후의 어닐링 처리 온도의 조합을 적합화함으로써 도전체 영역에서부터 절연체 영역의 범위 내의 임의의 전기 저항값을 갖고, 또한 전기적 스트레스에 대하여 안정성이 양호한 IGZO계 아모퍼스 산화물 박막을 제조 가능한 것을 발견했다.(후기 실시예 1, 도 3을 참조).
스퍼터 성막에 있어서 성막 장치 내의 물 함유량(수분압)은 스퍼터 성막에 있어서의 배압과 서로 관계가 있는 것이 알려져 있고, 배압이 낮은, 즉 고진공일수록 수분압이 낮아지는 것이 알려져 있다. 본 발명자는 스퍼터 성막 시의 배압을 변화시켜서 성막한 전기 저항값이 다른 각 IGZO계 아모퍼스 산화물 박막에 대해서 FT-IR 측정에 의한 조성 분석을 실시하고, 그 결과 각각의 막에 있어서 OH기의 피크 면적이 달라 배압을 높게 하면 OH기의 양이 증가하는 것, 즉 물 함유량이 증가하고 있는 것을 확인했다(후기 실시예, 도 4를 참조).
도 1은 배압(성막 장치 내의 도달 진공도)을 변화시켰을 때의 성막 장치 내의 수분량과 성막된 IGZO계 아모퍼스 산화물 박막 내의 수분량의 관계를 나타내는 이미지도이다. 도시된 바와 같이 배압이 높을수록 성막 장치 내의 수분량이 많아진다. 따라서, 막중에 받아들여지는 수분이 많아져 박막의 전기 저항값에 영향을 미치는 것으로 고려된다.
도 1 및 후기 실시예 도 4로부터 스퍼터 성막 직후의 IGZO계 아모퍼스 산화물 박막 중의 수분량(OH기량)은 스퍼터 성막 시의 배압에 의해 변화되는 것을 확인할 수 있다. 그리고, 도 3에는 스퍼터 성막 시의 배압의 차이와 그 후의 어닐링 온도에 의해 도전체 영역에서부터 절연체 영역까지의 영역에 있어서 여러 가지 전기 저항값을 갖는 IGZO계 아모퍼스 산화물 박막을 제조할 수 있는 것이 나타내어져 있다.
성막 장치 내의 수분량의 제어 방법은 상기 스퍼터 성막에 있어서의 배압에 의한 제어에 한정되지 않고, 예를 들면 성막 중에 수분을 직접 도입하는 방법 등으로도 제어하는 것이 가능하다. [발명의 내용]의 항에 있어서, 기재된 바와 같이, 배압은 성막 가스를 도입하기 전의 성막 장치 내의 진공도이며, 용이하게 설정 변경이 가능한 요소이므로 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 있어서는 배압에 의해 산화물 박막 중의 수분량을 제어하는 것이 바람직하다. 이하, 배압을 제어해서 수분량을 제어하는 방법을 예로 설명한다.
도 3에는 어닐링 처리를 실시하지 않은 상태의 스퍼터 성막 직후의 IGZO계 아모퍼스 산화물 박막에 있어서도 배압의 차이에 의해 다른 전기 저항값을 갖는 IGZO계 아모퍼스 산화물 박막을 성막할 수 있는 것이 나타내어져 있지만, [배경기술]의 항에 있어서 기재된 바와 같이, 얼마간의 안정화 처리를 실시하지 않은 스퍼터 성막만의 막은 소자의 구동 등에 의한 전기적 스트레스 신뢰성에 문제가 있다. 따라서, 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에서는 스퍼터 성막 후 안정화 처리로서 어닐링 처리를 실시한다.
즉, 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법은 스퍼터 성막 시에 박막 중에 받아들여지는 수분량을 성막 장치 내의 수분량에 의해 제어하고, 그 후 그 수분량에 따라서 바람직한 온도에서 어닐링 처리를 실시함으로써 도전체로부터 절연체의 영역에서 임의의 전기 저항값을 갖는 상기 아모퍼스 산화물 박막을 제조한다.
본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 있어서 수분량과 어닐링 처리의 온도의 조합 중 어닐링 처리의 온도를 일정하게 하고, 수분량을 변화시키는 쪽이 복수의 층을 본 발명에 의해 제조할 경우에 동일한 어닐링 처리 온도에서 실시할 수 있기 때문에 바람직하다.
어닐링 처리의 온도는 어닐링 처리에 의한 안정화 효과가 얻어지면 좋지만 신뢰성이 높은 IGZO계 아모퍼스 산화물 박막으로 하기에 충분한 효과를 단시간에 얻기 위해서는 100℃ 이상이 바람직하고, 150℃ 이상이 보다 바람직하다.
또한, 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법은 수지 기판 등의 내열성이 낮은 기판 상에 성막 가능한 것이 바람직하다. 따라서, 본 발명에서는 300℃ 이하의 온도에서 어닐링 처리를 실시하는 것이 바람직하다.
어닐링 처리의 방법은 특별히 제한되지 않지만 상압에서의 어닐링으로 충분하기 때문에 핫플레이트 등에서의 가열 처리가 용이한 방법이다. 그 외 크린 오븐이나 진공 챔버를 사용해도 좋다.
상기된 바와 같이 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에서는 스퍼터 성막에 있어서는 그 배압을 변화시키는 것 뿐이며 성막 장치 내의 수분량은 어느 쪽의 스퍼터 성막 방법을 사용해도 배압에 의해 변화된다. 따라서, 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 있어서 스퍼터 성막의 방법은 특별히 제한되지 않고 적용할 수 있다.
스퍼터 성막 방법으로서는 예를 들면 2극 스퍼터링법, 3극 스퍼터링법, 직류 스퍼터링법, 고주파 스퍼터링법(RF 스퍼터링법), ECR 스퍼터링법, 마그네트론 스퍼터링법, 대향 타겟 스퍼터링법, 펄스 스퍼터링법 및 이온빔 스퍼터링법 등을 들 수 있다.
또한, 성막을 행하는 기판으로서는 특별히 제한되지 않고, Si기판, 유리 기판, 각종 플렉시블 기판 등 용도에 따라서 선택하면 좋다. 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법은 300℃ 이하의 저온 프로세스에 의해 실시될 수 있으므로 내열성이 낮은 수지 기판에도 바람직하게 적용할 수 있다. 따라서, 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법은 플렉시블 디스플레이 등에 사용되는 박막 트랜지스터(TFT)의 제조에도 적용할 수 있다.
플렉시블 기판으로서는 폴리비닐알코올계 수지, 폴리카보네이트 유도체(테이진(주):WRF), 셀룰로스 유도체(셀룰오스 트리아세테이트, 셀룰로스 디아세테이트), 폴리올레핀계 수지(니혼 제온(주):제오노어, 제오넥스), 폴리술폰계 수지(폴리에테르술폰, 폴리술폰), 노보넨계 수지(JSR(주):알톤), 폴리에스테르계 수지(PET, PEN, 가교 푸마르산 디에스테르) 폴리이미드계 수지, 폴리아미드계 수지, 폴리아미드이미드계 수지, 폴리아릴레이트계 수지, 아크릴계 수지, 에폭시계 수지, 에피설파이드계 수지, 불소계 수지, 실리콘계 수지 필름, 폴리벤즈아졸계 수지, 시아네이트계 수지, 방향족 에테르계 수지(폴리에테르케톤), 말레이미드-올레핀계 수지 등의 수지 기판, 액정 폴리머 기판,
또한, 이들 수지 기판 중에 산화 규소 입자, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자, 금속계·무기계의 나노 섬유 또는 마이크로 섬유, 카본 섬유, 카본 나노 튜브, 유리 펠렛, 유리 섬유, 유리 비즈, 점토 광물, 운모 파생 결정 구조를 포함한 복합 수지 기판,
얇은 유리와 상기 단독 유기 재료 사이에 적어도 1회의 접합 계면을 갖는 적층 플라스틱 재료, 무기층(ex.SiO2, Al2O3, SiOxNy)과 유기층(상기)을 교대로 적층 함으로써 적어도 1회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료,
스테인레스 기판 또는 스테인레스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 또는 표면에 산화 처리(예를 들면, 양극 산화 처리)를 실시함으로써 표면의 절연성을 향상시키는 산화 피막이 형성된 알루미늄 기판 등을 들 수 있다.
IGZO계 아모퍼스 산화물로서는 하기 일반 식(P1)으로 나타내어지는 InGaZnO4(IGZO) 등의 호모로가스 화합물을 하나의 예로서 들 수 있다.
(In2 - xGax)O3·(ZnO)m ···(P1)
(식 중, 0≤x≤2 또한 m은 자연수)
전계 효과형 트랜지스터 등에 적용될 경우 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법은 도전체 영역에서부터 절연체 영역의 범위 내의 임의의 전기 저항값을 갖는 IGZO계 아모퍼스 산화물 박막을 제조할 수 있으므로 기판 상에 소정의 전기 저항값을 갖는 복수의 IGZO계 아모퍼스 산화물 박막을 스퍼터 성막에 있어서 배압을 변화시키는 것만의 간이한 방법으로 성막할 수 있어 바람직하다.
예를 들면, 기판 상에 반도체 영역의 소정의 전기 저항값을 갖는 제 1 IGZO계 아모퍼스 산화물 박막을 본 발명의 제조 방법에 의해 제조한 후 스퍼터 성막에 있어서의 배압을 올려서 본 발명의 제조 방법에 의해 절연체 영역의 소정의 전기 저항값을 갖는 제 2 IGZO계 아모퍼스 산화물 박막을 제조할 수 있다.
스퍼터 성막 시의 배압은 소망의 전기 저항값이 얻어지면 제한되지 않지만, 후기 실시예 1의 도 3에 나타내어지는 바와 같이, 배압이 2×10-3Pa 이하이면 어닐링 처리의 온도를 조정함으로써 도전체 영역에서부터 절연체 영역까지의 영역의 임의의 전기 저항값을 갖는 IGZO계 아모퍼스 산화물 박막을 제조할 수 있다.
IGZO계 아모퍼스 산화물 박막은 스퍼터 성막에서는 가열하지 않고 양호한 반도체 특성을 갖는 것을 얻을 수 있다. 따라서, 성막 온도는 통상 실온에서 성막한다. 여기서, 실온에서 성막한다는 것은 가열하지 않고 성막한다는 의미이며, 예를 들면 후기 실시예 1에서는 약 25℃에서 성막을 실시하고 있다.
성막 시의 성막 압력은 특별히 제한되지 않지만 성막 압력이 지나치게 높으면 성막 속도가 느려져 생산성이 나빠지므로 10Pa 이하인 것이 바람직하고, 5Pa 이하인 것이 보다 바람직하고, 1Pa 이하인 것이 더욱 바람직하다.
스퍼터 성막 시의 성막 가스는 특별히 제한되지 않지만 Ar과 O2를 포함하는 것을 들 수 있다.
[배경기술]의 항목에 있어서 기재된 바와 같이, 이와 같은 성막 가스 중의 Ar과 O2의 유량비에 의해 스퍼터 성막되는 막의 전기 저항값이 변화되므로 본 발명의 성막 방법에 있어서 배압에 추가하여 이 유량비도 변화시켜서 전기 저항값을 제어해도 좋지만 산소 분압을 높게 함으로써 성막 속도가 저하되는 경향이 있고, 후기 비교예 1의 도 5에 나타내어지는 바와 같이, 배압 및 어닐링 처리 온도에 따라서는 성막 시의 산소 분압의 전기 저항값으로의 영향은 거의 없어지는 경우도 있다. 본 발명에서는 배압과 어닐링 처리 온도를 적합화하는 것만으로 도전체 영역에서부터 절연체 영역의 임의의 전기 저항값을 갖는 IGZO계 아모퍼스 산화물 박막을 제조할 수 있으므로 산소 분압 O2/Ar는 1/15 이하의 일정 값으로 하는 것이 바람직하다.
후기 실시예 1에서는 성막 압력 0.8Pa, 투입 전력 DC50W, Ar:30sccm, O2:0.25sccm의 조건에서 배압 및 어닐링 처리 온도를 변화시켜서 IGZO계 아모퍼스 산화물 박막을 제조했다. 도 3에 나타내어지는 바와 같이 배압이 높은 범위와 낮은 범위, 그리고 그 중간 영역에서 어닐링 처리 온도에 대한 전기 저항값(비저항값)의 변화의 방법이 다르다.
예를 들면, 도 3의 ▲, ◇ 플롯(배압 6×10-6Pa, 1×10-5Pa: 배압이 낮은 영역(고진공))은 어닐링 온도 100℃∼300℃의 범위에서 극소값을 갖고, 그 후 400℃ 부근에서는 1×106 부근의 전기 저항값까지 상승해서 거의 일정값을 나타내는 경향이 있다. 여기서, 극소값 부근의 전기 저항값은 도전체 영역(전기 저항값 100Ω·㎝ 이하, 바람직하게는 10Ω·㎝ 이하)의 것으로부터 1×10-5Pa 이하의 배압으로 100℃∼300℃의 범위 내의 바람직한 온도에서 어닐링 처리를 함으로써 도전체 영역의 전기 저항값을 갖는 IGZO계 아모퍼스 산화물 박막을 제조할 수 있다.
또한, 극소값 부근의 온도에서의 어닐링 처리는 어닐링 처리 온도의 면내 균일성이 미치는 전기 저항값으로의 영향이 적어지기 때문에 바람직하다. 어닐링 처리 온도의 면내 균일성이 미치는 전기 저항값으로의 영향이 적으면 어닐링 처리를 핫플레이트에 의해 실시하는 경우 등 어닐링 처리 중의 박막의 막면 내에 온도 분포가 있는 경우에도 막면 내의 전기 저항값의 균일성으로의 영향을 작게 할 수 있다. 어닐링 처리 온도는 사용하는 기판의 내열 온도에 의해 상한이 결정되기 때문에 기판의 내열성에 따라서 어닐링 처리 온도를 결정하고 그 어닐링 처리 온도 부근에 극소값을 갖는 배압으로 함으로써 막면 내의 도전성의 균일성이 높고, 신뢰성이 우수한 도전막을 제조할 수 있다.
극소값을 나타내는 어닐링 처리 온도는, 도 3에 나타내어지는 바와 같이, 배압에 따라 다르다고 고려된다. 따라서, 극소값을 나타내는 어닐링 처리 온도가 불분명한 배압 조건일 경우는 배압을 1×10-5Pa 이하의 소정값으로 해서 IGZO계 아모퍼스 산화물층을 스퍼터 성막하고, 100℃ 이상, 300℃ 이하의 범위에서 어닐링 처리한 경우에 있어서의 IGZO계 아모퍼스 산화물층의 전기 저항값의 어닐링 처리 온도 의존성을 미리 취득하고, 전기 저항값의 변화율이 0이 되는 온도 부근(±5℃)에서 어닐링 처리를 행하는 것이 바람직하다.
그것과는 반대로 도 3의 ○, ●의 플롯(배압5×10-4Pa, 2×10-3Pa)은 어닐링 온도 100℃∼300℃의 범위에서 극대값을 갖고, 그 후 400℃ 부근에서는 1×10-6 부근의 전기 저항값까지 감소하여 거의 일정값을 나타내는 경향이 있다. 극대값 부근의 전기 저항값은 절연체 영역(전기 저항값 107Ω 이상)의 것이므로 5×10-4Pa 이상의 배압으로 100℃∼300℃의 범위 내의 바람직한 온도에서 어닐링 처리를 함으로써 절연체 영역의 전기 저항값을 갖는 IGZO계 아모퍼스 산화물 박막을 제조할 수 있다.
극소값과 마찬가지로 극대값 부근의 온도에서의 어닐링 처리는 어닐링 처리 온도의 면내 균일성이 미치는 전기 저항값으로의 영향이 적어지기 때문에 바람직하다. 기판의 내열성에 따라서 어닐링 처리 온도를 결정하고, 그 어닐링 처리 온도 부근에 극대값을 갖는 배압으로 함으로써 막면 내의 절연성의 균일성이 높고, 신뢰성이 우수한 절연막을 제조할 수 있다.
도 3의 ■, □, ◆, △의 플롯(배압 1×10-4Pa, 6.5×10-5Pa, 5×10-5Pa, 2×10-5Pa)에서는 어닐링 온도를 상승시킴으로써 전기 저항값이 300℃까지의 영역에서 연속적으로 증대되고 있다. 또한, ◆의 플롯에 대해서는 150℃∼250℃에서의 어닐링 처리 온도 범위에 있어서 경사가 매우 완만해져서 104∼105Ω·㎝의 범위의 거의 일정한 값을 나타내는 형태로 되어 있다.
104∼105Ω·㎝의 전기 저항값은 일반적으로 양호한 ON-OFF 특성이 얻어지는 반도체 영역의 전기 저항값 103∼106Ω·㎝의 범위 내의 값이다. 또한, 본 발명자는 전기 저항값과 캐리어 밀도는 상관이 있는 것을 확인했다. 따라서, 이와 같은 배압 조건 및 어닐링 처리 온도 범위로 함으로써 막면 내의 캐리어 밀도의 균일성이 높고, ON-OFF 특성이 양호한 신뢰성이 우수한 IGZO계 아모퍼스 산화물 반도체막을 제조할 수 있다.
도 3에는 배압 1×10-5Pa 이상, 5×10-4Pa 이하, 바람직하게는 2×10-5Pa 이상, 1×10-4Pa 이하, 어닐링 처리 온도 100℃∼300℃의 범위에 있어서 바람직한 배압과 어닐링 처리 온도의 조합을 선택함으로써 전기 저항값 103∼106Ω·㎝의 범위 내의 양호한 ON-OFF 특성이 얻어지는 반도체막을 제조할 수 있는 것이 나타내어져 있다.
또한, 배압 5×10-5Pa로 한 경우는 150℃∼250℃의 어닐링 처리 온도 범위에 있어서 어닐링 처리 온도의 면내 균일성이 미치는 전기 저항값으로의 영향이 적고, 어닐링 처리 중의 박막의 막면 내의 온도 분포 등에 의한 막면 내의 전기 저항값의 균일성으로의 영향을 작게 할 수 있는 것도 나타내어져 있다.
또한, 도 3에는 어닐링 처리 온도를 400℃ 이상으로 하면 스퍼터 성막 시의 배압에 관계없이 양호한 ON-OFF 특성이 얻어지는 반도체 영역의 전기 저항값을 갖고, 막면 내의 캐리어 밀도의 균일성이 높고, 신뢰성이 우수한 IGZO계 아모퍼스 산화물 박막을 제조할 수 있는 것이 나타내어져 있다.
이상과 같이, 실시예 1에서는 5종류의 배압으로 스퍼터 성막한 경우에 대해서 본 발명의 제조 방법에 의해 IGZO계 아모퍼스 산화물막을 제조하고 있고, 상술한 바와 같은 어닐링 처리 온도와 박막의 전기 저항값의 관계를 얻을 수 있다.
상기된 본 발명에 의해 반도체막, 절연막, 도전막을 제조할 때의 바람직한 배압과 어닐링 처리 온도의 조건을 정리하면 반도체막은 하기 식(1) 및 식(2)를 만족하는 조건에서, 절연막은 하기 식(2) 및 식(3)을 만족하는 조건에서, 도전막은 하기 식(2) 및 식(4)를 만족하는 조건에서 제조하는 것이 바람직하다. 또한, 반도체막은 또한 하기 식(5)를 만족하는 조건에서 제조하는 것이 보다 바람직하다.
도 3에 나타내어지는 바와 같이 전기 저항값 103∼106Ω·㎝의 범위 내의 양호한 ON-OFF 특성이 얻어지는 반도체막을 하기 식(1) 및 식(2) 또는 식(3) 및 식(2)를 만족하는 범위 전체에 있어서 얻어지는 것은 아니다. 도 3에는 하기 식(1)을 만족하는 범위에 있어서 배압이 낮을수록(고진공에 가까울수록) 양호한 ON-OFF 특성이 얻어지는 반도체막을 제조 가능한 어닐링 온도는 하기 식(2)을 만족하는 범위에 있어서 높아지는 경향이 나타내어져 있다.
예를 들면, 이와 같은 반도체막을 성막 가능한 조건으로서는 예를 들면 하기 식(6) 및 식(7)을 만족하는 조건, 하기 식(8) 및 식(9)를 만족하는 조건, 하기 식(10) 및 식(11)을 만족하는 조건 및 하기 식(12) 및 식(13)을 만족하는 조건을 들 수 있다(P는 상기 배압, T는 상기 어닐링 처리의 온도이다.). 하기 식(6)∼식(13)에 나타내어진 범위 외에도 하기 식(1)을 만족하는 임의의 배압에 있어서의 식(2)를 만족하는 어닐링 온도와 전기 저항값의 관계를 조사하고, 그 결과 발견되는 배압과 어닐링 온도의 조합이면 양호한 ON-OFF 특성이 얻어지는 반도체막을 제조할 수 있다.
1×10-5≤P(Pa)≤5×10-4 ···(1),
100≤T(℃)≤300 ···(2),
5×10-4≤P(Pa) ···(3),
P(Pa)≤1×10-5 ···(4),
2×10-5≤P(Pa)≤1×10-4 ···(5),
P(Pa)=2×10-5 ···(6),
200≤T(℃)≤300 ···(7),
P(Pa)=5×10-5 ···(8),
120≤T(℃)≤270 ···(9),
P(Pa)=6.5×10-5 ···(10),
100≤T(℃)≤240 ···(11),
P(Pa)=1×10-4 ···(12),
100≤T(℃)≤195 ···(13)
도 3의 ▲, ◇의 플롯(배압 6.5×10-6Pa, 1×10-5Pa)은 통상 스퍼터 성막을 실시하고 있는 고진공인 상태의 배압이므로 실시예 1에 의해 스퍼터 성막 시의 배압과, 어닐링 처리 온도의 조합을 적합화함으로써 도전체 영역에서부터 절연체 영역까지의 임의의 전기 저항값을 갖는 IGZO계 아모퍼스 산화물 박막을 제조할 수 있다고 할 수 있다.
또한, 통상의 고진공에 의한 성막에서는 어닐링 처리 온도를 100℃∼300℃의 범위로 하면 저저항화되어 버려 어닐링 처리는 400℃ 이상의 온도에서 행하지 않으면 양호한 ON-OFF 특성을 갖는 반도체막을 얻을 수 없는 것이 나타내어져 있다. 이것은 비교예 1의 도 5보다 명백하지만 성막 시의 산소 유량을 제어하고, as-depo의 저항값을 변화시킴으로써 도전막이 되는 영역을 좁게 하는 것은 가능하다. 예를 들면, 비교예 1의 도 5에서 나타내면, 성막 시의 O2 유량 0.25sccm의 경우는 300℃ 이하의 영역이지만 0.33sccm, 0.4sccm으로 하면 200℃ 이상 300℃ 이하의 영역이 된다. 이것은 바꿔 말하면 반도체 영역으로서 얻어지는 막의 어닐링 온도 영역을 넓히는 것이 가능해진다.
이와 같이, 스퍼터 성막 시의 배압에 따라 어닐링 처리 온도에 대한 전기 저항값의 변화의 방법이 다른 것은 지금까지 보고된 예는 없고, 본 발명에 의해 최초로 양호한 ON-OFF 특성을 갖는 IGZO 반도체막을 내열 온도가 300℃ 이하의 수지 기판 등의 플렉시블 기판 상에 성막하는 것이 가능해졌다.
이상, 설명한 바와 같이 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의하면 스퍼터 성막 시의 배압을 변화시켜서 스퍼터 성막을 행하고, 그 후 어닐링 처리를 하는 것만의 간이한 방법에 의해 도전체 영역에서부터 절연체 영역의 범위 내에 있어서 신뢰성이 높은 아모퍼스 산화물 박막을 제조할 수 있다. 또한, 본 발명에서는 어닐링 처리 온도를 100℃∼300℃의 범위로 해도 배압과 어닐링 처리 온도의 조합을 선택해서 소망의 전기 저항값을 얻을 수 있으므로 성막 기판으로서 내열 온도가 300℃ 이하의 수지 기판을 적용할 수 있다.
「전계 효과형 트랜지스터(박막 트랜지스터: TFT)」
도 2a에서 도 2d를 참조해서 상기 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의해 제조된 IGZO계 아모퍼스 산화물 박막을 구비한 전계 효과형 트랜지스터 및 그 제조 방법에 대해서 설명한다. 본 실시형태에서는 보텀 게이트형을 예로서 설명한다. 도 2a에서 도 2d는 전계 효과형 트랜지스터(TFT)의 제조 공정도(기판의 두께 방향의 단면도)이다. 시인하기 쉽게 하기 위해서 구성 요소의 축척은 실제의 것과는 적당히 다르게 되어 있다.
본 실시형태의 전계 효과형 트랜지스터(TFT)(2)는 기판(B) 상에 상기 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의해 제조된 IGZO계 아모퍼스 산화물 박막(1)으로 이루어지는 활성층(반도체층)(11) 및 게이트 절연막(31)을 구비한 것이다.
우선, 도 2a에 나타내는 바와 같이, 기판(B)을 준비하고, n+Si 등으로 이루어지는 게이트 전극(21)을 형성한 후 상기 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의해, IGZO계 아모퍼스 산화물 박막(1)으로 이루어지는(불가피 불순물을 포함해도 좋다.) 게이트 절연막(31)을 형성한다. 게이트 절연막(31)의 형성 방법은 상기 실시형태에 있어서 설명한 대로이며, 예를 들면 기판(B)이 유리 전이 온도가 220℃ 부근의 수지 기판인 경우는 배압 5×10-4Pa로 해서 200℃에서의 어닐링 처리를 함으로써 절연성이 양호한 게이트 절연막(31)을 형성할 수 있다. 기판(B)은 상기 실시형태에서 설명한 것과 같은 기판을 사용할 수 있다.
이어서, 도 2b에 나타내는 바와 같이, IGZO계 아모퍼스 산화물 박막(1)으로 이루어지는(불가피 불순물을 포함해도 좋다) 반도체층(11)(활성층(11))을 형성한다. 반도체층(11)(활성층(11))의 형성 방법에 대해서도 상기 실시형태에 있어서 설명한 대로이다. 프로세스가 보다 용이하게 되도록 게이트 절연막(31)과 같은 장치로 반도체층(1)도 형성하는 것이 바람직하다. 배압 5×10-5Pa의 경우는 150℃∼220℃(내열성이 220℃이기 때문에)의 어닐링 처리에 있어서 양호한 반도체층(11)(활성층(11))을 제조할 수 있다. 또한, 스퍼터 성막은 게이트 절연막과 같은 조건으로 하고, 그 후 어닐링 처리를 100℃ 정도에서 실시함으로써 용이한 프로세스로 반도체층(1)을 형성할 수 있다.
이어서, 도 2c에 나타내는 바와 같이, 활성층(11) 상에 소스 전극(22) 및 드레인 전극(23)을 형성한다.
최후에, 도 2d에 나타내는 바와 같이, 활성층(11), 소스 전극(22) 및 드레인 전극(23) 상에 보호막(절연막)(32)을 형성한다.
이상의 공정에 의해 본 실시형태의 TFT(2)가 제조된다.
본 실시형태의 전계 효과형 트랜지스터(TFT)(2)는 상기 본 발명의 IGZO계 아모퍼스 산화물 박막(1)의 제조 방법을 사용하여 활성층(11)뿐만 아니라 게이트 절연막(31)을 제조하고 있다. 따라서, 이들의 층을 신뢰성이 높은 IGZO계 아모퍼스 산화물 박막에 의해 구성할 수 있기 때문에 소자 안정성이 우수한 IGZO계 전계 효과형 트랜지스터를 간이한 제조 프로세스로 저비용으로 제조할 수 있다.
또한, 기판으로서 수지 기판 등의 플렉시블 기판을 사용한 구성에서는 소자 안정성이 우수하고, 또한 플렉시블한 IGZO계 전계 효과형 트랜지스터를 간이한 제조 프로세스로 저비용으로 제조할 수 있다.
또한, 상기 실시형태에서는 활성층(11) 및 게이트 절연막(31)을 상기 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의해 제조한 경우에 대해서 설명했지만, 보호막(32)이나 층간 절연막 등의 절연막, 게이트 전극(21)이나 소스/드레인 전극(22,23), 또는 이들의 전극의 반도체층(11)과 접하는 면측에 형성된 콘택트층 등의 도전층을 각각 또는 모두 상기 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의해 제조한 구성으로 해도 좋다.
본 실시형태에 있어서 어닐링 처리의 온도는 모든 층을 같게 하거나, 또는 상층의 층의 어닐링 온도 쪽이 하층의 층의 어닐링 온도보다 낮은 온도가 되도록 하는 것이 바람직하다.
제조 프로세스의 간이화의 점에서는 가능한 한 많은 층을 상기 본 발명의 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의해 제조하는 것이 바람직하다.
상기 실시형태에서는 보텀 게이트형의 전계 효과형 트랜지스터에 대해서 설명했지만 탑 게이트형의 전계 효과형 트랜지스터에도 바람직하게 적용할 수 있다.
실시예
본 발명에 의한 실시예 및 비교예에 대해서 설명한다.
(실시예 1)
약 1㎠의 정사각형의 시판의 합성 석영 기판(1㎜ 두께, T-4040 합성 석영 기판) 상에 InGaZnO4(at비) 다결정 타겟을 사용하고, 기판 상에 막두께 50㎜의 IGZO막을 성막했다.
배압 및 어닐링 처리 온도에 의한 IGZO막의 전기 저항값으로의 영향을 조사하기 위해서 배압(성막 전 도달 진공도)을 각각 6×10-6Pa, 1×10-5Pa, 2×10-5Pa, 5×10-5Pa, 6×10-5Pa, 1×10-4Pa, 5×10-4Pa, 2×10-3Pa로 해서 각각 샘플을 준비했다. 이때 배압의 설정은 스퍼터 장치의 성막실을 대기 해방 후에 진공 배기를 개시하고, 스퍼터 장치에 구비된 이온 게이지로 소망의 배압 조건에 도달된 것을 확인한 후에 성막을 개시함으로써 행했다. 그 밖의 성막 조건은 기판 온도 Ts=상온, Ar/O2 혼합 분위기(Ar 유량 30sc㎝, O2 유량 0.25sc㎝), 성막 압력 0.8Pa, 기판 타겟 간 거리 150㎜, 타겟 투입 전력 DC50W(IGZO), 성막 시간 약 19분이었다.
스퍼터 성막 후 어닐링 처리를 하기 전의 5종류의 샘플에 대해서 막두께 및 조성을 XRF에 의해 측정한 결과 어느 쪽 샘플도 In:Ga:Zn=1:0.9:0.7 막두께 약 50㎚인 것을 확인했다.
이어서, 상기 샘플에 대하여 핫플레이트를 사용하고, 각종 어닐링 처리 온도(100℃, 150℃, 200℃, 250℃, 300℃, 350℃, 400℃, 450℃, 500℃, 600℃)에서 5분간 어닐링을 실시하고, 하이레스타(미쓰비시 화학제, MCP-HT450(프로브 타입 URS))를 사용해서 전기 저항값(비저항) 측정을 행했다. 그 결과를 도 3에 나타낸다.
도 3에는 예를 들면, 어닐링 처리 온도 250℃의 경우 전기 저항값이 배압 조건에 의해 약 9 자릿수 변화되어 있는 것이 나타내어져 있다. 도 3으로부터 스퍼터 성막 시의 배압과 어닐링 처리 온도를 적합화함으로써 도전체 영역∼절연체 영역에 있어서 임의의 전기 저항값을 갖는 IGZO계 아모퍼스 산화물 박막을 제조할 수 있는 것이 확인되었다.
스퍼터 성막 시의 배압이 막특성에 주는 요인을 조사하기 위해서 스퍼터 성막 후 어닐링 미처리의 5종류의 샘플 및 레퍼런스로서 사용된 석영 기판에 대해서 표면의 FT-IR 측정(ThermoFisher제 Nicolet4700)을 ATR법에 의해 실시했다. 그 결과를 도 4에 나타낸다. 도 4에 나타내어지는 바와 같이 어느 쪽 샘플도 OH기의 신축 진동으로부터 유래되는 피크(2500㎝-1∼4000㎝-1까지의 범위의 넓은 피크)가 관측되고, 배압이 높아짐에 따라서 그 피크 면적이 커지는 것이 확인되었다.
또한, 상기 경향은 타겟으로서 복수의 타겟을 사용하는 모든 스퍼터에 있어서도 같은 것이 확인되었다.
(비교예 1)
배압을 1×10-6Pa의 일정 조건으로 하고, 성막 가스의 산소 유량을 0.25sccm, 0.33sccm, 0.4sccm로 변화시키는 것 이외에는 실시예 1과 마찬가지로 IGZO 아모퍼스 산화물 박막의 샘플을 제작하고, 실시예 1과 같은 어닐링 조건에서 어닐링해서 각각의 전기 저항값을 측정했다. 그 결과를 도 5에 나타낸다.
도 5에 나타내어지는 바와 같이, 산소 유량을 증가시킴으로써 스퍼터 성막 후의 IGZO 박막의 전기 저항값은 높아져 있지만, 모두 250℃의 어닐링 처리에 의해 극소값이 되어 도전체 영역까지 저저항화되어 있는 것이 확인되었다.
본 발명은 액정 디스플레이나 유기 EL 디스플레이에 탑재되는 전계 효과형 트랜지스터나, X선 센서 액추에이터의 제조에 바람직하게 적용될 수 있다.
1: IGZO계 아모퍼스 산화물 박막(IGZO계 아모퍼스 산화물 박막)
2: 전계 효과형 트랜지스터(박막 트랜지스터: TFT)
11: 활성층(반도체층) 21: 게이트 전극
22: 소스 전극 23: 드레인 전극
31: 게이트 절연막 32: 보호막
B: 성막 기판
2: 전계 효과형 트랜지스터(박막 트랜지스터: TFT)
11: 활성층(반도체층) 21: 게이트 전극
22: 소스 전극 23: 드레인 전극
31: 게이트 절연막 32: 보호막
B: 성막 기판
Claims (20)
- IGZO계 아모퍼스 산화물 박막을 기판 상에 스퍼터 성막하고, 그 후 상기 박막을 어닐링 처리해서 IGZO계 아모퍼스 산화물 박막을 제조하는 방법으로서:
성막 장치 내의 수분량과 상기 어닐링 처리의 온도의 조합을 변화시켜서 임의의 전기 저항값을 갖는 상기 아모퍼스 산화물 박막을 제조하는 것을 특징으로 하는 IGZO계 아모퍼스 산화물 박막의 제조 방법. - 제 1 항에 있어서,
상기 수분량과 상기 어닐링 처리의 온도의 조합 중 상기 어닐링 처리의 온도를 일정하게 하는 것을 특징으로 하는 IGZO계 아모퍼스 산화물 박막의 제조 방법. - 제 1 항 또는 제 2 항에 있어서,
상기 기판 상에 스퍼터 성막하는 상기 아모퍼스 산화물 박막은 소정의 전기 저항값을 갖는 제 1 아모퍼스 산화물 박막과, 상기 제 1 아모퍼스 산화물 박막과 다른 전기 저항값을 갖는 제 2 아모퍼스 산화물 박막을 포함하는 것을 특징으로 하는 IGZO계 아모퍼스 산화물 박막의 제조 방법. - 제 1 항에 있어서,
상기 어닐링 처리의 온도를 100℃ 이상 300℃ 이하로 하는 것을 특징으로 하는 IGZO계 아모퍼스 산화물 박막의 제조 방법. - 제 4 항에 있어서,
상기 기판으로서 가요성 기판을 사용하는 것을 특징으로 하는 IGZO계 아모퍼스 산화물 박막의 제조 방법. - 제 1 항에 있어서,
상기 스퍼터 성막을 성막 압력 10Pa 이하에서 실시하는 것을 특징으로 하는 IGZO계 아모퍼스 산화물 박막의 제조 방법. - 제 1 항에 있어서,
상기 스퍼터 성막에 있어서 성막 가스가 Ar과 O2를 포함하는 것이며,
상기 성막 가스 중의 Ar과 O2의 유량비가 O2/Ar≤1/15인 것을 특징으로 하는 IGZO계 아모퍼스 산화물 박막의 제조 방법. - 제 1 항에 있어서,
상기 수분량을 상기 스퍼터 성막에 있어서의 배압에 의해 변화시키는 것을 특징으로 하는 IGZO계 아모퍼스 산화물 박막의 제조 방법. - 제 1 항에 있어서,
상기 배압이 2×10-3Pa 이하인 것을 특징으로 하는 IGZO계 아모퍼스 산화물 박막의 제조 방법. - 기판 상에 IGZO계 아모퍼스 산화물로 이루어지는 반도체층, 소스/드레인 전극, 게이트 전극 및 게이트 절연막을 구비해서 이루어지는 전계 효과형 트랜지스터의 제조 방법에 있어서:
상기 반도체층과,
상기 소스/드레인 전극, 상기 게이트 전극 및 상기 게이트 절연막 중 적어도 1개를 제 1 항에 기재된 IGZO계 아모퍼스 산화물 박막의 제조 방법에 의해 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법. - 제 10 항에 있어서,
상기 반도체층을 하기 식(1) 및 식(2)를 만족하는 조건에서 제조하고, 상기 게이트 절연막을 하기 식(2) 및 식(3)을 만족하는 조건에서 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
1×10-5≤P(Pa)≤5×10-4 ···(1),
100≤T(℃)≤300 ···(2),
5×10-4≤P(Pa) ···(3)
(P는 상기 스퍼터 성막에 있어서의 배압, T는 상기 어닐링 처리의 온도이다.) - 제 10 항에 있어서,
상기 반도체층을 하기 식(1) 및 식(2)를 만족하는 조건에서 제조하고, 상기 소스/드레인 전극 또는 게이트 전극의 적어도 상기 반도체층에 접하는 면측의 도전층을 하기 식(2) 및 식(4)를 만족하는 조건에서 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
1×10-5≤P(Pa)≤5×10-4 ···(1),
100≤T(℃)≤300 ···(2),
P(Pa)<1×10-5 ···(4)
(P는 상기 배압, T는 상기 어닐링 처리의 온도이다.) - 제 10 항에 있어서,
상기 반도체층을 하기 식(1) 및 식(2)를 만족하는 조건에서 제조하고, 상기 게이트 절연막을 하기 식(2) 및 식(3)을 만족하는 조건에서 제조하고, 상기 소스/드레인 전극 또는 게이트 전극의 적어도 상기 반도체층에 접하는 면측의 도전층을 하기 식(2) 및 식(4)를 만족하는 조건에서 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
1×10-5≤P(Pa)≤5×10-4 ···(1),
100≤T(℃)≤300 ···(2),
5×10-4<P(Pa) ···(3),
P(Pa)<1×10-5 ···(4),
(P는 상기 배압, T는 상기 어닐링 처리의 온도이다.) - 제 11 항에 있어서,
또한, 하기 식(5)를 만족하는 조건에서 상기 반도체층을 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
2×10-5≤P(Pa)≤1×10-4 ···(5) - 제 12 항에 있어서,
또한, 하기 식(5)를 만족하는 조건에서 상기 반도체층을 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
2×10-5≤P(Pa)≤1×10-4 ···(5) - 제 13 항에 있어서,
또한, 하기 식(5)를 만족하는 조건에서 상기 반도체층을 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
2×10-5≤P(Pa)≤1×10-4 ···(5) - 제 10 항에 있어서,
상기 반도체층을 하기 식(6) 및 식(7)을 만족하는 조건에서 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
P(Pa)=2×10-5 ···(6),
200≤T(℃)≤300 ···(7) - 제 10 항에 있어서,
상기 반도체층을 하기 식(8) 및 식(9)를 만족하는 조건에서 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
P(Pa)=5×10-5···(8)
120≤T(℃)≤270···(9) - 제 10 항에 있어서,
상기 반도체층을 하기 식(10) 및 식(11)을 만족하는 조건에서 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
P(Pa)=6×10-5···(10)
100≤T(℃)≤240···(11) - 제 10 항에 있어서,
상기 반도체층을 하기 식(12) 및 식(13)을 만족하는 조건에서 제조하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
P(Pa)=1×10-4 ···(12),
100≤T(℃)≤195 ···(13)
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