JP3130661B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JP3130661B2 JP3130661B2 JP04199750A JP19975092A JP3130661B2 JP 3130661 B2 JP3130661 B2 JP 3130661B2 JP 04199750 A JP04199750 A JP 04199750A JP 19975092 A JP19975092 A JP 19975092A JP 3130661 B2 JP3130661 B2 JP 3130661B2
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ以下ＴＦＴとい
う）及びその製造方法に係り、特にＴＦＴのゲート酸化
膜として適した良好な膜質である上に、均一な膜厚のＳ
ｉＯ2 膜を有するＴＦＴ及びその製造方法に関する。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ以下ＴＦＴとい
う）及びその製造方法に係り、特にＴＦＴのゲート酸化
膜として適した良好な膜質である上に、均一な膜厚のＳ
ｉＯ2 膜を有するＴＦＴ及びその製造方法に関する。
【０００２】
【従来の技術】ファクシミリ用のイメージセンサ、液
晶、薄膜ＩＣ等に用いられるＴＦＴのゲート酸化膜は、
大面積基板上にＴＦＴを構成するとき、均一な膜質であ
るとともに、その膜厚の均一性も求められる。
晶、薄膜ＩＣ等に用いられるＴＦＴのゲート酸化膜は、
大面積基板上にＴＦＴを構成するとき、均一な膜質であ
るとともに、その膜厚の均一性も求められる。
【０００３】従来このようなＴＦＴに適したゲート酸化
膜用ＳｉＯ2 膜はＣＶＤ法で形成することがよく知られ
ている。またＣＶＤ法によりＳｉＯ2 膜を形成すること
も周知である（例えば特開昭６１−６３０２０号公報、
特開昭６２−２１６２６１号公報、特開平１−２３８０
２４号公報、特開平２−９３０６９号公報、特開平２−
１７０９７４号公報等参照）。
膜用ＳｉＯ2 膜はＣＶＤ法で形成することがよく知られ
ている。またＣＶＤ法によりＳｉＯ2 膜を形成すること
も周知である（例えば特開昭６１−６３０２０号公報、
特開昭６２−２１６２６１号公報、特開平１−２３８０
２４号公報、特開平２−９３０６９号公報、特開平２−
１７０９７４号公報等参照）。
【０００４】従来の代表的なゲート酸化膜用ＳｉＯ2 膜
には次のようなものがある。 (1) テトラエトキシシラン〔Ｓｉ（ＯＣ2 Ｈ5 ）4 〕
（以下ＴＥＯＳという）とＯ2 ガスによる減圧ＣＶＤ法
（ＬＰ−ＣＶＤ法）により形成したＳｉＯ2 膜、(2) ス
パッタ法により形成したＳｉＯ2 膜、(3) ＥＣＲプラズ
マＣＶＤ法により形成したＳｉＯ2 膜、(4) ＴＥＯＳと
Ｏ2 ガスによるプラズマＣＶＤ法（Ｐ−ＣＶＤ法）によ
り形成したＳｉＯ2 膜等である。
には次のようなものがある。 (1) テトラエトキシシラン〔Ｓｉ（ＯＣ2 Ｈ5 ）4 〕
（以下ＴＥＯＳという）とＯ2 ガスによる減圧ＣＶＤ法
（ＬＰ−ＣＶＤ法）により形成したＳｉＯ2 膜、(2) ス
パッタ法により形成したＳｉＯ2 膜、(3) ＥＣＲプラズ
マＣＶＤ法により形成したＳｉＯ2 膜、(4) ＴＥＯＳと
Ｏ2 ガスによるプラズマＣＶＤ法（Ｐ−ＣＶＤ法）によ
り形成したＳｉＯ2 膜等である。
【０００５】これらのゲート酸化膜用ＳｉＯ2 膜の特性
を表１に示す。
を表１に示す。
【０００６】
【表１】
【０００７】一般にゲート酸化膜用ＳｉＯ2 としては、
耐圧６ＭＶ／ｃｍ以上、界面準位密度は１×１０11／ｃ
ｍ2 ・ｅＶ以下、屈折率１．４６程度のものが求められ
る。表１から明らかな如く(1) ＴＥＯＳ＋Ｏ2 ガスのＬ
Ｐ−ＣＶＤ法によるＳｉＯ 2 膜は耐圧が低く、屈折率が
変動するなどの問題点がある。
耐圧６ＭＶ／ｃｍ以上、界面準位密度は１×１０11／ｃ
ｍ2 ・ｅＶ以下、屈折率１．４６程度のものが求められ
る。表１から明らかな如く(1) ＴＥＯＳ＋Ｏ2 ガスのＬ
Ｐ−ＣＶＤ法によるＳｉＯ 2 膜は耐圧が低く、屈折率が
変動するなどの問題点がある。
【０００８】(2) スパッタ法によるＳｉＯ2 膜はステッ
プカバレージが悪く、ゲートリークを発生し易いという
問題点がある。 (3) ＥＣＲプラズマ又はＣＶＤ法によるＳｉＯ2 膜は界
面準位密度が大きく、ＴＦＴを形成した場合、素子のオ
フ電流が大きいという問題点がある。
プカバレージが悪く、ゲートリークを発生し易いという
問題点がある。 (3) ＥＣＲプラズマ又はＣＶＤ法によるＳｉＯ2 膜は界
面準位密度が大きく、ＴＦＴを形成した場合、素子のオ
フ電流が大きいという問題点がある。
【０００９】(4) ＴＥＯＳ＋Ｏ2 ガスのＰ−ＣＶＤ法に
よるＳｉＯ2 膜は表１に示す特性では最もすぐれたもの
である。
よるＳｉＯ2 膜は表１に示す特性では最もすぐれたもの
である。
【００１０】
【発明が解決しようとする課題】ところがＴＥＯＳ＋Ｏ
2 ガスによるＰ−ＣＶＤ法によって成膜するための従来
の装置はサス・ステンレス・チャンバーを使用しなけれ
ばならない。そして、このサス・ステンレス・チャンバ
ーの不純物が生成する酸化膜中に混入し易いこと、酸化
膜の成膜温度が４５０℃以下と低く、高温での膜生成が
不可能であるという問題点がある。
2 ガスによるＰ−ＣＶＤ法によって成膜するための従来
の装置はサス・ステンレス・チャンバーを使用しなけれ
ばならない。そして、このサス・ステンレス・チャンバ
ーの不純物が生成する酸化膜中に混入し易いこと、酸化
膜の成膜温度が４５０℃以下と低く、高温での膜生成が
不可能であるという問題点がある。
【００１１】さらにこのＴＥＯＳ＋Ｏ2 ガスによるＰ−
ＣＶＤ法によって大面積基板上にＳｉＯ2 膜を成膜する
場合、膜厚と膜質の均一性を得るために、チャンバー内
に均一なプラズマを発生させつつ成膜する。そのためチ
ャンバーの外側に設ける平板電極を平行にし、このサス
又はＡｌ電極間でＳｉＯ2 膜を成膜する。
ＣＶＤ法によって大面積基板上にＳｉＯ2 膜を成膜する
場合、膜厚と膜質の均一性を得るために、チャンバー内
に均一なプラズマを発生させつつ成膜する。そのためチ
ャンバーの外側に設ける平板電極を平行にし、このサス
又はＡｌ電極間でＳｉＯ2 膜を成膜する。
【００１２】従って、この平行平板電極のサイズより大
きな基板にＳｉＯ2 膜を成膜するのは困難であった。本
発明の目的はＴＥＯＳガスを用いたＣＶＤ法によって、
大面積基板上に均一な膜厚でかつ均質なゲート酸化膜に
適したＳｉＯ2 膜を成膜することである。
きな基板にＳｉＯ2 膜を成膜するのは困難であった。本
発明の目的はＴＥＯＳガスを用いたＣＶＤ法によって、
大面積基板上に均一な膜厚でかつ均質なゲート酸化膜に
適したＳｉＯ2 膜を成膜することである。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明者は鋭意研究の結果、ＴＥＯＳ＋Ｏ2 ガスに
Ｈｅガスを加えたプラズマＣＶＤ法を用いることによ
り、大面積基板に均一な膜厚と膜質を有するＳｉＯ2 膜
を生成することができることを見出した。
め、本発明者は鋭意研究の結果、ＴＥＯＳ＋Ｏ2 ガスに
Ｈｅガスを加えたプラズマＣＶＤ法を用いることによ
り、大面積基板に均一な膜厚と膜質を有するＳｉＯ2 膜
を生成することができることを見出した。
【００１４】この時、Ｏ2 プラズマを発生させるための
電極は、チャンバー内に均一なプラズマを発生させる必
要はなく、棒状電極で十分均質なＳｉＯ2 膜を得ること
ができる。
電極は、チャンバー内に均一なプラズマを発生させる必
要はなく、棒状電極で十分均質なＳｉＯ2 膜を得ること
ができる。
【００１５】
【作用】ＴＥＯＳ＋Ｏ2 ガス＋Ｈｅガスによるプラズマ
ＣＶＤ法によれば膜の均質性、膜厚の均一性が得られる
ことはもちろん、低パワーでも高パワーと同じ効果を上
げることが出来、ＳｉＯ2 膜の成膜速度を上げることが
できる。
ＣＶＤ法によれば膜の均質性、膜厚の均一性が得られる
ことはもちろん、低パワーでも高パワーと同じ効果を上
げることが出来、ＳｉＯ2 膜の成膜速度を上げることが
できる。
【００１６】さらに反応のために必要な成膜温度をさら
に下げることもできる。
に下げることもできる。
【００１７】
【実施例】本発明の一実施例を図１〜図４により説明す
る。図１は本発明の一実施例に使用するＣＶＤ装置を示
す概略構成図であり、図１（ａ）は装置の断面図、図１
（ｂ）は装置の平面図である。
る。図１は本発明の一実施例に使用するＣＶＤ装置を示
す概略構成図であり、図１（ａ）は装置の断面図、図１
（ｂ）は装置の平面図である。
【００１８】図１において１は石英チャンバー、２は試
料基板、３、４、５はガス導入口、６は排気ポンプ、７
はヒータ、８、８′は棒状電極を示す。ガス導入口３、
４、５からそれぞれ、Ｏ2 ガス、ＴＥＯＳガス、Ｈｅガ
スが石英チャンバー１に導入される。また排気ポンプ６
により、石英チャンバー１内を減圧する。
料基板、３、４、５はガス導入口、６は排気ポンプ、７
はヒータ、８、８′は棒状電極を示す。ガス導入口３、
４、５からそれぞれ、Ｏ2 ガス、ＴＥＯＳガス、Ｈｅガ
スが石英チャンバー１に導入される。また排気ポンプ６
により、石英チャンバー１内を減圧する。
【００１９】石英チャンバー１の外部に設けられたヒー
タ７により石英チャンバー内の成膜温度を制御する。本
実施例においては、石英チャンバー１とヒータ７の間に
例えば直径２ｃｍの一対棒状電極８、８′が設けられて
おり、両者に電圧を印加することにより、石英チャンバ
ー１内に酸素プラズマを発生させる。
タ７により石英チャンバー内の成膜温度を制御する。本
実施例においては、石英チャンバー１とヒータ７の間に
例えば直径２ｃｍの一対棒状電極８、８′が設けられて
おり、両者に電圧を印加することにより、石英チャンバ
ー１内に酸素プラズマを発生させる。
【００２０】この装置を用いたＳｉＯ2 膜の成膜方法に
ついて説明する。石英チャンバー１内に例えば３０ｃｍ
×３０ｃｍ角の大面積の試料基板２、・・・を図示しな
い支持台上に対向する形で載置し、次に示す如き成膜条
件によって試料基板上２上にＳｉＯ2 膜を成膜する。
ついて説明する。石英チャンバー１内に例えば３０ｃｍ
×３０ｃｍ角の大面積の試料基板２、・・・を図示しな
い支持台上に対向する形で載置し、次に示す如き成膜条
件によって試料基板上２上にＳｉＯ2 膜を成膜する。
【００２１】 ＴＥＯＳガス ５０SCCM Ｏ2 ガス ５００SCCM Ｈｅガス ２０SCCM 電力 １００Ｗ 成膜温度 ６００℃ 圧力 0.０５Ｔｏｒｒ〜2.０Ｔｏｒｒ この条件で成膜した後、５５０℃以上の温度で長時間ア
ニールすることにより、より安定化したＳｉＯ2 膜を得
ることができる。なおＴＥＯＳガスやＯ2 ガスのそれぞ
れの量を変えても同様な安定したＳｉＯ2 膜を得ること
ができる。
ニールすることにより、より安定化したＳｉＯ2 膜を得
ることができる。なおＴＥＯＳガスやＯ2 ガスのそれぞ
れの量を変えても同様な安定したＳｉＯ2 膜を得ること
ができる。
【００２２】形成したＳｉＯ2 膜は屈折率１．４６、耐
圧、界面準位密度はともに従来のＴＥＯＳ＋Ｏ2 ガスの
Ｐ−ＣＶＤ法によるＳｉＯ2 膜と変わらない良好な特性
を示す。しかもＣＶＤ法で成膜したので、ステップカバ
レージも良好である。
圧、界面準位密度はともに従来のＴＥＯＳ＋Ｏ2 ガスの
Ｐ−ＣＶＤ法によるＳｉＯ2 膜と変わらない良好な特性
を示す。しかもＣＶＤ法で成膜したので、ステップカバ
レージも良好である。
【００２３】また、本発明においては添加するＨｅガス
の量によって、成膜したＳｉＯ2 膜の膜厚にバラツキが
生じることがある。図２に３０ｃｍ×２５ｃｍ角の基板
に成膜した本発明のＳｉＯ2 膜の膜厚のバラツキと成膜
温度との関係及びＨｅガスの量によって変化するＳｉＯ
2 膜の膜厚のバラツキと成膜温度との関係を示す。
の量によって、成膜したＳｉＯ2 膜の膜厚にバラツキが
生じることがある。図２に３０ｃｍ×２５ｃｍ角の基板
に成膜した本発明のＳｉＯ2 膜の膜厚のバラツキと成膜
温度との関係及びＨｅガスの量によって変化するＳｉＯ
2 膜の膜厚のバラツキと成膜温度との関係を示す。
【００２４】なお、この時の成膜条件は次の通りであ
る。 ＴＥＯＳ ５０SCCM Ｏ2 ガス ３００SCCM Ｃｌ2 ガス ２０SCCM（曲線Ａ）、１００SCCM（曲線
Ｂ）、５００SCCM（曲線Ｃ） 電力 １００（Ｗ） 図２の曲線Ａによれば、Ｈｅガスを２０SCCM導入した場
合、成膜温度を５３０℃以上とすることにより、膜厚の
均性が満足できるものとなる。さらにＨｅガスの濃度を
増加すれば４５０℃以上と、より低温でも膜厚のバラツ
キを非常に小さくすることができる。
る。 ＴＥＯＳ ５０SCCM Ｏ2 ガス ３００SCCM Ｃｌ2 ガス ２０SCCM（曲線Ａ）、１００SCCM（曲線
Ｂ）、５００SCCM（曲線Ｃ） 電力 １００（Ｗ） 図２の曲線Ａによれば、Ｈｅガスを２０SCCM導入した場
合、成膜温度を５３０℃以上とすることにより、膜厚の
均性が満足できるものとなる。さらにＨｅガスの濃度を
増加すれば４５０℃以上と、より低温でも膜厚のバラツ
キを非常に小さくすることができる。
【００２５】また、Ｈｅガスを導入することによって、
ＳｉＯ2 膜の成膜速度（グロスレート）を上昇させるこ
とができる。熱ＣＶＤ法によるＳｉＯ2 膜の成膜は６２
０℃から始まるが、本発明ではプラズマをかけるためよ
り低い温度領域においても均一なＳｉＯ2 膜を生成でき
る。図２からも明らかな如く４５０℃〜６００℃が適当
である。
ＳｉＯ2 膜の成膜速度（グロスレート）を上昇させるこ
とができる。熱ＣＶＤ法によるＳｉＯ2 膜の成膜は６２
０℃から始まるが、本発明ではプラズマをかけるためよ
り低い温度領域においても均一なＳｉＯ2 膜を生成でき
る。図２からも明らかな如く４５０℃〜６００℃が適当
である。
【００２６】また電力についても同様の理由から必要に
応じて１０〜５００Ｗの間の値をとることができる。次
に本発明によるＳｉＯ2 膜をゲート酸化膜として用いた
ＴＦＴの一例として、ガラス基板上にＣ−ＭＯＳＦＥＴ
から成るＴＦＴを形成する場合の製造工程を図３、図４
によって説明する。
応じて１０〜５００Ｗの間の値をとることができる。次
に本発明によるＳｉＯ2 膜をゲート酸化膜として用いた
ＴＦＴの一例として、ガラス基板上にＣ−ＭＯＳＦＥＴ
から成るＴＦＴを形成する場合の製造工程を図３、図４
によって説明する。
【００２７】まずガラス基板として、例えば日本電気ガ
ラス社製のネオセラム（商品名）ガラス基板３１を用意
し、このネオセラムガラス基板３１上にジシラン（Ｓｉ
2 Ｈ 6 ）ガスを用いた減圧ＣＶＤ法によりａ−Ｓｉ層３
２を約１０００Åの厚さで成膜する（図３（ａ）参
照）。
ラス社製のネオセラム（商品名）ガラス基板３１を用意
し、このネオセラムガラス基板３１上にジシラン（Ｓｉ
2 Ｈ 6 ）ガスを用いた減圧ＣＶＤ法によりａ−Ｓｉ層３
２を約１０００Åの厚さで成膜する（図３（ａ）参
照）。
【００２８】成膜条件はＳｉ2 Ｈ6 ガス：１００SCCM、
圧力：０．３Ｔｏｒｒ、Ｈｅガス：２００SCCM、加熱温
度：４５０℃〜５７０℃であり、膜の成長速度は５０Å
〜５００Å／分である。
圧力：０．３Ｔｏｒｒ、Ｈｅガス：２００SCCM、加熱温
度：４５０℃〜５７０℃であり、膜の成長速度は５０Å
〜５００Å／分である。
【００２９】次にａ−Ｓｉ層３２を５５０℃〜６００℃
で８時間〜５６時間加熱し、固相成長させ固相成長した
膜３２′とする。固相成長した膜３２′にフィールド酸
化膜用のＳｉＯ2 膜３３をＲＦスパッタリングにより形
成した後、レジストによりパターニングしてチャネル部
を開孔する（図３（ｂ）参照）。
で８時間〜５６時間加熱し、固相成長させ固相成長した
膜３２′とする。固相成長した膜３２′にフィールド酸
化膜用のＳｉＯ2 膜３３をＲＦスパッタリングにより形
成した後、レジストによりパターニングしてチャネル部
を開孔する（図３（ｂ）参照）。
【００３０】ＳｉＯ2 膜３３を含む基板上に本発明のゲ
ート酸化膜用のＳｉＯ2 膜３４′を形成する。成膜条件
は前記実施例と同様にし次の通りである。
ート酸化膜用のＳｉＯ2 膜３４′を形成する。成膜条件
は前記実施例と同様にし次の通りである。
【００３１】 ＴＥＯＳガス ５０SCCM Ｏ2 ガス ３００SCCM Ｈｅガス ２０SCCM 電力 １００Ｗ 成膜温度 ６００℃ 圧力 0.０５Ｔｏｒｒ〜2.０Ｔｏｒｒ この条件で膜厚５００Å〜１５００Åで成膜した後５５
０℃以上の温度で長時間アニールする。
０℃以上の温度で長時間アニールする。
【００３２】次にこの上にゲート電極用のａ−Ｓｉ層３
５′を形成する（図３（ｃ）参照）。レジストを用いた
２段階のエッチングにより、ゲート電極のパターニング
を行い、ゲート酸化膜３４、ゲート電極３５を形成する
（図３（ｄ）参照）。
５′を形成する（図３（ｃ）参照）。レジストを用いた
２段階のエッチングにより、ゲート電極のパターニング
を行い、ゲート酸化膜３４、ゲート電極３５を形成する
（図３（ｄ）参照）。
【００３３】イオン打込み用のマスクとして、一方のチ
ャネル部開孔部にレジスト３６を形成し、開孔部に第１
のドーパントイオン、例えばリン（Ｐ）イオンをドープ
する（図３（ｅ）参照）。
ャネル部開孔部にレジスト３６を形成し、開孔部に第１
のドーパントイオン、例えばリン（Ｐ）イオンをドープ
する（図３（ｅ）参照）。
【００３４】このレジスト３６を剥離し、第２のイオン
打込み用マスクのためのレジスト３７を形成し、開孔部
に第２のドーパントイオン、例えばホウ素（Ｂ）イオン
をドープし、Ｃ−ＭＯＳＦＥＴを形成する（図３（ｆ）
参照）。
打込み用マスクのためのレジスト３７を形成し、開孔部
に第２のドーパントイオン、例えばホウ素（Ｂ）イオン
をドープし、Ｃ−ＭＯＳＦＥＴを形成する（図３（ｆ）
参照）。
【００３５】次にレジスト３７を剥離後、Ｎ2 雰囲気中
で５５０℃〜６００℃で２４時間加熱し、ドーパントの
活性化とゲート電極ａ−Ｓｉ層３５の結晶化を行う。さ
らに例えばＨ2 雰囲気中で４００℃、３０分間加熱して
水素化を行い、チャネル層を含む半導体層の欠陥準位を
減少させる（図４（ａ）参照）。
で５５０℃〜６００℃で２４時間加熱し、ドーパントの
活性化とゲート電極ａ−Ｓｉ層３５の結晶化を行う。さ
らに例えばＨ2 雰囲気中で４００℃、３０分間加熱して
水素化を行い、チャネル層を含む半導体層の欠陥準位を
減少させる（図４（ａ）参照）。
【００３６】この後、基板全体にスパッタリングによっ
て層間絶縁膜としてＳｉＯ2 膜３８を形成する（図４
（ｂ）参照）。次にこのＳｉＯ2 膜３８にコンタクトホ
ールを形成し、電極用Ａｌ膜を成膜後、パターニングし
て、ガラス基板上の非単結晶半導体層中に低温プロセス
によりＣ−ＭＯＳＦＥＴを完成する。
て層間絶縁膜としてＳｉＯ2 膜３８を形成する（図４
（ｂ）参照）。次にこのＳｉＯ2 膜３８にコンタクトホ
ールを形成し、電極用Ａｌ膜を成膜後、パターニングし
て、ガラス基板上の非単結晶半導体層中に低温プロセス
によりＣ−ＭＯＳＦＥＴを完成する。
【００３７】
【発明の効果】本発明により形成するゲート酸化膜用Ｓ
ｉＯ2 膜は、従来のＴＥＯＳガス＋Ｏ 2 ガスによるＰ−
ＣＶＤ法によるＳｉＯ2 膜と同様に良質なＳｉＯ2 膜
を、例えば３０ｃｍ×３０ｃｍ角の如き大面積基板に均
一な膜厚を保持しつつ、より低い温度領域で成膜でき
る。その上Ｈｅガスを導入することにより、低い電力で
も高い電力と同じ効果が得られ、結果的に膜の成膜速度
が早くなる。
ｉＯ2 膜は、従来のＴＥＯＳガス＋Ｏ 2 ガスによるＰ−
ＣＶＤ法によるＳｉＯ2 膜と同様に良質なＳｉＯ2 膜
を、例えば３０ｃｍ×３０ｃｍ角の如き大面積基板に均
一な膜厚を保持しつつ、より低い温度領域で成膜でき
る。その上Ｈｅガスを導入することにより、低い電力で
も高い電力と同じ効果が得られ、結果的に膜の成膜速度
が早くなる。
【００３８】また本発明により形成したＳｉＯ2 膜を用
いることにより、ステップカバレージがすぐれ、界面準
位密度が小さく、耐圧の大きいゲート酸化膜が得られ
る。従って、このゲート酸化膜を用いたＴＦＴは活性Ｓ
ｉ層の厚みを厚くでき、ＴＦＴの移動度を大きくするこ
とができる。
いることにより、ステップカバレージがすぐれ、界面準
位密度が小さく、耐圧の大きいゲート酸化膜が得られ
る。従って、このゲート酸化膜を用いたＴＦＴは活性Ｓ
ｉ層の厚みを厚くでき、ＴＦＴの移動度を大きくするこ
とができる。
【図１】本発明による薄膜トランジスタを製造するＣＶ
Ｄ装置の概略構成図である。
Ｄ装置の概略構成図である。
【図２】本発明により成膜したＳｉＯ2 膜の膜厚のバラ
ツキと成膜温度の関係を示す図である。
ツキと成膜温度の関係を示す図である。
【図３】本発明により成膜したＳｉＯ2 膜を用いたＣ−
ＭＯＳＦＥＴの製造工程説明図の一部である。
ＭＯＳＦＥＴの製造工程説明図の一部である。
【図４】本発明により成膜したＳｉＯ2 膜を用いたＣ−
ＭＯＳＦＥＴの製造工程説明図のうち図３の次工程説明
図である。
ＭＯＳＦＥＴの製造工程説明図のうち図３の次工程説明
図である。
１ 石英チャンバー ２ 試料基板 ３ ガス導入口 ４ ガス導入口 ５ ガス導入口 ７ ヒータ ８ 棒状電極 ３４ ゲート酸化膜 ３５ ゲート電極
Claims (2)
- 【請求項１】 薄膜トランジスタに用いるゲート酸化膜
として、テトラエトキシシラン（ＴＥＯＳ）ガスと酸素
ガスとヘリウムガスによるプラズマＣＶＤ法によって形
成するＳｉＯ2 膜であって、その成膜温度を４５０℃〜
６００℃にし、棒状電極によってプラズマを発生させつ
つ成膜したＳｉＯ2 膜を用いることを特徴とする薄膜ト
ランジスタ。 - 【請求項２】 薄膜トランジスタに用いるゲート酸化膜
として、 ＴＥＯＳガスと酸素ガスとヘリウムガスによるプラズマ
ＣＶＤ法によって、その成膜温度を４５０℃〜６００℃
とし、反応室内に棒状電極によりプラズマを発生させつ
つＳｉＯ2 膜を成膜する工程を含む薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04199750A JP3130661B2 (ja) | 1992-07-27 | 1992-07-27 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04199750A JP3130661B2 (ja) | 1992-07-27 | 1992-07-27 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653504A JPH0653504A (ja) | 1994-02-25 |
| JP3130661B2 true JP3130661B2 (ja) | 2001-01-31 |
Family
ID=16413013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04199750A Expired - Fee Related JP3130661B2 (ja) | 1992-07-27 | 1992-07-27 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130661B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3708554B2 (ja) * | 1995-08-04 | 2005-10-19 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
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1992
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