JP3130659B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ以下ＴＦＴとい
う）とその製造方法に係り、特にＴＦＴのゲート酸化膜
として適した良好な膜質であり、且つ膜厚の均一なＳｉ
Ｏ2 膜を有するＴＦＴ及びその製造方法に関する。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ以下ＴＦＴとい
う）とその製造方法に係り、特にＴＦＴのゲート酸化膜
として適した良好な膜質であり、且つ膜厚の均一なＳｉ
Ｏ2 膜を有するＴＦＴ及びその製造方法に関する。
【０００２】
【従来の技術】ファクシミリ用のイメージセンサ、液
晶、薄膜ＩＣ等に用いられるＴＦＴのゲート酸化膜は、
大面積基板上にＴＦＴを構成するとき、均一な膜質であ
ることとともに、その膜厚の均一性も求められる。
晶、薄膜ＩＣ等に用いられるＴＦＴのゲート酸化膜は、
大面積基板上にＴＦＴを構成するとき、均一な膜質であ
ることとともに、その膜厚の均一性も求められる。
【０００３】従来このようなＴＦＴに適したゲート酸化
膜用ＳｉＯ2 膜はＣＶＤ法で製造されることがよく知ら
れている。またＣＶＤ法によりＳｉＯ2 膜を形成するこ
とも周知である（例えば特開昭６１−６３０２０号公
報、特開昭６２−２１６２６１号公報、特開平１−２３
８０２４号公報、特開平２−９３０６９号公報、特開平
２−１７０９７４号公報等参照）。
膜用ＳｉＯ2 膜はＣＶＤ法で製造されることがよく知ら
れている。またＣＶＤ法によりＳｉＯ2 膜を形成するこ
とも周知である（例えば特開昭６１−６３０２０号公
報、特開昭６２−２１６２６１号公報、特開平１−２３
８０２４号公報、特開平２−９３０６９号公報、特開平
２−１７０９７４号公報等参照）。
【０００４】従来の代表的なゲート酸化膜用のＳｉＯ2
膜の製造方法によって形成されたＳｉＯ2 膜は（１）テ
トラエトキシンラン〔Ｓｉ（ＯＣ2 Ｈ5 ）4 〕（以下Ｔ
ＥＯＳという）とＯ2 ガスによる減圧ＣＶＤ法（ＬＰＣ
ＶＤ法）で形成したＳｉＯ2膜、（２）スパッタ法によ
り形成したＳｉＯ2 膜、（３）ＥＣＲプラズマＣＶＤ法
によって形成したＳｉＯ2 膜（４）ＴＥＯＳとＯ2 ガス
によるプラズマＣＶＤ法（Ｐ−ＣＶＤ法）により形成し
たＳｉＯ2 膜等がある。
膜の製造方法によって形成されたＳｉＯ2 膜は（１）テ
トラエトキシンラン〔Ｓｉ（ＯＣ2 Ｈ5 ）4 〕（以下Ｔ
ＥＯＳという）とＯ2 ガスによる減圧ＣＶＤ法（ＬＰＣ
ＶＤ法）で形成したＳｉＯ2膜、（２）スパッタ法によ
り形成したＳｉＯ2 膜、（３）ＥＣＲプラズマＣＶＤ法
によって形成したＳｉＯ2 膜（４）ＴＥＯＳとＯ2 ガス
によるプラズマＣＶＤ法（Ｐ−ＣＶＤ法）により形成し
たＳｉＯ2 膜等がある。
【０００５】これらのゲート酸化膜用ＳｉＯ2 膜の特性
を表１に示す。
を表１に示す。
【０００６】
【表１】
【０００７】一般にゲート酸化膜用ＳｉＯ2 膜として
は、耐圧６ＭＶ／ｃｍ以上、界面準位密度は１×１０11
／ｃｍ2 ・ｅＶ以下、屈折率1.４６程度のものが求めら
れている。
は、耐圧６ＭＶ／ｃｍ以上、界面準位密度は１×１０11
／ｃｍ2 ・ｅＶ以下、屈折率1.４６程度のものが求めら
れている。
【０００８】表１から明らかな如く、（１）ＴＥＯＳ＋
Ｏ2 ガスのＬＰ−ＣＶＤ法によるＳｉＯ2 膜は耐圧が低
く、屈折率が変動する等の問題点がある。 (2) スパッタ法によるＳｉＯ2 膜は、ステップカバレー
ジが悪く、ゲートリークを発生し易いという問題点があ
る。
Ｏ2 ガスのＬＰ−ＣＶＤ法によるＳｉＯ2 膜は耐圧が低
く、屈折率が変動する等の問題点がある。 (2) スパッタ法によるＳｉＯ2 膜は、ステップカバレー
ジが悪く、ゲートリークを発生し易いという問題点があ
る。
【０００９】(3) ＥＣＲプラズマＣＶＤ法によるＳｉＯ
2 膜は界面準位密度が大きく、ＴＦＴを形成した場合、
素子のオフ電流が大きいという問題点がある。 (4) ＴＥＯＳ＋Ｏ2 ガスのＰ−ＣＶＤ法によるＳｉＯ2
膜は表１に示す特性では最も優れたものである。
2 膜は界面準位密度が大きく、ＴＦＴを形成した場合、
素子のオフ電流が大きいという問題点がある。 (4) ＴＥＯＳ＋Ｏ2 ガスのＰ−ＣＶＤ法によるＳｉＯ2
膜は表１に示す特性では最も優れたものである。
【００１０】
【発明が解決しようとする課題】ところが、ＴＥＯＳ＋
Ｏ2 ガスによるＰ−ＣＶＤ法によってＳｉＯ2 膜を形成
するための従来の装置はサス・ステンレス・チャンバー
を使用しなければならない。そして、このサス・ステン
レス・チャンバーの不純物が生成する酸化膜中に混入し
易いこと、酸化膜の成膜温度が４５０℃以下と低く、高
温での膜生成が不可能であるという問題点がある。
Ｏ2 ガスによるＰ−ＣＶＤ法によってＳｉＯ2 膜を形成
するための従来の装置はサス・ステンレス・チャンバー
を使用しなければならない。そして、このサス・ステン
レス・チャンバーの不純物が生成する酸化膜中に混入し
易いこと、酸化膜の成膜温度が４５０℃以下と低く、高
温での膜生成が不可能であるという問題点がある。
【００１１】さらに、このＴＥＯＳ＋Ｏ2 ガスによるＰ
−ＣＶＤ法によって、大面積基板上にＳｉＯ2 膜を形成
する場合、膜の膜厚、膜質の均一性を得るために、チャ
ンバー内に均一なプラズマを生成させるべく、チャンバ
ーの外側に設ける平板電極を平行にし、このサス又はＡ
ｌ電極内で製造しなければならない。
−ＣＶＤ法によって、大面積基板上にＳｉＯ2 膜を形成
する場合、膜の膜厚、膜質の均一性を得るために、チャ
ンバー内に均一なプラズマを生成させるべく、チャンバ
ーの外側に設ける平板電極を平行にし、このサス又はＡ
ｌ電極内で製造しなければならない。
【００１２】このため、この平行平板電極のサイズより
大きな基板にＳｉＯ2 膜を成膜するのは困難である。従
って、本発明の目的はＴＥＯＳ＋Ｏ2 ガスによるＰ−Ｃ
ＶＤ法によって大面積基板上に均一な膜厚で且つ均質な
ゲート酸化膜に適したＳｉＯ2 膜を成膜することであ
る。
大きな基板にＳｉＯ2 膜を成膜するのは困難である。従
って、本発明の目的はＴＥＯＳ＋Ｏ2 ガスによるＰ−Ｃ
ＶＤ法によって大面積基板上に均一な膜厚で且つ均質な
ゲート酸化膜に適したＳｉＯ2 膜を成膜することであ
る。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明者は、鋭意研究の結果、ＴＥＯＳ＋Ｏ2 ガス
によるＣＶＤ法において、成膜温度を５５０℃〜６５０
℃として、プラズマを少量アシストしてＳｉＯ2 膜を成
膜することによって、大面積基板に均一な膜厚と膜質を
有するＳｉＯ2 膜を生成することが出来ることを見出し
た。
め、本発明者は、鋭意研究の結果、ＴＥＯＳ＋Ｏ2 ガス
によるＣＶＤ法において、成膜温度を５５０℃〜６５０
℃として、プラズマを少量アシストしてＳｉＯ2 膜を成
膜することによって、大面積基板に均一な膜厚と膜質を
有するＳｉＯ2 膜を生成することが出来ることを見出し
た。
【００１４】この時、Ｏ2 プラズマを発生させるための
電極は、チャンバー内に均質なプラズマを発生させる必
要はない、したがって従来のごとく平行平板電極を用い
ることなく、棒状電極で十分に均質なＳｉＯ2 膜を得る
ことができる。
電極は、チャンバー内に均質なプラズマを発生させる必
要はない、したがって従来のごとく平行平板電極を用い
ることなく、棒状電極で十分に均質なＳｉＯ2 膜を得る
ことができる。
【００１５】
【作用】熱ＣＶＤ法によるＳｉＯ2 膜の成膜は６２０℃
程度からはじまり、膜厚の均一性はこれのみで十分であ
るが、膜質の改善のために、Ｏ2 プラズマを発生させる
ものである。
程度からはじまり、膜厚の均一性はこれのみで十分であ
るが、膜質の改善のために、Ｏ2 プラズマを発生させる
ものである。
【００１６】プラズマを発生させることにより、低い温
度領域でも均一に成膜することができる。これにより大
面積基板に良質なＳｉＯ2 膜を均一な膜厚で得ることが
できる。
度領域でも均一に成膜することができる。これにより大
面積基板に良質なＳｉＯ2 膜を均一な膜厚で得ることが
できる。
【００１７】
【実施例】本発明の一実施例を図１〜図４によって説明
する。図１は本発明よにる薄膜トランジスタを製造する
ＣＶＤ装置を示す概略構成図であり、図１（ａ）は装置
の断面図、図１（ｂ）は装置の平面図を示す。
する。図１は本発明よにる薄膜トランジスタを製造する
ＣＶＤ装置を示す概略構成図であり、図１（ａ）は装置
の断面図、図１（ｂ）は装置の平面図を示す。
【００１８】図１において、１は石英チャンバー、２は
試料基板、３、４はガス導入口、５は排気ポンプ、６は
ヒータ、７、７′は棒状電極を示す。ガス導入口３、４
からそれぞれＯ2 ガス、ＴＥＯＳガスが石英チャンバー
１に導入される。また排気ポンプ５により石英チャンバ
ー１内の圧力を減圧する。
試料基板、３、４はガス導入口、５は排気ポンプ、６は
ヒータ、７、７′は棒状電極を示す。ガス導入口３、４
からそれぞれＯ2 ガス、ＴＥＯＳガスが石英チャンバー
１に導入される。また排気ポンプ５により石英チャンバ
ー１内の圧力を減圧する。
【００１９】石英チャンバー１の外部に設けられたヒー
タ６により、石英チャンバー内の成膜温度を制御する。
本実施例において、石英チャンバー１とヒータ６の間に
例えば直径２ｃｍの一対の棒状電極７、７′が設けられ
ており、両者に電圧を印加することにより石英チャンバ
ー１内にＯ2 プラズマを発生させるものである。
タ６により、石英チャンバー内の成膜温度を制御する。
本実施例において、石英チャンバー１とヒータ６の間に
例えば直径２ｃｍの一対の棒状電極７、７′が設けられ
ており、両者に電圧を印加することにより石英チャンバ
ー１内にＯ2 プラズマを発生させるものである。
【００２０】次にこの装置を用いたＳｉＯ2 膜の成膜方
法について説明する。石英チャンバー１内に例えば３０
ｃｍ×３０ｃｍ角の大面積の試料基板２・・・を図示省
略した支持台上に対向する形で載置し、次に示す如き成
膜条件によって試料基板２上にＳｉＯ2 膜を成膜する。
法について説明する。石英チャンバー１内に例えば３０
ｃｍ×３０ｃｍ角の大面積の試料基板２・・・を図示省
略した支持台上に対向する形で載置し、次に示す如き成
膜条件によって試料基板２上にＳｉＯ2 膜を成膜する。
【００２１】 ＴＥＯＳガス ５０ｓｃｃｍ Ｏ2 ガス ５００ｓｃｃｍ 電力 １００Ｗ 成膜温度 ６００℃ 圧力 0.０５Ｔｏｒｒ〜2.０Ｔｏｒｒ この条件で成膜した膜を５５０℃以上の温度で長時間ア
ニールすることにより、より安定化したＳｉＯ2 膜を得
ることができる。なおＴＥＯＳガスやＯ2 ガスのそれぞ
れの量を変えても、同様な安定化したＳｉＯ2 膜を得る
ことができる。
ニールすることにより、より安定化したＳｉＯ2 膜を得
ることができる。なおＴＥＯＳガスやＯ2 ガスのそれぞ
れの量を変えても、同様な安定化したＳｉＯ2 膜を得る
ことができる。
【００２２】形成したＳｉＯ2 膜は屈折率1.４６、耐
圧、界面準位密度はともに、従来のＴＥＯＳ＋Ｏ2 ガス
によるＰ−ＣＶＤ法によるものと変わらない良好な特性
を示す。しかもステップカバレージもＣＶＤ法により形
成するため良好である。
圧、界面準位密度はともに、従来のＴＥＯＳ＋Ｏ2 ガス
によるＰ−ＣＶＤ法によるものと変わらない良好な特性
を示す。しかもステップカバレージもＣＶＤ法により形
成するため良好である。
【００２３】本実施例の如き大面積の試料基板にＳｉＯ
2 膜を形成する場合、その膜厚のバラツキが素子の特性
に影響する。そして膜厚の均一性は主にその成膜温度に
関係する。
2 膜を形成する場合、その膜厚のバラツキが素子の特性
に影響する。そして膜厚の均一性は主にその成膜温度に
関係する。
【００２４】図２に３０ｃｍ×２５ｃｍ基板に成膜した
ＴＥＯＳ＋Ｏ2 ガスによる本実施例のＣＶＤ法により形
成したＳｉＯ2 膜の膜厚のバツラキと成膜温度の関係を
示す。
ＴＥＯＳ＋Ｏ2 ガスによる本実施例のＣＶＤ法により形
成したＳｉＯ2 膜の膜厚のバツラキと成膜温度の関係を
示す。
【００２５】なお、この時の成膜条件は、次の通りであ
る。 ＴＥＯＳ： ５０ｓｃｃｍ Ｏ2 ３００ｓｃｃｍ 電力 １００Ｗ 圧力 0.０５Ｔｏｒｒ〜2.０Ｔｏｒｒ 図２から明らかな如く、成膜温度を５５０℃以上とする
ことにより膜厚のバラツキが１８％以下に押さえること
が出来、実用的均性が得られる。
る。 ＴＥＯＳ： ５０ｓｃｃｍ Ｏ2 ３００ｓｃｃｍ 電力 １００Ｗ 圧力 0.０５Ｔｏｒｒ〜2.０Ｔｏｒｒ 図２から明らかな如く、成膜温度を５５０℃以上とする
ことにより膜厚のバラツキが１８％以下に押さえること
が出来、実用的均性が得られる。
【００２６】熱ＣＶＤ法によるＳｉＯ2 膜の成膜は６２
０℃から初まるが、本発明ではプラズマをかけるため、
より低い温度領域においても均一に成膜できる。しかし
図２からも示される如くその成膜温度は５５０〜６５０
℃が適当である。
０℃から初まるが、本発明ではプラズマをかけるため、
より低い温度領域においても均一に成膜できる。しかし
図２からも示される如くその成膜温度は５５０〜６５０
℃が適当である。
【００２７】また、電力も本実施例では１００Ｗの例に
ついて述べたがこの値に限定されるものではなく、必要
に応じて１０Ｗ〜５００Ｗの間の値をとることができ
る。次に本発明によるＳｉＯ2 膜をゲート酸化膜として
用いたＴＦＴの一例として、ガラス基板上にＣ−ＭＯＳ
ＦＥＴから成るＴＦＴを形成する場合の製造工程を図
３、図４によって説明する。
ついて述べたがこの値に限定されるものではなく、必要
に応じて１０Ｗ〜５００Ｗの間の値をとることができ
る。次に本発明によるＳｉＯ2 膜をゲート酸化膜として
用いたＴＦＴの一例として、ガラス基板上にＣ−ＭＯＳ
ＦＥＴから成るＴＦＴを形成する場合の製造工程を図
３、図４によって説明する。
【００２８】まず、ガラス基板として、例えば日本電気
ガラス社製のネオセラム（商品名）ガラス基板３１を用
意し、このネオセラムガラス基板３１上にジシラン（Ｓ
ｉ2Ｈ6 ）ガスを用いた減圧ＣＶＤ法によりアモルファ
スシリコン（ａ−Ｓｉ）層３２を約１０００Åの厚さで
成膜する（図３（ａ）参照）。
ガラス社製のネオセラム（商品名）ガラス基板３１を用
意し、このネオセラムガラス基板３１上にジシラン（Ｓ
ｉ2Ｈ6 ）ガスを用いた減圧ＣＶＤ法によりアモルファ
スシリコン（ａ−Ｓｉ）層３２を約１０００Åの厚さで
成膜する（図３（ａ）参照）。
【００２９】成膜条件は以下の通りである。 Ｓｉ2 Ｈ6 ガス １００ｓｃｃｍ 圧力 0.３Ｔｏｒｒ Ｈｅガス ２００ｓｃｃｍ 加熱温度 ４５０〜５７０℃ 膜厚成長速度 ５０Å〜５００Å／分 次にａ−Ｓｉ層３２をＮ2 雰囲気中で５５０℃〜６００
℃で８時間〜５６時間加熱し固相成長させ固相成長した
膜３２′とする。
℃で８時間〜５６時間加熱し固相成長させ固相成長した
膜３２′とする。
【００３０】固相成長した膜３２′にフィールド酸化膜
用のＳｉＯ2 膜３３をＲＦスパッタリングにより形成し
た後、レジストによりパターニングしてチャンネル部を
開孔する（図３（ｂ）参照）。
用のＳｉＯ2 膜３３をＲＦスパッタリングにより形成し
た後、レジストによりパターニングしてチャンネル部を
開孔する（図３（ｂ）参照）。
【００３１】ＳｉＯ2 膜を含む基板上に本発明のゲート
酸化膜用のＳｉＯ2 膜３４′を形成する。この時の成膜
条件は前記実施例と同様にする。 ＴＥＯＳガス ５０ｓｃｃｍ Ｏ2 ガス ５００ｓｃｃｍ 電力 １００Ｗ 成膜温度 ６００℃ 圧力 0.０５Ｔｏｒｒ〜2.０Ｔｏｒｒ 膜厚 ５００Å〜１５００Å 生成した膜を５５０℃以上の温度で長時間アニールす
る。
酸化膜用のＳｉＯ2 膜３４′を形成する。この時の成膜
条件は前記実施例と同様にする。 ＴＥＯＳガス ５０ｓｃｃｍ Ｏ2 ガス ５００ｓｃｃｍ 電力 １００Ｗ 成膜温度 ６００℃ 圧力 0.０５Ｔｏｒｒ〜2.０Ｔｏｒｒ 膜厚 ５００Å〜１５００Å 生成した膜を５５０℃以上の温度で長時間アニールす
る。
【００３２】次にこのＳｉＯ2 膜３４′上にゲート電極
用のａ−Ｓｉ層３５′を形成する（図３（ｃ）参照）。
レジストを用いた２段階のエッチングにより、ゲート電
極のパターニングを行い、ゲート酸化膜３４、ゲート電
極３５を形成する（図３（ｄ）参照）。
用のａ−Ｓｉ層３５′を形成する（図３（ｃ）参照）。
レジストを用いた２段階のエッチングにより、ゲート電
極のパターニングを行い、ゲート酸化膜３４、ゲート電
極３５を形成する（図３（ｄ）参照）。
【００３３】イオン打込み用のマスクとして、一方のチ
ャンネル部開孔部にレジスト３６を形成し、開孔部に第
１のドーパントイオン、例えばリン（Ｐ）イオンをドー
プする（図３（ｃ）参照）。
ャンネル部開孔部にレジスト３６を形成し、開孔部に第
１のドーパントイオン、例えばリン（Ｐ）イオンをドー
プする（図３（ｃ）参照）。
【００３４】このレジスト３６を剥離し、第２のイオン
打込み用マスクのためのレジスト３７を形成し、開孔部
に例えばホウ素（Ｂ）イオンをドープし、Ｃ−ＭＯＳＦ
ＥＴを形成する（図３（ｆ）参照）。
打込み用マスクのためのレジスト３７を形成し、開孔部
に例えばホウ素（Ｂ）イオンをドープし、Ｃ−ＭＯＳＦ
ＥＴを形成する（図３（ｆ）参照）。
【００３５】次にレジスト３７を剥離後、Ｎ2 雰囲気中
５５０℃〜６００℃で２４時間加熱し、ドーパントの活
性化とゲート電極のａ−Ｓｉ層３５の結晶化を行う。さ
らに例えばＨ2 雰囲気中で４００℃、３０分間加熱して
水素化を行い、チャンネル層を含む半導体層の欠陥準位
を減少させる（図４（ａ）参照）。
５５０℃〜６００℃で２４時間加熱し、ドーパントの活
性化とゲート電極のａ−Ｓｉ層３５の結晶化を行う。さ
らに例えばＨ2 雰囲気中で４００℃、３０分間加熱して
水素化を行い、チャンネル層を含む半導体層の欠陥準位
を減少させる（図４（ａ）参照）。
【００３６】この後、基板全体にスパッタリングによっ
て層間絶縁膜としてＳｉＯ2 膜３８を形成する（図４
（ｂ）参照）。次にこのＳｉＯ2 膜３８にコンタクトホ
ールを形成し、電極用のアルミニウム膜を成膜後、パタ
ーンニングして、ガラス基板上の非単結晶半導体層中に
低温プロセスによりＣ−ＭＯＳＦＥＴを完成する。
て層間絶縁膜としてＳｉＯ2 膜３８を形成する（図４
（ｂ）参照）。次にこのＳｉＯ2 膜３８にコンタクトホ
ールを形成し、電極用のアルミニウム膜を成膜後、パタ
ーンニングして、ガラス基板上の非単結晶半導体層中に
低温プロセスによりＣ−ＭＯＳＦＥＴを完成する。
【００３７】
【発明の効果】本発明により形成するゲート酸化膜用Ｓ
ｉＯ2 膜は従来のＴＥＯＳ＋Ｏ2 ガスによるＰ−ＣＶＤ
法によるＳｉＯ2 膜と同様に良質なＳｉＯ2 膜を、例え
ば３０ｃｍ×３０ｃｍ角の如き大面積基板に均一な膜厚
と膜質を保った状態で成膜することができる。
ｉＯ2 膜は従来のＴＥＯＳ＋Ｏ2 ガスによるＰ−ＣＶＤ
法によるＳｉＯ2 膜と同様に良質なＳｉＯ2 膜を、例え
ば３０ｃｍ×３０ｃｍ角の如き大面積基板に均一な膜厚
と膜質を保った状態で成膜することができる。
【００３８】また本発明により形成したＳｉＯ2 膜を用
いることにより、ステップカバレージがすぐれ、界面準
位密度が小さく、耐圧の大きいゲート酸化膜が得られ
る。従って、このゲート酸化膜を用いたＴＦＴは活性Ｓ
ｉ層の厚みを厚く出来、ＴＦＴの移動度を大きくするこ
とが出来る効果がある。
いることにより、ステップカバレージがすぐれ、界面準
位密度が小さく、耐圧の大きいゲート酸化膜が得られ
る。従って、このゲート酸化膜を用いたＴＦＴは活性Ｓ
ｉ層の厚みを厚く出来、ＴＦＴの移動度を大きくするこ
とが出来る効果がある。
【図１】本発明による薄膜トランジスタを製造するＣＶ
Ｄ装置の概略構成図である。
Ｄ装置の概略構成図である。
【図２】本発明により成膜したＳｉＯ2 膜の膜厚のバラ
ツキと成膜温度の関係を示す図である。
ツキと成膜温度の関係を示す図である。
【図３】本発明により成膜したＳｉＯ2 膜を用いたＣ−
ＭＯＳＦＥＴの製造工程説明図の一部である。
ＭＯＳＦＥＴの製造工程説明図の一部である。
【図４】本発明により成膜したＳｉＯ2 膜を用いたＣ−
ＭＯＳＦＥＴの製造工程説明図のうち図３の次工程説明
図である。
ＭＯＳＦＥＴの製造工程説明図のうち図３の次工程説明
図である。
１ 石英チャンバー ２ 試料基板 ６ ヒータ ７、７′ 棒状電極 ３４ ゲート酸化膜 ３５ ゲート電極
Claims (2)
- 【請求項１】 薄膜トランジスタに用いるゲート酸化膜
として、テトラエトキシシラン（ＴＥＯＳ）ガスと酸素
ガスによるプラズマＣＶＤ法によって、成膜温度を５５
０℃〜６５０℃にし、棒状電極によって酸素プラズマを
発生させつつ成膜したＳｉＯ2 膜を用いることを特徴と
する薄膜トランジスタ。 - 【請求項２】 薄膜トランジスタに用いるゲート酸化膜
として、テトラエトキシシラン（ＴＥＯＳ）ガスと酸素
ガスによるプラズマＣＶＤ法によって、成膜温度を５５
０℃〜６５０℃にし、棒状電極によりプラズマを発生さ
せつつ成膜する工程を具備する薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04199748A JP3130659B2 (ja) | 1992-07-27 | 1992-07-27 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04199748A JP3130659B2 (ja) | 1992-07-27 | 1992-07-27 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653502A JPH0653502A (ja) | 1994-02-25 |
| JP3130659B2 true JP3130659B2 (ja) | 2001-01-31 |
Family
ID=16412980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04199748A Expired - Fee Related JP3130659B2 (ja) | 1992-07-27 | 1992-07-27 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130659B2 (ja) |
-
1992
- 1992-07-27 JP JP04199748A patent/JP3130659B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653502A (ja) | 1994-02-25 |
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