JP6311901B2 - 薄膜トランジスタ及び有機ｅｌ表示装置 - Google Patents

薄膜トランジスタ及び有機ｅｌ表示装置 Download PDF

Info

Publication number
JP6311901B2
JP6311901B2 JP2016529085A JP2016529085A JP6311901B2 JP 6311901 B2 JP6311901 B2 JP 6311901B2 JP 2016529085 A JP2016529085 A JP 2016529085A JP 2016529085 A JP2016529085 A JP 2016529085A JP 6311901 B2 JP6311901 B2 JP 6311901B2
Authority
JP
Japan
Prior art keywords
oxide semiconductor
layer
fluorine
semiconductor layer
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016529085A
Other languages
English (en)
Other versions
JPWO2015198604A1 (ja
Inventor
光正 松本
光正 松本
有宣 鐘ヶ江
有宣 鐘ヶ江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joled Inc
Original Assignee
Joled Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joled Inc filed Critical Joled Inc
Publication of JPWO2015198604A1 publication Critical patent/JPWO2015198604A1/ja
Application granted granted Critical
Publication of JP6311901B2 publication Critical patent/JP6311901B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/383—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/471—Inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/471—Inorganic layers
    • H01L21/473—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

本発明は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）及び有機ＥＬ表示装置に関し、より詳しくは、酸化物半導体層を活性層に有する酸化物半導体薄膜トランジスタ及びこれを備えた有機ＥＬ表示装置に関する。
ＴＦＴは、液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置等のアクティブマトリクス方式の表示装置において、スイッチング素子又は駆動素子として用いられている。
近年、次世代のＴＦＴとして、ＩｎＧａＺｎＯＸ（ＩＧＺＯ）等の酸化物半導体をチャネル層に用いた酸化物半導体ＴＦＴの開発が盛んに行われている。例えば、特許文献１には、チャネル層が酸化物半導体層である酸化物半導体ＴＦＴが開示されている。
特開２０１０−１６１２２７号公報 特開２００４−１４０３８１号公報 特開２０１０−８０９４７号公報
Hideyuki Omura, Hideya Kumomi, Kenji Nomura, Toshio Kamiya, Masahiro Hirano and Hideo Hosono,「First-principles study of native point defects in crystalline indium gallium zinc oxide」, J. Appl. Phys. 105, pp.093712-093719, 2009 Haruka Yamazaki, Mami Fujii, Yoshihiro Ueoka, Yasuaki Ishikawa, Masaki Fujiwara, Eiji Takahashi, and Yukiharu Uraoka, 「High Realiable a-IGZO TFTs with SiNx Gate Insulator deposited bu SiF4/N2」, AM-FPD P-22(2012)
酸化物半導体ＴＦＴの電気特性は、酸素や水素の影響を受けやすい（例えば非特許文献１参照）。このため、信頼性の高い酸化物半導体ＴＦＴを得ることが難しいという課題がある。
本発明は、このような課題を解決するためになされたものであり、信頼性の高い薄膜トランジスタ及び有機ＥＬ表示装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る薄膜トランジスタは、基板と、前記基板に配置された無機層と、前記無機層の上方に形成され、少なくともインジウムを含む酸化物半導体層と、前記酸化物半導体層を間に介して前記無機層と対向する絶縁層と、前記絶縁層を間に介して前記酸化物半導体層と対向するゲート電極と、前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、を有し、前記酸化物半導体層の内部領域であって前記無機層と近接する領域にはフッ素が含有されていることを特徴とする。
酸素や水素の影響を受けにくくすることができるので、高信頼性及び高ロバスト性を有する薄膜トランジスタ及び有機ＥＬ表示装置を実現できる。特に、アンダーコート層や剥離層等の無機層からの水素に対して影響を受けにくい薄膜トランジスタ及び有機ＥＬ表示装置を実現できる。
図１は、実施の形態に係る薄膜トランジスタの構成を示す断面図である。 図２Ａは、実施の形態に係る薄膜トランジスタの製造方法における基板準備工程の断面図である。 図２Ｂは、実施の形態に係る薄膜トランジスタの製造方法におけるアンダーコート層形成工程の断面図である。 図２Ｃは、実施の形態に係る薄膜トランジスタの製造方法における第１の酸化物半導体膜成膜工程の断面図である。 図２Ｄは、実施の形態に係る薄膜トランジスタの製造方法における第２の酸化物半導体膜成膜工程の断面図である。 図２Ｅは、実施の形態に係る薄膜トランジスタの製造方法におけるゲート絶縁層形成工程の断面図である。 図２Ｆは、実施の形態に係る薄膜トランジスタの製造方法におけるゲート電極形成工程の断面図である。 図２Ｇは、実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体積層膜の低抵抗化処理工程の断面図である。 図２Ｈは、実施の形態に係る薄膜トランジスタの製造方法における層間絶縁層形成工程の断面図である。 図２Ｉは、実施の形態に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極形成工程の断面図である。 図３は、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させなかった場合とにおけるシート抵抗値の測定結果を示す図である。 図４は、耐水素性に関する実験で用いた試料のデバイス構造の断面図である。 図５は、図４に示す構造の試料について、シリコン酸化層の膜厚を変化させたときのμ−ＰＣＤのピーク強度及び酸化物半導体層の抵抗値を示す図である。 図６は、μ−ＰＣＤのピーク強度と酸化物半導体層中へのフッ素導入の有無を比較した結果を示す図である。 図７Ａは、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させない場合とにおけるＩｎ３ｄ５のＸＰＳスペクトルを示す図である。 図７Ｂは、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させない場合とにおけるＺｎ２ｐ３のＸＰＳスペクトルを示す図である。 図７Ｃは、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させない場合とにおけるＧａ２ｐ３のＸＰＳスペクトルを示す図である。 図８は、酸化物半導体にフッ素を含有させた場合とフッ素を含有させない場合とにおけるＴＤＳ法によるＺｎの昇温脱離スペクトルを示す図である。 図９は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図１０は、図９に示す有機ＥＬ表示装置における画素回路の電気回路図である。 図１１は、変形例に係る薄膜トランジスタの構成を示す断面図である。 図１２Ａは、変形例に係る薄膜トランジスタの製造方法における剥離層形成工程を示す断面図である。 図１２Ｂは、変形例に係る薄膜トランジスタの製造方法におけるガラス基板剥離前の薄膜トランジスタの構成を示す断面図である。 図１２Ｃは、変形例に係る薄膜トランジスタの製造方法におけるガラス基板剥離工程を示す断面図である。
本発明の一態様に係る薄膜トランジスタは、基板と、前記基板に配置された無機層と、前記無機層の上方に形成され、少なくともインジウムを含む酸化物半導体層と、前記酸化物半導体層を間に介して前記無機層と対向する絶縁層と、前記絶縁層を間に介して前記酸化物半導体層と対向するゲート電極と、前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、を有し、前記酸化物半導体層の内部領域であって前記無機層と近接する領域にはフッ素が含有されている。
本態様によれば、酸化物半導体層の内部領域であって無機層と近接する領域にはフッ素が含有されている。無機層と近接する領域とは、例えば、無機層から厚み方向に３０ｎｍ程度の領域のことである。
フッ素は、酸素よりも金属との結合エネルギーが高い。したがって、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層の酸素欠損によるダングリングボンドや不安定なサイトをフッ素で容易に終端させることができる。つまり、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層の酸素欠損を補完することができる。
また、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層に混入する水素が酸化物半導体層に結合できなくなる。これにより、アンダーコート層や剥離層等の無機層から酸化物半導体層に水素が混入することをブロックできるので、酸化物半導体層において酸素と水素が結合してキャリアが放出することを抑制できる。つまり、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層の耐水素性を向上させることができる。
また、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層を構成する金属元素がフッ素と化学結合するので、酸化物半導体層の構造を安定化させることができる。
このように、本態様によれば、アンダーコート層や剥離層等の無機層に起因する水素ダメージを受けにくくすることができるとともに、酸化物半導体層の構造を安定化させることができる。これにより、高信頼性及び高ロバスト性を有する薄膜トランジスタを実現することができる。
また、本発明の一態様に係る薄膜トランジスタにおいて、前記無機層は、酸化シリコン又は酸窒化シリコンからなるアンダーコート層であって、前記基板の上面に形成されていてもよい。
本態様によれば、酸化シリコン又は酸窒化シリコンからなるアンダーコート層から酸化物半導体層に進入しようとする水素を、酸化物半導体層におけるフッ素を含む領域でブロックすることができる。
また、本発明の一態様に係る薄膜トランジスタにおいて、前記無機層は、複数の絶縁膜を積層することで構成されていてもよい。
本態様によれば、積層膜のアンダーコート層を用いたとしても、アンダーコート層からの水素を酸化物半導体層におけるフッ素を含む領域でブロックすることができる。
また、本発明の一態様に係る薄膜トランジスタにおいて、前記無機層は、非晶質シリコンを主成分とする層であって、前記基板の下面に形成されていてもよい。
本態様によれば、非晶質シリコンから発生して基板を透過して酸化物半導体層に進入しようとする水素を、酸化物半導体層におけるフッ素を含む領域でブロックすることができる。
また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層における前記無機層と近接する領域のフッ素含有濃度は、前記酸化物半導体層における前記絶縁層と近接する領域のフッ素含有濃度より高いとよい。
本態様によれば、バックチャネル側では水素ダメージを効果的に抑制することができ、かつ、フロントチャネル側では高オン電流を維持することができる。
また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層における前記フッ素が含有されている領域であるフッ素含有領域は、厚み方向にフッ素濃度勾配を有していてもよい。
本態様によれば、上記のフッ素を含有させる効果を効果的に発揮させることができる。
また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、１５ｎｍ以上であるとよい。
本態様によれば、アニール処理等によって酸化物半導体層の外部から水素が拡散してくる場合であっても、酸化物半導体層への水素の混入をフッ素含有領域によって効果的にブロックすることができる。
また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、２０ｎｍ以上であるとよい。
本態様によれば、酸化物半導体層のプロセス制御を容易に行うことができる。
また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層のフッ素含有濃度は、前記酸化物半導体層の水素含有濃度より高いとよい。
本態様によれば、上記のフッ素を含有させる効果を一層効果的に発揮させることができる。
また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層を構成する金属元素には、さらに、ガリウム及び亜鉛の少なくとも一方及び両方が含まれていてもよい。
本態様によれば、大型量産設備とのターゲット整合性が高くなるので、製造コストを抑えることができる。
また、本発明の一態様に係る有機ＥＬ表示装置は、上記いずれかに記載の薄膜トランジスタを備える有機ＥＬ表示装置であって、マトリクス状に配置された複数の画素と、前記複数の画素の各々に対応して形成された有機ＥＬ素子とを備え、前記薄膜トランジスタは、前記有機ＥＬ素子を駆動する駆動トランジスタである。
本態様によれば、有機ＥＬ素子を駆動する駆動トランジスタとして高信頼性及び高ロバスト性を有する薄膜トランジスタを用いているので、表示性能に優れた有機ＥＬ表示装置を実現できる。
（実施の形態）
以下、本発明の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
［薄膜トランジスタの構成］
まず、本発明の実施の形態に係る薄膜トランジスタ１について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜トランジスタの構成を示す断面図である。
図１に示すように、本実施の形態に係る薄膜トランジスタ１は、酸化物半導体層をチャネル層とするトップゲート型の酸化物半導体ＴＦＴである。
薄膜トランジスタ１は、基板１０と、アンダーコート層２０と、チャネル層となる酸化物半導体層３０と、ソース領域となる酸化物半導体層４０Ｓと、ドレイン領域となる酸化物半導体層４０Ｄと、ゲート絶縁層５０と、ゲート電極６０と、層間絶縁層７０と、ソース電極８０Ｓ及びドレイン電極８０Ｄとを備える。
以下、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳述する。
基板１０は、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。なお、基板１０は、ガラス基板に限らず、樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、ポリミイドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成されるフレキシブル基板であってもよい。
アンダーコート層２０は、基板１０に配置された無機層の一例である。アンダーコート層２０は、基板１０の上面に形成されている。本実施の形態において、アンダーコート層２０は、基板１０の表面（酸化物半導体層が形成される側）に形成されている。アンダーコート層２０を形成することによって、基板１０（ガラス基板）中に含まれるナトリウム及びリン等の不純物又は大気中から透過される水分等が、酸化物半導体層３０、４０Ｓ及び４０Ｄに進入することを抑制できる。
アンダーコート層２０は、酸化物絶縁層又は窒化物絶縁層を用いた単層絶縁層又は積層絶縁層である。一例として、アンダーコート層２０としては、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）、酸窒化シリコン（ＳｉＯｙＮｘ）又は酸化アルミニウム（ＡｌＯｘ）等の単層膜、あるいは、これらの積層膜を用いることができる。本実施の形態において、アンダーコート層２０は、複数の絶縁膜を積層することによって構成された積層膜である。なお、アンダーコート層２０の膜厚は、１００ｎｍ〜５００ｎｍに設定することが好ましい。
酸化物半導体層３０は、チャネル層として用いられる。つまり、酸化物半導体層３０は、ゲート絶縁層５０を挟んでゲート電極６０と対向するチャネル領域を含む半導体層である。一方、酸化物半導体層４０Ｓは、酸化物半導体層３０の一方のサイドに設けられたソース領域となる半導体層である。また、酸化物半導体層４０Ｄは、酸化物半導体層３０の他方のサイドに設けられたドレイン領域となる半導体層である。酸化物半導体層４０Ｓ及び４０Ｄは、酸化物半導体層３０よりも抵抗値の低い低抵抗化領域（オフセット領域）である。
さらに、酸化物半導体層４０Ｓ及び４０Ｄにおいて、上方領域（層間絶縁層７０側の領域）の抵抗値は下方領域（アンダーコート層２０側の領域）の抵抗値よりも低くなっている。つまり、酸化物半導体層４０Ｓ及び４０Ｄでは、積層方向において抵抗値が異なっており、上層部分の抵抗値が下層部分の抵抗値よりも低くなっている。
酸化物半導体層３０、４０Ｓ及び４０Ｄは、アンダーコート層２０の上に所定形状で形成されている。また、酸化物半導体層３０、４０Ｓ及び４０Ｄは、同じ材料によって構成されている。酸化物半導体層３０、４０Ｓ及び４０Ｄの材料には、例えば、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられる。酸化物半導体層３０、４０Ｓ及び４０Ｄを構成する金属元素には、少なくともインジウム（Ｉｎ）が含まれており、さらに、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の少なくとも一方又は両方が含まれているとよい。
本実施の形態における酸化物半導体層３０、４０Ｓ及び４０Ｄは、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物であるＩｎＧａＺｎＯｘ（ＩＧＺＯ）によって構成されている。
また、酸化物半導体層３０はフッ素（Ｆ）を含有している。具体的には、酸化物半導体層３０の内部領域であってアンダーコート層２０と近接する領域にはフッ素が含有されている。つまり、酸化物半導体層３０のバックチャネル側にはフッ素が含有されている。同様に、酸化物半導体層４０Ｓ及び４０Ｄの内部領域であってアンダーコート層２０と近接する領域にはフッ素が含有されている。本実施の形態では、酸化物半導体層３０、４０Ｓ及び４０Ｄにおけるフッ素は化学的に結合した状態で混入されている。なお、酸化物半導体層３０、４０Ｓ及び４０Ｄの内部領域であってアンダーコート層２０と近接する領域とは、少なくとも酸化物半導体層３０、４０Ｓ及び４０Ｄの厚みの半分よりもアンダーコート層２０側の領域のことである。
本実施の形態における酸化物半導体層３０は、フッ素が含有されている領域である第１領域（フッ素含有領域）３１と、フッ素が含有されていない領域である第２領域（フッ素含無領域）３２とからなる。
第１領域３１は、第１チャネル層であって、酸化物半導体層３０におけるアンダーコート層２０側（バックチャネル側）の領域である。つまり、本実施の形態では、酸化物半導体層３０におけるアンダーコート層２０側の領域のみにフッ素が含有されている。一方、第２領域３２は、第２チャネル層であって、酸化物半導体層３０におけるゲート絶縁層５０側（フロントチャネル側）の領域である。例えば、第１領域３１は、酸化物半導体層３０の膜厚中心を基準にしたときに酸化物半導体層３０の膜厚中心から下側の領域（下層）であり、第２領域３２は、酸化物半導体層３０の膜厚中心から上側の領域（上層）である。
同様に、酸化物半導体層４０Ｓ及び４０Ｄも、フッ素が含有されている領域（フッ素含有領域）であるアンダーコート層２０側の領域（下層）と、フッ素が含有されていない領域（フッ素含無領域）であるゲート絶縁層５０側の領域（上層）とからなる。
なお、酸化物半導体層４０Ｓ及び４０Ｄは低抵抗化された領域であるが、フッ素含有領域である下層はフッ素の化学結合が存在するので、フッ素含無領域である上層と比べてあまり低抵抗化されていないと考えられる。
このように、酸化物半導体層３０、４０Ｓ及び４０Ｄにおけるアンダーコート層２０と近接する領域のフッ素含有濃度は、酸化物半導体層３０、４０Ｓ及び４０Ｄにおけるゲート絶縁層５０と近接する領域のフッ素含有濃度より高くなっている。
また、本実施の形態において、酸化物半導体層３０、４０Ｓ及び４０におけるフッ素含有領域（第１領域３１等）は、厚み方向にフッ素濃度勾配を有する。具体的には、フッ素含有領域（第１領域３１等）において、アンダーコート層２０側の領域のフッ素濃度を、アンダーコート層２０側とは反対側（ゲート絶縁層５０側）の領域のフッ素濃度よりも高くしている。さらに、本実施の形態において、フッ素含有領域（第１領域３１等）のフッ素濃度は、ゲート絶縁層５０からアンダーコート層２０に近づく方向に向けて漸次増加している。
なお、本実施の形態では、酸化物半導体層３０、４０Ｓ及び４０Ｄの一部の領域にフッ素を含有させているが、酸化物半導体層３０、４０Ｓ及び４０Ｄの全領域にフッ素を含有させてもよい。つまり、酸化物半導体層３０、４０Ｓ及び４０Ｄにおける上層（第２領域３２等）はなくても構わない。
酸化物半導体層３０、４０Ｓ及び４０Ｄにおける下層（第１領域３１等）の膜厚は、少なくとも５ｎｍ以上であり、１５ｎｍ以上がより好ましく、さらに、２０ｎｍ以上であるとよい。また、酸化物半導体層３０、４０Ｓ及び４０Ｄの全体の膜厚としても２０ｎｍ以上であるとよい。なお、本実施の形態において、酸化物半導体層３０、４０Ｓ及び４０Ｄにおける各下層の膜厚は同じにしている。
酸化物半導体層３０、４０Ｓ及び４０Ｄにおける下層（第１領域３１等）の膜厚を５ｎｍ以上とすることによって、上記のフッ素含有効果を十分に発揮させることができる。
また、酸化物半導体層３０、４０Ｓ及び４０Ｄにおける下層（第１領域３１等）の膜厚を１５ｎｍ以上にすることによって、アニール処理等によって酸化物半導体層３０、４０Ｓ及び４０Ｄの外部から水素が拡散してくる場合であっても、酸化物半導体層３０、４０Ｓ及び４０Ｄのフッ素を含有する下層（第１領域３１等）によって、拡散する水素をブロックすることができる。本実施の形態では、フッ素を含有する下層（第１領域３１等）がアンダーコート層２０と近接しているので、アンダーコート層２０側から酸化物半導体層３０、４０Ｓ及び４０Ｄに進入する水素を、酸化物半導体層３０、４０Ｓ及び４０Ｄにおけるアンダーコート層２０と近接する領域（第１領域３１等）でブロックすることができる。これにより、安定的な薄膜トランジスタ特性を得ることができる。
さらに、酸化物半導体層３０、４０Ｓ及び４０Ｄにおける下層（第１領域３１等）の膜厚を少なくとも２０ｎｍ以上にすることによって、酸化物半導体層３０、４０Ｓ及び４０Ｄのプロセス制御が十分可能となる。すなわち、酸化物半導体層３０、４０Ｓ及び４０Ｄにおける下層（第１領域３１等）の膜厚を少なくとも２０ｎｍ以上にすることによって、酸化物半導体層３０、４０Ｓ及び４０Ｄの膜厚を少なくとも２０ｎｍ以上にすることができる。これにより、酸化物半導体層３０、４０Ｓ及び４０Ｄのスパッタ等による成膜とフォトリソグラフィ法及びエッチング法等によるパターニングとを容易に行うことができる。
また、酸化物半導体層３０、４０Ｓ及び４０Ｄのフッ素含有濃度は、少なくとも酸化物半導体層３０、４０Ｓ及び４０Ｄの水素含有濃度よりも高い。本実施の形態において、酸化物半導体層３０、４０Ｓ及び４０Ｄのフッ素含有濃度は、１×１０２２ａｔｍ／ｃｍ３以上としている。
ゲート絶縁層５０（絶縁層）は、酸化物半導体層３０を間に介してアンダーコート層２０と対向する位置に形成されている。具体的には、ゲート絶縁層５０は、酸化物半導体層３０の上に形成されている。より具体的には、ゲート絶縁層５０は、酸化物半導体層３０の第２領域３２と接するように形成されている。本実施の形態において、ゲート絶縁層５０は、酸化物半導体層３０上のみに形成されているが、これに限らない。
ゲート絶縁層５０は、酸化物絶縁層又は窒化物絶縁層を用いた単層絶縁層又は積層絶縁層である。ゲート絶縁層５０としては、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル又は酸化アルミニウム等の単層膜、あるいは、これらの積層膜等を用いることができる。本実施の形態において、ゲート絶縁層５０は、例えば、シリコン酸化膜とシリコン窒化膜との積層膜である。ゲート絶縁層５０の膜厚は、ＴＦＴの耐圧等を考慮して設計することができ、例えば、５０ｎｍ〜５００ｎｍとすることが望ましい。
ゲート電極６０は、ゲート絶縁層５０を間に介して酸化物半導体層３０と対向する位置に形成されている。具体的には、ゲート電極６０は、ゲート絶縁層５０の上に所定形状でパターン形成される。本実施の形態において、ゲート電極６０のチャネル方向長さ（ゲート長）とゲート絶縁層５０のチャネル方向長さとは同じである。
ゲート電極６０は、金属等の導電性材料又はその合金等の単層構造又は多層構造の電極であり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）又はモリブデンタングステン（ＭｏＷ）等で構成することができる。ゲート電極６０の膜厚は、５０ｎｍ〜３００ｎｍに設定することが好ましい。
層間絶縁層７０は、ゲート電極６０と酸化物半導体層４０Ｓ及び４０Ｄとを覆うように形成される。層間絶縁層７０は、有機物を主成分とする材料によって形成されていてもよいし、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウム等のような無機物によって形成されていてもよい。また、層間絶縁層７０は、単層膜であってもよいし、積層膜であってもよい。
また、層間絶縁層７０には、当該層間絶縁層７０の一部を貫通するように複数の開口部（コンタクトホール）が形成されている。この層間絶縁層７０の開口部を介して、酸化物半導体層４０Ｓとソース電極８０Ｓとが接続されるとともに、酸化物半導体層４０Ｄとドレイン電極８０Ｄとが接続されている。
ソース電極８０Ｓ及びドレイン電極８０Ｄは、層間絶縁層７０上に所定形状で形成されている。また、ソース電極８０Ｓ及びドレイン電極８０Ｄの各々は、酸化物半導体層３０と電気的に接続されている。本実施の形態において、ソース電極８０Ｓ及びドレイン電極８０Ｄの各々は、層間絶縁層７０に形成された開口部を介して酸化物半導体層４０Ｓ及び４０Ｄの各々と電気的及び物理的に接続されており、酸化物半導体層４０Ｓ及び４０Ｄを介して酸化物半導体層３０と電気的に接続されている。
ソース電極８０Ｓ及びドレイン電極８０Ｄは、導電性材料又はその合金等の単層構造又は多層構造の電極である。ソース電極８０Ｓ及びドレイン電極８０Ｄの材料としては、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、モリブデンタングステン合金（ＭｏＷ）又は銅マンガン合金（ＣｕＭｎ）等を用いることができる。ソース電極８０Ｓ及びドレイン電極８０Ｄの膜厚は、例えば５０ｎｍ〜３００ｎｍに設定することが好ましい。
［薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ１の製造方法について、図２Ａ〜図２Ｉを用いて説明する。図２Ａ〜図２Ｉは、本発明の実施の形態に係る薄膜トランジスタの製造方法における各工程の断面図である。
まず、図２Ａに示すように、基板１０を準備する。基板１０として、例えばガラス基板を準備する。
次に、図２Ｂに示すように、基板１０上にアンダーコート層２０を形成する。例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によって、基板１０上に、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜又は酸化アルミニウム膜等で構成されるアンダーコート層２０を形成する。
次に、図２Ｃに示すように、アンダーコート層２０上に、フッ素を含有する第１の酸化物半導体膜ＳＣ１を成膜する。第１の酸化物半導体膜ＳＣ１の材料としては、ＩｎＧａＺｎＯｘの透明アモルファス酸化物半導体を用いることができる。この場合、スパッタ法やレーザー蒸着法等の気相成膜法によってＩｎＧａＺｎＯｘからなる第１の酸化物半導体膜（ＩｎＧａＺｎＯｘ膜）ＳＣ１を成膜することができる。
具体的には、Ｉｎ、Ｇａ及びＺｎを含むターゲット材（例えばＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加する。
このとき、フッ素を導入しながらスパッタを行うことによってフッ素が含有された第１の酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ：Ｆ）ＳＣ１を成膜することができる。酸化物半導体層へのフッ素の導入（供給）は、ターゲット中にフッ素を含ませたり、フッ素を含ませたプロセスガス（ＮＦ３ガス等）を導入したりすることで行うことができる。
具体的には、フッ素を含むターゲット材を用いたスパッタによってＩｎＧａＺｎＯｘ膜を成膜することによって、フッ素を含む第１の酸化物半導体膜ＳＣ１を成膜することができる。また、フッ素を含むガス（ＮＦ３ガス等）を導入しながらＩｎＧａＺｎＯｘ膜を成膜しても、フッ素を含む第１の酸化物半導体膜ＳＣ１を成膜することができる。なお、第１の酸化物半導体膜ＳＣ１の成膜途中でフッ素の導入量を変えることによって、第１の酸化物半導体膜ＳＣ１の厚み方向に、フッ素の濃度勾配を持たせることができる。例えば、フッ素の導入量を漸次減らしていくことによって、上に向かってフッ素濃度が漸次減少する第１の酸化物半導体膜ＳＣ１を成膜することができる。
あるいは、フッ素を含む第１の酸化物半導体膜ＳＣ１を成膜する方法として、アンダーコート層２０の表面にフッ素を吸着させておき、その上に酸化物半導体層を成膜し、その後アニール処理を行うことによってフッ素を酸化物半導体層に熱拡散させる方法もある。なお、この場合のアニール処理は、後述する酸化物半導体層３０の安定化のための熱処理（アニール処理）としてもよい。つまり、フッ素の熱拡散のアニール処理は、他のアニール処理と兼ねてもよい。
その他、フッ素を含む第１の酸化物半導体膜ＳＣ１を成膜する方法としては、アンダーコート層２０の上に酸化物半導体層を成膜し、その後、当該酸化物半導体層に対してＮＦ３処理（フッ化処理）を行うという方法もある。この場合、ＮＦ３処理として、例えば、１００Ｗで６０秒間のＮＦ３プラズマ処理を行えばよい。
次に、図２Ｄに示すように、第１の酸化物半導体膜ＳＣ１上に、フッ素を含有しない第２の酸化物半導体膜ＳＣ２を成膜する。第２の酸化物半導体膜ＳＣ２の材料としては、第１の酸化物半導体膜ＳＣ１と同様に、ＩｎＧａＺｎＯｘの透明アモルファス酸化物半導体を用いることができる。したがって、スパッタ法やレーザー蒸着法等の気相成膜法によってＩｎＧａＺｎＯｘからなる第２の酸化物半導体膜（ＩｎＧａＺｎＯｘ膜）ＳＣ２を成膜することができる。
具体的には、第１の酸化物半導体膜ＳＣ１の成膜に続いて、フッ素の導入（供給）をしないでスパッタ等を行うことによって、フッ素を含まない第２の酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）を成膜する。
本実施の形態において、第１の酸化物半導体膜ＳＣ１と第２の酸化物半導体膜ＳＣ２とは、同一チャンバー内で連続成膜している。
その後、第１の酸化物半導体膜ＳＣ１と第２の酸化物半導体膜ＳＣ２との積層構造からなる酸化物半導体積層膜（酸化物半導体層）を、フォトリソグラフィ法及びウェットエッチング法を用いてパターニングすることにより、所定形状に加工された第１の酸化物半導体膜ＳＣ１及び第２の酸化物半導体膜ＳＣ２からなる酸化物半導体積層膜を形成することができる。
具体的には、第２の酸化物半導体膜ＳＣ２上に所定形状のレジストを形成し、レジストが形成されていない領域の酸化物半導体積層膜をウェットエッチングによって除去することで、島状の酸化物半導体積層膜を形成することができる。なお、第１の酸化物半導体膜ＳＣ１及び第２の酸化物半導体膜ＳＣ２がＩｎＧａＺｎＯｘからなる場合、エッチング液としては、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いることができる。
次に、図２Ｅに示すように、第１の酸化物半導体膜ＳＣ１と第２の酸化物半導体膜ＳＣ２との積層構造からなる酸化物半導体積層膜の上にゲート絶縁層５０を形成する。例えば、第２の酸化物半導体膜ＳＣ２の所定領域の上に、所定形状のゲート絶縁層５０を形成する。ゲート絶縁層５０は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、タンタル酸化膜、酸化アルミニウム膜又はそれらの積層膜等である。本実施の形態では、ゲート絶縁層５０としてプラズマＣＶＤによってシリコン酸化膜を成膜している。
次に、図２Ｆに示すように、ゲート絶縁層５０の上にゲート電極６０を形成する。本実施の形態では、ゲート絶縁層５０を覆うようにモリブデンタングステン（ＭｏＷ）で構成される金属膜（ゲート金属膜）をスパッタによって全面に成膜した後、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜をパターニングすることにより、所定形状のゲート電極６０を形成した。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
次に、図２Ｇに示すように、第１の酸化物半導体膜ＳＣ１と第２の酸化物半導体膜ＳＣ２との積層膜である酸化物半導体積層膜の所定領域の抵抗値を選択的に低くする処理（低抵抗化処理）を行うことによって、酸化物半導体積層膜を、チャネル層となる酸化物半導体層３０とソース領域となる酸化物半導体層４０Ｓとドレイン領域となる酸化物半導体層４０Ｄとに機能分離する。
本実施の形態では、一部にゲート電極６０が形成された酸化物半導体積層膜に対してプラズマ照射を行っている。つまり、ゲート電極６０をマスクとして酸化物半導体積層膜にプラズマ照射を行っている。これにより、酸化物半導体積層膜のうちゲート電極６０から露出する部分にはプラズマが照射され、酸化物半導体積層膜のうちゲート電極６０から露出しない部分にはプラズマが照射されないので、酸化物半導体積層膜のうちプラズマ照射された部分（ゲート電極６０から露出する部分）のみが選択的に低抵抗化される。
具体的には、酸化物半導体積層膜のうちゲート電極６０に覆われていてプラズマが照射されない部分（中央部分）は、低抵抗化されず、酸化物半導体層３０となる。このようにして形成された酸化物半導体層３０は、チャネル層であって、かつ、フッ素を含有する第１の酸化物半導体膜ＳＣ１（第１領域３１）と、フッ素を含有しない第２の酸化物半導体膜ＳＣ２（第２領域３２）とからなる。
また、酸化物半導体積層膜のうちゲート電極６０に覆われておらずプラズマが照射される部分（両サイド部分）は、低抵抗化されて、酸化物半導体層４０Ｓ及び４０Ｄとなる。このようにして形成された酸化物半導体層４０Ｓ及び４０Ｄは、酸化物半導体からなる低抵抗化領域（ソース領域及びドレイン領域）であって、かつ、フッ素を含有する第１の酸化物半導体膜ＳＣ１と、フッ素を含有しない第２の酸化物半導体膜ＳＣ２とからなる。
なお、プラズマ照射としては、例えばＡｒプラズマ照射又は水素プラズマ照射を用いることができる、これらのプラズマ照射を用いることで、酸化物半導体積層膜の抵抗値を十分に下げることができる。
次に、図２Ｈに示すように、酸化物半導体層４０Ｓ及び４０Ｄとゲート電極６０とを覆うよう層間絶縁層７０を形成する。層間絶縁層７０としては、有機物を主成分したものでもシリコン酸化膜のような無機物でも構わない。例えば、層間絶縁層７０としてプラズマＣＶＤによってシリコン酸化膜を成膜することができる。
その後、酸化物半導体層４０Ｓ及び４０Ｄの各々の一部を露出させるように、層間絶縁層７０に開口部（コンタクトホール）を形成する。具体的には、フォトリソグラフィ法及びエッチング法によって層間絶縁層７０の一部をエッチング除去することによって、酸化物半導体層４０Ｓ及び４０Ｄの各々におけるソース電極８０Ｓ及びドレイン電極８０Ｄとの接続部分上に開口部を形成する。例えば、酸化物半導体層４０Ｓ及び４０Ｄがシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜に開口部を形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
次に、図２Ｉに示すように、層間絶縁層７０に形成した開口部を介して酸化物半導体層４０Ｓ及び４０Ｄに接続するソース電極８０Ｓ及びドレイン電極８０Ｄを形成する。本実施の形態では、層間絶縁層７０に形成した開口部を埋めるようにして層間絶縁層７０上に金属膜（ソースドレイン金属膜）をスパッタによって成膜した後に、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜をパターニングすることにより、所定形状のソース電極８０Ｓ及びドレイン電極８０Ｄを形成している。
なお、その後、図示しないが、例えば３００℃の熱処理（アニール処理）を行う。この熱処理によって、酸化物半導体層３０の酸素欠損を修復することができ、酸化物半導体層３０の特性を安定化させることができる。
［薄膜トランジスタの作用効果］
次に、本実施の形態に係る薄膜トランジスタ１の作用効果について、本発明に至った経緯も含めて説明する。
酸化物半導体層を形成する際の基板の表面には、ガラス基板等の基板から金属等の不純物が拡散することを抑制するためにアンダーコート層を形成する場合がある。アンダーコート層としては、水素を含有する窒化珪素層を用いる場合がある。
また、接着剤等によってガラス基板の上にフレキシブル基板（樹脂基板）を固定した状態で、フレキシブル基板の上に酸化物半導体層、さらには表示素子等を形成した後で、レーザーによってガラス基板を剥離してフレキシブルデバイスを作製する場合がある。この場合、特許文献２に記載されるように、レーザー光を吸収する剥離層（分離層）として非晶質シリコン層をガラス基板の上に形成して、非晶質シリコン層からの水素バブリングを利用してガラス基板を剥離する例が多く見られる。
しかしながら、酸化物半導体層は水素に対して極めて敏感であるため、酸化物半導体層は、アンダーコート層や剥離層等の無機層に起因する水素によって影響を受ける。このため、酸化物半導体層を有する酸化物半導体ＴＦＴは、このような無機層の水素ダメージによって電気特性が著しく低下するという課題を有している。
ところで、特許文献３や非特許文献２に開示されるように、これまでは、絶縁層と酸化物半導体層との界面を改善することによって安定性及び信頼性を向上できるといった報告がなされている。
例えば、非特許文献２には、フッ素を混入させたゲート絶縁層を用いて酸化物半導体層（ＩＧＺＯ）との界面を改善することによって酸化物半導体層を構成するＩｎのダングリングボンドサイトにフッ素補完を生じさせ、これにより信頼性の向上に繋がることが報告されている。
さらに、非特許文献２によれば、その酸化物半導体層（ＩＧＺＯ）を二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定した結果、ＩＧＺＯのバルク中にフッ素の混入が観測できなかったことも報告されている。
本願発明者も実際にフッ素を混入させた絶縁層を用いて熱等によって酸化物半導体層（ＩＧＺＯ）中にフッ素が拡散するか否かについての検証を行ったところ、昇温脱離法でのフッ素の脱離は５００℃以上にならないと確認できなかった。このことは、フッ素が酸化物半導体層の膜中で安定な構造を示しており、非特許文献２で示されるように、フッ素を混入させたゲート絶縁層は、絶縁層と酸化物半導体層との界面での改善効果に終始するものと考えられる。
しかしながら、酸化物半導体ＴＦＴは、絶縁層と酸化物半導体層との界面だけではなく、製造プロセス中での水素等に起因するプロセスダメージによっても特性のばらつきや信頼性の低下が生じる。例えば、上述のアンダーコート層や剥離層等の無機層からの水素等に起因するプロセスダメージによって、特性ばらつきや信頼性の劣化が生じる。したがって、絶縁層と酸化物半導体層との界面を改善させるだけでは十分でない。
本発明は、このような知見に基づいてなされたものであり、本願発明者は、上述のように酸化物半導体層３０、４０Ｓ及び４０Ｄの内部にフッ素を含有させることによって信頼性の高い薄膜トランジスタが得られるという着想を得た。特に、酸化物半導体層３０、４０Ｓ及び４０Ｄの内部にフッ素を含有させることによって、アンダーコート層や剥離層等の無機層からの水素に対して影響を受けにくい薄膜トランジスタを実現できることを見出した。
そして、本願発明者は、酸化物半導体層にフッ素を含有させることによって信頼性の高い薄膜トランジスタが得られることを検証するために、種々の実験を行った。以下、その実験とその分析について説明する。なお、以下の実験では、酸化物半導体層として、金属元素の主成分が、Ｉｎ、Ｇａ、ＺｎであるＩｎＧａＺｎＯｘ膜を用いた。
まず、酸化物半導体層にフッ素を含有させることで酸素欠損を補完できる点について、図３を用いて説明する。図３は、４端子測定法を利用して、酸化物半導体層にフッ素を含有させた場合とフッ素を含有させなかった場合とについて、真空加熱（３００℃）でのシート抵抗値を測定した結果を示している。
酸化物半導体層は、酸素欠損（酸素の離脱）によってキャリアが発生し、抵抗値が低下する。図３に示すように、酸化物半導体層にフッ素を含有させなかった場合（Ｆ含無ＩＧＺＯ）のシート抵抗値は、１×１０５Ω／□程度と低い。
一方、酸化物半導体層にフッ素を含有させた場合（Ｆ含有ＩＧＺＯ）のシート抵抗値は、測定限界（＞１×１０１０Ω／□）であり、フッ素を含有させない場合と比べて抵抗値が上昇している。
これは、フッ素は酸素よりも金属との結合エネルギーが高いことから、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層の酸素欠損によるダングリングボンドや不安定なサイトをフッ素で終端させることができるからである。
この結果から、酸化物半導体層にフッ素を含有させることによって、キャリアが発生しにくい構造、つまり、酸素欠損を補完して酸素欠損に対して鈍感な構造が得られることが分かる。
次に、酸化物半導体層にフッ素を含有させることによって耐水素性を向上できる点について、図４〜図６を用いて説明する。
図４は、この実験で用いた試料のデバイス構造を示す断面図である。図４に示すように、本実験では、ガラス基板上に、酸化物半導体層（ＩＧＺＯ）、シリコン酸化層（ＳｉＯ）及び水素を含むシリコン窒化層（ＳｉＮ：Ｈ）が積層された３層構造の試料を用いた。
図５は、図４に示す構造の試料について、シリコン酸化層の膜厚を変化させたときのμ−ＰＣＤのピーク強度及び酸化物半導体層の抵抗値を示す図である。なお、シリコン酸化層の膜厚は、１０ｎｍ、１２０ｎｍ、２４０ｎｍに変化させている。また、酸化物半導体層の抵抗値は、非接触抵抗測定装置によって測定した。
図５に示すように、酸化物半導体層（ＩＧＺＯ）の抵抗値とμ−ＰＣＤのピーク強度とは、正の相関を有していることが分かる。つまり、酸化物半導体層（ＩＧＺＯ）の抵抗値とμ−ＰＣＤのピーク強度とは、フッ素導入の有無による水素起因のダメージを判断する一つの目安になることが分かる。
図６は、μ−ＰＣＤのピーク強度と酸化物半導体層中へのフッ素導入の有無を比較した結果を示している。
図６に示すように、酸化物半導体層にフッ素を含有させないと、酸化物半導体層におけるμ−ＰＣＤの強度値（ＳｉＮ：Ｈ成膜前のピーク強度値とＳｉＮ：Ｈ成膜後のピーク強度値との比）が低下することが分かる。つまり、抵抗値が低い場合にフッ素を導入しても抵抗値がほとんど変化しない、つまり、抵抗値が下がらないことが分かる。
一般的に、水素が酸化物半導体層中に混入すると、混入した水素が酸化物半導体層中の酸素と結合してキャリアが放出される。
そこで、酸化物半導体層にフッ素を含有させてフッ素と酸化物半導体層とを結合させることによって、水素が酸化物半導体層中に混入したとしても、混入した水素が酸化物半導体層に結合しなくなる。これは、フッ素の結合手は一つであることから、水素が入り込んできても結合手が存在しておらず不活性な状態になっているからであると推測している。このように、酸化物半導体層にフッ素を含有させることによって酸化物半導体層におけるキャリアの放出を抑制できる。つまり、酸化物半導体層にフッ素を含有させることによって、耐水素性を向上させることができる。
次に、酸化物半導体層にフッ素を含有させることによって構造が安定化する点について、図７Ａ〜図７Ｃ及び図８を用いて説明する。
図７Ａ〜図７Ｃは、それぞれ、酸化物半導体層（ＩＧＺＯ）にフッ素を含有させた場合（Ｆ含有ＩＧＺＯ）とフッ素を含有させない場合（Ｆ含無ＩＧＺＯ）とにおける、Ｉｎ３ｄ５、Ｚｎ１ｐ３、Ｇａ２ｐ３のＸＰＳスペクトルを示している。
図７Ａに示すように、フッ素を含有させることによって、Ｉｎ３ｄ５のＸＰＳスペクトルのピーク位置が０．５ｅＶ以上高バインディングエネルギー側にシフトしていることが分かる。つまり、Ｆ含有ＩＧＺＯにおけるＸＰＳで測定したＩｎ３ｄ５のピーク位置は、Ｆ含無ＩＧＺＯのＩｎ３ｄ５のピーク位置と比較して結合エネルギーが少なくとも０．５ｅＶ以上高エネルギー側にシフトしている。
また、図７Ｂに示すように、フッ素を含有させることによって、Ｚｎ２ｐ３のＸＰＳスペクトルのピーク位置が０．４ｅＶ以上高バインディングエネルギー側にシフトしていることが分かる。つまり、Ｆ含有ＩＧＺＯにおけるＸＰＳで測定したＺｎ２ｐ３のピーク位置は、Ｆ含無ＩＧＺＯのＺｎ２ｐ３のピーク位置と比較して結合エネルギーが少なくとも０．４ｅＶ以上高エネルギー側にシフトしている。
また、図７Ｃに示すように、フッ素を含有させることによって、Ｇａ２ｐ３のＸＰＳスペクトルのピーク位置が０．５ｅＶ以上高バインディングエネルギー側にシフトしていることが分かる。つまり、Ｆ含有ＩＧＺＯにおけるＸＰＳで測定したＧａ２ｐ３のピーク位置は、Ｆ含無ＩＧＺＯのＧａ２ｐ３のピーク位置と比較して結合エネルギーが少なくとも０．５ｅＶ以上高エネルギー側にシフトしている。
図７Ａ〜図７Ｃに示す結果から、酸化物半導体層にフッ素を含有させることによって、フッ素が単に酸化物半導体層内に物理的に混入しているのではなく、酸化物半導体層を構成する元素と化学的に結合した状態で混入していることが分かる。この結果、酸化物半導体層を構成する金属元素が抜け出しにくくなる。
このように、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層を構成する金属元素がフッ素と化学結合するので、酸化物半導体層の構造を安定な方向に変化させることができる。これにより、信頼性の高い薄膜トランジスタを得ることができる。
また、図８は、酸化物半導体層（ＩＧＺＯ）にフッ素を含有させた場合（Ｆ含有ＩＧＺＯ）とフッ素を含有させない場合（Ｆ含無ＩＧＺＯ）とにおける、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）法によるＺｎの昇温脱離スペクトルを示している。なお、図８において、フッ素を含有させた場合の酸化物半導体層のフッ素含有濃度は、１×１０２２ａｔｍ／ｃｍ３以上であった。また、図８において、横軸は、Ｚｎが昇温脱離する温度（℃）を示しており、縦軸は、昇温脱離するＺｎの量（任意単位）を示している。
図８に示すように、フッ素を含有させた場合の酸化物半導体層（Ｆ含有ＩＧＺＯ）のＺｎの昇温脱離は、フッ素を含有させない場合の酸化物半導体層（Ｆ含無ＩＧＺＯ）のＺｎの昇温脱離に比べて、５０℃以上高温から脱離することが分かる。つまり、フッ素含有濃度が少なくとも１×１０２２ａｔｍ／ｃｍ３以上となるように酸化物半導体層にフッ素を含有させることによって、Ｚｎが昇温脱離する温度（昇温脱離温度）が５０℃上昇することが分かる。
これは、Ｚｎ−Ｏの結合から酸素が脱離し、Ｚｎが不安定となってＺｎの脱離が生じるからである。昇温脱離温度については、酸化物半導体層の物性指標として用いることができ、昇温脱離温度の上昇は、構造が安定化していることを示している。
このように、Ｚｎの昇温脱離温度の観点からも、酸化物半導体層にフッ素を含有させることによって、酸化物半導体層を構成する金属元素がフッ素と化学結合するので、酸化物半導体層の構造を安定化させることができる。
以上、本実施の形態に係る薄膜トランジスタ１によれば、酸化物半導体層３０、４０Ｓ及び４０Ｄにはフッ素が含有されている。本実施の形態では、特に、酸化物半導体層３０、４０Ｓ及び４０Ｄの内部領域であってアンダーコート層２０と近接する領域にはフッ素が含有されている。
これにより、上述のように、酸化物半導体層３０、４０Ｓ及び４０Ｄの酸素欠損を補完することができるとともに、酸化物半導体層３０、４０Ｓ及び４０Ｄの耐水素性を向上させることができ、さらには、酸化物半導体層３０、４０Ｓ及び４０Ｄの構造を安定化させることができる。したがって、高信頼性及び高ロバスト性を有する薄膜トランジスタ１を実現できる。
また、本実施の形態において、酸化物半導体層３０、４０Ｓ及び４０Ｄにおけるアンダーコート層２０と近接する領域のフッ素含有濃度は、酸化物半導体層３０、４０Ｓ及び４０Ｄにおけるゲート絶縁層５０と近接する領域のフッ素含有濃度より高くなっている。
これにより、酸化物半導体層３０、４０Ｓ及び４０Ｄのうち水素ダメージを受けやすい基板１０側（アンダーコート層２０側）の領域（バックチャネル領域）では、フッ素濃度が高いので、酸化物半導体層３０、４０Ｓ及び４０Ｄが受ける水素ダメージを、フッ素によって効果的に抑制することができる。つまり、アンダーコート層２０側から進入する水素に対して耐水素性を向上させることができる。
一方、酸化物半導体層３０、４０Ｓ及び４０Ｄのうちゲート電極６０側の領域（フロントチャネル領域）では、フッ素濃度が低く、フッ素による高抵抗化の影響が少ないので、従来と同様に酸化物半導体層の高オン電流を維持することができる。また、酸化物半導体層３０のフロントチャネル領域が高抵抗化されないので、酸化物半導体層４０Ｓ及び４０Ｄ（ソース領域及びドレイン領域）とのコンタクトがとりやすい。
このようなことから、酸化物半導体層３０、４０Ｓ及び４０Ｄのうち、ゲート絶縁層５０側の上層（第２領域３２等）においては、フッ素が含まれていない（フッ素濃度がゼロ）方がよい。
また、本実施の形態において、酸化物半導体層３０、４０Ｓ及び４０Ｄにおけるフッ素含有領域は、厚み方向にフッ素濃度勾配を有する。
これにより、フッ素を含有させる効果を効果的に発揮させることができる。例えば、フッ素含有領域のうちゲート絶縁層５０側の領域のフッ素の濃度を低くし、アンダーコート層２０の領域のフッ素の濃度を高くすることによって、フッ素を含有させる効果を維持しつつ、かつ、優れたＴＦＴ特性を有する薄膜トランジスタを実現することができる。
［表示装置］
次に、上記の実施の形態に係る薄膜トランジスタ１を表示装置に適用した例について、図９及び図１０を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
図９は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。また、図１０は、図９に示す有機ＥＬ表示装置における画素回路の電気回路図である。なお、画素回路は、図１０に示す構成に限定されるものではない。
上述の薄膜トランジスタ１は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒとして用いることができる。
図９に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
本実施の形態におけるＴＦＴ基板１１０には、上記の薄膜トランジスタ１が用いられている。ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。
有機ＥＬ素子１３０は、複数の画素１２０の各々に対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化膜）の上に形成される。
また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２をはじめ陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。
各画素１２０は、それぞれの画素回路によって駆動制御される。また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図９では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
ゲート配線１４０は、各画素回路に含まれるスイッチングトランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、スイッチングトランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動トランジスタのドレイン電極と列毎に接続されている。
図１０に示すように、画素回路は、スイッチングトランジスタＳｗＴｒと、駆動トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、スイッチングトランジスタＳｗＴｒは、画素１２０を選択するためのＴＦＴであり、駆動トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するためのＴＦＴである。
スイッチングトランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、酸化物半導体層（図示せず）とを備える。スイッチングトランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
駆動トランジスタＤｒＴｒは、スイッチングトランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、酸化物半導体層（図示せず）とを備える。駆動トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交差点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０におけるスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
以上、本実施の形態における有機ＥＬ表示装置１００では、スイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒとして高信頼性及び高ロバスト性を有する薄膜トランジスタ１を用いているので、信頼性に優れた有機ＥＬ表示装置を実現できる。特に、薄膜トランジスタ１を、有機ＥＬ素子１３０を駆動する駆動トランジスタＤｒＴｒとして用いているので、表示性能に優れた有機ＥＬ表示装置を実現できる。
（変形例）
次に、本発明の変形例に係る薄膜トランジスタ２とその製造方法について、図１１、図１２Ａ〜図１２Ｃを用いて説明する。図１１は、変形例に係る薄膜トランジスタの構成を示す断面図である。図１２Ａ〜図１２Ｃは、変形例に係る薄膜トランジスタの製造方法における主要工程の断面図である。
図１１に示すように、本変形例における薄膜トランジスタ２は、上記実施の形態における薄膜トランジスタ１に対して、さらに、無機層として、基板１０に剥離層９０が配置されている。本変形例における剥離層９０は、非晶質シリコンを主成分とする層（非晶質シリコン層）であって、基板１０の下面に形成されている。
このような構成の薄膜トランジスタ２は、基板１０としてフレキシブル基板（樹脂基板）を用いる場合に採用されることが多く、例えば、次のようにして作製することができる。
この場合、まず、図１２Ａに示すように、ガラス基板９１の上に剥離層９０として非晶質シリコン層を形成する。
次に、図１２Ｂに示すように、接着剤等によって剥離層９０の上に基板１０を固定する。その後、上記実施の形態と同様にしてソース電極８０Ｓ及びドレイン電極８０Ｄまでを形成する。このように、基板１０としてフレキシブル基板を用いる場合であっても、ガラス基板９１に固定した状態で基板１０上に酸化物半導体層等を形成することによって、薄膜トランジスタを容易に形成することができる。
その後、図１２Ｃに示すように、レーザー光を照射することによってガラス基板９１を剥離する。具体的には、剥離層９０にレーザー光を照射すると、剥離層９０がレーザー光を吸収して、非晶質シリコン層から水素バブリングが発生する。この水素バブリングによってガラス基板９１が剥離して基板１０から分離する。これにより、薄膜トランジスタ２を得ることができる。
このように、本変形例では、剥離層９０（非晶質シリコン層）から水素が発生する。このため、剥離層９０からの水素が基板１０を透過して酸化物半導体層３０、４０Ｓ及び４０Ｄ内に進入しようとする。したがって、酸化物半導体層３０、４０Ｓ及び４０Ｄにフッ素含有領域がなければ、酸化物半導体層３０、４０Ｓ及び４０Ｄは、水素ダメージを受けることになる。
本変形例では、酸化物半導体層３０、４０Ｓ及び４０Ｄの内部領域であって剥離層９０と近接する領域にはフッ素が含有されている。これにより、上記実施の形態と同様の効果を得ることができる。すなわち、剥離層９０に起因する水素ダメージを受けにくくすることができるとともに、酸化物半導体層３０、４０Ｓ及び４０Ｄの構造を安定化させることができる。これにより、高信頼性及び高ロバスト性を有する薄膜トランジスタを実現することができる。
なお、本変形例において、アンダーコート層２０は形成されていなくてもよい。また、本変形例における薄膜トランジスタ２は、上記の有機ＥＬ表示装置１００に適用してもよい。
（その他の変形例等）
以上、薄膜トランジスタ及びその製造方法について、実施の形態及び変形例に基づいて説明したが、本発明は、上記実施の形態及び変形例に限定されるものではない。
例えば、上記実施の形態及び変形例では、酸化物半導体層に用いる酸化物半導体として、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）のアモルファス酸化物半導体を用いたが、これに限らず、ＩｎＧａＯ等の多結晶酸化物半導体等のＩｎを含む酸化物半導体を用いることができる。
また、上記実施の形態及び変形例では、薄膜トランジスタを用いた表示装置として有機ＥＬ表示装置について説明したが、これに限らない。例えば、上記実施の形態及び変形例における薄膜トランジスタは、液晶表示装置等の他の表示装置にも適用することもできる。
この場合、有機ＥＬ表示装置（有機ＥＬパネル）は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
本発明に係る薄膜トランジスタは、有機ＥＬ表示装置等の表示装置（表示パネル）、表示装置を用いた、テレビジョンセット、パーソナルコンピュータ及び携帯電話等、薄膜トランジスタを有する様々な電気機器に広く利用することができる。
１、２ 薄膜トランジスタ
１０ 基板
２０ アンダーコート層
３０、４０Ｓ、４０Ｄ 酸化物半導体層
３１ 第１領域
３２ 第２領域
５０ ゲート絶縁層
６０、Ｇ１、Ｇ２ ゲート電極
７０ 層間絶縁層
８０Ｓ、Ｓ１、Ｓ２ ソース電極
８０Ｄ、Ｄ１、Ｄ２ ドレイン電極
９０ 剥離層
９１ ガラス基板
１００ 有機ＥＬ表示装置
１１０ ＴＦＴ基板
１２０ 画素
１３０ 有機ＥＬ素子
１３１ 陽極
１３２ ＥＬ層
１３３ 陰極
１４０ ゲート配線
１５０ ソース配線
１６０ 電源配線
ＳＣ１ 第１の酸化物半導体膜
ＳＣ２ 第２の酸化物半導体膜
ＳｗＴｒ スイッチングトランジスタ
ＤｒＴｒ 駆動トランジスタ
Ｃ キャパシタ

Claims (10)

  1. 基板と、
    前記基板に配置された無機層と、
    前記無機層の上方に形成され、少なくともインジウムを含む酸化物半導体層と、
    前記酸化物半導体層を間に介して前記無機層と対向する絶縁層と、
    前記絶縁層を間に介して前記酸化物半導体層と対向するゲート電極と、
    前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、を有し、
    前記酸化物半導体層の内部領域であって前記無機層と近接する領域にはフッ素が含有されており、
    前記酸化物半導体層における前記無機層と近接する領域のフッ素含有濃度は、前記酸化物半導体層における前記絶縁層と近接する領域のフッ素含有濃度より高い
    薄膜トランジスタ。
  2. 基板と、
    前記基板に配置された無機層と、
    前記無機層の上方に形成され、少なくともインジウムを含む酸化物半導体層と、
    前記酸化物半導体層を間に介して前記無機層と対向する絶縁層と、
    前記絶縁層を間に介して前記酸化物半導体層と対向するゲート電極と、
    前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、を有し、
    前記酸化物半導体層の内部領域であって前記無機層と近接する領域にはフッ素が含有されており、
    前記酸化物半導体層における前記フッ素が含有されている領域であるフッ素含有領域は、厚み方向にフッ素濃度勾配を有する
    薄膜トランジスタ。
  3. 前記無機層は、酸化シリコン又は酸窒化シリコンからなるアンダーコート層であって、前記基板の上面に形成されている
    請求項１又は２に記載の薄膜トランジスタ。
  4. 前記無機層は、複数の絶縁膜を積層することで構成される
    請求項３に記載の薄膜トランジスタ。
  5. 前記無機層は、非晶質シリコンを主成分とする層であって、前記基板の下面に形成されている
    請求項１又は２に記載の薄膜トランジスタ。
  6. 前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、１５ｎｍ以上である
    請求項１〜５のいずれか１項に記載の薄膜トランジスタ。
  7. 前記酸化物半導体層におけるフッ素が含有されている領域の膜厚は、２０ｎｍ以上である
    請求項１〜５のいずれか１項に記載の薄膜トランジスタ。
  8. 前記酸化物半導体層のフッ素含有濃度は、前記酸化物半導体層の水素含有濃度より高い
    請求項１〜７のいずれか１項に記載の薄膜トランジスタ。
  9. 前記酸化物半導体層を構成する金属元素には、さらに、ガリウム及び亜鉛の少なくとも一方及び両方が含まれている
    請求項１〜８のいずれか１項に記載の薄膜トランジスタ。
  10. 請求項１〜９のいずれか１項に記載の薄膜トランジスタを備える有機ＥＬ表示装置であって、
    マトリクス状に配置された複数の画素と、
    前記複数の画素の各々に対応して形成された有機ＥＬ素子とを備え、
    前記薄膜トランジスタは、前記有機ＥＬ素子を駆動する駆動トランジスタである
    有機ＥＬ表示装置。
JP2016529085A 2014-06-26 2015-06-24 薄膜トランジスタ及び有機ｅｌ表示装置 Active JP6311901B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014131602 2014-06-26
JP2014131602 2014-06-26
PCT/JP2015/003185 WO2015198604A1 (ja) 2014-06-26 2015-06-24 薄膜トランジスタ及び有機ｅｌ表示装置

Publications (2)

Publication Number Publication Date
JPWO2015198604A1 JPWO2015198604A1 (ja) 2017-04-20
JP6311901B2 true JP6311901B2 (ja) 2018-04-18

Family

ID=54937711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016529085A Active JP6311901B2 (ja) 2014-06-26 2015-06-24 薄膜トランジスタ及び有機ｅｌ表示装置

Country Status (3)

Country Link
US (1) US10008611B2 (ja)
JP (1) JP6311901B2 (ja)
WO (1) WO2015198604A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6331052B2 (ja) * 2014-06-20 2018-05-30 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
JP6425508B2 (ja) * 2014-11-25 2018-11-21 株式会社ジャパンディスプレイ 薄膜トランジスタ
US10714633B2 (en) * 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR102454384B1 (ko) * 2015-12-31 2022-10-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법
US10134878B2 (en) * 2016-01-14 2018-11-20 Applied Materials, Inc. Oxygen vacancy of IGZO passivation by fluorine treatment
CN114864381A (zh) * 2016-05-20 2022-08-05 株式会社半导体能源研究所 半导体装置或包括该半导体装置的显示装置
JP6957134B2 (ja) * 2016-07-21 2021-11-02 株式会社半導体エネルギー研究所 酸化物半導体の評価方法
CN106920754A (zh) * 2017-02-17 2017-07-04 深圳市华星光电技术有限公司 一种薄膜晶体管及其制备方法
CN106935657B (zh) * 2017-05-04 2020-06-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、显示装置
CN109559984B (zh) * 2017-08-21 2020-11-13 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
WO2019107046A1 (ja) * 2017-11-28 2019-06-06 Ａｇｃ株式会社 半導体化合物、半導体化合物の層を有する半導体素子、積層体、およびターゲット
JP7063712B2 (ja) * 2018-05-09 2022-05-09 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
CN109860235B (zh) * 2018-12-05 2021-05-28 武汉华星光电半导体显示技术有限公司 阵列基板的制备方法、阵列基板、显示面板和显示装置
US10950436B2 (en) 2018-12-05 2021-03-16 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate manufacturing using fluorine and hydrogenation processes
US11374038B2 (en) 2019-01-31 2022-06-28 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate having protection region on same layer as gate insulating layer and manufacturing method thereof
CN109860107B (zh) * 2019-01-31 2021-03-16 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1495523A (zh) 1996-08-27 2004-05-12 ������������ʽ���� 转移方法和有源矩阵基板的制造方法
JP4619644B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
US7579771B2 (en) * 2002-04-23 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing the same
US7109655B2 (en) * 2002-12-26 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method for manufacturing the same
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7968382B2 (en) 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP5388500B2 (ja) * 2007-08-30 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010161227A (ja) 2009-01-08 2010-07-22 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP2010251591A (ja) 2009-04-17 2010-11-04 Konica Minolta Holdings Inc 薄膜トランジスタおよび該薄膜トランジスタの製造方法
JP5679143B2 (ja) 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
KR20130008037A (ko) * 2010-03-05 2013-01-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
KR102341927B1 (ko) * 2010-03-05 2021-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011145484A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8441010B2 (en) 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101713994B1 (ko) * 2010-12-29 2017-03-09 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자

Also Published As

Publication number Publication date
US10008611B2 (en) 2018-06-26
US20170141231A1 (en) 2017-05-18
JPWO2015198604A1 (ja) 2017-04-20
WO2015198604A1 (ja) 2015-12-30

Similar Documents

Publication Publication Date Title
JP6311901B2 (ja) 薄膜トランジスタ及び有機ｅｌ表示装置
JP6358596B2 (ja) 薄膜トランジスタ基板の製造方法
US10269832B2 (en) Thin film transistor substrate, method for manufacturing thin film transistor substrate, and display panel
US10535779B2 (en) Thin film transistor and method for manufacturing thin film transistor
US7884360B2 (en) Thin-film device and method of fabricating the same
US10050150B2 (en) Thin-film transistor, method of fabricating thin-film transistor, and display device
WO2015029286A1 (ja) 薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板
JP6331052B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
US10276722B2 (en) Thin film transistor
JP2015149467A (ja) 薄膜トランジスタ基板の製造方法
JP6142300B2 (ja) 薄膜トランジスタの製造方法
JP6263721B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
JP2016111104A (ja) 薄膜半導体基板の製造方法
WO2013187046A1 (ja) 薄膜トランジスタ
JP6500202B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR102212457B1 (ko) 유기발광표시장치 및 그의 제조방법
WO2016038823A1 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP6500203B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
WO2016067585A1 (ja) 薄膜半導体装置、有機ｅｌ表示装置及び薄膜半導体装置の製造方法
JP2016111092A (ja) 薄膜トランジスタ
JP2016111151A (ja) 薄膜トランジスタ基板の製造方法
JP2015185610A (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2016076599A (ja) 薄膜トランジスタ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180306

R150 Certificate of patent or registration of utility model

Ref document number: 6311901

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S303 Written request for registration of pledge or change of pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316303

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S803 Written request for registration of cancellation of provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R316803

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113