KR101713994B1 - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 Download PDFInfo
- Publication number
- KR101713994B1 KR101713994B1 KR1020100138042A KR20100138042A KR101713994B1 KR 101713994 B1 KR101713994 B1 KR 101713994B1 KR 1020100138042 A KR1020100138042 A KR 1020100138042A KR 20100138042 A KR20100138042 A KR 20100138042A KR 101713994 B1 KR101713994 B1 KR 101713994B1
- Authority
- KR
- South Korea
- Prior art keywords
- fluorine
- layer
- channel layer
- channel
- region
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 81
- 239000011737 fluorine Substances 0.000 claims abstract description 80
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 79
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 210
- 239000000463 material Substances 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 21
- 238000009832 plasma treatment Methods 0.000 claims description 14
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 25
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 239000011241 protective layer Substances 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000008186 active pharmaceutical agent Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 6
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 6
- 229910004444 SUB1 Inorganic materials 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 5
- 229910052735 hafnium Inorganic materials 0.000 description 5
- 229910052738 indium Inorganic materials 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910052727 yttrium Inorganic materials 0.000 description 5
- 229910052726 zirconium Inorganic materials 0.000 description 5
- 229910004438 SUB2 Inorganic materials 0.000 description 4
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 101150018444 sub2 gene Proteins 0.000 description 4
- 101150027645 SUB10 gene Proteins 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910021480 group 4 element Inorganic materials 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910052723 transition metal Inorganic materials 0.000 description 3
- 150000003624 transition metals Chemical class 0.000 description 3
- 229910005265 GaInZnO Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 150000002221 fluorine Chemical class 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
- H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 채널층의 백 채널영역(back channel region)에 불소 함유영역을 구비할 수 있다. 상기 불소 함유영역은 불소를 포함하는 플라즈마로 처리된 영역일 수 있다. 상기 트랜지스터의 소오스/드레인과 채널층 사이의 계면영역은 불소 미함유영역일 수 있다. 상기 채널층은 산화물 반도체층일 수 있다.
Description
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.
그러나 산화물층을 채널층으로 갖는 트랜지스터(산화물 트랜지스터)의 경우, 산화물 채널층이 광 등 외부 환경에 민감하기 때문에, 트랜지스터의 특성이 쉽게 변화되는 문제가 있다.
광 등 외부 환경에 의한 특성 변화가 억제되고, 우수한 성능을 갖는 트랜지스터를 제공한다.
상기 트랜지스터의 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 게이트; 상기 게이트 위쪽에 구비되고, 산화물 반도체를 포함하는 채널층; 및 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;을 포함하고, 상기 채널층은 상기 소오스와 드레인 사이의 상면부에 불소 함유영역을 포함하는 트랜지스터가 제공된다.
상기 채널층과 상기 소오스 사이의 계면 및 상기 채널층과 상기 드레인 사이의 계면은 불소 미함유영역일 수 있다.
상기 불소 함유영역은 불소를 포함하는 플라즈마로 처리된 영역일 수 있다.
상기 불소 함유영역은 1∼40nm 정도의 두께를 가질 수 있다.
상기 산화물 반도체는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Cr, In, Ga, Al, Sn, 및 Mg 중 적어도 하나를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치가 제공된다. 상기 평판표시장치는, 예컨대, 액정표시장치 또는 유기발광표시장치일 수 있다. 상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 산화물 반도체를 포함하는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 및 상기 채널층 위쪽에 구비된 게이트;를 포함하고, 상기 채널층은 그 하면부에 불소 함유영역을 포함하는 트랜지스터가 제공된다.
상기 소오스 및 드레인은 상기 채널층의 상면 양단을 덮는 구조를 가질 수 있다.
상기 불소 함유영역은 불소를 포함하는 플라즈마로 처리된 영역일 수 있다.
상기 불소 함유영역은 1∼40nm 정도의 두께를 가질 수 있다.
상기 산화물 반도체는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Cr, In, Ga, Al, Sn, 및 Mg 중 적어도 하나를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치가 제공된다. 상기 평판표시장치는, 예컨대, 액정표시장치 또는 유기발광표시장치일 수 있다. 상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 게이트를 형성하는 단계; 상기 게이트를 덮는 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 산화물 반도체를 포함하는 채널층을 형성하는 단계; 상기 채널층 양단에 각각 접촉된 소오스 및 드레인을 형성하는 단계; 및 상기 소오스 및 드레인 사이의 상기 채널층의 상면부에 불소 함유영역을 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 불소 함유영역을 형성하는 단계는 상기 소오스 및 드레인 사이의 상기 채널층의 상면부를 불소 함유 플라즈마로 처리하는 단계를 포함할 수 있다.
상기 플라즈마 처리시 F2, NF3, SF6, CF4, C2F6, CHF3, CH3F 및 CH2F2 중 적어도 하나를 불소의 소오스가스로 사용할 수 있다.
상기 플라즈마 처리는 RIE(reactive ion etching) 장비, PECVD(plasma-enhanced chemical vapor deposition) 장비, ICP-CVD(inductively coupled plasma chemical vapor deposition) 장비 중 어느 하나를 사용하여 수행할 수 있다.
상기 불소 함유영역은 1∼40nm 정도의 두께로 형성할 수 있다.
상기 채널층은 ZnO 계열의 산화물 반도체로 형성할 수 있다.
본 발명의 다른 측면에 따르면, 산화물 반도체를 포함하고, 하면부에 불소 함유영역을 갖는 채널층을 형성하는 단계; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인을 형성하는 단계; 상기 채널층, 소오스 및 드레인을 덮는 게이트절연층을 형성하는 단계; 및 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 채널층을 형성하는 단계는 제1 채널물질층을 형성하는 단계; 상기 제1 채널물질층을 불소 함유 플라즈마로 처리하는 단계; 및 상기 제1 채널물질층 상에 제2 채널물질층을 형성하는 단계;를 포함할 수 있다.
상기 플라즈마 처리시 F2, NF3, SF6, CF4, C2F6, CHF3, CH3F 및 CH2F2 중 적어도 하나를 불소의 소오스가스로 사용할 수 있다.
상기 플라즈마 처리는 RIE 장비, PECVD 장비, ICP-CVD 장비 중 어느 하나를 사용하여 수행할 수 있다.
상기 불소 함유영역은 1∼40nm 정도의 두께로 형성할 수 있다.
상기 채널층은 ZnO 계열의 산화물 반도체로 형성할 수 있다.
광 등 외부 환경에 의한 특성 변화가 억제되고 성능이 우수한 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 신뢰성 및 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터의 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 5는 본 발명의 실시예와 비교되는 비교예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 6은 본 발명의 실시예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C2, C10, C20 : 채널층 D1, D2, D10, D20 : 드레인전극
G1, G2, G10, G20 : 게이트 GI1, GI2, GI10, GI20 : 게이트절연층
P1, P2, P10, P20 : 보호층 S1, S2, S10, S20 : 소오스전극
SUB1, SUB2, SUB10, SUB20 : 기판 10, 20 : 불소 함유영역
21 : 제1 채널물질층 22 : 제2 채널물질층
도 2는 본 발명의 다른 실시예에 따른 트랜지스터의 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 5는 본 발명의 실시예와 비교되는 비교예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 6은 본 발명의 실시예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C2, C10, C20 : 채널층 D1, D2, D10, D20 : 드레인전극
G1, G2, G10, G20 : 게이트 GI1, GI2, GI10, GI20 : 게이트절연층
P1, P2, P10, P20 : 보호층 S1, S2, S10, S20 : 소오스전극
SUB1, SUB2, SUB10, SUB20 : 기판 10, 20 : 불소 함유영역
21 : 제1 채널물질층 22 : 제2 채널물질층
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 게이트(G1)가 구비될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 일반적인 전극 물질(금속 또는 도전성 산화물 등)로 형성될 수 있다. 기판(SUB1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층이나 실리콘 질산화물층 또는 실리콘 질화물층일 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층일 수도 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다. 게이트절연층(GI1)이 다층 구조를 갖는 경우, 예컨대, 게이트(G1) 측으로부터 순차로 적층된 실리콘 질화물층 및 실리콘 산화물층을 포함할 수 있다.
게이트절연층(GI1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다. 채널층(C1)의 X축 방향 폭은 게이트(G1)의 X축 방향 폭보다 다소 클 수 있으나, 경우에 따라서는, 게이트(G1)의 폭과 유사하거나 그보다 작을 수도 있다. 채널층(C1)은 산화물 반도체, 예컨대, ZnO 계열의 산화물 반도체를 포함할 수 있다. 이 경우, 상기 ZnO 계열의 산화물 반도체는 Hf, Y, Ta, Zr, Ti, Cu, Ni 및 Cr 과 같은 전이금속, In, Ga 및 Al 과 같은 3족 원소, Sn 과 같은 4족 원소, Mg 와 같은 2족 원소, 또는 그 밖의 다른 원소를 일종 이상 더 포함할 수 있다. 구체적인 예로, 본 실시예에서 채널층(C1)은 HfInZnO 또는 GaInZnO 등을 포함할 수 있다. 채널층(C1)을 구성하는 상기 산화물 반도체는 비정질 또는 결정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다. 채널층(C1)의 물질은 상기한 바에 한정되지 않고, 다양하게 변화될 수 있다.
게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단층 구조 또는 다층 구조를 가질 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 게이트(G1)와 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다.
소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1)의 상면부에 불소(fluorine)(F) 함유영역(10)이 구비될 수 있다. 즉, 채널층(C1)은 소오스전극(S1)과 드레인전극(D1) 사이의 상면부, 즉, 백 채널부(back channel region)에 불소 함유영역(10)을 포함할 수 있다. 불소 함유영역(10)은 불소를 포함하는 플라즈마로 처리된 영역일 수 있다. 불소 함유영역(10)의 두께는, 예컨대, 1∼40nm 정도일 수 있다.
불소 함유영역(10)의 캐리어 농도는 나머지 채널영역의 캐리어 농도보다 낮을 수 있다. 이는 채널층(C1)의 상면부(즉, 백 채널부)에 불소 함유영역(10)을 형성하면, 이 영역(10)에서 산소 공공(oxygen vacancy) 및 결함(defect)이 감소하기 때문이다. 산화물층에서 산소 공공 및 결함은 캐리어와 같이 작용할 수 있기 때문에, 산소 공공 및 결함의 감소는 캐리어 농도의 감소에 대응될 수 있다. 이러한 불소 함유영역(10)에 의해 트랜지스터의 광에 의한 특성 변화가 감소할 수 있다. 이에 대해 보다 상세히 설명하면, 채널층(C1)의 상면부(즉, 백 채널부)는 하부영역(즉, 프론트 채널부)보다 게이트에서 상대적으로 멀리 배치된 영역으로, 서브문턱전압(subthreshold voltage) 특성에 상당한 영향을 줄 수 있다. 채널층(C1)의 상면부(즉, 백 채널부)의 캐리어 농도가 높을수록, 광에 의해 유발되는 광전류(photocurrent)가 증가할 수 있고, 광에 의해 게이트전압(VGS)-드레인전류(IDS) 특성 그래프가 왜곡되기 쉽다. 특히, 상기 게이트전압(VGS)-드레인전류(IDS) 특성 그래프에서 서브문턱전압(subthreshold voltage) 영역이 왜곡되기 쉽다. 그러나 본 실시예에서와 같이, 채널층(C1)의 상면부(즉, 백 채널부)에 불소 함유영역(10)을 형성하면, 상기 상면부(즉, 백 채널부)의 산소 공공(oxygen vacancy) 및 결함(defect)이 감소하기 때문에, 그의 캐리어 농도가 감소하고, 결과적으로 채널층(C1)의 상면부(즉, 백 채널부)의 광전류(photocurrent) 발생을 억제할 수 있다. 따라서, 광에 의한 트랜지스터의 특성 변화를 억제할 수 있다.
한편, 채널층(C1)과 소오스전극(S1) 사이의 계면영역 및 채널층(C1)과 드레인전극(D1) 사이의 계면영역은 불소를 포함하지 않는 영역, 즉, 불소 미함유영역일 수 있다. 만약, 채널층(C1)과 소오스전극(S1) 사이의 계면 및 채널층(C1)과 드레인전극(D1) 사이의 계면에 불소 함유영역이 존재하면, 이로 인해 채널층(C1)과 소오스/드레인전극(S1, D1) 사이의 콘택 저항이 증가하여 트랜지스터의 동작 특성이 열화될 수 있다. 그러나 본 실시예에서와 같이 채널층(C1)과 소오스전극(S1) 사이의 계면영역 및 채널층(C1)과 드레인전극(D1) 사이의 계면영역이 불소 미함유영역인 경우, 채널층(C1)과 소오스/드레인전극(S1, D1) 사이의 콘택 저항이 낮게 유지될 수 있고, 트랜지스터는 우수한 동작 특성을 가질 수 있다.
게이트절연층(GI1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)(P1)이 구비될 수 있다. 보호층(P1)은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G2)가 채널층(C2) 위에 형성되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 2를 참조하면, 기판(SUB2) 상에 채널층(C2)이 구비될 수 있다. 채널층(C2)은 도 1의 채널층(C1)과 동일(혹은 유사한) 산화물 반도체를 포함할 수 있다. 예컨대, 채널층(C2)은 ZnO 계열의 산화물 반도체를 포함할 수 있다. 이 경우, 상기 ZnO 계열의 산화물 반도체는 Hf, Y, Ta, Zr, Ti, Cu, Ni 및 Cr 과 같은 전이금속, In, Ga 및 Al 과 같은 3족 원소, Sn 과 같은 4족 원소, Mg 와 같은 2족 원소, 또는 그 밖의 다른 원소를 일종 이상 더 포함할 수 있다. 그러나 채널층(C2)의 물질은 상기한 바에 한정되지 않고, 다양하게 변화될 수 있다. 또한 채널층(C2)은 그 하면부(즉, 백 채널부)에 불소 함유영역(20)을 포함할 수 있다. 불소 함유영역(20)은 도 1의 불소 함유영역(10)과 유사한 영역일 수 있다. 즉, 불소 함유영역(20)은 불소를 포함하는 플라즈마로 처리된 영역일 수 있다. 이러한 불소 함유영역(20)의 캐리어 농도는 나머지 채널영역(즉, 프론트 채널부)의 캐리어 농도보다 낮을 수 있다. 불소 함유영역(20)의 두께는, 예컨대, 1∼40nm 정도일 수 있다. 도 1에서와 유사하게, 불소 함유영역(20)에 의해 트랜지스터의 광에 의한 특성 변화가 감소할 수 있다.
기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉되는 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 소오스전극(S2) 및 드레인전극(D2)은 채널층(C2)의 상면 양단 및 그와 인접한 기판(SUB1)의 일부를 덮는 구조를 갖기 때문에, 소오스전극(S2)과 채널층(C2)의 계면 및 드레인전극(D2)과 채널층(C2)의 계면 대부분은 불소 미포함영역일 수 있다. 그러므로, 본 실시예에서도 채널층(C2)과 소오스/드레인전극(S2, D2) 사이의 콘택 저항은 낮게 유지될 수 있다. 본 실시예에서는 소오스/드레인전극(S2, D2)이 채널층(C2)의 상면 및 측면을 덮는 구조를 갖지만, 경우에 따라서는, 소오스/드레인전극(S2, D2)이 채널층(C2)의 측면을 덮지 않도록 만들 수도 있다. 즉, 소오스/드레인전극(S2, D2)이 불소 함유영역(20)과 전혀 접촉하지 않는 구조도 가능하다.
채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 구비될 수 있다. 게이트절연층(GI2) 상에 게이트(G2)가 구비될 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 위치할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)를 덮는 보호층(P2)이 구비될 수 있다. 도 2의 기판(SUB2), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2), 게이트(G2) 및 보호층(P2) 각각의 물질 및 두께는 도 1의 기판(SUB1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1), 게이트(G1) 및 보호층(P1) 각각의 그것들과 동일하거나 유사할 수 있다.
이하에서는, 본 발명의 실시예에 따른 트랜지스터의 제조방법을 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 바텀(bottom) 게이트 구조의 박막 트랜지스터의 제조방법이다.
도 3a를 참조하면, 기판(SUB10) 상에 게이트(G10)를 형성하고, 게이트(G10)를 덮는 게이트절연층(GI10)을 형성할 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G10)는 일반적인 전극 물질(금속 또는 도전성 산화물 등)로 형성할 수 있다. 게이트절연층(GI10)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다. 게이트절연층(GI10)이 다층 구조를 갖는 경우, 예컨대, 게이트(G10) 측으로부터 순차로 적층된 실리콘 질화물층 및 실리콘 산화물층을 포함하도록 형성할 수 있다.
도 3b를 참조하면, 게이트절연층(GI10) 상에 채널층(C10)을 형성할 수 있다. 채널층(C10)은 게이트(G10) 위쪽에 형성할 수 있다. 채널층(C10)의 X축 방향 폭은 게이트(G10)의 X축 방향 폭보다 다소 클 수 있으나, 경우에 따라서는, 게이트(G10)의 폭과 유사하거나 그보다 작을 수도 있다. 채널층(C10)은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 PVD(physical vapor deposition) 방법으로 형성할 수 있다. 그러나 경우에 따라서는, PVD 방법이 아닌 다른 방법, 예컨대, CVD(chemical vapor deposition)나 ALD(atomic layer deposition) 방법으로도 형성할 수 있다. 채널층(C10)은 산화물 반도체, 예컨대, ZnO 계열의 산화물 반도체로 형성할 수 있다. 이 경우, 상기 ZnO 계열의 산화물 반도체는 Hf, Y, Ta, Zr, Ti, Cu, Ni 및 Cr 과 같은 전이금속, In, Ga 및 Al 과 같은 3족 원소, Sn 과 같은 4족 원소, Mg 와 같은 2족 원소, 또는 그 밖의 다른 원소를 일종 이상 더 포함할 수 있다. 구체적인 예로, 본 실시예에서 채널층(C10)은 HfInZnO 또는 GaInZnO 등을 포함하도록 형성할 수 있다. 채널층(C10)을 구성하는 상기 산화물 반도체는 비정질 또는 결정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다. 채널층(C10)의 물질은 상기한 바에 한정되지 않고, 다양하게 변화될 수 있다.
다음, 게이트절연층(GI10) 상에 채널층(C10)의 양단에 접촉된 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 단일층 또는 다중층으로 형성할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트(G10)와 동일한 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다.
도 3c를 참조하면, 소오스전극(S10) 및 드레인전극(D10) 사이의 채널층(C10)의 노출부를 불소(F)를 포함하는 플라즈마로 처리할 수 있다. 그 결과, 소오스전극(S10) 및 드레인전극(D10) 사이의 채널층(C10)의 상면부(즉, 백 채널부)에 불소 함유영역(11)이 형성될 수 있다. 상기 플라즈마 처리시 불소의 소오스가스로 F2, NF3, SF6, CF4, C2F6, CHF3, CH3F 및 CH2F2 중 적어도 하나의 가스를 사용할 수 있다. 또한 상기 플라즈마 처리시 캐리어가스로 Ar, He, Xe 와 같은 비활성 가스를 더 사용할 수 있다. 상기 플라즈마 처리는, 예컨대, RIE(reactive ion etching) 장비, PECVD(plasma-enhanced chemical vapor deposition) 장비, ICP-CVD(inductively coupled plasma chemical vapor deposition) 장비 등을 사용하여 수행할 수 있다. 상기 RIE 장비로 플라즈마 처리를 진행하는 경우, 20∼250℃ 정도의 온도범위 및 10∼1000 mTorr 정도의 압력범위에서 100∼1000W 정도의 소오스파워를 사용해서 수행할 수 있다. 이때, 불소의 소오스가스는 10∼100 sccm 정도로 흘려줄 수 있고, 캐리어가스는 1∼50 sccm 정도로 흘려줄 수 있다. 그러나 여기서 개시한 플라즈마 처리의 구체적인 공정 조건은 예시적인 것이고, 경우에 따라, 다양하게 변화될 수 있다. 이와 같은 공정으로 형성된 불소 함유영역(11)은 불소 원소가 도핑된 영역이라 할 수 있다. 불소 원소는 1∼40nm 정도의 깊이로 도핑될 수 있다. 즉, 불소 함유영역(10)의 두께는 1∼40nm 정도일 수 있다. 그러나 여기서 제시한 두께 범위는 예시적인 것이고, 경우에 따라, 변화될 수 있다.
도 3d를 참조하면, 게이트절연층(GI10) 상에 불소 함유영역(11)을 포함하는 채널층(C10)과 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(P10)을 형성할 수 있다. 보호층(P10)은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 할 수 있다.
위 실시예에서와 같이, 소오스전극(S10)과 드레인전극(D10) 사이의 채널층(C10)의 상면부(즉, 백 채널부)를 불소 함유 플라즈마로 처리하면, 상기 상면부(즉, 백 채널부)의 산소 공공(oxygen vacancy) 및 결함(defect)이 감소할 수 있고, 결과적으로, 캐리어 농도가 감소할 수 있다. 그러므로 상기 채널층(C10)의 상면부(즉, 백 채널부)의 광전류(photocurrent) 발생을 억제할 수 있다. 이는 광에 의한 트랜지스터의 특성 변화를 억제할 수 있음을 의미한다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 탑(top) 게이트 구조의 박막 트랜지스터의 제조방법이다.
도 4a를 참조하면, 기판(SUB20) 상에 제1 채널물질층(21)을 형성할 수 있다. 제1 채널물질층(21)은 도 3b의 채널층(C10) 물질과 동일한(혹은 유사한) 물질로 형성할 수 있다. 단, 제1 채널물질층(21)은 1∼40nm 정도의 얇은 두께로 형성할 수 있다.
도 4b를 참조하면, 제1 채널물질층(21)을 불소(F)를 포함하는 플라즈마로 처리할 수 있다. 그 결과, 제1 채널물질층(21)은 불소 함유영역이 될 수 있다. 제1 채널물질층(21)은 1∼40nm 정도의 얇은 두께를 갖기 때문에, 제1 채널물질층(21) 전체가 불소 함유영역이 될 수 있다. 도 4b 이후의 제1 채널물질층(21)은 "불소가 함유된 제1 채널물질층(21)"이라 한다. 상기 플라즈마 처리의 구체적인 방법은 도 3c를 참조하여 설명한 플라즈마 처리와 동일하거나 유사할 수 있다.
도 4c를 참조하면, 불소가 함유된 제1 채널물질층(21) 상에 제2 채널물질층(22)을 형성할 수 있다. 제2 채널물질층(22)은 도 4a 단계의 제1 채널물질층(21)과 동일한 산화물 또는 그와 동일한 계열의 산화물로 형성할 수 있다. 그러나, 경우에 따라서는, 제2 채널물질층(22)을 도 4a 단계의 제1 채널물질층(21)과 다른 계열의 산화물로 형성할 수도 있다.
도 4d를 참조하면, 제2 채널물질층(22)과 불소가 함유된 제1 채널물질층(21)을 패터닝하여 채널층(C20)을 형성할 수 있다. 채널층(C20)은 도 2의 채널층(C2)에 대응될 수 있다. 채널층(C20)의 하부(lower portion)(즉, 백 채널부)에 구비된 불소 함유층(21)은 도 2의 불소 함유영역(20)에 대응될 수 있다.
도 4e를 참조하면, 기판(SUB20) 상에 채널층(C20)의 양단에 각각 접촉된 각각 접촉된 소오스전극(S20) 및 드레인전극(D20)을 형성할 수 있다. 다음, 기판(SUB20) 상에 채널층(C20), 소오스전극(S20) 및 드레인전극(D20)을 덮는 게이트절연층(GI20)을 형성할 수 있다. 게이트절연층(GI20)은 도 3a의 게이트절연층(GI10)과 동일한(혹은 유사한) 물질로 형성할 수 있고, 게이트절연층(GI10)과 동일한 적층 구조 또는 그의 역구조로 형성할 수 있다.
도 4f를 참조하면, 게이트절연층(GI20) 상에 게이트(G20)를 형성할 수 있다. 게이트(G20)는 채널층(C20) 위에 위치하도록 형성할 수 있다. 게이트절연층(GI20) 상에 게이트(G20)를 덮는 보호층(P20)을 형성할 수 있다. 보호층(P20)은 도 3d의 보호층(P10)과 동일한(혹은 유사한) 물질 및 동일한(혹은 유사한) 적층 구조로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 할 수 있다.
도 5는 본 발명의 실시예와 비교되는 비교예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 도 5의 결과를 얻는데 사용된 트랜지스터는 도 1에서 채널층(C1) 전체가 불소 미함유영역인 경우로, 불소 함유영역(10)이 없는 구조를 갖는다. 즉, 상기 비교예에 따른 트랜지스터는 불소 처리되지 않은 채널층을 사용한다. 상기 비교예에 따른 트랜지스터의 채널층 물질은 HfInZnO 였고, 채널층 두께는 약 50nm 였다. 도 5에서 'Dark'는 광조사를 하지 않은 경우이고, 'Photo'는 20000 nit 정도의 광을 조사한 경우이다.
도 5를 참조하면, 광조사에 의해 그래프가 왼쪽으로 이동한 것을 알 수 있다. 특히, 그래프의 아래쪽 부분, 즉, 서브문턱전압(subthreshold voltage) 영역이 왼쪽으로 크게 이동(shift) 되었다. 이는 불소 처리되지 않은 채널층을 사용할 경우, 광조사에 의해 트랜지스터의 특성이 쉽게 변화될 수 있음을 보여준다. 상기 비교예에서 따른 트랜지스터에서 채널층의 상면부(백 채널부)는 하면부(프론트 채널부)보다 게이트에서 상대적으로 멀리 배치된 영역으로, 서브문턱전압(subthreshold voltage)에 상당한 영향을 줄 수 있다. 채널층의 상면부의 캐리어 농도가 높을수록, 광에 의해 유발되는 광전류(photocurrent)가 증가할 수 있고, 광에 의해 게이트전압(VGS)-드레인전류(IDS) 특성 그래프가 왜곡되기 쉽다. 특히, 상기 특성 그래프에서 서브문턱전압(subthreshold voltage) 영역이 왜곡되기 쉽다. 이러한 이유로, 도 5에서와 같이, 광조사에 의해 게이트전압(VGS)-드레인전류(IDS) 특성 그래프가 왜곡될 수 있다.
도 6은 본 발명의 실시예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 도 6의 결과를 얻는데 사용된 트랜지스터는 도 1의 구조를 갖는다. 이때, 채널층(C1)의 물질은 HfInZnO 이었고, 그 두께는 약 50nm 였다. 불소 함유영역(10)은 RIE 장비를 이용해서 불소 함유 플라즈마로 처리한 영역이다. 이때, 불소의 소오스가스 및 캐리어가스로 각각 CHF3 및 Ar 을 사용하였고, 소오스파워, 공정압력 및 공정온도는 각각 300W, 50mTorr 및 25℃ 정도였다. 광조사 조건은 도 5의 트랜지스터와 동일하였다.
도 6을 참조하면, 광조사에 의해 그래프가 왼쪽으로 다소 이동되었지만, 그 변화 정도는 도 5의 그것과 비교했을 때, 상대적으로 매우 작았다. 광이 조사된 경우(Photo)와 그렇지 않은 경우(Dark)의 그래프의 적분 면적비에 해당하는 광전류비(photocurrent ratio)(PCR)는 14.9 정도로 도 5의 광전류비(PCR)(약 43.2)의 1/3 수준으로 낮았다. 이는 본 발명의 실시예에서와 같이, 백 채널부에 불소 함유영역(10)을 형성할 경우, 광에 의한 트랜지스터의 특성 변화를 효과적으로 억제(최소화)할 수 있음을 보여준다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 광신뢰성이 우수하고, 이동도(mobility) 등 성능이 우수한 산화물 트랜지스터를 용이하게 구현할 수 있다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 광에 의한 특성 변화가 적고 열 안정성도 우수하기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성 및 성능을 향상시킬 수 있다. 특히, 빛에 의한 화상 변화 등의 문제를 줄여 줄 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치(flexible or non-flexible)뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 2의 트랜지스터의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1 및 도 2의 채널층(C1, C2)에서 불소 함유영역(10, 20)을 제외한 나머지 영역(즉, 프론트 채널영역)은 다층 구조를 가질 수 있다. 그리고 도 3a 내지 도 3d 및 도 4a 내지 도 4f의 제조방법도 다양하게 변화될 수 있다. 일례로, 불소 함유영역(10, 11, 20, 21)을 형성하는 방법은 플라즈마 처리에 한정되지 않고, 달라질 수 있다. 아울러, 당업자라면 본 발명의 사상(idea)은 산화물 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
Claims (26)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 산화물 반도체인 HfInZnO로 형성되고 Sn은 포함하지 않는 채널층;
상기 채널층의 양단에 각각 접촉하되 상기 채널층의 상면 양단을 덮는 구조를 갖는 소오스 및 드레인;
상기 채널층 위쪽에 구비된 게이트; 및
상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고,
상기 채널층은 그 하면부에 불소 함유영역을 포함하고,
상기 채널층에서 상기 불소 함유영역을 제외한 나머지 영역은 단층 구조이고, 상기 단층 구조의 상면은 상기 게이트절연층에 직접 접촉되며,
상기 불소 함유영역은 불소 원소가 도핑된 영역이고 상기 채널층에서의 광전류(photocurrent) 발생을 억제하도록 구성된 트랜지스터. - 삭제
- 제 8 항에 있어서,
상기 불소 함유영역은 불소를 포함하는 플라즈마로 처리된 영역인 트랜지스터. - 제 8 항에 있어서,
상기 불소 함유영역은 1∼40nm 의 두께를 갖는 트랜지스터. - 삭제
- 삭제
- 청구항 8에 기재된 트랜지스터를 포함하는 평판표시장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 산화물 반도체인 HfInZnO로 채널층을 형성하되, 상기 HfInZnO는 Sn을 포함하지 않고, 상기 채널층은 그 하면부에 불소 함유영역을 갖도록 형성하는 단계;
상기 채널층의 양단에 각각 접촉하되 상기 채널층의 상면 양단을 덮는 구조를 갖는 소오스 및 드레인을 형성하는 단계;
상기 채널층, 소오스 및 드레인을 덮는 게이트절연층을 형성하는 단계; 및
상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하고,
상기 채널층에서 상기 불소 함유영역을 제외한 나머지 영역은 단층 구조이고, 상기 단층 구조의 상면은 상기 게이트절연층에 직접 접촉되며,
상기 불소 함유영역은 불소 원소가 도핑된 영역이고 상기 채널층에서의 광전류(photocurrent) 발생을 억제하도록 구성된 트랜지스터의 제조방법. - 제 21 항에 있어서, 상기 채널층을 형성하는 단계는,
제1 채널물질층을 형성하는 단계;
상기 제1 채널물질층을 불소 함유 플라즈마로 처리하는 단계; 및
상기 제1 채널물질층 상에 제2 채널물질층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법. - 제 22 항에 있어서,
상기 플라즈마 처리시 F2, NF3, SF6, CF4, C2F6, CHF3, CH3F 및 CH2F2 중 적어도 하나를 불소의 소오스가스로 사용하는 트랜지스터의 제조방법. - 제 22 항에 있어서,
상기 플라즈마 처리는 RIE 장비, PECVD 장비, ICP-CVD 장비 중 어느 하나를 사용하여 수행하는 트랜지스터의 제조방법. - 제 21 항에 있어서,
상기 불소 함유영역은 1∼40nm 의 두께로 형성하는 트랜지스터의 제조방법. - 삭제
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100138042A KR101713994B1 (ko) | 2010-12-29 | 2010-12-29 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
US13/165,301 US20120168757A1 (en) | 2010-12-29 | 2011-06-21 | Transistors, Methods Of Manufacturing The Same And Electronic Devices Including Transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100138042A KR101713994B1 (ko) | 2010-12-29 | 2010-12-29 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20120076062A KR20120076062A (ko) | 2012-07-09 |
KR101713994B1 true KR101713994B1 (ko) | 2017-03-09 |
Family
ID=46379971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100138042A KR101713994B1 (ko) | 2010-12-29 | 2010-12-29 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20120168757A1 (ko) |
KR (1) | KR101713994B1 (ko) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101603768B1 (ko) * | 2009-12-22 | 2016-03-15 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 평판표시장치 |
EP2738815B1 (en) * | 2012-11-30 | 2016-02-10 | Samsung Electronics Co., Ltd | Semiconductor materials, transistors including the same, and electronic devices including transistors |
KR20140132878A (ko) | 2013-05-08 | 2014-11-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
KR20150025621A (ko) * | 2013-08-29 | 2015-03-11 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
KR102205698B1 (ko) * | 2013-08-29 | 2021-01-21 | 삼성전자주식회사 | 반도체막의 형성방법 및 반도체막을 포함하는 트랜지스터의 제조방법 |
KR102230653B1 (ko) * | 2013-12-31 | 2021-03-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법 |
JP6311901B2 (ja) * | 2014-06-26 | 2018-04-18 | 株式会社Joled | 薄膜トランジスタ及び有機el表示装置 |
JP6325953B2 (ja) * | 2014-09-16 | 2018-05-16 | 株式会社東芝 | 半導体装置の製造方法 |
US20160155849A1 (en) * | 2014-12-02 | 2016-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing semiconductor device, module, and electronic device |
CN107690696A (zh) * | 2015-06-30 | 2018-02-13 | 硅显示技术有限公司 | 氧化物半导体薄膜晶体管及其制造方法 |
US10224432B2 (en) * | 2017-03-10 | 2019-03-05 | Applied Materials, Inc. | Surface treatment process performed on devices for TFT applications |
WO2023239181A1 (ko) * | 2022-06-09 | 2023-12-14 | 서울대학교산학협력단 | 고이동도 박막 트랜지스터 구동 소자 및 이의 제조방법 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080052107A (ko) * | 2006-12-07 | 2008-06-11 | 엘지전자 주식회사 | 산화물 반도체층을 구비한 박막 트랜지스터 |
KR101345376B1 (ko) * | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ZnO 계 박막 트랜지스터 및 그 제조방법 |
KR101413655B1 (ko) * | 2007-11-30 | 2014-08-07 | 삼성전자주식회사 | 산화물 반도체 박막 트랜지스터의 제조 방법 |
KR101412761B1 (ko) * | 2008-01-18 | 2014-07-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
JP4626659B2 (ja) * | 2008-03-13 | 2011-02-09 | ソニー株式会社 | 表示装置 |
KR101539667B1 (ko) * | 2008-06-18 | 2015-07-28 | 삼성전자주식회사 | 인버터 소자 및 그 동작 방법 |
KR101489652B1 (ko) * | 2008-09-02 | 2015-02-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
KR101035357B1 (ko) * | 2009-12-15 | 2011-05-20 | 삼성모바일디스플레이주식회사 | 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자 |
-
2010
- 2010-12-29 KR KR1020100138042A patent/KR101713994B1/ko active IP Right Grant
-
2011
- 2011-06-21 US US13/165,301 patent/US20120168757A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20120168757A1 (en) | 2012-07-05 |
KR20120076062A (ko) | 2012-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101713994B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
USRE48290E1 (en) | Thin film transistor array panel | |
KR101623956B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
KR101670425B1 (ko) | 금속 산질화물 tft들을 위한 캡핑 층들 | |
JP5099740B2 (ja) | 薄膜トランジスタ | |
JP5015471B2 (ja) | 薄膜トランジスタ及びその製法 | |
KR101623961B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
KR101980196B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
US20110095288A1 (en) | Thin film transistor and display device | |
KR101778224B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
KR101920709B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
KR101603768B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 평판표시장치 | |
WO2014017406A1 (ja) | 半導体装置およびその製造方法 | |
KR20150025621A (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
JP2007073562A (ja) | 薄膜トランジスタ | |
US9508544B2 (en) | Semiconductor device and method for manufacturing same | |
WO2006130239A1 (en) | Semiconductor device structure and method therefor | |
US20150097179A1 (en) | Display substrate and method of manufacturing a display substrate | |
KR101748787B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
KR101878731B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
KR101694876B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
KR102308097B1 (ko) | 박막 트랜지스터 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
X701 | Decision to grant (after re-examination) | ||
GRNT | Written decision to grant |