KR102205698B1 - 반도체막의 형성방법 및 반도체막을 포함하는 트랜지스터의 제조방법 - Google Patents

반도체막의 형성방법 및 반도체막을 포함하는 트랜지스터의 제조방법 Download PDF

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Abstract

반도체막 및 그 형성방법과 반도체막을 포함하는 트랜지스터 및 그 제조방법을 제공한다. 아연, 질소, 산소 및 불소를 포함하는 반도체막 및 그 형성방법을 제공한다. 아연, 질소 및 불소를 포함하는 반도체막 및 그 형성방법을 제공한다. 상기 반도체막의 형성을 위해, 스퍼터링(sputtering) 법, 이온 주입, 플라즈마 처리, 화학기상증착(CVD) 법, 용액 공정(solution process) 등을 이용할 수 있다. 상기 스퍼터링 법은 아연(Zn) 타겟 및 불소를 포함하는 반응 가스를 사용하여 수행할 수 있다. 상기 반응 가스는 질소 및 불소를 포함하거나, 질소와 산소 및 불소를 포함할 수 있다.

Description

반도체막의 형성방법 및 반도체막을 포함하는 트랜지스터의 제조방법{Method of forming semiconductor film and method of manufacturing transistor including semiconductor film}
반도체막 및 그 형성방법과 반도체막을 포함하는 트랜지스터 및 그 제조방법에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 유기발광표시장치 또는 액정표시장치 등과 같은 표시장치(디스플레이) 분야에서 유용하게 사용된다. 박막 트랜지스터의 성능은 주로 채널층(반도체층)의 물성에 의해 좌우될 수 있다.
현재 상용화되어 있는 대부분의 표시장치(디스플레이)는 비정질실리콘으로 이루어진 채널층을 갖는 박막 트랜지스터(이하, 비정질실리콘 박막 트랜지스터) 또는 다결정실리콘으로 이루어진 채널층을 갖는 박막 트랜지스터(이하, 다결정실리콘 박막 트랜지스터)를 사용한다. 비정질실리콘 박막 트랜지스터의 경우, 전하 이동도가 0.5 ㎠/Vs 내외로 매우 낮기 때문에, 표시장치의 동작 속도를 높이는데 어려움이 있다. 다결정실리콘 박막 트랜지스터의 경우, 결정화 공정, 불순물 주입 공정 및 활성화 공정 등이 요구되기 때문에, 비정질실리콘 박막 트랜지스터에 비해 제조 공정이 복잡하고 제조 단가가 높다. 또한 다결정실리콘층의 균일성을 확보하기가 어렵기 때문에, 다결정실리콘층을 대면적 표시장치의 채널층으로 적용할 경우, 화면 품위가 떨어지는 문제가 발생한다.
차세대 고성능/고해상도/대면적 표시장치(디스플레이)의 구현을 위해, 우수한 성능을 갖는 박막 트랜지스터가 요구되고 있고, 이와 관련해서, 캐리어 이동도(carrier mobility)가 높은 산화물 반도체를 채널층 물질로 적용한 산화물 박막 트랜지스터에 대한 연구가 이루어지고 있다. 그러나, 종래의 산화물 박막 트랜지스터의 경우, 우수한 스위칭 특성(ON/OFF 특성) 및 신뢰성 특성을 확보하기가 어려울 수 있다. 고이동도 특성을 가지면서도 우수한 스위칭 특성 및 신뢰성 특성을 만족시킬 수 있는 트랜지스터(박막 트랜지스터)를 제조하기 위해서는, 채널층 물질(반도체)에 대한 개발이 요구된다.
우수한 물성을 갖는 반도체막 및 그 형성방법을 제공한다.
트랜지스터의 성능 및 신뢰성 향상에 유리한 반도체막 및 그 형성방법을 제공한다.
상기 반도체막을 적용한 트랜지스터 및 그 제조방법을 제공한다.
고이동도 및 우수한 스위칭 특성을 갖는 트랜지스터 및 그 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 반응성 스퍼터링(reactive sputtering) 법으로 반도체막을 형성하는 막 형성방법에 있어서, 아연(zinc) 타겟을 사용하고, 질소(nitrogen) 및 불소(fluorine)를 포함하는 반응 가스를 사용하여, 아연, 질소 및 불소를 포함하는 반도체막을 형성하는 막 형성방법이 제공된다.
상기 반도체막은 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다.
상기 반응 가스는 산소(oxygen)를 더 포함할 수 있다. 이 경우, 상기 반도체막은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다.
상기 반응 가스는 불소 함유 가스를 포함할 수 있다. 상기 불소 함유 가스는 F2, NF3, SF6 및 CF4 중 적어도 하나를 포함할 수 있다.
상기 반응 가스는 질소 함유 가스를 포함할 수 있다. 상기 질소 함유 가스는 N2, N2O 및 NH3 중 적어도 하나를 포함할 수 있다.
상기 반응 가스는 산소 함유 가스를 포함할 수 있다. 상기 산소 함유 가스는 O2, H2O 및 N2O 중 적어도 하나를 포함할 수 있다.
상기 반도체막은 약 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다.
상기 반도체막은 약 20 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다.
본 발명의 다른 측면에 따르면, 반도체를 포함하는 채널층, 상기 채널층과 이격된 게이트전극, 상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인을 포함하는 트랜지스터의 제조방법에 있어서, 상기 채널층을 형성하는 단계는 전술한 막 형성방법으로 반도체막을 형성하는 단계를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 트랜지스터는 약 10 ㎠/Vs 이상의 전계 효과 이동도(field effect mobility)를 가질 수 있다.
상기 트랜지스터는 약 20 ㎠/Vs 이상의 전계 효과 이동도(field effect mobility)를 가질 수 있다.
상기 트랜지스터는 약 0.95 V/dec 이하의 서브문턱 스윙(subthreshold swing)(S.S.) 값을 가질 수 있다.
상기 트랜지스터는 약 0.75 V/dec 이하의 서브문턱 스윙(subthreshold swing)(S.S.) 값을 가질 수 있다.
본 발명의 다른 측면에 따르면, 아연(zinc) 및 질소(nitrogen)를 포함하는 제1 물질막을 형성하는 단계; 및 상기 제1 물질막 내에 불소(fluorine)를 첨가하여 불소가 함유된 반도체막을 형성하는 단계;를 포함하는 막 형성방법이 제공된다.
상기 제1 물질막은 아연 나이트라이드(zinc nitride)를 포함할 수 있다. 이 경우, 상기 반도체막은 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다.
상기 제1 물질막은 아연 옥시나이트라이드(zinc oxynitride)를 포함할 수 있다. 이 경우, 상기 반도체막은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다.
상기 제1 물질막 내에 불소(fluorine)를 첨가하는 단계는 상기 제1 물질막 내에 불소를 이온 주입하는 단계를 포함할 수 있다.
상기 이온 주입에 있어서, 상기 불소의 소오스는, 예컨대, F2 가스를 포함할 수 있다.
상기 제1 물질막 내에 불소(fluorine)를 첨가하는 단계는 불소를 포함하는 가스의 플라즈마로 상기 제1 물질막을 처리하는 단계를 포함할 수 있다.
상기 불소를 포함하는 가스는, 예컨대, F2, NF3, SF6 및 CF4 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체를 포함하는 채널층, 상기 채널층과 이격된 게이트전극, 상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인을 포함하는 트랜지스터의 제조방법에 있어서, 상기 채널층을 형성하는 단계는 전술한 막 형성방법으로 반도체막을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 화학기상증착(chemical vapor deposition) 법으로 반도체막을 형성하는 막 형성방법에 있어서, 아연(zinc)의 전구체를 사용하고, 질소(nitrogen) 및 불소(fluorine)를 포함하는 반응 가스를 사용하여, 아연, 질소 및 불소를 포함하는 반도체막을 형성하는 막 형성방법이 제공된다.
상기 반도체막은 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다.
상기 반응 가스는 산소(oxygen)를 더 포함할 수 있다. 이 경우, 상기 반도체막은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다.
상기 반도체막은 금속 유기 화학기상증착(metal organic chemical vapor deposition)(MOCVD) 법으로 형성할 수 있다.
상기 아연(zinc)의 전구체는, 예컨대, 디메틸아연(dimethylzinc) 및 디에틸아연(diethylzinc) 중 적어도 하나를 포함할 수 있다.
상기 반응 가스는 불소 함유 가스를 포함할 수 있다. 상기 불소 함유 가스는 F2, NF3, SF6 및 CF4 중 적어도 하나를 포함할 수 있다.
상기 반응 가스는 질소 함유 가스를 포함할 수 있다. 상기 질소 함유 가스는 N2, N2O 및 NH3 중 적어도 하나를 포함할 수 있다.
상기 반응 가스는 산소 함유 가스를 포함할 수 있다. 상기 산소 함유 가스는 O2, H2O 및 N2O 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체를 포함하는 채널층, 상기 채널층과 이격된 게이트전극, 상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인을 포함하는 트랜지스터의 제조방법에 있어서, 상기 채널층을 형성하는 단계는 전술한 막 형성방법으로 반도체막을 형성하는 단계를 포함하는 트랜지스터의 제조방법이 제공된다.
우수한 물성을 갖는 반도체막을 구현할 수 있다. 이러한 반도체막을 트랜지스터의 채널 물질로 적용하면, 고성능의 트랜지스터를 구현할 수 있다. 고이동도 특성 및 우수한 스위칭 특성을 갖는 트랜지스터를 구현할 수 있다. 서브문턱 스윙(subthreshold swing) 값이 낮은 트랜지스터를 구현할 수 있다. 오프 커런트(OFF current) 레벨이 낮은 트랜지스터를 구현할 수 있다.
위와 같은 트랜지스터를 전자소자(ex, 표시장치)에 적용하면, 상기 전자소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체막의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체막의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체막의 형성방법을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체막의 형성방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체막의 형성방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체막의 형성방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 반도체막의 형성방법을 설명하기 위한 도면이다.
도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 반도체막의 형성방법을 설명하기 위한 단면도이다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 반도체막의 형성방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체막의 형성방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 것으로, 반도체막을 포함하는 트랜지스터를 보여주는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 것으로, 반도체막을 포함하는 트랜지스터를 보여주는 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 것으로, 반도체막을 포함하는 트랜지스터를 보여주는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 것으로, 반도체막을 포함하는 트랜지스터를 보여주는 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 것으로, 반도체막을 포함하는 트랜지스터를 보여주는 단면도이다.
도 16a 내지 도 16g는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 17a 내지 도 17e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 18a 내지 도 18c는 비교예들에 따른 반도체막을 채널층으로 적용한 박막 트랜지스터(thin film transistor)의 트랜스퍼(transfer) 특성을 보여주는 그래프이다.
도 19a 및 도 19b는 본 발명의 실시예들 따른 반도체막을 채널층으로 적용한 박막 트랜지스터의 트랜스퍼(transfer) 특성을 보여주는 그래프이다.
도 20은 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자(표시장치)의 일례를 보여주는 단면도이다.
이하, 본 발명의 실시예들에 따른 반도체막과 그 형성방법, 반도체막을 포함하는 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체막(100)을 보여주는 단면도이다. 본 실시예의 반도체막(100)은 박막일 수 있다. 반도체막(100)은 화합물이거나 화합물을 포함할 수 있다. 이런 점에서 반도체막(100)은 "화합물 반도체막" 또는 "화합물을 포함하는 반도체막"이라 할 수 있다.
도 1을 참조하면, 반도체막(100)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함할 수 있다. 즉, 반도체막(100)은 아연, 불소, 산소 및 질소의 화합물을 포함할 수 있다. 상기 아연, 불소, 산소 및 질소의 화합물은 4원계(quaternary) 화합물일 수 있다. 상기 4원계 화합물은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)(ZnFxOyNz or ZnOxNyFz)일 수 있다. 따라서, 반도체막(100)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함한다고 할 수 있다. 다른 표현으로, 반도체막(100)은 불소가 포함된(함유된) 아연 옥시나이트라이드(zinc oxynitride)를 포함한다고 할 수 있다. 여기서, 불소가 포함된 아연 옥시나이트라이드(zinc oxynitride)는 상기 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)일 수 있다. 또 다른 표현으로, 반도체막(100)은 아연(Zn) 화합물 반도체라고 할 수 있고, 상기 아연 화합물 반도체는 불소, 산소 및 질소를 포함할 수 있다. 반도체막(100)은 무기 화합물 반도체일 수 있다.
반도체막(100)에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율, 즉, [F/(N+O+F)]×100 은, 예컨대, 약 3 at% 이상 또는 약 5 at% 이상일 수 있다. 상기 불소의 함유 비율은 3∼35 at% 또는 5∼35 at% 정도일 수 있다. 또는, 상기 불소의 함유 비율은 3∼25 at% 또는 5∼25 at% 정도일 수 있다. 반도체막(100)에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율, 즉, [N/(N+O+F)]×100 은, 예컨대, 약 50 at% 이상 또는 약 60 at% 이상일 수 있다. 상기 질소의 함유 비율은 55∼95 at% 또는 70∼95 at% 정도일 수 있다. 또는, 상기 질소의 함유 비율은 60∼90 at% 정도일 수 있다. 반도체막(100)에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율, 즉, [O/(N+O+F)]×100 은, 예컨대, 약 40 at% 이하일 수 있다. 상기 산소의 함유 비율은 2∼35 at% 또는 5∼30 at% 정도일 수 있다.
반도체막(100)은 약 10 ㎠/Vs 이상 또는 약 20 ㎠/Vs 이상 또는 약 30 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. 형성 조건에 따라, 반도체막(100)의 홀 이동도(Hall mobility)는 100 ㎠/Vs 이상까지 증가할 수 있다. 예컨대, 반도체막(100)의 홀 이동도(Hall mobility)는 10∼120 ㎠/Vs 정도일 수 있다. 반도체막(100)의 캐리어 농도는, 예컨대, 1011∼1018/㎤ 또는 1012∼1017/㎤ 정도일 수 있다. 반도체막(100)의 도전 타입은 n형일 수 있으므로, 캐리어 농도는 전자의 농도를 의미할 수 있고, 음(-)의 값으로 표현될 수 있다. 편의상, 본 명세서에서는 캐리어 농도(전자 농도)를 양(+)의 값으로 표현한다. 한편, 반도체막(100)의 비저항(ρ)은, 예컨대, 0.01∼106 Ω㎝ 또는 0.01∼105 Ω㎝ 정도일 수 있다. 반도체막(100)의 물성은 형성 조건 및 조성비에 따라 달라질 수 있다.
반도체막(100)은 비정질상(amorphous phase)을 포함할 수 있다. 반도체막(100)의 일부 또는 전체가 비정질상일 수 있다. 또한, 반도체막(100)은 나노결정상(nanocrystalline phase)을 포함할 수 있다. 반도체막(100)은 비정질상과 나노결정상을 모두 포함할 수 있다. 예컨대, 반도체막(100)은 비정질 매트릭스(amorphous matrix) 내에 복수의 나노결정상(nanocrystalline phase)을 가질 수 있다. 상기 비정질 매트릭스는 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다. 상기 나노결정상은, 예컨대, 아연 나이트라이드(zinc nitride)를 포함할 수 있다. 상기 나노결정상의 크기(지름)는, 예컨대, 수 내지 수십 nm 정도일 수 있다.
반도체막(100)은 기본적으로 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하면서, 아연 나이트라이드(zinc nitride), 아연 옥사이드(zinc oxide) 및 아연 플루오라이드(zinc fluoride) 중 적어도 하나를 더 포함할 수 있다. 상기 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)는 비정질일 수 있고, 상기 아연 나이트라이드(zinc nitride), 아연 옥사이드(zinc oxide) 및 아연 플루오라이드(zinc fluoride)는 결정질일 수 있다. 또한, 반도체막(100)은 아연 옥시나이트라이드(zinc oxynitride), 아연 플루오르나이트라이드(zinc fluoronitride) 및 아연 플루오르옥사이드(zinc fluorooxide) 중 적어도 하나를 더 포함할 수 있다. 상기 아연 옥시나이트라이드(zinc oxynitride), 아연 플루오르나이트라이드(zinc fluoronitride) 및 아연 플루오르옥사이드(zinc fluorooxide)는 비정질일 수 있다.
부가해서, 반도체막(100)은 아연(Zn), 불소(F), 산소(O), 질소(N) 이외에 다른 원소를 한 가지 이상 더 포함할 수 있다. 예컨대, 반도체막(100)은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. 구체적인 예로, 반도체막(100)은 Li, K와 같은 Ⅰ족 원소, Mg, Ca, Sr, Ba와 같은 Ⅱ족 원소, Ga, Al, In, B와 같은 Ⅲ족 원소, Si, Sn, Ge와 같은 Ⅳ족 원소, Sb와 같은 Ⅴ족 원소, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W과 같은 전이금속 원소 및 La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu와 같은 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. 이러한 부가적인 원소는 반도체막(100) 내에 도핑될 수 있다. 또는, 상기 부가적인 원소는 반도체막(100)의 기본 원소들과 더불어 화합물을 구성할 수도 있다.
도 1에 도시하지는 않았지만, 반도체막(100)의 표면에는 표면 산화막 또는 산소-리치(oxygen-rich) 물질막이 구비될 수 있다. 상기 표면 산화막 또는 산소-리치 물질막은 반도체막(100)에 대하여 일종의 보호막으로 작용할 수 있다. 상기 표면 산화막 또는 산소-리치 물질막은 소정의 어닐링(annealing) 공정을 통해 형성될 수 있다. 상기 어닐링 공정은 일종의 안정화 공정일 수 있다.
본 명세서에서 "화합물 반도체"는 단일 원소로 이루어지는 Si 또는 Ge 반도체 등과 비교될 수 있는 개념으로 2종 이상의 원소가 소정의 조성비로 결합된 화합물로서 반도체 특성을 나타내는 것을 지칭한다. 화합물 반도체는 그 구성 원소 각각과는 다른 물성을 가질 수 있다. 전술한 설명에서 아연 플루오르옥시나이트라이드(zinc fluorooxynitride), 아연 나이트라이드(zinc nitride), 아연 옥사이드(zinc oxide), 아연 플루오라이드(zinc fluoride), 아연 옥시나이트라이드(zinc oxynitride), 아연 플루오르나이트라이드(zinc fluoronitride), 아연 플루오르옥사이드(zinc fluorooxide) 등은 아연 성분에 산소, 질소 또는 불소 등의 성분이 소정의 조성비로 결합된 화합물 또는 이러한 화합물을 포함하는 물질이라고 할 수 있고, 이들 각각의 화합물은 비교적 균일한 특성을 가질 수 있으며, 각 화합물은 그 구성 원소 각각과는 다른 물성을 나타낼 수 있다. 상기한 물질들은 화합물 반도체 물질 또는 화합물을 포함하는 반도체 물질이라고 할 수 있다. 또한, 도 1의 반도체막(100)은 "화합물 반도체" 또는 "화합물을 포함하는 반도체"라고 할 수 있다. 본 명세서에서 사용되는 "화합물 반도체" 또는 "화합물을 포함하는 반도체"라는 용어는 넓게 해석되어야 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체막(100')을 보여주는 단면도이다. 본 실시예의 반도체막(100')은 박막일 수 있다. 반도체막(100')은 화합물이거나 화합물을 포함할 수 있다. 이런 점에서 반도체막(100')은 "화합물 반도체막" 또는 "화합물을 포함하는 반도체막"이라 할 수 있다.
도 2를 참조하면, 반도체막(100')은 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함할 수 있다. 즉, 반도체막(100')은 아연, 불소 및 질소의 화합물을 포함할 수 있다. 이 경우, 반도체막(100')은 아연 플루오르나이트라이드(zinc fluoronitride)(ZnFxNy or ZnNxFy)를 포함한다고 할 수 있다. 다른 표현으로, 반도체막(100')은 불소가 포함된(함유된) 아연 나이트라이드(zinc nitride)를 포함한다고 할 수 있다. 여기서, 불소가 포함된 아연 나이트라이드(zinc nitride)는 상기 아연 플루오르나이트라이드(zinc fluoronitride)일 수 있다. 또 다른 표현으로, 반도체막(100')은 아연(Zn) 화합물 반도체라고 할 수 있고, 상기 아연 화합물 반도체는 불소 및 질소를 포함할 수 있다. 본 실시예의 반도체막(100')은 산소 원소를 포함하지 않는다는 점에서 도 1의 반도체막(100)과 다를 수 있다. 그러나, 경우에 따라서는, 반도체막(100') 내에 미량의 산소가 포함될 수 있다. 예컨대, 어닐링(열처리) 조건(분위기)에 따라, 반도체막(100') 내에 미량의 산소가 포함될 수 있다.
반도체막(100')에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율, 즉, [F/(N+F)]×100 은, 예컨대, 약 3 at% 이상 또는 약 5 at% 이상일 수 있다. 상기 불소의 함유 비율은 3∼45 at% 또는 5∼45 at% 정도일 수 있다. 또는, 상기 불소의 함유 비율은 3∼40 at% 또는 5∼40 at% 정도일 수 있다. 반도체막(100')에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율, 즉, [N/(N+F)]×100 은, 예컨대, 약 55 at% 이상 또는 약 65 at% 이상일 수 있다. 상기 질소의 함유 비율은 55∼95 at% 또는 65∼95 at% 정도일 수 있다. 한편, 반도체막(100')의 홀 이동도(Hall mobility) 및 캐리어 농도는 도 1의 반도체막(100)의 그것과 유사하거나 그보다 높을 수 있다. 반도체막(100')의 비저항은 도 1의 반도체막(100)의 그것과 유사하거나 그보다 낮을 수 있다.
반도체막(100')은 비정질상(amorphous phase) 및/또는 나노결정상(nanocrystalline phase)을 포함할 수 있다. 반도체막(100')은 전체적으로 비정질상이거나, 비정질상과 나노결정상을 함께 포함할 수 있다. 후자의 경우, 반도체막(100')은 비정질 매트릭스(amorphous matrix) 내에 복수의 나노결정상(nanocrystalline phase)을 가질 수 있다. 상기 나노결정상은, 예컨대, 아연 나이트라이드(zinc nitride)일 수 있다.
또한, 반도체막(100')은 기본적으로 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하면서, 아연 나이트라이드(zinc nitride) 및 아연 플루오라이드(zinc fluoride) 중 적어도 하나를 더 포함할 수 있다. 여기서, 상기 아연 플루오르나이트라이드(zinc fluoronitride), 아연 나이트라이드(zinc nitride), 아연 플루오라이드(zinc fluoride) 등은 "화합물" 또는 "화합물을 포함하는 물질"이라고 할 수 있다. 이런 측면에서, 상기한 물질들은 화합물 반도체 물질 또는 화합물을 포함하는 반도체 물질이라고 할 수 있고, 도 2의 반도체막(100')은 "화합물 반도체" 또는 "화합물을 포함하는 반도체"라고 할 수 있다. 따라서, 본 실시예와 관련된 화합물 반도체 및 화합물을 포함하는 반도체라는 용어는 넓게 해석되어야 한다. 부가해서, 반도체막(100')은 아연(Zn), 불소(F), 질소(N) 이외에 다른 원소를 한 가지 이상 더 포함할 수 있다. 예컨대, 반도체막(100')은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. 이는 도 1의 반도체막(100)에 대해 설명한 바와 동일하거나 유사할 수 있다. 또한, 도시하지는 않았지만, 반도체막(100')의 표면에는 표면 산화막 또는 산소-리치(oxygen-rich) 물질막이 구비될 수 있다.
이하에서는, 도 1의 반도체막(100)의 형성방법에 대해 설명한다.
본 발명의 일 실시예에 따르면, 도 1의 반도체막(100)은 도 3에 도시된 바와 같은 스퍼터(sputter) 장치로 형성할 수 있다. 도 3을 참조하여, 스퍼터링(sputtering) 법으로 반도체막(100A)을 형성하는 방법을 설명한다.
도 3을 참조하면, 반도체막(100A)은 물리기상증착(physical vapor deposition)(PVD) 법 중 하나인 스퍼터링(sputtering) 법으로 형성할 수 있다. 상기 스퍼터링(sputtering) 법은 반응성 스퍼터링(reactive sputtering) 일 수 있다. 상기 스퍼터링 법은 아연(Zn) 타겟(200)을 사용하면서, 아울러, 질소(nitrogen), 산소(oxygen) 및 불소(fluorine)를 포함하는 반응 가스(G1)를 사용하여 수행할 수 있다. 상기 Zn 타겟(200)에서 떨어져 나오는 Zn 입자와 상기 반응 가스(G1)의 질소, 산소 및 불소 성분이 반응하여, 아연, 질소, 산소 및 불소를 포함하는 반도체막(100A)이 형성될 수 있다. 반도체막(100A)은 소정의 기판(10) 상에 형성될 수 있다. 도 3의 참조번호 500은 스퍼터링 공정이 수행되는 반응 챔버(chamber)를 나타내고, 참조번호 1 및 2는 각각 가스 주입구 및 가스 배출구를 나타낸다. 반응 챔버(500)의 구성 및 구조는 예시적인 것이고, 다양하게 변형될 수 있다.
반응 가스(G1)는 불소 함유 가스, 질소 함유 가스 및 산소 함유 가스를 포함할 수 있다. 상기 불소 함유 가스는, 예컨대, F2, NF3, SF6 및 CF4 중 적어도 하나를 포함할 수 있다. 상기 질소 함유 가스는, 예컨대, N2, N2O 및 NH3 중 적어도 하나를 포함할 수 있다. 상기 산소 함유 가스는, 예컨대, O2, H2O 및 N2O 중 적어도 하나를 포함할 수 있다. 상기 불소 함유 가스, 질소 함유 가스 및 산소 함유 가스의 유량비에 따라, 반도체막(100A)의 조성비가 달라질 수 있다. 또한, 상기 불소 함유 가스, 질소 함유 가스 및 산소 함유 가스 이외에, 아르곤(Ar) 가스를 더 사용할 수 있다. 상기 아르곤(Ar) 가스는 캐리어 가스의 역할을 수행할 수 있다. 또한, 아르곤(Ar) 가스는 플라즈마를 발생시켜, 증착 효율을 높이는 역할을 할 수 있다. 상기 불소 함유 가스의 유량은 1∼10 sccm 정도일 수 있고, 상기 질소 함유 가스의 유량은 20∼200 sccm 정도일 수 있으며, 상기 산소 함유 가스의 유량은 1∼15 sccm 정도일 수 있다. 상기 아르곤(Ar) 가스를 사용하는 경우, 그 유량은 1∼100 sccm 정도일 수 있다. 상기 스퍼터링 법은 상온(room temperature) 또는 비교적 저온(예컨대, 25∼300℃)에서 수행할 수 있다. 다시 말해, 상기 스퍼터링 법으로 반도체막(100A)을 형성할 때, 기판(10)의 온도는 상온(room temperature) 또는 비교적 저온(예컨대, 25∼300℃)으로 유지할 수 있다. 반응 챔버(500)의 압력은 0.05∼15 Pa 정도일 수 있다. Zn 타겟(200)에 대한 스퍼터링 파워는 수십 내지 수천 W 정도일 수 있다. Zn 타겟(200)에 대한 스퍼터링 파워를 변화시킴에 따라, 반도체막(100A)의 조성비가 달라질 수 있다. 전술한 구체적인 공정 조건들은 예시적인 것이고, 이 조건들은 스퍼터(sputter) 장비에 따라 달라질 수 있다.
도 3에서와 같이, 단일 Zn 타겟(200)을 사용하는 경우, 저비용으로 균일한 대면적 반도체막(100A)을 용이하게 형성할 수 있다. 만약, 서로 다른 복수의 타겟(예컨대, 두 개의 타겟)을 사용하여 반도체막을 형성하는 경우, 두 개의 타겟으로부터 발생된 입자들이 균일하게 혼합되기 어렵기 때문에, 균일한 대면적의 반도체막을 형성하기가 용이하지 않을 수 있다. 그러나, 본 실시예에서는 하나의 균일한 Zn 타겟(200)을 사용하므로, 균일한 막질을 갖는 대면적의 반도체막을 형성하는데 유리할 수 있다. 또한, Zn 타겟(200)은 제작이 용이하고 가격이 저렴하기 때문에, 이를 이용하면 반도체막(100A)의 제조 비용을 낮출 수 있다.
도 3과 같은 방법으로 형성한 반도체막(100A)은 도 1에서 설명한 반도체막(100)과 동일한(혹은, 유사한) 조성/조성비 및 물성/특성을 가질 수 있다. 즉, 도 3의 반도체막(100A)은 아연, 불소, 산소 및 질소의 화합물을 포함할 수 있다. 상기 아연, 불소, 산소 및 질소의 화합물은 4원계(quaternary) 화합물일 수 있다. 상기 4원계 화합물은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)(ZnFxOyNz or ZnOxNyFz)일 수 있다. 반도체막(100A)은 불소가 포함된(함유된) 아연 옥시나이트라이드(zinc oxynitride)를 포함한다고 할 수도 있다. 또한, 반도체막(100A)은 약 10 ㎠/Vs 이상 또는 약 20 ㎠/Vs 이상 또는 약 30 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. 또한, 반도체막(100A)은 아연(Zn), 불소(F), 산소(O), 질소(N) 이외에 다른 원소를 한 가지 이상 더 포함할 수 있다. 상기 다른 원소는 도 1의 반도체막(100)에 대해 설명한 바와 동일하거나 유사할 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 반도체막(100)은 도 4a 내지도 4c에 도시된 바와 같은 방법으로 형성할 수 있다. 즉, 도 4a 내지 도 4c는 본 발명의 다른 실시예에 따라 도 1의 반도체막(100)을 형성하는 방법을 보여준다. 본 실시예는 이온 주입 방법을 사용한다.
도 4a를 참조하면, 아연(zinc), 산소(oxygen) 및 질소(nitrogen)를 포함하는 제1 물질막(100b)을 형성할 수 있다. 제1 물질막(100b)은 아연 옥시나이트라이드(zinc oxynitride)를 포함할 수 있다. 예컨대, 제1 물질막(100b)은 ZnON 박막일 수 있다. 여기서, 'ZnON'이라는 표현은 Zn, O 및 N의 조성비가 1:1:1 이라는 것을 의미하는 것이 아니고, 단지 Zn, O 및 N으로 구성된 화합물이라는 것을 의미한다. 이는 본 명세서의 다른 부분에서도 마찬가지이다.
도 4b를 참조하면, 제1 물질막(100b) 내에 불소(fluorine)를 이온 주입할 수 있다. 상기 이온 주입을 위한 소오스, 즉, 상기 불소의 소오스로는, 예컨대, F2를 포함하는 가스를 사용할 수 있다. 상기 이온 주입의 도우즈(dose)는, 예컨대, 1×1013∼5×1016 ions/㎠ 정도일 수 있다.
상기 이온 주입의 결과, 도 4c에 도시된 바와 같은 불소가 함유된 반도체막(100B)이 형성될 수 있다. 반도체막(100B)은 불소가 함유된 아연 옥시나이트라이드(zinc oxynitride)를 포함할 수 있다. 반도체막(100B)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다. 반도체막(100B)의 적어도 일부는 도 1에서 설명한 반도체막(100)과 동일한(혹은, 유사한) 조성/조성비 및 물성/특성을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 반도체막(100)은 도 5a 내지도 5c에 도시된 바와 같은 방법으로 형성할 수 있다. 즉, 도 5a 내지 도 5c는 본 발명의 다른 실시예에 따라 도 1의 반도체막(100)을 형성하는 방법을 보여준다. 본 실시예는 플라즈마 처리 방법을 사용한다.
도 5a를 참조하면, 아연(zinc), 산소(oxygen) 및 질소(nitrogen)를 포함하는 제1 물질막(100c)을 형성할 수 있다. 제1 물질막(100c)은 아연 옥시나이트라이드(zinc oxynitride)를 포함할 수 있다. 예컨대, 제1 물질막(100c)은 ZnON 박막일 수 있다. 제1 물질막(100c)은 도 4a의 제1 물질막(100b)과 실질적으로 동일하거나 유사한 막일 수 있다.
도 5b를 참조하면, 제1 물질막(100c)에 대한 플라즈마 처리 공정을 수행할 수 있다. 상기 플라즈마 처리 공정은 불소를 포함하는 가스를 사용하여 수행할 수 있다. 다시 말해, 불소를 포함하는 가스의 플라즈마로 제1 물질막(100c)을 처리할 수 있다. 상기 불소를 포함하는 가스는, 예컨대, F2, NF3, SF6 및 CF4 중 적어도 하나를 포함할 수 있다. 이러한 플라즈마 처리를 통해, 제1 물질막(100c) 내에 불소를 주입할 수 있다. 상기 플라즈마 처리시 소오스 파워는, 예컨대, 수십 W 내지 수백 W 일 수 있다. 또한, 상기 플라즈마 처리는, 예컨대, 100∼450℃ 정도의 온도 범위에서 수십 초 내지 수십 분 동안 수행할 수 있다. 이러한 플라즈마 처리는 소정의 화학기상증착(chemical vapor deposition)(CVD) 챔버에서 수행할 수 있다.
상기 플라즈마 처리의 결과, 도 5c에 도시된 바와 같은 불소가 함유된 반도체막(100C)이 형성될 수 있다. 반도체막(100C)은 불소가 함유된 아연 옥시나이트라이드(zinc oxynitride)를 포함할 수 있다. 반도체막(100C)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다. 반도체막(100C)의 적어도 일부는 도 1에서 설명한 반도체막(100)과 동일한(혹은, 유사한) 조성/조성비 및 물성/특성을 가질 수 있다. 도 5b의 단계에서 플라즈마 처리는 제1 물질막(100c)의 상면부 일부에 대해서만 이루어질 수 있고, 이 경우, 상기 플라즈마 처리된 상면부 일부가 도 1의 반도체막(100)과 동일한(혹은, 유사한) 조성/조성비 및 물성/특성을 가질 수 있다. 제1 물질막(100c)의 두께가 얇은 경우, 제1 물질막(100c) 전체에 대해 균일한 플라즈마 처리가 이루어질 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 반도체막(100)은 도 6에 도시된 바와 같은 화학기상증착(chemical vapor deposition)(CVD) 장치로 형성할 수 있다. 도 6을 참조하여, 화학기상증착(CVD) 법으로 반도체막(100D)을 형성하는 방법을 설명한다.
도 6을 참조하면, 반도체막(100D)은 CVD 법으로 형성할 수 있다. 상기 CVD 법은, 예컨대, 금속 유기 화학기상증착(metal organic chemical vapor deposition)(MOCVD) 법일 수 있다. 상기 CVD 법은 아연(zinc)의 전구체(Z1)를 사용하면서, 아울러, 질소(nitrogen), 산소(oxygen) 및 불소(fluorine)를 포함하는 반응 가스(G2)를 사용하여 수행할 수 있다. 상기 전구체(Z1)는, 예컨대, 디메틸아연(dimethylzinc) 및 디에틸아연(diethylzinc) 중 적어도 하나를 포함할 수 있다. 상기 전구체(Z1)는 디메틸아연(dimethylzinc)이거나 디메틸아연(dimethylzinc)을 포함할 수 있다. 또는, 상기 전구체(Z1)는 디에틸아연(diethylzinc)이거나 디에틸아연(diethylzinc)을 포함할 수 있다. 경우에 따라, 상기 전구체(Z1)는 디메틸아연(dimethylzinc) 및 디에틸아연(diethylzinc)을 모두 포함할 수도 있다. 전구체(Z1)는 가스 형태로 주입될 수 있다. 전구체(Z1)와 반응 가스(G2)는 가스 주입부(11)를 통해 반응 챔버(600) 내로 주입될 수 있다. 전구체(Z1)와 반응 가스(G2)를 합하여 하나의 "반응 가스"라고 볼 수도 있다. 전구체(Z1)와 반응 가스(G2)의 반응에 의해 기판(10) 상에 반도체막(100D)이 형성될 수 있다. 반응 부산물들은 가스 배출구(22)를 통해 반응 챔버(600) 외부로 배출될 수 있다. 여기에 도시된 반응 챔버(600)의 구성 및 구조는 예시적인 것이고, 다양하게 변형될 수 있다.
반응 가스(G2)는 불소 함유 가스, 질소 함유 가스 및 산소 함유 가스를 포함할 수 있다. 상기 불소 함유 가스는, 예컨대, F2, NF3, SF6 및 CF4 중 적어도 하나를 포함할 수 있다. 상기 질소 함유 가스는, 예컨대, N2, N2O 및 NH3 중 적어도 하나를 포함할 수 있다. 상기 산소 함유 가스는, 예컨대, O2, H2O 및 N2O 중 적어도 하나를 포함할 수 있다. 상기 불소 함유 가스, 질소 함유 가스 및 산소 함유 가스의 유량비에 따라, 그리고, 상기 전구체(Z1)의 주입량에 따라, 반도체막(100D)의 조성비가 달라질 수 있다. 상기 CVD 법은, 예컨대, 150∼450 ℃ 정도의 온도 범위에서 수행할 수 있다. 다시 말해, 상기 CVD 법으로 반도체막(100D)을 형성할 때, 기판(10)의 온도는 150∼450 ℃ 정도로 유지될 수 있다. 반응 챔버(600)의 압력은 1 mTorr ∼ 5 Torr 정도일 수 있다. 그러나 전술한 구체적인 공정 조건들은 예시적인 것이고, 이 조건들은 CVD 장치에 따라 달라질 수 있다.
도 6과 같은 방법으로 형성한 반도체막(100D)은 도 1에서 설명한 반도체막(100)과 동일한(혹은, 유사한) 조성/조성비 및 물성/특성을 가질 수 있다. 즉, 도 6의 반도체막(100D)은 아연, 불소, 산소 및 질소의 화합물을 포함할 수 있다. 상기 아연, 불소, 산소 및 질소의 화합물은 4원계(quaternary) 화합물일 수 있다. 상기 4원계 화합물은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)(ZnFxOyNz or ZnOxNyFz)일 수 있다. 반도체막(100D)은 불소가 포함된(함유된) 아연 옥시나이트라이드(zinc oxynitride)를 포함한다고 할 수도 있다. 또한, 반도체막(100A)은 약 10 ㎠/Vs 이상 또는 약 20 ㎠/Vs 이상 또는 약 30 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. 또한, 반도체막(100D)은 아연(Zn), 불소(F), 산소(O), 질소(N) 이외에 다른 원소를 한 가지 이상 더 포함할 수 있다. 상기 다른 원소는 도 1의 반도체막(100)에 대해 설명한 바와 동일하거나 유사할 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 반도체막(100)은 용액 공정(solution process)을 통해 형성할 수도 있다. 상기 용액 공정은, 예컨대, 아연(Zn)을 포함하는 전구체 및 불소(F)를 포함하는 전구체 등을 MEA(monoethanolamine) 또는 NMP(N-methyl-2-pyrrolidone)와 같은 용매에 혼합한 용액을 사용하여 수행할 수 있다. 여기서, 상기 아연을 포함하는 전구체는 Zn-R 또는 Zn-OR' 로 표현될 수 있다. 상기 R은 Cl, I, Br, F, NO3, 아세테이트(acetate) 등일 수 있고, R'는 R과 동일하거나 유사한 물질일 수 있다. 상기 불소를 포함하는 전구체는, 예컨대, NH4F 등일 수 있다. 상기 용액을 사용하여 졸-겔(sol-gel) 방식의 박막을 형성하고, 이러한 박막에 대한 열처리/산화 공정 및/또는 질화(nitridation) 공정을 수행하여, 아연, 질소, 불소 및 산소를 포함하는 반도체막을 형성할 수 있다. 상기 반도체막은 도 1의 반도체막(100)과 동일하거나 유사할 수 있다. 그러나, 여기서 설명한 상기 용액 공정은 예시적인 것에 불과하고, 다양하게 변화될 수 있다.
도 3 내지 도 6을 참조하여 설명한 도 1의 반도체막(100)을 형성하는 방법을 변형하면, 도 2의 반도체막(100')을 형성할 수 있다. 즉, 도 3 내지 도 6을 참조하여 설명한 다양한 방법들에서 산소 함유 가스를 사용하지 않거나(즉, 산소 함유 가스의 유량을 0 sccm으로 하거나), 초기 물질막(100b, 100c)에서 산소를 배제시키면, 도 2의 반도체막(100')을 형성할 수 있다. 이에 대해 보다 구체적으로 설명하면 다음과 같다.
도 3을 참조하여 설명한 반도체막(100A)의 형성방법에서 반응 가스(G1)의 산소 함유 가스를 배제하면, 기본적으로, 아연, 불소 및 질소를 포함하는 반도체막을 얻을 수 있다. 이는 도 7에 도시된 바와 같다. 도 7에서 G1'는 산소 함유 가스가 배제된 반응 가스를 나타내고, 100A'는 반도체막을 나타낸다. 반도체막(100A')은 도 2의 반도체막(100')과 동일하거나 유사할 수 있다.
도 4a 내지 도 4c 및 도 5a 내지 도 5c를 참조하여 설명한 반도체막(100B, 100C)의 형성방법에서 제1 물질막(100b, 100c)에서 산소를 배제하면, 도 2와 같은 반도체막(100')을 형성할 수 있다. 이는 도 8a 내지 도 8c 및 도 9a 내지 도 9c에 도시된 바와 같다. 도 8a 내지 도 8c 및 도 9a 내지 도 9c에서 제1 물질막(100b', 100c')은 아연 및 질소를 포함하는 물질막일 수 있고, 반도체막(100B', 100C')은 아연, 질소 및 불소를 포함하는 물질막일 수 있다. 반도체막(100B', 100C')의 적어도 일부는 도 2의 반도체막(100')과 동일하거나 유사할 수 있다.
도 6을 참조하여 설명한 반도체막(100D)의 형성방법에서 반응 가스(G2)의 산소 함유 가스를 배제하면, 기본적으로, 아연, 불소 및 질소를 포함하는 반도체막을 얻을 수 있다. 이는 도 10에 도시된 바와 같다. 도 10에서 G2'는 산소 함유 가스가 배제된 반응 가스를 나타내고, 100D'는 반도체막을 나타낸다. 반도체막(100D')은 도 2의 반도체막(100')과 동일하거나 유사할 수 있다.
또한, 앞서 언급한 용액 공정(solution process)을 이용해서 도 2의 반도체막(100')을 형성할 수도 있다. 즉, 전술한 용액 공정에서 반도체막 내에 산소를 도입하지 않으면, 도 2와 같은 반도체막(100')을 얻을 수 있다.
도 11은 본 발명의 일 실시예에 따른 것으로, 반도체막을 포함하는 트랜지스터를 보여주는 단면도이다. 본 실시예의 트랜지스터는 게이트전극(G10)이 채널층(C10) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 11을 참조하면, 기판(SUB10) 상에 게이트전극(G10)이 구비될 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트전극(G10)은 일반적인 전극 물질(금속, 합금, 도전성 금속산화물, 도전성 금속질화물 등)로 형성될 수 있다. 게이트전극(G10)은 단층 구조 또는 다층 구조를 가질 수 있다. 기판(SUB10) 상에 게이트전극(G10)을 덮는 게이트절연층(GI10)이 구비될 수 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 산질화물층이나 실리콘 질화물층을 포함할 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층을 포함할 수도 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다. 구체적인 예로, 게이트절연층(GI10)은 실리콘 질화물층과 실리콘 산화물층의 적층 구조를 가질 수 있다. 이 경우, 게이트전극(G10) 상에 상기 실리콘 질화물층과 상기 실리콘 산화물층이 순차로 구비될 수 있다.
게이트절연층(GI10) 상에 채널층(C10)이 구비될 수 있다. 채널층(C10)은 게이트전극(G10) 위쪽에 게이트전극(G10)과 대향하도록 구비될 수 있다. 채널층(C10)의 X축 방향 폭은 게이트전극(G10)의 X축 방향 폭보다 클 수 있다. 그러나 경우에 따라서는, 채널층(C10)의 폭이 게이트전극(G10)의 폭과 유사하거나 그보다 작을 수도 있다. 채널층(C10)의 물질은 도 1의 반도체막(100)과 동일하거나 도 2의 반도체막(100')과 동일할 수 있다. 즉, 채널층(C10)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체로 구성되거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체로 구성될 수 있다. 다시 말해, 채널층(C10)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다. 채널층(C10)의 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체막(100, 100')에 대해 설명한 바와 동일하거나 유사할 수 있다. 채널층(C10)은 도 3 내지 도 10 등을 참조하여 설명한 다양한 방법 중 어느 한 방법을 이용해서 형성할 수 있다. 채널층(C10)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있다. 그러나 채널층(C10)의 두께 범위는 달라질 수 있다.
채널층(C10) 상에 식각정지층(etch stop layer)(ES10)이 구비될 수 있다. 식각정지층(ES10)의 X축 방향 폭은 채널층(C10)보다 작을 수 있다. 채널층(C10)의 양단은 식각정지층(ES10)으로 커버되지 않을 수 있다. 식각정지층(ES10)은, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 유기절연물 등을 포함할 수 있다.
게이트절연층(GI10) 상에 채널층(C10)의 제1 및 제2 영역(예컨대, 양단)에 각각 접촉되는 소오스전극(S10) 및 드레인전극(D10)이 구비될 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 단층 구조 또는 다층 구조를 가질 수 있다. 소오스전극(S10) 및 드레인전극(D10)의 물질은 게이트전극(G10)의 물질과 동일하거나 유사할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트전극(G10)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오소전극(S10)은 채널층(C10)의 제1 영역(예컨대, 일단)과 콘택되면서 식각정지층(ES10)의 일단 위로 연장된 구조를 가질 수 있고, 드레인전극(D10)은 채널층(C10)의 제2 영역(예컨대, 타단)과 콘택되면서 식각정지층(ES10)의 타단 위로 연장된 구조를 가질 수 있다. 식각정지층(ES10)은 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(C10)이 손상되는 것을 방지하는 역할을 할 수 있다.
게이트절연층(GI10) 상에 식각정지층(ES10), 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(passivation layer)(P10)이 구비될 수 있다. 보호층(P10)은 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 예컨대, 보호층(P10)은 실리콘 산화물 또는 실리콘 질화물로 구성된 단층 구조를 갖거나, 실리콘 산화물층과 그 위에 구비된 실리콘 질화물층을 포함하는 다층 구조를 가질 수 있다. 또한, 보호층(P10)은 삼중층 이상의 다층 구조를 가질 수도 있다. 이 경우, 보호층(P10)은 순차로 적층된 실리콘 산화물층, 실리콘 산질화물층 및 실리콘 질화물층을 포함할 수 있다. 게이트전극(G10), 게이트절연층(GI10), 소오스전극(S10), 드레인전극(D10) 및 보호층(P10)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm, 10∼200nm 및 50∼1200nm 정도일 수 있다. 그러나 이 두께 범위는, 경우에 따라, 달라질 수 있다.
식각정지층(ES10)의 사용 여부는 채널층(C10)의 물질과 소오스전극(S10) 및 드레인전극(D10)의 물질에 따라 결정될 수 있다. 또는, 식각정지층(ES10)의 사용 여부는 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정에 따라 결정될 수 있다. 따라서, 경우에 따라서는, 도 11의 구조에서 식각정지층(ES10)을 제외시킬 수도 있다. 그 일례가 도 12에 도시되어 있다.
도 12를 참조하면, 채널층(C10)의 제1 영역(예컨대, 일단)에 접촉된 소오스전극(S10')이 구비될 수 있고, 채널층(C10)의 제2 영역(예컨대, 타단)에 접촉된 드레인전극(D10')이 구비될 수 있다. 소오스전극(S10')은 상기 제1 영역에 인접한 게이트절연층(GI10) 부분으로 연장될 수 있고, 이와 유사하게, 드레인전극(D10')은 상기 제2 영역에 인접한 게이트절연층(GI10) 부분으로 연장될 수 있다. 식각정지층(도 11의 ES10)을 사용하지 않는 것과 소오스전극(S10') 및 드레인전극(D10')의 형태가 다소 변형된 것을 제외하면, 도 12의 트랜지스터는 도 11의 트랜지스터와 유사하거나 동일할 수 있다. 도 12의 트랜지스터에서는 채널층(C10)의 백 채널(back channel) 영역이 식각 공정에 노출될 수 있다. 이런 관점에서, 도 12의 트랜지스터는 백 채널 에치(back channel etch) 구조 또는 에치-백(etch-back) 구조라고 할 수 있다.
도 11 및 도 12와 같은 실시예에 따른 트랜지스터의 전계 효과 이동도(field effect mobility)는, 예컨대, 약 10 ㎠/Vs 이상 또는 약 20 ㎠/Vs 이상 또는 약 30 ㎠/Vs 이상일 수 있다. 상기 전계 효과 이동도는, 예컨대, 약 110 ㎠/Vs 이상까지 증가할 수 있다. 한편, 상기 트랜지스터의 서브문턱 스윙(subthreshold swing)(S.S.) 값은, 예컨대, 약 0.95 V/dec 이하 또는 약 0.75 V/dec 이하일 수 있다. 상기 서브문턱 스윙(subthreshold swing)(S.S.) 값은 약 0.4 V/dec 이하로 낮아질 수 있다. 이러한 전계 효과 이동도(field effect mobility) 및 서브문턱 스윙(subthreshold swing)(S.S.) 수치(범위)와 관련해서, 본 발명의 실시예에 따른 트랜지스터는 우수한 스위칭 특성 및 고이동도 특성을 가질 수 있다. 이는 추후에 설명한 다른 실시예들에 따른 트랜지스터에서도 마찬가지이다.
도 13은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예에 따른 트랜지스터는 게이트전극(G20)이 채널영역(C20) 위에 구비되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 13을 참조하면, 기판(SUB20) 상에 활성층(A20)이 구비될 수 있다. 기판(SUB20)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 활성층(A20)은 반도체로 형성된 층일 수 있다. 활성층(A20)은 도 1 및 도 2를 참조하여 설명한 반도체막(100, 100')으로 형성된 층일 수 있다. 따라서, 활성층(A20)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체로 형성되거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체로 형성될 수 있다. 다시 말해, 활성층(A20)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하는 반도체로 형성되거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하는 반도체로 형성될 수 있다. 활성층(A20)은 그 중앙부 혹은 그 부근에 채널영역(C20)을 가질 수 있다. 채널영역(C20)의 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체막(100, 100')에 대하여 설명한 바와 동일하거나 유사할 수 있다.
활성층(A20)의 채널영역(C20) 상에 게이트절연층(GI20)과 게이트전극(G20)이 순차로 적층된 적층구조물(SS20)이 구비될 수 있다. 적층구조물(SS20) 양측의 활성층(A20) 내에 소오스영역(S20) 및 드레인영역(D20)이 구비될 수 있다. 소오스영역(S20) 및 드레인영역(D20)은 채널영역(C20)보다 높은 전기전도도를 가질 수 있다. 소오스영역(S20) 및 드레인영역(D20)은 도전성 영역일 수 있다. 소오스영역(S20) 및 드레인영역(D20)은 플라즈마 처리된 영역일 수 있다. 예컨대, 소오스영역(S20) 및 드레인영역(D20)은 수소(H)를 포함하는 플라즈마로 처리된 영역일 수 있다. 적층구조물(SS20) 양측의 활성층(A20)을 수소(H)를 포함하는 가스의 플라즈마로 처리하면, 도전성을 갖게 되어 소오스영역(S20) 및 드레인영역(D20)이 될 수 있다. 이때, 상기 수소(H)를 포함하는 가스는 NH3, H2, SiH4 등일 수 있다. 상기 수소(H)를 포함하는 가스의 플라즈마로 활성층(A20)의 양단부를 처리하면, 수소가 활성층(A20) 내에 들어가 캐리어(carrier)로 작용할 수 있다. 또한, 수소의 플라즈마는 활성층(A20)의 음이온(anion)(산소 등)을 제거하는 역할을 할 수 있고, 그 결과, 플라즈마 처리 영역의 전기전도도가 높아질 수 있다. 이와 관련해서, 소오스영역(S20) 및 드레인영역(D20)은 음이온(산소 등)의 농도가 상대적으로 낮은 영역을 포함할 수 있다. 다시 말해, 소오스영역(S20) 및 드레인영역(D20)은 양이온(cation)의 농도가 상대적으로 높은 영역, 예컨대, 아연-리치(Zn-rich) 영역을 포함할 수 있다.
기판(SUB20) 상에 게이트전극(G20), 소오스영역(S20) 및 드레인영역(D20)을 덮는 층간절연층(ILD20)이 구비될 수 있다. 층간절연층(ILD20) 상에 소오스영역(S20) 및 드레인영역(D20)과 전기적으로 연결된 제1 및 제2 전극(E21, E22)이 구비될 수 있다. 소오스영역(S20)과 제1 전극(E21)은 제1 도전성플러그(PG21)에 의해, 드레인영역(D20)과 제2 전극(E22)은 제2 도전성플러그(PG22)에 의해 연결될 수 있다. 제1 및 제2 전극(E21, E22)은 각각 소오스전극 및 드레인전극이라 할 수 있다. 혹은, 소오스영역(S20) 및 드레인영역(D20) 자체를 소오스전극 및 드레인전극이라 할 수도 있다. 층간절연층(ILD20) 상에 제1 및 제2 전극(E21, E22)을 덮는 보호층(passivation layer)(미도시)이 더 구비될 수 있다.
본 실시예에 따른 트랜지스터는 게이트전극(G20)의 위치에 의해 그 양측의 소오스/드레인영역(S20, D20)의 위치가 자동적으로 결정되는 자기 정렬(self-aligned) 탑(top) 게이트 구조를 가질 수 있다. 이때, 소오스영역(S20) 및 드레인영역(D20)은 게이트전극(G20)과 오버랩(overlap)되지 않을 수 있다. 이러한 구조는 소자(트랜지스터)의 스케일 다운(scale down) 및 동작 속도 개선에 유리할 수 있다. 특히, 기생 캐패시턴스(parasitic capacitance)를 줄일 수 있기 때문에, RC(resistance-capacitance) 지연(delay) 현상을 억제할 수 있고, 결과적으로, 동작 속도가 개선될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 도 14는 도 13에서 변형된 것으로, 적층구조물(SS20)의 양측벽에 절연스페이서(SP20)가 구비되고, 변형된 소오스영역(S20') 및 드레인영역(D20')을 갖는다는 점에서 도 13의 구조와 차이가 있다.
도 14를 참조하면, 적층구조물(SS20)의 양측벽에 절연스페이서(SP20)가 구비될 수 있다. 적층구조물(SS20) 양측의 활성층(A20) 내에 소오스영역(S20') 및 드레인영역(D20')이 구비되어 있다. 소오스영역(S20') 및 드레인영역(D20') 각각은 전기전도도가 다른 두 개의 영역(이하, 제1 및 제2 도전영역)(d1, d2)을 포함할 수 있고, 이들 중 제1 도전영역(d1)이 채널영역(C20)에 인접하게, 즉, 절연스페이서(SP20) 아래에 구비될 수 있다. 제1 도전영역(d1)의 전기전도도는 제2 도전영역(d2)의 전기전도도보다 낮을 수 있다. 이러한 제1 도전영역(d1)은 LDD(lightly doped drain) 영역과 유사한 영역일 수 있다. 소오스영역(S20') 및 드레인영역(D20')은 플라즈마 처리된 영역일 수 있다. 제1 도전영역(d1)의 플라즈마 처리 시간 또는 횟수는 제2 도전영역(d2)의 플라즈마 처리 시간 또는 횟수보다 짧거나 적을 수 있다. 도 14에서 절연스페이서(SP20)는 서로 다른 제1 및 제2 도전영역(d1, d2)을 형성하기 위해 마련된 것일 수 있다. 보다 구체적으로 설명하면, 적층구조물(SS20)을 형성한 후, 적층구조물(SS20) 양측의 활성층(A20)을 1차로 플라즈마 처리하고, 적층구조물(SS20) 양측벽에 절연스페이서(SP20)를 형성한 후, 적층구조물(SS20)과 절연스페이서(SP20) 양측의 활성층(A20)을 2차로 플라즈마 처리하면, 서로 다른 제1 및 제2 도전영역(d1, d2)을 형성할 수 있다. 다시 말해, 절연스페이스(SP20)는 활성층(A20) 내에 LDD 구조를 형성하는데 이용될 수 있다. 또한, 절연스페이스(SP20)는 게이트전극(G20)의 측벽을 보호하는 역할을 할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예는 탑(top) 게이트 박막 트랜지스터의 다른 예를 보여준다.
도 15를 참조하면, 기판(SUB30) 상에 서로 이격된 소오스전극(S30) 및 드레인전극(D30)이 구비될 수 있다. 소오스전극(S30)과 드레인전극(D30) 사이의 기판(SUB30) 상에 두 전극(S30, D30)에 접촉된 채널층(C30)이 구비될 수 있다. 채널층(C30)의 물질은 도 1의 반도체막(100)과 동일하거나 도 2의 반도체막(100')과 동일할 수 있다. 즉, 채널층(C30)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체로 구성되거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체로 구성될 수 있다. 다시 말해, 채널층(C30)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다. 채널층(C30)의 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체막(100, 100')에 대해 설명한 바와 동일하거나 유사할 수 있다. 채널층(C30)은 도 3 내지 도 10 등을 참조하여 설명한 다양한 방법 중 어느 한 방법을 이용해서 형성할 수 있다. 채널층(C30)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있다. 그러나 채널층(C30)의 두께 범위는 달라질 수 있다.
기판(SUB30) 상에 채널층(C30), 소오스전극(S30) 및 드레인전극(D30)을 덮는 게이트절연층(GI30)이 구비될 수 있다. 게이트절연층(GI30) 상에 게이트전극(G30)이 구비될 수 있다. 게이트전극(G30)은 채널층(C30) 위에 위치할 수 있다. 게이트절연층(GI30) 상에 게이트전극(G30)을 덮는 보호층(P30)이 구비될 수 있다.
도 15의 기판(SUB30), 소오스전극(S30), 드레인전극(D30), 채널층(C30), 게이트절연층(GI30), 게이트전극(G30) 및 보호층(P30) 각각의 물질 및 두께 등은 도 11의 기판(SUB10), 소오스전극(S10), 드레인전극(D10), 채널층(C10), 게이트절연층(GI10), 게이트전극(G10) 및 보호층(P10) 각각의 그것들과 동일하거나 유사할 수 있다. 도 15에서 채널층(C30)과 소오스전극(S30) 및 드레인전극(D30)의 위치 관계는 도 12와 유사하게 변화될 수 있다. 다시 말해, 도 15에서는 소오스전극(S30) 및 드레인전극(D30)이 채널층(C30)의 양단 하면에 접촉되도록 구비되지만, 채널층(C30)을 먼저 형성한 후 채널층(C30)의 양단 상면에 접촉된 소오스전극(S30) 및 드레인전극(D30)을 형성할 수도 있다. 그 밖에도 도 15의 구조는 다양하게 변형될 수 있다.
이하에서는, 본 발명의 실시예에 따른 반도체막을 포함하는 트랜지스터의 제조방법을 예시적으로 설명한다.
도 16a 내지 도 16g는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 바텀(bottom) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다.
도 16a를 참조하면, 기판(SUB10) 상에 게이트전극(G10)을 형성하고, 게이트전극(G10)을 덮는 게이트절연층(GI10)을 형성할 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트전극(G10)은 일반적인 전극 물질(금속, 합금, 도전성 금속산화물, 도전성 금속질화물 등)로 형성할 수 있다. 게이트전극(G10)은 단층 구조 또는 다층 구조를 가질 수 있다. 게이트절연층(GI10)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수도 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다. 구체적인 예로, 게이트절연층(GI10)은 실리콘 질화물층과 실리콘 산화물층의 적층 구조로 형성할 수 있다. 이 경우, 게이트전극(G10) 상에 상기 실리콘 질화물층과 상기 실리콘 산화물층을 순차로 적층하여 게이트절연층(GI10)을 형성할 수 있다.
도 16b를 참조하면, 게이트절연층(GI10) 상에 채널용 반도체층(C100)을 형성할 수 있다. 채널용 반도체층(C100)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체로 형성하거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체로 형성할 수 있다. 다시 말해, 채널용 반도체층(C100)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하는 반도체로 형성하거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하는 반도체로 형성할 수 있다. 채널용 반도체층(C100)은 도 3 내지 도 10 등을 참조하여 설명한 다양한 방법 중 어느 한 방법을 이용해서 형성할 수 있다. 채널용 반도체층(C100)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있지만, 경우에 따라, 적정 두께 범위는 달라질 수 있다.
도 16c를 참조하면, 채널용 반도체층(C100)을 어닐링(annealing)(즉, 열처리)할 수 있다. 상기 어닐링은 약 450℃ 이하의 온도, 예컨대, 150∼450℃ 정도의 온도로 수행할 수 있다. 또한, 상기 어닐링은 N2, O2 또는 공기(air) 분위기 등에서 수행할 수 있다. 이러한 어닐링을 통해서, 채널용 반도체층(C100)이 안정화될 수 있다. 또한, 상기 어닐링에 의해 채널용 반도체층(C100)의 표면부에 일종의 보호막(미도시)이 얇게 형성될 수 있다. 상기 보호막은 표면 산화막 또는 산소-리치 물질막일 수 있다. 상기 보호막은 그 아래의 반도체층(C100)보다 상대적으로 높은 밀도를 가질 수 있다. 상기 어닐링 공정이 시점은 달라질 수 있다. 예컨대, 채널용 반도체층(C100)을 패터닝한 후에(도 16d와 같이), 상기 어닐링 공정을 수행할 수도 있다. 그러나, 상기 어닐링 공정은 선택적인(optional) 것이고, 경우에 따라서는, 수행하지 않을 수도 있다.
채널용 반도체층(C100)을 패터닝하여, 도 16d에 도시된 바와 같은 채널층(C10)을 형성할 수 있다. 채널층(C10)은 게이트전극(G10) 위쪽에 구비될 수 있다. 즉, 채널층(C10)은 게이트전극(G10)에 대향하도록 배치될 수 있다. 채널층(C10)은 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체막(100, 100')에 대해 설명한 바와 동일하거나 유사할 수 있다.
도 16e를 참조하면, 채널층(C10) 상에 식각정지층(ES10)을 형성할 수 있다. 식각정지층(ES10)은 채널층(C10)의 중앙부(혹은 그와 인접한 영역) 상에 형성할 수 있다. 따라서, 식각정지층(ES10) 양측의 채널층(C10) 부분은 식각정지층(ES10)으로 커버되지 않고 노출될 수 있다. 식각정지층(ES10)은, 예컨대, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 유기절연물 등으로 형성할 수 있다.
도 16f를 참조하면, 게이트절연층(GI10) 상에 채널층(C10)의 제1 및 제2 영역(예컨대, 양단)에 각각 접촉되는 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 소오스전극(S10)은 상기 제1 영역(일단)에 접촉하면서 식각정지층(ES10)의 일단 위로 연장된 구조를 가질 수 있다. 드레인전극(D10)은 상기 제2 영역(타단)에 접촉하면서 식각정지층(ES10)의 타단 위로 연장된 구조를 가질 수 있다. 게이트절연층(GI10) 상에 채널층(C10) 및 식각정지층(ES10)을 덮는 소정의 도전막을 형성한 후, 상기 도전막을 패터닝(식각)하여, 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 이때, 식각정지층(ES10)은 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정시, 식각에 의해 채널층(C10)이 손상되는 것을 방지하는 역할을 할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트전극(G10)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오스전극(S10) 및 드레인전극(D10)은 단층 또는 다층 구조로 형성할 수 있다.
도 16g를 참조하면, 게이트절연층(GI10) 상에 식각정지층(ES10), 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(passivation layer)(P10)을 형성할 수 있다. 상기 보호층(P10)은, 예컨대, 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 또는 유기절연층으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 상기 보호층(P10)을 형성하기 전이나 후에, 소정의 어닐링 공정을 수행할 수 있다.
전술한 도 16a 내지 도 16g의 제조방법은 도 11의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 12의 트랜지스터를 제조할 수 있다. 예컨대, 도 16e의 식각정지층(ES10)을 형성하지 않고, 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 식각정지층(ES10)의 사용 여부는 채널층(C10)의 물질과 소오스전극(S10) 및 드레인전극(D10)의 물질에 따라 결정될 수 있다. 또는, 식각정지층(ES10)의 사용 여부는 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정에 따라 결정될 수 있다. 따라서, 경우에 따라, 식각정지층(ES10) 없이 후속 공정을 진행할 수 있고, 그 결과, 도 12와 같은 트랜지스터를 제조할 수 있다. 그 밖에도 도 16a 내지 도 16g의 제조방법은 다양하게 변형될 수 있다.
도 17a 내지 도 17e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 탑(top) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다.
도 17a를 참조하면, 기판(SUB20) 상에 활성층(A20)을 형성할 수 있다. 활성층(A20)은 본 발명의 실시예에 따른 반도체로 형성할 수 있다. 활성층(A20)은 도 3 내지 도 10 등을 참조하여 설명한 다양한 방법 중 어느 한 방법을 이용해서 형성할 수 있다. 따라서, 활성층(A20)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체로 구성되거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체로 구성될 수 있다. 다시 말해, 활성층(A20)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하는 반도체로 형성하거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하는 반도체로 형성할 수 있다. 활성층(A20)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있지만, 경우에 따라, 적정 두께 범위는 달라질 수 있다. 활성층(A20)은 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체막(100, 100')에 대해 설명한 바와 동일하거나 유사할 수 있다.
도 17b를 참조하면, 기판(SUB20) 상에 활성층(A20)을 덮는 절연물질층(IM20)을 형성할 수 있다. 절연물질층(IM20)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수도 있다. 절연물질층(IM20)은 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다. 구체적인 예로, 절연물질층(IM20)은 실리콘 산화물층으로 형성하거나, 실리콘 산화물층과 실리콘 질화물층이 순차로 적층된 구조로 형성할 수 있다. 이어서, 절연물질층(IM20) 상에 전극물질층(EM20)을 형성할 수 있다.
다음, 전극물질층(EM20)과 절연물질층(IM20)을 순차로 식각하여, 도 17c에 도시된 바와 같이, 활성층(A20)의 중앙부 혹은 그와 인접한 영역 상에 적층구조물(SS20)을 형성할 수 있다. 적층구조물(SS20) 아래의 활성층(A20) 영역은 채널영역(C20)일 수 있다. 도 17c에서 참조번호 GI20은 식각된 절연물질층(이하, 게이트절연층)을 나타내고, G20은 식각된 전극물질층(이하, 게이트전극)을 나타낸다.
도 17d를 참조하면, 적층구조물(SS20) 양측의 활성층(A20)을 플라즈마로 처리하여, 적층구조물(SS20) 양측의 활성층(A20)에 소오스영역(S20) 및 드레인영역(D20)을 형성할 수 있다. 상기 플라즈마는, 예컨대, 수소(H)를 포함하는 가스의 플라즈마일 수 있다. 상기 수소(H)를 포함하는 가스는 NH3, H2, SiH4 등일 수 있다. 상기 수소(H)를 포함하는 가스의 플라즈마로 활성층(A20)의 양단부를 처리하면, 수소가 활성층(A20) 내에 들어가 캐리어(carrier)로 작용할 수 있다. 또한, 수소의 플라즈마는 활성층(A20)의 음이온(anion)(산소 등)을 제거하는 역할을 할 수 있고, 그 결과, 플라즈마 처리 영역의 전기전도도가 높아질 수 있다. 이와 관련해서, 소오스영역(S20) 및 드레인영역(D20)은 음이온(산소 등)의 농도가 상대적으로 낮은 영역을 포함할 수 있다. 다시 말해, 소오스영역(S20) 및 드레인영역(D20)은 양이온(cation)의 농도가 상대적으로 높은 영역, 예컨대, 아연-리치(Zn-rich) 영역을 포함할 수 있다. 상기한 소오스영역(S20) 및 드레인영역(D20)의 형성방법은 예시적인 것이고, 다양하게 변화될 수 있다.
도 17e를 참조하면, 기판(SUB20) 상에 적층구조물(SS20), 소오스영역(S20) 및 드레인영역(D20)을 덮는 층간절연층(ILD20)을 형성할 수 있다. 층간절연층(ILD20)을 식각하여, 소오스영역(S20)과 드레인영역(D20)을 노출시키는 제1 및 제2 콘택홀(H21, H22)을 형성하고, 그 내부에 제1 도전성플러그(PG21) 및 제2 도전성플러그(PG22)를 형성할 수 있다. 다음, 층간절연층(ILD20) 상에 제1 도전성플러그(PG21)와 접촉된 제1 전극(E21) 및 제2 도전성플러그(PG22)와 접촉된 제2 전극(E22)을 형성할 수 있다. 이후, 도시하지는 않았지만, 층간절연층(ILD20) 상에 제1 및 제2 전극(E21, E22)을 덮는 보호층(passivation layer)을 더 형성할 수 있다. 상기 보호층을 형성하기 전이나 후에, 소자의 특성 향상을 위해 기판(SUB20)을 소정의 온도로 어닐링(열처리)하는 단계를 더 수행할 수 있다.
전술한 도 17a 내지 도 17e의 제조방법은 도 13의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 14의 트랜지스터를 제조할 수 있다. 예컨대, 도 17d의 단계에서 적층구조물(SS20) 양측의 활성층(A20)을 1차로 플라즈마 처리한 후, 적층구조물(SS20) 양측벽에 절연스페이서를 형성하고, 적층구조물(SS20)과 상기 절연스페이서 양측의 활성층(A20) 영역을 2차로 플라즈마 처리하면, 도 14에 도시된 바와 같은 소오스/드레인영역(S20', D20')을 형성할 수 있다. 이후, 후속 공정을 진행하여 도 14와 같은 구조의 트랜지스터를 제조할 수 있다. 그 밖에도 도 17a 내지 도 17e의 제조방법은 다양하게 변형될 수 있다.
도 18a 내지 도 18c는 비교예들에 따른 반도체막(ZnON)을 채널층으로 적용한 박막 트랜지스터(thin film transistor)(TFT)의 트랜스퍼(transfer) 특성을 보여주는 그래프이다. 트랜스퍼(transfer) 특성은 게이트전압(VGS)에 대한 드레인전류(IDS)의 변화에 대응된다. 상기 비교예들에 따른 반도체막(ZnON)은 도 3을 참조하여 설명한 스퍼터링 방법으로 형성하되, 불소(F) 함유 가스를 사용하지 않고, 산소(O2) 가스와 질소(N2) 가스의 유량비를 변화시키면서 형성하였다. 도 18a의 박막 트랜지스터(비교예1)의 반도체막(ZnON) 형성시, O2/N2 가스의 유량비는 1/100 sccm 이었고, 도 18b의 박막 트랜지스터(비교예2)의 반도체막(ZnON) 형성시, O2/N2 가스의 유량비는 2/100 sccm 이었으며, 도 18c의 박막 트랜지스터(비교예3)의 반도체막(ZnON) 형성시, O2/N2 가스의 유량비는 4/100 sccm 이었다. 따라서, 비교예1에서 비교예3으로 갈수록 반도체막(ZnON)에서 질소(N)에 대한 산소(O)의 함유비가 증가한다. 상기 비교예들에 따른 반도체막(ZnON)의 형성시, Zn 타겟에 대한 스퍼터 파워는 300 W 이었고, 반응 챔버의 압력은 0.4 Pa 이었다.
도 19a 및 도 19b는 본 발명의 실시예들 따른 반도체막(ZnFON)을 채널층으로 적용한 박막 트랜지스터(TFT)의 트랜스퍼(transfer) 특성을 보여주는 그래프이다. 상기 실시예들에 따른 반도체막(ZnFON)은 도 3을 참조하여 설명한 스퍼터링 방법으로 형성하되, 불소(F2) 가스와 산소(O2) 가스 및 질소(N2) 가스의 유량비를 변화시키면서 형성하였다. 도 19a의 박막 트랜지스터(실시예1)의 반도체막(ZnFON) 형성시, F2/O2/N2 가스의 유량비는 1/1/100 sccm 이었고, 도 19b의 박막 트랜지스터(실시예2)의 반도체막(ZnFON) 형성시, F2/O2/N2 가스의 유량비는 2/1/100 sccm 이었다. 따라서, 실시예2의 반도체막(ZnFON)의 불소(F) 함유량은 실시예1의 그것보다 높다. 실시예1의 반도체막(ZnFON)의 아연(Zn), 산소(O), 질소(N), 불소(F)의 총 함유량에 대한 불소(F)의 함유 비율은 약 3 at% 이었고, 실시예2의 반도체막(ZnFON)의 아연(Zn), 산소(O), 질소(N), 불소(F)의 총 함유량에 대한 불소(F)의 함유 비율은 약 5 at% 이었다. 상기 실시예들에 따른 반도체막(ZnFON)의 형성시, Zn 타겟에 대한 스퍼터 파워는 300 W 이었고, 반응 챔버의 압력은 0.4 Pa 이었다. 이러한 스퍼터 파워 및 압력 조건은 비교예1 내지 비교예3의 조건과 동일하다.
도 18a 내지 도 18c 및 도 19a 및 도 19b로부터 박막 트랜지스터들의 전계 효과 이동도(field effect mobility)(㎠/Vs) 및 서브문턱 스윙(subthreshold swing)(S.S.)(V/dec) 값을 정리하면, 아래의 표 1과 같다.
구분 전계 효과 이동도(μ) [㎠/Vs] 서브문턱 스윙(S.S.) [V/dec]
비교예1 (도 18a) 93.2±2.8 0.90±0.04
비교예2 (도 18b) 60.6±4.4 1.23±0.02
비교예3 (도 18c) 17.9±0.5 1.58±0.05
실시예1 (도 19a) 87.1±2.6 0.58±0.06
실시예2 (도 19b) 81.3±1.0 0.53±0.01
표 1을 참조하면, 실시예1 및 실시예2에 따른 박막 트랜지스터는 80 ㎠/Vs 보다 큰 전계 효과 이동도를 가지고, 0.6 V/dec 보다 작은 서브문턱 스윙(S.S.) 값을 갖는 것을 알 수 있다. 전계 효과 이동도는 클수록, 서브문턱 스윙(S.S.) 값은 작을수록 박막 트랜지스터의 성능(온/오프 스위칭 특성 등)이 우수할 수 있다는 것을 고려하면, 상기 실시예들에 따른 박막 트랜지스터는 우수한 성능을 갖는 것을 알 수 있다. 박막 트랜지스터의 이동도, 즉, 전계 효과 이동도의 경우, 약 10 ㎠/Vs 이상(또는, 약 20 ㎠/Vs 이상)일 때, 고속 구동 및 고해상도 표시장치(디스플레이)로의 응용이 적합하다는 점을 고려하면, 본 발명의 실시예에 따른 박막 트랜지스터는 고속/고성능 전자장치(표시장치)에 용이하게 적용될 수 있다.
한편, 비교예1에 따른 박막 트랜지스터(도 18a)의 경우, 전계 효과 이동도는 비교적 높지만, 서브문턱 스윙(S.S.) 값이 높은 단점이 있다. 서브문턱 스윙(S.S.) 값이 높다는 것은 온/오프(ON/OFF) 스위칭 특성이 좋지 않다는 것을 의미한다. 또한, 도 18a에서 도 18c로 갈수록, 즉, 채널층(ZnON층)에서 질소(N)에 대한 산소(O)의 함유량이 증가할수록, 박막 트랜지스터의 이동도는 크게 낮아지고, 서브문턱 스윙(S.S.) 값은 더욱 증가하는 것을 알 수 있다. 따라서, 비교예들에 따른 반도체막(ZnON)으로는 고이동도 특성 및 우수한 온/오프(ON/OFF) 스위칭 특성을 모두 확보하기가 어려울 수 있다.
다시, 도 19a 및 도 19b를 참조하면, 온(ON) 전류는 약 10-3 A 정도이고, 오프(OFF) 전류는 10-10 A 이하이며, 온/오프(ON/OFF) 전류비는 107 이상으로 높은 것을 알 수 있다. 이를 통해, 본 발명의 실시예에 따른 박막 트랜지스터는 낮은 오프(OFF) 전류와 높은 온/오프(ON/OFF) 전류비를 나타내며, 트랜지스터로서 우수한 특성을 갖는 것을 알 수 있다. 특히, 반도체막(채널층)의 불소(F)의 조성비가 증가할수록, 온/오프(ON/OFF) 상태 사이의 기울기가 점차 증가하는 것을 알 수 있다. 이는 반도체막(채널층)의 불소(F) 함유량이 증가할수록, 서브문턱 스윙(S.S.) 값이 작아지고, 온/오프(ON/OFF) 스위칭 특성이 개선된다는 것을 의미한다. 반도체막의 불소(F) 함유비가 증가하는 경우, 반도체막의 캐리어 농도가 적절히 제어될 수 있고, 동시에 트랜스퍼 커브(transfer curve)의 서브문턱 스윙(S.S.) 값이 감소할 수 있다. 반도체막의 불소(F) 함유비가 증가하면, 상기 반도체막에서 질소 공공(N vacancy)의 농도가 감소할 수 있고, 이와 관련해서, 서브문턱 스윙(S.S.) 값이 감소할 수 있다.
본 발명의 실시예에 따른 트랜지스터는 유기발광표시장치, 액정표시장치 등과 같은 표시장치(디스플레이)에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 고이동도를 가지면서 낮은 스윙(swing) 값, 낮은 오프 커런트(OFF current) 레벨 및 우수한 스위칭 특성(ON/OFF 특성)을 갖기 때문에, 이를 표시장치에 적용하면, 표시장치의 성능을 향상시킬 수 있다. 따라서, 본 발명의 실시예에 따른 트랜지스터는 차세대 고성능/고해상도/대면적 표시장치(디스플레이)의 구현에 유리하게 적용될 수 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다. 예컨대, 본 발명의 실시예에 따른 트랜지스터는 메모리소자의 주변회로를 구성하는 트랜지스터 또는 선택 트랜지스터로 적용될 수 있다.
도 20은 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자의 일례를 보여주는 단면도이다. 본 실시예의 전자소자는 표시장치(디스플레이)이다.
도 20을 참조하면, 제1 기판(1000)과 제2 기판(2000) 사이에 소정의 중간요소층(intermediate element layer)(1500)이 구비될 수 있다. 제1 기판(1000)은 본 발명의 실시예에 따른 트랜지스터, 예컨대, 도 11 내지 도 15를 참조하여 설명한 트랜지스터 중 적어도 하나를 스위칭소자 또는 구동소자로 포함하는 어레이 기판(array substrate)일 수 있다. 제2 기판(2000)은 제1 기판(1000)에 대향하는 기판일 수 있다. 중간요소층(1500)의 구성은 표시장치의 종류에 따라 달라질 수 있다. 본 실시예의 표시장치가 유기발광표시장치인 경우, 중간요소층(1500)은 "유기 발광층"을 포함할 수 있다. 한편, 본 실시예의 표시장치가 액정표시장치인 경우, 중간요소층(1500)은 "액정층(liquid crystal layer)"을 포함할 수 있다. 또한, 액정표시장치의 경우, 제1 기판(1000) 아래에 백라이트 유닛(back light unit)(미도시)이 더 구비될 수 있다. 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자의 구성은 도 20의 구조에 한정되지 않고, 다양하게 변형될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 11 내지 도 15의 트랜지스터의 구성요소 및 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층은 다층 구조로 형성될 수 있고, 이 경우, 채널층을 구성하는 복수의 층 중 적어도 하나가 전술한 도 1 또는 도 2의 반도체막(100, 100')으로 형성될 수 있다. 또한 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수도 있다. 그리고 도 16a 내지 도 16g 및 도 17a 내지 도 17e의 제조방법도 다양하게 변화될 수 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 도 20과 같은 표시장치 이외에 다양한 전자소자에 여러 가지 용도로 적용될 수 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
10 : 기판 100, 100' : 반도체막
100A∼100D : 반도체막 100A'∼100D' : 반도체막
200 : Zn 타겟 500, 600 : 반응 챔버
1000 : 제1 기판 1500 : 중간요소층
2000 : 제2 기판 A20 : 활성층
C10 : 채널층 C20 : 채널영역
D10, D10' : 드레인전극 D20, D20' : 드레인영역
E21, E22 : 전극 ES10 : 식각정지층
G1, G1', G2, G2' : 반응 가스 G10, G20 : 게이트전극
GI10, GI20 : 게이트절연층 H21, H22 : 콘택홀
ILD20 : 층간절연층 P10 : 보호층
PG21, PG22 : 도전성플러그 S10, S10' : 소오스전극
S20, S20' : 소오스영역 SUB10, SUB20 : 기판

Claims (22)

  1. 반응성 스퍼터링(reactive sputtering) 법으로 반도체막을 형성하는 막 형성방법에 있어서,
    아연(zinc) 타겟을 사용하고, 질소(nitrogen), 불소(fluorine) 및 산소를 포함하는 반응 가스를 사용하여, 아연, 질소, 불소 및 산소를 포함하는 아연플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하는 반도체막을 형성하고,
    질소 및 불소의 총 함유량에 대한 불소의 함유 비율이 3 at% to 45 at%이고, 질소 및 불소의 총 함유량에 대한 질소의 함유 비율이 55 at% 이상을 포함하는 막 형성방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반응 가스는 불소 함유 가스를 포함하고, 상기 불소 함유 가스는 F2, NF3, SF6 및 CF4 중 적어도 하나를 포함하는 막 형성방법.
  5. 제 1 항에 있어서,
    상기 반응 가스는 질소 함유 가스를 포함하고, 상기 질소 함유 가스는 N2, N2O 및 NH3 중 적어도 하나를 포함하는 막 형성방법.
  6. 제 1 항에 있어서,
    상기 반응 가스는 산소 함유 가스를 포함하고, 상기 산소 함유 가스는 O2, H2O 및 N2O 중 적어도 하나를 포함하는 막 형성방법.
  7. 제 1 항에 있어서,
    상기 반도체막은 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 갖는 막 형성방법.
  8. 반도체를 포함하는 채널층, 상기 채널층과 이격된 게이트전극, 상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인을 포함하는 트랜지스터의 제조방법에 있어서,
    상기 채널층을 형성하는 단계는 청구항 1, 청구항 4항 내지 7 중 한 항에 기재된 막 형성방법으로 반도체막을 형성하는 단계를 포함하는 트랜지스터의 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104167449B (zh) * 2014-08-05 2017-09-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN104916546B (zh) * 2015-05-12 2018-03-09 京东方科技集团股份有限公司 阵列基板的制作方法及阵列基板和显示装置
KR20200121941A (ko) 2019-04-16 2020-10-27 삼성디스플레이 주식회사 표시 패널 및 표시 패널의 제조 방법
JP2022077413A (ja) * 2020-11-11 2022-05-23 武漢天馬微電子有限公司 酸化物半導体薄膜トランジスタ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013082954A (ja) * 2011-10-06 2013-05-09 National Central Univ 純金属ターゲットで反応性スパッタリング方法を用いて作製されたフッ化物及びフッ素をドープした酸化物薄膜

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4376688A (en) * 1981-04-03 1983-03-15 Xerox Corporation Method for producing semiconductor films
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7927713B2 (en) * 2007-04-27 2011-04-19 Applied Materials, Inc. Thin film semiconductor material produced through reactive sputtering of zinc target using nitrogen gases
US7994508B2 (en) 2007-08-02 2011-08-09 Applied Materials, Inc. Thin film transistors using thin film semiconductor materials
KR100968137B1 (ko) 2008-07-09 2010-07-06 안태웅 시큐리티 시스템 및 방법
KR101096079B1 (ko) 2009-09-04 2011-12-20 한국화학연구원 불소 도핑을 통한 용액 공정용 산화물 반도체 기반 박막 트랜지스터의 전기적 물성 제어 방법
FR2951581B1 (fr) * 2009-10-19 2011-12-16 Ecole Polytech Procede de fabrication d'un film multicouche comprenant au moins une couche ultra mince de silicium cristallin et dispositifs obtenus par ce procede
KR101701208B1 (ko) 2010-01-15 2017-02-02 삼성디스플레이 주식회사 표시 기판
KR101713994B1 (ko) * 2010-12-29 2017-03-09 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US20140014943A1 (en) * 2012-07-16 2014-01-16 National Chung Cheng University Amorphous phase yttrium-doped indium zinc oxide thin film transistors and method for making same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013082954A (ja) * 2011-10-06 2013-05-09 National Central Univ 純金属ターゲットで反応性スパッタリング方法を用いて作製されたフッ化物及びフッ素をドープした酸化物薄膜

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