KR101523125B1 - 비정질 산화물 박막의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법 - Google Patents
비정질 산화물 박막의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법 Download PDFInfo
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Abstract
열처리 공정시의 온도 불균일에 의한 특성 편차를 억제하고, 또한, 고저항률로 제어할 수 있게 한다. 비정질 산화물 박막의 제조 방법은, In, Ga 및 Zn 을 함유하고, In 및 Ga 의 합계에 대한 Ga 의 몰 비율이 0.50 ＜ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 기판 상에 성막하는 성막 공정과, 비정질 산화물 박막의 Ga 의 몰 비율이 0.50 ＜ Ga/(In ＋ Ga) ＜ 0.75 의 관계를 만족하는 경우에는, 성막 공정 후에 100 ℃ 이상 150 ℃ 이하 또는 350 ℃ 이상 600 ℃ 이하의 온도에서 비정질 산화물 박막을 열처리하고, 비정질 산화물 박막의 Ga 의 몰 비율이 0.75 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 경우에는, 성막 공정 후에 100 ℃ 이상 200 ℃ 이하 또는 350 ℃ 이상 600 ℃ 이하의 온도에서 비정질 산화물 박막을 열처리하는 열처리 공정을 갖는다.
Description
본 발명은 비정질 산화물 박막의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.
최근, In, Ga 및 Zn 을 함유하는 산화물 박막 (이하, IGZO 라고 한다) 이 투명할 뿐만 아니라, 스퍼터링에 의해 실온에서 비정질 IGZO 가 성막할 수 있다는 등의 이유에 의해, 당해 비정질 IGZO 를 활성층이나 게이트 절연막 등에 사용한 전계 효과형 트랜지스터의 개발이 진행되고 있다.
이와 같은 비정질 IGZO 를 포함하는 전계 효과형 트랜지스터는, 유기 EL 이나 액정 디스플레이 등의 FPD (Flat－㎩nel display) 를 구동하는 소자로서의 응용을 주로 고려할 수 있는데, 전계 효과형 트랜지스터의 특성 편차, 장기 신뢰성 및 캐리어·저항률의 제어 등의 면에서, 비정질 IGZO 형성 후에 열처리하는 공정을 거치는 것이 필요하다고 생각할 수 있다.
예를 들어, 특허문헌 1 에서는, InMO3(ZnO)m (M ： In, Fe, Ga 또는 Al 원자이고, m 이 1 이상 50 미만인 정수) 을 함유하는 활성층을 구비한 전계 효과형 트랜지스터를 산화성 가스 중에서 200 ℃ 이상 600 ℃ 이하에서 열처리하는 전계 효과형 트랜지스터의 제조 방법이 보고되어 있다.
또, 특허문헌 2 에서는, 비정질 IGZO 를 함유하는 활성층 형성 후에 산소를 함유하는 분위기하에서 250 ℃ 이상 450 ℃ 이하에서 열처리하는 전계 효과형 트랜지스터의 제조 방법이 보고되어 있다.
그러나, 특허문헌 1 및 특허문헌 2 에서는, 열처리에 의한 신뢰성 향상이 기재되어 있지만, 열처리에 의한 비정질 IGZO 의 저항률 제어에 과제가 남는다. 구체적으로는, 본 발명자들이 대기 중에서 IGZO 막의 열처리를 실시한 바, 조성비에 따라 상이한데, 예를 들어 비정질 IGZO 중의 Ga 의 몰비 (Ga/(In ＋ Ga)) 가 0.9 인 경우, 100 ℃ 에서 400 ℃ 까지의 열처리 온도에 걸쳐 크게 저항률의 증감이 보였다. 그 때문에, 이들의 열처리 온도 조건에서는 열처리 공정시의 온도 불균일에 의해 비정질 IGZO 의 저항률이나 캐리어 농도 등의 특성에 편차가 생기고, 예를 들어 면내 편차 등에 의해 특성 불량이 생길 우려가 있다.
반대로, 열처리 온도를 400 ℃ 이상으로 하여 특성 편차를 억제하고자 하면, 예를 들어 10-6Ω·㎝, 특히 10-7Ω·㎝ 이상의 고저항률의 비정질 IGZO 를 얻을 수 없다. 또, 설령 열처리 온도를 400 ℃ 이상으로 해도, 충분히 특성 편차를 억제할 수 없다.
본 발명은 열처리 공정시의 온도 불균일에 의한 저항률 등의 특성 편차를 억제하고, 또한, 고저항률로 제어할 수 있는 비정질 산화물 박막의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 상기 과제는 하기의 수단에 의해 해결되었다.
＜1＞ In, Ga 및 Zn 을 함유하고, 상기 In 및 상기 Ga 의 합계에 대한 상기 Ga 의 몰 비율이 0.50 ＜ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 기판 상에 성막하는 성막 공정과, 상기 비정질 산화물 박막의 상기 Ga 의 몰 비율이 0.50 ＜ Ga/(In ＋ Ga) ＜ 0.75 의 관계를 만족하는 경우에는, 상기 성막 공정 후에 100 ℃ 이상 150 ℃ 이하 또는 350 ℃ 이상 600 ℃ 이하의 온도에서 상기 비정질 산화물 박막을 열처리하고, 상기 비정질 산화물 박막의 상기 Ga 의 몰 비율이 0.75 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 경우에는, 상기 성막 공정 후에 100 ℃ 이상 200 ℃ 이하 또는 350 ℃ 이상 600 ℃ 이하의 온도에서 상기 비정질 산화물 박막을 열처리하는 열처리 공정을 갖는 비정질 산화물 박막의 제조 방법.
＜2＞ 상기 성막 공정에서는, 상기 Ga 의 몰 비율이 0.65 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 성막하는 ＜1＞ 에 기재된 비정질 산화물 박막의 제조 방법.
＜3＞ 상기 성막 공정에서는, 상기 Ga 의 몰 비율이 0.70 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 성막하는 ＜2＞ 에 기재된 비정질 산화물 박막의 제조 방법.
＜4＞ 기판 상에 적어도 게이트 전극, 게이트 절연막, 활성층, 소스 전극 및 드레인 전극을 구비하는 전계 효과형 트랜지스터의 제조 방법으로서, ＜1＞ 내지 ＜3＞ 중 어느 하나에 기재된 비정질 산화물 박막의 제조 방법에 의해, 상기 게이트 절연막으로서 상기 비정질 산화물 박막을 형성하는 공정을 갖는 전계 효과형 트랜지스터의 제조 방법.
본 발명에 의하면, 열처리 공정시의 온도 불균일에 의한 저항률 등의 특성 편차를 억제하고, 또한, 고저항률로 제어할 수 있는 비정질 산화물 박막의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법을 제공할 수 있었다.
도 1 은 본 발명의 제 1 실시형태에 관련된 비정질 산화물 박막의 제조 방법의 제조 순서를 나타내는 도면이다.
도 2 는 본 발명의 제 2 실시형태에 관련된 전계 효과형 트랜지스터로서, 탑 게이트 구조이며 또한 탑 콘택트형의 전계 효과형 트랜지스터의 일례를 나타내는 모식도이다.
도 3 은 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터로서, 보텀 게이트 구조이며 또한 탑 콘택트형의 전계 효과형 트랜지스터의 일례를 나타내는 모식도이다.
도 4 는 조성을 바꾼 비교예 1 및 실시예 1 ∼ 3 에 관련된 IGZO 막의 저항률의 열처리 온도 의존성을 나타낸다.
도 5 는 도달 진공도를 바꾸어 성막한 실시예 4 에 관련된 Ga 리치의 IGZO 막 (In ： Ga ： Zn = 0.50 ： 1.5 ： 1) 의 저항률의 열처리 온도 의존성을 나타낸다.
도 6 은 도달 진공도를 바꾸어 성막한 비교예 2 의 IGZO 막의 저항률의 열처리 온도 의존성을 나타내는 도면이다.
도 7 은 산소 유량을 바꾸어 성막한 비교예 2 의 IGZO 막의 저항률의 열처리 온도 의존성을 나타내는 도면이다.
도 2 는 본 발명의 제 2 실시형태에 관련된 전계 효과형 트랜지스터로서, 탑 게이트 구조이며 또한 탑 콘택트형의 전계 효과형 트랜지스터의 일례를 나타내는 모식도이다.
도 3 은 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터로서, 보텀 게이트 구조이며 또한 탑 콘택트형의 전계 효과형 트랜지스터의 일례를 나타내는 모식도이다.
도 4 는 조성을 바꾼 비교예 1 및 실시예 1 ∼ 3 에 관련된 IGZO 막의 저항률의 열처리 온도 의존성을 나타낸다.
도 5 는 도달 진공도를 바꾸어 성막한 실시예 4 에 관련된 Ga 리치의 IGZO 막 (In ： Ga ： Zn = 0.50 ： 1.5 ： 1) 의 저항률의 열처리 온도 의존성을 나타낸다.
도 6 은 도달 진공도를 바꾸어 성막한 비교예 2 의 IGZO 막의 저항률의 열처리 온도 의존성을 나타내는 도면이다.
도 7 은 산소 유량을 바꾸어 성막한 비교예 2 의 IGZO 막의 저항률의 열처리 온도 의존성을 나타내는 도면이다.
이하, 첨부한 도면을 참조하면서, 비정질 산화물 박막의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법에 대해 구체적으로 설명한다. 또한, 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 붙여 적절히 설명을 생략한다.
(제 1 실시형태)
－비정질 산화물 박막의 제조 방법-
도 1 은 본 발명의 제 1 실시형태에 관련된 비정질 산화물 박막의 제조 방법의 제조 순서를 나타내는 도면이다.
먼저, 도 1 (A) 에 나타내는 바와 같이, 기판 (10) 을 준비한다. 기판 (10) 의 종류는 특별히 한정되지 않는데, 기판 (10) 상에 성막하는 막이 비정질이기 때문에, 후술하는 열처리 온도가 낮은 경우에는, 가요성이 있는 수지 기판 등의 내열성이 낮은 기판도 사용할 수 있다.
다음으로, 도 1 (B) 에 나타내는 바와 같이, In, Ga 및 Zn 을 함유하고, 상기 In 및 상기 Ga 의 합계에 대한 상기 Ga 의 몰 비율 (이하, Ga 비라고 한다) 이 0.50 ＜ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막 (12A) 을 기판 (10) 상에 성막하는 성막 공정을 실시한다. 상기 Ga 비는, 저항률 (절연성) 을 높이는 관점에서, 0.65 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 것이 바람직하고, 0.70 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 것이 더욱 바람직하다. 특히, Zn 의 몰비가 1.00 일 때에 상기 Ga 비의 관계를 만족하는 것이 바람직하다. 또, In, Ga 및 Zn 이외의 불순물을 함유하지 않는 In, Ga 및 Zn 만 함유하는 비정질 산화물 박막 (12A) 을 성막하는 것이 바람직하다.
또한, Ga 비의 상한값은 1 미만이면 특별히 한정은 없지만, 예를 들어 0.80 이하이다.
비정질 산화물 박막 (12A) 의 성막은, 예를 들어, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD 또는 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 실시한다.
성막하는 비정질 산화물 박막 (12A) 의 막두께는, 적용하는 디바이스를 고려해 적절히 결정된다. 예를 들어 전계 효과형 트랜지스터의 활성층이나 게이트 절연막으로서 사용하는 경우, 활성층의 두께는, 바람직하게는 1 ㎚ 이상 100 ㎚ 이하이고, 보다 바람직하게는 2.5 ㎚ 이상 50 ㎚ 이하이다. 게이트 절연막으로 사용하는 경우에는, 게이트 절연막의 두께는 10 ㎚ 이상 10 ㎛ 이하가 바람직하고, 50 ㎚ 이상 1000 ㎚ 이하가 보다 바람직하다.
성막할 때의 도달 진공도는, 특별히 한정은 없지만, 예를 들어 1 × 10-6 ㎩ 이상 1 × 10-3 ㎩ 이하로 할 수 있다.
또한, 성막한 막이 비정질인지 아닌지는, X 선 회절 측정에 의해 확인할 수 있다. 즉 X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 성막한 막은 비정질이라고 판단할 수 있다.
또, 이 성막은 기판 (10) 상에 직접 성막하는 경우에 한정되지 않고, 다른 층이 성막된 기판 (10) 상, 즉 다른 층을 개재하여 기판 (10) 상에 성막해도 된다.
다음으로, 도 1 (C) 에 나타내는 바와 같이, 상기 성막 공정 후, 350 ℃ 이상 600 ℃ 이하의 온도에서 비정질 산화물 박막 (12A) 을 열처리하는 열처리 공정을 실시한다. 또는, 비정질 산화물 박막 (12A) 의 Ga 비가 0.50 ＜ Ga/(In ＋ Ga) ＜ 0.75 의 관계를 만족하는 경우에는, 성막 공정 후에 100 ℃ 이상 150 ℃ 이하의 온도에서 비정질 산화물 박막 (12A) 을 열처리하고, 비정질 산화물 박막 (12A) 의 Ga 비가 0.75 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 경우에는, 성막 공정 후에 100 ℃ 이상 200 ℃ 이하의 온도에서 비정질 산화물 박막 (12A) 을 열처리하는 열처리 공정을 실시할 수도 있다.
이상과 같은 성막 공정 및 열처리 공정을 거침으로써, 본 발명의 제 1 실시형태에 관련된 비정질 산화물 박막 (12B) 을 얻을 수 있다.
또한, 이와 같은 열처리 공정은 성막 공정 후에 실시하면 되고, 비정질 산화물 박막 (12A) 의 성막 직후뿐만 아니라, 그 밖의 막을 비정질 산화물 박막 (12A) 상에 성막한 후에 실시해도 된다.
또, 열처리의 분위기로는 특별히 한정되지 않지만, 산소를 함유한 분위기 중에서 열처리하는 것이 바람직하다. 특히 350 ℃ 이상 600 ℃ 이하의 온도에서 비정질 산화물 박막을 열처리하는 경우, 산소 결손을 억제한다는 점에서 산소를 충분히 공급한 상태에서 열처리하는 것이 보다 바람직하다.
또, 열처리 시간으로는 특별히 한정되지 않지만, 후술하는 저항률의 안정성을 높이는 관점에서 5 분 이상인 것이 바람직하다.
또, 열처리 방법으로는 기판 (10) 을 가열하는 방법이나, 기판 (10) 을 전기로나 머플로 내에 넣어 가열하는 방법, 램프나 레이저에 의해 가열하는 방법, 핫 플레이트에 의해 가열하는 방법 등을 들 수 있는데, 사용하는 재료와의 적정을 고려하여 적절히 선택한 방법에 따라 실시한다.
-효과-
이상, 본 발명의 제 1 실시형태에 관련된 비정질 산화물 박막 (12B) 의 제조 방법에 의하면, 비정질 산화물 박막 (12A) 중의 Ga 비가 0.50 ＜ Ga/(In ＋ Ga) 의 관계를 만족하는 경우에 있어서 350 ℃ 이상 600 ℃ 이하의 온도에서 비정질 산화물 박막 (12A) 을 열처리한다. 또는, 비정질 산화물 박막 (12A) 의 Ga 비가 0.50 ＜ Ga/(In ＋ Ga) ＜ 0.75 의 관계를 만족하는 경우에는, 성막 공정 후에 100 ℃ 이상 150 ℃ 이하의 온도에서 비정질 산화물 박막 (12A) 을 열처리하고, 비정질 산화물 박막 (12A) 의 Ga 비가 0.75 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 경우에는, 성막 공정 후에 100 ℃ 이상 200 ℃ 이하의 온도에서 비정질 산화물 박막 (12A) 을 열처리한다.
이 결과, 얻어지는 비정질 산화물 박막 (12B) 의 저항률이나 캐리어 농도를 거의 일정하게 유지할 수 있다. 따라서, 열처리 공정시에 있어서 온도 불균일이 있어도 저항률이나 캐리어 농도를 임의의 값으로 제어할 수 있고, 비정질 산화물 박막 (12B) 의 특성 편차를 억제할 수 있다. 또한, 상기 「일정」 이란, 예를 들어 350 ℃ 이상 600 ℃ 이하의 온도 범위 내에서 열처리 온도가 바뀌어도, 저항률의 차이가 1 자리수의 범위 내에 그치는 것을 말한다.
여기서, 열처리 온도를 350 ℃ 이상으로 한 이유는 비정질 산화물 박막 (12B) 의 저항률이나 캐리어 농도를 거의 일정하게 하기 위함이고, 600 ℃ 이하로 한 이유는 비정질 산화물 박막 (12B) 이 결정화되어 특성이 변화하는 것을 방지하기 위함이다. 이 경우, 비정질 산화물 박막 (12B) 의 장기 신뢰성 (시간 경과에 따라 열화되지 않음) 도 높일 수 있다.
또, 열처리 온도를 100 ℃ 이상 150 ℃ 이하 또는 100 ℃ 이상 200 ℃ 이하로 한 이유도, 얻어지는 비정질 산화물 박막 (12B) 의 저항률이나 캐리어 농도를 거의 일정하게 하기 위함이다. 이 경우, 저온에서 열처리할 수 있기 때문에 기판 (10) 으로 내열성이 낮은 수지 기판 등을 사용할 수 있다.
또한 Ga 비 (Ga/(In ＋ Ga)) 를 0.50 초과하고 있는 것은, 비정질 산화물 박막 (12B) 의 저항률을 예를 들어 10-6Ω·㎝ 이상, 특히 10-7Ω·㎝ 이상으로 높게 제어하기 위함이다. 이와 같이, Ga 비로 적절한 값을 선택함으로써, 비정질 산화물 박막 (12B) 을 절연막으로서 사용할 수 있게 된다. 또한, 절연막이란 저항률이 107Ω·㎝ 이상인 재료로 구성되는 막을 말한다.
또한, 비정질 산화물 박막 (12B) 의 저항률은 성막할 때의 도달 진공도와 그 후의 열처리 온도 (예를 들어 100 ℃ ∼ 350 ℃) 에 따라서는, Ga 비가 0.50 이하여도 저항률을 높일 수 있는 경우도 있지만, 이 경우, 열처리 공정시에 있어서 온도 불균일이 있으면 특성 편차를 억제할 수 없다. 또, Ga 비가 0.50 이하여도 350 ℃ 이상, 특히 400 ℃ 이상이면, 특성의 저항률 편차는 어느 정도 억제되지만, 충분히 억제되지 않고, 또한, 고저항률이 되지 않는다.
(제 2 실시형태)
－전계 효과형 트랜지스터의 제조 방법-
다음으로, 제 2 실시형태로서 제 1 실시형태에 관련된 비정질 산화물 박막의 제조 방법을 사용한 전계 효과형 트랜지스터의 제조 방법에 대해 설명한다.
본 발명의 제 2 실시형태에 관련된 전계 효과형 트랜지스터는 적어도, 게이트 전극, 게이트 절연막, 활성층, 소스 전극 및 드레인 전극을 갖고, 게이트 전극에 전압을 인가하여 활성층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극 간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다.
전계 효과형 트랜지스터의 소자 구조로는, 게이트 전극의 위치에 기초한 이른바 역스태거 구조 (보텀 게이트형이라고도 불린다) 및 스태거 구조 (탑 게이트형이라고도 불린다) 중 어느 양태여도 된다. 또, 활성층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」 이라고 한다) 과의 접촉 부분에 기초하여, 이른바 탑 콘택트형, 보텀 컨택트형 중 어느 양태여도 된다.
또한, 탑 게이트형이란 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이고, 보텀 게이트형이란 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다. 또, 보텀 컨택트형이란 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이고, 탑 콘택트형이란 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
도 2 는, 본 발명의 제 2 실시형태에 관련된 전계 효과형 트랜지스터로서, 탑 게이트 구조이며 또한 탑 콘택트형의 전계 효과형 트랜지스터의 일례를 나타내는 모식도이다. 전계 효과형 트랜지스터 (100) 는 기판 (10) 의 표면 상에 활성층 (102) 을 적층하고, 활성층 (102) 상에 소스 전극 (104) 및 드레인 전극 (106) 이 서로 이간되어 설치되고, 또한 이들 위에 게이트 절연막 (108) 과 게이트 전극 (110) 을 순서대로 적층한 구성이다.
또, 도 3 은, 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터로서, 보텀 게이트 구조이며 또한 탑 콘택트형의 전계 효과형 트랜지스터의 일례를 나타내는 모식도이다. 전계 효과형 트랜지스터 (200) 는, 기판 (10) 상에 게이트 전극 (202) 과 게이트 절연막 (204) 과 활성층 (206) 을 순서대로 적층하여 갖고, 활성층 (206) 의 표면 상에 소스 전극 (208) 및 드레인 전극 (210) 이 서로 이간되어 설치된 구성이다.
또한, 본 발명의 제 2 실시형태에 관련된 전계 효과형 트랜지스터는 상기 이외에도, 여러가지 구성을 취할 수 있고, 적절히 활성층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
다음으로, 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터의 제조 방법에 대해, 도 3 에 나타내는 바와 같은 보텀 게이트 구조이며, 또한 탑 콘택트형의 전계 효과형 트랜지스터 (200) 를 예로 들어 설명한다.
＜기판＞
제 1 공정으로서 전계 효과형 트랜지스터 (200) 를 형성하기 위한 기판 (10) 을 준비한다.
본 제 2 실시형태의 지지 기판 (10) 은, 예를 들어 YSZ (지르코니아 안정화 이트륨), 유리 등의 무기 재료 이외, 포화 폴리에스테르계 수지, 폴리에틸렌테레프탈레이트 (PET) 계 수지, 폴리에틸렌나프탈레이트 (PEN) 계 수지, 폴리부틸렌테레프탈레이트계 수지, 폴리스티렌, 폴리시클로올레핀, 노르보르넨 수지, 폴리(클로로트리플루오로에틸렌), 가교 푸마르산디에스테르계 수지, 폴리카보네이트 (PC) 계 수지, 폴리에테르술폰 (PES) 수지, 폴리술폰 (PSF, PSU) 수지, 폴리아릴레이트 (PAR) 수지, 알릴디글리콜카보네이트, 고리형 폴리올레핀 (COP, COC) 수지, 셀룰로오스계 수지, 폴리이미드 (PI) 수지, 폴리아미드이미드 (PAI) 수지, 말레이미드-올레핀 수지, 폴리아미드 (㎩) 수지, 아크릴계 수지, 불소계 수지, 에폭시계 수지, 실리콘계 수지 필름, 폴리벤즈아졸계 수지, 에피술파이드 화합물, 액정 폴리머 (LCP), 시아네이트계 수지, 방향족 에테르계 수지 등의 유기 재료 등을 들 수 있다. 그 외에도 산화 규소 입자와의 복합 플라스틱 재료, 금속 나노 입자·무기 산화물 나노 입자·무기 질화물 나노 입자 등과의 복합 플라스틱 재료, 금속계·무기계의 나노 화이버 및/또는 마이크로 화이버와의 복합 플라스틱 재료, 카본 섬유, 카본 나노 튜브와의 복합 플라스틱 재료, 글래스 플레이크·글래스 화이버·글래스 비즈와의 복합 플라스틱 재료, 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료, 얇은 유리와 상기 단독 유기 재료 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 재료나 무기층 (예를 들어 SiO2, Al2O3, SiOxNy) 과 상기 서술한 재료로 이루어지는 유기층을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합재료, 스테인리스, 혹은 스테인리스와 이종 (異種) 금속을 적층한 금속 적층 재료, 알루미늄 기판, 혹은 표면에 산화 처리 (예를 들어, 양극 산화 처리) 를 실시함으로써 표면의 절연성이 향상된 산화 피막이 형성된 알루미늄 기판을 사용할 수도 있다. 상기 유기 재료의 경우, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 또는 저흡습성 등이 우수한 것이 바람직하다.
본 제 2 실시형태에 있어서는 특히 가요성이 있는 수지 기판이 바람직하게 사용된다. 수지 기판의 재료로는, 투과율이 높은 유기 플라스틱 필름이 바람직하고, 예를 들어 상기 서술한 합성 수지를 사용할 수 있다. 또, 필름 형상 플라스틱 기판에는, 절연성이 불충분한 경우에는 절연층, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층, 필름 형상 플라스틱 기판의 평탄성이나, 전극이나 활성층과의 밀착성을 향상시키기 위한 언더 코트층 등을 구비하는 것도 바람직하다.
여기서, 수지 기판의 두께는, 50 ㎛ 이상 500 ㎛ 이하로 하는 것이 바람직하다. 이것은, 수지 기판의 두께를 50 ㎛ 미만으로 한 경우에는, 기판 자체가 충분한 평탄성을 유지하는 것이 어렵기 때문이다. 또, 수지 기판의 두께를 500 ㎛ 보다 두껍게 한 경우에는, 기판 자체를 자유롭게 굽히는 것이 어려워지는, 즉 기판 자체의 가요성이 부족해지기 때문이다.
기판 (10) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적 등에 따라 적절히 선택할 수 있다. 일반적으로는, 기판 (10) 의 형상으로는, 취급성이나 TFT 의 형성 용이성 등의 관점에서, 판 형상인 것이 바람직하다. 기판 (10) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다. 또, 기판 (10) 은 단일 부재로 구성되어 있어도 되고, 2 개 이상의 부재로 구성되어 있어도 된다.
＜게이트 전극＞
제 2 공정으로서 기판 (10) 상에 게이트 전극 (202) 을 형성한다.
게이트 전극은 도전성을 갖는 것을 사용하고, 예를 들어, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al－Nd, APC 등의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석 (ITO), 산화 아연 인듐 (IZO) 등의 금속 산화물 도전막 등을 사용하여 형성할 수 있다. 예를 들어, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 기판 상에 성막한다. 게이트 전극의 두께는, 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하다.
성막 후, 포토리소그래피법에 의해 소정의 형상으로 패터닝을 실시한다. 이 때, 게이트 전극 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
＜게이트 절연막＞
제 3 공정으로서 기판 (10) 및 게이트 전극 (202) 상에 게이트 절연막 (204) 을 형성한다.
게이트 절연막 (204) 의 형성에는, 상기 서술한 제 1 실시형태의 비정질 산화물 박막의 제조 방법을 사용한다. 구체적으로는, In, Ga 및 Zn 을 함유하고, 상기 Ga 비가 0.50 ＜ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 기판 상에 성막하는 성막 공정과, 상기 성막 공정 후에 350 ℃ 이상 600 ℃ 이하의 온도에서 상기 비정질 산화물 박막을 열처리하는 열처리 공정을 이용하여 게이트 절연막 (204) 을 형성한다.
또는, In, Ga 및 Zn 을 함유하고, 상기 Ga 비가 0.50 ＜ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 기판 상에 성막하는 성막 공정과, 상기 비정질 산화물 박막의 상기 Ga 비가 0.50 ＜ Ga/(In ＋ Ga) ＜ 0.75 의 관계를 만족하는 경우에는, 상기 성막 공정 후에 100 ℃ 이상 150 ℃ 이하의 온도에서 상기 비정질 산화물 박막을 열처리하고, 상기 비정질 산화물 박막의 상기 Ga 비가 0.75 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 경우에는, 상기 성막 공정 후에 100 ℃ 이상 200 ℃ 이하의 온도에서 상기 비정질 산화물 박막을 열처리하는 열처리 공정을 이용하여 게이트 절연막 (204) 을 형성한다.
바람직하게는, 상기 성막 공정에서는, 상기 Ga 비가 0.65 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 성막하고, 보다 바람직하게는 상기 Ga 비가 0.70 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 성막한다.
상기 성막 공정에서는, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD 또는 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 기판 (10) 상에 성막하고, 필요에 따라 포토리소그래피법에 의해 소정의 형상으로 패터닝을 실시한다.
또, 성막할 때의 도달 진공도는 특별히 한정은 없지만, 예를 들어 1 × 10-6 ㎩ 이상 1 × 10-3 ㎩ 이하로 할 수 있다.
또, 열처리의 분위기로서는, 특별히 한정되지 않지만, 바람직하게는 산소를 함유한 분위기 중에서 열처리하는 것이 바람직하다. 특히 350 ℃ 이상 600 ℃ 이하의 온도에서 비정질 산화물 박막을 열처리하는 경우, 산소 결손을 억제한다는 점에서 산소를 충분히 공급한 상태에서 열처리하는 것이 보다 바람직하다.
또, 열처리 시간으로는 특별히 한정되지 않지만, 후술하는 저항률의 안정성을 높이는 관점에서 5 분 이상인 것이 바람직하다.
또, 열처리 방법으로는 기판 (10) 을 가열하는 방법이나, 기판 (10) 을 전기로나 머플로 내에 넣어 가열하는 방법, 램프나 레이저에 의해 가열하는 방법, 핫 플레이트에 의해 가열하는 방법 등을 들 수 있는데, 사용하는 재료와의 적정을 고려하여 적절히 선택한 방법에 따라 실시한다.
또한, 상기 열처리 공정은 후술하는 활성층 (206) 형성 후나 전계 효과형 트랜지스터 (100) 완성 후에 실시해도 된다.
또한, 게이트 절연막 (204) 은 리크 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 두께가 지나치게 굵으면 구동 전압의 상승을 초래시킨다. 게이트 절연막 (204) 의 재질에 따라서도 다르지만, 게이트 절연막 (204) 의 두께는 10 ㎚ ∼ 10 ㎛ 가 바람직하고, 50 ㎚ ∼ 1000 ㎚ 가 보다 바람직하다.
＜활성층＞
제 4 공정으로서 게이트 절연막 (204) 상에 활성층 (206) 을 형성한다.
활성층 (206) 의 구성 재료는, 실리콘 등의 반도체, 질화 갈륨 등의 화합물 반도체, 산화물 반도체 또는 유기물 반도체여도 되고, 결정 상태도 아모르퍼스여도 되고 결정질이어도 된다.
산화물 반도체로는 종래 공지된 것이 포함되고, 예를 들어 In, Ti, Nb, Sn, Zn, Gd, Cd, Zr, Y, La, Ta 등의 천이 금속의 산화물 이외, SrTiO3, CaTiO3, ZnO·Rh2O3, CuGaO2, SrCu2O2, MgO 등의 산화물 등을 들 수 있다.
이와 같이, 활성층 (206) 에 사용되는 산화물 반도체로는, 특별히 한정되는 것은 없지만, In, Sn, Zn, Ga 및 Mg 중 적어도 1 종을 함유하는 산화물이 바람직하고, In, Zn, Ga 및 Mg 중 적어도 1 종을 함유하는 산화물이 보다 바람직하고, In, Ga 및 Zn 중 적어도 1 종을 함유하는 산화물 (예를 들어 In－O 계) 이 더욱 바람직하다.
특히, In, Ga 및 Zn 중 적어도 2 종을 함유하는 산화물 (예를 들어 In－Zn－O 계, In－Ga－O 계, Ga－Zn－O 계) 이 바람직하고, In, Ga 및 Zn 을 모두 함유하는 산화물이 보다 바람직하다. In－Ga－Zn－O 계 산화물 반도체로는, 결정 상태에 있어서의 조성이 InGaO3(ZnO)m (m 은 6 미만의 자연수) 으로 나타내는 산화물 반도체가 바람직하고, 특히, InGaZnO4 (이하, 「IGZO」 라고도 한다) 가 보다 바람직하다. 이 조성의 산화물 반도체의 특징으로는, 전기 전도도가 증가함에 따라, 전자 이동도가 증가하는 경향을 나타낸다.
단, IGZO 의 조성비는 엄밀하게 In ： Ga ： Zn = 1 ： 1 ： 1 이 될 필요는 없다. 또, 활성층 (206) 은, 상기와 같은 산화물 반도체를 주성분으로서 함유 하고 있으면 되고, 그 외에 불순물 등을 함유하고 있어도 된다. 여기서, 「주성분」 이란, 활성층 (206) 을 구성하는 구성 성분 중, 가장 많이 함유되어 있는 성분을 나타낸다.
활성층 (206) 의 성막 방법으로는, 산화물 반도체의 다결정 소결체를 타깃으로 하여 기상 성막법을 사용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 적합하다. 또한, 양산성의 관점에서 스퍼터링법이 바람직하다. 예를 들어, RF 마그네트론 스퍼터링 증착법에 의해, 진공도 및 산소 유량을 제어하여 성막된다.
또한, 성막 후에는 적절히 에칭 등에 의한 패터닝이나 열처리가 실시된다.
활성층 (206) 의 층 구조는, 2 층 이상으로 구성되어 있어도 되고, 활성층 (206) 이 저저항층과 고저항층으로 형성되고, 저저항층이 게이트 절연막 (204) 과 접하고, 고저항층이 소스 전극 (208) 및 드레인 전극 (210) 중 적어도 일방과 전기적으로 접하고 있는 것이 바람직하다.
활성층 (206) 의 두께는, 바람직하게는 1 ㎚ 이상 100 ㎚ 이하이고, 보다 바람직하게는 2.5 ㎚ 이상 50 ㎚ 이하이다.
＜소스·드레인 전극＞
제 5 공정으로서 활성층 (206) 및 게이트 절연막 (204) 상에 소스·드레인 전극 (208·210) 을 형성하기 위한 금속막을 형성한다.
금속막은 전극 및 배선으로서의 도전성을 갖고, 에칭에 의해 패턴 가공할 수 있는 금속에 의해 활성층 (206) 을 덮도록 형성하면 된다. 구체적으로는 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al－Nd, APC 등의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석 (ITO), 산화 아연 인듐 (IZO) 등의 금속 산화물 도전막, 폴리아닐린, 폴리티오펜, 폴리피롤 등의 유기 도전성 화합물, 또는 이들의 혼합물을 들 수 있다.
특히, 성막성, 도전성, 패터닝성 등의 관점에서, Al 또는 Al 를 주성분으로 하여 Nd, Y, Zr, Ta, Si, W 및 Ni 중 적어도 1 종을 함유하는 금속으로 이루어지는 층 (Al 계 금속막), 혹은, 산화물 반도체막 측으로부터, Al 또는 Al 를 주성분으로 하여 Nd, Y, Zr, Ta, Si, W 및 Ni 중 적어도 1 종을 함유하는 금속으로 이루어지는 제 1 층과 Mo 또는 Ti 를 주성분으로 하는 제 2 층을 각각 스퍼터링, 증착 등의 수법에 의해 성막하여 적층하는 것이 바람직하다. 여기서 「주성분」 이란, 금속막을 구성하는 성분 중 함유량 (질량비) 이 가장 많은 성분으로, 50 질량％ 이상인 것이 바람직하고, 90 질량％ 이상인 것이 보다 바람직하다.
탑 콘택트형의 경우에는, 이미 활성층 (206) 이 형성되어 있기 때문에 금속막의 두께는, 소스·드레인 전극 (208·210) 뒤에 활성층 (206) 을 형성하는 경우와 같은 제한은 없고, 두껍게 형성할 수 있다. 성막성, 에칭에 의한 패턴 가공성, 도전성 (저저항화) 등을 고려하면, 소스·드레인 전극 (208·210) 및 거기에 접속하는 배선이 되는 금속막의 총 두께는, 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하다.
또, Al 계 금속막 (제 1 층) 과 Mo 또는 Ti 를 주성분으로 하는 Mo 계 금속막 또는 Ti 계 금속막 (제 2 층) 을 적층시키는 경우에는, 제 1 층의 두께는 10 ㎚ 이상 1000 ㎚ 이하로 하고, 제 2 층의 두께는 1 ㎚ 이상 300 ㎚ 이하로 하는 것이 바람직하다.
이어서, 금속막을 에칭하여 패턴 가공함으로써 활성층 (206) 과 접촉하는 소스 전극 (208) 및 드레인 전극 (210) 을 형성한다. 여기서는, 금속막을 잔류시키는 부분에 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 예를 들어, 인산 및 질산에 아세트산 또는 황산을 첨가한 산용액을 사용하여 에칭을 실시하고, 소스 전극 및 드레인 전극 중 적어도 일방을 형성한다. 공정의 간략화 등의 관점에서, 소스·드레인 전극 및 이들의 전극에 접속하는 배선 (데이터 배선 등) 을 동시에 패턴 가공하는 것이 바람직하다. 또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 예를 들어, 금속막을 웨트 에칭하여 패턴 가공하는 경우에 대해 설명했는데, 드라이 에칭에 의해 패턴 가공해도 되고, 섀도 마스크를 사용하여 소스·드레인 전극 (208·210) 을 형성해도 된다.
이상과 같은 제 1 공정 ∼ 제 5 공정을 거쳐, 도 3 에 나타내는 바와 같은 전계 효과형 트랜지스터 (200) 를 제조할 수 있다.
이와 같은 전계 효과형 트랜지스터 (200) 는, 유기 EL 표시장치나 X 선 촬상 장치, 광 센서, 액츄에이터 등에 적용할 수도 있다. 또한, 전계 효과형 트랜지스터 (200) 를 사용한 유기 EL 표시장치는, 휴대 전화 디스플레이, 퍼스널 디지털 어시스턴트 (PDA), 컴퓨터 디스플레이, 자동차 정보 디스플레이, TV 모니터 혹은 일반 조명을 포함하는 넓은 분야에서 응용된다.
－효과-
이상, 본 발명의 제 2 실시형태에 관련된 전계 효과형 트랜지스터의 제조 방법에 의하면, 비정질 산화물 박막으로 이루어지는 게이트 절연막의 Ga 비가 0.50 ＜ Ga/(In ＋ Ga) 의 관계를 만족하는 경우에 있어서 350 ℃ 이상 600 ℃ 이하의 온도에서 게이트 절연막을 열처리한다. 또는, 게이트 절연막의 Ga 비가 0.50 ＜ Ga/(In ＋ Ga) ＜ 0.75 의 관계를 만족하는 경우에는, 성막 공정 후에 100 ℃ 이상 150 ℃ 이하의 온도에서 게이트 절연막을 열처리하고, 게이트 절연막의 Ga 비가 0.75 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 경우에는, 성막 공정 후에 100 ℃ 이상 200 ℃ 이하의 온도에서 게이트 절연막을 열처리한다.
이 결과, 얻어지는 게이트 절연막의 저항률이나 캐리어 농도를 거의 일정하게 유지할 수 있다. 따라서, 열처리 공정시에 있어서 온도 불균일이 있어도 저항률이나 캐리어 농도를 임의의 값으로 제어할 수 있고, 전계 효과형 트랜지스터의 특성 편차를 억제할 수 있다.
실시예
이하에, 본 발명에 관련된 비정질 산화물 박막의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법에 대해, 실시예에 의해 설명하는데, 본 발명은 이들 실시예에 의해 전혀 한정되지 않는다.
＜IGZO 막＞
본 발명의 실시예 1 ∼ 4 및 비교예 1 에 관한 IGZO 막은 In2O3, Ga2O3, ZnO 의 각 타깃에 의한 공 (共) 스퍼터법에 의해 가로세로 25 ㎜ 석영 유리 상에 제작하였다. 비교예 2 에 관한 IGZO 막은 InGaZnO4 타깃에 의한 스퍼터법에 의해 가로세로 25 ㎜ 석영 유리 (1 ㎜ 두께, T―4040 합성 석영 기판) 상에 제작하였다. 또한, In2O3 타깃 및 Ga2O3 타깃은 RF 스퍼터에 의해, InGaZnO4 타깃, ZnO 타깃은 DC 스퍼터에 의해 성막을 실시하였다.
표 1 에 본 발명의 실시예 1 ∼ 4 및 비교예 1 ∼ 2 에 관련된 IGZO 막의 조성비나 성막 조건을 나타낸다. 또한, 비교예 2 에 관련된 IGZO 막과 각 실시예 1 ∼ 4 와 동일한 수법으로 제작한 비교예 2 와 동일 조성의 IGZO 막의 저항률의 열처리 의존성은 동일한 결과를 나타내고, 성막 수법에 의해 열처리 온도 의존성에 차이가 없음을 확인한 후, 조성비를 바꾼 IGZO 막의 제작에 착수하였다.
＜열처리＞
각 IGZO 막의 열처리는 대기 중, 핫 플레이트에서 실시하였다. 소정의 온도로 가열한 핫 플레이트에 IGZO 막을 두고 5 분간 가열한 후에 꺼내어 대기 중에서 냉각한 후, 저항 측정을 실시하였다. 열처리 시간은 5 분 이상으로 늘려도 저항률에 변화는 확인할 수 없었고, 5 분간의 열처리로 충분하였다. 열처리 온도는, 100 ℃, 150 ℃, 200 ℃, 250 ℃, 300 ℃, 350 ℃, 400 ℃, 500 ℃, 550 ℃ 또는 600 ℃ 로 설정하였다.
＜박막 특성＞
각 IGZO 막에 대해 전기 저항값 (저항률), 조성·막두께를 평가하였다. 저항률은, 하이레스타 (미츠비시 화학 제조, MCP－HT450 (프로브 타입 URS)) 에 의해, 조성·막두께는 XRF 에 의해 측정을 실시하였다. XRF 측정 결과로부터, 각 IGZO 막은 원하는 조성비로 되어 있고 막두께는 약 50 ㎚ 임이 판명되었다. XRD 에 의하면 각 IGZO 막은 비정질임이 판명되었다.
도 6 은, 도달 진공도를 바꾸어 성막한 비교예 2 의 IGZO 막의 저항률의 열처리 온도 의존성을 나타내는 도면이다. 표 2 에, 도 6 에 나타내는 각 열처리 온도에 있어서의 비교예 2 의 IGZO 막의 저항률의 값을 나타낸다. 단, 도 6 및 표 2 중의 25 ℃ 의 저항률은 열처리 전의 IGZO 막의 저항률이다.
도 6 및 표 2 로부터, 비교예 2 의 Ga 비가 약 0.47 인 IGZO 막의 저항률은 400 ℃ 미만의 열처리 온도 영역에서는, 도달 진공도에 상관 없이 크게 변화되었음을 알 수 있었다. 또, 도달 진공도가 상이한 IGZO 막끼리의 저항률을 보면, 그 차이는 크고, 예를 들어 300 ℃ 의 열처리 온도에서 도달 진공도가 6 × 10-6 ㎩ 인 IGZO 막과 300 ℃ 의 열처리 온도에서 2 × 10-3 ㎩ 인 IGZO 막은, 약 9 자리수의 저항률 차이가 있음을 알 수 있었다.
한편, 400 ℃ 이상의 열처리 온도 영역에서는 도달 진공도에 상관 없이, 당해 IGZO 막의 저항률이 수속되는 것을 알 수 있었다. 그러나, 400 ℃ 이상에서도, 열처리 온도가 증가함에 따라 저항률이 감소하는 경향을 나타내고 있기 때문에, 도달 진공도가 동일한 IGZO 막이어도, 열처리 온도를 400 ℃ 이상의 범위 내에서 변화시키면, 400 ℃ 미만의 범위 내에서 변화시키는 경우와 비교하여 저항률의 편차를 억제할 수 있지만, 충분히는 저항률의 편차를 억제하지 못한다. 예를 들어, 도달 진공도가 동일한 5 × 10-4 ㎩ 여도, 열처리 온도가 400 ℃ 인 IGZO 막과 처리 온도가 550 ℃ 인 IGZO 막의 저항률 차이는 1 자리수 이상으로, 충분히는 저항률의 편차를 억제하지 못함을 알 수 있었다.
또, 저항률의 편차를 억제하기 위해서 열처리 온도를 400 ℃ 이상으로 하면, 106Ω·㎝, 특히 107Ω·㎝ 의 고저항의 IGZO 막을 얻을 수 없다.
도 7 은, 산소 유량을 바꾸어 성막한 비교예 2 의 IGZO 막의 저항률의 열처리 온도 의존성을 나타내는 도면이다. 표 3 에, 도 7 에 나타내는 각 열처리 온도에 있어서의 비교예 2 의 IGZO 막의 저항률 값을 나타낸다. 단, 도 7 및 표 3 중의 25 ℃ 의 저항률은 열처리 전의 IGZO 막의 저항률이다. 또한, 개산적으로, 산소 유량이 0.25 sc㎝ 인 산소 분압은 6.61 × 10-3 ㎩ 이고, 산소 유량이 0.33 sc㎝ 인 산소 분압은 8.70 × 10-3 ㎩ 이고, 산소 유량이 0.40 sc㎝ 인 산소 분압은 1.05 × 10-2 ㎩ 이다.
도 7 및 표 3 으로부터, 비교예 2 의 IGZO 막의 저항률은 산소 유량에 상관 없이, 250 ℃ 이상의 열처리 온도 영역에서 수속되고, 400 ℃ 이상의 열처리 온도 영역에서 저항률의 증감이 억제되는 것을 알 수 있었다. 그러나, 400 ℃ 이상에서도, 열처리 온도가 증가함에 따라 저항률이 감소하는 경향을 나타내고 있기 때문에, 산소 유량이 동일한 IGZO 막이어도, 열처리 온도를 400 ℃ 이상의 범위 내에서 변화시키면, 400 ℃ 미만의 범위 내에서 변화시키는 경우와 비교한 경우 저항률의 편차를 억제할 수 있지만, 충분히는 저항률의 편차를 억제하지 못한다. 예를 들어, 산소 유량이 동일한 0.33 sc㎝ 이어도, 열처리 온도가 400 ℃ 인 IGZO 막과 처리 온도가 550 ℃ 인 IGZO 막의 저항률의 차이는 1 자리수 이상으로, 충분히는 저항률의 편차를 억제하지 못함을 알 수 있었다.
또, 저항률의 편차를 억제하기 위해서 열처리 온도를 400 ℃ 이상으로 하면, 106Ω·㎝, 특히 107Ω·㎝ 인 고저항의 IGZO 막을 얻을 수 없다.
이상, 도 6, 도 7, 표 2 및 표 3 의 결과로부터, IGZO 의 성막 조건 (진공도, 분위기) 만으로는 350 ℃ 이상의 열처리 후에 있어서의 저항률은 거의 수속되기 때문에, IGZO 막의 열처리 후의 저항률 제어는 곤란하다고 할 수 있다.
다음으로, 도 4 에 조성비를 바꾼 비교예 1 및 실시예 1 ∼ 3 에 관련된 IGZO 막의 저항률의 열처리 온도 의존성을 나타낸다. 또, 표 4 에, 도 4 에 나타내는 각 열처리 온도에 있어서의 비교예 1 및 실시예 1 ∼ 3 에 관련된 IGZO 막의 저항률의 값을 나타낸다. 단, 도 4 및 표 4 중의 25 ℃ 의 저항률은 열처리 전의 IGZO 막의 저항률이다.
도 4 및 표 4 로부터, 비교예 1 및 실시예 1 ∼ 3 에 관련된 IGZO 막의 저항률은 그 Ga 비에 상관 없이, 350 ℃ 이상 550 ℃ 이하의 열처리 온도 영역에서 저항률이 안정됨을 알 수 있었다. 또, 350 ℃ 이상 550 ℃ 이하에서 열처리한 비교예 1 및 실시예 1 ∼ 3 에 관련된 IGZO 막은 350 ℃ 이상 550 ℃ 이하의 범위 내의 저항률의 편차가 1 자리수 이내이고, Zn 양에 차이가 있지만, 도 6 이나 도 7 에 나타내는 400 ℃ 이상으로 열처리한 비교예 2 의 IGZO 막에 비하여, 충분히 저항률의 편차를 억제할 수 있음을 알 수 있었다. 또한, Ga 비를 0.50 보다 높임으로써, 충분히 저항률의 편차를 억제할 수 있는 350 ℃ 이상 550 ℃ 이하의 범위 내여도, 저항률 제어가 가능한 것으로 판명되었다. 또한, 열처리 온도가 550 ℃ 이상 600 ℃ 이하인 범위도, 도 4 및 표 4 에는 도시되어 있지 않지만, 상기 동일한 결과가 되었다. 또, Ga 비가 0.75 초과 1 미만인 경우에도, 상기 동일한 결과가 되었다.
동일하게, 비정질 산화물 박막의 Ga 비가 0.50 ＜ Ga/(In ＋ Ga) ＜ 0.75 인 경우에는, 100 ℃ 이상 150 ℃ 이하의 열처리 온도 영역에서도 저항률이 안정됨을 알 수 있었다. 또, 비정질 산화물 박막의 Ga 비가 0.75 ≤ Ga/(In ＋ Ga) 인 경우에는, 100 ℃ 이상 200 ℃ 이하의 열처리 온도 영역에서도 저항률이 안정됨을 알 수 있었다. 또한, 비교예 1 의 IGZO 막 (Ga 비가 0.50) 이나 비교예 2 의 IGZO 막 (Ga 비가 약 0.47) 에 관해서는, 도 4, 도 6 및 도 7 에 나타내는 바와 같이 100 ℃ 이상 200 ℃ 이하의 열처리 온도 영역에서는, 저항률은 안정되지 않았다 (온도 변화에 따른 저항률의 변화가 컸다).
이 결과, Ga 비를 증대시킨 IGZO 막을 제작함으로써, 열처리 공정시의 온도 불균일에 의한 저항률 등의 특성 편차를 억제하고, 또한, 고저항률의 IGZO 막을 제작할 수 있다. 예를 들어 0.50 ＜ Ga/(In ＋ Ga), 특히 0.65 ≤ Ga/(In ＋ Ga) 가 되는 실시예 1 ∼ 3 에 관련된 IGZO 막은 저항률이 높아 절연막으로서 사용할 수 있다.
도 5 에, 도달 진공도를 바꾸어 성막한 실시예 4 에 관련된 Ga 리치의 IGZO 막 (In ： Ga ： Zn = 0.50 ： 1.5 ： 1.0) 의 저항률의 열처리 온도 의존성을 나타낸다. 또, 표 5 에, 도 5 에 나타내는 각 열처리 온도에 있어서의 실시예 4 에 관련된 IGZO 막의 저항률의 값을 나타낸다. 단, 도 5 및 표 5 중의 25 ℃ 의 저항률은, 열처리 전의 IGZO 막의 저항률이다.
도 5 및 표 5 로부터, Ga 리치에서의 IGZO 막은 350 ℃ 이상의 열처리에 의해, 성막시의 도달 진공도에 상관 없이 저항률이 안정되고, 수속되는 것을 확인할 수 있었다. 또, 도 6 의 비교예 2 에 관련된 Ga 푸어 (Ga 비가 약 0.47) 의 IGZO 막에 비하여, 보다 저항률이 안정적임을 알 수 있었다.
10 기판
12A 비정질 산화물 박막
12B 비정질 산화물 박막
100 전계 효과형 트랜지스터
102 활성층
104 소스 전극
106 드레인 전극
108 게이트 절연막
110 게이트 전극
200 전계 효과형 트랜지스터
202 게이트 전극
204 게이트 절연막
206 활성층
208 소스 전극
210 드레인 전극
12A 비정질 산화물 박막
12B 비정질 산화물 박막
100 전계 효과형 트랜지스터
102 활성층
104 소스 전극
106 드레인 전극
108 게이트 절연막
110 게이트 전극
200 전계 효과형 트랜지스터
202 게이트 전극
204 게이트 절연막
206 활성층
208 소스 전극
210 드레인 전극
Claims (4)
- In, Ga 및 Zn 을 함유하고, 상기 In 및 상기 Ga 의 합계에 대한 상기 Ga 의 몰 비율이 0.50 ＜ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 기판 상에 성막하는 성막 공정과,
상기 비정질 산화물 박막의 상기 Ga 의 몰 비율이 0.50 ＜ Ga/(In ＋ Ga) ＜ 0.75 의 관계를 만족하는 경우에는, 상기 성막 공정 후에 100 ℃ 이상 150 ℃ 이하 또는 350 ℃ 이상 600 ℃ 이하의 온도에서 상기 비정질 산화물 박막을 열처리하고, 상기 비정질 산화물 박막의 상기 Ga 의 몰 비율이 0.75 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 경우에는, 상기 성막 공정 후에 100 ℃ 이상 200 ℃ 이하 또는 350 ℃ 이상 600 ℃ 이하의 온도에서 상기 비정질 산화물 박막을 열처리하는 열처리 공정을 갖는, 비정질 산화물 박막의 제조 방법. - 제 1 항에 있어서,
상기 성막 공정에서는, 상기 Ga 의 몰 비율이 0.65 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 성막하는, 비정질 산화물 박막의 제조 방법. - 제 2 항에 있어서,
상기 성막 공정에서는, 상기 Ga 의 몰 비율이 0.70 ≤ Ga/(In ＋ Ga) 의 관계를 만족하는 비정질 산화물 박막을 성막하는, 비정질 산화물 박막의 제조 방법. - 기판 상에 적어도 게이트 전극, 게이트 절연막, 활성층, 소스 전극 및 드레인 전극을 구비하는 전계 효과형 트랜지스터의 제조 방법으로서,
제 1 항 내지 제 3 항 중 어느 한 항에 기재된 비정질 산화물 박막의 제조 방법에 의해, 상기 비정질 산화물 박막으로서 상기 게이트 절연막을 형성하는 공정을 갖는, 전계 효과형 트랜지스터의 제조 방법.
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