KR101145570B1 - 전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법 - Google Patents

전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법 Download PDF

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Abstract

게이트 전극, 소스 전극, 드레인 전극, 및 채널 영역을 형성하는 활성층을 포함하는 전계 효과 트랜지스터의 제조 방법이 개시되며, 상기 활성층은 마그네슘과 인듐을 주성분으로 하는 산화물 반도체를 포함한다. 본 방법은, 산화물막을 증착하는 증착 단계, 상기 산화물막을, 에칭을 포함하는 프로세스에 의하여 패터닝하여 상기 활성층을 획득하는 패터닝 단계, 및 상기 패터닝 단계 후에, 상기 획득된 활성층을 열 처리하는 열 처리 단계를 포함한다.

Description

전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법{FIELD-EFFECT TRANSISTOR AND METHOD FOR FABRICATING FIELD-EFFECT TRANSISTOR}
본 발명은 일반적으로, 산화물 반도체를 포함하는 활성층을 갖는 전계 효과 트랜지스터 및 이 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
전계 효과 트랜지스터(Field-Effect Transistor, FET)는, 게이트 전극에 전압을 인가하여 채널에 전계를 생성하여 전자 또는 정공의 흐름을 위하여 게이트가 제공되는 원리에 기초하여, 소스 전극과 드레인 전극 사이의 전류를 제어하는 트랜지스터이다. FET의 특징에 기초하여, FET는 일반적으로 스위칭 소자 또는 증폭 소자로서 사용된다. FET는 일반적으로, 낮은 게이트 전류와 평면 구조를 가져, 바이폴라 트랜지스터보다 FET의 제작 또는 집적화가 보다 용이하다. 따라서, FET는 현재의 전자 기기에서 사용 가능한 집적 회로 중에서 필요 불가결한 소자 중 하나로서 간주된다. FET는, 박막 트랜지스터(Thin Film Transistor, TFT)로서, 액티브 매트릭스 디스플레이에 적용될 수도 있다.
플랫 패널 디스플레이(Flat Panel Display, FPD)의 예는, 액정 디스플레이, 유기 일렉트로루미네센스(electroluminescence) 디스플레이 및 전자 페이퍼를 포함한다. 이들 FPD는 일반적으로, 비정질 실리콘 또는 다결정 실리콘을 활성층으로서 포함하는 구동 회로에 의해 구동된다. FPD는, 대형화, 고화질화 및 고속 구동성이 점차 요구되고 있기 때문에, TFT는 높은 캐리어 이동도, 높은 온/오프 비 및 소자간 적은 변동을 가질 필요가 있다.
그러나, 비정질 실리콘 또는 다결정 실리콘을 활성층으로서 갖는 TFT는, 각각 일장 일단이 있고, 따라서 동시에 모든 요건을 만족하는 것은 어렵다. 또한, 경량, 높은 플렉서블성, 및 높은 내충격성을 갖는 디스플레이를 비교적 저제조 비용으로 제조한다는 점에서, TFT에 대한 플라스틱 필름 등의 플렉서블 기판을 이용하는 것이 검토되었다. 그러나, 이 경우, 제조 프로세스에서 실리콘은 비교적 고온에서 처리될 필요가 있으므로, 기판의 내열성의 점에서 TFT의 제조에서 실리콘을 이용하는 것은 부적절하다.
상술된 요건들을 만족하기 위하여, 비정질 실리콘보다 높은 캐리어 이동도를 기대할 수 있는 산화물 반도체를 포함하는 TFT의 개발에 대하여 활발한 연구들, 예컨대 미국 특허 번호 제7067843호(이하 "특허 문헌 1"이라 함), SCIENCE, VOL300, 2003년 5월 23일, p.1269-1271(이하, "비특허 문헌 1"이라 하며, 케이 노무라(K.Nomura) 외에 의하여 개시된, SCIENCE, VOL300, 2003년 5월 23일, p.1269-1272의 "Thin-Film Transistor Fabricated in Single-Crystalline Transparent Oxide Semiconductor"), 및 NATURE, VOL432, 2004년 11월 25일 p.488-492(이하 "비특허 문헌 2"라 하며, 케이 노무라(K.Nomura) 외에 의하여 개시된, NATURE, VOL432, 2004년 11월 25일, p.488-492의 "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors")이 행해지고 개시되었다. 특허 문헌 1은 활성층용으로 ZnO을 갖는 TFT를 개시한다. 비특허 문헌 1은 채널용으로 단결정의 InGaO3(ZnO)5를 갖는 TFT를 개시한다. 비특허 문헌 2는 활성층용으로 비정질 In-Ga-Zn 산화물을 갖는 TFT를 개시한다.
그러나, ZnO 또는 In-Ga-Zn 산화물의 결정 구조는, 높은 이방성을 나타내는 육각형의 우르짜이트(wurtzite) 구조 또는 호모로거스(homologous) 시리즈이므로, 박막의 배향 제어가 필수적일 수도 있다. 따라서, 이러한 박막을 대형 스크린 디스플레이에 적용하는 것은 어렵다.
또한, 비정질 In-Ga-Zn 산화물은, 고이동도를 달성하기 위하여 Zn 농도를 높이면, 용이하게 결정화하는 특성을 갖는다.
마그네슘(Mg)과 인듐(In)을 주성분으로 하는 산화물 반도체를 활성층으로서 갖는 전계 효과 트랜지스터가 상기 문제점들을 해결한다는 것이 다양한 연구에 의하여 제시되었다. Mg와 In을 주성분으로 하는 산화물 반도체는, 그 수송 특성이 박막의 배향성에 무관하다는 것을 나타내는 결정 구조를 갖기 때문에, 박막의 배향이 제어될 필요가 없을 수도 있다. 그러나, Mg 및 In을 주성분으로 하는 이러한 산화물 반도체로, 산화물 반도체의 종류(비정질 또는 결정)에 상관없이 높은 이동도와 균일한 특성이 달성될 수도 잇다.
그러나, Mg과 In을 주성분으로 하는 산화물 반도체를 활성층으로 갖는 전계 효과 트랜지스터를 평가한 결과, 활성층을 에칭에 의해 패터닝하는 동안 전계 효과 트랜지스터의 활성층이 손상되어, 결국 오프 상태의 전계 효과 트랜지스터 특성이 열화한다는 것을 발견했다.
구체적으로, 활성층에 에칭에 의하여 패터닝이 행해지는 전후 트랜지스터 특성을 비교하면, 패터닝 후 전계 효과 트랜지스터는 상당한 디플리션(depletion) 특성과 샘플들 간의 트랜지스터 특성에서의 상당한 변동과 같은 열화된 트랜지스터 특성을 나타내었다.
오프 상태의 전류의 증가는, 누설 전류 또는 온/오프 비의 감소를 유발할 수도 있으므로, 바람직하지 않다. 상당한 디플리션 특징은 또한, 트랜지스터를 오프 상태로 전환하기 위하여 보다 큰 절대값을 갖는 게이트 전압을 요할 수도 있으므로, 바람직하지 않다. 또한, 샘플들 간의 트랜지스터 특성에서의 변동은 결국 디바이스 특성에서의 변동을 가져온다. 즉, 상술된 트랜지스터 열화는, 이 트랜지스터가 디스플레이의 구동 회로로서 사용될 때, 디스플레이의 열화를 초래할 수도 있다.
따라서, 본 발명의 실시예는, 패터닝 단계에서 에칭에 의하여 활성층을 패터닝하는 동안, 활성층에의 손상을 방지할 수 있는, Mg와 In을 주성분으로 하는 활성층을 갖는 전계 효과 트랜지스터를 제조하는 방법과, 이러한 방법에 의하여 제조되어, 생성된 전계 효과 트랜지스터가 거의 손상을 받지 않아, 종래 기술의 한계와 문제점에 의하여 유발된 하나 이상의 문제점들을 실질적으로 제거하는 전계 효과 트랜지스터를 제공하고자 한다.
일 실시예에서, 게이트 전극, 소스 전극, 드레인 전극, 및 채널 영역을 형성하는 활성층을 포함하는 전계 효과 트랜지스터를 제조하는 방법이 제공되며, 상기 활성층은 마그네슘과 인듐을 주성분으로 하는 산화물 반도체를 갖는다. 본 방법은, 산화물막을 적층하는 적층 단계, 상기 산화물막을, 에칭을 포함하는 프로세스에 의하여 패터닝하여 활성층을 획득하는 패터닝 단계, 및 상기 패터닝 단계에 후속하여 획득된 활성층을 열 처리하는 열 처리 단계를 포함한다.
다른 실시예에서, 게이트 전압을 인가하도록 구성된 게이트 전극; 전류를 획득하도록 구성된 소스 전극과 드레인 전극; 상기 소스 전극과 상기 드레인 전극에 인접하여 배치되며, 체널 영역을 형성하여, 마그네슘과 인듐을 주성분으로 하는 산화물 반도체를 포함하는 활성층; 및 상기 게이트 전극과 상기 활성층 사이에 배치된 게이트 절연막을 포함하는 전계 효과 트랜지스터가 제공되며, 상기 활성층과 상기 게이트 절연막 사이의 계면 근처의 상기 활성층의 수소 원자의 농도는 1021/cm3 이하이다.
실시예의 다른 목적 및 또다른 특징은 첨부된 도면과 함께 이해하여 다음의 상세한 설명으로부터 명백해질 것이다.
본 발명에 의하면, Mg와 In을 주성분으로 하는 산화물 반도체를 활성층으로 하는 전계 효과 트랜지스터에서 에칭에 의해 패터닝하는 공정에서의 활성층의 손상을 억제하는 것이 가능한 전계 효과 트랜지스터의 제조 방법 및 손상이 경감된 전계 효과 트랜지스터를 제공할 수 있다.
도 1은 본 실시예에 따른 전계 효과 트랜지스터의 예를 도시하는 단면도이다.
도 2는 본 실시예에 따른 전계 효과 트랜지스터의 다른 예를 도시하는 단면도이다.
도 3a 내지 도 3e는 본 실시예에 따른 전계 효과 트랜지스터의 제조 프로세스의 예시적인 단계들을 도시하는 도면이다.
도 4는 본 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 도시하는 흐름도이다.
도 5는 예 1에서 획득된 실시예에 따른 전계 효과 트랜지스터의 특성을 도시하는 그래프이다.
도 6은 비교예 1에서 획득된 전계 효과 트랜지스터의 특성을 도시하는 그래프이다.
도 7은 비교예 2에서 사용되는 전계 효과 트랜지스터의 제조 방법을 도시하는 흐름도이다.
도 8은 비교예 2에서 획득된 전계 효과 트랜지스터의 특성을 도시하는 그래프이다.
도 9는 예 2 내지 예 5에서의 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 도시하는 흐름도이다.
도 10은 예 2 내지 예 5에서 획득된 실시예에 따른 전계 효과 트랜지스터의 특성을 도시하는 그래프이다.
도 11은 예 2 내지 예 5에서 획득된 실시예에 따른 전계 효과 트랜지스터에서 전류 상승시 전압의 열 처리 온도 의존성을 도시하는 그래프이다.
도 12는 예 2 내지 예 5에서 획득된 실시예에 따른 전계 효과 트랜지스터의 전계 효과 이동도의 열 처리 온도 의존성을 도시하는 그래프이다.
도 13은 예 6 내지 예 9 및 비교예 3 및 비교예 4에서 활성층과 게이트 절연막 간의 계면 근처에서 측정된 활성층 내의 수소 원자의 농도를 도시하는 그래프이다.
다음, 본 발명을 실행하는 실시예를 첨부된 도면을 참조하여 설명한다.
[실시예]
[본 실시예에 따른 전계 효과 트랜지스터의 구조]
우선, 실시예에 따른 전계 효과 트랜지스터의 개략적인 구조를 설명한다. 도 1은 본 실시예에 따른 전계 효과 트랜지스터의 예를 도시하는 단면도이다. 도 1에 도시된 바와 같이, 전계 효과 트랜지스터(10)는, 기판(11)과, 게이트 전극(12)과, 게이트 절연막(13)과, 소스 전극(14)과, 드레인 전극(15)과, 활성층(16)을 포함한다.
전계 효과 트랜지스터(10)에서, 기판(11) 상에는 게이트 전극(12)이 형성되어 있고, 게이트 전극(12)을 덮도록 게이트 절연막(13)이 형성되어 있다. 게이트 절연막(13) 상에는, 소스 전극(14)과 드레인 전극(15)이 활성층(16)에서 이들 사이에 채널 영역을 형성하기 위해 소정의 간격을 갖도록, 소스 전극(14)과 드레인 전극(15)이 형성되어 있다. 게이트 절연막(13) 상에 형성된 소스 전극(14)의 일부와 드레인 전극(15)의 일부를 덮도록, 채널 영역을 형성하는 활성층(16)이 형성되어 있다. 활성층(16)은, 게이트 절연막(13)을 통해 게이트 전극(12)과 대향하도록 형성되어 있다.
기판(11)용 재료의 예로서, 유리 기판, 세라믹 기판, 플라스틱 기판, 막 기판 등이 이용될 수도 있다. 게이트 전극(12)용 재료의 예는, 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 탄탈(Ta), 인듐(In), 몰리브덴(Mo), 텅스텐(W), 니켈(Ni), 티타늄(Ti)을 포함하는 단일 금속 원소로 각각 형성된 금속막; 복수의 금속막으로 각각 형성된 금속 적층막; 복수의 금속막을 각각 포함하는 합금막; In2O3, SnO2, 또는 ZnO로 구성된 도전성 산화물막; 주석(Sn)이 첨가된 In2O3(ITO), 갈륨(Ga)이 첨가된 ZnO, 알루미늄(Al)이 첨가된 ZnO, 및 안티몬(Sb)이 첨가된 SnO2 로 구성된 도전성 산화물막; 상기 재료의 미립자 분산으로 구성된 막을 포함한다. 게이트 전극(12)의 두께는 10nm ~ 200nm의 범위이다.
게이트 절연막(13)용 재료의 예는, SiO2, Al2O3, Ta2O5, Y2O3, La2O3, HfO2, Nb2O3, ZrO2 등의 절연성을 나타내는 산화물; 유기 절연 재료, 및 SiNx를 포함한다. 게이트 절연막(13)의 두께는 50nm ~ 500nm의 범위이다.
소스 전극(14) 및 드레인 전극(15)용 재료의 예는, 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 탄탈(Ta), 인듐(In), 몰리브덴(Mo), 텅스텐(W), 니켈(Ni), 티타늄(Ti)을 포함하는 단일 금속 원소로 각각 형성된 금속막; 복수의 금속막으로 각각 형성된 금속 적층막; 복수의 금속을 각각 포함하는 합금막; In2O3, SnO2, 또는 ZnO으로 구성된 도전성 산화물막; 주석(Sn)이 첨가된 In2O3(ITO), 갈륨(Ga)이 첨가된 Zn0, 알루미늄(Al)이 첨가된 Zn0, 및 안티몬(Sb)이 첨가된 SnO2 로 구성된 도전성 산화물막; 및 상기 재료의 미립자 분산으로 구성된 막을 포함한다. 소스 전극(14) 및 드레인 전극(15)의 두께 각각은 10nm ~ 200nm의 범위이다.
활성층(16)용 재료는 Mg과 In를 주성분으로 하는 산화물 반도체를 포함한다. 산화물 반도체의 구체적인 예는 In2Mg04의 조성을 갖는 다결정막을 포함한다. 활성층(16)의 두께는 10nm ~ 200nm의 범위이다.
산화물 반도체는 In2Mg04의 조성을 갖는 다결정막에 한정되지 않을 수도 있고, 다음의 예를 포함할 수도 있음을 주목바란다. 예컨대, In2MgO4에 있어서 인듐(In)을 알루미늄(Al) 및 갈륨(Ga) 중 적어도 하나로 치환함으로써 획득된 재료가 활성층(16)용으로 이용될 수도 있다. 이 경우, 치환 원소의 종류 및 그 치환량에 기초하여, 밴드갭, 전도대의 바닥의 에너지, 및 산소 원자의 격자 에너지가 제어될 수도 있다. 예컨대, 치환 원소의 치환량을 증가시킴으로써 자외(UV)의 투명 영역을 확대할 수도 있다. 또한, 치환 원소의 치환량의 증가는 전도대의 에너지 레벨을 증가시켜, 전자 캐리어의 발생을 감소시킬 수도 있다.
또한, 활성층(16)용으로, In2MgO4에 있어서의 마그네슘(Mg)을 칼슘(Ca) 및 바륨(Ba) 중 적어도 어느 하나로 치환함으로써 획득된 재료가 사용될 수도 있다.
활성층(16)을 구성하는 산화물 반도체는 비정질 구조, 역 스피넬(spinel) 구조를 포함하는 스피넬 구조 또는 올리빈(olivine) 구조를 포함할 수도 있다. 또한, 활성층(16)을 구성하는 산화물 반도체는 결정 구조와 비정질 구조의 혼합 구조를 포함할 수도 있다. 또한, 활성층(16)을 구성하는 산화물 반도체는 스피넬 구조를 갖는 상(phase)과 올리빈 구조를 갖는 상의 혼합 상을 포함할 수도 있다. 또한, 활성층(16)을 구성하는 산화물 반도체에서, 산소가 질소 및 불소 중 적어도 어느 하나로 치환될 수도 있다. 이 경우, 산화물 반도체에서의 산소량이 정확하게 제어될 수도 있다.
도 2는 본 실시예에 따른 전계 효과 트랜지스터의 다른 예를 도시하는 단면도이다. 도 2에서, 도 1의 구성 요소와 동일한 구성 요소들에는 동일한 도면 부호가 할당되고, 그 설명은 생략한다. 도 2에 도시된 바와 같이, 전계 효과 트랜지스터(20)는, "톱-컨택트/바텀-게이트(top-contact/bottom-gate)"형 전계 효과 트랜지스터(FET)이다. 본 실시예에 따른 전계 효과 트랜지스터는, 도 1에 도시된 바와 같은 "바텀-컨택트/바텀-게이트"형에 한정되지 않고, "탑-컨택트/바텀-게이트"형, 도시하지 않은 "바텀-컨택트/탑-게이트"형, 및 도시하지 않은 "탑-컨택트/탑-게이트"형 전계 효과 트랜지스터를 포함한다. 이제까지, 본 실시예에 따른 전계 효과 트랜지스터의 개략적인 구성을 설명한다.
[본 실시예에 따른 전계 효과 트랜지스터의 제조 방법]
다음에, 도 1에 도시되는 "바텀-컨택트/탑-게이트"형 전계 효과 트랜지스터를 기초로 하여 전계 효과 트랜지스터의 제조 방법을 예로서 개략적으로 설명한다. 도 3a 내지 도 3e는 본 실시예에 따른 전계 효과 트랜지스터를 제조하는 프로세스의 예시적인 단계를 도시하는 도면이다. 도 3a 내지 도 3e에서, 도 1의 구성 요소와 동일한 구성 요소에는 동일한 도면 부호가 할당되고, 그 설명을 생략한다. 이하, 도 3a 내지 도 3e를 참조하여, 전계 효과 트랜지스터(10)를 제조하는 방법을 설명한다.
도 3a에 도시된 바와 같이, 유리 기판으로 제조된 기판(11) 상에 알루미늄(Al)으로 제조된 도전성막이 먼저 증착되고, 증착된 도전성막에 패턴이 에칭되어 게이트 전극(12)을 형성한다.
도 3b에 도시된 바와 같이, 게이트 전극(12)을 덮도록, 기판(11) 상에 스퍼터링에 의해 SiO2로 제조된 게이트 절연막(13)이 후속하여 형성된다. 도 3c에 도시된 바와 같이, 게이트 절연막(13) 상에 스퍼터링에 의하여 ITO로 제조된 도전성막이 형성되고, 도전성막에 패턴이 에칭되어, 소스 전극(14) 및 드레인 전극(15)을 형성한다.
도 3d에 도시된 바와 같이, 소스 전극(14) 및 드레인 전극(15) 사이에 형성된 채널 영역을 덮도록, 게이트 절연막(13) 상에 스퍼터링에 의하여 Mg와 In을 주성분으로 하는 산화물막(16x)이 형성된다(증착 단계). 도 3e에 도시된 바와 같이, 상기 증착 단계에서 획득된 산화물막(16x)으로 패턴이 에칭되어 활성층(16)을 형성한다(패터닝 단계). 그 후, 패터닝 단계가 수행된 후, 도 3d에서 활성층(16)은, 산화물막(16x)이 증착된 온도 보다 높은 온도(예컨대 300℃)에서 열 처리된다(열 처리 단계). 따라서, 본 실시예에 따른 전계 효과 트랜지스터가 획득된다. 이상이, 본 실시예에 따른 전계 효과 트랜지스터에 대한 개략적인 제조 방법을 설명한다.
다양한 실험의 결과, 도 3e의 패터닝 단계 후, 도 3d의 증착 단계에서 산화물막(16x)이 증착되는 온도보다 높은 온도에서 활성층(16)이 열 처리되는 열 처리 단계를 제공함으로써, 활성층(16)에의 손상이 방지될 수 있다는 것을 발견했다. 그 결과, 트랜지스터가 오프 상태에 있는 동안 전계 효과 트랜지스터의 특성의 열화가 방지될 수도 있다. 열 처리 단계에서, 채널 영역을 형성하는 활성층(16)의 적어도 부분을 열 처리하는 것으로 충분하다. 이하, 첨부된 도면을 참조하여 예 및 비교예를 설명한다.
[예 1]
도 4는 예 1의 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법을 도시하는 흐름도이다. 예 1에서, 도 1의 전계 효과 트랜지스터(10)는 단계 S11 내지 S18에 의해 제조되었고, 전계 효과 트랜지스터(10)의 특징이 평가되었다. 예 1의 전계 효과 트랜지스터는 도 4에 도시된 단계 S11 내지 S18에 의하여 제조된 전계 효과 트랜지스터(10)를 나타내는 것에 주목바란다.
예 1의 전계 효과 트랜지스터를 제조하는 방법은 도 4를 참조하여 이하에 설명한다. 단계 S11에서, 유리 기판(11) 상에 100nm의 증착된 두께를 갖도록 알루미늄(Al)을 증착했다. 단계 S12에서, 증착된 알루미늄(Al)은 에칭과 포토리소그래피에 의하여 라인형으로 패터닝되어, 게이트 전극(12)을 형성하였다.
단계 13에서, 스퍼터링에 의하여 200nm의 두께로 SiO2을 증착하여 게이트 절연막(13)을 형성하여 게이트 전극(12)을 덮었다. 단계 S14에서, 절연막(13) 위에 스퍼터링에 의하여 100nm의 두께로 ITO가 증착되었다. 단계 S15에서, 단계 S14에서 스퍼터링에 의하여 증착된 ITO막이 포토리소그래피와 에칭에 의하여 소스 전극(13) 및 드레인 전극(15)의 기하 구조를 형성하도록 패터닝되었다.
단계 S16에서, 스퍼터링에 의하여 활성층(16)으로서 사용된 Mg-In 산화물막을 증착하여 소스 전극(14)의 일부와 드레인 전극(15)의 일부를 덮었다. 이 단계에서, 스퍼터링 대상으로서 In2MgO4의 조성을 갖는 다결정 소결체가 사용된다. 스퍼터링 분위기로서 아르곤(Ar)과 산소(O2)의 혼합물이 사용되었고, 아르곤에 대한 산소의 비를 1.5%에 조정했다. 결과적으로, 150W의 스퍼터 전력에서 25분 동안 스퍼터링에 의하여 두께 100nm의 Mg-In 산화물막을 증착하였다. 단계 S16에서 기판(11)의 기판 온도를 제어하지 않았다는 것에 주목바란다. 이미 알려진 바와 같이, 기판(11)의 기판 온도는 스퍼터링 동안 자발적으로 상승하나, 40℃ 이하에 유지된다. 따라서, Mg-In 산화물막의 증착 온도는 40℃ 이하이다.
단계 S17에서, 단계 S16에서 스퍼터링에 의하여 증착된 Mg-In 산화물막이 포토리소그래피 또는 웨트 에칭에 의하여 활성층(16)의 기하 구조를 형성하도록 패터닝된다. 옥살산 수용액을 주성분으로 하는 에천트(etchant)가 웨트 에칭용으로 사용되었다. 그 결과, 채널 길이 5㎛와 채널 폭 40㎛을 갖는 트랜지스터(즉, 전계 효과 트랜지스터)가 형성되었다.
단계 S18에서, 단계 S17에서 형성된 트랜지스터는, Mg-In 산화물막의 증착 온도 이상의 온도(즉, 예 1에서는 40℃ 이상)에서 후속하여 열 처리되었다. 단계 S18의 열 처리 단계에서, 채널 영역을 형성하는 활성층(16)의 적어도 일부가 열 처리되는 것으로 충분하다는 것에 주목바란다. 예 1에서, 오븐에서 300℃에서 한 시간동안 활성층(16)이 열 처리되었다. 활성층(16)은 대기 중에서 열 처리되었다는 것에 주목바란다(단계 S18).
상기 단계들 S11 ~ S18에 의하여 제조된 전계 효과 트랜지스터는 전자를 캐리어로서 사용하는 전형적인 n형 트랜지스터이다. 도 5는, 예 1의 전계 효과 트랜지스터의 특성을 나타내는 그래프이다. 도 5는, 예 1의 전계 효과 트랜지스터에서, 소스-드레인 전압(V(DS))이 20V에 설정된 경우, 게이트 전압(V(G))과 소스-드레인 간 전류(I(DS)) 간의 관계를 도시한다.
도 5의 실선으로 도시된 바와 같이, 게이트 전압(V(G))이 -4V 이하인 경우(즉, 게이트 전극(12)에 -4V 이하의 전압이 인가되는 경우), 예 1의 전계 효과 트랜지스터가 오프 상태가 되고, 따라서 게이트 전압(V(G))= -4V에서 획득된 오프 전류값은 대략 0.1 pA이다. 게이트 전압(V(G))이 -4V를 넘으면, 소스-드레인간 전류(I(DS))는 증가하고, 따라서 게이트 전압(V(G)= 20V)에서 획득된 온 전류값은 30㎂에 달한다. 포화 영역에서 산출된 전계 효과 이동도는 2.9 cm2/Vs 이며, 8자릿수를 넘는 양호한 온/오프 비가 실현되었다.
동일한 단계 S11 내지 S18에 따라 전계 효과 트랜지스터의 샘플이 제조되어, 샘플의 특징이 평가되었다. 도 5의 점선으로 평가 결과를 나타낸다. 도 5에 도시된 바와 같이, 예 1의 특성을 나타내는 실선은 샘플의 특성을 나타내는 점선과 대략 일치하여, 예 1에서 제조된 전계 효과 트랜지스터와 샘플 간의 특성의 변동은 매우 작다는 것을 나타낸다.
[비교예 1]
비교예 1에서, 도 4에 도시된 단계 S11 ~ S17에 의해 전계 효과 트랜지스터(10)를 제작하였고, 전계 효과 트랜지스터(10)의 특성을 평가하였다. 비교예 1의 전계 효과 트랜지스터는 도 4에 도시된 단계 S11 ~ S17에 따라 제작한 전계 효과 트랜지스터(10)를 나타낸다. 비교예 1의 전계 효과 트랜지스터는, 도 4에 도시된 단계 S18을 행하지 않고 비교예 1의 전계 효과 트랜지스터가 제조되었다는 점에서 예 1의 것과 상이하다.
도 6은, 비교예 1의 전계 효과 트랜지스터의 특성을 나타내는 그래프이다. 도 6은 비교예 1의 전계 효과 트랜지스터에서, 소스-드레인 전압(V(DS))을 20V로 한 경우, 게이트 전압(V(G))과 소스-드레인간 전류(I(DS)) 간의 관계를 도시한다. 도 6에 도시된 바와 같이, 게이트 전압(V(G))이 -40V 내지 40V의 범위에서는, 트랜지스터가 온 또는 오프로 전환되지 않고, 따라서 오프 상태로 전환되지 않았다.
예 1 및 비교예 1의 결과로부터 명백한 바와 같이, Mg와 In을 주성분으로 하는 산화물 반도체를 활성층으로서 갖는 전계 효과 트랜지스터는, 열 처리 단계가 그 제조 방법의 단계에 부가되었다면, 활성층을 손상시키지 않고 또는 오프 상태 트랜지스터 특징의 열화없이 제조될 수도 있다. 열 처리 단계에서, 활성층은 Mg-In 산화물막의 증착 온도 이상의 온도에서 열 처리 되었다는 것에 주목바란다.
[비교예 2]
도 7은 비교예 2의 전계 효과 트랜지스터의 제조 방법을 도시하는 흐름도이다. 도 7에서, 도 4의 단계와 동일한 단계에는 동일한 도면 부호가 할당되었으며, 그 설명을 생략한다. 도 7의 단계 S27 및 단계 S28은 각각 도 4의 단계 S18 및 단계 S17과 동일한 단계임에 주목바란다. 즉, 도 7은, 도 4의 흐름도의 단계 S17 및 단계 S18이 역순으로 행해지는 흐름도를 도시한다.
비교예 2에서, 도 7에 도시된 단계 S11 ~ S16, S27 및 S28에 따라 도 1의 전계 효과 트랜지스터(10)를 제조하여, 전계 효과 트랜지스터(10)의 특성을 평가하였다. 비교예 2의 전계 효과 트랜지스터는 도 7의 단계 S11 ~ S16, S27 및 S28에 의해 제조한 전계 효과 트랜지스터(10)를 나타낸다는 것에 주목바란다. 비교예 2의 전계 효과 트랜지스터는, Mg-In 산화물막이 패터닝되어 활성층(16)의 기하 구조를 형성하는 패터닝 단계 S28 전에 열 처리 단계 S27을 행함으로써 비교예 2의 전계 효과 트랜지스터가 제조된다는 점에서 예 1의 것과 상이하다.
도 8은 비교예 2의 전계 효과 트랜지스터의 특성을 나타내는 그래프이다. 도 8은, 비교예 2의 전계 효과 트랜지스터에서, 소스-드레인 전압(V(DS))이 20V에 설정된 경우, 게이트 전압(V(G))과 소스-드레인간 전류(I(DS)) 간의 관계를 도시한다. 비교예 8에서, 도 7에 도시된 동일한 단계 S11 ~ S16, S27 및 S28에 의해 전계 효과 트랜지스터의 2개의 샘플이 제조되었고, 2개의 샘플의 특성이 평가되었다. 도 8에서, 실선과 점선은 2개의 샘플의 특성의 결과를 나타낸다.
도 8에 도시된 바와 같이, 포화 영역에서의 소스-드레인간 전류(I(DS))가 비교적 안정하지만, 예 1의 트랜지스터가 양호한 오프 상태를 나타내는 영역(즉, 게이트 전압 V(G) < -4V인 영역)에서 불안정한 전류가 소스 전극과 드레인 전극 사이에 흐른다. 트랜지스터가 오프에서 온으로의 행동을 보이지만, 소스-드레인간 전류(I(DS))가 증가가 시작된 게이트 전압은 대략 -20V였다. 또한, 도 8은 2개의 샘플 간의 특성의 변동이 현저했다는 것을 도시한다.
또한, 에칭 전에 획득된 2개의 샘플(도 7의 단계 S27과 단계 S28 사이에 획득된 샘플)의 특성을 평가한 바, 트랜지스터가 도 8에 도시된 오프 상태를 나타내어야 하는 전압 영역에서 관찰되었던 어떠한 특이적인 행동은 보여지지 않았다. 트랜지스터가 도 8에 도시된 오프 상태를 나타내어야 하는 전압 영역에서 이러한 특이한 행동은, 에칭 단계(즉, 도 7의 단계 S28)에서 활성층(16)에서 발생했던 손상때문에 발생했을 수도 있다.
예 1 및 비교예 2의 결과로부터 명백한 바와 같이, Mg 및 In을 주성분으로 하는 산화물 반도체를 활성층으로서 갖는 전계 효과 트랜지스터는, 그 제조 방법의 단계에서 패터닝 단계(도 4의 단계 S17)에 후속하여 열 처리 단계가 부가되었다면, 그 활성층에의 손상 또는 오프 상태 트랜지스터 특성의 열화없이 제조될 수도 있다. 패터닝 단계(도 4의 단계 S17)에서, Mg-In 산화물막은 포토리소그래피와 웨트 에칭에 의하여 패터닝되어 활성층(16)을 형성하였고, 열 처리 단계(도 14의 단계 S18)에서, 활성층은 Mg-In 산화물막의 증착 온도 이상의 온도에서 열 처리되었다는 것에 주목바란다. 이것은, 패터닝 단계에서 활성층(16)에 발생된 손상이 열 처리 단계를 실행함으로써 복구되었다는 것을 나타낸다.
(예2 ~ 예 5)
도 9는, 예 2 ~ 예 5의 전계 효과 트랜지스터의 제조 방법을 도시하는 흐름도이다. 도 9에서, 도 4의 단계와 동일한 단계에는 동일한 도면 부호가 할당되며, 그 설명은 생략한다. 예 2 ~ 예 5에서, 도 2의 전계 효과 트랜지스터(20)는 도 9에 도시된 단계 S11 ~ S13 및 S34 ~ S38에 의해 제조되었고, 전계 효과 트랜지스터(20)의 특성이 평가되었다. 예 2 ~ 예 5의 전계 효과 트랜지스터는 도 9에 도시된 단계 S11 ~ S13 및 단계 S34 ~ S38에 의해 제조된 전계 효과 트랜지스터(20)를 나타낸다는 것에 주목바란다. 열 처리 단계(단계 S38)에서의 온도는 예 2 ~ 예 5의 전계 효과 트랜지스터 간의 제조 방법에서 상이하다는 것에 주목바란다.
도 9를 참조하여, 예 2 ~ 예 5의 전계 효과 트랜지스터의 제조 방법을 설명한다. 예 2 ~ 예 5에서, 도 4에 나타낸 단계 S11 ~ S13과 동일한 단계가 먼저 실행되었다(단계 S11 ~ S13). 단계 S34에서, 스퍼터링에 의해 Mg-In 산화물막이 증착되어 활성층(16)을 형성한다. 이 단계에서, 스퍼터링 대상으로서, In2MgO4의 조성을 갖는 다결정 소결체를 이용했다. 스퍼터링 분위기로서 아르곤(Ar)과 산소(O2)의 혼합물이 사용되었고, 아르곤에 대한 산소의 비는 l.5%로 조정했다. 그리고, 150W의 스퍼터 파워에서 25분동안 두께 100nm의 두께를 갖는 Mg-In 산화물막을 스퍼터링에 의하여 증착하였다(단계 S34). 단계 S34에서, 기판(11)의 온도는 제어되지 않았다는 것에 주목바란다. 이미 알려진 바와 같이, 기판(11)의 기판 온도는 스퍼터링 동안 자발적으로 상승하나, 40℃ 이하에 유지된다. 따라서, Mg-In 산화물막의 증착 온도는 40℃이하이다.
단계 S35에서, 단계 S34에서 스퍼터링에 의하여 증착된 Mg-In 산화물막이 포토리소그래피 또는 웨트 에칭에 의하여 활성층(16)의 기하 구조를 형성하도록 패터닝되었다(단계 S35). 단계 S36에서, 레지스트가 활성층(16) 위에 도포되고, 활성층(16) 상의 레지스트가 노광되고 현상되어, 소스 전극(14) 및 드레인 전극(15)의 각 패턴을 갖는 레지스트층을 형성하고, 소스 전극(14)과 드레인 전극(15)의 각 패턴을 갖는 레지스트층 위에 알루미늄(Al)이 후속하여 증착되었다(단계 S36).
단계 S37에서, 단계 S36에서 형성된 레지스트층을 제거함으로써(리프트 오프법), 단계 S36에서 증착된 알루미늄(Al)이 소스 전극(14) 및 드레인 전극(15)의 기하 구조로 형성되었다. 그 결과, 채널 길이 50μ㎛ 및 채널 폭 2000㎛을 갖는 트랜지스터가 형성되었다.
단계 S38에서, 후속하여 단계 S37에서 형성된 트랜지스터가, Mg-In 산화물막의 증착 온도 이상의 온도(즉, 예 2 ~ 예 5에서 40℃ 이상)에서 열 처리된다. 단계 S38의 열 처리 단계에서, 채널 영역을 형성하는 활성층(16)의 적어도 일부를 열 처리하는 것으로 충분하다는 것에 주목바란다. 구체적으로는, 오븐에 단계 S37에서 형성된 트랜지스터를 배치하여, 이하 표 1에 나타낸 바와 같이 예 2 ~ 예 5에서 상이한 가열 온도(즉, 열 처리 온도)에서 1시간 동안 대기에서 열 처리하였다. 가열 온도는 오븐에 탑재된 열전대에 의하여 측정되었다는 것에 주목바란다.
열 처리 조건
예 온도 [℃] 시간 분위기
예 2 200 1시간 대기
예 3 250 1시간 대기
예 4 270 1시간 대기
예 5 300 1시간 대기
상기 단계 S11 ~ S13 및 S34 ~ S38에 따라 제조된 전계 효과 트랜지스터는, 전자를 캐리어로서 사용하는 전형적인 n형 트랜지스터이다. 도 10은, 예 2 ~ 예 5의 전계 효과 트랜지스터의 특성를 나타내는 그래프이다. 도 10은 예 2 ~ 예 5의 전계 효과 트랜지스터에서, 소스-드레인 전압(V(DS))을 20V로 한 경우, 게이트 전압(V(G))과 소스-드레인간 전류(I(DS)) 간의 관계를 도시한다.
표 2는 예 2 ~ 예 5에서 획득한 전류 상승시 전압, 전계 효과 이동도, 및 온/오프 비를 나타낸다. "전류 상승시 전압(voltage at current rise)"은, 소스-드레인간 전류(I(DS))의 양이 증가하기 시작하는 게이트 전압(V(G))을 나타내고, "전계 효과 이동도(field-effect mobility)"는 포화 영역에서 산출한 값을 나타내고, "온/오프 비(ON/OFF ratio)"는 게이트 전압(V(G)= 20V)에서 소스-드레인간 전류(I(DS))의 값과, 소스-드레인간 전류(I(DS))의 최소값 간의 비를 나타낸다는 것에 주목바란다.
도 11은 예 2 ~ 예 5의 전계 효과 트랜지스터에서의 전류 상승시 전압의 열 처리 온도 의존성을 나타내는 그래프이고, 도 12는 예 2 ~ 예 5의 전계 효과 트랜지스터의 전계 효과 이동도의 열 처리 온도 의존성을 나타내는 그래프이다.
TFT 특성
예 전류 상승시전압[V] 전계 효과이동도[cm2/Vs] 온/오프 비
예 2 -32 0.45 2.0 x 105
예 3 -13 1.28 3.5 x 106
예 4 -5 1.04 2.2 x 105
예 5 -2 2.66 2.7 x 108
도 10 내지 도 12와 표 2에 도시된 바와 같이, 가열 온도(열 처리 온도)는 활성층(16)으로서 사용되는 Mg-In 산화물막의 증착 온도 이상이면, 패터닝 단계에서 활성층(16)에서의 손상을 방지하는 데 어느 정도 효과를 달성할 수도 있으나, 가열 온도는 바람직하게는 200℃ 이상이고, 보다 바람직하게는 300℃ 내지 500℃의 범위이다. 가열 온도(열 처리 온도)가 상기 범위보다 낮으면, 전류 상승시 전압은 마이너스값과 큰 절대값이 된다. 전류 상승시 전압은, 가열 온도가 상승할 때 0V에 근접하고, 가열 온도가 300℃ 이상일 때 일정해진다. 전계 효과 이동도와 온/오프 비도 가열 온도의 증가에 따라 증가한다. 특히, 온/오프 비는, 열 처리 온도가 270℃(예 4)에서 300℃(예 5)로 상승될 때 실질적인 증가를 나타낸다. 열 처리 효과의 온도 의존성은, 활성층의 막 두께, 게이트 절연막의 종류, 또는 활성층의 상태에 따라 변할 수도 있고, 따라서 열 처리 온도는 원하는 획득되는 특성에 기초하여 적절히 설정될 수도 있다.
열 처리 온도가 200℃ 이상으로 설정되면, 이용 가능한 TFT 특성이 획득될 수도 있다(예 2). 열 처리 온도가 300℃ 이상으로 설정되면, 어떠한 구성의 트랜지스터에서도 충분한 열 처리 효과를 관찰할 수도 있다. 또한, 열 처리 온도가 300℃ 이상에 설정되면, 충분히 높은 전계 효과 이동도와 충분히 높은 온/오프 비와 0V에서 소스-드레인간 전류(I(DS))의 급속 상승을 나타내는 TFT용으로 특히 바람직한 특성을 얻을 수도 있다(예 5). 그러나, 열 처리 온도가 500℃보다 높이 상승되면, 활성층(16)과 소스 및 드레인 전극(14, 15) 간의 전기적인 접촉이 나빠져, 온 전류가 감소한다. 따라서, 가열 온도(열 처리 온도)는 500℃ 이하인 것이 바람직하다.
상기 실시예, 예 및 비교예에서 나타낸 바와 같이, Mg와 In을 주성분으로 하는 산화물 반도체를 활성층으로서 갖는 전계 효과 트랜지스터는, 그 제조 방법의 단계에 패터닝 단계 후에 열 처리 단계가 부가된다면, 활성층에의 손상 또는 오프 상태 트랜지스터의 특성의 열화를 유발시키지 않고 제조될 수도 있다. 패터닝 단계에서, Mg-In 산화물막이 포토리소그래피와 웨트 에칭에 의하여 패터닝되어 활성층(16)을 형성하였고, 열 처리 단계에서, Mg-In 산화물막의 증착 온도 이상의 온도에서 활성층이 열 처리되었다는 것에 주목바란다.
예 및 비교예의 결과는, 열 처리 온도가 열 처리 단계에서 200℃ 이상에 설정되는 경우, 효과적인 트랜지스터를 갖는 전계 효과 트랜지스터가 획득될 수도 있다는 것을 보여주었다.
또한, 예 및 비교예의 결과는, 열 처리 온도가 열 처리 단계에서 300℃ 내지 500℃의 범위에 설정되는 경우, 상당히 효과적인 트랜지스터 특징을 갖는 전계 효과 트랜지스터가 획득될 수도 있다는 것을 보여주었다.
[예 6 ~ 예 9]
예 2 ~ 예 5의 전계 효과 트랜지스터의 활성층(16) 각각의 수소 원자의 농도는 SIMS(secondary ion mass spectrometry)에 의해서 측정되었고, 결과가 예 6 ~ 예 9에서와 같이 획득되었다. 수소 원자 농도는, 알루미늄(Al)으로 제조된 소스 전극(14) 및 드레인 전극(15)이 적층되어 있지 않은 활성층(16)의 영역에서 측정되었고, 깊이 방향에서 분석을 하였다.
[비교예 3]
비교예 1의 전계 효과 트랜지스터의 활성층(16)에서의 수소 원자의 농도는 SIMS에 의하여 측정되었고, 그 결과는 비교예 3에서와 같이 획득되었다. 수소 원자의 농도는, 알루미늄(Al)으로 제조된 소스 전극(14) 및 드레인 전극(15)이 적층되어 있지 않은 활성층(16)의 영역에서 측정되었고, 깊이 방향으로 분석을 하였다.
[비교예 4]
패터닝 단계에서 손상을 받지 않는 활성층에 관한 정보를 얻기 위하여, 예 2의 전계 효과 트랜지스터의 샘플은 단계 S35 및 단계 S37을 행하지 않고 제작되었다(도 9 참조). 즉, 예 2의 전계 효과 트랜지스터의 제조된 샘플은 패터닝 단계에서 활성층에서의 손상은 없고, 열 처리 단계에서 300℃에서 여전히 열 처리되었다. 이 샘플로, 활성층(16)에서의 수소 원자의 농도는 예 6 ~ 예 9에서와 유사한 방식으로 SIMS에 의하여 측정되었고, 그 결과는 비교예 4에서와 같이 획득되었다.
도 13은 예 6 ~ 예 9와 비교예 3 및 4에서 활성층(16)과 게이트 절연막(13) 사이의 계면 근처에서 측정된 활성층(16)의 수소 원자의 농도를 나타내는 그래프이다. 도 13에 도시된 바와 같이, 수소 원자의 최저 농도는, 패터닝 단계를 실행하지 않고 제조되는 비교예 4의 샘플에서 획득되었다. 이는, 패터닝 단계에서 활성층(16)에 수소 원자가 사용되었다는 것을 보여준다. 대조적으로, 패터닝 단계 후에 열 처리 단계를 실행하지 않고 제조된 비교예 3의 샘플에서 수소 원자의 최고 농도가 획득되었다. 이것은, 열 처리가 수소 원자의 농도 저하의 효과를 제공한다는 것을 보여준다(예 6 ~ 예 9의 결과에 기초하여).
예 6 ~ 예 9의 결과로부터 명백한 바와 같이, 열 처리 온도가 높을 수록, 수소의 농도 저하 효과가 높아질 것이다. 열 처리 온도가 200℃ 이상 설정되면, 수소 원자의 농도는 1021/cm3 이하일 것이다. 그 결과, 양호한 특성을 갖는 전계 효과 트랜지스터를 획득할 수도 있다. 또한, 열 처리 온도가 300℃ 이상으로 설정되면, 수소 원자의 농도는, 손상을 받지 않는 샘플(즉, 비교예 4)에 필적하는 1020/cm3 이하일 수도 있다. 그 결과, 우수한 특성을 갖는 전계 효과 트랜지스터가 획득될 수도 있다.
상기 결과는, 열 처리가 트랜지스터 특성을 향상시킬 수도 있다는 것을 보여준다. 이것은, 활성층이 형성되는 패터닝 단계 후에, Mg-In 산화물막의 증착 온도 이상의 온도에서 활성층이 열 처리되는 열 처리 단계가 수행되면, 여분의 캐리어의 발생이나 캐리어 트래핑(trapping)에 의하여 유발된 활성층의 손상이 복구된다는 것을 제안한다. 특히, 웨트 에칭에 의하여 활성층을 패터닝하는 동안, 활성층에 수소 원소가 사용되어, 캐리어를 발생시켜 트랜지스터 특성을 열화시킨다. 그러나, 열 처리의 후속 단계에 의하여 수소 원자의 농도가 저하되면, 우수한 트랜지스터 특성이 달성될 수도 있다.
이제까지 바람직한 실시예 및 예를 설명하였다. 그러나, 본 발명은 상술된 실시예, 예, 및 비교에에 한정되지 않는다. 다양한 변형 및 치환이 본 발명의 범위를 벗어나지 않고 상기 실시예, 예, 및 비교예에 행해질 수도 있다.
개시된 기술은, 패터닝 단계에서 에칭에 의하여 활성층을 패터닝하는 동안, 활성층에의 손상을 방지할 수 있는 Mg 및 In을 주성분으로 하는 활성층을 갖는 전계 효과 트랜지스터의 제조 방법, 및 이러한 방법으로 제조된 전계 효과 트랜지스터를 제공할 수도 있어, 생성된 전계 효과 트랜지스터가 손상을 거의 받지 않는다.
지금까지 본 발명을 실행하기 위한 예시적인 실시예를 설명했다. 본 발명은 이들 실시예에 제한되는 것이 아니라, 본 발명의 범위를 벗어나지 않고 다양한 변동 및 수정이 행해질 수도 있다.
10, 20 : 전계 효과 트랜지스터 11 : 기판
12 : 게이트 전극 13 : 게이트 절연막
14 : 소스 전극 15 : 드레인 전극
16 : 활성층 16x : 산화물막

Claims (13)

  1. 게이트 전극, 소스 전극, 드레인 전극, 및 채널 영역을 형성하는 활성층을 포함하는 전계 효과 트랜지스터의 제조 방법으로서, 상기 활성층은 마그네슘과 인듐을 포함하는 산화물 반도체를 포함하고, 상기 방법은,
    In2Mg04을 포함하는 산화물막을 증착하는 증착 단계;
    에칭을 포함하는 프로세스에 의하여 상기 산화물막을 패터닝하여 In2Mg04을 포함하는 산화물 반도체를 포함하는 활성층을 획득하는 패터닝 단계; 및
    상기 패터닝 단계 후에, 상기 획득된 활성층을 열 처리하는 열 처리 단계
    를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 열 처리 단계에서, 상기 획득된 활성층을 가열하기 위한 열 처리 온도는, 상기 증착 단계에서 상기 산화물막이 증착되는 증착 온도 이상인 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 열 처리 단계에서, 상기 획득된 활성층을 가열하기 위한 열 처리 온도는 200℃ 이상인 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 열 처리 단계에서, 상기 획득된 활성층을 가열하기 위한 열 처리 온도는 300℃ 내지 500℃의 범위 내인 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 증착 단계에서, 알루미늄(Al)과 갈륨(Ga) 중 하나 이상이 In2Mg04을 포함하는 상기 산화물막의 인듐(In)의 일부에 치환되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 증착 단계에서, 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba) 중 하나 이상이 In2Mg04을 포함하는 상기 산화물막의 마그네슘(Mg)의 일부에 치환되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 증착 단계에서, 알루미늄(Al)과 갈륨(Ga) 중 하나 이상이 In2Mg04을 포함하는 상기 산화물막의 인듐(In)의 일부에 치환되고, 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba) 중 하나 이상이 In2Mg04을 포함하는 상기 산화물막의 마그네슘(Mg)의 일부에 치환되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 증착 단계에서, In2Mg04을 포함하는 상기 산화물막은, In2Mg04을 포함하는 상기 산화물막의 적어도 일부가 스피넬(spinel) 구조 또는 올리빈(olivine) 구조를 포함하도록 증착되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 증착 단계에서, In2Mg04을 포함하는 상기 산화물막은, 상기 산화물막의 적어도 일부가 비정질이도록 증착되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  11. 제 1 항에 있어서,
    상기 증착 단계에서, 질소와 불소 중 하나 이상이 In2Mg04을 포함하는 상기 산화물막의 산소의 일부에 치환되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  12. 전계 효과 트랜지스터로서,
    게이트 전압을 인가하도록 구성된 게이트 전극;
    전류를 획득하도록 구성된 소스 전극과 드레인 전극;
    상기 소스 전극과 상기 드레인 전극에 인접하여 배치되며, 채널 영역을 형성하여, In2Mg04을 포함하는 산화물 반도체를 포함하는 활성층; 및
    상기 게이트 전극과 상기 활성층 사이에 배치된 게이트 절연막
    을 포함하고,
    상기 활성층과 상기 게이트 절연막 사이의 계면 근처의 상기 활성층의 수소 원자의 농도는 1021/cm3 이하인 것을 특징으로 하는 전계 효과 트랜지스터.
  13. 제 12 항에 있어서,
    상기 활성층과 상기 게이트 절연막 사이의 계면 근처의 상기 활성층의 수소 원자의 농도는 1020/cm3 이하인 것을 특징으로 하는 전계 효과 트랜지스터.
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