TW202025400A - 形成裝置之方法，以及相關之裝置及電子系統 - Google Patents

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Abstract

一種形成一裝置之方法包括在上覆於實質上不透氫氣之一阻障結構之導電結構上方形成犧牲支柱結構。該等犧牲支柱結構係藉由在正交於該等導電結構線性延伸之一第二橫向方向之一第一橫向方向上線性延伸之溝槽彼此分離。形成在該等溝槽內且橫向鄰近該等犧牲支柱結構之側壁之閘極電極。移除該等犧牲支柱結構以在該等閘極電極之間形成開口。形成在該等開口內且橫向鄰近該等閘極電極之側壁之介電襯裡結構。在形成該等介電襯裡結構之後在該等開口內形成通道結構。該等通道結構包括具有大於多晶矽之帶隙之一帶隙之一半導電材料。在該等通道結構上形成導電接觸件。亦描述一種裝置、一種記憶體裝置及一種電子系統。

Description

形成裝置之方法，以及相關之裝置及電子系統
本發明之實施例係關於半導體裝置設計及製造之領域。更明確言之，本發明之實施例係關於形成一半導體裝置之方法，及相關半導體裝置、記憶體裝置及電子系統。
半導體裝置設計者通常希望藉由減小個別特徵之尺寸及藉由減小相鄰特徵之間的分離距離來提高一半導體裝置內之特徵之整合或密度位準。另外，半導體裝置設計者通常希望設計不僅緊湊而且提供效能優點以及簡化設計之架構。
一半導體裝置之一實例係一記憶體裝置。記憶體裝置通常係提供為電腦或其他電子裝置中之內部積體電路。存在諸多種類之記憶體，包含(但不限於)：隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、鐵電隨機存取記憶體(FeRAM)、快閃記憶體及電阻可變記憶體。電阻可變記憶體之非限制性實例包含電阻性隨機存取記憶體(ReRAM)、導電橋隨機存取記憶體(導電橋RAM)、磁性隨機存取記憶體(MRAM)、相變材料(PCM)記憶體、相變隨機存取記憶體(PCRAM)、旋轉力矩轉移隨機存取記憶體(STTRAM)、基於氧空位之記憶體及可程式化導體記憶體。
一記憶體裝置之一典型記憶體胞元包含一存取裝置(例如，一電晶體)及一記憶體儲存結構(例如，一電容器)。該存取裝置通常包含介於一對源極/汲極區域之間的一通道區域，及經組態以透過該通道區域使該等源極/汲極區域彼此電連接之一閘極。存取裝置可包括平面存取裝置或垂直存取裝置。平面存取裝置可基於在其源極區域與汲極區域之間的電流流動方向而區別於垂直存取裝置。在一垂直存取裝置之源極區域與汲極區域之間的電流流動主要實質上正交(例如，垂直)於一基板或該基板下面之基底結構之一主要(例如，主)表面，且在一平面存取裝置之源極區域與汲極區域之間的電流流動主要平行於基板或基板下面之基底之主要表面。
許多習知存取裝置將諸如單晶矽及多晶矽之半導電材料用於其等之通道。然而，使用此等材料可導致存取裝置中之一些較不期望之電性質(例如，高截止電流(Ioff )、低電子載子遷移率、在閘極氧化物材料與通道之間的一介面處之散射)。另外，此等材料之相對較小帶隙可阻礙(或甚至阻止)對存取裝置之其他電性質(例如，較高接通電流(Ion )、較快切換速度、較低操作電壓、減少之電流洩漏)之改良。已研究其他半導電材料(諸如氧化物半導體材料)作為單晶矽及多晶矽之替代材料用於存取裝置之通道。此等材料可具有大於單晶矽及多晶矽之帶隙，且採用此等材料可促進存取裝置中之改良電性質(例如，較低Ioff )。然而，由氧化物半導體材料形成通道之習知方法可對包含該等通道之存取裝置之電性質產生負面影響。例如，蝕刻大量氧化物半導體材料以形成用於垂直存取裝置之垂直定向通道(例如，包含氧化物半導體材料之一通道支柱)之習知方法可使氧化物半導體材料曝露至可能對流動通過該等垂直定向通道之電流產生負面影響之蝕刻化學物質(例如，含氫電漿)，從而限制垂直存取裝置及採用垂直存取裝置之半導體裝置(例如，記憶體裝置)之效能。
因此，需要用於形成半導體裝置之新方法，以及新半導體裝置及電子系統。
在一些實施例中，一種形成一裝置之方法包括在上覆於實質上不透氫氣之一阻障結構之導電結構上方形成犧牲支柱結構。該等犧牲支柱結構係藉由在正交於該等導電結構線性延伸之一第二橫向方向之一第一橫向方向上線性延伸之溝槽彼此分離。形成在該等溝槽內且橫向鄰近該等犧牲支柱結構之側壁之閘極電極。移除該等犧牲支柱結構以在該等閘極電極之間形成開口。形成在該等開口內且橫向鄰近該等閘極電極之側壁之介電襯裡結構。在形成該等介電襯裡結構之後在該等開口內形成通道結構。該等通道結構包括具有大於多晶矽之帶隙之一帶隙之一半導電材料。在該等通道結構上形成導電接觸件。
在額外實施例中，一種裝置包括一第一阻障結構、導電線結構、通道支柱、介電襯裡結構、閘極電極、導電接觸件及一第二阻障結構。該第一阻障結構實質上不透氫氣。該等導電線結構上覆於該第一阻障結構且在一第一方向上橫向延伸。該等通道支柱上覆於該等導電線結構且各包括具有大於多晶矽之帶隙之一帶隙之一半導電材料。該等介電襯裡結構實質上橫向圍繞該等通道支柱之側壁。該等閘極電極係橫向鄰近該等介電襯裡結構之外側壁且在實質上垂直於該第一方向之一第二方向上橫向延伸。該等導電接觸件上覆於該等通道支柱。該第二阻障結構實質上不透氫氣且上覆於該等介電襯裡結構及該等閘極電極之上表面且跨該等上表面橫向延伸。
在進一步實施例中，一種記憶體裝置包括：字線；數位線；一阻障結構，其實質上不透氫氣而上覆於該等數位線；記憶體胞元，其等上覆於該阻障結構且電耦合至該等字線及該等數位線；及另一阻障結構，其實質上不透氫氣而上覆於該等記憶體胞元。各記憶體胞元包括電耦合至該等字線之至少一者之一垂直電晶體，及電耦合至該垂直電晶體之一電容器。該垂直電晶體包括：一通道支柱，其在該等數位線之一者上方且包括具有大於多晶矽之一帶隙之至少一半導體材料；至少一閘極電極，其橫向鄰近該通道支柱；及一介電襯裡結構，其介於該通道支柱與該至少一閘極電極之間。
在又進一步實施例中，一種電子系統包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一半導體裝置，其可操作地耦合至該處理器裝置。該半導體裝置包括一第一阻障結構、一垂直電晶體及一第二阻障結構。該第一阻障結構實質上不透氫氣。該垂直電晶體上覆於該第一阻障結構且包括：一通道結構，其包括具有大於多晶矽之一帶隙之至少一半導體材料；一閘極介電材料，其橫向圍繞該通道結構；及一閘極電極，其橫向鄰近該閘極介電材料。該第二阻障結構實質上不透氫氣且上覆於該垂直電晶體之該閘極介電材料及該閘極電極。
相關申請案之交叉參考 本申請案主張於2018年10月9日針對「Methods Of Forming a Semiconductor Device, And Related Semiconductor Devices, Memory Devices, and Electronic Systems」申請之美國臨時專利申請案第62/743,114號之申請日期之權利。
描述形成一半導體裝置之方法，同樣地，描述相關半導體裝置、記憶體裝置及電子系統。本發明之方法及結構可促進相較於習知裝置(例如，習知存取裝置、習知半導體裝置、習知記憶體裝置)及習知系統(例如，習知電子系統)具有增加之效能、減小之截止狀態電流、增加之效率、增加之可靠性及增加之耐久性之一或多者之裝置(例如，電晶體、半導體裝置、記憶體裝置)及系統(例如，電子系統)之形成。
以下描述提供特定細節(諸如材料種類、材料厚度及處理條件)以便提供本發明之實施例之一透徹描述。然而，一般技術人員將理解，可在不採用此等特定細節之情況下實踐本發明之實施例。實際上，可結合行業中所採用之習知製造技術實踐本發明之實施例。另外，下文提供之描述並未形成用於製造一半導體裝置(例如，一記憶體裝置)之一完整程序流程。下文描述之半導體裝置結構並未形成一完整半導體裝置。下文僅詳細描述理解本發明之實施例所需之該等程序動作及結構。由半導體裝置結構形成完整半導體裝置之額外動作可藉由習知製造技術來執行。又應注意，伴隨申請案之任何圖式僅用於闡釋性目的，且因此並不按比例繪製。此外，圖中共有之元件可保持相同數字標識。
如本文中所使用，術語「基板」意謂及包含其上形成額外材料之一基底材料或構造。該基板可為一半導體基板、一支撐結構上之一基底半導體層、一金屬電極或其上形成有一或多個層、結構或區域之一半導體基板。該基板可為一習知矽基板或包括一半導電材料層之其他塊體基板。如本文中所使用，術語「塊體基板」不僅意謂及包含矽晶圓，而且意謂及包含絕緣體上矽(SOI)基板(諸如藍寶石上矽(SOS)基板及玻璃上矽(SOG)基板)、一基底半導體基座上之矽之磊晶層及其他半導體或光電子材料(諸如矽鍺、鍺、砷化鎵、氮化鎵及磷化銦)。基板可經摻雜或未摻雜。藉由非限制性實例，一基板可包括以下至少一者：矽、二氧化矽、具有原生氧化物之矽、氮化矽、含碳氮化矽、玻璃、半導體、金屬氧化物、金屬、氮化鈦、含碳氮化鈦、鉭、氮化鉭、含碳氮化鉭、鈮、氮化鈮、含碳氮化鈮、鉬、氮化鉬、含碳氮化鉬、鎢、氮化鎢、含碳氮化鎢、銅、鈷、鎳、鐵、鋁及貴金屬。
如本文中所使用，術語「經組態」係指至少一結構及至少一設備之一或多者之以一預定方式促進該結構及該設備之一或多者之操作之一尺寸、形狀、材料組合物、材料分佈、定向及配置。
如本文中所使用，除非上下文另有清楚指示，否則單數形式「一(a)」、「一(an)」及「該」旨在亦包含複數形式。
如本文中所使用，「及/或」包含相關聯列舉項目之一或多者之任一組合及全部組合。
如本文中所使用，術語「縱向」、「垂直」、「橫向」及「水平」係關於在其中或其上形成一或多個結構及/或特徵之一基板(例如，基底材料、基底結構、基底構造等)之一主平面且並不一定藉由地球引力場予以定義。一「橫向」或「水平」方向係實質上平行於該基板之主平面之一方向，而一「縱向」或「垂直」方向係實質上垂直於該基板之主平面之一方向。基板之主平面係藉由基板之相較於基板之其他表面具有一相對較大面積之一表面予以界定。
如本文中所使用，「垂直鄰近」或「縱向鄰近」特徵(例如，結構、裝置)意謂及包含定位成彼此最垂直接近(例如，最垂直靠近)之特徵。另外，如本文中所使用，「水平鄰近」或「橫向鄰近」特徵(例如，結構、裝置)意謂及包含定位成彼此最水平接近(例如，最水平靠近)之特徵。
如本文中所使用，空間關係術語(諸如「在…下面」、「在…下方」、「下」、「底部」、「上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者)可為易於描述而用於描述如圖中所繪示之一元件或特徵與另一(些)元件或特徵之關係。除非另有指定，否則該等空間關係術語旨在涵蓋除如圖中所描繪之定向之外之不同材料定向。例如，若將圖中之材料反轉，則描述為在其他元件或特徵「下方」或「下面」或「之下」或「底部上」之元件將接著定向於其他元件或特徵之「上方」或「頂部上」。因此，取決於使用術語之背景內容，術語「下方」可涵蓋上方及下方兩種定向，此對於一般技術人員係顯而易見的。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉等)且相應地解釋本文中所使用之空間關係描述符。
如本文中所使用，關於一給定參數、性質或條件之術語「實質上」意謂及包含達到一般技術人員將理解該給定參數、性質或條件符合一差異度(諸如在可接受容限內)之一程度。藉由實例，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可滿足至少90.0%、滿足至少95.0%、滿足至少99.0%、滿足至少99.9%或甚至滿足100.0%。
如本文中所使用，關於一特定參數之一數值之「大約」或「近似」包含該數值及一般技術人員將理解之在該特定參數之可接受容限內之與該數值之一差異度。例如，關於一數值之「大約」或「近似」可包含在該數值之90.0%至110.0%之一範圍內之額外數值，諸如在數值之95.0%至105.0%之一範圍內、在數值之97.5%至102.5%之一範圍內、在數值之99.0%至101.0%之一範圍內、在數值之99.5%至100.5%之一範圍內或在數值之99.9%至100.1%之一範圍內。
除非上下文另有指示，否則本文中所描述之材料可藉由任何合適程序形成，包含(但不限於)：旋塗、毯覆式塗佈、化學氣相沈積(「CVD」)、原子層沈積(「ALD」)、電漿增強型ALD、物理氣相沈積(「PVD」) (包含濺鍍、蒸鍍、離子化PVD及/或電漿增強型CVD)，及/或磊晶生長。取決於待形成之特定材料，可由一般技術人員來選擇用於沈積或生長材料之技術。另外，除非上下文另有指示，否則可藉由任何合適程序來完成本文中所描述之材料之移除，該等程序包含(但不限於)：蝕刻(例如，乾式蝕刻、濕式蝕刻、氣相蝕刻)、離子銑削、研磨平坦化(例如，化學機械平坦化(「CMP」))及/或其他已知方法。
圖1至圖13係繪示形成用於一半導體裝置(例如，一記憶體裝置，諸如一FeRAM裝置、一DRAM裝置、一RRAM裝置、一導電橋RAM裝置、一MRAM裝置、一PCM裝置、一PCRAM裝置、一STTRAM裝置、一基於氧空位之記憶體裝置、一可程式化導體記憶體裝置)之一半導體裝置結構(例如，一記憶體結構)之一方法之實施例的簡化透視圖(即，圖1至圖4)及簡化部分橫截面視圖(即，圖5至圖7、圖8A、圖8B及圖9至圖13)。藉由下文所提供之描述，一般技術人員將易於明白本文中所描述之方法可用於各種裝置中。換言之，每當期望形成一半導體裝置時可使用本發明之方法。
參考圖1，形成一半導體裝置結構100以包含一第一阻障結構102。第一阻障結構102係由實質上不透氫氣之至少一介電材料形成且包含該至少一介電材料。第一阻障結構102可(舉例而言，諸如)在半導體裝置結構100之後續氫退火期間實質上阻礙(例如，阻止)氫通過其擴散。藉由非限制性實例，第一阻障結構102可包括以下一或多者：氧化鋁(AlOx )、氮氧化鋁(AlOx Ny )、氮化矽鋁(AlSix Ny )、氮氧化矽鋁(AlSix Oy Nz )、氮化硼(BNx )、氮化硼碳(BCx Ny )、碳化矽(SiCx )、氮化矽碳(SiCx Ny )及氮化矽(SiNx )。包含以上「x」、「y」及「z」之一或多者之式(例如，AlOx 、AlOx Ny 、AlSix Ny 、AlSix Oy Nz 、BNx 、BCx Ny 、SiCx 、SiCx Ny 、SiNx )表示複合材料，該複合材料貫穿其之一或多個區域針對鋁(Al)、硼(B)或矽(Si)之每一個原子含有一個元素之「x」個原子、另一元素(若有)之「y」個原子及一額外元素(若有)之「z」個原子之一平均比率。在式表示相對原子比而非嚴格化學結構時，第一阻障結構102可包括貫穿其之不同區域之一或多個化學計量化合物及/或一或多個非化學計量化合物，且「x」、「y」及/或「z」之值貫穿第一阻障結構102之不同區域可為整數或可為非整數。如本文中所使用，術語「非化學計量化合物」意謂及包含具有不能藉由明確定義之自然數之一比率表示且違反定比定律之一元素成分之一化學化合物。在一些實施例中，第一阻障結構102包括AlOx 。第一阻障結構120可形成於一基底結構(例如，一基板)上或上方。
接著參考圖1，可在第一阻障結構102上或上方形成線性導電結構104，且可在線性導電結構104上或上方形成線性犧牲結構108。另外，視需要且如圖2中所展示，一或多個額外線性導電結構106可垂直地形成於線性導電結構104與線性犧牲結構108之間。線性導電結構104、線性犧牲結構108及額外線性導電結構106 (若有)可在實質上彼此相同之方向(例如，X方向)上橫向延伸，且可展現實質上彼此類似之橫向尺寸(例如，長度、寬度)。溝槽110可橫向(例如，在Y方向上)介於橫向鄰近之線性導電結構104、橫向鄰近之線性犧牲結構108及橫向鄰近之額外線性導電結構106 (若有)之間且分離橫向鄰近之線性導電結構104、橫向鄰近之線性犧牲結構108及橫向鄰近之額外線性導電結構106 (若有)。溝槽110可自線性犧牲結構108之上表面垂直(例如，在Z方向上)延伸至第一阻障結構102之一上表面。
線性導電結構104可由至少一導電材料形成且包含至少一導電材料，該至少一導電材料諸如金屬、合金、導電金屬氧化物、導電金屬氮化物、導電金屬矽化物及導電摻雜半導體材料之一或多者。藉由非限制性實例，線性導電結構104可由以下一或多者形成且包含以下一或多者：釕(Ru)、鎢(W)、氮化鎢(WN)、鎳(Ni)、鉭(Ta)、氮化鉭(TaN)、矽化鉭(TaSi)、鉑(Pt)、銅(Cu)、銀(Ag)、金(Au)、鋁(Al)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、矽化鈦(TiSi)、氮化矽鈦(TiSiN)、氮化鋁鈦(TiAlN)、氮化鉬(MoN)、銥(Ir)、氧化銥(IrOx )、氧化釕(RuOx )、氮化釕鈦(RuTiN)及導電摻雜矽。在一些實施例中，線性導電結構104係由Ru形成且包含Ru。線性導電結構104可用作數位線(例如，資料線、位元線)，如下文進一步詳細描述。
線性犧牲結構108可由能夠相對於線性導電結構104、額外線性導電結構106 (若有)及一或多個隨後形成之材料(例如，介電材料)選擇性地移除之至少一材料形成且包含該至少一材料。後續選擇性移除線性犧牲結構108之材料可促進(例如，透過一鑲嵌程序)形成用於半導體裝置結構100之通道結構(例如，垂直通道結構)，而無需使該等通道結構之材料經受原本可能會對通道結構之所要特性(例如，電流特性)產生負面影響之一或多個減材移除(例如，蝕刻)程序，如下文進一步詳細描述。藉由非限制性實例，線性犧牲結構108可由以下各者形成且包含以下各者：矽(例如，單晶矽、多晶矽)、氮化矽、含碳材料(例如，SiOCN)、碳、光阻劑材料或另一材料。在一些實施例中，線性犧牲結構108係由多晶矽形成且包含多晶矽。
額外線性導電結構106 (若有)可由不同於線性導電結構104之導電材料之至少一導電材料(例如，金屬、合金、導電金屬氧化物、導電金屬氮化物、導電金屬矽化物及導電摻雜半導體材料之一或多者)形成且包含該至少一導電材料。藉由非限制性實例，額外線性導電結構106可由以下一或多者形成且包含以下一或多者：W、WN、Ni、Ta、TaN、TaSi、Pt、Cu、Ag、Au、Al、Mo、Ti、TiN、TiSi、TiSiN、TiAlN、MoN、Ir、IrOx 、Ru、RuOx 、RuTiN及導電摻雜矽。在一些實施例中，額外線性導電結構106係由TiN形成且包含TiN。
線性導電結構104、線性犧牲結構108、額外線性導電結構106 (若有)及溝槽110可各經個別形成以展現任何所要尺寸及間隔。可至少部分基於半導體裝置結構100之一所要功能及基於隨後形成之半導體裝置結構100之額外組件(例如，額外結構、額外材料)之尺寸及所要間隔來選擇線性導電結構104、線性犧牲結構108、額外線性導電結構106 (若有)及溝槽110之尺寸及間隔，如下文進一步詳細描述。如圖2中所展示，若經形成，則額外線性導電結構106可展現相對於線性導電結構104減小之厚度。
線性導電結構104、線性犧牲結構108、額外線性導電結構106 (若有)及溝槽110可使用本文中未詳細描述之習知程序(例如，習知沈積程序，諸如原地生長、旋轉塗佈、毯覆式塗佈、CVD、PECVD、ALD及PVD之一或多者；習知材料移除程序，諸如習知光微影程序及習知蝕刻程序)形成。
接著參考圖3，可在半導體裝置結構100之溝槽110 (圖2)內形成線性介電結構112。線性介電結構112可實質上填充溝槽110，且可實質上侷限於溝槽110之邊界(例如，垂直邊界、橫向邊界)內。如圖3中所展示，線性介電結構112之上表面可實質上與線性犧牲結構108之上表面共面。
線性介電結構112可由至少一介電材料形成且包含至少一介電材料，諸如以下一或多者：介電氧化物材料(例如，氧化矽，諸如二氧化矽(SiO2 )；磷矽酸鹽玻璃；硼矽酸鹽玻璃；硼磷矽酸鹽玻璃；氟矽酸鹽玻璃；氧化鋁；高k氧化物，諸如氧化鉿(HfOx )；其等之一組合)、介電氮化物材料(例如，SiN)、介電氮氧化物材料(例如，SiON)、介電碳氮化物材料(例如，SiCN)及介電碳氮氧化物材料(例如，SiOCN)及非晶碳。在一些實施例中，線性介電結構112包括SiO2 。
線性介電結構112可使用本文中未詳細描述之習知程序及習知處理設備來形成。藉由非限制性實例，一介電材料可非保形地形成(例如，沈積)於線性導電結構104、線性犧牲結構108、額外線性導電結構106 (若有)及第一阻障結構102之在溝槽110 (圖2)內部及外部之經曝露表面上方，且可透過至少一平坦化程序(諸如一習知CMP程序)移除在溝槽110外部之介電材料之部分。
接著參考圖4，可移除線性犧牲結構108 (圖3)及線性介電結構112 (圖3)之部分以形成在垂直於線性導電結構104延伸之方向之一方向(例如，Y方向)上橫向延伸之犧牲支柱結構116、介電支柱結構114及額外溝槽118；且線性閘極電極120 (例如，閘極電極)可形成於額外溝槽118內。線性閘極電極120可用作字線(例如，存取線)，如下文進一步詳細描述。如圖4中所展示，額外溝槽118橫向(例如，在X方向上)介於橫向鄰近之犧牲支柱結構116與橫向鄰近之介電支柱結構114之間且分離橫向鄰近之犧牲支柱結構116與橫向鄰近之介電支柱結構114。犧牲支柱結構116之側壁(例如，側表面)可實質上與介電支柱結構114之側壁共面。
可藉由使半導體裝置結構100經受至少一材料移除程序(例如，至少一蝕刻程序)來形成犧牲支柱結構116、介電支柱結構114及額外溝槽118。該材料移除程序可移除線性犧牲結構108 (圖3)及線性介電結構112 (圖3)之經曝露部分，同時使第一阻障結構102、線性導電結構104及額外線性導電結構106 (若有)保持實質上完整(例如，未經移除、未經蝕刻)。在此項技術中已知且在本文中未詳細描述合適選擇性材料移除程序(例如，遮罩及蝕刻程序)。
線性閘極電極120可經形成橫向鄰近在額外溝槽118內之犧牲支柱結構116及介電支柱結構114之經曝露側壁。線性閘極電極120可在垂直於線性導電結構104延伸之方向之一方向(例如，Y方向)上橫向延伸。如圖4中所展示，在一些實施例中，橫向介於橫向鄰近之犧牲支柱結構116與橫向鄰近之介電支柱結構114之間的額外溝槽118之各者在其中包含線性閘極電極120結構之兩者(2)。因此，線性閘極電極120之組態可促進後續形成個別地包含橫向鄰近一通道結構之兩個(2)相對側之線性閘極電極120之兩者(2)之「雙閘式」電晶體，如下文進一步詳細描述。在額外實施例中，橫向介於橫向鄰近之犧牲支柱結構116與橫向鄰近之介電支柱結構114之間的一些額外溝槽118在其中包含少於兩個(2)之線性閘極電極120結構。例如，一些額外溝槽118在其中可包含一單個(例如，唯一)線性閘極電極120，或在其中可不包含線性閘極電極120 (例如，若一橫向鄰近之額外溝槽118在其中仍包含兩個(2)線性閘極電極120)以促進後續形成個別地包含橫向鄰近一通道結構之一側之線性閘極電極120之一者(1)但不包含橫向鄰近該通道結構之一相對側之線性閘極電極120之另一者(1)之「單閘式」電晶體。
線性閘極電極120可由至少一導電材料形成且包含至少一導電材料，該至少一導電材料諸如金屬、金屬合金、導電金屬氧化物、導電金屬氮化物、導電金屬矽化物及導電摻雜半導體材料之一或多者。例如，線性閘極電極120可由以下一或多者形成且包含以下一或多者：W、WN、Ni、Ta、TaN、TaSi、Pt、Cu、Ag、Au、Al、Mo、Ti、TiN、TiSi、TiSiN、TiAlN、MoN、Ir、IrOx 、Ru、RuOx 、RuTiN及導電摻雜矽。線性閘極電極120之材料組合物可相同於或可不同於線性導電結構104及額外線性導電結構106 (若有)之一或多者之材料組合物。在至少一些實施例中，線性閘極電極120係由TiN形成且包含TiN。
線性閘極電極120可各以任何合適橫向尺寸(例如，在X方向及Y方向上之橫向尺寸)形成。藉由非限制性實例，線性閘極電極120之各者可經形成以具有在自約5奈米(nm)至約15 nm (諸如自約5 nm至約10 nm或自約10 nm至約15 nm)之一範圍內之在X方向上之一寬度。在一些實施例中，線性閘極電極120之各者經形成以具有在自約5 nm至約10 nm之一範圍內之一寬度。
線性閘極電極120可使用本文中未詳細描述之習知程序及習知處理設備形成於額外溝槽118內。藉由非限制性實例，一導電材料可保形地形成(例如，透過一PVD程序、一CVD程序、一ALD程序及一旋塗程序之一或多者沈積)於半導體裝置結構100之在額外溝槽118內部及外部之經曝露表面上方，且接著可執行一蝕刻程序以自半導體裝置結構100之在額外溝槽118外部之表面及自額外溝槽118之底面(例如，額外線性導電結構106 (若存在)之上表面、線性導電結構104之上表面)移除該導電材料，同時至少部分維持在額外溝槽118內之犧牲支柱結構116及介電支柱結構114之側壁上之導電材料以形成線性閘極電極120。
接著參考圖5，圖5係在除了參考圖4所描述之處理外之半導體裝置結構100之額外處理之後的關於圖4中所展示之線A-A之半導體裝置結構100的一部分橫截面視圖，隔離結構122可形成於半導體裝置結構100之額外溝槽118 (圖4)內。隔離結構122可實質上填充額外溝槽118之剩餘部分(例如，未藉由線性閘極電極120佔據之額外溝槽118之體積)，且可實質上侷限於額外溝槽118之邊界(例如，垂直邊界、橫向邊界)內。如圖5中所展示，隔離結構122之上表面可實質上與犧牲支柱結構116之上表面及介電支柱結構114之上表面共面。
隔離結構122可由至少一介電材料形成且包含至少一介電材料，諸如以下一或多者：介電氧化物材料(例如，氧化矽，諸如SiO2 ；磷矽酸鹽玻璃；硼矽酸鹽玻璃；硼磷矽酸鹽玻璃；氟矽酸鹽玻璃；氧化鋁；高介電常數氧化物，諸如HfOx ；其等之一組合)、介電氮化物材料(例如，SiN)、介電氮氧化物材料(例如，SiON)、介電碳氮化物材料(例如，SiCN)及介電碳氮氧化物材料(例如，SiOCN)及非晶碳。在一些實施例中，隔離結構122包括SiO2 。
隔離結構122可使用本文中未詳細描述之習知程序及習知處理設備來形成。藉由非限制性實例，一介電材料可非保形地形成(例如，沈積)於半導體裝置結構100之在額外溝槽118 (圖4)內部及外部之經曝露表面上方，且接著可透過至少一平坦化程序(諸如一習知CMP程序)移除在額外溝槽118外部之介電材料之部分。
接著參考圖6，選擇性地移除犧牲支柱結構116 (圖5)以形成開口124 (例如，孔隙、通孔)。如圖6中所展示，開口124可定位成橫向鄰近線性閘極電極120。開口124之幾何組態(例如，形狀、尺寸)可實質上對應於(例如，實質上相同於)犧牲支柱結構116 (圖5)之幾何組態。開口124之橫向邊界可至少部分藉由線性閘極電極120、隔離結構122及介電支柱結構114 (圖4)之側表面界定；且開口124之下垂直邊界可至少部分藉由額外線性導電結構106 (若存在)之上表面或線性導電結構104之上表面界定。
可使用本文中未詳細描述之習知材料移除程序(例如，習知蝕刻程序，諸如一習知濕式蝕刻程序及一習知乾式蝕刻程序之一或多者)相對於半導體裝置結構100之其他組件(例如，介電支柱結構114、線性閘極電極120、隔離結構122、線性導電結構104、額外線性導電結構106 (若有)、第一阻障結構102)選擇性地移除犧牲支柱結構116 (圖5)。
接著參考圖7，在開口124內形成介電襯裡結構126 (例如，閘極介電結構)。如圖7中所展示，介電襯裡結構126部分填充開口124。在開口124內，介電襯裡結構126係定位成橫向鄰近線性閘極電極120、隔離結構122及介電支柱結構114 (圖4)之側表面。開口124之底面之中心部分可不含有介電襯裡結構126。另外，若存在，則可選擇性地移除下伏於溝槽且未藉由介電襯裡結構126覆蓋之額外線性導電結構106之部分以曝露線性導電結構104之上表面。
介電襯裡結構126可由至少一介電材料(例如，至少一介電氧化物材料)形成且包含該至少一介電材料，諸如以下一或多者：SiO2 、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、氧化鋁及高介電常數氧化物(例如，氧化鉿(HfOx )、氧化鈮(NbOx )、氧化鈦(TiOx ))。在一些實施例中，介電襯裡結構126係由SiO2 形成且包含SiO2 。
可選擇介電襯裡結構126之尺寸(及因此，開口124之剩餘部分之尺寸)以對待形成於開口124之剩餘部分中之額外結構提供所要尺寸及間隔。介電襯裡結構126可(例如)經橫向設定大小(例如，在X方向上)以促進展現所要橫向尺寸及所要橫向間隔之通道結構之形成，如下文進一步詳細描述。藉由非限制性實例，介電襯裡結構126之各者可經形成以具有其介電材料之一橫向寬度，該橫向寬度小於或等於約20 nm，諸如小於或等於約10 nm或小於或等於約5 nm。在一些實施例中，介電襯裡結構126之各者經形成以具有其介電材料之在自約5 nm至約10 nm之一範圍內之一橫向寬度。
介電襯裡結構126可使用本文中未詳細描述之習知程序及習知處理設備來形成。藉由非限制性實例，一介電材料(例如，介電氧化物材料)可保形地形成(例如，透過一PVD程序、一CVD程序、一ALD程序及一旋塗程序之一或多者沈積)於半導體裝置結構100之在開口124內部及外部之經曝露表面上方，且接著可執行一各向異性蝕刻程序以自半導體裝置結構100之在開口124外部之表面及自下伏於開口124之中心部分之額外線性導電結構106 (若存在)或線性導電結構104 (例如，若額外線性導電結構106不存在)之上表面之部分移除該介電材料，同時維持在線性閘極電極120、隔離結構122及介電支柱結構114 (圖4)之側表面上之介電材料以形成介電襯裡結構126。另外，若存在額外線性導電結構106，則可(例如，透過至少一額外材料移除程序)選擇性地移除其未由介電襯裡結構126覆蓋之剩餘部分以使開口124垂直延伸且曝露線性導電結構104之上表面。
接著參考圖8A，可在半導體裝置結構100之在開口124 (圖7)內部及外部之表面上方形成一通道材料128。通道材料128可實質上填充開口124 (圖7)之剩餘(例如，未填充)部分。如圖8A中所展示，在先前藉由開口124 (圖7)佔據之邊界(例如，垂直邊界、橫向邊界)內，通道材料128可定位成橫向鄰近介電襯裡結構126及額外線性導電結構106 (若存在)，且可定位於線性導電結構104上或上方。
通道材料128可由包含具有大於多晶矽之帶隙之一帶隙(諸如大於1.65電子伏特(eV)之一帶隙)之至少一區域之至少一半導電材料形成且包含該至少一半導電材料。例如，通道材料128可包括包含以下一或多者(例如，一者、兩者或兩者以上、三者或三者以上)之氧化物半導體材料：氧化鋅錫(Znx Sny O，通常被稱為「ZTO」)、氧化銦鋅(Inx Zny O，通常被稱為「IZO」)、氧化鋅(Znx O)、銦鎵鋅氧化物(Inx Gay Znz O，通常被稱為「IGZO」)、銦鎵矽氧化物(Inx Gay Siz Oa ，通常被稱為「IGSO」)、氧化銦鎢(Inx Wy O，通常被稱為「IWO」)、氧化銦(Inx O)、氧化錫(Snx O)、氧化鈦(Tix O)、氮氧化鋅(Znx ONz )、氧化鎂鋅(Mgx Zny O)、鋯銦鋅氧化物(Zrx Iny Znz O)、鉿銦鋅氧化物(Hfx Iny Znz O)、錫銦鋅氧化物(Snx Iny Znz O)、鋁錫銦鋅氧化物(Alx Sny Inz Zna O)、矽銦鋅氧化物(Six Iny Znz O)、鋁鋅錫氧化物(Alx Zny Snz O)、鎵鋅錫氧化物(Gax Zny Snz O)、鋯鋅錫氧化物(Zrx Zny Snz O)及其他類似材料。包含以上「x」、「y」、「z」及「a」之至少一者之式(例如，Znx Sny O、Inx Zny O、Inx Gay Znz O、Inx Wy O、Inx Gay Siz O、Alx Sny Inz Zna O)表示複合材料，該複合材料貫穿其之一或多個區域針對每一個氧(O)原子含有一個元素之「x」個原子、另一元素(若有)之「y」個原子、一額外元素(若有)之「z」個原子及另一元素(若有)之「d」個原子之一平均比率。在該式表示相對原子比而非嚴格化學結構時，通道材料128可包括貫穿其之不同區域之一或多個化學計量化合物及/或一或多個非化學計量化合物，且「x」、「y」、「z」及「a」之值貫穿通道材料128之不同區域可為整數或可為非整數。如本文中所使用，術語「非化學計量化合物」意謂及包含具有不能藉由明確定義之自然數之一比率表示且違反定比定律之一元素成分之一化學化合物。
通道材料128可為實質上均質或可為非均質。在一些實施例中，通道材料128係實質上均質，使得通道材料128展現其元素之一實質上均勻(例如，均等、不可變)分佈。例如，包含於通道材料128中之各元素(例如，一或多種金屬、一或多種類金屬、氧)之量(例如，原子濃度)貫穿通道材料128之尺寸(例如，橫向尺寸、垂直尺寸)不改變。在額外實施例中，通道材料128係實質上非均質的，使得通道材料128展現其元素之一或多者之一實質上非均勻(例如，非均等、可變)分佈。例如，包含於通道材料128中之一或多種元素(例如，一或多種金屬、一或多種類金屬、氧)之量(例如，原子濃度)可貫穿通道材料128之尺寸改變。
圖8B繪示通道材料128之一非均質形式之一非限制性實例。如圖8B中所展示，通道材料128可包含具有一第一材料組合物及一第一材料分佈之一第一區域128A，及具有不同於第一區域128A之一材料組合物及一材料分佈之一或多者之一第二區域128B。第一區域128A可上覆於第二區域128B，且第二區域可上覆於線性導電結構104、額外線性導電結構106 (若有)、介電襯裡結構126、隔離結構122及介電支柱結構114 (圖4)之表面(例如，上表面、側表面)。第一區域128A及第二區域128B可包含實質上彼此相同之元素，或可包含彼此不同之一或多種元素。在一些實施例中，通道材料128之第一區域128A及第二區域128B包含實質上彼此相同之元素，但第一區域128A及第二區域128B包含元素之一或多者之彼此不同之原子濃度。例如，通道材料128可包括單一(例如，唯一)氧化物半導體材料(例如，Znx Sny O、Inx Zny O、Znx O、Inx Gay Znz O、Inx Gay Siz Oa 、Inx Wy O、Inx O、Snx O、Tix O、Znx ONz 、Mgx Zny O、Inx Zny O、Inx Gay Znz O、Zrx Iny Znz O、Hfx Iny Znz O、Snx Iny Znz O、Alx Sny Inz Zna O、Six Iny Znz O、Znx Sny O、Alx Zny Snz O、Gax Zny Snz O、Zrx Zny Snz O及Inx Gay Siz O之僅一者)之一非均質形式，但該單一氧化物半導體材料之一或多種元素之原子濃度(及因此，該單一氧化物半導體材料之式之相對原子比)在第一區域128A及第二區域128B中可不同。在額外實施例中，通道材料128之第一區域128A及第二區域128B包含彼此不同之一或多種元素。例如，第一區域128A及第二區域128B可包括彼此不同之氧化物半導體材料(例如，選自Znx Sny O、Inx Zny O、Znx O、Inx Gay Znz O、Inx Gay Siz Oa 、Inx O、Snx O、Inx Wy O、Tix O、Znx ONz 、Mgx Zny O、Inx Zny O、Inx Gay Znz O、Zrx Iny Znz O、Hfx Iny Znz O、Snx Iny Znz O、Alx Sny Inz Zna O、Six Iny Znz O、Znx Sny O、Alx Zny Snz O、Gax Zny Snz O、Zrx Zny Snz O及Inx Gay Siz O之不同氧化物半導體材料)。
再次參考圖8A，通道材料128可使用本文中未詳細描述之習知程序(例如，習知沈積程序、習知材料移除程序)來形成。藉由非限制性實例，通道材料128可(例如，透過一ALD程序、一CVD程序、一PECVD程序、一PVD程序及一旋塗程序之一或多者)沈積於線性導電結構104、額外線性導電結構106 (若有)、介電襯裡結構126、隔離結構122及介電支柱結構114 (圖4)之經曝露表面上方。
接著參考圖9，可移除通道材料128 (圖8A)之上部分以形成通道結構130 (例如，垂直通道結構、通道支柱)。可移除通道材料128 (圖8A)之在開口124 (圖7)之邊界(例如，垂直邊界、橫向邊界)外部之部分。藉由非限制性實例，可透過一平坦化程序(例如，一CMP程序)及一毯覆式乾式蝕刻程序之一或多者移除通道材料128 (圖8A)之上部分。通道結構130可在材料移除程序之後在大於或等於約200ºC之一溫度下退火。通道結構130之最上表面(例如，在Z方向上)可實質上與介電襯裡結構126、隔離結構122及介電支柱結構114 (圖4)之最上表面共面。
接著參考圖10，可使通道結構130垂直凹入(例如，可移除通道結構130之上部分)且接著可在通道結構130之剩餘部分上形成導電接觸件132。如圖10中所展示，導電接觸件132可定位成橫向鄰近介電襯裡結構126。另外，導電接觸件132之最上表面(例如，在Z方向上)可實質上與介電襯裡結構126、隔離結構122及介電支柱結構114 (圖4)之最上表面共面。
導電接觸件132可由至少一導電材料形成且包含至少一導電材料，諸如W、WN、Ni、Ta、TaN、TaSi、Pt、Cu、Ag、Au、Al、Mo、Ti、TiN、TiSi、TiSiN、TiAlN、MoN、Ir、IrOx 、Ru、RuOx 、RuTiN及導電摻雜矽之一或多者。導電接觸件132之材料組合物可相同於或可不同於線性導電結構104、額外線性導電結構106 (若有)及線性閘極電極120之一或多者之材料組合物。在一些實施例中，導電接觸件132係由Ru形成且包含Ru。在額外實施例中，導電接觸件132係由Mo形成且包含Mo。
通道結構130可垂直凹入且導電接觸件132可使用本文中未詳細描述之習知程序形成於所得凹部中。藉由非限制性實例，通道結構130可曝露至一濕式蝕刻劑(例如，HCl)以移除其之上部分以形成至少部分藉由介電襯裡結構126之側表面界定之凹部。此後，一導電材料可(例如，透過一或多個習知沈積程序，諸如一ALD程序、一CVD程序、一PECVD程序、一PVD程序及一旋塗程序之一或多者)形成於半導體裝置結構100之在凹部內部及外部之表面上或上方。接著可(例如，藉由至少一平坦化程序，諸如一CMP程序)移除該導電材料在凹部外之部分以形成導電接觸件132。
繼續參考圖10，在圖10中所描繪之處理階段之半導體裝置結構100包含多個垂直電晶體133 (例如，垂直薄膜電晶體(TFT))。垂直電晶體133各個別包含通道結構130之一者、導電接觸件132之一者、在通道結構130之橫向側面之線性閘極電極120之兩者，及橫向介於通道結構130與兩個線性閘極電極120之各者之間的介電襯裡結構126之部分。因此，各垂直電晶體133可被視為「雙閘式」，因為線性閘極電極120之兩者橫向鄰近垂直電晶體133之通道結構130之兩個相對側。如先前所論述，根據本發明之額外實施例，垂直電晶體133可經形成以展現一不同組態(例如，除一「雙閘式」組態以外之一組態)。作為一非限制性實例，垂直電晶體133可經形成以展現一「單閘式」組態，其中各垂直電晶體133個別地包含橫向鄰近通道結構130之一側之線性閘極電極120之一者，但不包含橫向鄰近通道結構130之一相對側之線性閘極電極120之一者。例如，隔離結構122之一者可代替第二線性閘極電極120橫向鄰近通道結構130之相對側。
因此，根據本發明之實施例，一種形成一半導體裝置之方法包括在上覆於實質上不透氫氣之一阻障結構之導電結構上方形成犧牲支柱結構。該等犧牲支柱結構係藉由在正交於該等導電結構線性延伸所沿著之一第二橫向方向之一第一橫向方向上線性延伸之溝槽彼此分離。形成在該等溝槽內且橫向鄰近該等犧牲支柱結構之側壁之閘極電極。移除該等犧牲支柱結構以在該等閘極電極之間形成開口。形成在該等開口內且橫向鄰近該等閘極電極之側壁之介電襯裡結構。在形成該等介電襯裡結構之後在該等開口內形成通道結構。該等通道結構包括具有大於多晶矽之帶隙之一帶隙之一半導電材料。在該等通道結構上形成導電接觸件。
接著參考圖11，可在介電襯裡結構126、導電接觸件132、隔離結構122及介電支柱結構114 (圖4)之上表面上或上方形成一第二阻障結構134。第二阻障結構134可由實質上不透氫氣之至少一介電材料形成且包含該至少一介電材料。第二阻障結構134可(舉例而言，諸如)在半導體裝置結構100之後續氫退火期間實質上阻礙(例如，阻止)氫通過其擴散。藉由非限制性實例，第二阻障結構134可包括以下一或多者：AlOx 、AlOx Ny 、AlSix Ny 、AlSix Oy Nz 、BNx 、BCx Ny 、SiCx 、SiCx Ny 及SiNx 。第二阻障結構134之一材料組合物可實質上相同於或可不同於第一阻障結構102之材料組合物。在一些實施例中，第二阻障結構134包括AlOx 。
因此，根據本發明之實施例，一種半導體裝置包括一第一阻障結構、導電線結構、通道支柱、介電襯裡結構、閘極電極、導電接觸件及一第二阻障結構。該第一阻障結構實質上不透氫氣。該等導電線結構上覆於該第一阻障結構且在一第一方向上橫向延伸。該等通道支柱上覆於該等導電線結構且各包括具有大於多晶矽之帶隙之一帶隙之一半導電材料。該等介電襯裡結構實質上橫向圍繞該等通道支柱之側壁。該等閘極電極係橫向鄰近該等介電襯裡結構之外側壁且在實質上垂直於該第一方向之一第二方向上橫向延伸。該等導電接觸件上覆於該等通道支柱。該第二阻障結構實質上不透氫氣且上覆於該等介電襯裡結構及該等閘極電極之上表面且跨該等上表面橫向延伸。
接著參考圖12，可在第二阻障結構134上或上方形成一介電材料136，且接著可在介電材料136中形成孔隙138。如圖12中所展示，孔隙138可自介電材料136之一上表面垂直延伸至第二阻障結構134之一上表面。另外，孔隙138可實質上與其下方之垂直電晶體133之導電接觸件132及通道結構130橫向對準。在一些實施例中，孔隙138之橫向尺寸係與導電接觸件132及通道結構130之橫向尺寸實質上相同。在額外實施例中，孔隙138之橫向尺寸係不同於(例如，大於、小於)導電接觸件132及通道結構130之橫向尺寸。
介電材料136可包括以下一或多者：介電氧化物材料(例如，氧化矽，諸如SiO2 ；磷矽酸鹽玻璃；硼矽酸鹽玻璃；硼磷矽酸鹽玻璃；氟矽酸鹽玻璃；氧化鋁；高介電常數氧化物，諸如HfOx ；其等之一組合)、介電氮化物材料(例如，SiN)、介電氮氧化物材料(例如，SiON)、介電碳氮化物材料(例如，SiCN)及介電碳氮氧化物材料(例如，SiOCN)及非晶碳。在一些實施例中，介電材料136包括SiO2 。介電材料136可使用本文中未詳細描述之習知程序(例如，習知沈積程序)來形成。藉由非限制性實例，介電材料136可(例如，透過一ALD程序、一CVD程序、一PECVD程序、一PVD程序及一旋塗程序之一或多者)沈積於第二阻障結構134之一上表面上或上方。
另外，孔隙138可使用本文中亦未詳細描述之習知程序(例如，習知遮罩及圖案化程序、習知材料移除程序)形成於介電材料中。例如，可將具有待轉印至介電材料136中之一所要圖案之一遮罩結構設置於介電材料136上方，且接著可執行至少一各向異性蝕刻程序(例如，一各向異性乾式蝕刻程序，諸如反應離子蝕刻(RIE)、深度RIE、電漿蝕刻、反應離子束蝕刻、化學輔助離子束蝕刻之一或多者；各向異性濕式蝕刻程序，諸如氫氟酸(HF)蝕刻、緩衝HF蝕刻及緩衝氧化物蝕刻之一或多者)以形成孔隙138。
接著參考圖13，使孔隙138 (圖12)垂直(例如，在Z方向上)延伸通過第二阻障結構134以曝露導電接觸件132之上表面，且接著將電容器140形成於孔隙138 (圖12)內且與導電接觸件132接觸。另外，可在介電材料136及電容器140之部分上或上方形成一第三阻障結構141。電容器140及其下方之垂直電晶體133形成半導體裝置結構100之記憶體胞元148 (例如，FeRAM胞元、DRAM胞元)。
孔隙138 (圖12)可使用本文中未詳細描述之習知材料移除程序垂直延伸通過第二阻障結構134。藉由非限制性實例，孔隙138 (圖12)可透過一各向異性乾式蝕刻程序(例如，RIE、深度RIE、電漿蝕刻、反應離子束蝕刻、化學輔助離子束蝕刻)及各向異性濕式蝕刻程序(例如， HF蝕刻、緩衝HF蝕刻及緩衝氧化物蝕刻)之一或多者垂直延伸通過第二阻障結構134。
電容器140可包括能夠儲存表示一可程式化邏輯狀態之一電荷之任何結構。藉由非限制性實例，如圖13中所展示，電容器140可包括包含一第一電極142 (例如，一下電極)、一第二電極146 (例如，一上電極)及介於第一電極142與第二電極146之間的一介電結構144之鐵電電容器。第一電極142及第二電極146可各個別包括至少一導電材料(例如，W、WN、Ni、Ta、TaN、TaSi、Pt、Cu、Ag、Au、Al、Mo、Ti、TiN、TiSi、TiSiN、TiAlN、MoN、Ir、IrOx 、Ru、RuOx 、RuTiN及導電摻雜矽之一或多者)。介電結構144可(例如)包括一高介電常數(HDC)介電材料(例如，具有大於或等於約20之一介電常數之一介電材料)，諸如鈦酸鍶鋇(BST)、鋯鈦酸鉛(PZT)、鋯鈦酸鑭鉛(PLZT)、鉭酸鈧鉛(PST)、鉭酸鍶鉍(SBT)、鉭酸鋇鉍(BBT)、鈦酸鋇(BT)、鈦酸鍶(ST)及五氧化二鉭(Ta2 O5 )之一或多者。
第三阻障結構141可由實質上不透氫氣之至少一介電材料形成且包含該至少一介電材料。第三阻障結構141可(舉例而言，諸如)在半導體裝置結構100之後續氫退火期間實質上阻礙(例如，阻止)氫通過其擴散。藉由非限制性實例，第三阻障結構141可包括以下一或多者：AlOx 、AlOx Ny 、AlSix Ny 、AlSix Oy Nz 、BNx 、BCx Ny 、SiCx 、SiCx Ny 及SiNx 。第三阻障結構141之一材料組合物可實質上相同於或可不同於第一阻障結構102及第二阻障結構134之一或多者(例如，各者)之一材料組合物。在一些實施例中，第三阻障結構141包括AlOx 。
電容器140及第三阻障結構141可使用本文中未詳細描述之習知程序(例如，習知沈積程序、習知材料移除程序)來形成。藉由非限制性實例，若電容器140在孔隙138 (圖12)垂直延伸之後包括鐵電電容器，則一第一導電材料可保形地形成(例如，透過一PVD程序、一CVD程序、一PECVD程序、一ALD程序及一旋塗程序之一或多者保形地沈積)於半導體裝置結構100之在孔隙138 (圖12)內部及外部之經曝露表面上方，且一介電材料可形成(例如，非保形地形成，諸如非保形地沈積)於該第一導電材料之在孔隙138 (圖12)之剩餘部分內部及外部之表面上或上方。第一導電材料及該介電材料可實質上填充孔隙138 (圖12)。接著可(例如，使用至少一平坦化程序，諸如至少一CMP程序)移除第一導電材料及介電材料之在孔隙(圖12)外部之部分以形成第一電極142。此後，另一介電材料可形成(例如，透過一ALD程序、一CVD程序、一PECVD程序、一PVD程序及一旋塗程序之一或多者沈積)於半導體裝置結構100之經曝露表面上或上方以形成第三阻障結構141。接著可移除(例如，使用一遮罩各向異性地蝕刻)第三阻障結構141及其下方之介電材料之部分以形成額外孔隙及介電結構144。一第二導電材料接著可形成(例如，非保形地形成，諸如非保形地沈積)於半導體裝置結構100之在額外孔隙內部及外部之表面上或上方以形成第二電極146。該第二導電材料可實質上填充額外孔隙。
圖14繪示根據本發明之一實施例之一記憶體裝置200的一功能方塊圖。記憶體裝置200可包含(例如)本文中先前所描述之半導體裝置結構100之一實施例。如圖14中所展示，記憶體裝置200可包含記憶體胞元202 (例如，記憶體胞元148 (圖13))、數位線204 (例如，線性導電結構104 (圖13))、字線206 (例如，線性閘極電極120 (圖13))、一列解碼器208、一行解碼器210、一記憶體控制器212、一感測裝置214及一輸入/輸出裝置216。
記憶體裝置200之記憶體胞元202可程式化至至少兩個不同邏輯狀態(例如，邏輯0及邏輯1)。各記憶體胞元202可個別包含一電容器(例如，電容器140 (圖13)之一者)及一電晶體(例如，垂直電晶體133 (圖13)之一者)。該電容器儲存表示記憶體胞元202之可程式化邏輯狀態之一電荷(例如，一帶電電容器可表示一第一邏輯狀態，諸如一邏輯1；且一不帶電電容器可表示一第二邏輯狀態，諸如一邏輯0)。該電晶體在(例如，藉由字線206之一者)將一最小臨限電壓施加至其之一半導電通道之後授予對電容器之存取以對電容器進行操作(例如，讀取、寫入、重寫)。
數位線204係藉由記憶體胞元202之電晶體連接至記憶體胞元202之電容器。字線206垂直於數位線204延伸，且連接至記憶體胞元202之電晶體之閘極。可藉由啟動適當數位線204及字線206來對記憶體胞元202執行操作。啟動一數位線204或一字線206可包含將一電壓電位施加至數位線204或字線206。記憶體胞元202之各行可個別地連接至數位線204之一者，且記憶體胞元202之各列可個別地連接至字線206之一者。可透過數位線204與字線206之相交點(例如，交叉點)定址及存取個別記憶體胞元202。
記憶體控制器212可透過各種組件(包含列解碼器208、行解碼器210及感測裝置214)控制記憶體胞元202之操作。記憶體控制器212可產生經引導至列解碼器208以啟動預定字線206 (例如，將一電壓電位施加至預定字線206)之列位址信號，且可產生經引導至行解碼器210以啟動預定數位線204 (例如，將一電壓電位施加至預定數位線204)之行位址信號。記憶體控制器212亦可產生並控制在記憶體裝置200之操作期間所採用之各種電壓電位。一般而言，一所施加電壓之振幅、形狀及/或持續時間可經調整(例如，改變)，且可針對記憶體裝置200之各種操作而不同。
在記憶體裝置200之使用及操作期間，在經存取之後，一記憶體胞元202可藉由感測裝置214讀取(例如，感測)。感測裝置214可比較一適當數位線204之一信號(例如，一電壓)與一參考信號以便判定記憶體胞元202之邏輯狀態。例如，若數位線204具有高於參考電壓之一電壓，則感測裝置214可判定記憶體胞元202之經儲存邏輯狀態係一邏輯1，且反之亦然。感測裝置214可包含偵測及放大信號差(在此項技術中通常被稱為「鎖存」)之電晶體及放大器。可透過行解碼器210將一記憶體胞元202之經偵測邏輯狀態輸出至輸入/輸出裝置216。另外，可藉由類似地啟動記憶體裝置200之一適當字線206及一適當數位線204來設定(例如，寫入)一記憶體胞元202。藉由在啟動字線206時控制數位線204，可設定記憶體胞元202 (例如，可將一邏輯值儲存於記憶體胞元202中)。行解碼器210可自輸入/輸出裝置216接受資料以寫入至記憶體胞元202。此外，亦可藉由讀取一記憶體胞元202而再新記憶體胞元202 (例如，對記憶體胞元202再充電)。該讀取操作將記憶體胞元202之內容放置於適當數位線204上，接著藉由感測裝置214將記憶體胞元202上拉至全位準(例如，完全充電或放電)。當撤銷啟動與記憶體胞元202相關聯之字線206時，與字線206相關聯之列中之所有記憶體胞元202恢復至完全充電或放電。
因此，根據本發明之實施例，一種記憶體裝置包括：字線；數位線；一阻障結構，其實質上不透氫氣而上覆於該等數位線；記憶體胞元，其等上覆於該阻障結構且電耦合至該等字線及該等數位線；及另一阻障結構，其實質上不透氫氣而上覆於該等記憶體胞元。各記憶體胞元包括電耦合至該等字線之至少一者之一垂直電晶體，及電耦合至該垂直電晶體之一電容器。該垂直電晶體包括：一通道支柱，其在該等數位線之一者上方且包括具有大於多晶矽之一帶隙之至少一半導體材料；至少一閘極電極，其橫向鄰近該通道支柱；及一介電襯裡結構，其介於該通道支柱與該至少一閘極電極之間。
根據本發明之實施例之半導體裝置結構(例如，半導體裝置結構100 (圖13))及半導體裝置(例如，記憶體裝置200 (圖14))可用於本發明之電子系統之實施例中。例如，圖15係根據本發明之實施例之一闡釋性電子系統300的一方塊圖。電子系統300可包括(例如)一電腦或電腦硬體組件、一伺服器或其他網路連結硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可攜式媒體(例如，音樂)播放器、一Wi-Fi或具蜂巢式功能之平板電腦(舉例而言，諸如iPad®或SURFACE®平板電腦)、一電子書、一導航裝置等。電子系統300包含至少一記憶體裝置302。記憶體裝置302可包括(例如)本文中先前所描述之一半導體裝置結構(例如，半導體裝置結構100 (圖13))及一半導體裝置(例如，記憶體裝置200 (圖14))之一或多者之一實施例。電子系統300可進一步包含至少一電子信號處理器裝置304 (通常被稱為一「微處理器」)。電子信號處理器裝置304可視需要包含本文中先前所描述之一半導體裝置結構(例如，半導體裝置結構100 (圖13))及一半導體裝置(例如，記憶體裝置200 (圖14))之一實施例。電子系統300可進一步包含用於由一使用者將資訊輸入至電子系統300中之一或多個輸入裝置306，舉例而言，諸如一滑鼠或其他指標裝置、一鍵盤、一觸控墊、一按鈕或一控制面板。電子系統300可進一步包含用於向一使用者輸出資訊(例如，視覺或音訊輸出)之一或多個輸出裝置308，舉例而言，諸如一監視器、一顯示器、一印表機、一音訊輸出插孔及/或一揚聲器。在一些實施例中，輸入裝置306及輸出裝置308可包括既可用於將資訊輸入至電子系統300亦可向一使用者輸出視覺資訊之一單個觸控螢幕裝置。輸入裝置306及輸出裝置308可與記憶體裝置302及電子信號處理器裝置304之一或多者電通信。
因此，根據本發明之實施例，一種電子系統包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一半導體裝置，其可操作地耦合至該處理器裝置。該半導體裝置包括一第一阻障結構、一垂直電晶體及一第二阻障結構。該第一阻障結構實質上不透氫氣。該垂直電晶體上覆於該第一阻障結構且包括：一通道結構，其包括具有大於多晶矽之一帶隙之至少一半導體材料；一閘極介電材料，其橫向圍繞該通道結構；及一閘極電極，其橫向鄰近該閘極介電材料。該第二阻障結構實質上不透氫氣且上覆於該垂直電晶體之該閘極介電材料及該閘極電極。
本發明之方法可促進相較於習知裝置(例如，習知存取裝置、習知半導體裝置、習知記憶體裝置)及習知系統(例如，習知電子系統)具有增加之效能、增加之效率、增加之可靠性及增加之耐久性之一或多者之裝置(例如，電晶體、半導體裝置、記憶體裝置)及系統(例如，電子系統)之形成。例如，本發明之方法可促進相較於透過習知程序形成之習知通道支柱(例如，藉由使用一或多個習知蝕刻化學物質，諸如習知含氫電漿化學物質，垂直蝕刻大量半導電材料而形成之習知通道支柱)改良透過本發明之方法形成之通道結構(例如，通道結構130)中之電流性質，以促進改良包含本發明之通道結構之裝置(例如，存取裝置、半導體裝置、記憶體裝置)及系統(例如，電子系統)之效能及可靠性。
下文描述本發明之額外非限制實例性實施例。
實施例1：一種形成一半導體裝置之方法，其包括：在上覆於實質上不透氫氣之一阻障結構之導電結構上方形成犧牲支柱結構，該等犧牲支柱結構藉由在正交於該等導電結構線性延伸所沿著之一第二橫向方向之一第一橫向方向上線性延伸之溝槽彼此分離；形成在該等溝槽內且橫向鄰近該等犧牲支柱結構之側壁之閘極電極；移除該等犧牲支柱結構以在該等閘極電極之間形成開口；形成在該等開口內且橫向鄰近該等閘極電極之側壁之介電襯裡結構；在形成該等介電襯裡結構之後在該等開口內形成通道結構，該等通道結構包括具有大於多晶矽之帶隙之一帶隙之一半導電材料；及在該等通道結構上形成導電接觸件。
實施例2：如實施例1之方法，其進一步包括在該等導電接觸件、該等介電襯裡結構及該等閘極電極上方形成實質上不透氫氣之另一阻障結構。
實施例3：如實施例2之方法，其進一步包括：在該另一阻障結構上方形成一介電材料；移除該介電材料及該另一阻障結構之部分以形成自該介電材料之一上表面垂直延伸至該等導電接觸件之上表面之孔隙；及形成在該等孔隙內且與該等導電接觸件接觸之電容器。
實施例4：如實施例3之方法，其中在該等孔隙內形成電容器包括在該等孔隙內形成鐵電電容器，該等鐵電電容器之各者包括一第一電極、一第二電極及在該第一電極與該第二電極之間的一介電結構。
實施例5：如實施例3之方法，其進一步包括在該等電容器及該介電材料上方形成實質上不透氫氣之一額外阻障結構。
實施例6：如實施例1至5中任一項之方法，其進一步包括在該等溝槽內形成閘極電極之後形成介電隔離結構以實質上填充該等溝槽之剩餘部分。
實施例7：如實施例1至6中任一項之方法，其中在上覆於一阻障結構之導電結構上方形成犧牲支柱結構包括：在該等導電結構上方形成線性犧牲結構，該等線性犧牲結構藉由在該第二橫向方向上線性延伸之額外溝槽在該第一橫向方向上彼此分離；形成在該等額外溝槽內且實質上填充該等額外溝槽之線性介電結構；及在該等線性犧牲結構及該等線性介電結構內形成該等溝槽以形成該等犧牲支柱結構及介電支柱結構。
實施例8：如實施例1至7中任一項之方法，其中在上覆於一阻障結構之導電結構上方形成犧牲支柱結構包括形成該等犧牲支柱結構以包括多晶矽。
實施例9：如實施例1至8中任一項之方法，其進一步包括在該等犧牲支柱結構與該等導電結構之間形成額外導電結構。
實施例10：如實施例9之方法，其進一步包括在形成該等介電襯裡結構之後且在形成該等通道結構之前使該等開口垂直延伸通過該等額外導電結構而至該等導電接觸件之上表面。
實施例11：如實施例1至10中任一項之方法，其中在該等開口內形成通道結構包括：在該等開口內部及外部非保形地沈積該半導電材料；及移除該半導電材料之超出該等開口之垂直邊界之部分。
實施例12：如實施例1至11中任一項之方法，其中在該等開口內形成通道結構包括形成該等通道結構以包括氧化物半導體材料。
實施例13：如實施例1至11中任一項之方法，其中在該等開口內形成通道結構包括形成該等通道結構以包括Znx Sny O、Inx Zny O、Znx O、Inx Gay Znz O、Inx Gay Siz Oa 、Inx Wy O、Inx O、Snx O、Tix O、Znx ONz 、Mgx Zny O、Inx Zny O、Inx Gay Znz O、Zrx Iny Znz O、Hfx Iny Znz O、Snx Iny Znz O、Alx Sny Inz Zna O、Six Iny Znz O、Znx Sny O、Alx Zny Snz O、Gax Zny Snz O、Zrx Zny Snz O及Inx Gay Siz O之一或多者。
實施例14：如實施例1至13中任一項之方法，其中在該等開口內形成通道結構包括使該等通道結構之各者形成為實質上非均質。
實施例15：如實施例1至14中任一項之方法，其中在該等通道結構上形成導電接觸件包括：移除該等通道結構之上部分以形成上覆於該等通道結構之剩餘部分之凹部；在該等凹部內部及外部沈積一導電材料；及移除該導電材料之超出該等凹部之邊界之部分。
實施例16：一種半導體裝置，其包括：一第一阻障結構，其實質上不透氫氣；導電線結構，其等上覆於該第一阻障結構且在一第一方向上橫向延伸；通道支柱，其等上覆於該等導電線結構且各包括具有大於多晶矽之帶隙之一帶隙之一半導電材料；介電襯裡結構，其等實質上橫向圍繞該等通道支柱之側壁；閘極電極，其等橫向鄰近該等介電襯裡結構之外側壁且在實質上垂直於該第一方向之一第二方向上橫向延伸；導電接觸件，其等上覆於該等通道支柱；及一第二阻障結構，其實質上不透氫氣而上覆於該等介電襯裡結構及該等閘極電極之上表面且跨該等上表面橫向延伸。
實施例17：如實施例16之半導體裝置，其進一步包括：一介電材料，其上覆於該第二阻障結構之一上表面；及電容器，其等在延伸通過該介電材料及該第二阻障結構至該等導電接觸件之上表面之經填充孔隙內。
實施例18：如實施例17之半導體裝置，其進一步包括上覆於該等電容器及該介電材料之部分之實質上不透氫氣之一第三阻障結構。
實施例19：如實施例16至18中任一項之半導體裝置，其進一步包括在該等導電線結構上且橫向鄰近該等通道支柱之導電結構。
實施例20：如實施例16至18中任一項之半導體裝置，其中該等導電線結構包括Ru、Mo及TiN之一或多者；該第一阻障結構及該第二阻障結構各個別包括AlOx 、AlOx Ny 、AlSix Ny 及AlSix Oy Nz 之一或多者；且該等通道支柱包括Znx Sny O、Inx Zny O、Znx O、Inx Gay Znz O、Inx Gay Siz Oa 、Inx Wy O、Inx O、Snx O、Tix O、Znx ONz 、Mgx Zny O、Inx Zny O、Inx Gay Znz O、Zrx Iny Znz O、Hfx Iny Znz O、Snx Iny Znz O、Alx Sny Inz Zna O、Six Iny Znz O、Znx Sny O、Alx Zny Snz O、Gax Zny Snz O、Zrx Zny Snz O及Inx Gay Siz O之一或多者。
實施例21：一種記憶體裝置，其包括：字線；數位線；一阻障結構，其實質上不透氫氣，上覆於該等數位線；記憶體胞元，其等上覆於該阻障結構且電耦合至該等字線及該等數位線，各記憶體胞元包括：一垂直電晶體，其電耦合至該等字線之至少一者，該垂直電晶體包括：一通道支柱，其在該等數位線之一者上方且包括具有大於多晶矽之一帶隙之至少一半導體材料；至少一閘極電極，其橫向鄰近該通道支柱；一介電襯裡結構，其在該通道支柱與該至少一閘極電極之間；及一電容器，其電耦合至該垂直電晶體；及另一阻障結構，其實質上不透氫氣而上覆於該等記憶體胞元。
實施例22：如實施例21之記憶體裝置，其進一步包括上覆於該等記憶體胞元之各者之該至少一閘極電極及該介電襯裡結構且定位成橫向鄰近該等記憶體胞元之各者之該電容器之一下部分之一額外阻障結構。
實施例23：如實施例21及22中任一項之記憶體裝置，其中該等記憶體胞元之各者之該通道支柱包括氧化物半導體材料。
實施例24：一種電子系統，其包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一半導體裝置，其可操作地耦合至該處理器裝置且包括：一第一阻障結構，其實質上不透氫氣；一垂直電晶體，其上覆於該第一阻障結構且包括：一通道結構，其包括具有大於多晶矽之一帶隙之至少一半導體材料；及一閘極介電材料，其橫向圍繞該通道結構；及一閘極電極，其橫向鄰近該閘極介電材料；及一第二阻障結構，其實質上不透氫氣而上覆於該垂直電晶體之該閘極介電材料及該閘極電極。
雖然本發明易於以各種修改及替代形式呈現，但已在圖式中藉由實例展示且已在本文中詳細描述特定實施例。然而，本發明並非旨在限於所揭示之特定形式。實情係，本發明涵蓋落在以下隨附發明申請專利範圍及其合法等效物之範疇內之全部修改、等效物及替代物。
100:半導體裝置結構 102:第一阻障結構 104:線性導電結構 106:額外線性導電結構 108:線性犧牲結構 110:溝槽 112:線性介電結構 114:介電支柱結構 116:犧牲支柱結構 118:額外溝槽 120:線性閘極電極 122:隔離結構 124:開口 126:介電襯裡結構 128:通道材料 128A:第一區域 128B:第二區域 130:通道結構 132:導電接觸件 133:垂直電晶體 134:第二阻障結構 136:介電材料 138:孔隙 140:電容器 141:第三阻障結構 142:第一電極 144:介電結構 146:第二電極 148:記憶體胞元 200:記憶體裝置 202:記憶體胞元 204:數位線 206:字線 208:列解碼器 210:行解碼器 212:記憶體控制器 214:感測裝置 216:輸入/輸出裝置 300:電子系統 302:記憶體裝置 304:電子信號處理器裝置 306:輸入裝置 308:輸出裝置
圖1至圖13係繪示根據本發明之實施例之形成一半導體裝置結構之一方法之實施例的簡化透視圖(即，圖1至圖4)及簡化部分橫截面視圖(即，圖5至圖7、圖8A、圖8B及圖9至圖13)。 圖14係根據本發明之一實施例之一記憶體裝置的一功能方塊圖。 圖15係根據本發明之一實施例之一電子系統的一示意性方塊圖。
100:半導體裝置結構
102:第一阻障結構
104:線性導電結構
106:額外線性導電結構
120:線性閘極電極
122:隔離結構
126:介電襯裡結構
130:通道結構
132:導電接觸件
133:垂直電晶體
134:第二阻障結構
136:介電材料
140:電容器
141:第三阻障結構
142:第一電極
144:介電結構
146:第二電極
148:記憶體胞元

Claims (22)

  1. 一種形成一裝置之方法，其包括： 在上覆於實質上不透氫氣之一阻障結構之導電結構上方形成犧牲支柱結構，該等犧牲支柱結構藉由在正交於該等導電結構線性延伸之一第二橫向方向之一第一橫向方向上線性延伸之溝槽彼此分離； 形成在該等溝槽內且橫向鄰近該等犧牲支柱結構之側壁之閘極電極； 移除該等犧牲支柱結構以在該等閘極電極之間形成開口； 形成在該等開口內且橫向鄰近該等閘極電極之側壁之介電襯裡結構； 在形成該等介電襯裡結構之後在該等開口內形成通道結構，該等通道結構包括具有大於多晶矽之帶隙之一帶隙之一半導電材料；及 在該等通道結構上形成導電接觸件。
  2. 如請求項1之方法，其進一步包括在該等導電接觸件、該等介電襯裡結構及該等閘極電極上方形成實質上不透氫氣之另一阻障結構。
  3. 如請求項2之方法，其進一步包括： 在該另一阻障結構上方形成一介電材料； 移除該介電材料及該另一阻障結構之部分以形成自該介電材料之一上表面垂直延伸至該等導電接觸件之上表面之孔隙；及 形成在該等孔隙內且與該等導電接觸件接觸之電容器。
  4. 如請求項3之方法，其中在該等孔隙內形成電容器包括在該等孔隙內形成鐵電電容器，該等鐵電電容器之各者包括一第一電極、一第二電極及在該第一電極與該第二電極之間的一介電結構。
  5. 如請求項3之方法，其進一步包括在該等電容器及該介電材料上方形成實質上不透氫氣之一額外阻障結構。
  6. 如請求項1之方法，其進一步包括在該等溝槽內形成閘極電極之後形成介電隔離結構以實質上填充該等溝槽之剩餘部分。
  7. 如請求項1之方法，其中在上覆於一阻障結構之導電結構上方形成犧牲支柱結構包括： 在該等導電結構上方形成線性犧牲結構，該等線性犧牲結構藉由在該第二橫向方向上線性延伸之額外溝槽在該第一橫向方向上彼此分離； 形成在該等額外溝槽內且實質上填充該等額外溝槽之線性介電結構；及 在該等線性犧牲結構及該等線性介電結構內形成該等溝槽以形成該等犧牲支柱結構及介電支柱結構。
  8. 如請求項1之方法，其中在上覆於一阻障結構之導電結構上方形成犧牲支柱結構包括形成該等犧牲支柱結構以包括多晶矽。
  9. 如請求項1之方法，其進一步包括在該等犧牲支柱結構與該等導電結構之間形成額外導電結構。
  10. 如請求項9之方法，其進一步包括在形成該等介電襯裡結構之後且在形成該等通道結構之前使該等開口垂直延伸通過該等額外導電結構而至該等導電接觸件之上表面。
  11. 如請求項1之方法，其中在該等開口內形成通道結構包括： 在該等開口內部及外部非保形地沈積該半導電材料；及 移除該半導電材料之超出該等開口之垂直邊界之部分。
  12. 如請求項1之方法，其中在該等開口內形成通道結構包括形成該等通道結構以包括一種氧化物半導體材料。
  13. 如請求項1之方法，其中在該等開口內形成通道結構包括形成該等通道結構以包括Znx Sny O、Inx Zny O、Znx O、Inx Gay Znz O、Inx Gay Siz Oa 、Inx Wy O、Inx O、Snx O、Tix O、Znx ONz 、Mgx Zny O、Inx Zny O、Inx Gay Znz O、Zrx Iny Znz O、Hfx Iny Znz O、Snx Iny Znz O、Alx Sny Inz Zna O、Six Iny Znz O、Znx Sny O、Alx Zny Snz O、Gax Zny Snz O、Zrx Zny Snz O及Inx Gay Siz O之一或多者。
  14. 如請求項1之方法，其中在該等開口內形成通道結構包括使該等通道結構之各者形成為實質上非均質。
  15. 如請求項1之方法，其中在該等通道結構上形成導電接觸件包括： 移除該等通道結構之上部分以形成上覆於該等通道結構之剩餘部分之凹部； 在該等凹部內部及外部沈積一導電材料；及 移除該導電材料之超出該等凹部之邊界之部分。
  16. 一種裝置，其包括： 一第一阻障結構，其實質上不透氫氣； 導電線結構，其等上覆於該第一阻障結構且在一第一方向上橫向延伸； 通道支柱，其等上覆於該等導電線結構且各包括具有大於多晶矽之帶隙之一帶隙之一半導電材料； 介電襯裡結構，其等實質上橫向圍繞該等通道支柱之側壁； 閘極電極，其等橫向鄰近該等介電襯裡結構之外側壁且在實質上垂直於該第一方向之一第二方向上橫向延伸； 導電接觸件，其等上覆於該等通道支柱；及 一第二阻障結構，其實質上不透氫氣而上覆於該等介電襯裡結構及該等閘極電極之上表面且跨該等上表面橫向延伸。
  17. 如請求項16之裝置，其進一步包括： 一介電材料，其上覆於該第二阻障結構之一上表面；及 電容器，其等在延伸通過該介電材料及該第二阻障結構至該等導電接觸件之上表面之經填充孔隙內。
  18. 如請求項17之裝置，其進一步包括上覆於該等電容器及該介電材料之部分之實質上不透氫氣之一第三阻障結構。
  19. 如請求項16之裝置，其進一步包括在該等導電線結構上且橫向鄰近該等通道支柱之導電結構。
  20. 如請求項16之裝置，其中： 該等導電線結構包括Ru、Mo及TiN之一或多者； 該第一阻障結構及該第二阻障結構各個別包括AlOx 、AlOx Ny 、AlSix Ny 及AlSix Oy Nz 之一或多者；且 該等通道支柱包括Znx Sny O、Inx Zny O、Znx O、Inx Gay Znz O、Inx Gay Siz Oa 、Inx Wy O、Inx O、Snx O、Tix O、Znx ONz 、Mgx Zny O、Inx Zny O、Inx Gay Znz O、Zrx Iny Znz O、Hfx Iny Znz O、Snx Iny Znz O、Alx Sny Inz Zna O、Six Iny Znz O、Znx Sny O、Alx Zny Snz O、Gax Zny Snz O、Zrx Zny Snz O及Inx Gay Siz O之一或多者。
  21. 如請求項16之裝置，其進一步包括： 額外導電線結構，其等電耦合至該等閘極電極； 電容器，其等電耦合至該等導電接觸件；及 一第三阻障結構，其實質上不透氫氣而上覆於該等電容器。
  22. 一種電子系統，其包括： 一輸入裝置； 一輸出裝置； 一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及 如請求項16之裝置，其可操作地耦合至該處理器裝置。
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