TWI712073B - 具有多樣電晶體之積體電路結構及運算裝置 - Google Patents

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Abstract

所描述的是具有不同閘極結構且形成於一單一積體電路上的兩種或兩種以上類型之鰭式電晶體。用於每一類型之電晶體的該等閘極結構係至少藉由閘極介電質層之厚度或組合物或藉由閘極電極中之功函數金屬層之組合物加以區別。亦提供的是用於製作具有至少兩種不同類型之鰭式電晶體之一積體電路的方法，其中該等電晶體類型係藉由閘極介電質層之厚度及組合物及/或藉由閘極電極中之功函數金屬之厚度及組合物加以區別。

Description

具有多樣電晶體之積體電路結構及運算裝置 發明領域
本發明大致上係關於半導體裝置、半導體邏輯裝置及電晶體之製造。詳言之，本發明之實施例係關於用於在同一晶片上製作具有變化閘極結構之多個鰭式裝置(fin-based device)的製程。
發明背景
針對愈來愈小之積體電路(integrated circuit,IC)的期望對用以建構裝置之技術及材料寄予巨大需求。IC晶片之組件包括固態邏輯裝置(電晶體)，諸如，互補金氧半導體(complementary metal oxide semiconductor,CMOS)裝置。新近開發之鰭式電晶體使能夠針對較小裝置佔據面積而增加效能。不同電晶體應用具有不同結構及效能要求，例如，高速邏輯運算、低功率使用、高電壓輸入輸出(I/O)及極高電壓。需要新穎製程以使能夠在單一晶片上製作多種類型之新鰭式電晶體。
發明概要
依據本發明之一實施例，係特地提出一種積體電路結構，其包含：一第一NMOS電晶體，其包含：一第一對鰭片，其包含單晶矽；一閘極介電質層之一第一部分，其在該第一對鰭片之頂部上且沿著該第一對鰭片之側壁，該閘極介電質層包含鉿和氧；一第一功函數金屬層，其在該閘極介電質層之該第一部分上，該第一功函數金屬層包含鉭和氮；一第二功函數金屬層之一第一部分，其在該第一功函數金屬層上，該第二功函數金屬層包含鈦和鋁，且該第二功函數金屬層具有的組合物係與該第一功函數金屬層的組合物不同；及一填料金屬之一第一部分，其在該第二功函數金屬層之該第一部分上；以及一第二NMOS電晶體，其包含：一第二對鰭片，其包含單晶矽；該閘極介電質層之一第二部分，其在該第二對鰭片之頂部上且沿著該第二對鰭片之側壁；該第二功函數金屬層之一第二部分，其在該閘極介電質層之該第二部分上；及該填料金屬之一第二部分，其在該第二功函數金屬層之該第二部分上，其中該第二NMOS電晶體不包括該第一功函數金屬層。
101‧‧‧鰭式電晶體
102‧‧‧電晶體
103‧‧‧鰭式電晶體
104‧‧‧鰭式電晶體
110‧‧‧半導體基板
111‧‧‧閘極結構
111A‧‧‧閘極結構
111B‧‧‧閘極結構
112‧‧‧鰭片
113‧‧‧閘極介電質
114‧‧‧隔離區
115‧‧‧閘極電極
116‧‧‧通道區
118‧‧‧源極/汲極區
121‧‧‧高k介電質層
125‧‧‧二氧化矽層
131‧‧‧功函數金屬層
132‧‧‧功函數金屬層
135‧‧‧間隔物
140‧‧‧導電填料金屬
150‧‧‧介電質材料
201‧‧‧電晶體
202‧‧‧電晶體
203‧‧‧電晶體
204‧‧‧電晶體
212‧‧‧鰭片
221‧‧‧高k介電質層
222‧‧‧高k介電質層
225‧‧‧二氧化矽層
231‧‧‧功函數金屬層
232‧‧‧功函數金屬層
240‧‧‧填料金屬
301‧‧‧電晶體
302‧‧‧電晶體
303‧‧‧電晶體
305‧‧‧電晶體
306‧‧‧電晶體
312‧‧‧鰭片
321‧‧‧高k介電質層
322‧‧‧高k介電質層
325‧‧‧二氧化矽層
331‧‧‧功函數金屬層
332‧‧‧功函數金屬層
340‧‧‧填料金屬
401‧‧‧電晶體
402‧‧‧電晶體
410‧‧‧基板
412‧‧‧鰭片
414‧‧‧隔離區
425‧‧‧二氧化矽層
435‧‧‧介電質側壁間隔物
442‧‧‧嵌入式蝕刻終止層
443‧‧‧犧牲二氧化矽層
450‧‧‧介電質材料
454‧‧‧犧牲閘極材料
455‧‧‧光阻
456‧‧‧犧牲閘極結構
491‧‧‧閘極區
492‧‧‧閘極區
501‧‧‧電晶體
502‧‧‧電晶體
510‧‧‧基板
512‧‧‧鰭片
514‧‧‧隔離區
521‧‧‧高k介電質材料
525‧‧‧二氧化矽層
531‧‧‧功函數金屬
534‧‧‧硬遮罩
535‧‧‧介電質側壁間隔物
540‧‧‧填料金屬
545‧‧‧光阻層
550‧‧‧介電質材料
554‧‧‧犧牲閘極材料
555‧‧‧光阻層
556‧‧‧犧牲閘極結構
591‧‧‧閘極區
592‧‧‧閘極區
601‧‧‧電晶體
603‧‧‧電晶體
610‧‧‧基板
612‧‧‧鰭片
614‧‧‧隔離區
621‧‧‧高k介電質層
622‧‧‧高k介電質材料/高k介電質層
625‧‧‧二氧化矽層
631‧‧‧功函數金屬
634‧‧‧硬遮罩
635‧‧‧間隔物
640‧‧‧填料金屬
650‧‧‧介電質
655‧‧‧光阻層
691‧‧‧閘極區
693‧‧‧閘極區
701‧‧‧電晶體
704‧‧‧電晶體
710‧‧‧基板
712‧‧‧鰭片
714‧‧‧隔離區
721‧‧‧高k介電質層
725‧‧‧二氧化矽層
731‧‧‧功函數金屬層
732‧‧‧功函數金屬層
735‧‧‧間隔物
740‧‧‧填料金屬
750‧‧‧介電質材料
755‧‧‧光阻層
791‧‧‧閘極區
794‧‧‧閘極區
800‧‧‧計算裝置
802‧‧‧板
804‧‧‧處理器
806‧‧‧通信晶片
圖1A至圖1D說明雙閘極電晶體之實施例，其中每一電晶體具有一不同閘極堆疊組態。
圖2A至圖2B說明三閘極電晶體之實施例，其中每一 電晶體具有一不同閘極堆疊組態。
圖3A至圖3B說明四閘極電晶體之實施例，其中每一電晶體具有一不同閘極堆疊組態。
圖4A至圖4I說明用於形成具有多個電晶體之單一IC的方法，該等電晶體具有不同閘極堆疊組態。
圖5A至圖5I說明用於形成具有多個電晶體之單一IC的額外方法，該等電晶體具有不同閘極堆疊組態。
圖6A至圖6G說明用於形成具有多個電晶體之單一IC的額外方法，該等電晶體具有不同閘極堆疊組態。
圖7A至圖7E說明用於形成具有多個電晶體之單一IC的額外方法，該等電晶體具有不同閘極堆疊組態。
圖8說明根據本發明之一實施例的計算裝置。
較佳實施例之詳細說明
所描述的是一種包含具有不同類型之閘極結構之兩個或兩個以上鰭式場效電晶體的積體電路(IC)結構，及一種用於在單一晶片上形成不同類型之電晶體的方法。已關於特定細節而描述本發明以便提供對本發明之透徹理解。一般熟習此項技術者應瞭解，可在無此等特定細節的情況下實踐本發明。在其他例子中，尚未以特定細節描述熟知之半導體製程及設備以便不會不必要地混淆本發明。另外，諸圖所示之各種實施例為說明性表示，且未必按比例繪製。
本發明之實施例提供一種容納具有不同類 型之閘極結構之複數個鰭式電晶體的積體電路，及用於在單一電路上製造此等不同類型之裝置的方法。具有複數個電晶體類型之IC的形成可處理分歧的電路要求，諸如(例如)，高速邏輯運算、低功率使用、高電壓輸入輸出(I/O)及極高電壓，該等電路要求為系統單晶片(SOC)積體電路之組件的合意屬性。系統單晶片裝置將諸如處理器核心、類比功能及混合式信號區塊的各種各樣之電路功能整合至單一積體電路晶片上。本發明之實施例提供電晶體具有不同類型之閘極結構的IC，該等閘極結構各自包含一或兩個高k材料閘極介電質層、氧化物(SiO2)層、一或兩個功函數金屬層、填料金屬及其組合。具有不同閘極結構之電晶體能夠提供橫跨各式各樣之操作速度、洩漏特性及高電壓容差的效能特性。亦揭示的是形成包含具有不同閘極結構之電晶體之電路的方法。
圖1A至圖1D說明位於積體電路中之鰭式電晶體的實施例。每一積體電路具有至少兩種不同電晶體類型，該等電晶體類型係至少藉由閘極介電質之厚度或組合物及/或藉由用於閘極電極中之功函數金屬之組合物加以區別。電晶體可具有其他區別特徵。通常，具有複數個不同電晶體類型之積體電路將具有以各種格式(例如，陣列)而配置的每一類型之電晶體之大量例子。出於簡單起見，在1A至圖1D中將每一類型之電晶體之一個例子展示為隔離式電晶體(isolated transistor)，但所說明之電晶體通常見於其所處之積體電路晶片中的各種地方及配置中。
圖1A說明形成於同一IC上之兩個電晶體101及102的三維透視圖。圖1B說明如圖1A所示之電晶體101及102的橫截面圖，其係沿著線A-A'而通過通道區116以及閘極結構111A及111B予以截取。鰭片112自半導體基板110延伸，且在實施例中，貫穿基板110之全長。在一實施例中，每一電晶體包含藉由隔離區114分離之一或多個鰭片112。在一實施例中，每一電晶體包含一閘極結構111，閘極結構111包繞每一鰭片112之一部分的側表面及頂部表面，從而界定通道區116。在一實施例中，電晶體101包含閘極結構111A，且電晶體102包含閘極結構101B，如圖1A所示。每一鰭片112具有安置於通道區116之相對側上的一對源極/汲極區118，如由圖1A所說明之實施例所示。對於PMOS裝置，源極/汲極區被p型摻雜，且通道區被n型摻雜。對於NMOS裝置，源極/汲極區被n型摻雜，且通道區被p型摻雜。鰭片112在隔離區114上方之高度的範圍為20Å至100Å，且鰭片112之寬度的範圍為5Å至20Å。
每一電晶體閘極結構111A及111B包含一閘極介電質113及一閘極電極115，如圖1A所示。每一閘極介電質113可包含一或多個介電質層，例如，二氧化矽層或高k介電質層。閘極介電質113使通道區116與閘極電極115絕緣以縮減洩漏且設定裝置臨限電壓。每一閘極電極115包括一或多個功函數金屬層，且亦可包括一導電填料金屬140。功函數金屬層管理介電質材料與填料金屬之間 的障壁高度，從而最小化金屬-半導體界面處之電阻且設定裝置之功函數。填料金屬攜載控制電晶體狀態之大部分電荷，且相比於功函數金屬通常為較低電阻材料。
圖1A至圖1D所示之積體電路具有至少兩種不同類型之電晶體101及102，電晶體101及102係藉由用於電晶體閘極結構中之介電質層之組合物加以區別。在本發明之一實施例中，電晶體101之閘極結構包含具有高k介電質層121之閘極介電質，及具有功函數金屬層131及填料金屬140兩者之閘極電極，如圖1B所示。電晶體101中之閘極結構類型使能夠將該電晶體用於高效能核心。
在本發明之一實施例中，高k介電質層121與包含電晶體101的鰭片112及隔離區114之側表面及頂部表面一致。一般而言，高k介電質層為介電常數大於二氧化矽之介電常數的介電質材料。二氧化矽之介電常數為3.9。可用於高k介電質層121中之例示性高k介電質材料包括二氧化鉿(HfO2)、氧化鉿矽、氧化鑭、氧化鑭鋁、二氧化鋯(ZrO2)、氧化鋯矽、二氧化鈦(TiO2)、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅，及在半導體技術中所知之其他材料。高k介電質層121之厚度的範圍為10Å至50Å。在一實施例中，高k介電質層之厚度為30Å。
功函數金屬層131與高k介電質層121之表面一致。可用於功函數金屬層131中之例示性金屬包括氮化鈦、氮化鎢、氮化鉭、鈦鋁、鎢、矽化物，及在半導體技 術中所知之其他材料。功函數金屬層131之厚度的範圍為10Å至50Å。在一實施例中，功函數金屬層131之厚度為30Å。
填料金屬140填充由功函數金屬層131界定之閘極結構開口。填料金屬140可包含包括(例如)金屬閘極材料之材料，諸如，鉿、鋯、鈦、氮化鈦、鉭、鋁，及其組合。額外材料包括金屬碳化物，諸如(例如)，碳化鈦、碳化鋯、碳化鉭、碳化鉿及碳化鋁。可使用之另外材料包括釕、鈀、鉑、鈷、鎳及導電金屬氧化物，諸如(例如)，氧化釕。其他材料係可能的。
在一實施例中，電晶體102之閘極結構具有包含二氧化矽層125及高k介電質層121兩者之閘極介電質，及包含功函數金屬層131及填料金屬140兩者之閘極電極。在一實施例中，二氧化矽層125係自鰭片112之表面生長。在另一實施例中，二氧化矽層125保形地沈積於鰭片112及隔離區114上。二氧化矽層125之厚度可為5Å至100Å。在一實施例中，二氧化矽層125之厚度為30Å。在一實施例中，高k介電質層121在閘極結構內覆蓋二氧化矽層125，且該兩個層一起形成閘極介電質。在一實施例中，功函數金屬131覆蓋高k介電質層121，且填料金屬140填充由功函數金屬131加襯之開口。相比於電晶體101中之閘極結構，將二氧化矽層125添加至閘極介電質會使能夠將電晶體102用於高電壓輸入輸出(I/O)電路應用。
通常，電晶體結構101及102係由介電質材料 150至少部分地環繞，如圖1B所示。在一些實施例中，介電質材料150為層間介電質(ILD)材料，諸如，二氧化矽或低k介電質材料。可使用之額外介電質材料包括摻碳氧化物(CDO)、碳化矽、氮化矽、諸如全氟環丁烷或聚四氟乙烯之有機聚合物、氟矽酸鹽玻璃(FSG)，及諸如倍半氧矽烷、矽氧烷或有機矽酸鹽玻璃之有機矽酸鹽。
在一實施例中，間隔物135位於閘極結構111之側壁上。間隔物135形成於閘極結構111之鄰近於源極/汲極區118的側壁上，如圖1A所示，以便使閘極結構111與生長於鰭片112上之磊晶材料隔離且亦在該等源極/汲極區之重摻雜期間保護通道區116。間隔物135可另外形成於每一閘極結構111之末端上，如圖1B所示。間隔物135可包含合適介電質材料，諸如(例如)，氮化矽、二氧化矽、氮氧化矽，或在半導體技術中所知之其他材料。
本發明之另一實施例包含至少兩種不同類型之鰭式電晶體101及103，其中每一電晶體係藉由用於閘極結構中之介電質層之組合物加以區別，如圖1C所示。在本發明之一實施例中，電晶體101之閘極結構包含具有高k介電質層121之閘極介電質，及具有功函數金屬層131及填料金屬140兩者之閘極電極。
電晶體103之閘極結構包含具有高k介電質層122及高k介電質層121兩者之閘極介電質，及具有功函數金屬層131及填料金屬140兩者之閘極電極。在一實施例中，高k介電質層122形成於鰭片表面上。在一實施例中， 高k介電質層121覆蓋高k介電質層122。在一實施例中，功函數金屬層131覆蓋高k介電質層121。在一實施例中，填料金屬140藉由填入由功函數金屬層131界定之閘極結構開口來完成閘極結構。在一實施例中，高k介電質層122相比於高k介電質層121具有不同組合物或厚度。相比於電晶體101中之閘極結構，添加高k介電質材料122會縮減閘極洩漏，同時增加臨限電壓，從而使能夠將電晶體103用於低功率電路或應用。高k介電質層122可為上文關於高k介電質層121所列出之材料中任一者。高k介電質層122之厚度的範圍為10Å至50Å。在一實施例中，高k介電質層122之厚度為30Å。
本發明之另一實施例包含位於單一積體電路上的至少兩種不同類型之鰭式電晶體101及104，其中每一類型之電晶體具有一不同閘極結構，如由圖1D所說明。在本發明之一實施例中，電晶體101及104係藉由用於每一閘極電極中之功函數金屬之組合物加以區別。在一特定實施例中，電晶體101之閘極結構包含具有高k介電質層121之閘極介電質，及具有功函數金屬層131及填料金屬140兩者之閘極電極。
在一實施例中，電晶體104中之閘極結構包含具有高k介電質層121之閘極介電質，及具有功函數金屬層132、功函數金屬層131及填料金屬140之閘極電極。在一實施例中，高k介電質層121覆蓋鰭片112。在一實施例中，功函數金屬層132覆蓋高k介電質層121。在一實施例 中，功函數金屬層131覆蓋功函數金屬層132。在一實施例中，填料金屬140填充由功函數金屬層131界定之閘極結構開口。在一實施例中，電晶體104中之功函數金屬層132相比於功函數金屬層131具有不同功函數。相比於電晶體101中之閘極結構，添加功函數金屬132會增加用於電晶體104之臨限電壓且縮減閘極洩漏，從而使能夠將電晶體104用於低功率電路或應用。功函數金屬層132可為上文關於功函數金屬層131所列出之材料中任一者。功函數金屬層132之厚度可為10Å至50Å。在一實施例中，功函數金屬層132之厚度為30Å。
由圖2A至圖2B所說明之實施例包含在單一積體電路上的三種或三種以上類型之鰭式電晶體，其中每一類型之電晶體具有一不同閘極結構。通常，具有複數種不同類型之電晶體的積體電路將具有以各種格式(例如，陣列)而配置的每一類型之電晶體之大量例子。出於簡單起見，在該等圖中將每一類型之電晶體之一個例子展示為隔離式電晶體，但所說明之電晶體通常見於其所處之積體電路晶片上的各種地方及配置中。
根據本發明之一實施例，圖2A所示之積體電路具有至少三種不同類型之電晶體201、202及203，電晶體201、202及203係藉由用於閘極結構中之介電質層之厚度或組合物加以區別。在一實施例中，電晶體201中之閘極結構包含具有高k介電質層221之閘極介電質，及具有功函數金屬層231及填料金屬240兩者之閘極電極。電晶體 201可用於高效能處理器核心。在一實施例中，電晶體202中之閘極結構包含具有在鰭片表面上之二氧化矽層225及在二氧化矽層225上方之高k介電質層221兩者的閘極介電質。在一實施例中，電晶體202進一步包含具有功函數金屬層231及填料金屬240之閘極電極。相比於電晶體201，添加二氧化矽層225會縮減洩漏且增加臨限電壓，從而使能夠將電晶體202用於高電壓輸入輸出(I/O)電路或應用。在一實施例中，電晶體203之閘極結構包含具有在鰭片212上之高k介電質層222及在高k層222上方之高k介電質層221兩者的閘極介電質。在一實施例中，電晶體202進一步包含具有功函數金屬層231及填料金屬240兩者之閘極電極。在一實施例中，高k介電質層222相比於高k介電質層221具有不同組合物。在另一實施例中，高k介電質層222相比於高k介電質層221具有不同厚度。相比於電晶體201，將高k介電質層222添加至閘極結構會縮減洩漏，從而使能夠將電晶體203用於低功率電路。
圖2B所說明之積體電路具有至少三種不同類型之電晶體201、202及204，電晶體201、202及204係藉由介電質層之組合物或厚度及/或藉由用於電晶體閘極結構中之功函數金屬之組合物加以區別。在一實施例中，電晶體201中之閘極結構包含具有高k介電質層221之閘極介電質，及具有功函數金屬層231及填料金屬240兩者之閘極電極。電晶體201經設計成用於高效能處理器核心。在一實施例中，電晶體202中之閘極結構包含具有在鰭片212 上之二氧化矽層225及在二氧化矽層225上之高k介電質層221兩者的閘極介電質。在一實施例中，電晶體202進一步包含具有功函數金屬層231之閘極電極及填料金屬240兩者。相比於電晶體201，添加二氧化矽層225會縮減洩漏且增加臨限電壓，從而使能夠將電晶體202用於高電壓輸入輸出(I/O)電路或應用。在一實施例中，電晶體204之閘極結構包含具有高k介電質層221之閘極介電質，及具有功函數金屬層232、在功函數金屬層232上之功函數金屬層231及填料金屬240的閘極電極。在一實施例中，功函數金屬232相比於功函數金屬層231具有不同功函數。相比於電晶體201，添加功函數金屬層232會縮減洩漏，從而使能夠將電晶體204用於低功率電路或應用。
根據本發明之實施例，圖3A至圖3C中說明包含至少四種類型之鰭式電晶體的電路，其中每一類型之電晶體具有一不同閘極結構。如圖3A至圖3B所說明，包含四種類型之電晶體閘極結構的實施例為圖2A至圖2B所說明之三種類型之電晶體實施例的擴展，且可在不招致額外處理步驟的情況下予以製作。
圖3A所示之積體電路具有至少四種不同類型之電晶體301、302、303及305，電晶體301、302、303及305係藉由用於閘極結構中之介電質層之厚度或組合物加以區別。在一實施例中，電晶體301中之閘極結構包含具有高k介電質層321之閘極介電質，及具有功函數金屬層331及填料金屬340兩者之閘極電極。電晶體301經設計成 用於高效能處理器核心。在一實施例中，電晶體302中之閘極結構包含具有生長於鰭片312上之二氧化矽層325及在二氧化矽層325上方之高k介電質層321兩者的閘極介電質。在一實施例中，電晶體302進一步包含具有功函數金屬層331及填料金屬340兩者之閘極電極。電晶體302經設計成用於高電壓輸入輸出(I/O)電路。在一實施例中，電晶體303中之閘極結構包含具有在鰭片表面上之高k介電質層322及在高k介電質層322上方之高k介電質層321兩者的閘極介電質，及具有功函數金屬層331及填料金屬340兩者之閘極電極。在一實施例中，高k介電質層322之組合物不同於高k介電質層321之組合物。在另一實施例中，高k介電質層322之厚度不同於高k介電質層321之厚度。電晶體303經設計成用於低功率電路。
在一實施例中，電晶體305之閘極結構包含具有在鰭片上之二氧化矽層325、在二氧化矽層325上方之高k介電質層322及在高k介電質層322上方之高k介電質層321的閘極介電質。在一實施例中，高k介電質層322具有不同於高k介電質層321之組合物的組合物。在另一實施例中，高k介電質層322具有不同於高k介電質層321之厚度的厚度。在一實施例中，電晶體305進一步包含具有功函數金屬層331及填料金屬340之閘極電極。相比於電晶體301中之高效能閘極結構，添加二氧化矽層325及高k介電質層322會增加電晶體305之臨限電壓，使得電晶體305可用於需要極高電壓之電路。
具有多種類型之電晶體之電路的另一實施例係由圖3B說明。該積體電路具有至少四種類型之不同電晶體301、302、304及306，電晶體301、302、304及306係至少藉由介電質層之厚度或組合物及/或藉由用於閘極結構中之功函數金屬之組合物加以區別。在一實施例中，電晶體301中之閘極結構包含具有高k介電質層321之閘極介電質，及具有功函數金屬層331及填料金屬340兩者之閘極電極。電晶體301經設計成用於高效能處理器核心。在一實施例中，電晶體302中之閘極結構包含具有生長於鰭片312上之二氧化矽層325及在二氧化矽層325上方之高k介電質層321兩者的閘極電極。在一實施例中，電晶體302進一步包含具有功函數金屬層331及填料金屬340兩者之閘極電極。電晶體302經設計成用於高電壓輸入輸出(I/O)電路。在一實施例中，電晶體304中之閘極結構包含具有高k介電質層321之閘極介電質，及具有功函數金屬層332層、在功函數金屬層332層上方之功函數金屬331層及填料金屬340的閘極電極。在一實施例中，功函數金屬層332相比於功函數金屬331具有不同功函數。電晶體304經設計成用於低功率電路。
在一實施例中，電晶體306中之閘極結構包含具有生長於鰭片312上之二氧化矽層325及在二氧化矽層325上方之高k介電質層321兩者的閘極介電質。在一實施例中，電晶體306進一步包含具有功函數金屬層332、在功函數金屬層332上方之功函數金屬層331及填料金屬340 的閘極電極。在一實施例中，功函數金屬層332相比於功函數金屬層331具有不同功函數。相比於電晶體301中之高效能閘極結構，添加二氧化矽層325及功函數金屬層332會增加電晶體306之臨限電壓，使得電晶體306可用於需要極高電壓之電路。
關於先前所描述之實施例，應注意到，亦有可能使諸如以下各者之其他裝置特性變化：閘極之寬度、通道區之寬度，及用以達成特定電晶體性質之源極及汲極類型，此為熟習此項技術者所理解。
在已製造裝置中，材料層可在外觀上偏離本文出於清楚起見而提供之簡化說明，且可(例如)在若干區域中稍微較厚或較薄。另外，此處被描述為材料「層」之層可由基本上充當一個層的該材料之複數個層構成。
圖4A至圖4I描述用於形成多種類型之鰭式電晶體閘極結構之方法的實施例。該方法可用於形成在同一晶片上包含不同類型之鰭式電晶體的積體電路，其中該等電晶體具有至少兩個不同閘極介電質結構。一積體電路晶片通常在基板上之各種位置中包含同一電晶體之多個複本，然而，在圖4A至圖4I中出於清楚起見而展示每一類型之電晶體中的一者。
提供具有鰭片412之基板410。在本發明之一實施例中，鰭片412係由塊狀單晶基板形成。基板410及鰭片412可由任何熟知半導體材料形成，諸如(但不限於)，矽、鍺、矽鍺，及包括GaAs、InSb、GaP及GaSb之III-V 族組合。鰭片412之下部部分係藉由隔離區414分離以防止自該等鰭片之洩漏，如圖4A所示。在一實施例中，隔離區414包含諸如二氧化矽之介電質材料。在另一實施例中，鰭片412係由絕緣體上半導體(SOI)基板形成，該基板包含下部塊狀基板、中間絕緣層及頂部單晶層。鰭片412係由頂部單晶層形成，且中間絕緣層形成隔離區。延伸於隔離區414上方的鰭片412之高度的範圍為20Å至100Å。鰭片412之寬度的範圍為5Å至20Å。
緊接著，在延伸於隔離區414上方的鰭片412之表面上形成二氧化矽層425。在一實施例中，二氧化矽層425將形成用於形成於閘極區492上之電晶體的閘極介電質之部分。在一實施例中，隨後將在形成額外閘極結構組件之前自閘極區491移除二氧化矽層425。在一特定實施例中，二氧化矽層425係自鰭片412之表面生長。在另一特定實施例中，二氧化矽層425係藉由諸如化學氣相沈積(CVD)或原子層沈積(ALD)的使能夠在閘極區中於鰭片412上進行保形沈積之任何方法予以毯覆式沈積。二氧化矽層425可經生長或沈積達均一厚度。在一實施例中，二氧化矽層425之厚度為30Å。
用以自閘極區491移除二氧化矽層425之後續蝕刻製程涉及兩個犧牲層，該等犧牲層保護二氧化矽層425之部分，該等部分將形成裝置之形成於閘極區492中的主動組件。在本發明之一實施例中，嵌入式蝕刻終止層442毯覆式沈積於基板之表面上方，且犧牲二氧化矽層443保 形地形成於嵌入式蝕刻終止層442上方。在本發明之一實施例中，嵌入式蝕刻終止層442及犧牲二氧化矽層443將不形成電晶體之主動組件。嵌入式蝕刻終止層442及二氧化矽層443可各自藉由適合於形成保形層之任何方法(諸如，CVD或ALD)予以沈積。在一實施例中，嵌入式蝕刻終止層442為當嵌入式蝕刻終止層442及二氧化矽兩者係藉由選定蝕刻化學予以蝕刻時相比於二氧化矽之蝕刻速率以較低速率被蝕刻的材料。在一實施例中，嵌入式蝕刻終止層442為氮化矽。
嵌入式蝕刻終止層442及二氧化矽層443兩者各自經形成達均一厚度。嵌入式蝕刻終止層442及二氧化矽層443之厚度各自經選擇成使得時控蝕刻(timed etch)將近似地同時移除每一層。在一實施例中，使用HF蝕刻製程。HF蝕刻二氧化矽之速率快於蝕刻氮化矽之速率，且因此，在一實施例中，犧牲二氧化矽層443厚於嵌入式蝕刻終止層442。在一實施例中，犧牲二氧化矽層443之厚度與二氧化矽層425之厚度相同。在一實施例中，嵌入式蝕刻終止層442之厚度為10Å。在一實施例中，二氧化矽層443之厚度為30Å。
緊接著，使用光微影蝕刻製程而自閘極區491之表面移除犧牲二氧化矽層443。在一實施例中，光阻材料形成於結構表面上方。光阻經以光微影方式圖案化成使得光阻455覆蓋閘極區492，如圖4C所示，其中隨後將形成包含二氧化矽層425之閘極結構。接著自閘極結構491 蝕刻二氧化矽層443之經曝露部分。二氧化矽層443可藉由諸如濕式蝕刻之任何合適蝕刻製程予以蝕刻。舉例來說，濕式蝕刻包含HF。HF蝕刻可具有50：1至200：1之集中性。在一實施例中，在50秒內自閘極區491之表面完全地或幾乎完全地移除二氧化矽層443。
在蝕刻二氧化矽層443之後，自結構表面移除光阻455，如圖4D所示。一般而言，藉由半導體工業中之熟知製程來移除光阻。舉例來說，可經由乾式電漿製程來移除光阻。在經設計成移除有機殘餘物的常常被稱作灰化(ashing)之氧電漿製程中移除光阻。舉例來說，藉由微波、射頻(RF)或UV臭氧源來產生電漿。或者，可使用溶劑或溶劑混合物來移除光阻。
緊接著，根據圖4E所說明之實施例，在結構表面上方毯覆式沈積犧牲閘極材料454。犧牲閘極材料454經形成達閘極高度所需要之厚度。接著圖案化及蝕刻犧牲閘極材料454以在閘極區491及492上方形成犧牲閘極結構456，使得隨後可藉由閘極替換製程來形成主動閘極結構。犧牲閘極材料之沈積、圖案化及蝕刻在半導體技術中為吾人所熟知。犧牲閘極結構456被圖案化成隨後形成之閘極電極及閘極介電質將被形成的相同形狀且被圖案化於隨後形成之閘極電極及閘極介電質將被形成的相同位置處。在本發明之一實施例中，犧牲閘極電極材料係由諸如氮化矽或多晶矽之材料形成。在形成犧牲閘極結構456之後，可(例如)藉由尖端植入(tip implantation)或暈圈植入 (halo implantation)來摻雜鰭片412，此在此項技術中為吾人所熟知。
緊接著，視需要，可在犧牲閘極結構456之側壁上形成介電質側壁間隔物435。側壁間隔物用以使閘極結構與可生長於鰭片之源極/汲極區上的磊晶半導體材料隔離，如圖1A所示，但間隔物材料可另外形成於閘極結構之其他側壁上，如圖4F所示。可藉由諸如(例如)如下方式之任何熟知技術來形成側壁間隔物435：藉由在基板上方毯覆式沈積保形側壁間隔物介電質，且接著各向異性地蝕刻以自水平表面移除介電質間隔物材料，同時在垂直表面上留下間隔物材料。間隔物453可為氮化矽、氧化矽、氮氧化矽、碳化矽、CDO或其組合。在一實施例中，使用過度蝕刻(overetch)以自鰭片412之側壁移除間隔物材料，以使能夠進行磊晶層在鰭片表面上之後續生長、源極/汲極區之摻雜，及/或源極/汲極接點之形成。
緊接著，在基板上方毯覆式沈積介電質材料450。介電質材料經形成達足以完全地覆蓋包括犧牲閘極結構456之基板的厚度。介電質450係由可相對於犧牲閘極材料被選擇性地蝕刻之材料形成。亦即，介電質係由可供移除犧牲閘極結構456而不顯著地蝕刻掉介電質450的材料形成。在毯覆式沈積之後，平坦化介電質材料450，諸如，藉由化學機械平坦化(CMP)而進行，直至頂部表面與犧牲閘極結構456平齊為止。
接著蝕刻掉犧性閘極結構456以使能夠在閘 極區491及492中形成閘極結構。可使用濕式或乾式蝕刻製程來移除犧牲閘極結構456。蝕刻製程曝露在閘極區491上之下伏嵌入式蝕刻終止層442表面及在閘極區492上之下伏犧牲二氧化矽層443表面，如圖4G所示。
在一實施例中，額外蝕刻製程自閘極區491移除嵌入式蝕刻終止層442及二氧化矽層425，且亦自閘極區492移除犧牲二氧化矽層443及嵌入式蝕刻終止層442。在一實施例中，使用選擇性蝕刻。在另一實施例中，使用時控濕式蝕刻。在一實施例中，時控濕式蝕刻可包含HF。在一特定實施例中，HF蝕刻嵌入式蝕刻終止層442材料之速率快於蝕刻犧牲二氧化矽443材料之速率。在一實施例中，蝕刻製程具有3：1之選擇性。HF蝕刻可具有50：1至200：1之集中性。因為每一犧牲層之厚度已基於HF蝕刻材料之速率予以選擇，所以閘極區491上之嵌入式蝕刻終止層442及二氧化矽層425兩者在犧牲二氧化矽層443及嵌入式蝕刻終止層442藉由HF自閘極區492被蝕刻的相同時間量內藉由HF被完全地或幾乎完全地蝕刻。
在一實施例中，二氧化矽層425留存於閘極區492上，其中二氧化矽層425將形成閘極介電質之部分。因而，二氧化矽層425已形成於閘極區492上而無經曝露光阻，經曝露光阻可污染主動裝置層。相比於主動層係直接使用光微影製程被圖案化的裝置之效能及可靠性，乾淨二氧化矽層之此形成將會改良裝置之效能及可靠性。
緊接著，根據本發明之一實施例，在基板表 面上方保形地沈積高k介電質層421達均一厚度。在一實施例中，高k介電質材料421覆蓋閘極區491中鰭片412之頂部表面及側壁，且與閘極區492上之二氧化矽層425表面一致。在一實施例中，高k介電質層421將在形成於閘極區491及492兩者中之閘極結構中形成閘極介電質之部分。在一實施例中，高k介電質材料係藉由諸如CVD或ALD之保形製程形成，以確保與在閘極區491中之鰭片表面及在閘極區492中之下伏二氧化矽層425的接觸。高k介電質層421可為任何合適高k介電質材料，諸如上文關於圖1A中之高k介電質層121所描述。高k介電質層421之厚度可為10Å至50Å。在一實施例中，高k介電質材料421之厚度為30Å。
緊接著，在閘極介電質上方於每一閘極區中形成閘極電極。閘極電極可包含一或多個功函數金屬層及填料金屬。在一實施例中，功函數金屬431保形地沈積於基板上方達均一厚度。功函數金屬431設定用於裝置之功函數，且最小化閘極介電質與閘極電極之間的金屬-半導體界面處之電阻。功函數金屬431係藉由諸如CVD或ALD之保形製程形成，以確保與閘極區491及492兩者中之下伏高k介電質層421的接觸。功函數金屬層431可為任何合適功函數金屬，諸如上文關於圖1A中之功函數金屬層131所描述。功函數金屬層431之厚度可為10Å至50Å。在一實施例中，功函數金屬層431之厚度為30Å。
接著在功函數金屬431上方毯覆式沈積填料金屬440達足以填充閘極區491及492中之閘極結構開口的 厚度。金屬閘極440可藉由諸如CVD、ALD或物理氣相沈積(PVD)之任何合適製程形成。金屬閘極材料可為任何合適閘極電極材料，諸如上文關於圖1A所描述。
接著對金屬閘極440、功函數材料431及高k介電質層421進行化學機械平坦化，直至介電質層450之頂部表面被顯露為止，如圖4I所示。一旦後向拋光或自頂部介電質材料450移除閘極電極材料及閘極介電質材料，就已形成閘極結構。
因此，形成兩個電晶體401及402，每一電晶體具有一不同閘極結構。在一實施例中，電晶體401包含具有高k材料421之閘極介電質，及具有功函數金屬431及填料金屬440兩者之閘極電極。電晶體401可用於高效能處理器核心。在一實施例中，電晶體402包含具有二氧化矽層425及高k介電質層421兩者之閘極介電質，及具有功函數金屬層431及填料金屬440之閘極電極。相比於電晶體401之閘極介電質，將二氧化矽層425添加至閘極介電質會使能夠將電晶體402用於高電壓輸入輸出(I/O)電路或應用。
圖5A至圖5I說明用於形成包含兩種類型之電晶體之積體電路的另一方法，該等電晶體具有不同閘極結構。一積體電路晶片通常在各種位置中包含同一電晶體之多個複本，然而，在圖5A至圖5I中出於清楚起見而展示每一類型之電晶體中的一者。
提供具有鰭片512之基板510，如圖5A所 示。在一實施例中，基板510及鰭片512為單晶矽。鰭片512係藉由隔離區514分離，隔離區514可包含諸如(例如)二氧化矽之介電質材料。用於形成圖5A所示之結構的方法在半導體製造技術中為吾人所知。
緊接著，在結構之表面上形成二氧化矽層525。在本發明之一實施例中，二氧化矽層525將形成隨後形成於閘極區592中之閘極結構的部分。在一特定實施例中，二氧化矽層525係自鰭片512之表面生長。在另一特定實施例中，二氧化矽層525係藉由諸如CVD或ALD的使能夠在閘極區之水平及垂直表面上進行保形沈積之任何方法予以沈積。在一實施例中，二氧化矽層525之厚度為30Å。
根據本發明之一實施例，接著形成犧牲閘極結構，使得隨後可藉由閘極替換製程來形成主動閘極結構。在一實施例中，犧牲閘極材料554毯覆式沈積於二氧化矽層525上方，如圖5B所示。犧性閘極材料554經形成達閘極高度所需要之厚度。接著圖案化及蝕刻犧牲閘極材料554以在閘極區591及592上方形成犧牲閘極結構556。犧牲閘極材料之沈積、圖案化及蝕刻在半導體技術中為吾人所熟知。犧牲閘極結構556被圖案化成隨後形成之閘極電極及閘極介電質將被形成的相同形狀且被圖案化於隨後形成之閘極電極及閘極介電質將被形成的相同位置處。在本發明之一實施例中，犧牲閘極結構556係由諸如氮化矽或多晶矽之材料形成。在形成犧牲閘極結構556之後，可(例如)藉由尖端植入或暈圈植入來摻雜鰭片512，此在此項 技術中為吾人所熟知。
緊接著，視需要，可在犧牲閘極結構556之側壁上形成介電質側壁間隔物535。側壁間隔物用以使閘極結構與可生長於鰭片之源極/汲極區上的磊晶半導體材料隔離，如圖1A所示，但間隔物材料可另外形成於閘極結構之其他側壁上，如圖5C所示。可藉由諸如(例如)如下方式之任何熟知技術來形成側壁間隔物535：藉由在基板上方毯覆式沈積保形側壁間隔物介電質，且接著各向異性地蝕刻以自水平表面移除介電質間隔物材料，同時在垂直表面上留下間隔物材料。間隔物553可為氮化矽、氧化矽、氮氧化矽、碳化矽、CDO或其組合。在一實施例中，使用過度蝕刻以自鰭片512之側壁移除間隔物材料，以使能夠進行磊晶層在鰭片表面上之後續生長、源極/汲極區之摻雜，及/或源極/汲極接點之形成。
緊接著，在基板上方毯覆式沈積介電質材料550。介電質層經形成達足以完全地覆蓋包括犧牲閘極結構556之基板的厚度。介電質層550係由可相對於犧牲閘極材料被選擇性地蝕刻之材料形成。亦即，介電質材料係由可供移除犧牲閘極結構556而不顯著地蝕刻掉介電質層550的材料形成。在毯覆式沈積介電質之後，平坦化介電質層，例如，藉由CMP而進行，直至介電質膜之頂部表面與犧牲閘極結構556平齊為止。
緊接著，蝕刻掉犧牲閘極結構556以使能夠在閘極區591及592內形成閘極結構。可使用濕式或乾式蝕 刻製程來蝕刻犧牲閘極結構556。蝕刻犧牲閘極結構556會曝露閘極區591及592內之二氧化矽層525，如圖5D所示。在一實施例中，形成於閘極區592中之閘極介電質將包含二氧化矽層525，但形成於閘極區592中之閘極結構將不包含二氧化矽層525。因此，隨後圖案化二氧化矽層525以移除閘極區591內之部分，同時保護閘極區592內之部分。在本發明之另一特定實施例中，自表面蝕刻掉二氧化矽層525之所有經曝露部分，且自鰭片生長或在基板上方沈積新鮮二氧化矽層，以便具有乾淨二氧化矽，藉此形成隨後形成之閘極結構的主動組件。
接著在二氧化矽層525上方毯覆式沈積硬遮罩534，如圖5E所說明。在一實施例中，硬遮罩534將保護二氧化矽層525在閘極區592內之部分免於在蝕刻二氧化矽層525在閘極區591內之部分期間曝露至光阻。舉例來說，硬遮罩534可包含抵抗由HF進行之蝕刻的功函數金屬，諸如(但不限於)，氮化鈦、氮化鎢及氮化鉭。在一實施例中，硬遮罩534係藉由ALD形成。硬遮罩534經形成達足以在後續蝕刻製程期間保護下伏材料之均一厚度，其厚度為10Å至50Å。在一實施例中，硬遮罩534之厚度為30Å。
緊接著，圖案化硬遮罩534以移除覆蓋閘極區591內之二氧化矽層525的部分，如圖5F所示。在一實施例中，硬遮罩534係藉由光微影製程予以圖案化。在一實施例中，光阻層555經沈積及圖案化成使得閘極區592上之 硬遮罩534由光阻覆蓋。在一實施例中，接著自未由光阻覆蓋之區蝕刻硬遮罩534，從而曝露閘極區591上之下伏二氧化矽層525。在一實施例中，使用諸如過氧化物及硫酸的對於下伏氧化物具高度選擇性之濕式蝕刻製程來蝕刻硬遮罩534。
緊接著，移除光阻層545，從而在閘極區592上留下硬遮罩534。在一實施例中，接著自閘極區591蝕刻二氧化矽層525。藉由在蝕刻二氧化矽層525之前移除光阻層545，用以蝕刻二氧化矽層525之蝕刻浴未受到光阻材料污染。在一實施例中，蝕刻閘極區591上方之二氧化矽層525會曝露閘極區591中鰭片512及隔離區514之表面。對於二氧化矽上方之硬遮罩材料具選擇性的任何蝕刻可用以蝕刻二氧化矽層525。在一實施例中，使用HF來蝕刻二氧化矽層525。在一實施例中，接著自閘極區592移除硬遮罩534以曝露二氧化矽層525，如圖5H所示。在一實施例中，藉由諸如過氧化物及硫酸之濕式蝕刻製程來移除硬遮罩534。
接著藉由沈積額外閘極介電質層及閘極電極材料來形成閘極結構。在一實施例中，高k介電質層521保形地沈積於基板上方，從而覆蓋閘極區591中鰭片之頂部表面及側壁且與閘極區592上之二氧化矽層525表面一致。高k介電質材料係藉由諸如CVD或ALD之保形製程形成，以確保與閘極區591中之鰭片或與閘極區592中之下伏第一二氧化矽層525的接觸。高k介電質層521可為任何合 適高k介電質材料，諸如上文關於圖1A中之高k介電質層121所描述。高k介電質層521之厚度可為10Å至50Å。在一實施例中，高k介電質材料521之厚度為30Å。
緊接著，形成閘極電極。每一閘極電極可包含一或多個功函數金屬層及填料金屬。在一實施例中，功函數金屬531保形地沈積於基板上方。功函數金屬531係藉由諸如CVD或ALD之保形製程形成，以確保與下伏高k介電質層521的接觸。功函數金屬層531可為任何合適功函數金屬，諸如上文關於圖1A中之功函數金屬層131所描述。功函數金屬層531之厚度可為10Å至50Å。在一實施例中，功函數金屬層531之厚度為30Å。
緊接著，在功函數金屬531上方毯覆式沈積填料金屬540材料達足以填充閘極區591及592內之閘極結構開口的厚度。填料金屬540可藉由諸如CVD、ALD或PVD之任何合適製程形成。填料金屬材料可為任何合適閘極電極材料，諸如上文關於圖1A中之填料金屬140所描述。
接著對填料金屬540、功函數材料531及高k介電質層521進行化學機械平坦化，直至介電質層550之頂部表面被顯露為止，如圖5I所示。一旦後向拋光或自頂部介電質材料550移除閘極電極材料及閘極介電質材料，就已形成閘極結構。
因此，形成兩個電晶體501及502，每一電晶體具有一不同閘極結構。在一實施例中，電晶體501包含具有高k介電質材料521之閘極介電質，及具有功函數金屬 531及填料金屬540兩者之閘極電極。電晶體501之閘極結構可用於高效能處理器核心。在一實施例中，電晶體502包含具有二氧化矽層525及在二氧化矽層525上方之高k介電質層521的閘極介電質，及具有功函數金屬層531及填料金屬540兩者之閘極電極。相比於電晶體501，電晶體502之閘極介電質中的額外二氧化矽材料使能夠用於高電壓輸入輸出(I/O)電路。
圖6A至圖6G提供用於形成包含兩種類型之電晶體之積體電路的方法之額外實施例，其中每一電晶體類型具有一不同閘極介電質結構。一積體電路晶片通常在各種位置中包含同一電晶體之多個複本，然而，在圖6A至圖6G中出於清楚起見而展示每一類型之電晶體中的一者。
提供一結構，其包含具有藉由隔離區614分離之鰭片612的基板610，及在該等鰭片上方由具有間隔物635之介電質650界定的閘極結構開口。用於形成該結構之方法在半導體製造技術中為吾人所知。可(例如)藉由如下方式來形成該結構：首先遵循圖5A至5D所示及上文所描述之製程，且接著移除二氧化矽層625之覆蓋閘極區691及693的部分，如圖6A所示。在一實施例中，藉由濕式或乾式蝕刻而自閘極區691及693移除二氧化矽層625。
緊接著，在基板上方毯覆式沈積高k介電質層622。高k介電質材料622係藉由諸如CVD或ALD之保形製程形成，以確保與每一閘極區中之鰭片的接觸。在一實施例中，高k介電質層622將形成用於形成於閘極區693中 之電晶體的閘極介電質之部分。在一實施例中，將自閘極區691移除高k介電質層622。高k介電質層622可為任何合適高k介電質材料，諸如上文關於圖1B中之高k介電質層122所描述。高k介電質層622之厚度可為10Å至50Å。在一實施例中，高k介電質材料622之厚度為30Å。
接著在高k介電質層622上方毯覆式沈積硬遮罩634，如圖6B所說明。在一實施例中，硬遮罩634將保護高k介電質層622在閘極區693內之部分免於在隨後自閘極區691蝕刻高k介電質層622期間曝露至光阻。舉例來說，硬遮罩634可包含抵抗由HF進行之蝕刻的功函數金屬，諸如(但不限於)，氮化鈦、氮化鎢及氮化鉭。在一實施例中，硬遮罩634係藉由ALD形成。硬遮罩634經形成達足以在後續蝕刻製程期間保護下伏材料之均一厚度，其厚度為10Å至50Å。在一實施例中，硬遮罩634之厚度為30Å。
緊接著，圖案化硬遮罩634以移除覆蓋閘極區691內之高k介電質層622的部分，如圖6C所示。在一實施例中，硬遮罩634係藉由光微影製程予以圖案化。在一實施例中，光阻層655經沈積及圖案化成使得閘極區693上之硬遮罩634由光阻覆蓋。接著蝕刻硬遮罩634以曝露閘極區691中之高k介電質層622。在一實施例中，使用諸如過氧化物及硫酸的對於下伏氧化物具高度選擇性之濕式蝕刻製程來蝕刻硬遮罩634。
接著移除光阻層655，從而在閘極區693上留 下硬遮罩634。接著蝕刻高k介電質層622在閘極區691上方之經曝露部分以曝露閘極區691中鰭片612及隔離區614之表面，如圖6D所示。藉由在蝕刻閘極區691上之高k介電質層622之前移除光阻層655，用以蝕刻高k介電質層622之蝕刻浴未受到光阻材料污染。對於高k介電質材料上方之硬遮罩材料具選擇性的任何蝕刻可用以蝕刻高k層622。在一實施例中，使用HF來蝕刻高k介電質層622。在一實施例中，接著自閘極區693移除硬遮罩634以曝露高k介電質層622之表面，如圖6E所示。在一實施例中，藉由諸如過氧化物及硫酸之濕式蝕刻製程來移除硬遮罩634。
緊接著，在結構上方保形地沈積高k介電質層621。在一實施例中，高k介電質層621將形成用於形成於閘極區691及693中之電晶體中每一者的閘極介電質之部分。在閘極區691中，高k介電質材料621覆蓋閘極結構開口內之鰭片612及隔離區614，且在閘極區693中，高k介電質層621與高k介電質層622一致。高k介電質材料621係藉由諸如CVD或ALD之保形製程形成，以確保與閘極區中之下伏材料的接觸。在一實施例中，高k介電質層621相比於高k介電質層622具有不同組合物。在另一實施例中，高k介電質層621相比於高k介電質層622具有不同厚度。高k介電質層621包含高k介電質材料，諸如上文關於圖1A中之高k介電質層121所描述。高k介電質層621之厚度可為10Å至50Å。在一實施例中，高k介電質材料621之厚度為30Å。
緊接著，形成閘極電極。閘極電極可包含一或多個功函數金屬層及填料金屬。在一實施例中，功函數金屬631沈積於基板上方達均一厚度。功函數金屬層631係藉由諸如CVD或ALD之保形製程形成，以確保與下伏高k介電質層621的接觸。功函數金屬層631可為任何合適功函數金屬，諸如上文關於圖1A中之功函數金屬層131所描述。功函數金屬層631之厚度可為10Å至50Å。在一實施例中，功函數金屬層631之厚度為30Å。
緊接著，在功函數金屬631上方毯覆式沈積填料金屬640達足以填充閘極區691及693上方之閘極結構開口的厚度。填料金屬640可藉由諸如CVD、ALD或PVD之任何合適製程形成。填料金屬可為任何合適閘極電極材料，諸如上文關於圖1A中之填料金屬140所描述。
接著對填料金屬640、功函數材料631、高k介電質層621及高k介電質層622進行化學機械平坦化，直至介電質層650之頂部表面被顯露為止，如圖6G所示。一旦後向拋光或自介電質材料650之頂部移除閘極電極材料及閘極介電質材料，就已形成閘極結構。
因此，形成兩個不同電晶體601及603，每一電晶體具有一不同閘極結構。在一實施例中，電晶體601包含具有高k材料621之閘極介電質，及具有功函數金屬631及填料金屬640之閘極電極。電晶體601之閘極結構使能夠用於高效能處理器核心。在一實施例中，電晶體603包含具有高k介電質層622及高k介電質層621之閘極介電 質，及具有功函數金屬層631及填料金屬640之閘極電極。雙高k材料使能夠將電晶體603用於低功率電路或應用。
圖7A至圖7E提供用於形成包含兩種類型之電晶體之積體電路的方法之額外實施例，其中每一電晶體類型具有一不同閘極電極結構。一積體電路晶片通常在各種位置中包含同一電晶體之多個複本，然而，在圖7A至圖7E中出於清楚起見而展示每一類型之電晶體中的一者。
提供一結構，其包含具有藉由隔離區714分離之鰭片712的基板710，及在該等鰭片上方由介電質材料750及間隔物735界定的閘極結構開口。用於形成該結構之方法在半導體製造技術中為吾人所知。可(例如)藉由如下方式來形成該結構：首先遵循圖5A至5D所示及上文所描述之製程，且接著移除二氧化矽層725之覆蓋閘極區791及794的部分，如圖7A所示。
緊接著，藉由將閘極介電質層沈積於閘極區791及794中來形成閘極結構之部分。高k介電質層721毯覆式沈積於結構表面上，如圖7B所說明，從而覆蓋閘極區791及794內之鰭片712及隔離區714。高k介電質材料721係藉由諸如CVD或ALD之保形製程形成，以確保在鰭片712之表面上的均一形成。高k介電質層721包含高k介電質材料，諸如上文關於圖1A中之高k介電質層121所描述。高k介電質層721之厚度可為10Å至50Å。在一實施例中，高k介電質材料721之厚度為30Å。
緊接著，在結構上方毯覆式沈積功函數金屬 732，如圖7B所示。在一實施例中，功函數金屬層732將形成用於形成於閘極區794中之電晶體閘極結構的閘極電極之部分。在一實施例中，隨後將自閘極區791移除功函數金屬層732。在一實施例中，功函數金屬732與高k介電質材料721之表面一致。功函數金屬可藉由諸如CVD或ALD之保形製程予以沈積。功函數金屬層732可為任何合適功函數金屬，諸如上文關於圖1A所描述。在一實施例中，功函數金屬層732在沈積之後經氮化以變更材料之功函數。功函數金屬層732之厚度可為10Å至50Å。在一實施例中，功函數金屬層732之厚度為30Å。
接著圖案化功函數金屬層732以移除閘極區791內之部分。在一實施例中，使用光微影來圖案化功函數層732。在一實施例中，光阻層755經沈積及圖案化成使得功函數金屬層732在閘極區794中之部分由光阻覆蓋。在一實施例中，接著自閘極區791蝕刻掉功函數金屬層732以曝露下伏高k介電質材料721，如圖7C所示。可用乾式蝕刻或濕式蝕刻製程來蝕刻功函數金屬層732。
緊接著，移除光阻755，且在基板上方毯覆式沈積功函數金屬層731。功函數金屬層731係藉由諸如CVD或ALD之保形製程形成，以確保與在閘極區791上之下伏高k介電質層721及在閘極區794上之功函數金屬層732的接觸。功函數金屬層731可為任何合適功函數金屬，諸如上文關於圖1A所描述。在一實施例中，功函數金屬731相比於功函數金屬層732具有不同功函數。功函數金屬層 731之厚度可為10Å至50Å。在一實施例中，功函數金屬層731之厚度為30Å。
緊接著，在功函數金屬731上方毯覆式沈積填料金屬740達足以填充閘極區791及794上方之閘極結構開口的厚度。填料金屬740可藉由諸如CVD、ALD或PVD之任何合適製程形成。填料金屬可為任何合適閘極電極材料，諸如上文關於圖1A所描述。
接著對填料金屬740、功函數金屬731、功函數金屬732及高k介電質層721進行化學機械平坦化，直至介電質750之頂部表面被顯露為止，如圖7E所示。一旦後向拋光或自頂部介電質材料750移除閘極電極材料及閘極介電質材料，就已形成閘極結構。
因此，形成兩個不同電晶體701及704，每一電晶體具有一不同閘極結構。在一實施例中，電晶體701之閘極結構包含具有高k材料721之閘極介電質，及具有功函數金屬層731及填料金屬740兩者之閘極電極。電晶體701可用於高效能處理器核心。在一實施例中，電晶體704之閘極結構包含具有高k材料721之閘極介電質，及具有功函數金屬732、功函數金屬731及填料金屬740之閘極電極。電晶體704可用於低功率電路或應用中。
如參看圖4A至圖4I、圖5A至圖5I、圖6A至圖6G及圖7A至圖7E所描述之以上製程可經組合地使用以形成具有三種或三種以上類型之電晶體的積體電路，每一電晶體具有一不同閘極結構。
圖8說明根據本發明之一實施的計算裝置800。計算裝置800容納板802。板802可包括許多組件，包括(但不限於)處理器804及至少一通信晶片806。處理器804實體上且電學上耦接至板802。在一些實施中，至少一通信晶片806亦實體上且電學上耦接至板802。在另外實施中，通信晶片806為處理器804之部分。
取決於計算裝置800之應用，計算裝置800可包括可或可不實體上且電學上耦接至板802之其他組件。此等其他組件包括(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、回轉儀、揚聲器、相機及大容量儲存裝置(諸如，硬碟機、緊密光碟(CD)、數位多功能光碟(DVD)，等等)。
通信晶片806使能夠進行用於資料至及自計算裝置800之傳送的無線通信。術語「無線」及其衍生者可用以描述可經由使用經由非固態媒體之經調變電磁輻射而傳達資料的電路、裝置、系統、方法、技術、通信頻道等等。該術語並不暗示關聯裝置不含有任何電線，但在一些實施例中，關聯裝置可能不含有電線。通信晶片806可實施許多無線標準或協定中任一者，包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生者，以及被指定為3G、4G、5G及以上之任何其他無線協定。計算裝置800可包括複數個通信晶片806。舉例來說，第一通信晶片806可專用於諸如Wi-Fi及藍芽之較短距離無線通信，且第二通信晶片806可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長距離無線通信。
計算裝置800之處理器804包括封裝於處理器804內之積體電路晶粒。在本發明之一些實施中，處理器之積體電路晶粒包括根據本發明之實施的兩個或兩個以上鰭式電晶體。術語「處理器」可指代如下任何裝置或一裝置之部分：其處理來自暫存器及/或記憶體之電子資料以將彼電子資料變換成可儲存於暫存器及/或記憶體中之其他電子資料。
通信晶片806亦包括封裝於通信晶片806內之積體電路晶粒。根據本發明之另一實施，通信晶片之積體電路晶粒包括根據本發明之實施的兩個或兩個以上鰭式電晶體。
在另外實施中，容納於計算裝置800內之另一組件可含有包括根據本發明之實施之兩個或兩個以上鰭式電晶體的積體電路晶粒。
在各種實施中，計算裝置800可為膝上型電腦、迷你筆記型電腦、筆記型電腦、超輕薄筆記型電腦 (ultrabook)、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描儀、監視器、機上盒、娛樂控制單元、數位相機、攜帶型音樂播放器，或數位視訊錄製器(digital video recorder)。在另外實施中，計算裝置800可為處理資料之任何其他電子裝置。
101‧‧‧鰭式電晶體
102‧‧‧電晶體
110‧‧‧半導體基板
112‧‧‧鰭片
114‧‧‧隔離區
121‧‧‧高k介電質層
125‧‧‧二氧化矽層
131‧‧‧功函數金屬層
135‧‧‧間隔物
140‧‧‧導電填料金屬
150‧‧‧介電質材料
A-A'‧‧‧線

Claims (16)

  1. 一種積體電路結構，其包含：一處理器NMOS電晶體，其包含：一第一鰭片；一第一閘極介電質結構，其保形地沈積於該第一鰭片上，該第一閘極介電質結構具有一第一厚度，並且該第一閘極介電質結構包含一層，該層包含鉿和氧；以及一第一閘極電極結構，其在該第一閘極介電質結構上；以及一I/O NMOS電晶體，其包含：一第二鰭片；一第二閘極介電質結構，其保形地沈積在該第二鰭片上，該第二閘極介電質結構具有一第二厚度，該第二厚度大於該第一厚度，並且該第二閘極介電質結構包含在一第二層上之一第一層，該第一層包含鉿和氧，且該第二層包含矽和氧；以及一第二閘極電極結構，其在該第二閘極介電質結構上。
  2. 如請求項1之積體電路結構，其中該第一鰭片以及該第二鰭片包含單晶矽。
  3. 如請求項1之積體電路結構，其中該處理器NMOS電晶體係不鄰接至該I/O NMOS電晶體。
  4. 如請求項1之積體電路結構，其中該處理 器NMOS電晶體進一步包含鄰接該第一鰭片之一第三鰭片，該第一閘極介電質結構進一步在該第三鰭片上，並且其中，該I/O NMOS電晶體進一步包含鄰接該第二鰭片之一第四鰭片，該第二閘極介電質結構進一步在該第四鰭片上。
  5. 一種運算裝置，其包含：一板，以及一組件，其耦接至該板，該組件包括一積體電路結構，其包含：一處理器NMOS電晶體，其包含：一第一鰭片；一第一閘極介電質結構，其保形地沈積在該第一鰭片上，該第一閘極介電質結構具有一第一厚度，且該第一閘極介電質結構包含一層，該層包含鉿和氧；以及一第一閘極電極結構，其在該第一閘極介電質結構上；以及一I/O NMOS電晶體，其包含：一第二鰭片；一第二閘極介電質結構，其保形地沈積在該第二鰭片上，該第二閘極介電質結構具有一第二厚度，該第二厚度大於該第一厚度，且該第二閘極介電質結構包含在一第二層上之一第一層，該第一層包含鉿和氧，且該第二層包含矽和氧；以 及一第二閘極電極結構，其在該第二閘極介電質結構上。
  6. 如請求項5之運算裝置，其中該第一鰭片以及該第二鰭片包含單晶矽。
  7. 如請求項5之運算裝置，其中該處理器NMOS電晶體係不鄰接至該I/O NMOS電晶體。
  8. 如請求項5之運算裝置，其中該處理器NMOS電晶體進一步包含鄰接至該第一鰭片之一第三鰭片，該第一閘極介電質結構進一步在該第三鰭片上，並且其中，該IO NMOS電晶體進一步包含鄰接至該第二鰭片之一第四鰭片，該第二閘極介電質結構進一步在該第四鰭片上。
  9. 如請求項5之運算裝置，其進一步包含：一記憶體，其耦接至該板。
  10. 如請求項5之運算裝置，進一步包含：一通訊晶片，其耦接至該板。
  11. 如請求項5之運算裝置，進一步包含：一影像攝錄器，其耦接至該板。
  12. 如請求項5之運算裝置，進一步包含：一電池，其耦接至該板。
  13. 如請求項5之運算裝置，進一步包含：一天線，其耦接至該板。
  14. 如請求項5之運算裝置，其中該組件係一 經封裝之積體電路晶粒。
  15. 如請求項5之運算裝置，其中該組件係選自包含一處理器、一通訊晶片，以及一數位訊號處理器之群組。
  16. 如請求項5之運算裝置，其中該計算裝置係選自包含一行動電話、一筆記型電腦、一桌上型電腦、一伺服器，以及一機上盒之群組。
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